JP2005354431A

JP2005354431A - 順序論理回路

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Publication number: JP2005354431A
Application number: JP2004173371A
Authority: JP
Inventors: Hajime Hosaka; 肇保坂
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-06-11
Filing date: 2004-06-11
Publication date: 2005-12-22

Abstract

【課題】３ビット６状態の信号を伝送する際に、信号の最小反転間隔を長くする。
【解決手段】３ビット６状態の信号がＮＡＮＤ回路Ａ６７、Ａ６８及びＡ６９の第１の入力端に、３ビットの各ビット毎に入力される。回路Ａ６７の出力が回路Ａ６８の第３の入力端及び回路Ａ６９の第２の入力端に入力され、回路Ａ６８の出力が回路Ａ６７の第３の入力端及び回路Ａ６９の第３の入力端に入力され、回路Ａ６９の出力が回路Ａ６７の第２の入力端及び回路Ａ６８の第２の入力端に入力される。３入力のうち２つが"０"で入力に対応する反転信号を出力し、３入力の"０"が２個から１個に変化すると、直前の状態をホールドし、３入力の"０"が１個から２個に変化すると、入力に対応する反転信号を出力する。入力状態の２回の遷移まで、出力状態をホールドでき、（０，１，１）、（１，０，１）および（１，１，０）の、安定的な３状態が得られる。
【選択図】図２

Description

この発明は、順序論理回路に関し、特に、少なくとも３通りの安定状態を持つ順序論理回路に関する。

一般に、コンピュータ装置と周辺機器との間のデータ伝送やマルチプロセッサ間のデータ伝送、ディジタルビデオ信号の伝送などには、伝送路の数を少なくするために、ディジタルデータをシリアルデータに変換して伝送するシリアル伝送が広く採用されている。このシリアル伝送方式を伝送系に採用する場合、伝送路を介して伝送される、"０"および"１"の情報ビットで表されるディジタルデータを受信側で正しく再生するためには、送信側での情報ビットの送り出しタイミングを示すクロックが必要とされる。

シリアル伝送によってデータおよびクロックを伝送する場合、データとクロックとを別々に伝送する方式と、データとクロックとを時間的に合成して伝送する方式とが考えられる。データとクロックとを別々に伝送する方式では、少なくとも４本の伝送路が必要となる。一方、データとクロックとを合成して伝送する方式では、伝送路は、２乃至３本で済み、データとクロックとを別々に伝送する方式に比べ、有利である。

また、２本の伝送路を用いてデータとクロックとを時間的に合成して伝送する方式（以下、２線式と呼ぶ）としては、マンチェスタ符号化と呼ばれる符号化方式により、クロックをデータと共に符号化して、共通の伝送路を介して伝送する方式が既に実用化されている。この従来の２線式では、クロック再生のためにＰＬＬ(Phase Locked Loop)を必要とし、復調手段のハードウェアが複雑になる。また、より高速な通信速度が要求されるような場合、ＰＬＬがクロック周波数に追従できずにクロックを再生できなくなるという欠点があった。

３本の伝送路を用いる方式（以下、３線式と呼ぶ）では、データおよびクロックを、１乃至２個の"０"および１乃至２個の"１"からなる３ビットの信号で表現する。３線式では、３本の伝送路に伝送されるこれらの３本の信号の状態遷移によって、データおよびクロックを検出する。復調側では、ＰＬＬを用いる必要がないので、上述の２線式と比べ、より高速な通信を行うことが可能である。

一方、３線式では、伝送路の信号がバランスしていないので、信号の変化点でＥＭＩ(Electro-Magnetic Interference)などの問題を引き起こす可能性が高い。例えば、３本の伝送路による３ビットの信号が"１００"から"０１１"に変化するときに、ＥＭＩなどの問題が発生し易い。これを回避するためには、３本の伝送路に伝送される信号の電圧の合計が、信号が変化する前後で一定値になるように、符号化を行えばよい。これには、信号の状態が"０"および"１"の２状態では対応できないため、３種類の電圧を用意する。以下、このような信号を、３値３差動論理信号と呼ぶ。

特許文献１には、３値３差動倫理信号を用いてデータ伝送を行うデータ伝送方法および伝送装置が記載されている。この特許文献１によれば、３本の伝送路を用い、３ビット６種類の状態遷移を利用してディジタルデータの伝送を行う。図８は、ここで扱われる、２値論理に基づく３ビット６状態遷移を示す。３ビットで表現される状態のうち、３ビットの全てが同値になる場合を除いた６状態が、図８において右回りまたは左回りに状態遷移する。
特許第３３６０８６１号

このような、３ビットで表される６状態のうち１ビットのみの変化によって遷移が起こる状態遷移を入力する場合に、入力信号の最小反転間隔を延長することができれば、状態遷移のサンプリングをより容易に行うことが可能となる。

入力信号の最小反転間隔を延長する従来技術としては、例えば、文献（１）「Principles of Asynchronous Circuit Design, A Systems Perspective (KLUWER ACADEMIC PUBLISHERS)」に記載される、ミラーのＣエレメント(The Muller C-element)と呼ばれる論理回路がある。図９は、このミラーのＣエレメントの実装例を示す。この例では、Ｃエレメントが２つのＡＮＤ回路Ａ１３およびＡ１５と、２つのＯＲ回路Ａ１４およびＡ１６で構成され、２ビットの入力が入力端Ｎ１１およびＮ１２からＡＮＤ回路Ａ１３およびＯＲ回路Ａ１４の一方および他方の入力端にそれぞれ供給される。ＡＮＤ回路Ａ１３の出力がＯＲ回路Ａ１６の一方の入力端に供給されると共に、ＯＲ回路Ａ１４の出力がＡＮＤ回路Ａ１５を介してＯＲ回路Ａ１６の他方の入力端に供給される。ＯＲ回路Ａ１６から出力が取り出され出力端Ｎ１９に導出されると共に、ＯＲ回路Ａ１６の出力がＡＮＤ回路Ａ１５の他方の入力端に供給される。このように構成されたＣエレメントは、２ビットの入力を持ち、特定の状態においてセットされ、また特定の状態においてリセットされる順序論理回路である。

Ｃエレメントを用いた場合、２ビット入力の組み合わせで表される４状態のうち、２種類の状態遷移に関してデータをホールドすることができる。図１０は、同時に１ビットのみが変化する場合の、Ｃエレメントの真理値表を示す。Ｃエレメントは、入力端Ｎ１１およびＮ１２の値が共に"０"で出力が"０"、入力端Ｎ１１およびＮ１２の値が共に"１"で出力が"１"とされ、入力端Ｎ１１およびＮ１２の値が異なるとき、出力が直前の入力に影響される。この図１０の真理値表によれば、Ｃエレメントは、入力端Ｎ１１およびＮ１２に入力される"１"の個数が偶数の状態から奇数の状態に遷移したときに、出力端Ｎ１９において直前の状態をホールドする。

より具体的には、入力端Ｎ１１およびＮ１２の値が共に"０"の状態から、入力端Ｎ１１またはＮ１２の値の何れかが"０"から"１"に遷移したとき、出力端Ｎ１９の値が直前の状態"０"をホールドできる。同様に、入力端Ｎ１１およびＮ１２の値が共に"１"の状態から、入力端Ｎ１１またはＮ１２の値の何れかが"１"から"０"に遷移したとき、出力端Ｎ１９の値が直前の状態"１"をホールドできる。

以上のことから、Ｃエレメントを用いると、２ビット４状態間の状態遷移に関して、信号の最小反転間隔を長くすることが可能である。しかしながら、Ｃエレメントは、２入力の回路（または素子）であり、３ビット６状態間で、入力側における１の個数の偶数個から奇数個への遷移および奇数個から偶数個への遷移に関して、直前の状態をホールドすることができないという問題点があった。

また、上述の文献（１）において、ｐ．６８のＦｉｇ．５．１０やｐ．６９のＦｉｇ．５．１１には、３入力を可能としたＣエレメントやその変形の構成が記載されている。ところが、これらは、全て出力を"１"から"０"にリセットできる状態は、３ビットからなる全入力が"０"となる１種類の状態のみであり、３ビット６状態の状態遷移のうち３種類の状態を相互に行き来することができないという問題点があった。

一方、文献（２）「田中宏昌、３状態フリップフロップ回路の試作、トランジスタ技術、ＣＱ出版社、２００３年６月、ｐ．２４６−ｐ．２４８」には、３状態を出力する順序論理回路の例が記載されている。図１１は、この文献に記載される、３状態フリップフロップ回路の一例の構成を示す。この３状態フリップフロップ回路は、ダイオードＤ₁およびＤ₂、Ｄ₃およびＤ₄、Ｄ₅およびＤ₆、ならびに、ダイオードＤ₇、Ｄ₈およびＤ₉によるＯＲ回路およびＡＮＤ回路、トランジスタＴｒ₁、Ｔｒ₂およびＴｒ₃それぞれによるインバータからなる。図１２は、図１１の構成による真理値表を示す。

この図１１に示される構成は、３通りの状態をホールドして出力することができる。しかしながら、複数個の"０"が入力された場合に、出力が不定となる。３ビットで６状態を入力するデータホールド回路でこのような組み合わせを使用しないことは不可能である。したがって、この図１１に示される構成は、３ビットで表される６状態を入力する目的で使用することができないという問題点があった。

また、この３状態フリップフロップを用いた３状態ラッチとそれを２組、組み合わせた３進カウンタが上述の文献（２）に記載されている。図１３は、この文献（２）に記載されている３進カウンタの構成を示す。図中、３ＦＦ（タイプＰ）は、図１１で示した３状態フリップフロップであって、ＳＥＴ入力を"Ｌ"にすると対応する出力が"Ｈ"になる負理論入力、正理論出力型である。これに対し、３ＦＦ（タイプＱ）は、タイプＰに対応する、正理論入力、負理論出力型の構成である。この図１３で示されるＰ型３状態ラッチは、図１２の真理値表と同様に、イネーブル時に３ビットで表される６状態のうち３状態を入力すると、結果が不定となる。このため、この図１３に示す構成も、グリッチなどにより、複数の"０"が一瞬でも同時的に入力されるような場合には、適さないという問題点があった。

したがって、この発明の目的は、３組の２値論理回路を用いて６種類の状態を伝送する際に、入力信号のサンプリングに先立って信号の最小反転間隔を長くすることができる順序論理回路を提供することにある。

この発明は、上述した課題を解決するために、第１、第２および第３の入力端をそれぞれ備える第１、第２および第３のゲート回路を有し、第１のゲート回路の出力が第２のゲート回路の第２の入力と第３のゲート回路の第３の入力とに接続され、第２のゲート回路の出力が第３のゲート回路の第２の入力と第１のゲート回路の第３の入力とに接続され、第３のゲート回路の出力が第１のゲート回路の第２の入力と第２のゲート回路の第３の入力とに接続され、第１、第２および第３のゲート回路それぞれの第１の入力端に３ビットで表される入力の各ビットがそれぞれ入力され、第１、第２および第３のゲート回路の出力から、３ビットで表される出力を取り出すようにしたことを特徴とする順序論理回路である。

また、この発明は、それぞれ２値論理の値であって、３ビットで表される６通りの状態の３ビットの各ビットがそれぞれ入力される第１、第２および第３の入力端と、それぞれ２値論理の値が出力される第１、第２および第３の出力端と、第１、第２および第３の入力端に入力される６通りの状態のうち３通りは、現在の入力状態により第１、第２および第３の出力端の現在の出力状態が決定され、６通りの入力状態のうち３通り以外の入力状態は、現在の入力状態と直前の入力状態により現在の出力状態が決定されるようにした出力状態決定手段とを有し、３ビットで表される６通りの状態の入力に対して、３ビットで表される３通りの状態を出力するようにしたことを特徴とする順序論理回路である。

上述したように、請求項１に記載の発明は、第１、第２および第３の入力端をそれぞれ備える第１、第２および第３のゲート回路を有し、第１のゲート回路の出力が第２のゲート回路の第２の入力と第３のゲート回路の第３の入力とに接続され、第２のゲート回路の出力が第３のゲート回路の第２の入力と第１のゲート回路の第３の入力とに接続され、第３のゲート回路の出力が第１のゲート回路の第２の入力と第２のゲート回路の第３の入力とに接続され、第１、第２および第３のゲート回路それぞれの第１の入力端に３ビットで表される入力の各ビットがそれぞれ入力され、第１、第２および第３のゲート回路の出力から、３ビットで表される出力を取り出すようにしているため、６状態を３ビットで表し、３ビットのうち１ビットの変化によって状態遷移する信号の、３ビットのそれぞれを３個のゲート回路にそれぞれ入力した場合に、状態遷移が２回発生するまで出力信号を保持することができ、信号の最小反転間隔を長くすることができる。

また、請求項９に記載の発明は、それぞれ２値論理の値であって、３ビットで表される６通りの状態の３ビットの各ビットがそれぞれ入力される第１、第２および第３の入力端と、それぞれ２値論理の値が出力される第１、第２および第３の出力端と、第１、第２および第３の入力端に入力される６通りの状態のうち３通りは、現在の入力状態により第１、第２および第３の出力端の現在の出力状態が決定され、６通りの入力状態のうち３通り以外の入力状態は、現在の入力状態と直前の入力状態により現在の出力状態が決定されるようにした出力状態決定手段とを有し、３ビットで表される６通りの状態の入力に対して、３ビットで表される３通りの状態を出力するようにしているため、６状態を３ビットで表し、３ビットのうち１ビットの変化によって状態遷移する信号の、３ビットのそれぞれを第１、第２および第３の入力端にそれぞれ入力した場合に、状態遷移が２回発生するまで第１、第２および第３の出力端の信号を保持することができ、信号の最小反転間隔を長くすることができる。

この発明は、３個の３入力ＮＡＮＤ回路それぞれの出力を、自分自身以外の３入力ＮＡＮＤ回路の第２および／または第３の入力端に接続して構成しているので、６状態を３ビットで表し、３ビットのうち１ビットの変化によって状態遷移する信号の、３ビットのそれぞれを３個の３入力ＮＡＮＤ回路にそれぞれ入力した場合に、状態遷移が２回発生するまで信号を保持することができ、信号の最小反転間隔を長くすることができる効果がある。

また、この発明の実施の一形態の変形例では、上述の構成に加え、安定状態で出力値をホールドする回路を有しているため、イネーブル時には６状態を３ビットで表し、３ビットのうち１ビットの変化によって状態遷移が生じた際に、不定値が現れないようにすることができる効果がある。

以下、この発明の実施の一形態を、図面を参照しながら説明する。図１は、この発明を適用可能な一例のシステム構成を示す。送信装置１に対して、例えばデータ幅が１ビットのシリアルディジタル信号３が入力される。このシリアルディジタル信号３は、送信装置１内のエンコーダ１０で、３組の２値論理信号に変換される。このとき、エンコーダ１０は、３組の２値論理信号からなる３ビットの信号が１乃至２個の"０"および１乃至２個の"１"からなるようにし、３ビットが同時に同値にならないように変換を行う。

エンコーダ１０の出力は、ドライバ１１に供給される。ドライバ１１は、供給された３組の２値論理信号を、３値３差動論理信号に変換する。この３値３差動論理信号は、背景技術で既に説明したような、低レベル、中位レベルおよび高レベルの３種類の電圧を、３本の伝送路において必ず一つずつ用い、入力信号の状態の遷移の度に３個のうち２個を入れ替えるようにされた信号である。

ドライバ１１から出力された３値３差動論理信号は、３本の伝送路からなる伝送路４を介して受信装置２に対して伝送される。受信装置２は、伝送された信号を受信し、レシーバ２０に供給する。レシーバ２０は、受信された信号から伝送路４に対して変動的に付加されるコモンモード電圧を除去する。そして、ドライバ１１と逆の動作を行い、受信された３値３差動論理信号からクロックを抽出すると共に、この３値３差動論理信号を３組の２値論理信号に変換して出力する。レシーバ２０の出力は、デコーダ２１に供給される。デコーダ２１では、供給された３組の２値論理信号を元の例えばデータ幅が１ビットのシリアルディジタル信号５に復号して、出力する。

上述のエンコーダ１０およびデコーダ２１において、この発明による３安定順序論理回路が用いられている。

図２は、この発明の実施の一形態による３安定順序論理回路５０の一例の構成を示す。この３安定順序論理回路５０は、３入力６状態に基づきデータをホールドする。３安定順序論理回路５０は、３個の３入力ＮＡＮＤ回路Ａ６７、Ａ６８およびＡ６９からなり、入力端Ｎ６１、Ｎ６２およびＮ６３に入力された３ビットの値が３入力ＮＡＮＤ回路Ａ６７、Ａ６８およびＡ６９の第１の入力端にそれぞれ供給される。また、３入力ＮＡＮＤ回路Ａ６７の出力が３入力ＮＡＮＤ回路Ａ６８の第３の入力端および３入力ＮＡＮＤ回路Ａ６９の第２の入力端に入力される。３入力ＮＡＮＤ回路Ａ６８の出力が３入力ＮＡＮＤ回路Ａ６７の第３の入力端および３入力ＮＡＮＤ回路Ａ６９の第３の入力端に入力される。同様に、３入力ＮＡＮＤ回路Ａ６９の出力が３入力ＮＡＮＤ回路Ａ６７の第２の入力端および３入力ＮＡＮＤ回路Ａ６８の第２の入力端に入力される。

図３は、この３安定順序論理回路５０の真理値表を示す。入力端Ｎ６１、Ｎ６２およびＮ６３の、現在の入力（ｔ）および直前の入力（ｔ−１）による入力状態と、出力端Ｎ６７、Ｎ６８およびＮ６９の出力状態との関係を示す。３安定順序論理回路５０は、３ビットのうち"１"が１個または２個であるような６通りの状態を入力することが可能であり、そのうち１ビットの変化によってデータをホールドするデータホールド回路を構成する。なお、３ビット６状態の状態遷移は、背景技術で図８を用いて既に説明した状態遷移と共通する。また、以下では、入力端Ｎ６１、Ｎ６２およびＮ６３に入力される入力値による入力状態、ならびに、出力端Ｎ６７、Ｎ６８およびＮ６９から出力される出力値による出力状態を、（１，０，０）のように記述する。

３安定順序論理回路５０は、入力端Ｎ６１、Ｎ６２およびＮ６３の入力のうち何れか２つに値"０"が入力された場合には、出力端Ｎ６７、Ｎ６８およびＮ６９に対して、対応する入力の反転信号を出力する。すなわち、図３の真理値表でも分かるように、（０，０，１）、（０，１，０）および（１，０，０）の３通りの入力状態では、現在の入力（ｔ）の状態により現在の出力状態が決定される。

次に、入力端Ｎ６１、Ｎ６２およびＮ６３の入力のうち何れか２つに入力された値"０"の何方かが値"０"から値"１"に変化し、入力端Ｎ６１、Ｎ６２およびＮ６３に入力される値"０"が２個から１個になったときは、直前の状態をホールドする。一方、入力端Ｎ６１、Ｎ６２およびＮ６３に入力される値"０"の個数が１個から２個に変化したときは、出力端Ｎ６７、Ｎ６８およびＮ６９に対して、対応する入力の反転信号を出力する。すなわち、上述の３通り以外の、（０，１，１）、（１，０，１）および（１，１，０）の３通りの入力状態では、現在の入力（ｔ）の入力状態と、直前の入力（ｔ−１）の入力状態とによって、現在の出力状態が決定される。

このような３安定順序論理回路５０は、真理値表に示されるように、出力状態として（０，１，１）、（１，０，１）および（１，１，０）の、安定的な３状態を得ることができる。

より具体的に説明する。例えば、図３の真理値表の第１２段目の現在の入力（ｔ）のように、入力端Ｎ６１に値"１"が入力され、入力端Ｎ６２およびＮ６３にそれぞれ値"０"が入力された場合を考える。入力端Ｎ６２およびＮ６３に入力された値"０"が３入力ＮＡＮＤ回路Ａ６８およびＡ６９に供給され、３入力ＮＡＮＤ回路Ａ６８およびＡ６９の出力値がそれぞれ"１"に確定される。３入力ＮＡＮＤ回路Ａ６８およびＡ６９の出力は、３入力ＮＡＮＤ回路Ａ６７にそれぞれ入力され、入力端Ｎ６１から供給される値"１"と合わせて、３入力ＮＡＮＤ回路６７Ａの出力値が"０"とされる。入力状態（１，０，０）に対して出力状態（０，１，１）が得られ、出力端Ｎ６７、Ｎ６８およびＮ６９に対して、入力端Ｎ６１、Ｎ６２およびＮ６３の入力が反転された信号が出力される。

現在の入力（ｔ）は、次に入力状態の遷移が発生したときは、直前の入力（ｔ−１）となる。例えば、図３中、第１２段目の入力（ｔ）が第１段目における直前の入力（ｔ−１）とされ、この入力（ｔ−１）が第１段目の現在の入力（ｔ）である（１，１，０）の入力状態に遷移することを考える。この場合、入力端Ｎ６２の入力値が"０"から"１"に変化しても、対応する３入力ＮＡＮＤ回路Ａ６８の他の入力端には、３入力ＮＡＮＤ回路Ａ６７の出力値"０"が供給されており、３入力ＮＡＮＤ回路Ａ６８の出力値は、"１"のままである。したがって、入力状態（１，１，０）に対して出力状態（０，１，１）が得られ、直前の入力（ｔ−１）に対応する出力状態がホールドされている。

ここで、最初の状態、すなわち、第１２段目の現在の入力（ｔ）の状態が、第１２段目の直前の入力（ｔ−１）から遷移したものである場合、入力状態は、（１，１，０）、（１，０，０）、（１，１，０）と２回遷移することになる。一方、出力状態は、この２回の遷移の間、（０，１，１）のまま変化していない。このように、この発明による３安定順序論理回路５０によれば、入力状態の２回の状態遷移まで、出力状態をホールドすることができる。

なお、入力値の"０"の個数が１個から２個に変化したときには、出力端Ｎ６７、Ｎ６８およびＮ６９に対して、入力端Ｎ６１、Ｎ６２およびＮ６３の入力が反転された信号が出力される。例えば入力状態が（１，１，０）から（０，１，０）へ遷移した場合について考える。入力端Ｎ６１の入力値が"１"から"０"に変化すると、３入力ＮＡＮＤ回路Ａ６７の出力値が"１"に変化し、この出力値"１"が３入力ＮＡＮＤ回路Ａ６８およびＡ６９にそれぞれ入力される。一方、入力端Ｎ６２およびＮ６３の入力値は変化しないので、入力端Ｎ６３から値"０"が供給される３入力ＮＡＮＤ回路Ａ６９の出力値は"１"のままである。３入力ＮＡＮＤ回路Ａ６８は、入力端Ｎ６２から入力値"１"が供給されると共に、３入力ＮＡＮＤ回路Ａ６７およびＡ６９の出力値"１"がそれぞれ供給され、値"１"が出力される。入力状態（０，１，０）に対して出力状態（１，０，１）が得られ、出力端Ｎ６７、Ｎ６８およびＮ６９に対して、入力端Ｎ６１、Ｎ６２およびＮ６３の入力が反転された信号が出力される。

３安定順序論理回路５０における上述の動作は、図３の真理値表の他の状態についても同様に考えることができる。

このように、この発明の実施の一形態によれば、３個の３入力ＮＡＮＤ回路それぞれの出力を、互いの第２および第３の入力端に接続して構成しているので、６状態を３ビットで表し、３ビットのうち１ビットの変化によって状態遷移する信号の、３ビットのそれぞれを３個の３入力ＮＡＮＤ回路にそれぞれ入力した場合に、状態遷移が２回発生するまで信号を保持することができ、信号の最小反転間隔を長くすることができる。

次に、この発明の実施の一形態の変形例について、図面を参照しながら説明する。図４は、この発明の実施の一形態の変形例による、３入力６状態に基づきデータをラッチする順序論理回路の一例の構成を示す。また、図５は、図４の順序論理回路の真理値表を示す。

この順序論理回路は、３個の３入力ＮＡＮＤ回路Ａ７７、Ａ７８およびＡ７９からなる、上述した図２と同様の構成からなる３安定順序論理回路５０と、３個のＯＲ回路Ａ７４、Ａ７５およびＡ７６とからなる。入力端Ｎ７１、Ｎ７２およびＮ７３から入力された３ビット６状態の入力信号が、ＯＲ回路Ａ７４、Ａ７５およびＡ７６それぞれの一方の入力端に供給される。ホールド端子Ｎ７０に入力された値が、ＯＲ回路Ａ７４、Ａ７５およびＡ７６それぞれの他方の入力端に供給される。ＯＲ回路Ａ７４、Ａ７５およびＡ７６それぞれの出力は、３安定順序論理回路５０の３つの入力にそれぞれ供給される。

イネーブル時は、ホールド端子Ｎ７０の値が"０"とされ、入力端Ｎ７１、Ｎ７２およびＮ７３に入力された値が、ＯＲ回路Ａ７４、Ａ７５およびＡ７６をそれぞれ介して、３安定順序論理回路５０の３つの入力にそれぞれ供給される。

ホールド時は、３安定順序論理回路５０の出力値が安定的な上述の３状態のうち１つの状態で、ホールド端子Ｎ７０の値を"０"から"１"に変化させる。これにより、３安定順序論理回路５０の安定状態がホールドされる。すなわち、（１，１，０）、（１，０，１）および（０，１，１）の何れかの出力状態においてホールド端子Ｎ７０の値が"１"にされると、入力端Ｎ７１、Ｎ７２およびＮ７３の入力状態がどのように遷移しても、３つの３入力ＮＡＮＤ回路Ａ７７、Ａ７８およびＡ７９に対する入力状態が（１，１，１）となる。出力値が"０"である３入力ＮＡＮＤ回路においては、３入力の全ての値が直前の状態から"１"であるため出力値が変化せず、この３入力ＮＡＮＤ回路の出力値が他の２つの３入力ＮＡＮＤ回路に入力されるため、これら他の２つの３入力ＮＡＮＤ回路の出力値も"１"のままである。

この発明の実施の一形態の変形例では、このように、３安定順序論理回路５０に対して安定状態で出力値をホールドする回路を付加しているため、イネーブル時には６状態を３ビットで表し、３ビットのうち１ビットの変化によって状態遷移が生じた際に、不定値が現れないようにすることができる。

なお、上述では、３安定順序論理回路５０を３個の３入力ＮＡＮＤ回路を用いて構成しているが、これはこの例に限られない。例えば、３個の３入力ＮＯＲ回路を用いて、上述した３安定順序論理回路５０と同等の効果を得る回路を構成することができる。図６は、３個の３入力ＮＯＲ回路Ａ８７、Ａ８８およびＡ８９を用いて構成した３安定順序論理回路５０’の例である。また、図７は、この３安定順序論理回路５０’の真理値表を示す。入力端Ｎ８１、Ｎ８２およびＮ８３の、現在の入力（ｔ）および直前の入力（ｔ−１）による入力状態と、出力端Ｎ８７、Ｎ８８およびＮ８９の現在の出力状態との関係を示す。

また、上述の発明の実施の一形態の変形例では、３安定順序論理回路５０の安定状態をホールドするための回路を３個のＯＲ回路を用いて構成したが、３個の３入力ＮＯＲ回路を用いた３安定順序論理回路５０’の安定状態をホールドする回路は、図６におけるＯＲ回路の代わりにＡＮＤ回路を用いて構成される。

この発明を適用可能な一例のシステム構成を示すブロック図である。この発明の実施の一形態による３安定順序論理回路の一例の構成を示す回路図である。この発明の実施の一形態による３安定順序論理回路の真理値表を示す略線図である。この発明の実施の一形態の変形例による、３入力６状態に基づきデータをラッチする順序論理回路の一例の構成を示す回路図である。この発明の実施の一形態の変形例による順序論理回路の真理値表を示す略線図である。３入力ＮＯＲ回路を用いて構成した３安定順序論理回路の一例の回路図である。３入力ＮＯＲ回路を用いて構成した３安定順序論理回路の真理値表を示す略線図である。２値論理に基づく３ビット６状態遷移を示す略線図である。ミラーのＣエレメントの実装例を示す回路図である。Ｃエレメントの真理値表を示す略線図である。３状態フリップフロップ回路の一例の構成を示す回路図である。３状態フリップフロップ回路の真理値表を示す略線図である。３状態フリップフロップ回路を用いた３進カウンタの一例の構成を示す回路図である。

符号の説明

１０エンコーダ
２１デコーダ
５０３安定順序論理回路
Ａ６７，Ａ６８，Ａ６９，Ａ７７，Ａ７８，Ａ７９３入力ＮＡＮＤ回路
Ａ７４，Ａ７５，Ａ７６ＯＲ回路

Claims

第１、第２および第３の入力端をそれぞれ備える第１、第２および第３のゲート回路を有し、
上記第１のゲート回路の出力が上記第２のゲート回路の第２の入力と上記第３のゲート回路の第３の入力とに接続され、
上記第２のゲート回路の出力が上記第３のゲート回路の第２の入力と上記第１のゲート回路の第３の入力とに接続され、
上記第３のゲート回路の出力が上記第１のゲート回路の第２の入力と上記第２のゲート回路の第３の入力とに接続され、
上記第１、第２および第３のゲート回路それぞれの上記第１の入力端に３ビットで表される入力の各ビットがそれぞれ入力され、
上記第１、第２および第３のゲート回路の上記出力から、３ビットで表される出力を取り出すようにしたことを特徴とする順序論理回路。
請求項１に記載の順序論理回路において、
上記３ビットで表される入力は、該３ビットの各ビットが同時に同値にならない６通りの状態を有することを特徴とする順序論理回路。
請求項１に記載の順序論理回路において、
上記第１、第２および第３のゲート回路は、ＮＡＮＤゲート回路であることを特徴とする順序論理回路。
請求項１に記載の順序論理回路において、
上記第１、第２および第３のゲート回路は、ＮＯＲゲート回路であることを特徴とする順序論理回路。
請求項１に記載の順序論理回路において、
上記第１、第２および第３の入力端に対する入力値の変化によって上記第１、第２および第３のゲート回路の出力値が変化しないように該出力値をホールドするか否かを設定するホールド信号を入力する第４の入力端をさらに有することを特徴とする順序論理回路。
請求項５に記載の順序論理回路において、
第１および第２の入力端をそれぞれ備える第４、第５および第６のゲート回路をさらに有し、
上記第４、第５および第６のゲート回路それぞれの上記第１の入力端に３ビットで表される入力の各ビットがそれぞれ入力され、
上記ホールド信号が上記第４、第５および第６のゲート端子それぞれの上記第２の入力端に共通に入力され、
上記第４、第５および第６のゲート回路の出力が上記第１、第２および第３のゲート回路の上記第１の入力端にそれぞれ入力されるようにしたことを特徴とする順序論理回路。
請求項６に記載の順序論理回路において、
上記第１、第２および第３のゲート回路はＮＡＮＤゲート回路であって、上記第４、第５および第６のゲート回路はＯＲゲート回路であることを特徴とする順序論理回路。
請求項６に記載の順序論理回路において、
上記第１、第２および第３のゲート回路はＮＯＲゲート回路であって、上記第４、第５および第６のゲート回路はＡＮＤゲート回路であることを特徴とする順序論理回路。
それぞれ２値論理の値であって、３ビットで表される６通りの状態の該３ビットの各ビットがそれぞれ入力される第１、第２および第３の入力端と、
それぞれ２値論理の値が出力される第１、第２および第３の出力端と、
上記第１、第２および第３の入力端に入力される上記６通りの状態のうち３通りは、現在の入力状態により上記第１、第２および第３の出力端の現在の出力状態が決定され、上記６通りの入力状態のうち上記３通り以外の入力状態は、現在の入力状態と直前の入力状態により現在の出力状態が決定されるようにした出力状態決定手段と
を有し、
上記３ビットで表される６通りの状態の入力に対して、３ビットで表される３通りの状態を出力するようにしたことを特徴とする順序論理回路。
請求項９に記載の順序論理回路において、
上記第１、第２および第３の入力端に対する入力値の変化によって上記第１、第２および第３の出力端の出力値が変化しないように該出力値をホールドするか否かを設定するホールド信号を入力する第４の入力端をさらに有することを特徴とする順序論理回路。