JP2005347287A - 多層基板内シールド線、半導体チップ、電子回路素子、及びそれらの製造方法 - Google Patents
多層基板内シールド線、半導体チップ、電子回路素子、及びそれらの製造方法 Download PDFInfo
- Publication number
- JP2005347287A JP2005347287A JP2002156262A JP2002156262A JP2005347287A JP 2005347287 A JP2005347287 A JP 2005347287A JP 2002156262 A JP2002156262 A JP 2002156262A JP 2002156262 A JP2002156262 A JP 2002156262A JP 2005347287 A JP2005347287 A JP 2005347287A
- Authority
- JP
- Japan
- Prior art keywords
- multilayer substrate
- coil
- conductor
- shield wire
- multilayer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
- H01F27/36—Electric or magnetic shields or screens
- H01F27/363—Electric or magnetic shields or screens made of electrically conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
- H01F27/36—Electric or magnetic shields or screens
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Coils Or Transformers For Communication (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】小型でノイズの影響を受けにくい、多層基板内シールド線およびその製造方法を提供する。
【解決手段】多層基板内シールド線は、多層基板と一体的に形成されるコイルであって、当該多層基板に平行な巻線部分及び当該多層基板に垂直な巻線部分を含むコイルと、当該多層基板と一体的に形成される導線であって、当該コイルの内部に形成される導線と、を有することを特徴とする。
【選択図】 図１
【解決手段】多層基板内シールド線は、多層基板と一体的に形成されるコイルであって、当該多層基板に平行な巻線部分及び当該多層基板に垂直な巻線部分を含むコイルと、当該多層基板と一体的に形成される導線であって、当該コイルの内部に形成される導線と、を有することを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、シールド線に関し、より詳しくは、多層基板内に形成されるシールド線、及び当該多層基板が積層された電子回路素子及び半導体チップに関する。
【０００２】
【従来の技術】
近年、パソコン、携帯電話など、高周波を利用した電気機器が広く使用されている。また、これらの機器ではいわゆる軽薄短小化が進み、使用される半導体パッケージ基板を含むプリント基板、ＩＣ、電子部品は小型化が急速に進行している。この傾向に伴い、これらの基板、ＩＣ、電子部品は導体同士が非常に接近する構造になっている。また、各素子が非常に接近して配置されるようになってきている。
【０００３】
そのため、例えば、信号ライン近傍に電磁波を発生する機器あるいは素子がある場合、ある一定以上のノイズレベルに達すると信号が乱れて誤動作が生じることがある。近年この問題は多発しており、対応が急がれている。現状は素子の配置の最適化や全体のシールドなどで対応されている。
【０００４】
しかしながら、素子の配置の最適化は基本的には試行錯誤を繰り返すしかなく、効率が非常に悪い。シールドに関しては、機器あるいは素子全体を銅板あるいは銅を主成分とするペーストの硬化物で覆うことも行われている。しかし、このような機器全体を覆う方法では、機器内部で発生するノイズには効果が得られず、素子を覆う方法では高密度な実装が困難になるなど問題が多い。更に、近年一般化した多層基板では、基板の内部にも電磁波の発生源があり、上記の外部シールドでは対応できない。
【０００５】
高周波回路ではこれまで、ノイズ回避のため、後述する同軸ケーブル状の構造、すなわち基板の内層の信号伝送に用いられるストリップラインの上下を、広い面積、理想的には無限大の面積を有するＧＮＤ面で挟み込まれた構造が広く用いられてきた。しかしながら、この構造は近年の小型化した機器に用いるには広い面積が必要であり、不都合な点が多い。
【０００６】
基板平面と垂直方向に回路面を持つ多層コイルおよびその製造方法は、例えばチップインダクタとして好適なものとして、特開平１１−２５１１４６号公報などに複数開示されている。しかしながら、これらの方法には、基板と平行な平面に配線される信号ラインと、該信号ラインへの外部の電磁気ノイズの影響を少なくするために、基板平面と垂直な方向にコイルを形成する方法に関しては全く記載がない。すなわち、コイルの内部を別の回路が貫通するような構造に関しての言及は全くない。
【０００７】
また、ＩＣ用として、特開平１１−２１４６２２号公報には、多重ソレノイドコイルを半導体基板の周囲に形成する方法が開示されている。この方法は、より大きなインダクタを得るための発明であるが、同時にその内部素子のノイズ回避にも有効である。しかしながら、この方法ではコイル部分に非常に多くの体積を使用せざるを得ないため、小型化の観点から非常に問題がある。また、前記チップインダクタの場合と同様、コイルの内部を別の回路が貫通する構造についての言及はない。
【０００８】
信号ラインのように、重要な情報を伝達する回路をノイズから保護するためには、その周囲を導体で覆うことが最も有効である。そのようなものには、前述のストリップライン以外に、同軸ケーブルがある。例えばテレビアンテナから受像器に接続する信号線は、その周囲が銅で被覆され、外部からのノイズの影響を少なくしている。同軸ケーブルは、ストリップラインと異なって、広い面積のＧＮＤ面は必要としない。従って、そのような同軸ケーブルに類似した構造からなるシールド線を、多層基板（プリント基板）内に形成することができれば、効果的なノイズの遮蔽と小型化とを両立することができると考えられる。また、そのような多層基板を半導体チップ（ＩＣ）、電子回路素子に積層させることにより、信号ラインにそのような小型のシールド線を使用した半導体チップ（ＩＣ）、電子回路素子を作成することができると考えられる。ここで、シールド線の外部導体に、コイル状の導体、かご状の導体、導体ストリップなどを使用した小型のシールド線が考えられるが、そのような構造のシールド線は、従来、存在しなかっ
【０００９】
【発明が解決しようとする課題】
本発明は、省スペースで、高周波領域において重要な信号ラインを電磁波から遮蔽できる多層基板内シールド線、およびその製造方法を提供することを課題としている。
【００１０】
【課題を解決するための手段】
本発明によれば、上記課題は、次の手段により達成できる。請求項１に記載の発明は、多層基板と一体的に形成されるコイルであって、当該多層基板に平行な巻線部分及び当該多層基板に垂直な巻線部分を含むコイルと、前記多層基板と一体的に形成される導線であって、前記コイルの内部に形成される導線と、を有することを特徴とする。
【００１１】
請求項２に記載の発明は、前記コイルの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に互いに反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び前記コイルの互いに隣接する単位巻線の組は、当該螺旋状のパターンの先端同士又は末端同士において交互に接続されることを特徴とする。
【００１２】
請求項３に記載の発明は、請求項１又は２に記載の発明の特徴に加えて、前記コイルは、前記多層基板に平行な巻線部分が、積層された導電層の一部として形成され、前記多層基板に垂直な巻線部分が、前記絶縁層を介して隣接する前記導電層間を接続するバンプとして形成されることを特徴とする。
【００１３】
請求項４に記載の発明は、請求項１又は２に記載の発明の特徴に加えて、前記コイルは、ビルドアップ工法により、前記多層基板に平行な巻線部分が、積層された導電層の一部として形成され、前記多層基板に垂直な巻線部分が、前記絶縁層を通して隣接する前記導電層間を接続するビア或いはスルーホールとして形成されることを特徴とする。
【００１４】
請求項５に記載の発明は、多層基板と一体的に形成される外部導体であって、当該多層基板に平行な導体部分及び当該多層基板に垂直な導体部分を含む外部導体と、前記多層基板と一体的に形成される導線であって、前記外部導体の内部に形成される導線と、を有することを特徴とする。
【００１５】
請求項６に記載の発明は、請求項５に記載の発明の特徴に加えて、前記外部導体は、前記多層基板に平行な導体部分が導体ストリップであることを特徴とする。
【００１６】
請求項７に記載の発明は、請求項５又は６に記載の発明の特徴に加えて、前記外部導体は、前記多層基板に平行な導体部分が、積層された導電層の一部として形成され、前記多層基板に垂直な導体部分が、前記絶縁層を介して隣接する前記導電層間を接続するバンプとして形成されることを特徴とする。
【００１７】
請求項８に記載の発明は、請求項５又は６に記載の発明の特徴に加えて、前記外部導体は、ビルドアップ工法により、前記多層基板に平行な導体部分が、積層された導電層の一部として形成され、前記多層基板に垂直な導体部分が、前記絶縁層を通して隣接する前記導電層間を接続するビア或いはスルーホールとして形成されることを特徴とする。
【００１８】
請求項９に記載の発明の特徴は、請求項１乃至８のいずれか１項に記載の多層基板内シールド線を含む多層基板が外面に積層されたことを特徴とする。
【００１９】
請求項１０に記載の発明は、請求項１乃至８のいずれか１項に記載の多層基板内シールド線を含む多層基板上に搭載されたことを特徴とする。
【００２０】
請求項１１に記載の発明は、多層基板を構成する１つの絶縁層を形成するステップと、前記多層基板に平行なコイルの巻線部分の少なくとも一部を前記多層基板内の絶縁層上に形成するステップと、導線を、前記コイルの内側に当該コイルと前記絶縁層を介在させて形成するステップと、前記多層基板に平行なコイルの前記巻線部分の少なくとも一部同士を絶縁層間で電気的に接続する垂直接続部を形成し、それによって前記多層基板に垂直なコイルの巻線部分の少なくとも一部を形成するステップと、絶縁層を形成する前記ステップ、前記多層基板に平行なコイルの巻線部分の少なくとも一部を形成する前記ステップ、及び前記多層基板に垂直なコイルの巻線部分の少なくとも一部を形成する前記ステップの少なくともいずれかを、前記多層基板に平行なコイルの巻線部分と前記多層基板に垂直なコイルの巻線部分とで前記多層基板内に支持される所定のコイルが形成されるまで、それまでに形成された多層基板の部分に対して適宜反復するステップと、を具備することを特徴とする。
【００２１】
請求項１２に記載の発明は、請求項１１に記載の発明の特徴に加えて、前記所定のコイルの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に互いに反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び前記所定のコイルの互いに隣接する単位巻線の組は、前記螺旋状のパターンの先端同士又は末端同士において交互に接続されることを特徴とする。
【００２２】
請求項１３に記載の発明は、多層基板を構成する１つの絶縁層を形成するステップと、前記多層基板に平行な外部導体の導体部分の少なくとも一部を前記多層基板内の絶縁層上に形成するステップと、導線を、前記外部導体の内側に当該外部導体と前記絶縁層を介在させて形成するステップと、前記多層基板に平行な外部導体の前記導体部分の少なくとも一部同士を絶縁層間で電気的に接続する垂直接続部を形成し、それによって前記多層基板に垂直な外部導体の導体部分の少なくとも一部を形成するステップと、絶縁層を形成する前記ステップ、前記多層基板に平行な外部導体の導体部分の少なくとも一部を形成する前記ステップ、及び前記多層基板に垂直な外部導体の導体部分の少なくとも一部を形成する前記ステップの少なくともいずれかを、前記多層基板に平行な外部導体の導体部分と前記多層基板に垂直な外部導体の導体部分とで前記多層基板内に支持される所定の外部導体が形成されるまで、それまでに形成された多層基板の部分に対して適宜反復するステップと、を具備することを特徴とする。
【００２３】
請求項１４に記載の発明は、請求項１３に記載の発明の特徴に加えて、前記外部導体の多層基板に平行な導体部分は、導体ストリップであることを特徴とする。
【００２４】
請求項１５に記載の発明は、請求項１１乃至１４のいずれか１項に記載の発明の特徴に加えて、前記多層基板内シールド線は半導体ウェーハの外面に積層されるものであり、前記多層基板内シールド線が積層された前記半導体ウェーハを半導体チップ単位に切り分けるステップ、を更に有することを特徴とする。
【００２５】
請求項１６に記載の発明は、請求項１１乃至１４のいずれか１項に記載の発明の特徴に加えて、前記多層基板内シールド線は半導体チップの外面に積層されることを特徴とする。
【００２６】
請求項１７に記載の発明は、請求項１１乃至１４のいずれか１項に記載の発明の特徴に加えて、前記多層基板内シールド線を含む多層基板の上に電子回路素子が搭載されることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明していく。これから本発明の第１の実施形態に係る多層基板内シールド線１の構成について説明する。図１（ａ）は、多層基板内シールド線１の概略構成を示す斜視図である。多層基板内シールド線１は、コイル１ａ、導線１ｂ、及び多層基板１ｃから構成される。コイル１ａは、多層基板における複数の絶縁層及び導電層のそれぞれの形成ステップにおいて導電層の一部として形成される、シールド線の外部導体として機能する構成要素である。コイル１ａは、中心軸が多層基板に平行であり、多層基板に平行な巻線部分及び当該多層基板に垂直な巻線部分を含む。コイル１ａは、好適には、断面形状が四角形、円形等の導線の繰り返されるパターンである単位巻線が、電気的に直列に連続して接続された形態で構成される。本明細書におけるコイル１ａ及びそれの単位巻線の形態は、シールド線の外部導体として機能するためのいかなる形態も広く含むものとする。好適には、コイル１ａの多層基板に平行な巻線部分は、積層される導電層の一部として形成され、多層基板に垂直な巻線部分は、絶縁層を介して隣接する導電層間を接続するバンプ、ビア或いはスルーホールなどとして形成される。このようにしてコイル１ａを形成することにより、ビルドアップ工法などの公知の多層基板（プリント基板）製造技術を利用して、多層基板の製造工程においてコイル１ａを多層基板内に同時に形成することが可能となる。導線１ｂは、多層基板の製造工程において、コイル１ａの内部にコイル１ａと絶縁層を介在させて形成される。多層基板１ｃは、絶縁層を積層させて構成される基板である。なお、実際の多層基板１ｃの形成ステップでは、絶縁層と導電層とが交互に積層させられる。そして、導電層の部分は前述のコイル１ａの一部となり、他の絶縁層の部分は多層基板１ｃとなる。
【００２８】
次に、本発明の第２の実施形態に係る多層基板内シールド線２の構成について説明する。図１（ｂ）は、多層基板内シールド線２の概略構成を示す斜視図である。多層基板内シールド線２は、コイル２ａ、導線２ｂ、及び多層基板２ｃから構成される。コイル２ａの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び互いに隣接する単位巻線同士は、当該螺旋状のパターンの先端同士又は末端同士において互いに接続される。コイル２ａをそのように構成することによって、単位巻線内の巻数を１より大きくすることができ、より大きいシールド効果を得ることができる。導線２ｂ及び多層基板２ｃは、第１の実施形態と同様の構成要素である。
【００２９】
次に、本発明の第３の実施形態に係る多層基板内シールド線３の構成について説明する。図１（ｃ）は、多層基板内シールド線３の概略構成を示す斜視図である。多層基板内シールド線３は、外部導体３ａ、導線３ｂ、及び多層基板３ｃから構成される。外部導体３ａは、多層基板３ｃに平行な導体部分及び当該多層基板に垂直な導体部分を含む。その導体部分は、ストリップ状でも線状であってもよい。図１（ｃ）では、線状の導体部分からなるかご形の外部導体の例を表わしている。導線３ｂ及び多層基板３ｃは、第１の実施形態と同様の構成要素である。
【００３０】
次に、本発明の第４の実施形態に係る多層基板内シールド線４の構成について説明する。図１（ｄ）は、多層基板内シールド線４の概略構成を示す斜視図である。多層基板内シールド線４は、外部導体（多層基板４ｄに平行な平行外部導体４ａ、及び多層基板４ｄに垂直な垂直外部導体４ｂ）、導線４ｃ、及び多層基板４ｄから構成される。平行外部導体４ａは、導体ストリップである。このように構成することによって、多層基板の積層工程において、多層基板４ｃに平行な導体部分に微細な形状のエッチングを行う処理が不要になると共に、線ではなく面で遮蔽するため、シールドの効果が高まるという利点がある。垂直外部導体４ｂは、好適には線状の導体である。導線４ｃ及び多層基板４ｄは、第１の実施形態と同様の構成要素である。図１（ｅ）及び（ｆ）は、他のコイルの構造の例である。これらの例では、コイルの中心軸に平行又は直交する方向の巻線部分のみでコイルが構成されている。
【００３１】
これから多層基板内シールド線１〜４の動作について説明する。多層基板内シールド線１〜４は、モノリシックＩＣなどを構成する半導体チップをその上にマウントするインタポーザとして使用しても好適である。また、多層基板内シールド線１〜４は、他の回路素子をその内部に形成又は外部にマウントすることができ、そのような他の回路素子と多層基板内シールド線１〜４とで構成される回路の機能を、半導体チップ自身の機能に付加した半導体パッケージを構成することが可能になる。多層基板内シールド線１〜４は、コイル又は外部導体の伸長方向の調節により、シールド線の長さを簡便且つほぼ任意に設定できる。多層基板内シールド線１〜４は、内部の導線に、ノイズの影響を受けることが好ましくない信号などの電流を流すと好適である。この際、静電誘導的なノイズを遮蔽する場合は、コイル又は外部導体をいずれか１点で接地するとよい。これによって静電遮蔽が達成される。また、電磁誘導的なノイズを遮蔽する場合は、導線に流す電流の帰路をコイル又は外部導体とすることによって、同軸ケーブルと同様に使用するとよい。これによって、電磁遮蔽が達成される。また、外部からのノイズの影響を導線が受けないようにするだけでなく、導線を流れる電流が周りの他の配線、素子などに影響を与えないようにもなる。
【００３２】
本発明はこの同軸ケーブル類似の構造を、プリント基板、ＩＣ、電子機器の信号ラインに適用するものである。すなわち、基板平面と平行に絶縁層の形成、穴開けおよび導体パターンの形成を順次行うことにより、基板平面と平行にコイルの一部分を形成し、これを繰り返して電気的接続をすることにより、基板平面と垂直方向に回路面を持つコイル状回路を螺旋状に形成することができる。これらコイルの作成時に、あわせて基板平面と平行な方向に信号ラインを形成することにより、一括で基板平面と垂直方向および平面方向両方に回路を形成できる。
【００３３】
同様な構造は、基板平面と平行な平面にコイルを形成して、その中を貫通する信号ラインをビアホールなどを用いて形成することもできる。しかしながら、信号ラインは非常に繊細であり、基板と垂直方向に非常に均一な回路を形成することは困難である。更に、信号ラインを基板平面と垂直方向のみに形成することは事実上不可能であり、基板平面と平行な平面に形成する必要が必ず生じる。この方法では基板平面と平行な平面に形成された信号ラインのシールドは不可能である。
【００３４】
また、本発明の方法を用いれば、所望の部分のみにコイルを簡便に得ることができる。これまで方法が全くなかった、基板内部での電磁波対策も可能となる。更に、必要であれば、電磁波を発生する可能性のある部位にこの方法を適用して、該部位の外部に電磁波が漏洩しない構造とすることもできる。
【００３５】
この際、本発明の方法では、一般の同軸ケーブルのように、信号ラインの周囲全てを覆うことはできないが、近年の電子・電気機器で主流となっている高周波領域では本発明の方法、すなわち「覆い」に隙間がある構造でもシールド効果に問題がないことが知られている。更に、本発明の方法では、コイルの伸長方向を基板平面の任意の方向に設定できるため、必要に応じてどの方向にも同一プロセスでコイルを形成することが可能である。
【００３６】
次に、本発明の多層基板内シールド線１〜４の製造方法について、従来技術と比較した利点と共に説明する。図１（ａ）に示した、単層コイルを用いたシールドを有機材料を絶縁体として用いた多層基板内シールド線１の場合につき説明する。まず、図２に示すような、コイルの一部となるスルーホールと、信号ラインとなる導体１ｂが形成されたコア基板１ｄを用意する。材料としては公知慣用の銅張積層板、例えばガラスエポキシ樹脂、ビスマレイミドートリアジン基板あるいは、誘電特性に優れたポリフェニレンエーテル樹脂、ポリエーテルエーテルケトン樹脂、ベンゾシクロブテン樹脂などを用いた基板が使用できる。穴あけはドリルあるいは炭酸ガスレーザーやＹＡＧレーザーなどの広く用いられている方法で行うことができる。導体のパターニングは、サブトラクティブ法、アディティブ法など、公知慣用の方法で行うことができる。
【００３７】
続いて、コア基板１ｄの両面に最外層１ｅを図３のように積層・形成する。絶縁層の材料、穴開け方法、パターニング方法としてはコア材と同様の材料、方法が使用できる。
【００３８】
最外層の積層・形成は、内層材に対し、両面に絶縁層、更に導電層を作成し、パターニングおよび電気的接続を行えばよい。いくつかの方法につき具体的に例を挙げて説明する。
【００３９】
いわゆるビルドアップ法による場合につき説明する。上記内層材からなる基板に絶縁層を形成する。絶縁層としてはガラスエポキシ系あるいはアラミド樹脂系などのプリプレグ、液状あるいはフィルム状の熱可塑あるいは熱硬化性の樹脂組成物あるいは一般的に樹脂付き銅箔と呼ばれる、銅箔と絶縁樹脂層を一体化したものなどが使用できる。
【００４０】
絶縁層の形成は例えば以下のように行われる。図４（ａ）に示すように、上記コア基板基板１ｄの両面にプリプレグ類５、パターン化されていない銅箔６、あるいは図４（ｂ）に示すように樹脂付き銅箔７を配置し、図５に示すように積層プレス法によりこれらを一括で積層、硬化させ、絶縁層と導電層を一体化したものを作成する。あるいは、図６に示すように、上記基板１ｄ上に液状の組成物をスクリーン印刷、カーテンコート、スプレーコートなどの公知慣用の方法で塗布し、ＵＶ、電子線、熱などで硬化させる。あるいは上記基板上にフィルム状の組成物をロール、ラミネートなどの方法で貼り付け、所定の方法にて硬化させ、絶縁層８を得る。
【００４１】
続いてビアを形成する。上記の方法で得られた基板の所定の位置にドリル、レーザーなどを用いてビア９を形成する。図７（ａ）は絶縁層および導電層としてプリプレグ５と銅箔６を用いた場合、同様に図７（ｂ）は樹脂付き銅箔７、図７（ｃ）は液状あるいはフィルム状の熱可塑あるいは熱硬化性の樹脂組成物８を用いた場合について記したものである。プリプレグ類あるいは樹脂付き銅箔を用いて絶縁層と共に導電層も形成した場合に、ブラインドビアの形成に広く用いられている炭酸ガスレーザーを用いる場合には、必要に応じてあらかじめ所定の位置の導電体をエッチングで除く、いわゆるマスク加工を施してもよい。
【００４２】
プリプレグ類あるいは樹脂付き銅箔を用いて絶縁層と共に導電層も形成した場合は、例えば図８（ａ）に示すようにビアに銀、銅などの導電性粉末を配合した導電性ペースト１０を印刷、ディスペンスなどの方法で埋め込み、所定の方法で硬化させる。あるいは、図８（ｂ）に示すように通常のスルーホールメッキすなわちビア内にメッキ触媒を付与したのちに無電解メッキを行い、続いて電解メッキを行う方法によってメッキ層１１を形成する方法によっても電気的接続は達成される。液状もしくはフィルム状の組成物を用いて絶縁層を形成した場合は、図８（ｃ）に示すように、例えば銅箔１２をプレスし、絶縁層の外側に導電層を形成し、所定の位置をマスク加工した後、ブラインドビアを導電性ペースト１０あるいはメッキ層１１により導電化し接続する。この場合、先にブラインドビアの導電化を行っても良い。また、図８（ｄ）に示すように、絶縁層、ブラインドビアが形成された基板に触媒を付与し、無電解メッキ処理し、続いて必要に応じて電解メッキ処理することによって導電層１３の形成とブラインドビアの導電化を一括で行うこともできる。この場合、ブラインドビアの導電化は導電性ペーストによっても行うことができる。
【００４３】
あるいは以下の方法により、絶縁層と導電層、電気的接続を一括で行うこともできる。すなわち、図９に示すように、内層回路１ｄ上の所定の場所に導電性ペーストなどを用いて先端のとがった導電性バンプ１４を形成した後、プリプレグ５と銅箔６（図９（ａ））、あるいはフィルム状の絶縁体８と銅箔６（図９（ｂ））、または樹脂付き銅箔７を配置した後にプレス加工を行うこと（図９（ｃ））によりとがった導電性バンプ１４が絶縁層を貫通し、導電層との接続を実現する。
【００４４】
なお、メッキにより接続されたスルーホール基板を用い、上記の液状あるいはフィルム状の絶縁材料を使用する場合、あるいは一旦ビルドアップ法により形成したブラインドビアのある絶縁層上に更に積層する場合には、穴埋め用のインキあるいはメッキ処理によりスルーホールあるいはブラインドビアを埋め、表面を平滑化してもよい。
【００４５】
あるいは、以下の方法により一括に積層させることもできる。絶縁層としてガラスエポキシ系のプリプレグを用いた４層構造の場合につき説明する。すなわち、図１０に示すように、銅張片面ガラスエポキシ基板の基材１５側の所定の位置をレーザーなどを用いて穴開け加工する。続いて、銅箔１６を電極として電気メッキを行い、生じた穴をメッキ１７で充填する。その上に、低融点の金属バンプ１８を引き続きメッキ法により作成する。
【００４６】
銅箔１６は図１１に示すように所定のパターンにエッチング加工する。なお、外部導体の多層基板に平行な導体部分を導体ストリップとするとき（多層基板内シールド線４の場合）は、このエッチング加工は不要である。バンプ側には絶縁層に用いるものと同様の組成物１９を薄く塗布し、半硬化させておく。この片面基板から製造されたものは最外層すなわち第１層および第４層となる。
【００４７】
続いて、図１２に示すように、内層１ｄと図１１の最外層を位置あわせし、プレス加工することにより半硬化させた組成物はバンプ部から除かれ、層間の絶縁層を形成すると同時にバンプ部は内層の導電体と電気的に接続され、４層構造を有するコイルを貫通して信号ラインが配置された多層基板内シールド線１が製造される。この方法を応用することにより、更なる多層化も容易に行うことができる。
【００４８】
螺旋状のパターンをより密にしたい場合は、更なる多層化が必要となる。上記のいずれの方法を用いても、更なる多層化が可能である。
【００４９】
これらの方法を応用することにより、必要に応じて、例えば図１（ｂ）に示した多層コイルで信号ラインをシールドした構造の多層基板内シールド線２や、かご形などの外部導体を有する多層基板内シールド線３も容易に製造できる。
【００５０】
また、上記の各種の積層方法で各種基板を製造する際、所定の位置で上記方法を応用すれば、本発明の多層基板内シールド線１〜４の構造を含有する電子回路素子も容易に製造できる。
【００５１】
セラミック材料を絶縁材料に用いた場合も、基本的には有機材料と同様の工程すなわち、各層にコイルの一部分および信号ラインを形成し、これを積層する事により製造できる。従来から行われている方法である、グリーンシートへの穴開け、導電ペーストによる穴埋めおよびパターン印刷、積層、焼成を順次行うことにより本発明のシールド線は形成できる。
【００５２】
半導体基板上に、基板平面と平行な方向に中心軸を有するコイル或いは外部導体と導線を同時に形成する過程を以下に示す。トランジスタを形成し、更にタングステンなどで電極部を形成したシリコンウェハの上層いわゆる電極配線層に、図１の多層基板内シールド線１の構造を形成する例を示す。この方法を応用することにより、ターン数、列（層）数、形成方向などは任意に設定可能である。
【００５３】
まず、図１３に示すように、トランジスタ、電極部を形成したシリコンウェハ２０上に、最下層の絶縁層２１を形成する。ＣＶＤなどの気相法を用いてシリコン酸化膜を形成するか、近年注目されているポリイミド、ベンゾシクロブテンなどの有機素材をスピンコート後にポストベークする事によって形成できる。続いて、図１４に示すように必要な箇所の穴２２を各種レーザーを用いて形成する。穴２２は、下層の電極部との電気的接続を行う箇所である。続いて、図１５に示すように、導電性パターン２３を形成する。一般的に用いられている、アルミニウムのスパッタリング、あるいは銅の層をＣＶＤなどの気相法、あるいはメッキ法などの湿式法を用いて形成する。ついで露光、エッチングしてパターニングする。この場合、先にパターニングしたレジスト層を形成した後に導電化を行っても良い。この工程で、図１４に示した工程で穴開けされた穴２２も導電化され、第一層と第二層の電気的接続がなされる。なお、露光工程の前には通常、物理的な研磨、あるいはＣＭＰ法と呼ばれる化学的研磨と物理的研磨を組み合わせた方法などにより、表面を平坦化する。
【００５４】
次に、図１６のように、第２の絶縁層２４を形成する。ついで、図１７のように、再び穴開け、導体パターン形成により第２層の導電性パターン２５を形成する。この際、導線も同時に形成できる。ついで図１８のように第３の絶縁層２６を前述の方法により形成し、穴開け、導電化、パターニングを施し、第３の導電性パターン２７を形成すると共に第二層、第三層の導通を取る。この段階で、図１に示すような後続が半導体上に形成できる。この操作を応用すれば、ターン数の増減、列（層）数の増減、異なる伸長方向を有する複数のシールド線の形成などが簡便に行える。
【００５５】
絶縁層形成、穴開け後に導電層を形成すると共に線間の電気的接続を行う際、図１９に示すように、穴部分（ビアホール）２８を導電体２９で充填すると、図２０にコイル断面を示すように、一般的にスタックトビアと呼ばれる構造すなわち充填されたビアホール上に再びビアホールのある構造を形成でき、コイルの辺を直線にすることができる。
【００５６】
シリコンウェーハ２０上の多層基板内に所望のシールド線が形成された後に、そのシリコンウェーハ２０とシールド線を含む多層基板とを半導体チップ単位に切り分ける。
【００５７】
なお、シリコンウェーハ２０にシールド線を内蔵する多層基板を積層させる前に、シリコンウェーハ２０をチップ単位に切り分けておくこともできる。この場合、あらかじめ切り分けた半導体チップの外面に、上記の工程と同様にして、シールド線を内蔵する多層基板を積層させるとよい。
【００５８】
また、一般的に行われている方法、すなわち、ビアホールを導電体で充填しない方法では、スタックトビア構造は形成できない。その際、製造されたコイルは、図２１に示すような、ビアホール接続部が階段状となった断面を有する。このような構造となっても、シールド効果には実用上影響しない。
【００５９】
【発明の効果】
以上のように、本発明の方法により製造された構造は、信号ラインを、同時に形成したコイル又は外部導体で覆う構造とすることにより、従来のものに比べて飛躍的に小型化でき、かつシールド効果が高まる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１の実施形態に係る多層基板内シールド線１の概略構成を示す斜視図であり、（ｂ）は、本発明の第２の実施形態に係る多層基板内シールド線２の概略構成を示す斜視図であり、（ｃ）は、本発明の第３の実施形態に係る多層基板内シールド線３の概略構成を示す斜視図であり、（ｄ）は、本発明の第４の実施形態に係る多層基板内シールド線４の概略構成を示す斜視図であり、（ｅ）及び（ｆ）は、他のコイルの構造の例を示す図である。
【図２】多層基板内シールド線１〜４の製造初期段階の斜視概念図である。
【図３】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図４】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図５】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図６】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図７】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図８】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図９】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１０】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１１】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１２】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１３】多層基板内シールド線１〜４を半導体ウェーハ上に形成する場合の製造初期の断面図である。
【図１４】ビア形成の説明のための断面図である。
【図１５】回路形成のための導電パターン形成の説明のための断面図である。
【図１６】第２の絶縁層形成の説明のための断面図である。
【図１７】第２の導電パターン形成の説明ための断面図である。
【図１８】半導体ウェーハ上に形成された多層基板内シールド線の断面概念図である。
【図１９】ビアの断面概念図である。
【図２０】半導体ウェーハ上に形成された多層基板内シールド線の一例を示す断面概念図である。
【図２１】半導体ウェーハ上に形成された多層基板内シールド線の一例を示す断面概念図である。
【符号の説明】
１ 多層基板内シールド線
１ａ コイル
１ｂ 導線
１ｃ 多層基板
１ｄ コア基板
１ｅ 最外層
２ 多層基板内シールド線
２ａ コイル
２ｂ 導線
２ｃ 多層基板
３ 多層基板内シールド線
３ａ 外部導体
３ｂ 導線
３ｃ 多層基板
４ 多層基板内シールド線
４ａ 平行外部導体
４ｂ 垂直外部導体
４ｃ 導線
４ｄ 多層基板
５ プリプレグ
６ 銅箔
７ 樹脂付銅箔
８ 絶縁層
９ ビア
１０ 導電性ペースト
１１ メッキ層
１２ 銅箔
１３ 導電層
１４ 導電性バンプ
１５ 銅張片面エポキシ基板
１６ 銅箔
１７ メッキ
１８ 低融点金属バンプ
１９ 絶縁体組成物
２０ シリコンウェーハ
２１ 絶縁層
２２ 穴
２３ 導電性パターン
２４ 第２の絶縁層
２５ 第２の導電性パターン
２６ 第３の絶縁層
２７ 第３の導電性パターン
２８ ビア
２９ 導電体
【発明の属する技術分野】
本発明は、シールド線に関し、より詳しくは、多層基板内に形成されるシールド線、及び当該多層基板が積層された電子回路素子及び半導体チップに関する。
【０００２】
【従来の技術】
近年、パソコン、携帯電話など、高周波を利用した電気機器が広く使用されている。また、これらの機器ではいわゆる軽薄短小化が進み、使用される半導体パッケージ基板を含むプリント基板、ＩＣ、電子部品は小型化が急速に進行している。この傾向に伴い、これらの基板、ＩＣ、電子部品は導体同士が非常に接近する構造になっている。また、各素子が非常に接近して配置されるようになってきている。
【０００３】
そのため、例えば、信号ライン近傍に電磁波を発生する機器あるいは素子がある場合、ある一定以上のノイズレベルに達すると信号が乱れて誤動作が生じることがある。近年この問題は多発しており、対応が急がれている。現状は素子の配置の最適化や全体のシールドなどで対応されている。
【０００４】
しかしながら、素子の配置の最適化は基本的には試行錯誤を繰り返すしかなく、効率が非常に悪い。シールドに関しては、機器あるいは素子全体を銅板あるいは銅を主成分とするペーストの硬化物で覆うことも行われている。しかし、このような機器全体を覆う方法では、機器内部で発生するノイズには効果が得られず、素子を覆う方法では高密度な実装が困難になるなど問題が多い。更に、近年一般化した多層基板では、基板の内部にも電磁波の発生源があり、上記の外部シールドでは対応できない。
【０００５】
高周波回路ではこれまで、ノイズ回避のため、後述する同軸ケーブル状の構造、すなわち基板の内層の信号伝送に用いられるストリップラインの上下を、広い面積、理想的には無限大の面積を有するＧＮＤ面で挟み込まれた構造が広く用いられてきた。しかしながら、この構造は近年の小型化した機器に用いるには広い面積が必要であり、不都合な点が多い。
【０００６】
基板平面と垂直方向に回路面を持つ多層コイルおよびその製造方法は、例えばチップインダクタとして好適なものとして、特開平１１−２５１１４６号公報などに複数開示されている。しかしながら、これらの方法には、基板と平行な平面に配線される信号ラインと、該信号ラインへの外部の電磁気ノイズの影響を少なくするために、基板平面と垂直な方向にコイルを形成する方法に関しては全く記載がない。すなわち、コイルの内部を別の回路が貫通するような構造に関しての言及は全くない。
【０００７】
また、ＩＣ用として、特開平１１−２１４６２２号公報には、多重ソレノイドコイルを半導体基板の周囲に形成する方法が開示されている。この方法は、より大きなインダクタを得るための発明であるが、同時にその内部素子のノイズ回避にも有効である。しかしながら、この方法ではコイル部分に非常に多くの体積を使用せざるを得ないため、小型化の観点から非常に問題がある。また、前記チップインダクタの場合と同様、コイルの内部を別の回路が貫通する構造についての言及はない。
【０００８】
信号ラインのように、重要な情報を伝達する回路をノイズから保護するためには、その周囲を導体で覆うことが最も有効である。そのようなものには、前述のストリップライン以外に、同軸ケーブルがある。例えばテレビアンテナから受像器に接続する信号線は、その周囲が銅で被覆され、外部からのノイズの影響を少なくしている。同軸ケーブルは、ストリップラインと異なって、広い面積のＧＮＤ面は必要としない。従って、そのような同軸ケーブルに類似した構造からなるシールド線を、多層基板（プリント基板）内に形成することができれば、効果的なノイズの遮蔽と小型化とを両立することができると考えられる。また、そのような多層基板を半導体チップ（ＩＣ）、電子回路素子に積層させることにより、信号ラインにそのような小型のシールド線を使用した半導体チップ（ＩＣ）、電子回路素子を作成することができると考えられる。ここで、シールド線の外部導体に、コイル状の導体、かご状の導体、導体ストリップなどを使用した小型のシールド線が考えられるが、そのような構造のシールド線は、従来、存在しなかっ
【０００９】
【発明が解決しようとする課題】
本発明は、省スペースで、高周波領域において重要な信号ラインを電磁波から遮蔽できる多層基板内シールド線、およびその製造方法を提供することを課題としている。
【００１０】
【課題を解決するための手段】
本発明によれば、上記課題は、次の手段により達成できる。請求項１に記載の発明は、多層基板と一体的に形成されるコイルであって、当該多層基板に平行な巻線部分及び当該多層基板に垂直な巻線部分を含むコイルと、前記多層基板と一体的に形成される導線であって、前記コイルの内部に形成される導線と、を有することを特徴とする。
【００１１】
請求項２に記載の発明は、前記コイルの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に互いに反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び前記コイルの互いに隣接する単位巻線の組は、当該螺旋状のパターンの先端同士又は末端同士において交互に接続されることを特徴とする。
【００１２】
請求項３に記載の発明は、請求項１又は２に記載の発明の特徴に加えて、前記コイルは、前記多層基板に平行な巻線部分が、積層された導電層の一部として形成され、前記多層基板に垂直な巻線部分が、前記絶縁層を介して隣接する前記導電層間を接続するバンプとして形成されることを特徴とする。
【００１３】
請求項４に記載の発明は、請求項１又は２に記載の発明の特徴に加えて、前記コイルは、ビルドアップ工法により、前記多層基板に平行な巻線部分が、積層された導電層の一部として形成され、前記多層基板に垂直な巻線部分が、前記絶縁層を通して隣接する前記導電層間を接続するビア或いはスルーホールとして形成されることを特徴とする。
【００１４】
請求項５に記載の発明は、多層基板と一体的に形成される外部導体であって、当該多層基板に平行な導体部分及び当該多層基板に垂直な導体部分を含む外部導体と、前記多層基板と一体的に形成される導線であって、前記外部導体の内部に形成される導線と、を有することを特徴とする。
【００１５】
請求項６に記載の発明は、請求項５に記載の発明の特徴に加えて、前記外部導体は、前記多層基板に平行な導体部分が導体ストリップであることを特徴とする。
【００１６】
請求項７に記載の発明は、請求項５又は６に記載の発明の特徴に加えて、前記外部導体は、前記多層基板に平行な導体部分が、積層された導電層の一部として形成され、前記多層基板に垂直な導体部分が、前記絶縁層を介して隣接する前記導電層間を接続するバンプとして形成されることを特徴とする。
【００１７】
請求項８に記載の発明は、請求項５又は６に記載の発明の特徴に加えて、前記外部導体は、ビルドアップ工法により、前記多層基板に平行な導体部分が、積層された導電層の一部として形成され、前記多層基板に垂直な導体部分が、前記絶縁層を通して隣接する前記導電層間を接続するビア或いはスルーホールとして形成されることを特徴とする。
【００１８】
請求項９に記載の発明の特徴は、請求項１乃至８のいずれか１項に記載の多層基板内シールド線を含む多層基板が外面に積層されたことを特徴とする。
【００１９】
請求項１０に記載の発明は、請求項１乃至８のいずれか１項に記載の多層基板内シールド線を含む多層基板上に搭載されたことを特徴とする。
【００２０】
請求項１１に記載の発明は、多層基板を構成する１つの絶縁層を形成するステップと、前記多層基板に平行なコイルの巻線部分の少なくとも一部を前記多層基板内の絶縁層上に形成するステップと、導線を、前記コイルの内側に当該コイルと前記絶縁層を介在させて形成するステップと、前記多層基板に平行なコイルの前記巻線部分の少なくとも一部同士を絶縁層間で電気的に接続する垂直接続部を形成し、それによって前記多層基板に垂直なコイルの巻線部分の少なくとも一部を形成するステップと、絶縁層を形成する前記ステップ、前記多層基板に平行なコイルの巻線部分の少なくとも一部を形成する前記ステップ、及び前記多層基板に垂直なコイルの巻線部分の少なくとも一部を形成する前記ステップの少なくともいずれかを、前記多層基板に平行なコイルの巻線部分と前記多層基板に垂直なコイルの巻線部分とで前記多層基板内に支持される所定のコイルが形成されるまで、それまでに形成された多層基板の部分に対して適宜反復するステップと、を具備することを特徴とする。
【００２１】
請求項１２に記載の発明は、請求項１１に記載の発明の特徴に加えて、前記所定のコイルの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に互いに反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び前記所定のコイルの互いに隣接する単位巻線の組は、前記螺旋状のパターンの先端同士又は末端同士において交互に接続されることを特徴とする。
【００２２】
請求項１３に記載の発明は、多層基板を構成する１つの絶縁層を形成するステップと、前記多層基板に平行な外部導体の導体部分の少なくとも一部を前記多層基板内の絶縁層上に形成するステップと、導線を、前記外部導体の内側に当該外部導体と前記絶縁層を介在させて形成するステップと、前記多層基板に平行な外部導体の前記導体部分の少なくとも一部同士を絶縁層間で電気的に接続する垂直接続部を形成し、それによって前記多層基板に垂直な外部導体の導体部分の少なくとも一部を形成するステップと、絶縁層を形成する前記ステップ、前記多層基板に平行な外部導体の導体部分の少なくとも一部を形成する前記ステップ、及び前記多層基板に垂直な外部導体の導体部分の少なくとも一部を形成する前記ステップの少なくともいずれかを、前記多層基板に平行な外部導体の導体部分と前記多層基板に垂直な外部導体の導体部分とで前記多層基板内に支持される所定の外部導体が形成されるまで、それまでに形成された多層基板の部分に対して適宜反復するステップと、を具備することを特徴とする。
【００２３】
請求項１４に記載の発明は、請求項１３に記載の発明の特徴に加えて、前記外部導体の多層基板に平行な導体部分は、導体ストリップであることを特徴とする。
【００２４】
請求項１５に記載の発明は、請求項１１乃至１４のいずれか１項に記載の発明の特徴に加えて、前記多層基板内シールド線は半導体ウェーハの外面に積層されるものであり、前記多層基板内シールド線が積層された前記半導体ウェーハを半導体チップ単位に切り分けるステップ、を更に有することを特徴とする。
【００２５】
請求項１６に記載の発明は、請求項１１乃至１４のいずれか１項に記載の発明の特徴に加えて、前記多層基板内シールド線は半導体チップの外面に積層されることを特徴とする。
【００２６】
請求項１７に記載の発明は、請求項１１乃至１４のいずれか１項に記載の発明の特徴に加えて、前記多層基板内シールド線を含む多層基板の上に電子回路素子が搭載されることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明していく。これから本発明の第１の実施形態に係る多層基板内シールド線１の構成について説明する。図１（ａ）は、多層基板内シールド線１の概略構成を示す斜視図である。多層基板内シールド線１は、コイル１ａ、導線１ｂ、及び多層基板１ｃから構成される。コイル１ａは、多層基板における複数の絶縁層及び導電層のそれぞれの形成ステップにおいて導電層の一部として形成される、シールド線の外部導体として機能する構成要素である。コイル１ａは、中心軸が多層基板に平行であり、多層基板に平行な巻線部分及び当該多層基板に垂直な巻線部分を含む。コイル１ａは、好適には、断面形状が四角形、円形等の導線の繰り返されるパターンである単位巻線が、電気的に直列に連続して接続された形態で構成される。本明細書におけるコイル１ａ及びそれの単位巻線の形態は、シールド線の外部導体として機能するためのいかなる形態も広く含むものとする。好適には、コイル１ａの多層基板に平行な巻線部分は、積層される導電層の一部として形成され、多層基板に垂直な巻線部分は、絶縁層を介して隣接する導電層間を接続するバンプ、ビア或いはスルーホールなどとして形成される。このようにしてコイル１ａを形成することにより、ビルドアップ工法などの公知の多層基板（プリント基板）製造技術を利用して、多層基板の製造工程においてコイル１ａを多層基板内に同時に形成することが可能となる。導線１ｂは、多層基板の製造工程において、コイル１ａの内部にコイル１ａと絶縁層を介在させて形成される。多層基板１ｃは、絶縁層を積層させて構成される基板である。なお、実際の多層基板１ｃの形成ステップでは、絶縁層と導電層とが交互に積層させられる。そして、導電層の部分は前述のコイル１ａの一部となり、他の絶縁層の部分は多層基板１ｃとなる。
【００２８】
次に、本発明の第２の実施形態に係る多層基板内シールド線２の構成について説明する。図１（ｂ）は、多層基板内シールド線２の概略構成を示す斜視図である。多層基板内シールド線２は、コイル２ａ、導線２ｂ、及び多層基板２ｃから構成される。コイル２ａの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び互いに隣接する単位巻線同士は、当該螺旋状のパターンの先端同士又は末端同士において互いに接続される。コイル２ａをそのように構成することによって、単位巻線内の巻数を１より大きくすることができ、より大きいシールド効果を得ることができる。導線２ｂ及び多層基板２ｃは、第１の実施形態と同様の構成要素である。
【００２９】
次に、本発明の第３の実施形態に係る多層基板内シールド線３の構成について説明する。図１（ｃ）は、多層基板内シールド線３の概略構成を示す斜視図である。多層基板内シールド線３は、外部導体３ａ、導線３ｂ、及び多層基板３ｃから構成される。外部導体３ａは、多層基板３ｃに平行な導体部分及び当該多層基板に垂直な導体部分を含む。その導体部分は、ストリップ状でも線状であってもよい。図１（ｃ）では、線状の導体部分からなるかご形の外部導体の例を表わしている。導線３ｂ及び多層基板３ｃは、第１の実施形態と同様の構成要素である。
【００３０】
次に、本発明の第４の実施形態に係る多層基板内シールド線４の構成について説明する。図１（ｄ）は、多層基板内シールド線４の概略構成を示す斜視図である。多層基板内シールド線４は、外部導体（多層基板４ｄに平行な平行外部導体４ａ、及び多層基板４ｄに垂直な垂直外部導体４ｂ）、導線４ｃ、及び多層基板４ｄから構成される。平行外部導体４ａは、導体ストリップである。このように構成することによって、多層基板の積層工程において、多層基板４ｃに平行な導体部分に微細な形状のエッチングを行う処理が不要になると共に、線ではなく面で遮蔽するため、シールドの効果が高まるという利点がある。垂直外部導体４ｂは、好適には線状の導体である。導線４ｃ及び多層基板４ｄは、第１の実施形態と同様の構成要素である。図１（ｅ）及び（ｆ）は、他のコイルの構造の例である。これらの例では、コイルの中心軸に平行又は直交する方向の巻線部分のみでコイルが構成されている。
【００３１】
これから多層基板内シールド線１〜４の動作について説明する。多層基板内シールド線１〜４は、モノリシックＩＣなどを構成する半導体チップをその上にマウントするインタポーザとして使用しても好適である。また、多層基板内シールド線１〜４は、他の回路素子をその内部に形成又は外部にマウントすることができ、そのような他の回路素子と多層基板内シールド線１〜４とで構成される回路の機能を、半導体チップ自身の機能に付加した半導体パッケージを構成することが可能になる。多層基板内シールド線１〜４は、コイル又は外部導体の伸長方向の調節により、シールド線の長さを簡便且つほぼ任意に設定できる。多層基板内シールド線１〜４は、内部の導線に、ノイズの影響を受けることが好ましくない信号などの電流を流すと好適である。この際、静電誘導的なノイズを遮蔽する場合は、コイル又は外部導体をいずれか１点で接地するとよい。これによって静電遮蔽が達成される。また、電磁誘導的なノイズを遮蔽する場合は、導線に流す電流の帰路をコイル又は外部導体とすることによって、同軸ケーブルと同様に使用するとよい。これによって、電磁遮蔽が達成される。また、外部からのノイズの影響を導線が受けないようにするだけでなく、導線を流れる電流が周りの他の配線、素子などに影響を与えないようにもなる。
【００３２】
本発明はこの同軸ケーブル類似の構造を、プリント基板、ＩＣ、電子機器の信号ラインに適用するものである。すなわち、基板平面と平行に絶縁層の形成、穴開けおよび導体パターンの形成を順次行うことにより、基板平面と平行にコイルの一部分を形成し、これを繰り返して電気的接続をすることにより、基板平面と垂直方向に回路面を持つコイル状回路を螺旋状に形成することができる。これらコイルの作成時に、あわせて基板平面と平行な方向に信号ラインを形成することにより、一括で基板平面と垂直方向および平面方向両方に回路を形成できる。
【００３３】
同様な構造は、基板平面と平行な平面にコイルを形成して、その中を貫通する信号ラインをビアホールなどを用いて形成することもできる。しかしながら、信号ラインは非常に繊細であり、基板と垂直方向に非常に均一な回路を形成することは困難である。更に、信号ラインを基板平面と垂直方向のみに形成することは事実上不可能であり、基板平面と平行な平面に形成する必要が必ず生じる。この方法では基板平面と平行な平面に形成された信号ラインのシールドは不可能である。
【００３４】
また、本発明の方法を用いれば、所望の部分のみにコイルを簡便に得ることができる。これまで方法が全くなかった、基板内部での電磁波対策も可能となる。更に、必要であれば、電磁波を発生する可能性のある部位にこの方法を適用して、該部位の外部に電磁波が漏洩しない構造とすることもできる。
【００３５】
この際、本発明の方法では、一般の同軸ケーブルのように、信号ラインの周囲全てを覆うことはできないが、近年の電子・電気機器で主流となっている高周波領域では本発明の方法、すなわち「覆い」に隙間がある構造でもシールド効果に問題がないことが知られている。更に、本発明の方法では、コイルの伸長方向を基板平面の任意の方向に設定できるため、必要に応じてどの方向にも同一プロセスでコイルを形成することが可能である。
【００３６】
次に、本発明の多層基板内シールド線１〜４の製造方法について、従来技術と比較した利点と共に説明する。図１（ａ）に示した、単層コイルを用いたシールドを有機材料を絶縁体として用いた多層基板内シールド線１の場合につき説明する。まず、図２に示すような、コイルの一部となるスルーホールと、信号ラインとなる導体１ｂが形成されたコア基板１ｄを用意する。材料としては公知慣用の銅張積層板、例えばガラスエポキシ樹脂、ビスマレイミドートリアジン基板あるいは、誘電特性に優れたポリフェニレンエーテル樹脂、ポリエーテルエーテルケトン樹脂、ベンゾシクロブテン樹脂などを用いた基板が使用できる。穴あけはドリルあるいは炭酸ガスレーザーやＹＡＧレーザーなどの広く用いられている方法で行うことができる。導体のパターニングは、サブトラクティブ法、アディティブ法など、公知慣用の方法で行うことができる。
【００３７】
続いて、コア基板１ｄの両面に最外層１ｅを図３のように積層・形成する。絶縁層の材料、穴開け方法、パターニング方法としてはコア材と同様の材料、方法が使用できる。
【００３８】
最外層の積層・形成は、内層材に対し、両面に絶縁層、更に導電層を作成し、パターニングおよび電気的接続を行えばよい。いくつかの方法につき具体的に例を挙げて説明する。
【００３９】
いわゆるビルドアップ法による場合につき説明する。上記内層材からなる基板に絶縁層を形成する。絶縁層としてはガラスエポキシ系あるいはアラミド樹脂系などのプリプレグ、液状あるいはフィルム状の熱可塑あるいは熱硬化性の樹脂組成物あるいは一般的に樹脂付き銅箔と呼ばれる、銅箔と絶縁樹脂層を一体化したものなどが使用できる。
【００４０】
絶縁層の形成は例えば以下のように行われる。図４（ａ）に示すように、上記コア基板基板１ｄの両面にプリプレグ類５、パターン化されていない銅箔６、あるいは図４（ｂ）に示すように樹脂付き銅箔７を配置し、図５に示すように積層プレス法によりこれらを一括で積層、硬化させ、絶縁層と導電層を一体化したものを作成する。あるいは、図６に示すように、上記基板１ｄ上に液状の組成物をスクリーン印刷、カーテンコート、スプレーコートなどの公知慣用の方法で塗布し、ＵＶ、電子線、熱などで硬化させる。あるいは上記基板上にフィルム状の組成物をロール、ラミネートなどの方法で貼り付け、所定の方法にて硬化させ、絶縁層８を得る。
【００４１】
続いてビアを形成する。上記の方法で得られた基板の所定の位置にドリル、レーザーなどを用いてビア９を形成する。図７（ａ）は絶縁層および導電層としてプリプレグ５と銅箔６を用いた場合、同様に図７（ｂ）は樹脂付き銅箔７、図７（ｃ）は液状あるいはフィルム状の熱可塑あるいは熱硬化性の樹脂組成物８を用いた場合について記したものである。プリプレグ類あるいは樹脂付き銅箔を用いて絶縁層と共に導電層も形成した場合に、ブラインドビアの形成に広く用いられている炭酸ガスレーザーを用いる場合には、必要に応じてあらかじめ所定の位置の導電体をエッチングで除く、いわゆるマスク加工を施してもよい。
【００４２】
プリプレグ類あるいは樹脂付き銅箔を用いて絶縁層と共に導電層も形成した場合は、例えば図８（ａ）に示すようにビアに銀、銅などの導電性粉末を配合した導電性ペースト１０を印刷、ディスペンスなどの方法で埋め込み、所定の方法で硬化させる。あるいは、図８（ｂ）に示すように通常のスルーホールメッキすなわちビア内にメッキ触媒を付与したのちに無電解メッキを行い、続いて電解メッキを行う方法によってメッキ層１１を形成する方法によっても電気的接続は達成される。液状もしくはフィルム状の組成物を用いて絶縁層を形成した場合は、図８（ｃ）に示すように、例えば銅箔１２をプレスし、絶縁層の外側に導電層を形成し、所定の位置をマスク加工した後、ブラインドビアを導電性ペースト１０あるいはメッキ層１１により導電化し接続する。この場合、先にブラインドビアの導電化を行っても良い。また、図８（ｄ）に示すように、絶縁層、ブラインドビアが形成された基板に触媒を付与し、無電解メッキ処理し、続いて必要に応じて電解メッキ処理することによって導電層１３の形成とブラインドビアの導電化を一括で行うこともできる。この場合、ブラインドビアの導電化は導電性ペーストによっても行うことができる。
【００４３】
あるいは以下の方法により、絶縁層と導電層、電気的接続を一括で行うこともできる。すなわち、図９に示すように、内層回路１ｄ上の所定の場所に導電性ペーストなどを用いて先端のとがった導電性バンプ１４を形成した後、プリプレグ５と銅箔６（図９（ａ））、あるいはフィルム状の絶縁体８と銅箔６（図９（ｂ））、または樹脂付き銅箔７を配置した後にプレス加工を行うこと（図９（ｃ））によりとがった導電性バンプ１４が絶縁層を貫通し、導電層との接続を実現する。
【００４４】
なお、メッキにより接続されたスルーホール基板を用い、上記の液状あるいはフィルム状の絶縁材料を使用する場合、あるいは一旦ビルドアップ法により形成したブラインドビアのある絶縁層上に更に積層する場合には、穴埋め用のインキあるいはメッキ処理によりスルーホールあるいはブラインドビアを埋め、表面を平滑化してもよい。
【００４５】
あるいは、以下の方法により一括に積層させることもできる。絶縁層としてガラスエポキシ系のプリプレグを用いた４層構造の場合につき説明する。すなわち、図１０に示すように、銅張片面ガラスエポキシ基板の基材１５側の所定の位置をレーザーなどを用いて穴開け加工する。続いて、銅箔１６を電極として電気メッキを行い、生じた穴をメッキ１７で充填する。その上に、低融点の金属バンプ１８を引き続きメッキ法により作成する。
【００４６】
銅箔１６は図１１に示すように所定のパターンにエッチング加工する。なお、外部導体の多層基板に平行な導体部分を導体ストリップとするとき（多層基板内シールド線４の場合）は、このエッチング加工は不要である。バンプ側には絶縁層に用いるものと同様の組成物１９を薄く塗布し、半硬化させておく。この片面基板から製造されたものは最外層すなわち第１層および第４層となる。
【００４７】
続いて、図１２に示すように、内層１ｄと図１１の最外層を位置あわせし、プレス加工することにより半硬化させた組成物はバンプ部から除かれ、層間の絶縁層を形成すると同時にバンプ部は内層の導電体と電気的に接続され、４層構造を有するコイルを貫通して信号ラインが配置された多層基板内シールド線１が製造される。この方法を応用することにより、更なる多層化も容易に行うことができる。
【００４８】
螺旋状のパターンをより密にしたい場合は、更なる多層化が必要となる。上記のいずれの方法を用いても、更なる多層化が可能である。
【００４９】
これらの方法を応用することにより、必要に応じて、例えば図１（ｂ）に示した多層コイルで信号ラインをシールドした構造の多層基板内シールド線２や、かご形などの外部導体を有する多層基板内シールド線３も容易に製造できる。
【００５０】
また、上記の各種の積層方法で各種基板を製造する際、所定の位置で上記方法を応用すれば、本発明の多層基板内シールド線１〜４の構造を含有する電子回路素子も容易に製造できる。
【００５１】
セラミック材料を絶縁材料に用いた場合も、基本的には有機材料と同様の工程すなわち、各層にコイルの一部分および信号ラインを形成し、これを積層する事により製造できる。従来から行われている方法である、グリーンシートへの穴開け、導電ペーストによる穴埋めおよびパターン印刷、積層、焼成を順次行うことにより本発明のシールド線は形成できる。
【００５２】
半導体基板上に、基板平面と平行な方向に中心軸を有するコイル或いは外部導体と導線を同時に形成する過程を以下に示す。トランジスタを形成し、更にタングステンなどで電極部を形成したシリコンウェハの上層いわゆる電極配線層に、図１の多層基板内シールド線１の構造を形成する例を示す。この方法を応用することにより、ターン数、列（層）数、形成方向などは任意に設定可能である。
【００５３】
まず、図１３に示すように、トランジスタ、電極部を形成したシリコンウェハ２０上に、最下層の絶縁層２１を形成する。ＣＶＤなどの気相法を用いてシリコン酸化膜を形成するか、近年注目されているポリイミド、ベンゾシクロブテンなどの有機素材をスピンコート後にポストベークする事によって形成できる。続いて、図１４に示すように必要な箇所の穴２２を各種レーザーを用いて形成する。穴２２は、下層の電極部との電気的接続を行う箇所である。続いて、図１５に示すように、導電性パターン２３を形成する。一般的に用いられている、アルミニウムのスパッタリング、あるいは銅の層をＣＶＤなどの気相法、あるいはメッキ法などの湿式法を用いて形成する。ついで露光、エッチングしてパターニングする。この場合、先にパターニングしたレジスト層を形成した後に導電化を行っても良い。この工程で、図１４に示した工程で穴開けされた穴２２も導電化され、第一層と第二層の電気的接続がなされる。なお、露光工程の前には通常、物理的な研磨、あるいはＣＭＰ法と呼ばれる化学的研磨と物理的研磨を組み合わせた方法などにより、表面を平坦化する。
【００５４】
次に、図１６のように、第２の絶縁層２４を形成する。ついで、図１７のように、再び穴開け、導体パターン形成により第２層の導電性パターン２５を形成する。この際、導線も同時に形成できる。ついで図１８のように第３の絶縁層２６を前述の方法により形成し、穴開け、導電化、パターニングを施し、第３の導電性パターン２７を形成すると共に第二層、第三層の導通を取る。この段階で、図１に示すような後続が半導体上に形成できる。この操作を応用すれば、ターン数の増減、列（層）数の増減、異なる伸長方向を有する複数のシールド線の形成などが簡便に行える。
【００５５】
絶縁層形成、穴開け後に導電層を形成すると共に線間の電気的接続を行う際、図１９に示すように、穴部分（ビアホール）２８を導電体２９で充填すると、図２０にコイル断面を示すように、一般的にスタックトビアと呼ばれる構造すなわち充填されたビアホール上に再びビアホールのある構造を形成でき、コイルの辺を直線にすることができる。
【００５６】
シリコンウェーハ２０上の多層基板内に所望のシールド線が形成された後に、そのシリコンウェーハ２０とシールド線を含む多層基板とを半導体チップ単位に切り分ける。
【００５７】
なお、シリコンウェーハ２０にシールド線を内蔵する多層基板を積層させる前に、シリコンウェーハ２０をチップ単位に切り分けておくこともできる。この場合、あらかじめ切り分けた半導体チップの外面に、上記の工程と同様にして、シールド線を内蔵する多層基板を積層させるとよい。
【００５８】
また、一般的に行われている方法、すなわち、ビアホールを導電体で充填しない方法では、スタックトビア構造は形成できない。その際、製造されたコイルは、図２１に示すような、ビアホール接続部が階段状となった断面を有する。このような構造となっても、シールド効果には実用上影響しない。
【００５９】
【発明の効果】
以上のように、本発明の方法により製造された構造は、信号ラインを、同時に形成したコイル又は外部導体で覆う構造とすることにより、従来のものに比べて飛躍的に小型化でき、かつシールド効果が高まる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１の実施形態に係る多層基板内シールド線１の概略構成を示す斜視図であり、（ｂ）は、本発明の第２の実施形態に係る多層基板内シールド線２の概略構成を示す斜視図であり、（ｃ）は、本発明の第３の実施形態に係る多層基板内シールド線３の概略構成を示す斜視図であり、（ｄ）は、本発明の第４の実施形態に係る多層基板内シールド線４の概略構成を示す斜視図であり、（ｅ）及び（ｆ）は、他のコイルの構造の例を示す図である。
【図２】多層基板内シールド線１〜４の製造初期段階の斜視概念図である。
【図３】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図４】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図５】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図６】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図７】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図８】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図９】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１０】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１１】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１２】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１３】多層基板内シールド線１〜４を半導体ウェーハ上に形成する場合の製造初期の断面図である。
【図１４】ビア形成の説明のための断面図である。
【図１５】回路形成のための導電パターン形成の説明のための断面図である。
【図１６】第２の絶縁層形成の説明のための断面図である。
【図１７】第２の導電パターン形成の説明ための断面図である。
【図１８】半導体ウェーハ上に形成された多層基板内シールド線の断面概念図である。
【図１９】ビアの断面概念図である。
【図２０】半導体ウェーハ上に形成された多層基板内シールド線の一例を示す断面概念図である。
【図２１】半導体ウェーハ上に形成された多層基板内シールド線の一例を示す断面概念図である。
【符号の説明】
１ 多層基板内シールド線
１ａ コイル
１ｂ 導線
１ｃ 多層基板
１ｄ コア基板
１ｅ 最外層
２ 多層基板内シールド線
２ａ コイル
２ｂ 導線
２ｃ 多層基板
３ 多層基板内シールド線
３ａ 外部導体
３ｂ 導線
３ｃ 多層基板
４ 多層基板内シールド線
４ａ 平行外部導体
４ｂ 垂直外部導体
４ｃ 導線
４ｄ 多層基板
５ プリプレグ
６ 銅箔
７ 樹脂付銅箔
８ 絶縁層
９ ビア
１０ 導電性ペースト
１１ メッキ層
１２ 銅箔
１３ 導電層
１４ 導電性バンプ
１５ 銅張片面エポキシ基板
１６ 銅箔
１７ メッキ
１８ 低融点金属バンプ
１９ 絶縁体組成物
２０ シリコンウェーハ
２１ 絶縁層
２２ 穴
２３ 導電性パターン
２４ 第２の絶縁層
２５ 第２の導電性パターン
２６ 第３の絶縁層
２７ 第３の導電性パターン
２８ ビア
２９ 導電体
Claims (17)
- 多層基板と一体的に形成されるコイルであって、当該多層基板に平行な巻線部分及び当該多層基板に垂直な巻線部分を含むコイルと、
前記多層基板と一体的に形成される導線であって、前記コイルの内部に形成される導線と、を有することを特徴とする多層基板内シールド線。 - 前記コイルの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に互いに反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び
前記コイルの互いに隣接する単位巻線の組は、当該螺旋状のパターンの先端同士又は末端同士において交互に接続されることを特徴とする請求項１に記載の多層基板内シールド線。 - 前記コイルは、前記多層基板に平行な巻線部分が、積層された導電層の一部として形成され、前記多層基板に垂直な巻線部分が、前記絶縁層を介して隣接する前記導電層間を接続するバンプとして形成されることを特徴とする請求項１又は２に記載の多層基板内シールド線。
- 前記コイルは、ビルドアップ工法により、前記多層基板に平行な巻線部分が、積層された導電層の一部として形成され、前記多層基板に垂直な巻線部分が、前記絶縁層を通して隣接する前記導電層間を接続するビア或いはスルーホールとして形成されることを特徴とする請求項１又は２に記載の多層基板内シールド線。
- 多層基板と一体的に形成される外部導体であって、当該多層基板に平行な導体部分及び当該多層基板に垂直な導体部分を含む外部導体と、
前記多層基板と一体的に形成される導線であって、前記外部導体の内部に形成される導線と、を有することを特徴とする多層基板内シールド線。 - 前記外部導体は、前記多層基板に平行な導体部分が導体ストリップであることを特徴とする請求項５に記載の多層基板内シールド線。
- 前記外部導体は、前記多層基板に平行な導体部分が、積層された導電層の一部として形成され、前記多層基板に垂直な導体部分が、前記絶縁層を介して隣接する前記導電層間を接続するバンプとして形成されることを特徴とする請求項５又は６に記載の多層基板内シールド線。
- 前記外部導体は、ビルドアップ工法により、前記多層基板に平行な導体部分が、積層された導電層の一部として形成され、前記多層基板に垂直な導体部分が、前記絶縁層を通して隣接する前記導電層間を接続するビア或いはスルーホールとして形成されることを特徴とする請求項５又は６に記載の多層基板内シールド線。
- 請求項１乃至８のいずれか１項に記載の多層基板内シールド線を含む多層基板が外面に積層されたことを特徴とする半導体チップ。
- 請求項１乃至８のいずれか１項に記載の多層基板内シールド線を含む多層基板上に搭載されたことを特徴とする電子回路素子。
- 多層基板を構成する１つの絶縁層を形成するステップと、
前記多層基板に平行なコイルの巻線部分の少なくとも一部を前記多層基板内の絶縁層上に形成するステップと、
導線を、前記コイルの内側に当該コイルと前記絶縁層を介在させて形成するステップと、
前記多層基板に平行なコイルの前記巻線部分の少なくとも一部同士を絶縁層間で電気的に接続する垂直接続部を形成し、それによって前記多層基板に垂直なコイルの巻線部分の少なくとも一部を形成するステップと、
絶縁層を形成する前記ステップ、前記多層基板に平行なコイルの巻線部分の少なくとも一部を形成する前記ステップ、及び前記多層基板に垂直なコイルの巻線部分の少なくとも一部を形成する前記ステップの少なくともいずれかを、前記多層基板に平行なコイルの巻線部分と前記多層基板に垂直なコイルの巻線部分とで前記多層基板内に支持される所定のコイルが形成されるまで、それまでに形成された多層基板の部分に対して適宜反復するステップと、を具備することを特徴とする多層基板内シールド線の製造方法。 - 前記所定のコイルの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に互いに反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び
前記所定のコイルの互いに隣接する単位巻線の組は、前記螺旋状のパターンの先端同士又は末端同士において交互に接続されることを特徴とする請求項１１に記載の多層基板内シールド線の製造方法。 - 多層基板を構成する１つの絶縁層を形成するステップと、
前記多層基板に平行な外部導体の導体部分の少なくとも一部を前記多層基板内の絶縁層上に形成するステップと、
導線を、前記外部導体の内側に当該外部導体と前記絶縁層を介在させて形成するステップと、
前記多層基板に平行な外部導体の前記導体部分の少なくとも一部同士を絶縁層間で電気的に接続する垂直接続部を形成し、それによって前記多層基板に垂直な外部導体の導体部分の少なくとも一部を形成するステップと、
絶縁層を形成する前記ステップ、前記多層基板に平行な外部導体の導体部分の少なくとも一部を形成する前記ステップ、及び前記多層基板に垂直な外部導体の導体部分の少なくとも一部を形成する前記ステップの少なくともいずれかを、前記多層基板に平行な外部導体の導体部分と前記多層基板に垂直な外部導体の導体部分とで前記多層基板内に支持される所定の外部導体が形成されるまで、それまでに形成された多層基板の部分に対して適宜反復するステップと、を具備することを特徴とする多層基板内シールド線の製造方法。 - 前記外部導体の多層基板に平行な導体部分は、導体ストリップであることを特徴とする請求項１３に記載の多層基板内シールド線の製造方法。
- 請求項１１乃至１４のいずれか１項に記載の多層基板内シールド線の製造方法のステップを有し、
前記多層基板内シールド線は半導体ウェーハの外面に積層されるものであり、
前記多層基板内シールド線が積層された前記半導体ウェーハを半導体チップ単位に切り分けるステップ、
を更に有することを特徴とする、半導体チップの製造方法。 - 請求項１１乃至１４のいずれか１項に記載の多層基板内シールド線の製造方法のステップを有し、
前記多層基板内シールド線は半導体チップの外面に積層されることを特徴とする、半導体チップの製造方法。 - 請求項１１乃至１４のいずれか１項に記載の多層基板内シールド線の製造方法のステップを有し、
前記多層基板内シールド線を含む多層基板の上に電子回路素子が搭載されることを特徴とする、電子回路素子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156262A JP2005347287A (ja) | 2002-05-29 | 2002-05-29 | 多層基板内シールド線、半導体チップ、電子回路素子、及びそれらの製造方法 |
| TW092114409A TW200401603A (en) | 2002-05-29 | 2003-05-28 | Inter shielding wire of multi-layered substrate, semiconductor chip, electronic circuit device and manufacturing method of the same |
| PCT/JP2003/006647 WO2003100852A1 (fr) | 2002-05-29 | 2003-05-28 | Fil metallique de blindage dans une carte multicouches, puce a semi-conducteurs, element de circuit electronique et procede de production de ce fil |
| AU2003241819A AU2003241819A1 (en) | 2002-05-29 | 2003-05-28 | Shielding wire in multilayer board, semiconductor chip, electronic circuit element, and method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156262A JP2005347287A (ja) | 2002-05-29 | 2002-05-29 | 多層基板内シールド線、半導体チップ、電子回路素子、及びそれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005347287A true JP2005347287A (ja) | 2005-12-15 |
Family
ID=29561466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002156262A Pending JP2005347287A (ja) | 2002-05-29 | 2002-05-29 | 多層基板内シールド線、半導体チップ、電子回路素子、及びそれらの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2005347287A (ja) |
| AU (1) | AU2003241819A1 (ja) |
| TW (1) | TW200401603A (ja) |
| WO (1) | WO2003100852A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188343A (ja) * | 2008-02-08 | 2009-08-20 | Nec Corp | インダクタ用シールドおよびシールド付きインダクタ |
| JP2011049378A (ja) * | 2009-08-27 | 2011-03-10 | Kyocera Corp | 多層基板および電子機器 |
| WO2020176467A1 (en) * | 2019-02-26 | 2020-09-03 | Texas Instruments Incorporated | Isolated transformer with integrated shield topology for reduced emi |
| JP2020202255A (ja) * | 2019-06-07 | 2020-12-17 | 株式会社デンソー | 電子装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04237106A (ja) * | 1991-01-21 | 1992-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 集積化インダクタンス素子及び集積化トランス |
| JPH0555043A (ja) * | 1991-08-22 | 1993-03-05 | Fujitsu Ltd | 小型コイルとその製造方法，磁気ヘツドの製造方法及び磁気記憶装置 |
| DE69321432T2 (de) * | 1992-09-10 | 1999-05-27 | National Semiconductor Corp., Santa Clara, Calif. | Integrierte magnetische Speicherelementschaltung und ihr Herstellungsverfahren |
| JPH06112655A (ja) * | 1992-09-29 | 1994-04-22 | Matsushita Electric Ind Co Ltd | コイル内蔵多層印刷配線板およびその製造方法 |
| JPH10154795A (ja) * | 1996-11-19 | 1998-06-09 | Advanced Materials Eng Res Inc | 半導体チップにおけるインダクター及びその製造方法 |
-
2002
- 2002-05-29 JP JP2002156262A patent/JP2005347287A/ja active Pending
-
2003
- 2003-05-28 WO PCT/JP2003/006647 patent/WO2003100852A1/ja active Application Filing
- 2003-05-28 AU AU2003241819A patent/AU2003241819A1/en not_active Abandoned
- 2003-05-28 TW TW092114409A patent/TW200401603A/zh unknown
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188343A (ja) * | 2008-02-08 | 2009-08-20 | Nec Corp | インダクタ用シールドおよびシールド付きインダクタ |
| JP2011049378A (ja) * | 2009-08-27 | 2011-03-10 | Kyocera Corp | 多層基板および電子機器 |
| WO2020176467A1 (en) * | 2019-02-26 | 2020-09-03 | Texas Instruments Incorporated | Isolated transformer with integrated shield topology for reduced emi |
| US11538766B2 (en) | 2019-02-26 | 2022-12-27 | Texas Instruments Incorporated | Isolated transformer with integrated shield topology for reduced EMI |
| US11967566B2 (en) | 2019-02-26 | 2024-04-23 | Texas Instruments Incorporated | Isolated transformer with integrated shield topology for reduced EMI |
| JP2020202255A (ja) * | 2019-06-07 | 2020-12-17 | 株式会社デンソー | 電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU2003241819A1 (en) | 2003-12-12 |
| TW200401603A (en) | 2004-01-16 |
| WO2003100852A1 (fr) | 2003-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7170384B2 (en) | Printed circuit board having three-dimensional spiral inductor and method of fabricating same | |
| US6542379B1 (en) | Circuitry with integrated passive components and method for producing | |
| JP4061318B2 (ja) | メッキによるチップ内蔵型プリント回路基板およびその製造方法 | |
| US6828224B2 (en) | Method of fabricating substrate utilizing an electrophoretic deposition process | |
| US8586875B2 (en) | Wiring board and method for manufacturing the same | |
| JP5388071B2 (ja) | 多層配線基板 | |
| US20150382471A1 (en) | Wiring board and method for manufacturing the same | |
| CN108738233B (zh) | 印刷布线基板和开关稳压器 | |
| KR20030088357A (ko) | 금속 코어 기판 및 그 제조 방법 | |
| JP2006196886A (ja) | 電力コアデバイス及びその作製方法 | |
| JP2008171965A (ja) | 超小型電力変換装置 | |
| JP2006054207A (ja) | インダクタンス素子、インダクタンス素子内蔵多層基板、半導体チップ及びチップ型インダクタンス素子 | |
| KR100870380B1 (ko) | 저 인덕턴스 내장 커패시터 층 접속부의 디자인 | |
| JP2005347286A (ja) | コイル内蔵多層基板、半導体チップ、及びそれらの製造方法 | |
| JP2002016327A (ja) | 配線基板およびその製造方法 | |
| JP2005347287A (ja) | 多層基板内シールド線、半導体チップ、電子回路素子、及びそれらの製造方法 | |
| JP2005347782A (ja) | Ｌｃ直列共振回路、ｌｃ直列共振回路内蔵基板、及びそれらの製造方法 | |
| JP4283523B2 (ja) | 複合多層基板およびそれを用いたモジュール | |
| JP2009004457A (ja) | コンデンサ内蔵多層基板 | |
| JP2006054208A (ja) | 可変インダクタンス素子、可変インダクタンス素子内蔵多層基板、半導体チップ及びチップ型可変インダクタンス素子 | |
| JP2002217545A (ja) | 多層配線基板 | |
| JP2005347781A (ja) | Ｌｃ並列共振回路、ｌｃ並列共振回路内蔵多層基板、及びそれらの製造方法 | |
| US20230171884A1 (en) | Wiring substrate and method for manufacturing wiring substrate | |
| JP2010171348A (ja) | 配線基板及び積層セラミックコンデンサ | |
| JP4529614B2 (ja) | プリント配線板の製造方法 |