JP2005217043A - 静電破壊保護回路 - Google Patents
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Abstract
【課題】高速、高周波信号に対して信号劣化の少ないESD保護回路を提供する。
【解決手段】ESD保護回路は、入力端子と、入力端子と伝送線を介して接続され、かつ被保護回路に接続される出力端子と、伝送線に介在するフィルタ回路とを具備し、フィルタ回路は、複数の場合は直列接続されて入力端子と出力端子との間の伝送線に介在する少なくとも1つのインダクタンス素子と、伝送線路と基準電位線との間接続された少なくとも1つの静電破壊保護素子とを含み、フィルタ回路は入力端子と出力端子の間で等価回路的に対称に構成されている。
【選択図】 図1
【解決手段】ESD保護回路は、入力端子と、入力端子と伝送線を介して接続され、かつ被保護回路に接続される出力端子と、伝送線に介在するフィルタ回路とを具備し、フィルタ回路は、複数の場合は直列接続されて入力端子と出力端子との間の伝送線に介在する少なくとも1つのインダクタンス素子と、伝送線路と基準電位線との間接続された少なくとも1つの静電破壊保護素子とを含み、フィルタ回路は入力端子と出力端子の間で等価回路的に対称に構成されている。
【選択図】 図1
Description
本発明は、集積回路を含む電子回路の静電破壊保護回路に関する。
集積回路は年々微細化が進み、それに伴いトランジスタ等の半導体素子の静電破壊電圧が低下し、静電破壊(以下、ESDと略称する)保護回路が重要になっている。ESD(Electro-Static Discharge)に対する保護特性は種々公表されている試験規格によって規定され、人体モデル(HBM:Human Body Model)、マシンモデル(MM:Machine Model)、デバイス帯電モデル(CDM:Charged Device Model)がそれぞれの製品に応じて適用されている。これらの規格はESDが印加されたときの保護性能であり、通常の集積回路の動作時にはそれぞれの製品で適用される規格を満足させるように設計が行われる。
保護される内部回路を通常動作させる場合には、ESD保護回路は高インピーダンスを示し、保護回路は無いものとして取り扱えるような動作をすることが望まれる。一方、静電気が電源、入出力端子等に印加された時には、ESD回路は低インピーダンス回路として動作し、静電気を放電させ、内部の電気回路を破壊する電圧が印加されないように動作することが必要である。
ESD保護回路を形成する保護素子には、ダイオードの逆方向耐圧を利用したもの、順方向立ち上がり電圧を利用したもの、サイリスタを利用したものなど多数考案され、所定の電圧以下では高インピーダンス、所定の電圧以上に対しては低インピーダンス動作する素子を用いて構成される。
例えば、特許文献1においては、ESD保護素子と、インダクタンスまたは伝送ライン素子を1対のL型回路とし、これを多重に従属接続するとともにインダクタンスをZ=(Lout/Cout)0.5になるように設計する。このような分布型静電放電保護回路を用いることにより、高周波デバイスにおいても帯域幅を減少させることのないESD保護デバイスを提供できるとしている。
特表2000−510653号公報
上述のように、ESD保護回路はESDが印加されないときには高インピーダンスを示すが、実際には漏れ電流や、寄生リアクタンス等が存在し、微小な電流が流れる。特に高速パルス信号や高周波信号に対しては、主に容量性の寄生リアクタンスを示すことにより、本来高インピーダンスであるべきESD保護回路のインピーダンスが低下するため、ESD保護回路を経由して内部回路に伝わる信号電圧が低下してしまうという問題がある。これは、回路の動作周波数や高速応答特性を制限する要因となる。このため、高速、高周波信号に対して信号劣化の少ないESD保護回路が求められていた。
本発明は、上記事情に鑑みて為されたもので、高速、高周波信号に対して信号劣化の少ないESD保護回路を提供することを目的とする。
本発明の静電破壊(ESD)保護回路は、入力端子と、入力端子と伝送線を介して接続され、かつ被保護回路に接続される出力端子と、伝送線に介在するフィルタ回路とを具備し、フィルタ回路は、複数の場合は直列接続されて入力端子と出力端子との間の伝送線に介在する少なくとも1つのインダクタンス素子と、伝送線と基準電位線との間接続された少なくとも1つの静電破壊保護素子とを含み、フィルタ回路は入力端子と出力端子の間で対称に構成されていることを特徴とする。
本発明によれば、ESD保護回路において、ESD保護素子にインダクタンスを接続して、寄生容量リアクタンスを補償するとともに、接続したインダクタンスと保護素子でフィルタを構成することにより、高速、高周波信号に対して信号劣化の少ないESD保護回路が実現できる。
以下、本発明の実施の形態を図面を参照しつつ説明する。
(第1の実施形態)
図1は、第1の実施形態に係る静電破壊(ESD)保護回路の回路図である。保護回路はESD保護素子1、インダクタ(インダクタンス素子)7、8、入力端子17、内部回路20に接続される出力端子21から構成されている。なお、入力端子17は、例えば集積回路装置における外部端子に相当し、実際には出力端子の場合もあるので、正確には入出力端子であるが、静電破壊電圧が印加される端子という意味で入力端子と称する。
図1は、第1の実施形態に係る静電破壊(ESD)保護回路の回路図である。保護回路はESD保護素子1、インダクタ(インダクタンス素子)7、8、入力端子17、内部回路20に接続される出力端子21から構成されている。なお、入力端子17は、例えば集積回路装置における外部端子に相当し、実際には出力端子の場合もあるので、正確には入出力端子であるが、静電破壊電圧が印加される端子という意味で入力端子と称する。
ESD保護素子には、例えば図2に示すように、NMOSFETを利用した保護素子が使用できる。図2は所謂ggNMOS(gate grounded NMOS)の断面構成を示しており、ドレイン端子33を一方の端子とし、ゲート端子31とボディ端子34が接続されたソース端子32を他方の端子とする2端子構成である。保護素子特性はソース、ドレインとなるn+拡散層29とpウェル領域28とで形成される寄生バイポーラトランジスタのスイッチング特性を利用して実現される。なお、図2において27はp基板、30はゲート絶縁膜、31aはゲート電極、41はSTI素子分離層である。図3はその平面図であり、素子分離41で囲まれた素子領域は、通常の集積回路に使用される小信号MOSFETの数百倍の面積で設計され、集積回路中での占有面積は大きなものとなっている。なお、図2は、図3のA−A´線に沿った断面図に相当する。
ESD保護素子には、例えば図4に示すような、サイリスタを使用することもできる。p基板27中に、pウェル28とnウェル39が形成されており、STI素子分離領域41で区分された表面領域には、n+ 拡散層29とp+ 拡散層40が選択的に形成されている。nウェル領域39に形成される寄生pnpトランジスタ38と、pウェル28中に形成されるnpnトランジスタ35から、寄生サイリスタが形成される。42は第1のゲート端子、43は第2のゲート端子、36はアノード、37はカソードであり、アノード36、カソード37の2端子をESD保護素子の端子として用いる。
図5はその概略平面図であり、素子分離領域41で区分された領域に、p+領域40、n+領域29、p+領域40、n+領域29が並列して形成される。トランジスタより素子数が増える分、占有面積も大きくなる。なお、図4は、図5のA−A´線断面に相当する。
ESD保護素子には、例えば図6〜9に示すような、ダイオードを使用することもできる。なお、これらの図では図4と同一箇所には同一参照符号を付けている。図6においてp基板27中に、nウェル39が形成されており、STI素子分離領域41で区分された表面領域にはp+拡散層40、n+拡散層29が選択的に形成されている。p+拡散層40とnウェル39界面のPN接合でダイオードが形成される。図7はその概略平面図であり、素子分離領域41で区分された領域にn+領域29、p+領域40、n+領域29が並列して形成される。なお図6は図7のA−A‘線に沿った断面に相当する。
図7ではダイオードはnウェル中に形成したが、pウェルを用いても形成できる。図8ではp基板27中に、pウェル28が形成されており、STI素子分離領域41で区分された表面領域にはp+拡散層40、n+拡散層29が選択的に形成されている。n+拡散層29とpウェル28界面のPN接合でダイオードが形成される。図9はその概略平面図であり、素子分離領域41で区分された領域にp+領域40、n+領域29、p+領域40が並列して形成される。なお図8は図9のA−A‘線に沿った断面に相当する。
ところで、ESD保護素子1の特性は、入力端子17に内部回路20が通常動作する電圧が印加された場合には、高インピーダンス特性を示し、この状態をオフ状態と呼ぶ。一方、入力端子17にESDとして高電圧が印加された場合には、極めて低いインピーダンス特性を示し、この状態をオン状態と呼ぶ。
ESD保護素子の動作はオン状態が主体的であるが、本発明ではESD保護素子が保護動作をしないオフ状態での性能改善を取り扱う。ESD保護素子がオフ状態の場合には、ESD保護素子1は図10の等価回路で示されるように寄生キャパシタンスで表現できる。従って、図1は等価的に図11に示すように、T型のLC回路で表わすことができる。この回路構成は低域通過型フィルタの基本構成回路であり、寄生容量値に応じてインダクタンスLを設計すると、低域通過型フィルタ、あるいは帯域通過型フィルタとなるように設計することができる。
例えば低域通過型フィルタになるように設計すると、通過周波数帯域はESD保護素子による寄生容量単独の場合に比べ、広く設計することが可能になる。図12は1つのESD保護素子を入力端子に並列に接続した場合に、内部回路の入力インピーダンスZLの両端に生じる出力電圧を計算するための等価回路で、図13は本発明の第1の実施形態において、同様に内部回路の入力インピーダンスZL の両端に生じる出力電圧を計算するための等価回路である。
ここで、ESD保護素子1の寄生容量を0.4pFとして、図13におけるインダクタンス(7、8)を0.6nHとした場合の出力電圧Voutを計算してみた。電源27の内部インピーダンス(25)Zs,内部回路20の入力インピーダンスZL は50Ωとし、交流電圧源のVsは2V(実効値)とし、出力電圧Voutが1V(実効値)となるようにしている。
図14は、図12、図13で計算した出力電圧Voutを、内部回路の動作周波数との対応で示したものである。図14の長破線で示すように、ESD保護素子1のみで構成した場合には、周波数が増加すると2GHz付近から出力電圧が徐々に低下していく。これに対して本発明の第1の実施形態の場合には、図14の実線で示すように、出力電圧は8GHz付近までは殆ど低下しておらず、10GHzを超えると急激に出力電圧が低下する特性を示すことがわかる。
このように、第1の実施形態では、ESD保護回路をT型のフィルタ回路に構成しているので、ESD保護素子の寄生容量により、出力電圧が周波数の増加と共に低下することを、大幅に軽減できることがわかる。
また、フィルタ回路は、入力端子17と出力端子21との間に直列接続された2つのインダクタンス素子と、入力端子17と出力端子21との間の伝送線(配線)と基準電位(この場合接地電位)との間接続された1つの静電破壊保護素子とを含み、入力端子と出力端子の間で対称に構成されている。このため、内部回路20の入力インピーダンス50Ωとした場合、入力端子17から見た入力インピーダンスを50Ωとすることができる。
前述の特許文献1の保護回路のように、ESD保護素子とインダクタンス素子を1対のL型回路とし、これを多重に従属接続した伝送線路の場合について、比較例として同様な計算をしてみると、図14に短破線で示すように、本発明の回路に比べて、出力電圧低下を補償する効果はかなり小さい。なお、比較例の計算のための等価回路を図43に示す。この回路は入力端子17と出力端子21の間で非対称となっている。なお、この比較例の計算はESD保護素子、インダクタンス素子ともに1つの構成とし、寄生容量は上記との比較のため0.4pF,インダクタンスは1nHとした。このように、本発明は比較例に比べ効果には大きな違いがあり、この点が本発明の有用性を示している。
図15に、第1の実施形態の、より実際的な回路構成を示す。図1の回路に電源端子VDD18,接地端子VSS19が追加され、電源VDDとインダクタンス7,8の接続点との間に第2の保護素子2が追加されている。このため、入力端子17とVSS端子19の間にESDが印加された場合のみならず、入力端子17とVDD端子18の間にESDが印加された場合にも有効となる。なお、図15の回路図を等価回路で描くと図1のようになり、ESD素子1は伝送線と基準電位(VSSまたはVDD)の間に挿入された形で表わされる。
(第2の実施形態)
図18は、第2の実施形態に係るESD保護回路の回路図である。第2の実施形態は第1の実施形態の変形例で、図1のT型回路の段数を増したものである。この構成においても、入出力端子17,21間で対称形を有している。図16の回路の周波数特性は、図1に比べさらに高周波の方向に拡大することが可能である。以下、この周波数特性について詳細に説明する。
図18は、第2の実施形態に係るESD保護回路の回路図である。第2の実施形態は第1の実施形態の変形例で、図1のT型回路の段数を増したものである。この構成においても、入出力端子17,21間で対称形を有している。図16の回路の周波数特性は、図1に比べさらに高周波の方向に拡大することが可能である。以下、この周波数特性について詳細に説明する。
図17は段数の依存性に特性変化を示すものであり、4つの場合を比較したものである。即ち、インダクタンスによる補償がない場合、図1のようにESD保護素子1およびインダクタ7,8を有する1段の場合、図16に示すようにESD保護素子1、2およびインダクタ7,8,9を有する2段構成の場合および図16に対してさらにESD保護素子を1つ、インダクタを1つ追加した3段構成の場合(回路図としては図示せず)の出力電圧特性を比較したものである。段数の増加に伴い、電圧低下を補償される周波数は高くなるが、その周波数以上では急峻に出力電圧が低下する特性が見られる。段数が偶数であるか、奇数であるかも特性に違いが生じている。
次に図1においてインダクタ7、8のインダクタンスを0nHから0.2nHおきに1nHまで変化させたときのときの出力電圧特性例を図18に示す。図19はこの特性の6〜11GHzにおける拡大図である。インダクタンスが増加すると高周波側での出力電圧は増加し、補償が行われるが、インダクタンスが大きすぎると、高周波側の出力電圧特性の肩落ちが顕著になる。このため所望の周波数範囲、出力電圧の規格により最適値が存在することがわかる。図20は図16に示す2段T形の場合のインダクタ8のインダクタンス値を0nHから0.2nHおきに1nHまで変化させたときの出力電圧特性である。インダクタ8のインダクタンスが0.4nHでは20GHzにおいても出力電圧は1に近い値となっているものの、13から15GHz付近で低下するというリプルがみられる。さらにインダクタンスを増加させるとピークを示す周波数は低下していくものの、リプルは小さくなる。リプルの大きさと、ピーク周波数を所望の特性が得られるように最適化すればよいことがわかる。
図21に、図18の実施形態の、より実際的な回路構成を示す。図18の回路に電源端子VDD18,接地端子VSS19が追加され、電源VDDと保護素子8の両端との間に第2の保護素子3,4が追加されている。このため、入力端子17とVSS端子19の間にESDが印加された場合のみならず、入力端子17とVDD端子18の間にESDが印加された場合にも有効となる。なお、図21の回路図を等価回路で描くと図16のようになり、ESD素子1、2が伝送線と基準電位(VSSまたはVDD)の間に挿入された形で表わされる。
図22は第2の実施形態の変形例であり、図16に示す実施形態において、第1の保護素子1をESD保護用のキャパシタ10で置換したものである。所要面積が大きいESD保護素子の代わりにキャパシタを用いることで、所要面積を低減できるとともに、図18の実施形態と同様な効果が得られる。なお、図22の保護回路は、等価回路的には入出力端子間で対称形である。
図23に、上記変形例のより実際的な回路構成を示す。図22の回路に電源端子VDD18,接地端子VSS19が追加され、電源VDDと保護素子8、9の接続点との間に第2の保護素子2が追加されている。このため、入力端子17とVSS端子19の間にESDが印加された場合のみならず、入力端子17とVDD端子18の間にESDが印加された場合にも有効となる。なお、図23の回路図を等価回路で描くと図22のようになり、ESD素子1、2が伝送線と基準電位(VSSまたはVDD)の間に挿入された形で表わされる。
このように、第1及び第2の実施形態では、インダクタとESD保護素子のT型フィルタを基本として、これを多段に接続し、かつインダクタの値を適切に選択することにより、低域通過型フィルタの上限周波数を任意に設定することが可能となる。これにより、従来より周波数帯域の広いESD保護回路を実現することが可能となる。
(第3の実施形態)
図24は本発明の第3の実施形態に係るESD保護回路の回路図である。入出力端子17にESD保護素子1の一端およびインダクタンス素子(インダクタ)7の一端が接続され、インダクタンス素子7の他端にはESD保護素子2の一端及び出力端子21に接続されている。出力端子21には内部回路20が接続される。ESD保護素子1,2の夫々の他端は基準電位に接続されている。
図24は本発明の第3の実施形態に係るESD保護回路の回路図である。入出力端子17にESD保護素子1の一端およびインダクタンス素子(インダクタ)7の一端が接続され、インダクタンス素子7の他端にはESD保護素子2の一端及び出力端子21に接続されている。出力端子21には内部回路20が接続される。ESD保護素子1,2の夫々の他端は基準電位に接続されている。
上記の構成は、2つのESD保護素子、1つのインダクタがπ型に結線されており、入力端子17と出力端子21の間が対称形となっている。このような構成でもインダクタンス値を適切に設計することにより、低域通過型、あるいは帯域通過型のフィルタとして動作し、ESD保護素子の寄生容量による出力電圧低下を大幅に補償することができる。
図25に、第3の実施形態の、より実際的な回路構成を示す。図24の回路に電源端子VDD18,接地端子VSS19が追加され、電源VDDとインダクタンス素子7の両端との間に第3、第4の保護素子3,4が追加されている。このため、入力端子17とVSS端子19の間にESDが印加された場合のみならず、入力端子17とVDD端子18の間にESDが印加された場合にも有効となる。なお、図25の回路図を等価回路で描くと図24のようになり、ESD素子1、2が伝送線と基準電位線(VSSまたはVDD)の間に挿入された形で表わされる。
図26は第3の実施形態の第1の変形例に係るESD保護回路の回路図である。即ち、入力端子17はESD保護用の容量素子(キャパシタ)10の一端およびインダクタ7の一端に接続され、インダクタ7の他端はESD保護素子1及び出力端子21に接続されている。キャパシタ10と保護素子1の夫々の他端は基準電位に接続されている。
第1の変形例は、図24において入力端子17に接続されているESD保護素子1をキャパシタ10に置き換えたものに相当する。この場合、キャパシタ10は静電破壊保護素子として動作する。面積的に大きくなるESD保護素子の内の1つをキャパシタで代用し、図24の実施形態と同様な効果が得られるようにしたものである。
図27に、第1の変形例のより実際的な回路構成を示す。図26の回路に電源端子VDD18,接地端子VSS19が追加され、電源VDDと入力端子17の間にキャパシタ11が、電源VDDと内部回路20の出力端子21との間に第2の保護素子2が追加されている。このため、入力端子17とVSS端子19の間にESDが印加された場合のみならず、入力端子17とVDD端子18の間にESDが印加された場合にも有効となる。なお、図27の回路図を等価回路で描くと図26のようになり、ESD素子1、2が伝送線路と基準電位(VSSまたはVDD)の間に挿入された形で表わされる。
図28は第3の実施形態の第2の変形例に係るESD保護回路の回路図である。ESD保護素子1,2に異なる保護素子を用い、そのため寄生容量が夫々のESD保護素子で異なる場合には、回路設計に制約が生じるが、第2の変形例では、キャパシタ10を内部回路側のESD保護素子2に並列に接続することにより、回路設計上の制約を緩和することが可能になる。第2の保護素子2とキャパシタ10の並列回路は、保護素子として機能する1つのキャパシタと等価であるので、入力端子17と出力端子21の間で対称形であると考えることができる。
図29は第3の実施形態の第3の変形例に係るESD保護回路の回路図である。ESD保護素子1,2に異なる保護素子を用い、寄生容量が夫々異なり、かつインダクタ7のインダクタンスが回路設計上制約がある場合に適切なパラメータに設計することが難しくなるが、第3の変形例では、キャパシタ10及び11を夫々ESD保護素子1,2に並列に接続することで、回路設計の自由度が増し、設計が容易になる。
図30は第3の実施形態の第4の変形例に係るESD保護回路の回路図である。第3の変形例と異なり、キャパシタ10を入力端子17側のESD保護素子1に並列に接続したもので、第3の変形例と同様な効果が得られる。第1〜第4の変形例でも、等価回路的には入力端子17と出力端子21の間で対称形であると考えることができる。
(第4の実施形態)
図31は本発明の第4の実施形態に係るESD保護回路の回路図であり、図24に示す第3の実施形態のπ型フィルタの段数を増やしたものに相当する。入出力端子17に第1の保護素子1の一端およびインダクタ7の一端が接続され、インダクタ7の他端は第2の保護素子2の一端及びインダクタ8の一端に接続され、インダクタ8の他端は第3の保護素子3の一端と内部回路20が接続される出力端子21に接続されている。保護素子1,2,3の夫々の他端は基準電位に接続されている。
図31は本発明の第4の実施形態に係るESD保護回路の回路図であり、図24に示す第3の実施形態のπ型フィルタの段数を増やしたものに相当する。入出力端子17に第1の保護素子1の一端およびインダクタ7の一端が接続され、インダクタ7の他端は第2の保護素子2の一端及びインダクタ8の一端に接続され、インダクタ8の他端は第3の保護素子3の一端と内部回路20が接続される出力端子21に接続されている。保護素子1,2,3の夫々の他端は基準電位に接続されている。
上記の構成においても、入力端子17と出力端子21の間の保護回路は対称形に構成されており、第3の実施形態に比べて周波数特性をさらに拡大することが可能である。
図32に、第4の実施形態の、より実際的な回路構成を示す。図31の回路に電源端子VDD18,接地端子VSS19が追加され、電源VDDと保護素子7、8の両端と接続点の間に第2の保護素子4、5,6が追加されている。このため、入力端子17とVSS端子19の間にESDが印加された場合のみならず、入力端子17とVDD端子18の間にESDが印加された場合にも静電破壊保護が有効に機能する。なお、図32の等価回路は、図31のようになる。
図33は、第4の実施形態の第1の変形例に係る保護回路の回路図である。図31の第2の保護素子2がキャパシタ10で置換され、第3の保護素子3が第2の保護素子2となったものである。
上記の回路構成において、ESD保護素子1,2の寄生容量を0.4pFとし、インダクタンス7,8を0.3nH、キャパシタンス10の静電容量を1.3pFとした場合の計算値を図34に示す。同図には、比較例としては0.4pFのESD保護素子のみの特性を示している。図33の保護回路の場合、出力電圧は周波数14〜18GHzに亘り1Vとなり、帯域通過型の特性を示している。このような特性は、従来の伝送線路型の構成及び設計方法(例えば図42)では実現できず、本発明にて初めて実現できたものである。
図35は第4の実施形態の第2の変形例に係るESD保護回路の回路図であり、図31において、第1、第3の保護素子1、3を夫々静電破壊保護用のキャパシタ10、11に置換したものである。所要面積が大きいESD保護素子の代わりにキャパシタを用いることで、所要面積を低減できるとともに、図31の実施形態と同様な効果が得られる。
図36は第4の実施形態の第3の変形例に係るESD保護回路の回路図であり、図31において、第1、第2の保護素子1、2を夫々静電破壊保護用キャパシタ10、11で構成したものである。このように構成しても、図31の実施形態と同様な効果が得られる。
図37は第4の実施形態の第4の変形例に係るESD保護回路の回路図であり、図31において、第2、第3の保護素子2、3を夫々静電破壊保護用キャパシタ10、11で置換したものである。このように構成しても、図31の実施形態と同様な効果が得られる。
図38は第4の実施形態の第5の変形例に係るESD保護回路の回路図であり、図31において、第1の保護素子1をキャパシタ10で置換したものである。このように構成しても、図31の実施形態と同様な効果が得られる。
図39は第4の実施形態の第6の変形例に係るESD保護回路の回路図であり、図31において、第3の保護素子3をキャパシタ10で構成したものである。このように構成しても、図31の実施形態と同様な効果が得られる。なお、第1〜第6の変形例の保護回路も、等価回路的には入出力間で対称形である。
(応用例)
ここでは、本発明のESD保護回路の応用例について説明する。
高速I/O回路のESD保護回路として、図40、41に示すように入力端子17と電源端子VDD18の間にダイオード45を接続し、入力端子17と接地端子VSS19の間にダイオード44を接続し、かつ電源端子VDD18と接地端子VSS19の間にESD保護素子100を設ける方法もある。
ここでは、本発明のESD保護回路の応用例について説明する。
高速I/O回路のESD保護回路として、図40、41に示すように入力端子17と電源端子VDD18の間にダイオード45を接続し、入力端子17と接地端子VSS19の間にダイオード44を接続し、かつ電源端子VDD18と接地端子VSS19の間にESD保護素子100を設ける方法もある。
ここでダイオード45,44は、入力端子17に印加される静電気を電源VDDおよび接地電位線VSSに逃がす役割を果たし、印加される静電気の極性によって、放電する方向を変えるので、カレントダイレクタと呼ばれることもある。この場合ダイオード44,45に電流が流れるときには常にダイオードの順方向特性を使用する。
図40には、入力端子17と電源端子VDD18の間にESDを印加した場合の電流経路を示してあり、短破線は入力端子17に正電圧(+)を印加した場合、長破線は入力端子17に負電圧(−)を印加した場合である。図41には、入力端子17と接地端子VSS19の間にESDを印加した場合の電流経路を示してあり、短破線は入力端子17に負電圧(−)を印加した場合、長破線は入力端子17に正電圧(+)を印加した場合である。なおこれら図40、41の場合、ESD保護素子100としては双方向に放電が可能な素子を用いる必要があるが、例えば、サイリスタ構造の保護素子とダイオード構造の保護素子を逆並列に接続する等の手段で実現できる。
図42は、図15の実施形態の保護回路を上記の入力回路に適用した場合の回路図である。この場合、ESD保護素子1,2としてはダイオード構造のものを使用し、図40または41に記載のダイオード44,45の役割を割り付けるとともに、VDDとVSSの間に双方向性ESD保護素子100を付加する。このように構成することにより、高速、高周波信号に対して、信号劣化のより少ないESD保護回路を実現することができる。
このように、本発明の実施形態によれば、回路定数を適切に選択することにより低域通過型、帯域通過型、特性共に容易に実現できる。上記の説明ではインダクタンス素子としてインダクタを用いているが、全ての実施形態において、インダクタンス素子を伝送線路や金属配線で構成することもできる。
1〜6…ESD保護素子
7〜13…インダクタンス
17…入力端子
18…電源端子VDD
19…接地端子VSS
20…内部回路
21…出力端子
22…内部回路VDD電源端子
23…内部回路VSS電源端子
24…電圧源
25…電源内部抵抗
26…内部回路入力インピーダンス
27…P形基板
28…pウェル
29…n+拡散層
31…ゲート
32…ソース
33…ドレイン
34…ボディ
35…寄生npnバイポーラトランジスタ
36…アノード
37…カソード
38…寄生pnpバイポーラトランジスタ
39…nウェル
40…p+拡散層
41…STI(Shallow Trench Isolation)
42…ゲート1
43…ゲート2
44、45…ダイオード
100…双方向性ESD保護素子
7〜13…インダクタンス
17…入力端子
18…電源端子VDD
19…接地端子VSS
20…内部回路
21…出力端子
22…内部回路VDD電源端子
23…内部回路VSS電源端子
24…電圧源
25…電源内部抵抗
26…内部回路入力インピーダンス
27…P形基板
28…pウェル
29…n+拡散層
31…ゲート
32…ソース
33…ドレイン
34…ボディ
35…寄生npnバイポーラトランジスタ
36…アノード
37…カソード
38…寄生pnpバイポーラトランジスタ
39…nウェル
40…p+拡散層
41…STI(Shallow Trench Isolation)
42…ゲート1
43…ゲート2
44、45…ダイオード
100…双方向性ESD保護素子
Claims (5)
- 入力端子と、
前記入力端子と伝送線を介して接続され、かつ被保護回路に接続される出力端子と、
前記伝送線に介在するフィルタ回路と、
を具備し、前記フィルタ回路は、複数の場合は直列接続されて前記入力端子と前記出力端子との間の前記伝送線に介在する少なくとも1つのインダクタンス素子と、前記伝送線と基準電位線との間に接続された少なくとも1つの静電破壊保護素子とを含み、前記フィルタ回路は前記入力端子と前記出力端子の間で等価回路的に対称に構成されていることを特徴とする静電破壊保護回路。 - 前記フィルタ回路は、前記入力端子と前記出力端子の間に接続された2つのインダクタンス素子と、前記2つのインダクタンスの間の接続部である前記伝送線と前記基準電位線との間に接続された静電破壊保護素子とを含むことを特徴とする請求項1記載の静電破壊保護回路。
- 前記フィルタ回路は、前記入力端子と前記出力端子の間の前記伝送線に直列に介在した1つのインダクタンス素子と、前記1つのインダクタンス素子の両端と前記基準電位線との間に接続された2つの静電破壊保護素子とを含むことを特徴とする請求項1記載の静電破壊保護回路。
- 前記2つの静電破壊保護素子の一方が静電破壊保護用の容量素子に置換されていることを特徴とする請求項3に記載の静電破壊保護素子。
- 前記2つの静電破壊保護素子の少なくとも一方に、静電破壊保護用の容量素子が並列接続されていることを特徴とする請求項3に記載の静電破壊保護素子。
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