JP2005115365A - Ｔｆｔ−ｌｃｄの駆動のためのハイスルーレート増幅回路 - Google Patents

Abstract

【課題】ＴＦＴ−ＬＣＤの駆動のためのスルーレートの大きい増幅回路を提供する。
【解決手段】スルーレート特性を改善する増幅回路。これにより、液晶表示装置のソースライン駆動のために出力バッファに使われる場合に負荷を迅速に充放電させうるので、残像効果が除去できる。
【選択図】図６

Description

本発明は薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）−液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）に係り、特に、ＴＦＴ-ＬＣＤに具備されるＬＣＤパネルのソースライン駆動回路に関する。

ＬＣＤは、現在最も広く使われている平板表示装置のうちの１つである。ＬＣＤパネルは電界を形成するための多数の電極を具備する上板及び下板で構成され、上板と下板間には液晶層が存在し、その外にも光を偏光させるために上板と下板とに付着される偏光板を具備する。ＬＣＤで光度は、液晶分子を再配列させるための電極に階調による電圧を印加することによって調節される。ＬＣＤパネルの下板には、階調電圧が電極に印加されるようにスイッチングするために、電極に連結されたＴＦＴのような多数のスイッチング素子が具備されている。

ＬＣＤは、ソース駆動部とゲート駆動部とよりなった駆動回路部と、スイッチング素子を通じて電極に階調電圧を供給するために前記駆動回路部をコントロールするコントローラ部とを具備する。一般的に、前記コントローラ部は前記ＬＣＤパネルの外部に配置され、前記駆動回路部はＬＣＤパネル上に配置されるか、ＬＣＤパネルの外部に配置される。

図１は、ＬＣＤパネルに印加される階調電圧をバッファリングする従来の出力バッファを示すブロック図である。図１で、出力バッファはＮ個のＲ２Ｒ増幅器（ｒａｉｌ−ｔｏ−ｒａｉｌａｍｐｌｉｆｉｅｒｓ）１０２を具備し、それぞれの増幅器は並列的にバッファリングされるＮ個のソース電圧のうち何れか１つのソース電圧をバッファリングする。図１に示されたような増幅器１０２は良好なスルーレート出力特性を示すが、まだ解決せねばならない問題点がある。すなわち、電流消耗が大きく、ソース駆動回路の設計で大きいレイアウト面積を占める問題点がある。

図２は、図１に具現された増幅器特性を改善するための他の従来の出力バッファを示すブロック図である。図２で、出力バッファは多数の増幅回路２０２と制御機２０８とを具備する。増幅回路２０２のそれぞれは、Ｐ型トランジスタを使用して１つのソース電圧をバッファリングするＰ型ＯＰアンプ（ｏｐｅｒａｔｉｏｎ ａｌａｍｐｌｉｆｉｅｒ）２０４、及びＮ型トランジスタを使用して１つのソース電圧をバッファリングするＮ型ＯＰアンプ２０６を具備する。

周知の如く、ＬＣＤパネルに注入される液晶の物質特性が悪くなることを防止するために、出力バッファは共通電圧Ｖｃｏｍより大きい正極性電圧と共通電圧Ｖｃｏｍより小さな負極性電圧とに階調電圧を供給する。例えば、共通電圧Ｖｃｏｍは一定に１／２ＶＤＤ電圧を有する場合もあり、またこの電圧は現在多様に応用されてフレーム単位に繰り返される電圧である場合もある。Ｐ型ＯＰアンプ２０４は相互反転関係にある階調電圧のうち正極性電圧をバッファリングし、Ｎ型ＯＰアンプ２０６は階調電圧のうち負極性電圧をバッファリングする。Ｐ型ＯＰアンプ２０４及びＮ型ＯＰアンプ２０６それぞれの出力端は相互連結されている。制御機２０８はＰ型ＯＰアンプ２０４がオンになれば、Ｎ型ＯＰアンプ２０６をオフにし、Ｎ型ＯＰアンプ２０６がオンになれば、Ｐ型ＯＰアンプ２０４をオフにする。

制御機２０８は第１制御信号ＣＴＬ−Ｈ及び第２制御信号ＣＴＬ−Ｌを通じてＯＰアンプ２０４、２０６をオン／オフにする。タイミングコントローラ（図示せず）は出力バッファを通じて出力される階調電圧の極性を指示する極性信号ＰＯＬを発生させ、これによって制御機２０８は極性信号ＰＯＬの制御を受けて前記制御信号ＣＴＬ−Ｈ、ＣＴＬ−Ｌを発生させる。

図３は、図２の出力バッファの動作説明のためのタイミング図である。図３Ａは、前記タイミングコントローラによって生成される出力イネーブル信号を示す波形図である。図３Ｂは、極性信号ＰＯＬを示す波形図である。図３Ｃ及びＤそれぞれは制御機２０８から出力される第１制御信号ＣＴＬ−Ｈ及び第２制御信号ＣＴＬ−Ｌを示す波形図である。図３Ｅは、Ｐ型ＯＰアンプ２０４の出力を示す波形図ＶＨ ＰＡＲＴである。図３Ｆは、Ｎ型ＯＰアンプ２０６の出力を示す波形図ＶＬ ＰＡＲＴである。

図３Ｃ及び図３Ｅに示されたように、Ｐ型ＯＰアンプ２０４の出力波形ＶＨ ＰＡＲＴは第１制御信号ＣＴＬ−Ｈの極性と同じであり、同様に、図３Ｄ及び図３Ｆに示されたように、Ｎ型ＯＰアンプ２０６の出力波形ＶＬ ＰＡＲＴは第２制御信号ＣＴＬ−Ｌの極性と同じである。しかし、参照番号３０２のように、Ｐ型ＯＰアンプ２０４の出力波形ＶＨ ＰＡＲＴは上昇時間が長く、参照番号３０４のように、Ｎ型ＯＰアンプ２０６の出力波形ＶＬ ＰＡＲＴは下降時間が長い。

このように、従来の出力バッファの特性が遅い上昇時間及び下降時間を有するので、これを具備するＬＣＤは動画を表示する時に残像を表す問題点がある。

本発明が解決しようとする技術的な課題は、ＬＣＤを駆動するためにスルーレートの大きい増幅回路を提供するところにある。

前記の技術的課題を達成するための本発明によるＴＦＴ-ＬＣＤ駆動のためのハイスルーレート増幅回路は、ＯＰアンプと、前記ＯＰアンプの出力端に連結されたプルアップトランジスタと、前記ＯＰアンプの出力端に連結されたプルダウントランジスタと、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させるコントロール回路と、を具備することを特徴とする。

前記コントロール回路は、極性信号周期の１／２または出力イネーブル信号周期より短い時間に、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させうることを特徴とする。前記コントロール回路は、前記極性信号周期の１／２０または前記出力イネーブル信号周期の１／１０より短い時間に、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させうることを特徴とする。前記コントロール回路は、前記極性信号周期の１／２００または前記出力イネーブル信号周期の１／１００より短い時間に、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させうることを特徴とする。

前記コントロール回路は前記プルアップトランジスタの活性化時間を決定する第１パルスを発生させて出力するロー信号生成部と、前記プルダウントランジスタの活性化時間を決定する第２パルスを発生させて出力するハイ信号生成部と、を具備することを特徴とする。前記第１パルス及び前記第２パルスは、出力イネーブル信号に対する関数によって決定されることを特徴とする。前記ロー信号生成部及び前記ハイ信号生成部それぞれは、前記パルスそれぞれの出力を出力イネーブル信号より遅延させる少なくとも１つの遅延部を含むことを特徴とする。

前記ＯＰアンプは、正極性信号増幅回路及び負極性信号増幅回路を具備することを特徴とする。前記正極性信号増幅回路は、多数のトランジスタを具備する電圧フォローワー形態を有することを特徴とする。前記正極性信号増幅回路は、少なくとも１つのコンデンサをさらに具備することを特徴とする。前記負極性信号増幅回路は、多数のトランジスタを具備する電圧フォローワー形態を有することを特徴とする。前記負極性信号増幅回路は、少なくとも１つのコンデンサをさらに具備することを特徴とする。

前記プルアップトランジスタは、前記正極性信号増幅回路の出力端に連結され、前記プルダウントランジスタは、前記負極性信号増幅回路の出力端に連結されることを特徴とする。前記コントロール回路は、出力イネーブル信号の制御を受けて前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的にコントロールできることを特徴とする。

前記の技術的課題を達成するための本発明によるＬＣＤは、ＬＣＤパネルと、前記ＬＣＤパネルに連結された多数のソースドライバと、を具備し、前記ソースドライバそれぞれは出力バッファを具備し、前記出力バッファは、ＯＰアンプと、前記ＯＰアンプの出力端に連結されたプルアップトランジスタと、前記ＯＰアンプの出力端に連結されたプルダウントランジスタと、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させるコントロール回路と、を具備することを特徴とする。

前記コントロール回路は、極性信号周期の１／２より短い時間と、出力イネーブル信号周期より短い時間と、極性信号周期の１／２０より短い時間と、出力イネーブル信号周期の１／１０より短い時間と、極性信号周期の１／２００より短い時間と、出力イネーブル信号周期の１／１００より短い時間のうち何れか１つの時間に、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させうることを特徴とする。

前述したような本発明による増幅回路はスルーレート特性を改善する。したがって、ＬＣＤのソースライン駆動のために出力バッファに使われる場合に負荷を迅速に充放電させるので、残像効果が除去できる効果がある。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照せねばならない。

以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

本発明の一実施例による一部事項は、次のような点に基づいている。Ｐ型ＯＰアンプ及びＮ型ＯＰアンプの出力端に１つ以上のプルアップ／プルダウントランジスタを付加することは実質的に上昇／下降時間を改善させうる。しかし、もしプルアップ／プルダウントランジスタが前記ＯＰアンプと類似した時間または実質的に同じ時間に動作されるならば、前記プルアップ／プルダウントランジスタはやはり出力バッファによって消耗される電流量を実質的に増加させる。もし、１つ以上のプルアップ／プルダウントランジスタが前記ＯＰアンプより短い時間に動作されるならば、出力バッファによって消耗される電流量の増加なしに上昇／下降時間が相当改善されうる。

図４は、本発明の一実施例によるＬＣＤ４００を示すブロック図である。図４を参照すれば、前記ＬＣＤ４００はＴＦＴ-ＬＣＤ４０４、及び前記ＴＦＴ-ＬＣＤ４０４にディスプレイデータを提供するグラフィックコントローラ４０２を具備する。本発明の一実施例による前記グラフィックコントローラ４０２は前記ＴＦＴ-ＬＣＤ４０４に具備された信号受信部４１６に前記ディスプレイデータを伝送する信号伝送部４０６を具備する。多様な信号処理技術、特に、低電圧差動信号化（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）技術が前記信号伝送部４０６及び前記信号受信部４１６に適用されうる。

図４を参照すれば、前記ＴＦＴ-ＬＣＤ４０４はタイミングコントローラ４０８、ゲート駆動部４１２、ソース駆動部４１４、及びＴＦＴ-ＬＣＤパネル４１０をさらに具備する。前記信号受信部４１６は、前記タイミングコントローラ４０８の一部であり、前記タイミングコントローラ４０８は信号送信部４１８を具備する。前記タイミングコントローラ４０８は前記信号受信部４１６から受信されるディスプレイデータを処理して前記処理されたデータを前記信号送信部４１８を通じてゲート駆動部４１２、及びソース駆動部４１４に伝送する。前記信号送信部４１８は前記信号伝送部４０６及び前記信号受信部４１６のような信号処理技術、例えばＬＶＤＳ技術が使用できる。または、他の技術、例えばスイング幅縮少差動信号化（Ｒｅｄｕｃｅｄ Ｓｗｉｎｇ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：ＲＳＤＳ）技術が使われうる。ＲＳＤＳ技術は当業者によく知られている技術である。

図５は、本発明の一実施例によるソース駆動部４１４を示すブロック図である。前記ソース駆動部４１４は、Ｎビットシフトレジスタ５０２、データラッチ５０４、デジタルアナログ変換器５０６、及び出力バッファ５０８を具備する。このような構成要素は、データが前記タイミングコントローラ４０８から出力されて５０２ないし５０８を経て、前記ＴＦＴ-ＬＣＤパネル４１０に出力させるために、連続的に連結されている。デジタルアナログ変換器５０６は抵抗やコンデンサで具現されうる。

図６は、本発明の一実施例による出力バッファ６００を示すブロック図である。前記出力バッファ６００は図５の出力バッファ５０８と同じ機能をする。

図６の前記出力バッファ６００は多数の増幅回路６０２、第１コントローラ６０８、及び第２コントローラ６１６を具備する。多数の増幅回路６０２それぞれは第１ＯＰアンプ６０４、第２ＯＰアンプ６０６、少なくとも１つのプルアップトランジスタ６１２、及び少なくとも１つのプルダウントランジスタ６１０を具備する。本発明の一実施例によって、前記第１ＯＰアンプ６０４はＰ型トランジスタで構成されたＮビットＯＰアンプでもあり、前記第２ＯＰアンプ６０６はＮ型トランジスタで構成されたＮビットＯＰアンプでありうる。ここで、Ｎは正の整数であり、入力されるデータ数である。例えば、前記ＯＰアンプ６０４、６０６それぞれは図１０Ａ及び図１０Ｂに示された電圧フォローワー形態を有するＯＰアンプでありうる。前記プルアップトランジスタ６１２は親和性をさらに良くするために、前記第１ＯＰアンプ６０４を構成するトランジスタのような不純物形態であるＰ型とすることが望ましい。同様に、前記プルダウントランジスタ６１０は前記第２ＯＰアンプ６０６を構成するトランジスタのような不純物形態であるＮ型とすることが望ましい。

図６の前記第１コントローラ６０８は前記第１ＯＰアンプ６０４、及び前記第２ＯＰアンプ６０６それぞれを制御するためにコントロール信号ＣＴＬ−Ｈ、ＣＴＬ−Ｌを生成する。前記第１ＯＰアンプ６０４は周期的に繰り返される入力信号の正極性信号を処理し、前記第２ＯＰアンプ６０６は周期的に繰り返される入力信号の負極性信号を処理する。ここで、前記周期的に繰り返される入力信号は前記デジタルアナログ変換器５０６から出力される。前記第１ＯＰアンプ６０４及び前記第２ＯＰアンプ６０６の出力端は相互連結され、この出力端で出力バッファ６００の出力信号が出力される。

前記第１コントローラ６０８は前記第１ＯＰアンプ６０４がターンオンまたは活性化されれば、前記第２ＯＰアンプ６０６がターンオフになるように制御し、逆に、前記第２ＯＰアンプ６０６がターンオンまたは活性化されれば、前記第１ＯＰアンプ６０４がターンオフになるように制御する。前記第１コントローラ６０８は第２コントロール信号ＣＴＬ−Ｌを通じて前記第２ＯＰアンプ６０６をターンオン／ターンオフにし、第１コントロール信号ＣＴＬ−Ｈを通じて前記第１ＯＰアンプ６０４をターンオン／ターンオフにする。前記タイミングコントローラ４０８は出力バッファ６００を通じて出力されるデータの極性を指示する極性信号ＰＯＬを発生させ、これによって前記第１コントローラ６０８は極性信号ＰＯＬの制御を受けて前記コントロール信号ＣＴＬ−Ｈ、ＣＴＬ−Ｌを発生させる。

前記第１ＯＰアンプ６０４及び前記第２ＯＰアンプ６０６の出力端は相互連結されているだけでなく、プルアップトランジスタ６１２を通じてシステムソース電圧ＶＤＤに連結でき、プルダウントランジスタ６１０を通じてシステム接地電圧ＶＳＳに連結されうる。

図６の前記第２コントローラ６１６は第１パルス（Ｈａｌｆ Ｐｕｌｌ Ｕｐ：ＨＰＵ）及び第２パルス（Ｈａｌｆ Ｐｕｌｌ Ｄｏｗｎ：ＨＰＤ）それぞれを通じて前記プルアップトランジスタ６１２及び前記プルダウントランジスタ６１０を制御する。後述する前に、前記プルアップトランジスタ６１２及び前記プルダウントランジスタ６１０は、前記第１ＯＰアンプ６０４及び前記第２ＯＰアンプ６０６より短い時間動作され、これによって、出力バッファ６００によって消耗される電流量の相当な増加なしに上昇／下降時間を相当改善させうる。前記プルアップトランジスタ６１２及び前記プルダウントランジスタ６１０それぞれは前記第２コントローラ６１６によって生成された前記第１パルスＨＰＵ及び前記第２パルスＨＰＤを通じて動作される。

図７は、本発明の一実施例による図６の第２コントローラ６１６を示すブロック図である。

図６の前記第２コントローラ６１６は前記出力イネーブル信号ＯＥの制御を受けて前記第１パルスＨＰＵ及び前記第２パルスＨＰＤそれぞれを生成するロー信号生成部７０４及びハイ信号生成部７０４を含む。ここで、前記出力イネーブル信号ＯＥは図４のタイミングコントローラ４０８によって生成されうる。

図８Ａは、本発明の一実施例による図７のハイ信号生成部７０２を示すブロック図である。前記ハイ信号生成部７０２は多数の非反転（または、バッファリングする）回路８０２（ここでは、例えば４個）、インバータ８０４、及びＯＲゲート８０６を含む。前記多数の非反転回路８０２は前記出力イネーブル信号ＯＥと前記インバータ８０４間に直列連結されている。前記インバータ８０４の出力端は前記ＯＲゲート８０６の２つの入力端のうち１つに連結される。前記ＯＲゲート８０６の他の入力端は直接前記出力イネーブル信号ＯＥを受信する。前記ハイ信号生成部７０２は前記第１ＯＰアンプ６０４のターンオン時点より前記プルアップトランジスタ６１２のターンオン時点を遅延させて、Ｐ型の前記第１ＯＰアンプ６０４のターンオン時間より相対的に短い時間に前記プルアップトランジスタ６１２をターンオンにする。

図８Ｂは、本発明の一実施例による図７のロー信号生成部７０４を示すブロック図である。前記ロー信号生成部７０４は多数の非反転（または、バッファリングする）回路８０８（ここでは、例えば４個）、インバータ８１０、及びＡＮＤゲート８１２を含む。前記多数の非反転回路８０８は前記出力イネーブル信号ＯＥと前記インバータ８１０間に直列連結されている。前記インバータ８１０の出力端は前記ＡＮＤゲート８１２の２つの入力端のうち１つに連結される。前記ＡＮＤゲート８１２の他の入力端は直接前記出力イネーブル信号ＯＥを受信する。前記ロー信号生成部７０４は前記第２ＯＰアンプ６０６のターンオン時点より前記プルダウントランジスタ６１０のターンオン時点を遅延させて、Ｎ型の前記第２ＯＰアンプ６０６のターンオン時間より相対的に短い時間に前記プルダウントランジスタ６１０をターンオンにする。

以下、前記プルアップトランジスタ６１２及び前記プルダウントランジスタ６１０のターンオン時間（または、動作時間）を数式的に説明する。前記極性信号ＰＯＬ周期は約８０μｓと仮定する。前記のように、前記第１ＯＰアンプ６０４は前記極性信号ＰＯＬの正極性期間に動作し、前記第２ＯＰアンプ６０６は前記極性信号ＰＯＬの負極性期間に動作する。この時、前記第１ＯＰアンプ６０４及び前記第２ＯＰアンプ６０６は約４０μｓ間ターンオンになる。前記プルアップトランジスタ６１２及び前記プルダウントランジスタ６１０それぞれは前記極性信号ＰＯＬが正極性から負極性に（または、負極性から正極性に）トランジションした後、０.５μｓ程度の遅延時間後にターンオンになりうる。前記プルアップトランジスタ６１２及び前記プルダウントランジスタ６１０それぞれはターンオンになった状態を０.１μｓ間維持し、その後には前記極性信号ＰＯＬの次にトランジション時までターンオフになりうる。

当業者でれば、前記出力バッファ６００が適用された状況により、前記遅延時間やターンオン時間などが異なりうることが理解できる。前記ターンオン時間（または、活性化時間）は市場に発表された製品の返品を減らせうる経済的目的に合わせて選択される。前記ターンオン時間が増加するほど、出力バッファ６００によって消耗される電流量が増加しながら、スルーレートはさらに改善される。したがって、消費電力の増加という短所とスルーレートの改善という長所間で適切に選択されねばならない。

前記プルアップトランジスタ６１２及び前記プルダウントランジスタ６１０それぞれは、極性信号周期ＰＯＬの１／２０より短い時間、または出力イネーブル信号ＯＥ周期の１／１０より短い時間のうち何れか１つの時間に活性化される場合もある。また、前記プルアップトランジスタ６１２及び前記プルダウントランジスタ６１０それぞれは極性信号周期ＰＯＬの１／２００より短い時間、または出力イネーブル信号ＯＥ周期の１／１００より短い時間のうち何れか１つの時間に活性化される場合もある。

図９は、本発明の一実施例による図６の出力バッファ６００の動作説明のためのタイミング図である。図９Ａは、図４のタイミングコントローラ４０８によって生成されうる出力イネーブル信号ＯＥを示す波形図である。図９Ｂは、極性信号ＰＯＬを示す波形図である。図９Ｃ及びＤそれぞれは図６の第１コントローラ６０８で生成される第１コントロール信号ＣＴＬ−Ｈ及び第２コントロール信号ＣＴＬ−Ｌを示す波形図である。図９Ｅは、第１パルスＨＰＵを示す波形図である。図９Ｆは、第２パルスＨＰＤを示す波形図である。図９Ｇは、前記第１パルスＨＰＵによって前記プルアップトランジスタ６１２によってプルアップされる時、第１ＯＰアンプ６０４の出力信号を示す波形図（ＶＨ ＰＡＲＴ）である。図９Ｈは、前記第２パルスＨＰＤによって前記プルダウントランジスタ６１０によってプルダウンされる時、第２ＯＰアンプ６０６の出力信号を示す波形図（ＶＬ ＰＡＲＴ）である。

図９Ｃ及びＧに示されたように、第１ＯＰアンプ６０４の出力信号波形ＶＨ ＰＡＲＴは第１コントロール信号ＣＴＬ−Ｈの極性と同じであり、同様に、図９Ｄ及び図９Ｈに示されたように、第２ＯＰアンプ６０６の出力波形ＶＬ ＰＡＲＴは第２コントロール信号ＣＴＬ−Ｌの極性と同じである。しかし、従来技術とは異なって、その追跡スルーレートはさらに良い。すなわち、参照番号９０２のように、第１ＯＰアンプ６０４の出力信号波形ＶＨ ＰＡＲＴは上昇時間が速く、参照番号９０４のように、第２ＯＰアンプ６０６の出力波形ＶＬ ＰＡＲＴは下降時間が速い。したがって、図４のＬＣＤパネル４１０でソースラインのＲＣ（Ｒｅｓｉｓｔｉｖｅ−Ｃａｐａｃｉｔｉｖｅ）負荷は極めて大きいので、図２の従来技術の出力バッファに比べて、図６の出力バッファ６００はソースライン負荷をさらに速く充放電できる。

図１０Ａは、図６の第１ＯＰアンプ６０４及びプルアップトランジスタ６１０の回路図を示す一例である。図１０Ｂは、図６の第２ＯＰアンプ６０６及びプルダウントランジスタ６１０の回路図を示す一例である。

図１０Ａで、第１ＯＰアンプ６０４は多数のトランジスタ１００２〜１０１６を含む電圧フォローワー形態を有する。前記第１ＯＰアンプ６０４は少なくとも１つのコンデンサ１０１８をさらに含みうる。電圧フォローワーは当業者によく知られているので、詳細なる説明は省略する。図１０Ａで、入力端に入力される入力信号ＩＮＰＵＴは第１パルスＨＰＵに応答して出力端を通じて出力信号ＯＵＴＰＵＴに変換される。

図１０Ｂで、第２ＯＰアンプ６０６は多数のトランジスタ１０２２〜１０３６を含む電圧フォローワー形態を有する。前記第２ＯＰアンプ６０６は少なくとも１つのコンデンサ１０３８をさらに含みうる。電圧フォローワーは当業者によく知られているので、詳細なる説明は省略する。図１０Ｂで、入力端に入力される入力信号ＩＮＰＵＴは第２パルスＨＰＤに応答して出力端を通じて出力信号ＯＵＴＰＵＴに変換される。

以上のように、図面と明細書で最適実施例が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施例が可能である点が理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。

本発明によるスルーレート増幅回路は、ＴＦＴ−ＬＣＤに具備されるＬＣＤパネルのソースライン駆動回路に利用可能である。

従来の出力バッファを示すブロック図である。 他の従来の出力バッファを示すブロック図である。 図２の出力バッファの動作説明のためのタイミング図である。 本発明の一実施例によるＬＣＤを示すブロック図である。 本発明の一実施例によるソース駆動部を示すブロック図である。 本発明の一実施例による出力バッファを示すブロック図である。 本発明の一実施例による図６の第２コントローラを示すブロック図である。 本発明の一実施例による図７のハイ信号生成部を示すブロック図である。 本発明の一実施例による図７のロー信号生成部を示すブロック図である。 本発明の一実施例による図６の出力バッファの動作説明のためのタイミング図である。 図６の第１ＯＰアンプ及びプルアップトランジスタの一例を示す回路図である。 図６の第２ＯＰアンプ及びプルダウントランジスタの一例を示す回路図である。

符号の説明

６００ 出力バッファ
６０２ 増幅回路
６０４ 第１ＯＰアンプ
６０６ 第２ＯＰアンプ
６０８ 第１コントローラ
６１０ プルダウントランジスタ
６１２ プルアップトランジスタ
６１６ 第２コントローラ
ＰＯＬ 極性信号
ＯＥ 出力イネーブル信号
ＣＴＬ-Ｌ 第２制御信号
ＣＴＬ-Ｈ 第１制御信号
ＨＰＤ 第２パルス
ＨＰＵ 第１パルス
ＶＤＤ システムソース電圧
ＶＳＳ システム接地電圧

Claims (29)

1. ＯＰアンプと、
   前記ＯＰアンプの出力端に連結されたプルアップトランジスタと、
   前記ＯＰアンプの出力端に連結されたプルダウントランジスタと、
   前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させるコントロール回路と、を具備することを特徴とする薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
2. 前記コントロール回路は、
   極性信号周期の１／２または出力イネーブル信号周期より短い時間に、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させうることを特徴とする請求項１に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
3. 前記コントロール回路は、
   前記極性信号周期の１／２０または前記出力イネーブル信号周期の１／１０より短い時間に、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させうることを特徴とする請求項２に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
4. 前記コントロール回路は、
   前記極性信号周期の１／２００または前記出力イネーブル信号周期の１／１００より短い時間に、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させうることを特徴とする請求項３に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
5. 前記コントロール回路は、
   前記プルアップトランジスタの活性化時間を決定する第１パルスを発生させて出力するロー信号生成部と、
   前記プルダウントランジスタの活性化時間を決定する第２パルスを発生させて出力するハイ信号生成部と、を具備することを特徴とする請求項１に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
6. 前記第１パルス及び前記第２パルスは、
   出力イネーブル信号に対する関数によって決定されることを特徴とする請求項５に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
7. 前記ロー信号生成部及び前記ハイ信号生成部それぞれは、
   前記パルスそれぞれの出力を出力イネーブル信号より遅延させる少なくとも１つの遅延部を含むことを特徴とする請求項５に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
8. 前記ＯＰアンプは、
   正極性信号増幅回路及び負極性信号増幅回路を具備することを特徴とする請求項１に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
9. 前記正極性信号増幅回路は、
   多数のトランジスタを具備する電圧フォローワー形態を有することを特徴とする請求項８に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
10. 前記正極性信号増幅回路は、
    少なくとも１つのコンデンサをさらに具備することを特徴とする請求項９に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
11. 前記負極性信号増幅回路は、
    多数のトランジスタを具備する電圧フォローワー形態を有することを特徴とする請求項８に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
12. 前記負極性信号増幅回路は、
    少なくとも１つのコンデンサをさらに具備することを特徴とする請求項１１に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
13. 前記プルアップトランジスタは、
    前記正極性信号増幅回路の出力端に連結され、前記プルダウントランジスタは、前記負極性信号増幅回路の出力端に連結されることを特徴とする請求項１に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
14. 前記コントロール回路は、
    出力イネーブル信号の制御を受けて前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的にコントロールできることを特徴とする請求項８に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅回路。
15. ＯＰアンプ手段と、
    前記ＯＰアンプ手段の出力信号をプルアップするプルアップ手段と、
    前記ＯＰアンプ手段の出力信号をプルダウンするプルダウン手段と、
    前記プルアップ手段及び前記プルダウン手段それぞれを選択的にオン／オフにするコントロール手段と、を具備することを特徴とする薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅装置。
16. 前記コントロール手段は、
    極性信号周期の１／２または出力イネーブル信号周期より短い時間に、前記プルアップ手段及び前記プルダウン手段それぞれを選択的にターンオンさせうることを特徴とする請求項１５に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅装置。
17. 前記コントロール手段は、
    前記極性信号周期の１／２０または前記出力イネーブル信号周期の１／１０より短い時間に、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的にターンオンにさせうることを特徴とする請求項１６に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅装置。
18. 前記コントロール手段は、
    前記極性信号周期の１／２００または前記出力イネーブル信号周期の１／１００より短い時間に、前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的にターンオンにさせうることを特徴とする請求項１７に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅装置。
19. 前記コントロール手段は、
    前記プルアップ手段のターンオン時間を決定する第１パルスを提供するロー信号生成手段と、
    前記プルダウン手段のターンオン時間を決定する第２パルスを提供するハイ信号生成手段と、を具備することを特徴とする請求項１５に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅装置。
20. 前記第１パルス及び前記第２パルスは、
    出力イネーブル信号の制御を受けることを特徴とする請求項１９に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅装置。
21. 前記ロー信号生成手段及び前記ハイ信号生成手段それぞれは、
    前記パルスそれぞれの出力を前記出力イネーブル信号より遅延させる少なくとも１つの遅延手段を含むことを特徴とする請求項１９に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅装置。
22. 前記ＯＰアンプ手段は、
    正極性信号増幅手段及び負極性信号増幅手段を具備し、
    前記プルアップ手段は前記正極性信号増幅手段の出力端をプルアップさせ、前記プルダウン手段は前記負極性信号増幅手段の出力端をプルダウンさせることを特徴とする請求項１５に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅装置。
23. 前記コントロール手段は、
    出力イネーブル信号の制御を受けて前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的にコントロールできることを特徴とする請求項１５に記載の薄膜トランジスタ液晶表示装置の駆動のためのハイスルーレート増幅装置。
24. ＬＣＤパネルと、
    前記ＬＣＤパネルに連結された多数のソースドライバと、を具備し、
    前記ソースドライバそれぞれは出力バッファを具備し、
    前記出力バッファは、
    ＯＰアンプと、
    前記ＯＰアンプの出力端に連結されたプルアップトランジスタと、
    前記ＯＰアンプの出力端に連結されたプルダウントランジスタと、
    前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させるコントロール回路と、を具備することを特徴とする液晶表示装置。
25. 前記コントロール回路は、
    極性信号周期の１／２より短い時間と、
    出力イネーブル信号周期より短い時間と、
    極性信号周期の１／２０より短い時間と、
    出力イネーブル信号周期の１／１０より短い時間と、
    極性信号周期の１／２００より短い時間と、
    出力イネーブル信号周期の１／１００より短い時間のうち何れか１つの時間に前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的に活性化させうることを特徴とする請求項２４に記載の液晶表示装置。
26. 前記コントロール回路は、
    前記プルアップトランジスタの活性化時間を決定する第１パルスを発生させて出力するロー信号生成部と、
    前記プルダウントランジスタの活性化時間を決定する第２パルスを発生させて出力するハイ信号生成部と、を具備し、
    前記第１パルス及び前記第２パルスは、出力イネーブル信号に対する関数によって決定されることを特徴とする請求項２５に記載の液晶表示装置。
27. 前記ロー信号生成部及び前記ハイ信号生成部それぞれは、
    前記パルスそれぞれの出力を出力イネーブル信号より遅延させる少なくとも１つの遅延部を含むことを特徴とする請求項２６に記載の液晶表示装置。
28. 前記ＯＰアンプは、
    正極性信号増幅回路及び負極性信号増幅回路を具備し、
    前記プルアップトランジスタは前記正極性信号増幅回路の出力端に連結され、前記プルダウントランジスタは前記負極性信号増幅回路の出力端に連結されることを特徴とする請求項２５に記載の液晶表示装置。
29. 前記コントロール回路は、
    出力イネーブル信号の制御を受けて前記プルアップトランジスタ及び前記プルダウントランジスタそれぞれを選択的にコントロールできることを特徴とする請求項２５に記載の液晶表示装置。
    
    
    
    

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