JP2005109599A - アナログ・ディジタル変換装置 - Google Patents

Abstract

【課題】 小信号領域から大信号領域に属するアナログ信号のレベルを単一の信号レベル変換手段によって変換しても、変換されたアナログ信号を精度の高いディジタル信号に変換すること。
【解決手段】 電力系統からのアナログ信号を電流センサ１０により、その入力レベルに応じて制御演算に適した小信号レンジのレベルまたは保護演算に適した大信号レンジのレベルに変換し、変換されたアナログ信号をΔΣ変調方式によるΔΣＡ／Ｄ変換器１８によってディジタルデータに変換するに際して、ΔΣＡ／Ｄ変換器１８として２０ビット以上の分解能を有するものを用い、電流センサ１０を保護演算と制御演算の入力変換器として共用する。
【選択図】 図１

Description

本発明は、アナログ・ディジタル変換装置に係り、特に、電力系統からのアナログ信号をディジタル信号に変換し、インテリジェント型ディジタル保護制御システムの入力センサとして用いるに好適なアナログ・ディジタル変換装置に関する。

従来、この種の装置としては、例えば、ディジタル保護リレー（第２世代ディジタルリレー）が知られており（非特許文献１）、この装置は、アナログ入力部、ディジタル演算処理部、整定部および出力部を備えて構成されている。アナログ入力部は、折返し誤差防止用のアナログフィルタ、サンプルホールド回路、マルチプレクサ、Ａ／Ｄ変換器およびバッファを備えて構成されている。Ａ／Ｄ変換器には１６ビットの分解能を有するものが用いられており、Ａ／Ｄ変換器の出力データに各種のフィルタ処理を施して使用する構成が採用されている。さらに、ディジタル保護リレーにおいては、高速サンプリングデータを用いたディジタルフィルタ処理用の入力基板と保護制御演算用の制御演算基板を備えて構成されており、入力基板は、主に電気角3.75度でアナログ信号をサンプリングし、サンプリングによって得られた信号を高調波除去用ディジタルフィルタを通過させ、ディジタルフィルタを通過した信号をディジタルデータとして30度に1回制御演算基板に転送するようになっている。制御演算基板においては、入力基板からのディジタルデータを基に電力系統を保護・制御するための演算を実行し、演算結果にしたがった制御信号を遮断器などに出力するようになっている。

一方、ディジタル保護リレーにおいては、電力系統からのアナログ信号を入力基板に取り込むに際して、電力系統を保護するための保護演算を行う保護装置と電力系統の構成を制御するための制御装置とでは取り扱うフルスケール電流値が異なるため、保護装置と制御装置には入力変換器としてのトランスがそれぞれ個別に接続されるようになっている。保護装置用のトランスは、電力系統からのアナログ信号を保護演算に適した信号レンジのレベルに変換するようになっており、例えば、数１００Ａの電流が入力されたときに数ボルトの電圧を出力し、数１０００Ａの電流が入力されたときには数１０ボルトの電圧を出力するようになっている。

一方、制御装置用のトランスは、電力系統からのアナログ信号を制御演算に適した信号レンジのレベルに変換するようになっている。例えば、数１０Ａの電流が入力されたときに数ボルトの電圧を出力し、数１００Ａの電流が入力されたときに数１０ボルトの電圧を出力するようになっている。そして各トランスでレベルが変換されたアナログ信号をマルチプレクサを介して順次１６ビットのＡ／Ｄ変換器に入力し、Ａ／Ｄ変換器でディジタル信号に変換するようになっている。

また、保護装置において、フルスケール電流値の異なる複数のアナログ信号をディジタル信号に変換するに際しては、電力系統からのアナログ信号を、フルスケールの異なる複数の電気量入力回路に取り込み、各電気量入力回路においてアナログ信号をサンプリングしてホールドし、ホールドされた信号をマルチプレクサを介してＡ／Ｄ変換器でディジタルデータに変換し、このディジタルデータを基に各電気量入力回路に対応する複数の保護リレー演算部で系統を保護するための保護演算を行うようにしたもの提案されている（特許文献１）。

電気協同研究 第50巻第1号 特開平５−１６１２４５号公報（第3頁〜第4頁、図1、図2）

前記従来技術においては、フルスケールの電流値が異なるアナログ信号のレベルを変換するに際して、アナログ信号のレベルを変換する信号レベル変換手段としてのトランス（入力変換器）を複数台設けなければならず、1台のトランスで共用化することができない。

本発明の課題は、小信号領域から大信号領域に属するアナログ信号のレベルを単一の信号レベル変換手段によって変換しても、変換されたアナログ信号を精度の高いディジタル信号に変換することにある。

前記課題を解決するために、本発明は、電力系統からのアナログ信号を、その入力レベルに応じて制御演算に適した小信号レンジのレベルまたは保護演算に適した大信号レンジのレベルに変換する信号レベル変換手段と、前記信号レベル変換手段により変換されたアナログ信号をサンプリング周波数に従ってディジタル信号に変換するアナログ・ディジタル変換手段とを備え、前記信号レベル変換手段は、前記制御演算に適した小信号レンジと前記保護演算に適した大信号レンジを含むレンジを前記アナログ信号に対するフルスケールレンジとして構成され、前記アナログ・ディジタル変換手段は、前記信号レベル変換手段のフルスケールレンジに対応した分解能として、前記小信号レンジまたは前記大信号レンジのうち一方のレンジを前記アナログ信号に対するフルスケールレンジとするときの分解能より大きい分解能、例えば、２０ビット以上の分解能を有してなるアナログ・ディジタル変換装置を構成したものである。

前記アナログ・ディジタル変換装置を構成するに際しては、前記信号レベル変換手段としては、電力系統からのアナログ信号を、前記アナログ信号のレベルが小信号領域にあるときにはその入力レベルに応じて前記電力系統の構成を制御するための制御演算に適した小信号レンジに属するレベルの信号（電圧）に変換し、前記アナログ信号のレベルが前記小信号領域よりも高いレベルの大信号領域にあるときにはその入力レベルに応じて前記電力系統を保護するための保護演算に適した大信号レンジに属するレベルの信号（電圧）に変換する機能を有するもので構成することができる。

また、前記アナログ・ディジタル変換装置を構成するに際しては、以下の要素を付加することができる。
（１）前記アナログ・ディジタル変換手段の接地電位を信号源として、前記信号源からのアナログ信号を前記アナログ・ディジタル変換手段に同期して、かつ前記サンプリング周波数に従ってディジタル信号に変換する補助アナログ・ディジタル変換手段と、前記アナログ・ディジタル変換手段の変換によるディジタル信号と前記補助アナログ・ディジタル変換手段の変換によるディジタル信号との差分を演算する演算手段とを備えてなる。
（２）前記アナログ・ディジタル変換手段と前記補助アナログ・ディジタル変換手段は、前記アナログ信号をΔΣ変調方式によって前記ディジタル信号に変換する要素として、前記アナログ信号を積分する積分器と、前記積分器の出力信号をデルタ変調するデルタ変調器とを備えてなる。
（３）前記アナログ・ディジタル変換手段と前記補助アナログ・ディジタル変換手段は、同一の半導体チップ上に形成されてなる。
（４）前記演算手段は、前記補助アナログ・ディジタル変換手段の変換によるディジタル信号をゲイン倍するゲイン補正用乗算器と、前記ゲイン補正用乗算器によってゲイン倍されたディジタル信号と前記アナログ・ディジタル変換手段の変換によるディジタル信号との差分を演算するノイズキャンセル用差分器とを備えてなる。
（５）前記演算手段は、前記ノイズキャンセル用差分器の演算結果から直流分を抽出する積分器と、前記ノイズキャンセル用差分器の演算結果と前記積分器の出力との差分を演算するオフセット補正用差分器と、前記オフセット補正用差分器の演算結果にゲイン誤差補正係数を乗算して出力するゲイン誤差補正用乗算器とを備えてなる。
（６）前記ゲイン誤差補正用乗算器の出力による電気信号を光信号に変換して送出する光電変換器を備えてなる。

また、電力系統からのアナログ信号をディジタル信号に変換するアナログ・ディジタル変換装置と、前記アナログ・ディジタル変換装置の出力によるディジタル信号を基に保護・制御対象を保護・制御するための演算を行い、前記演算に従った保護・制御信号を前記保護・制御対象に出力する保護・制御演算装置とを備えたディジタル保護制御システムを構成するに際しては、前記アナログ・ディジタル制御装置として、前記いずれかのアナログ・ディジタル変換装置を用いることができる。

前記した手段によれば、アナログ信号が小信号領域から大信号領域に亘って変化する過程で、アナログ信号を、その入力レベルに応じて制御演算に適した小信号レンジのレベル（小信号レンジに属するレベルの電圧信号）または保護演算に適した大信号レンジのレベル（大信号レンジに属するレベルの電圧信号）に変換し、変換されたアナログ信号（電圧信号）をサンプリング周波数にしたがってディジタル信号に変換するに際して、小信号レンジと大信号レンジを含むレンジをアナログ信号に対するフルスケールレンジ（全入力電圧範囲）とし、このフルスケールレンジに対応したアナログ・ディジタル変換手段の分解能として、小信号レンジまたは大信号レンジのうち一方のレンジをアナログ信号に対するフルスケールレンジとするときの分解能（１６ビット）よりも大きい分解能、例えば、２０ビット以上の分解能としたため、単一の信号レベル変換手段によって変換されたアナログ信号を高精度にディジタル信号に変換することができるとともに、信号レベル変換手段を共用化することができ、ハードウエアの構成の簡素化およびコスト低減に寄与することができる。

本発明によれば、単一の信号レベル変換手段によって変換されたアナログ信号を高精度にディジタル信号に変換することができるとともに、信号レベル変換手段を共用化することができる。

以下、本発明の一実施形態を図面に基づいて説明する。図１は本発明の一実施形態を示すアナログ・ディジタル変換装置をディジタル保護制御システムの入力センサとして用いたときのブロック構成図である。

図１において、ディジタル保護制御システムの入力センサを構成するアナログ・ディジタル変換装置は、信号レベル変換手段として、電流センサ１０、積分回路１２、差動アンプ１４、折返し誤差防止用ローパスフィルタ１６を備え、アナログ・ディジタル変換手段として、ΔΣＡ／Ｄ変換器１８、タイミング制御回路２０、クロック発振回路２２、２４、各種演算を実行するマイクロコンピュータ（ＣＰＵ）２６、シリアルデータをパラレルデータに変換するシリアル・パラレル変換回路（Ｓ／Ｐ回路）２８、双方向のポートを有するデュアルポートメモリ３０、信号バス３２、マイクロコンピュータ２６のワークメモリ３４を備えて構成されており、信号バス３２には外部との通信を行うための通信回路３６が接続され、通信回路３６には、通信回路３６の電気信号を光信号１０１ｄに変換する電気／光変換器（Ｅ／Ｏ変換器）３８が接続されている。積分器１２〜電気／光変換器３８は１枚のプリント基板（半導体チップ）上に実装されている。

ΔΣＡ／Ｄ変換器１８は、二組のΔΣ変調Ａ／Ｄ変換回路１８ａ、１８ｂ、二組の帯域制限用ディジタルフィルタ１８ｃ、１８ｄ、各ディジタルフィルタ１８ｃ、１８ｄの出力信号を１本の出力信号に合成してシリアル／パラレル変換回路２８に出力する出力インターフェイス回路（ＩＦ回路）１８ｅを備えて構成されている。ΔΣ変調Ａ／Ｄ変換回路１８ａは１チャネルのＡ／Ｄ変換回路として、電力系統からのアナログ信号を取り込むために、ローパスフィルタ１６に接続され、ΔΣ変調Ａ／Ｄ変換回路１８ｂは、２チャネルのＡ／Ｄ変換回路として、ΔΣＡ／Ｄ変換器１８に近接した部位の接地電位に接続されている。すなわちΔΣ変調Ａ／Ｄ変換回路１８ｂは、クロックのノイズの影響をキャンセルするために設けられている。そして各ΔΣ変調Ａ／Ｄ変換回路１８ａ、１８ｂは独立した状態で且つ同期したタイミングで変換動作を行うように構成されている。

タイミング制御回路２０は、クロック発振回路２２からのクロックに応答して、マイクロコンピュータ２６に対して起動信号を出力するとともに、ΔΣ変調Ａ／Ｄ変換回路１８ａ、１８ｂに対して変換開始指令信号１０１ａを出力し、シリアル／パラレル変換回路２８に対してシリアル／パラレル動作クロック信号１０１ｂを出力するようになっている。

電流センサ１０は、電力設備（遮断器）に直付けされた状態で電力系統に接続されており、この電流センサ１０としては、例えば、ロゴスキーコイルが用いられている。電流センサ１０は、電力系統からアナログ信号として電流を取り込み、アナログ信号のレベルが小信号領域にあるときにはその入力レベルに応じて電力系統の構成を制御するための制御演算に適した小信号レンジのレベル（小信号レンジに属するレベルの電圧信号）に変換し、アナログ信号のレベルが小信号領域よりも高いレベルの大信号領域にあるときにはその入力レベルに応じて電力系統を保護するための保護演算に適した大信号レンジのレベル（大信号レンジに属するレベルの電圧信号）に変換し、変換されたアナログ信号を積分回路１２に出力するようになっている。積分回路１２は、電流センサ１０にロゴスキーコイルを適用した場合、その周波数特性により、電流が高周波領域まで増幅されるので、高周波領域を減衰させるために設けられている。なお、電流センサ１０の代わりに、電力系統からのアナログ信号として電圧を取り込む場合には、電流センサの代わりに電圧センサが用いられる。電圧センサは、並列接続された複数のコンデンサによって電力系統からの電圧を分圧し、分圧された電圧を差動アンプ１４に出力するように構成される。

差動アンプ１４は、電流センサ１０の出力電圧が非常に小さく、例えば、±１０Ｖ程度であるため、その信号を増幅させる目的で設けられており、また微小信号に重畳するコモンモードノイズを低減するために設けられている。

１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、演算増幅器（オペアンプ）ＯＰ１、ＯＰ３、ＯＰ２、ＯＰ３を備えて構成されており、抵抗ＲＤ１、ＲＤ２に積分回路１２からの信号が入力されるようになっている。

上記構成による差動アンプ１４の出力電圧は、次の（１）式で表すことができ、入力電圧Ｖ_＋ｉｎおよびＶ_−ｉｎの差動電圧を増幅することができる。

Ｖｏｕｔ１＝（Ｖ_＋ｉｎ−Ｖ_−ｉｎ）×（１＋２・Ｒ２／Ｒ１）×（Ｒ６／Ｒ
４）・・・・・・・・（１）
（１）式から明らかなように、差動アンプ１４は、入力電圧の差動電圧のみを扱うことが可能であるため、入力端子とアナロググランド間に発生するコモンモードノイズを除去することができる。

ローパスフィルタ１６は、図２に示すように、抵抗Ｒ８、コンデンサＣ１、演算増幅器ＯＰ４を備え、一次遅れ要素のフィルタとして構成されており、その伝達関数は次の（２）式で表すことができる。

Ｔ（ｊｗ）＝１／（１＋ｊｗＣ１・Ｒ８）・・・（２）
上記構成によるローパスフィルタ１６は、サンプリングによる折返し誤差を防止するための信号帯域制限用として機能するようになっている。すなわち、ΔΣＡ／Ｄ変換器１８におけるサンプリング周波数の１／２倍以上のアナログ信号をローパスフィルタ１６の減衰特性で減衰させるものである。通常、ΔΣＡ／Ｄ変換器１８のサンプリング周波数が低い場合、折返し誤差防止フィルタは遮断周波数を低くする必要があるため、遅れ次数を大きく必要があり、抵抗・コンデンサを大きくする必要がある。しかし、本実施形態では、ΔΣＡ／Ｄ変換器１８におけるサンプリング周波数を従来よりも大幅に高く、例えば、１ＭＨｚに設定しているため、ローパスフィルタ１６の減衰特性をなだらかな特性することができ、回路の小型化が達成できる。

ΔΣＡ／Ｄ変換器１８は、図３（ａ）に示すように、クロック発振回路から出力される基本クロックＣＬＫを受けて動作し、（ｂ）に示すように、基本クロックを１／２に分周したクロックＢＣＬＫに同期してデータを出力するようになっている。そして１チャネルのΔΣ変調Ａ／Ｄ変換回路１８ａは、（ｃ）に示すように、最上位ビットＭＳＢから順に最下位ビットＬＳＢまでのデータをシリアル（直列的）に出力する。続いて、（ｄ）に示すように、２チャネルのΔΣ変調Ａ／Ｄ変換回路１８ｂは、最上位ビットＭＳＢから順に最下位ビットＬＳＢまでシリアルにデータを出力する。このとき、出力インターフェイス回路１８ｅの出力ポート１０１ｃからは、１チャネルのデータと２チャネルのデータが時分割的に切り替えられて出力される。ポート１０１ｃからシリアルのデータが順次出力されると、各シリアルのデータはシリアル／パラレル変換回路２８において並列データ（パラレルデータ）に変換され、変換されたデータはデュアルポートメモリ３０にそれぞれ格納される。

ここで、ΔΣ変調Ａ／Ｄ変換回路１８ａ、１８ｂ、ディジタルフィルタ１８ｃ、１８ｄはそれぞれ同一の特性を有し、且つ動作タイミングも同時に並列に動作するようになっている。また、ΔΣ変調Ａ／Ｄ変換回路１８ａ、１８ｂは、例えば、アナログ信号を積分する積分器と、積分器の出力信号をΔ変調するΔ変調器とを備えて構成されており、各ΔΣ変調Ａ／Ｄ変換回路１８ａ、１８ｂは、その積分特性により、信号（Ｓ）に対して、図４(ａ)に示すように、周期性を持たないランダムノイズ（Ｎ１）を高周波領域に移行させることができ、信号周波数帯域のノイズを圧縮させることが可能である。図４（ｂ）は、ΔΣ変調Ａ／Ｄ変換回路１８ａの出力をディジタルフィルタ１８ｃを通過させたあとのパワースペクトル図を示す。図４(ｂ)に示すように、ディジタルフィルタ(ローパスフィルタ)１８ｃの減衰特性により、ΔΣ変調Ａ／Ｄ変換回路１８ａの積分特性によって高周波領域に移行したランダムノイズ（Ｎ１）と一部高周波領域に発生した周期性のあるノイズ(クロックなどによって発生したノイズ)を大幅に除去することができる。ただし、ディジタルフィルタ１８ｃでは除去できないノイズであって、周期性を持ったノイズ（Ｎ２）については信号通過帯域内に発生するので、ノイズとして残ってしまう。

ここで、周期性を持たないランダムノイズ（Ｎ１）とは、Ａ／Ｄ変換時の量子化誤差や熱雑音になどに伴うノイズのことを言い、比較的明確な周期性を持ったノイズ（Ｎ２）とは、クロック信号の誘導ノイズ（数ＭＨｚオーダーのノイズ）、スイッチング電源からの誘導ノイズ（１００ｋＨｚ〜２００ｋＨｚオーダーのノイズ）などの影響でＡ／Ｄ変換誤差が生じるノイズを言う。

周期性を持ったノイズ（Ｎ２）を除去するために、本実施形態では、マイクロコンピュータ２６に、図５に示すように、ノイズキャンセル処理部２６ａ、オフセット誤差補正処理部２６ｂ、ゲイン誤差補正処理部２６ｃとしての機能が付加されている。

マイクロコンピュータ２６は、ディジタルフィルタ１８ｃの出力によるディジタル信号とディジタルフィルタ１８ｄの出力によるディジタル信号との差分を演算する演算手段として、プログラムメモリを内蔵し、デュアルポートメモリ３０に格納されたデータを順次取り込み、取り込んだデータを基に各種の演算を実行するようになっている。この場合、マイクロコンピュータ２６は、クロック発振回路２４をクロック源として動作し、タイミング制御回路２０から出力される起動信号に応答して所定のプログラムを起動する。一般的には、マイクロコンピュータ２６においては、割り込み信号を印加することにより定周期に処理が開始される。

ノイズキャンセル処理部２６ａは、ゲイン補正用乗算器５ａと、ノイズキャンセル用差分器５ｂとを備えて構成されており、差分器５ｂにはディジタルフィルタ１８ｃの出力による１チャネルのディジタル信号が入力され、乗算器５ａにはディジタルフィルタ１８ｄの出力による２チャネルのディジタル信号であって、周期性のノイズであるアナロググランド信号（ΔΣ変調Ａ／Ｄ変換回路１８ｄの接地電位を信号源として入力された信号）５０１ｂが入力されている。アナロググランド信号５０１ｂは乗算器５ａによってゲイン（Ｋ）倍され、ゲイン倍された信号が差分器５ｂに入力されるようになっている。差分器５ｂは、電力系統からのアナログ信号をＡ／Ｄ変換して得られたディジタル信号５０１ａと乗算器５ａの出力によるアナロググランド信号との差分を演算し、演算結果をオフセット誤差補正処理部２６ｂに出力するようになっている。ノイズキャンセル処理部２６ａによる処理が行われると、ディジタルデータ５０１ａに重畳されたノイズ成分であって、周期性を持ったノイズ（Ｎ２）をキャンセルすることができる。すなわち、１チャネルと２チャネルのΔΣ変調Ａ／Ｄ変換回路１８ａ、１８ｂが同時に且つ並列に動作するため、クロック信号の誘導ノイズあるいはスイッチング電源の誘導ノイズはディジタルデータ５０１ａとアナロググランド信号５０１ｂに対して同じように作用するため、ディジタルデータ５０１ａから乗算器５ａの出力信号を減算することで、ノイズ（Ｎ２）をキャンセルすることができる。

また、同一半導体チップ内にΔΣＡ／Ｄ変換器１８を実装することで、物理的にも１チャネルと２チャネルのΔΣ変調Ａ／Ｄ変換回路１８ａ、１８ｂは同時に同じようなノイズの影響を受けるみなすことができる。またノイズの影響はノイズ源からの距離、浮遊容量、ノイズ源の電圧値がパラメータとなるが、同一半導体チップにおいては、これらパラメータの影響は同じ割合と考えられる。

オフセット誤差補正処理部２６ｂは差分器５ｂの出力信号から直流分を抽出する積分器５ｃと、差分器５ｂの出力信号と積分器５ｃとの差分を演算するオフセット補正用差分器５ｄとを備えて構成されている。差分器５ｂの出力信号を積分器５ｃの出力信号で減算することで、差動アンプ１４のオフセットを補正することができる。

ゲイン誤差補正処理部２６ｃは差分器５ｄの出力信号にゲイン誤差補正係数Ｋｇを乗算して出力するゲイン誤差補正用乗算器５ｅを備えて構成されている。ゲイン誤差補正用乗算器５ｅは、差分器５ｄの演算結果にゲイン誤差補正係数Ｋｇを乗算することで、ゲイン誤差の補正された信号成分のディジタル信号を出力することができる。このディジタル信号は、ディジタルフィルタ１８ｃの出力によるディジタル信号とディジタルフィルタ１８ｄの出力によるディジタル信号との差分を示すディジタル信号として、信号バス３２を介して通信回路３６に出力される。

ここで、信号対ノイズのパワースペクトルを図６に示す。図６(ａ)は、系統電圧または系統電流を取り込み、取り込んだ電圧または電流の信号をＡ／Ｄ変換した１チャネルのデータのパワースペクトル、（ｂ）は、アナロググランド信号をＡ／Ｄ変換したときの２チャネルのデータのパワースペクトル、（ｃ）は、ノイズキャンセル処理部２６ａ、オフセット誤差処理部２６ｂ、ゲイン誤差補正処理部２６ｃの処理によって得られた補正後のパワースペクトルを示す。

（ａ）および（ｂ）では、ディジタルフィルタ１８ｃ、１８ｄでは除去できない、信号通過帯域内の周期性を持った（Ｎ２）が存在するのに対して、(ｃ)に示すように、周期性を持ったノイズ（Ｎ２）が信号通過帯域内から除去され、信号通過帯域内には信号（Ｓ）のみが存在することが分かる。

このように、マイクロコンピュータ２６において、１チャネルのデータと２チャネルのデータとの差分を演算する処理を行うことで、ノイズキャンセルはもちろんのことオフセット補正、ゲイン補正を行うことができるとともに、入力信号が微小電圧であっても、ノイズに影響されない高精度なディジタルデータ（ディジタル信号）を得ることができる。

さらに、本実施形態では、微小電圧が管理できるため、Ａ／Ｄ変換器として、従来の分解能（１６ビット）よりも高い分解能、例えば、２０ビットや２４ビットのものを用いることができるため、ダイナミックレンジを大幅に高めることができる。すなわち、電流センサとして、制御演算に適した小信号レンジと保護演算に適した大信号レンジを含むレンジ、例えば、小信号レンジと大信号レンジの和となるレンジをアナログ信号に対するフルスケールレンジとして構成したときに、電流センサ１０のフルスケールレンジに対応した分解能として、小信号レンジまたは大信号レンジのうち一方のレンジをアナログ信号に対するフルスケールレンジとするときの分解能より大きい分解能、例えば、２０ビット以上の分解能有するΔΣＡ／Ｄ変換器１８を用いることで、高精度なディジタルデータを得ることができるとともに、単一の電流センサ１０を制御演算用の入力変換器および保護演算用の入力変換器として共用することができ、ハードウエアの簡素化およびコストの低減に寄与することができる。またΔΣＡ／Ｄ変換器１８としては、２０ビットに限らず、２４ビット相当のものを用いれば、さらに高精度なディジタルデータを得ることができる。

次に、本発明の他の実施形態を図７にしたがって説明する。本実施形態は、ΔΣＡ／Ｄ変換器１８と同一の機能を有するΔΣＡ／Ｄ変換器４０を設けるとともに、シリアル／パラレル変換回路２８と同一の機能を有するシリアル／パラレル変換回路４２を設け、タイミング制御回路２０からΔΣＡ／Ｄ変換器４０に対してＡ／Ｄ変換信号７０１ａを出力するとともに、Ｓ／Ｐ変換制御信号７０１ｂをシリアル／パラレル変換回路４２に出力し、さらにΔΣＡ／Ｄ変換器４０内のΔΣ変調Ａ／Ｄ変換回路の入力端子をそれぞれ接地するようにしたものであり、他の構成は、図１のものと同様である。この場合、マイクロコンピュータ２６のノイズキャンセル処理部２６ａには、図８に示すように、乗算器８ａ、８ｂ、８ｃが設けられるとともに、差分器８ｄが設けられる。ただしオフセット誤差補正用処理部２６ｂとゲイン誤差補正用処理部２６ｃは図５のものと同様である。乗算器８ａはディジタルフィルタ１８ｄの出力によるアナロググランド信号５０１ｂをゲインＫ１倍し、乗算器８ｂ、８ｃはそれぞれΔΣＡ／Ｄ変換器４０に内蔵されたディジタルフィルタの出力によるアナロググランド信号８０１ａ、８０１ｂをそれぞれゲインＫ２、Ｋ３倍して出力するようになっている。差分器８ｄはディジタルフィルタ１８ｃの出力によるディジタルデータ５０１ａから各乗算器８ａ、８ｂ、８ｃの出力信号を減算してオフセット誤差補正処理部２６ｂに出力するようになっている。

本実施形態においては、接地電位を信号源とする部位３点設け、これら３点からの信号からをセンシングすることで、ノイズの影響分を正確に除去することができるとともに、高精度な信号成分（ディジタル信号）を抽出することができる。

次に、本発明に係るアナログ・ディジタル変換装置をディジタル保護制御システムに適用したときの応用例を図９にしたがって説明する。本実施形態におけるディジタル保護制御システムは、インテリジェント変電システムの一要素として構成されており、変電機器であるＡ相の遮断器５０、Ｂ相の遮断器５２、Ｃ相の遮断器５４には、アナログ・ディジタル変換装置としての電流センサユニット５６、５８、６０と電圧センサ６２，６４，６６が設けられている。すなわち電流センサユニット５６、５８、５８は、電流センサ１０を入力変換器に用いたときのアナログ・ディジタル変換装置で構成され、電圧センサ６２、６４、６６は、電流センサ１０の代わりに、電圧センサを用いたときのアナログ・ディジタル変換装置から構成されている。電流センサ５６、５８、６０からは、ノイズキャンセリングしたＡ／Ｄ変換データ９０１ａ〜９０１ｆが光信号として出力され、電圧センサユニット６２、６４、６６からはノイズキャンセリングされたＡ／Ｄ変換データ９０１ｄ〜９０１ｆが光信号として出力されている。各光信号はマージングユニット６８で集約されたあと光ケーブル９０２ａ、９０２ｂを介して保護ユニット７０または制御ユニット７２にシリアルデータで出力されるようになっている。

保護ユニット７０は、光ケーブル９０２ａからのデータを受信し、予め設定したプログラムにしたがって、事故を検出するための検出演算および事故を除去するための保護演算を行い、演算結果による制御信号を遮断器５０、５２、５４に出力するようになっている。制御ユニット７２は、光ケーブル９０２ｂからのデータを受信し、予め設定したプログラムにしたがい、変電機器のタップ制御や計測に代表されるモニタリング処理などの制御演算を行い、演算結果にしたがった制御信号を制御対象に出力するようになっている。

このように、本実施形態においては、変電機器としての遮断器５０、５２、５４にインテリジェント機能を持たせることで、情報の共用化が図れ、装置によらずデータの一元化が達成できる。

本発明の一実施形態を示すアナログ・ディジタル変換装置のブロック構成図である。 差動アンプとローパスフィルタの回路構成図である。 Ａ／Ｄ変換器の動作を説明するための波形図である。 Ａ／Ｄ変換器の信号対ノイズの関係を示すパワースペクトル図である。 ノイズキャンセル処理部とオフセット誤差補正処理部およびゲイン誤差補正処理部のブロック構成図である。 マイクロコンピュータの処理によるノイズキャンセル方法を説明するための信号対ノイズのパワースペクトル図である。 本発明の他の実施形態を示すブロック構成図である。 本発明の他の実施形態におけるマイクロコンピュータのノイズキャンセル処理部の構成を説明するためのブロック図である。 本発明の応用例を示すディジタル保護制御システムのブロック構成図である。

符号の説明

１０ 電流センサ
１２ 積分回路
１４ 差動アンプ
１６ ローパスフィルタ
１８ ΔΣＡ／Ｄ変換器
１８ａ、１８ｂ ΔΣ変調Ａ／Ｄ変換回路
１８ｃ、１８ｄ ディジタルフィルタ
１８ｅ 出力インターフェイス回路
２０ タイミング制御回路
２２、２４ クロック発振回路
２６ マイクロコンピュータ
２８、４２ シリアル／パラレル変換回路
３０ デュアルポートメモリ
３４ ワークメモリ
３６ 通信回路
３８ 電気／光変換器
４０ ΔΣＡ／Ｄ変換器
５０、５２、５４ 遮断器
５６、５８、６０ 電流センサユニット
６２、６４、６６ 電圧センサユニット
６８ マージングユニット
７０ 保護ユニット
７２ 制御ユニット

Claims (9)

1. 電力系統からのアナログ信号を、前記アナログ信号のレベルが小信号領域にあるときにはその入力レベルに応じて前記電力系統の構成を制御するための制御演算に適した小信号レンジのレベルに変換し、前記アナログ信号のレベルが前記小信号領域よりも高いレベルの大信号領域にあるときにはその入力レベルに応じて前記電力系統を保護するための保護演算に適した大信号レンジのレベルに変換する信号レベル変換手段と、前記信号レベル変換手段により変換されたアナログ信号をサンプリング周波数に従ってディジタル信号に変換するアナログ・ディジタル変換手段とを備え、前記信号レベル変換手段は、前記制御演算に適した小信号レンジと前記保護演算に適した大信号レンジを含むレンジを前記アナログ信号に対するフルスケールレンジとして構成され、前記アナログ・ディジタル変換手段は、前記信号レベル変換手段のフルスケールレンジに対応した分解能として、前記小信号レンジまたは前記大信号レンジのうち一方のレンジを前記アナログ信号に対するフルスケールレンジとするときの分解能より大きい分解能を有してなるアナログ・ディジタル変換装置。
2. 電力系統からのアナログ信号を、その入力レベルに応じて制御演算に適した小信号レンジのレベルまたは保護演算に適した大信号レンジのレベルに変換する信号レベル変換手段と、前記信号レベル変換手段により変換されたアナログ信号をサンプリング周波数に従ってディジタル信号に変換するアナログ・ディジタル変換手段とを備え、前記信号レベル変換手段は、前記制御演算に適した小信号レンジと前記保護演算に適した大信号レンジを含むレンジを前記アナログ信号に対するフルスケールレンジとして構成され、前記アナログ・ディジタル変換手段は、前記信号レベル変換手段のフルスケールレンジに対応した分解能として、２０ビット以上の分解能を有してなるアナログ・ディジタル変換装置。
3. 請求項１または２に記載のアナログ・ディジタル変換装置において、前記アナログ・ディジタル変換手段の接地電位を信号源として、前記信号源からのアナログ信号を前記アナログ・ディジタル変換手段に同期して、かつ前記サンプリング周波数に従ってディジタル信号に変換する補助アナログ・ディジタル変換手段と、前記アナログ・ディジタル変換手段の変換によるディジタル信号と前記補助アナログ・ディジタル変換手段の変換によるディジタル信号との差分を演算する演算手段とを備えてなることを特徴とするアナログ・ディジタル変換装置。
4. 請求項３に記載のアナログ・ディジタル変換装置において、前記アナログ・ディジタル変換手段と前記補助アナログ・ディジタル変換手段は、前記アナログ信号をΔΣ変調方式によって前記ディジタル信号に変換する要素として、前記アナログ信号を積分する積分器と、前記積分器の出力信号をデルタ変調するデルタ変調器とを備えてなることを特徴とするアナログ・ディジタル変換装置。
5. 請求項４に記載のアナログ・ディジタル変換装置において、前記アナログ・ディジタル変換手段と前記補助アナログ・ディジタル変換手段は、同一の半導体チップ上に形成されてなることを特徴とするアナログ・ディジタル変換装置。
6. 請求項３、４または５のうちいずれか１項に記載のアナログ・ディジタル変換装置において、前記演算手段は、前記補助アナログ・ディジタル変換手段の変換によるディジタル信号をゲイン倍するゲイン補正用乗算器と、前記ゲイン補正用乗算器によってゲイン倍されたディジタル信号と前記アナログ・ディジタル変換手段の変換によるディジタル信号との差分を演算するノイズキャンセル用差分器とを備えてなることを特徴とするアナログ・ディジタル変換装置。
7. 請求項６に記載のアナログ・ディジタル変換装置において、前記演算手段は、前記ノイズキャンセル用差分器の演算結果から直流分を抽出する積分器と、前記ノイズキャンセル用差分器の演算結果と前記積分器の出力との差分を演算するオフセット補正用差分器と、前記オフセット補正用差分器の演算結果にゲイン誤差補正係数を乗算して出力するゲイン誤差補正用乗算器とを備えてなることを特徴とするアナログ・ディジタル変換装置。
8. 請求項７に記載のアナログ・ディジタル変換装置において、前記ゲイン誤差補正用乗算器の出力による電気信号を光信号に変換して送出する光電変換器を備えてなることを特徴とするアナログ・ディジタル変換装置。
9. 電力系統からのアナログ信号をディジタル信号に変換するアナログ・ディジタル変換装置と、前記アナログ・ディジタル変換装置の出力によるディジタル信号を基に保護・制御対象を保護・制御するための演算を行い、前記演算に従った保護・制御信号を前記保護・制御対象に出力する保護・制御演算装置とを備えたディジタル保護制御システムにおいて、前記アナログ・ディジタル制御装置として、請求項１〜８のうちいずれか１項に記載のアナログ・ディジタル変換装置を備えてなることを特徴とするディジタル保護制御システム。

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