JP2005175493A - 磁気メモリセルおよびその形成方法ならびに磁気メモリアレイおよびその製造方法 - Google Patents

Abstract

【課題】 周囲からの磁気的な影響を低減し、安定した磁気情報の読出を可能とする磁気メモリセルの形成方法を提供する。
【解決手段】 電極層１０上に、キャップ層３０と保護層５０とによって覆われた、磁化自由層２５を含むＭＴＪ素子２０Ａを形成する工程と、全体を覆うように第１絶縁層４１を形成する工程と、保護層５０の厚み方向における一部分（残余部分５２）を残すように全面に亘って平坦化処理を行う工程と、キャップ層３０の上面が露出するように残余部分５２を全て除去する工程と、キャップ層３０の上面３０Ｓを覆うようにビット線６０を形成する工程と、ビット線６０の周囲を埋めると共にビット線６０の上面と連続した平坦面Ｆ１を構成するように第２絶縁層４２を形成する工程とを含むようにした。このため、磁化自由層２５と第１電流線４１との厚み方向の距離を、キャップ層３０の厚みに基づき、全体に亘って均一かつ正確なものとすることができる。
【選択図】 図１

Description

本発明は、磁気トンネル接合素子を備えた磁気メモリセルおよびその形成方法ならびに磁気メモリアレイおよびその製造方法に関する。

従来より、コンピュータやモバイル通信機器などの情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory ）などの揮発性メモリが使用されている。これらの揮発性メモリは、常に電流を供給しておかなければ全ての情報が失われる。そのため、状況を記憶する手段としての不揮発性メモリ（例えば、フラッシュＥＥＰＲＯＭなど）を別途設ける必要がある。この不揮発性メモリに対しては、処理の高速化が強く求められていることから、近年、不揮発性メモリとしてＭＲＡＭ（Magnetic Random Access Memry）が注目されてきている。

ＭＲＡＭは、磁気抵抗効果素子を備えた磁気メモリセルがマトリクス状に配列されたアレイ構造をなすものである。磁気抵抗効果素子としては、より大きな抵抗変化率の得られる磁気トンネル接合（ＭＴＪ；magnetic tunnel junction）素子が好適である。このＭＴＪ素子は、トンネルバリア層によって隔てられた２つの強磁性層（磁化方向が印加磁界に応じて変化する磁化自由層および磁化方向が磁化容易軸に沿って平行をなすように恒久的に固着された磁化固着層）を有している。トンネルバリア層は、絶縁材料からなる薄膜であり、量子力学に基づくトンネル効果によって電荷キャリア（一般的には電子）が透過できる程度の厚みをなしている。電荷キャリアが透過する確率は、２つの強磁性層の磁化方向と関連した電子スピン方向に依存するので、電圧を印加した状態において上記の磁化方向が変化すると、トンネル電流も変化することとなる。

上記のようなＭＴＪ素子では、磁化自由層の磁化方向と磁化固着層の磁化方向とが相対的に変化する。この磁化方向の相対的変化は、トンネル電流の変化（接合抵抗の変化）として検知される。すなわち、磁化自由層の磁化方向が磁化固着層の磁化方向と逆平行をなすとき、そのトンネル電流は最小（接合抵抗は最大）となり、一方で、自由層の磁化方向が磁化固着層の磁化方向と平行をなすとき、そのトンネル電流は最大（接合抵抗は最小）となる。

通常、ＭＲＡＭにおいては、２種類の電流供給線（ワード線およびビット線）が形成する複数の交点にＭＴＪ素子がそれぞれ配置される。ＭＴＪ素子は各交差点においてワード線とビット線との間に挟まれ、その周囲を絶縁層に取り囲まれるように構成されている。ある特定のＭＴＪ素子への情報の書込操作を行う際には、対応するワード線およびビット線に所定の大きさの書込電流を流し、それによって誘導される電流磁界を利用することにより磁化自由層の磁化方向を反転させ、相対的な磁化方向が平行である状態または逆平行である状態を形成する。一方、ある特定のＭＴＪ素子から情報を読み出す際には、対応するワード線またはビット線のいずれかに読出電流を流し、ＭＴＪ素子の接合抵抗を検出することにより磁化方向の状態の特定を行う。

図７は、従来のＭＲＡＭにおける磁気メモリセルの一具体例としての構成を表すものである。図７に示したように、ＭＴＪ素子１２０は、底面が下部電極層１１０と接し、上面が上部電極層１６０と接するように構成されており、その周囲は絶縁層１４０に取り囲まれている。上部電極層１６０はビット線としても機能するものである。上部電極層（ビット線）１６０と直交するようにワード線４０が設けられている。このワード線４０と上部電極層（ビット線）１６０とは絶縁層１４３によって互いに隔離されており、下部電極層１１０と共にＭＴＪ素子１２０への書込操作およびＭＴＪ素子１２０からの読出操作の際に用いられる。なお、これとは異なり、ＭＴＪ素子の上面とワード線とが直接接するように構成された磁気メモリセルも知られている。

図８は、ＭＴＪ素子１２０の断面構造をより詳細に示したものである。ＭＴＪ素子１２０は、下部電極層１１０の側から上部電極層１６０へ向かうように、シード層１２１、反強磁性ピンニング層１２２、強磁性ピンド層１２３、誘電材料からなるトンネルバリア層１２４、強磁性フリー層１２５およびキャップ層１２６がこの順に形成された積層構造をなす薄膜である。このような構造のＭＴＪ素子１２０は、通常、２層レジストパターンからなるステンシルマスクを用いたフォトリソグラフィによりパターニングされる。

図８に示したＭＴＪ素子１２０を備えた従来の磁気メモリセルの製造方法について、図９から図１１を参照して説明する。

まず図９に示したように、破線で示した多層膜１２０Ｚを下部電極層１１０上に形成したのち、その一部領域に、アンダーカットされた下層部分１８１と上層部分１８２とが順に積層された２層レジストパターン１８０を形成する。多層膜１２０Ｚは、次の工程でＭＴＪ素子１２０となるものであり、図８に示した積層構造と対応している。但し、図９では積層構造の図示を省略する。２層レジストパターン１８０を形成したのち、矢印の方向からイオンビームを照射することにより、２層レジストパターン１８０によって覆われていない領域Ｒ２０の多層膜１２０Ｚをエッチングする（ＩＢＥ［Ion Beam Etching］処理）。これによってＭＴＪ素子１２０が形成される。

続いて、図１０に示したように、２層レジストパターン１２０をデポジッションマスクとして用い、全体を覆うように絶縁層１４０を形成する。このとき、絶縁層１４０の表面は平坦とはならず、ＭＴＪ素子１２０の端部近傍において隆起部１４０Ｔが発生してしまうことが多い。このような隆起部１４０Ｔの発生によって下層部分１８１の端面へ向かうように絶縁膜が成長してしまい、絶縁層１４０と下層部分１８１とが接触することとなるので、良好なリフトオフ操作が困難となる。すなわち、絶縁層１４０と下層部分１８１とが接触したままの状態でリフトオフ操作を行うと、図１１に示したように、ＭＴＪ素子１２０の上面の一部に隆起部１４０Ｔの一部が残存した状態となってしまう。これを避けるためにアンダーカットの後退長さを十分に確保するようにすると、２層レジストパターン１８０は崩れやすく不安定となり、ＭＴＪ素子１２０を形成する際のＩＢＥ処理を施す前に除去されてしまう可能性がある。

そこで、ＣＭＰ（Chemical Mechanical polishing ）処理を用いて平坦面を形成する方法が考えられる。以下、その方法について、図１２〜図１４を参照して説明する。

まず図１２に示したように、下部電極層１１０上の一部領域に、保護層１３０に覆われたＭＴＪ素子１２０からなる積層体２００を形成する。この積層体２００は専用のステンシルマスクを用いて、ＩＢＥ法またはＲＩＥ（反応性イオンエッチング）法により形成される。次に、図１３に示したように、積層体２００の上面および側面を全て覆うように、絶縁層１４０を形成する。こののち、図１４に示したように、ＣＭＰなどの平坦化処理を施すことにより、絶縁層１４０および保護層１３０の、厚み方向における一部分を除去する。この際、保護層１３０のうちの残余部分１３１を残すように除去部分１３２が除去されるので、ＭＴＪ素子１２０の破損を防ぐことができる。ＣＭＰ処理の結果、なだらかな上面１４０Ｓおよび上面１３１Ｓを形成することができる。

なお、従来のＭＲＡＭデバイスに関する特許文献としては以下のものがある。

Durlam等は、特許文献１においてＣＭＯＳ回路を備えたＭＲＡＭを開示している。特許文献１では、ＭＲＡＭの品質低下（degrading ）を避けるために平坦面を形成する必要があるとする旨が記載されており（コラム１の６２行目）、ＣＭＰ処理により平坦面を形成するようにしている。さらに、より良好な磁界を形成するため、パーマロイを用いてワード線およびビット線を形成する旨も記載されている。
米国特許第６１７４７３７号明細書

また、Pan 等は、特許文献２において、磁気ヨークに取り囲まれたＭＲＡＭの形成方法を開示している。ここでは、主にＭＲＡＭにおける消費電力に関する問題に言及している。
米国特許第６５４８８４９号明細書

しかしながら、図１２〜図１４に示したような、保護層１３０に対してＣＭＰ処理を行う方法においては、その残余部分１３１の厚みを正確に制御することが困難である。したがって、残余部分１３１の上に形成されるワード線（またはビット線）とＭＴＪ素子１２０に含まれる磁化自由層との間隔が不正確なものとなり易い。ワード線（またはビット線）を流れる電流が生ずる反転磁界の強度は、ワード線（またはビット線）とＭＴＪ素子１２０における磁化自由層との間隔に依存するので、その間隔の不正確さは、磁気メモリセルの挙動不安定性を招く結果となってしまう。さらに、このような磁気メモリセルを基板上に複数設けるようにしたＭＲＡＭデバイスにおいては、ワード線（またはビット線）と磁化自由層との間隔が各磁気メモリセルにおいて相互に不均一なものとなってしまい、正確な書込操作および読出操作が困難となる。なお、上記特許文献１，２においても、電流線と磁化自由層との間隔を制御するという課題についての記載がない。

本発明はかかる問題に鑑みてなされたもので、その目的は、安定した磁気情報の読出をおこなうことのできる磁気メモリセルおよびその形成方法ならびにそのような磁気メモリセルを備えた磁気メモリアレイおよびその製造方法を提供することにある。

本発明の磁気メモリセルは、下部電極層としての基体と、磁化自由層を含んで基体上に形成された磁気トンネル接合素子と、磁気トンネル接合素子の上に上面が磁化自由層の上面から一定の面垂直方向距離を保つように形成されたキャップ層と、磁気トンネル接合素子と同一階層においてこの磁気トンネル接合素子を囲むように設けられると共に上面がキャップ層の上面と共平面をなすように形成された第１絶縁層と、キャップ層の上面および第１絶縁層の上面の上にキャップ層を横切るように延在すると共に磁化自由層との面垂直方向距離が一定に保たれるように形成された第１電流線と、第１電流線と同一階層においてこの第１電流線を囲むように設けられると共に上面が第１電流線の上面と共平面をなすように構成された第２絶縁層とを備えるようにしたものである。

本発明の磁気メモリセルアレイは、上記の磁気メモリセルを複数備え、第１電流線をキャップ層および第１絶縁層からなる平坦化された下地構造の上に配設することにより、各磁気メモリセルにおける第１電流線と磁化自由層との面垂直方向距離が一定に保たれるようにしたものである。

本発明の磁気メモリセルまたは磁気メモリセルアレイでは、第１絶縁層の上面がキャップ層の上面と共平面をなし、キャップ層の上面と磁化自由層の上面との面垂直方向距離が一定に保たれていることから、第１電流線と磁化自由層および第１絶縁層との面垂直方向距離が一定に保たれる。

本発明の他の磁気メモリセルアレイは、上記の磁気メモリセルを複数備え、第２電流線が、第３絶縁層からなる平坦化された下地構造の上に配設されることにより、各磁気メモリセルにおける第２電流線と磁化自由層との面垂直方向距離が一定に保たれるようにしたものである。

本発明の磁気メモリセルまたは磁気メモリセルアレイでは、第１電流線の上面および第２絶縁層の上面を均一の厚さで覆うように形成された第３絶縁層と、第３絶縁層上に第１電流線から絶縁されるように形成された第２電流線とをさらに備えるようにし、第２電流線と磁化自由層との面垂直方向距離が一定に保たれるようにすることが望ましい。

本発明の磁気メモリセルまたは磁気メモリセルアレイでは、基体の側から順に、シード層と、固定作用層としての反強磁性ピンニング層と、被固定層としての強磁性ピンド層と、トンネルバリア層と、磁化自由層としての強磁性フリー層とを積層して磁気トンネル接合素子を構成することが可能である。

本発明の磁気メモリセルまたは磁気メモリセルアレイでは、キャップ層が、銅（Ｃｕ）、ルテニウム（Ｒｕ）およびタンタル（Ｔａ）のうちの少なくとも１つを含んでなり、２．０ｎｍ以上２５ｎｍ以下の厚みを有していることが望ましい。

本発明の磁気メモリセルまたは磁気メモリセルアレイでは、第１電流線と磁化自由層との距離が±１％以内の誤差範囲内に収まるようにキャップ層を形成することが望ましく、また、第２電流線と磁化自由層との距離が±１％以内の誤差範囲内に収まるように、キャップ層および第１電流線、ならびに第２絶縁層または第３絶縁層を形成することが望ましい。

本発明の磁気メモリセルの形成方法は、基体上に、磁化自由層を含む多層膜と、一定の均一膜厚を有するキャップ層と、犠牲層とを順に形成することにより積層膜を形成する工程と、積層膜をパターニングすることにより、キャップ層と犠牲層とによって覆われた磁気トンネル接合素子を含む積層体を形成する工程と、全体を覆うように第１絶縁層を形成する工程と、犠牲層の厚み方向における一部分を残余部分として残すように全面に亘って平坦化処理を行う工程と、キャップ層の上面が露出するように犠牲層の残余部分を全て除去することにより、キャップ層の上面と第１絶縁層の上面とが共平面をなすようにする工程と、共平面の上に、少なくともキャップ層と接触するように第１電流線を形成し、第１電流線と磁化自由層との距離が一定に保たれるようにする工程と、第１電流線の周囲を埋めるようにして第２絶縁層を形成し、第１電流線の上面と第２絶縁層の上面とが共平面をなすようにする工程とを含むようにしたものである。

本発明の磁気メモリセルの形成方法では、犠牲層の厚み方向の一部（残余部分）を残すように第１絶縁層および犠牲層の平坦化処理を行ったのち、その残余部分を取り除いてキャップ層の上面と第１絶縁層の上面とが共平面をなすようにした上で、キャップ層の上面を覆うように第１電流線を形成するようにしたので、磁気トンネル接合素子の磁化自由層と第１電流線との面垂直方向距離がキャップ層の膜厚のみによって支配され、その結果、全体に亘って均一かつ正確なものとなる。

本発明の磁気メモリセルの形成方法では、第１電流線の上面および第２絶縁層の上面を均一の厚さで覆うように第３絶縁層を形成する工程と、第３絶縁層上に第１電流線から絶縁されるように第２電流線を形成し、第２電流線と磁化自由層との面垂直方向距離が一定に保たれるようにする工程とをさらに含むようにすることが望ましい。

本発明の磁気メモリセルの形成方法では、磁気トンネル接合素子は例えば、シード層と、固定作用層と、被固定層と、トンネルバリア層と、磁化自由層とを順に積層することにより形成可能である。

本発明の磁気メモリセルの形成方法では、平坦化処理における第１絶縁層と犠牲層との選択比、および犠牲層とキャップ層とのエッチング選択比に基づいて定められる材料をそれぞれ用いてキャップ層、犠牲層および第１絶縁層を形成することが望ましい。例えば、酸化アルミニウム（Ａｌ₂ Ｏ₃ ）を用いて４０ｎｍ以上２００ｎｍ以下の膜厚の第１絶縁層を形成し、タンタル（Ｔａ）、タングステン（Ｗ）、二酸化珪素（ＳｉＯ₂ ）または窒化珪素（Ｓｉ₃ Ｎ₄ ）を用いて２０ｎｍ以上２００ｎｍ以下の膜厚の犠牲層を形成し、銅（Ｃｕ）またはルテニウム（Ｒｕ）を用いて２．０ｎｍ以上２５ｎｍ以下の膜厚のキャップ層を形成することが望ましい。または、二酸化珪素（ＳｉＯ₂ ）を用いて４０ｎｍ以上２００ｎｍ以下の膜厚の第１絶縁層を形成し、アルミニウム（Ａｌ）、銅（Ｃｕ）、炭化珪素（ＳｉＣ）または窒化珪素（Ｓｉ₃ Ｎ₄ ）を用いて２０ｎｍ以上２００ｎｍ以下の膜厚の犠牲層を形成し、ルテニウム（Ｒｕ）またはタンタル（Ｔａ）を用いて２．０ｎｍ以上２５ｎｍ以下の膜厚の犠牲層を形成するようにしてもよい。

本発明の磁気メモリセルの形成方法では、第１電流線と磁化自由層との距離が±１％という誤差範囲内に収まるようにキャップ層を形成することが望ましく、また、第２電流線と磁化自由層との距離が±１％という誤差範囲内に収まるようにキャップ層、第１電流線および第３絶縁層を形成することが望ましい。

本発明の磁気メモリセルアレイの製造方法は、上記のいずれかの磁気メモリセルの形成方法を用いて磁気メモリセルアレイを製造する方法であって、磁気メモリセルアレイ全体を平坦形状とすることにより、磁気メモリセルアレイ内において、第１電流線と磁化自由層との距離が±１％という誤差範囲内に収まるようにキャップ層を形成するようにしたものである。この磁気メモリセルアレイの製造方法では、キャップ層が高精度にコントロールされた膜厚を有するように形成される結果、磁気メモリセルアレイ全体にわたって、第１電流線と磁化自由層との距離が高精度に保たれる。

本発明の他の磁気メモリセルアレイの製造方法は、上記のいずれかの磁気メモリセルの形成方法を用いて磁気メモリセルアレイを製造する方法であって、磁気メモリセルアレイ全体を平坦形状とすることにより、磁気メモリセルアレイ内において、第１電流線と磁化自由層との距離および第２電流線と磁化自由層との距離が、それぞれ、±１％という誤差範囲内に収まるようにキャップ層、第１電流線および第３絶縁層を形成するようにしたものである。この磁気メモリセルアレイの製造方法では、キャップ層、第１電流線および第３絶縁層がそれぞれ高精度にコントロールされた膜厚を有するように形成される結果、磁気メモリセルアレイ全体にわたって、第１電流線と磁化自由層との距離および第２電流線と磁化自由層との距離が高精度に保たれる。

本発明の磁気メモリセルまたは磁気メモリセルアレイによれば、磁気トンネル接合素子の上に上面が磁化自由層の上面からの面垂直方向距離が一定に保たれるように形成されたキャップ層と、磁気トンネル接合素子と同一階層においてこの磁気トンネル接合素子を囲むように設けられると共に上面がキャップ層の上面と共平面をなすように形成された第１絶縁層と、キャップ層の上面および第１絶縁層の上面の上にキャップ層を横切るように延在すると共に磁化自由層との面垂直方向距離が一定に保たれるように形成された第１電流線と、第１電流線と同一階層においてこの第１電流線を囲むように設けられると共に上面が第１電流線の上面と共平面をなすように構成された第２絶縁層とを備えるようにしたので、キャップ層によって磁気トンネル接合素子における磁化自由層と第１電流線との厚み方向の距離を高精度に規定することができる。特に、基体上に複数の磁気メモリセルを形成して磁気メモリセルアレイを構成する場合には、互いに隣り合う磁気メモリセルにおけるキャップ層の上面の位置が同じ高さとなるので、磁気メモリセルアレイの全体にわたって、磁化自由層と第１電流線との面垂直方向距離の均一性が保たれる。その結果、磁気トンネル接合素子からの磁気情報の読み出し操作（すなわち、磁化自由層の磁化状態の検出）を、第１電流線を介して安定して行うことができる。

特に、第１電流線の上面および第２絶縁層の上面を均一の厚さで覆うように形成された第３絶縁層と、第３絶縁層上に第１電流線から絶縁されるように形成された第２電流線とをさらに備え、第２電流線と磁化自由層との面垂直方向距離が一定に保たれるようにした場合には、磁気トンネル接合素子への磁気情報の書き込み操作（すなわち、磁化自由層の磁化状態を変化させること）を、第２電流線を介して安定して行うことができる。

本発明の磁気メモリセルの形成方法および磁気メモリセルアレイの製造方法によれば、キャップ層と犠牲層とによって覆われた磁気トンネル接合素子を含む積層体を形成する工程と、全体を覆うように第１絶縁層を形成する工程と、犠牲層の厚み方向における一部分を残余部分として残すように全面に亘って平坦化処理を行う工程と、キャップ層の上面が露出するように犠牲層の残余部分を全て除去することによりキャップ層の上面と第１絶縁層の上面とが共平面をなすようにする工程と、共平面の上に少なくともキャップ層と接触するように第１電流線を形成し、第１電流線と磁化自由層との距離が一定に保たれるようにする工程と、第１電流線の周囲を埋めるようにして第２絶縁層を形成し、第１電流線の上面と第２絶縁層の上面とが共平面をなすようにする工程とを含むようにしたので、磁気トンネル接合素子の磁化自由層と第１電流線との厚み方向の距離を、キャップ層の厚みに基づいて全体に亘って均一かつ正確なものとすることができる。その結果、磁気トンネル接合素子からの磁気情報の読み出し操作を、第１電流線を介して安定して行うことができる。

特に、第１電流線の上面および第２絶縁層の上面を均一の厚さで覆うように第３絶縁層を形成する工程と、第３絶縁層上に第１電流線から絶縁されるように第２電流線を形成し、第２電流線と磁化自由層との面垂直方向距離が一定に保たれるようにする工程とをさらに含むようにした場合には、磁気トンネル接合素子への磁気情報の書き込み操作を、第２電流線を介して安定して行うことができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態に係る磁気メモリアレイの構成について説明する。なお、本発明の磁気メモリセルは、上記の磁気メモリアレイに含まれるものであるので、以下併せて説明する。

図１は、本実施の形態の磁気メモリアレイの断面構成を表す概略図である。この磁気メモリアレイは、全体としてマトリクス状をなす複数の磁気メモリセル１を備えている。各磁気メモリセル１は、基体に埋設された電極層１０と、磁化自由層２５を含んで電極層１０上の一部領域に形成された磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction ）素子２０Ａと、導電性のキャップ層３０と、ビット線６０と、ワード線７０とを順に備えている。電極層１０上の一部領域以外の領域には、ＭＴＪ素子２０Ａの端面２０Ｓを全て覆うように第１絶縁層４１が形成されている。第１絶縁層４１の上面４１Ｓは、キャップ層３０の上面３０Ｓと同一平面内に存在し、両者はいわゆる共平面をなしている。したがって、隣り合う磁気メモリセル１同士の上面３０Ｓの高さは、互いに同一平面内に存在することとなる。第１絶縁層４１の上には、第２絶縁層４２が、ビット線６０における上面と連続した共通の平坦面Ｆ１を有するように（すなわち、共平面をなすように）ビット線６０と同一階層に設けられている。さらに、平坦面Ｆ１を覆うように第３絶縁層４３が形成されており、ビット線６０とワード線７０との均一な厚み方向の距離（面垂直方向距離）を保持している。

キャップ層３０は、均一な厚みを有しており、ＭＴＪ素子２０Ａを覆うように形成されている。ビット線６０は、上面が平坦であると共にキャップ層３０を介してＭＴＪ素子２０Ａと電気的に接続するように構成されている。ワード線７０は、第３絶縁層４３を挟んでビット線６０と交差するように形成されている。

ＭＴＪ素子２０Ａは、２つの強磁性層が極薄の絶縁層（トンネルバリア層）によって分離された積層構造を有しており、２つの強磁性層における相対的な磁化方向によって積層方向へ電圧を印加した際に流れるトンネル電流の大きさ（接合抵抗の大きさ）が変化するものである。具体的には、電極層１０の側から、シード層２１と、固定作用層２２と、被固定層２３と、トンネルバリア層２４と、磁化自由層２５とが順に形成されたものである。

したがって、ビット線６０と磁化自由層２５との厚み方向の距離は、キャップ層３０の厚みと等しい。一方、ワード線７０と磁化自由層２５との距離は、キャップ層３０、ビット線６０、第３絶縁層４３およびワード線７０の合計の厚みと等しい。ここで、ビット線６０と磁化自由層２５との距離、ワード線７０と磁化自由層２５との距離、ビット線６０とワード線７０との距離は、いずれも±１％以内という誤差範囲内に収まるようになっている。

続いて、図２〜図６を参照して、本実施の形態の磁気メモリアレイの製造方法（磁気メモリセルの形成方法）について説明する。図２〜図６は、図１に示した磁気メモリセルアレイを製造するための各工程を示した断面図であり、ここでは１つの磁気メモリセル１のみを例示している。

本実施の形態の磁気メモリアレイの製造方法では、複数の磁気メモリセル１を、基体上にマトリクス状に形成する。以下、１つの磁気メモリセルを形成する際の各工程について説明する。

最初に、図２に示したように、電極層１０上に、のちにＭＴＪ素子２０Ａとなる多層膜２０とキャップ層３０と、犠牲層５０とを順に積層することにより積層膜１００を形成する。多層膜２０については以下のように形成する。

まず、電極層１０の上に、例えばニッケル鉄クロム合金（ＮｉＦｅＣｒ）を用いて、例えば２ｎｍ以上８ｎｍ以下の厚みとなるようにシード層２１を形成する。次に、シード層２１を覆うように、マンガン白金合金（ＭｎＰｔ）、イリジウムマンガン合金（ＩｒＭｎ）などの反強磁性材料を用いて、例えば３以上３０ｎｍの厚みとなるように固定作用層２２を形成する。次いで、固定作用層２２を覆うように、例えばコバルト鉄合金（ＣｏＦｅ）を用いて、１．５ｎｍ以上６．０ｎｍ以下の厚みを有する単層構造の被固定層２３を形成する。但し、被固定層２３については、ＣｏＦｅなどからなる２つの強磁性層と、それらの間に設けられたルテニウムやロジウムなどからなるスペーサ層とを有するシンセティック構造をなすように形成してもよい。この被固定層２３は、固定作用層２２によって磁化方向が固定されたものである。被固定層２３を形成したのち、これを覆うようにトンネルバリア層２４を形成する。トンネルバリア層２４については、例えば酸化アルミニウム（Ａｌ₂ Ｏ₃ ）を用いて０．７ｎｍ以上１．５ｎｍ以下の厚みとなるように形成する。最後に、トンネルバリア層２４を覆うように、磁化自由層２５を積層する。ここでは、例えばニッケル鉄合金（ＮｉＦｅ）を用いて、２．０ｎｍ以上６．０ｎｍ以下の厚みを有する単層構造となるように形成する。あるいは、ＣｏＦｅ層とＮｉＦｅ層との２層構造とし、全体の厚みが２．０以上８．０ｎｍ以下となるようにしてもよい。磁化自由層２５は、ビット線６０とワード線７０とが形成する合成磁界によって、磁化方向が変化するように構成されたものである。

このように多層膜２０を形成した後、さらに、キャップ層３０と犠牲層５０とを順に多層膜２０を覆うように形成する。キャップ層３０については、銅（Ｃｕ）、ルテニウム （Ｒｕ）またはタンタル（Ｔａ）を用いて２．０ｎｍ以上２５ｎｍ以下の厚みとなるように形成する。一方、犠牲層５０については、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、二酸化珪素（ＳｉＯ₂ ）、炭化珪素（ＳｉＣ）または窒化珪素（Ｓｉ₃ Ｎ₄ ）を用いて、２０ｎｍ以上２００ｎｍ以下の厚みとなるように形成する。これらキャップ層３０および犠牲層５０を構成する材料は、第１絶縁層４１の構成材料と併せて、これに続いて行われるＣＭＰによる平坦化処理工程およびエッチング処理工程（後出）における材料の選択比に基づいて決定される。

続いて、図３に示したように、一般的なフォトリソグラフィ技術を用いたエッチング処理により積層膜１００を選択的にエッチングして積層体１００Ａを形成する。

具体的には、積層膜１００上の一部領域Ｒ１に所定形状のフォトマスクやステンシルマスク（以下、単にエッチングマスクという）を形成したのち、これを利用してイオンビームエッチング（ＩＢＥ：ion beam etching）や反応性イオンエッチング（ＲＩＥ：reactive ion etching）により、エッチングマスクによって覆われていない領域Ｒ２における積層膜１００のエッチング処理を行う。

続いて、積層膜１００が除去された領域Ｒ２に対応する電極層１０の上面と積層体１００の端面とを少なくとも覆うように、酸化アルミニウム（Ａｌ₂ Ｏ₃ ）または二酸化珪素（ＳｉＯ₂ ）などからなる第１絶縁層４１を形成する。厚みは、４０ｎｍ以上２００ｎｍ以下であることが望ましい。この際、図３に示したように積層体１００の上面をも覆うように、全体に亘って第１絶縁層４１を形成するようにしてもよいし、積層体１００の上面を覆わなくともよい。第１絶縁層４１の構成材料については、続いて行われるＣＭＰによる平坦化処理工程において犠牲層５０を厚み方向に全て除去してしまうことのないように、ＣＭＰの選択性を考慮して決定される。

続いて、図４に示したように、ＣＭＰによる平坦化処理を行うことにより犠牲層５０の厚み方向の一部分（破線で示した除去部分５１）が除去され、残余部分５２の上面５２Ｓが露出する。

続いて、図５に示したように、残余部分５２をＲＩＥやプラズマエッチング法により除去する。残余部分５２を除去する際には、注意深く制御を行い、キャップ層３０の上面３０Ｓを露出させる。上面Ｓは、ＭＴＪ素子２０Ａに含まれる磁化自由層２５の上面から成膜当初のキャップ層３０の厚みに対応した距離を有することとなる。残余部分５２を除去することにより、第１絶縁層４１のキャップ層３０との界面近傍において一対の突起部分４１Ｔが形成され、極めて小さな段差が生じる。しかし、従来の変動幅比べて極僅かであり、これに続くビット線６０の形成には支障がなく、結果、ビット線６０の上面は平坦となる。

最後に、図６に示したように、ＭＴＪ素子２０Ａとキャップ層３０とを介して接するようにビット線６０を形成し、さらに、第２絶縁層４２および第３絶縁層４３を形成したのち、ワード線７０を形成する。この際、ビット線６０の周囲を第２絶縁層４２によって取り囲むように形成し、さらに、第２絶縁層４２の上面がビット線６０の上面と連続する平坦面Ｆ１をなすようにする。加えて、第３絶縁層４３を均一な厚みとなるように形成することにより、ビット線６０とワード線７０との距離を一定に維持するようにする。こののち、所定の工程を経ることにより、磁気メモリセル１およびそれを複数備えた磁気メモリセルアレイが完成する。

なお、キャップ層３０および犠牲層５０の材料の組み合わせとしては、上記に限定されるものではない。第１絶縁層４１として二酸化珪素（ＳｉＯ₂ ）を用いた場合には、アルミニウム（Ａｌ）、銅（Ｃｕ）、炭化珪素（ＳｉＣ）または窒化珪素（Ｓｉ₃ Ｎ₄ ）を用いてキャップ層３０を形成し、ルテニウム（Ｒｕ）またはタンタル（Ｔａ）を用いて犠牲層５０を形成することもできる。

このように形成された磁気メモリセルおよび磁気メモリセルアレイでは、犠牲層５０の一部をなす残余部分５２を残すように第１絶縁層４１および犠牲層５０の平坦化処理を行い、その残余部分５２を取り除いたのちキャップ層３０の上面３０Ｓを覆うように第１電流線４１を形成するようにしたので、ＭＴＪ素子２０Ａの磁化自由層２５とビット線６０との厚み方向の距離が平坦なキャップ層３０の厚みに基づき、全体に亘って均一かつ正確なものとなる。よって、磁化自由層の磁化状態に基づく磁気情報を、磁気トンネル接合素子から第１電流線を介して安定して読み出すことができる。

特に、ビット線６０および第２絶縁層４２が形成する同一の平坦面Ｆ１を覆うように形成された第３絶縁層４３と、この第３絶縁層４３を覆い、かつビット線６０と交差するように形成されたワード線７０とをさらに備えるようにしたので、厚み方向において、ワード線７０と磁化自由層２５との距離、およびビット線６０と磁化自由層２５との距離が十分に制御され、ＭＴＪ素子２０Ａへの磁気情報の書き込み操作を安定して行うことができる。

以上、いくつかの実施の形態および変形例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されず、種々の変形が可能である。すなわち当技術分野を熟知した当業者であれば理解できるように、上記実施の形態は本願発明の一具体例であり、本願発明は、上記の内容に限定されるものではない。製造方法、構造および寸法などの修正および変更は、本発明と一致する限り、好ましい具体例に対応して行われる。

本発明の一実施の形態に係る磁気メモリアレイの断面構成を表す概略図である。 図１に示した磁気メモリアレイを製造するための一工程を表す概略図である。 図２に続く一工程を表す断面図である。 図３に続く一工程を表す断面図である。 図４に続く一工程を表す断面図である。 図５に続く一工程を表す断面図である。 従来の磁気メモリアレイの断面構成を表す概略図である。 図７に示した従来の磁気メモリアレイの要部を拡大した断面図である。 図７に示した従来の磁気メモリアレイを製造するための一工程を表す概略図である。 図９に続く一工程を表す断面図である。 図１０に続く一工程を表す断面図である。 従来の他の磁気メモリアレイの断面構成を表す概略図である。 図１２に示した従来の他の磁気メモリアレイを製造するための一工程を表す概略図である。 図１３に続く一工程を表す断面図である。

符号の説明

Ｆ１…平坦面、Ｒ１，Ｒ２…領域、１０…下部電極（電極層）、２０…多層膜、２０Ａ…磁気トンネル接合（ＭＴＪ）素子、２１…シード層、２２…固定作用層（反強磁性ピンニング層）、２３…被固定層（強磁性ピンド層）、２４…トンネルバリア層、２５…磁化自由層（強磁性フリー層）、３０…キャップ層、４１…第１絶縁層、４２…第２絶縁層、４３…第３絶縁層、５０…犠牲層、５１…除去部分、５２…残余部分、６０…ビット線 （第１電流線）、７０…ワード線（第２電流線）、１００…積層膜、１００Ａ…積層体。

Claims (22)

1. 下部電極層としての基体と、
   磁化自由層を含んで前記基体上に形成された磁気トンネル接合素子と、
   前記磁気トンネル接合素子の上に、上面が前記磁化自由層の上面から一定の面垂直方向距離を保つように形成されたキャップ層と、
   前記磁気トンネル接合素子と同一階層において、この磁気トンネル接合素子を囲むように設けられると共に、上面が、前記キャップ層の上面と共平面をなすように形成された第１絶縁層と、
   前記キャップ層の上面および前記第１絶縁層の上面の上に、前記キャップ層を横切るように延在すると共に、前記磁化自由層との面垂直方向距離が一定に保たれるように形成された第１電流線と、
   前記第１電流線と同一階層において、この第１電流線を囲むように設けられると共に、上面が、前記第１電流線の上面と共平面をなすように構成された第２絶縁層と
   を備えたことを特徴とする磁気メモリセル。
2. 前記第１電流線の上面および第２絶縁層の上面を均一の厚さで覆うように形成された第３絶縁層と、
   前記第３絶縁層上に、前記第１電流線から絶縁されるように形成された第２電流線と
   をさらに備え、
   前記第２電流線と前記磁化自由層との面垂直方向距離が一定に保たれている
   ことを特徴とする請求項１に記載の磁気メモリセル。
3. 前記磁気トンネル接合素子は、
   前記基体の側から、シード層と、固定作用層と、被固定層と、トンネルバリア層と、前記磁化自由層とを順に形成してなるものである
   ことを特徴とする請求項１に記載の磁気メモリセル。
4. 前記キャップ層は、銅（Ｃｕ）、ルテニウム（Ｒｕ）およびタンタル（Ｔａ）のうちの少なくとも１つを含んでなり、２．０ｎｍ以上２５ｎｍ以下の厚みを有している
   ことを特徴とする請求項１に記載の磁気メモリセル。
5. 前記第１電流線と前記磁化自由層との距離が±１％という誤差範囲内に収まるように、前記キャップ層が形成されている
   ことを特徴とする請求項１に記載の磁気メモリセル。
6. 前記第２電流線と前記磁化自由層との距離が±１％という誤差範囲内に収まるように、前記キャップ層、第２絶縁層および第１電流線が形成されている
   ことを特徴とする請求項２に記載の磁気メモリセル。
7. 請求項１から請求項４のいずれか１項に記載の磁気メモリセルを複数備え、
   前記第１電流線が、前記キャップ層および前記第１絶縁層からなる平坦化された下地構造の上に配設されることにより、各磁気メモリセルにおける第１電流線と磁化自由層との面垂直方向距離が一定に保たれている
   ことを特徴とする磁気メモリセルアレイ。
8. 請求項２から請求項４のいずれか１項に記載の磁気メモリセルを複数備え、
   前記第２電流線が、前記第３絶縁層からなる平坦化された下地構造の上に配設されることにより、各磁気メモリセルにおける第２電流線と磁化自由層との面垂直方向距離が一定に保たれている
   ことを特徴とする磁気メモリセルアレイ。
9. 請求項２から請求項４のいずれか１項に記載の磁気メモリセルを複数備え、
   前記第１電流線が、前記キャップ層および前記第１絶縁層からなる平坦化された下地構造の上に配設されることにより、各磁気メモリセルにおける第１電流線と磁化自由層との面垂直方向距離が一定に保たれ、
   前記第２電流線が、前記第３絶縁層からなる平坦化された下地構造の上に配設されることにより、各磁気メモリセルにおける第２電流線と磁化自由層との面垂直方向距離が一定に保たれている
   ことを特徴とする磁気メモリセルアレイ。
10. 前記第１電流線と前記磁化自由層との距離が±１％という誤差範囲内に収まるように、前記キャップ層が形成されている
    ことを特徴とする請求項７に記載の磁気メモリセルアレイ。
11. 前記第２電流線と前記磁化自由層との距離が±１％という誤差範囲内に収まるように、前記キャップ層が形成されている
    ことを特徴とする請求項８に記載の磁気メモリセルアレイ。
12. 前記第２電流線と前記磁化自由層との距離が±１％という誤差範囲内に収まるように、前記キャップ層、第１電流線および第３絶縁層が形成されている
    ことを特徴とする請求項８に記載の磁気メモリセルアレイ。
13. 基体上に、磁化自由層を含む多層膜と、一定の均一膜厚を有するキャップ層と、犠牲層とを順に形成することにより積層膜を形成する工程と、
    前記積層膜をパターニングすることにより、キャップ層と犠牲層とによって覆われた磁気トンネル接合素子を含む積層体を形成する工程と、
    全体を覆うように第１絶縁層を形成する工程と、
    前記犠牲層の厚み方向における一部分を残余部分として残すように全面に亘って平坦化処理を行う工程と、
    前記キャップ層の上面が露出するように前記犠牲層の残余部分を全て除去することにより、前記キャップ層の上面と第１絶縁層の上面とが共平面をなすようにする工程と、
    前記共平面の上に、少なくとも前記キャップ層と接触するように第１電流線を形成し、前記第１電流線と前記磁化自由層との距離が一定に保たれるようにする工程と、
    前記第１電流線の周囲を埋めるようにして第２絶縁層を形成し、前記第１電流線の上面と第２絶縁層の上面とが共平面をなすようにする工程と
    を含むことを特徴とする磁気メモリセルの形成方法。
14. 前記第１電流線の上面および第２絶縁層の上面を均一の厚さで覆うように第３絶縁層を形成する工程と、
    前記第３絶縁層上に、前記第１電流線から絶縁されるように第２電流線を形成し、前記第２電流線と前記磁化自由層との面垂直方向距離が一定に保たれるようにする工程と
    をさらに含むことを特徴とする請求項１３に記載の磁気メモリセルの形成方法。
15. シード層と、固定作用層と、被固定層と、トンネルバリア層と、前記磁化自由層とを順に積層することにより、前記磁気トンネル接合素子を形成する
    ことを特徴とする請求項１３に記載の磁気メモリセルの形成方法。
16. 前記平坦化処理における前記第１絶縁層と前記犠牲層との選択比、および前記犠牲層と前記キャップ層とのエッチング選択比に基づいて定められる材料をそれぞれ用いて前記キャップ層、犠牲層および第１絶縁層を形成する
    ことを特徴とする請求項１３に記載の磁気メモリセルの形成方法。
17. 酸化アルミニウム（Ａｌ₂ Ｏ₃ ）を用いて４０ｎｍ以上２００ｎｍ以下の厚みをなすように前記第１絶縁層を形成し、
    タンタル（Ｔａ）、タングステン（Ｗ）、二酸化珪素（ＳｉＯ₂ ）または窒化珪素（Ｓｉ₃ Ｎ₄ ）を用いて２０ｎｍ以上２００ｎｍ以下の厚みをなすように前記犠牲層を形成し、
    銅（Ｃｕ）またはルテニウム（Ｒｕ）を用いて２．０ｎｍ以上２５ｎｍ以下の厚みとなるように前記キャップ層を形成する
    ことを特徴とする請求項１３に記載の磁気メモリセルの形成方法。
18. 二酸化珪素（ＳｉＯ₂ ）を用いて４０ｎｍ以上２００ｎｍ以下の厚みをなすように前記第１絶縁層を形成し、
    アルミニウム（Ａｌ）、銅（Ｃｕ）、炭化珪素（ＳｉＣ）または窒化珪素（Ｓｉ₃ Ｎ₄ ）を用いて２０ｎｍ以上２００ｎｍ以下の厚みをなすように前記犠牲層を形成し、
    ルテニウム（Ｒｕ）またはタンタル（Ｔａ）を用いて２．０ｎｍ以上２５ｎｍ以下の厚みとなるように前記犠牲層を形成する
    ことを特徴とする請求項１３に記載の磁気メモリセルの形成方法。
19. 前記第１電流線と前記磁化自由層との距離が±１％という誤差範囲内に収まるように前記キャップ層を形成する
    ことを特徴とする請求項１３に記載の磁気メモリセルの形成方法。
20. 前記第２電流線と前記磁化自由層との距離が±１％という誤差範囲内に収まるように前記キャップ層、第１電流線および第３絶縁層を形成する
    ことを特徴とする請求項１３に記載の磁気メモリセルの形成方法。
21. 請求項１３から請求項２０のいずれか１項に記載の磁気メモリセルの形成方法を用いて複数の磁気メモリセルからなる磁気メモリセルアレイを製造する方法であって、
    磁気メモリセルアレイ全体を平坦形状とすることにより、磁気メモリセルアレイ内において、前記第１電流線と前記磁化自由層との距離が±１％という誤差範囲内に収まるように前記キャップ層を形成する
    ことを特徴とする磁気メモリセルアレイの製造方法。
22. 請求項１４から請求項２０のいずれか１項に記載の磁気メモリセルの形成方法を用いて複数の磁気メモリセルからなる磁気メモリセルアレイを製造する方法であって、
    磁気メモリセルアレイ全体を平坦形状とすることにより、磁気メモリセルアレイ内において、前記第１電流線と前記磁化自由層との距離および前記第２電流線と前記磁化自由層との距離が、それぞれ、±１％という誤差範囲内に収まるように前記キャップ層、第１電流線および第３絶縁層を形成する
    ことを特徴とする磁気メモリセルアレイの製造方法。
    
    
    
    

Images