JP2005032513A

JP2005032513A - Electro-optical device and electronic equipment

Info

Publication number: JP2005032513A
Application number: JP2003195072A
Authority: JP
Inventors: Hiroshi Hirayama; 浩志平山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-07-10
Filing date: 2003-07-10
Publication date: 2005-02-03

Abstract

PROBLEM TO BE SOLVED: To provide an electro-optical device and electronic equipment in which improved display quality can be secured by ensuring sufficiently excellent coverage. SOLUTION: A first frame forming layer 32 is made flat by ensuring that respective upper end surfaces of a gate electrode 21G, a metal frame 21GF for the gate electrode, and an electric power supply wire metal frame VF, and a first insulating film Z1 formed in its exclusive domain is maintained flat so as to coincide with each other. Furthermore, the upper end surface of the insulating film 33 between metal frames formed on the first frame forming layer 32 is made flat. Furthermore, a second frame forming layer 34 is made flat likewise by ensuring that respective upper end surfaces of electrodes 21D, 21S, 21C and of a signal wire metal frame 21FC formed on the insulating film 33 between metal frames and the second insulating film Z2 formed in their exclusive regions are made flat so as to coincide with each other. Furthermore, a flattening insulating film 35 is formed on the second frame forming layer 34. COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、電気光学装置及び電子機器に関するものである。
【０００２】
【従来の技術】
従来、液晶素子、有機ＥＬ素子、電気泳動素子、電子放出素子といった電気光学素子を備えた表示ディスプレイの駆動方式の一つにアクティブマトリクス駆動方式がある。アクティブマトリクス駆動方式の表示ディスプレイには、基板の反対側に所望の画像が表示されるトップエミッションタイプの表示ディスプレイがある。
【０００３】
図１２は、従来のトップエミッションタイプの表示ディスプレイの一部断面図である。図１２に示すように、基板８０と電気光学素子を構成する発光層８１との間には、該発光層８１に供給する電力を制御するための駆動トランジスタのゲート電極８２Ｇ、ドレイン電極８２Ｄ及びソース電極８２Ｓ、及び、各種配線８３ａ，８３ｂ等が形成されている。そして、発光層８１にて発せられた光は同発光層８１を介して陽極電極８４Ａと対向する位置に形成された陰極電極８４Ｃ側から出射される。従って、前記陽極電極８４Ａの下方に駆動トランジスタを構成する前記各電極８２Ｇ，８２Ｄ，８２Ｓ、及び、各種配線８３ａ，８３ｂを配置することができるので、その開口率を高くすることができる。
【０００４】
しかしながら、この種のトップエミッションタイプの表示ディスプレイでは、前記各電極８２Ｇ，８２Ｄ，８２Ｓ、及び、各種配線８３ａ，８３ｂを前記陽極電極８４Ａの下方に配置することで、各電極８２Ｇ，８２Ｄ，８２Ｓ、及び、各種配線８３ａ，８３ｂより上方に配置される陽極電極８４Ａや発光層８１といった画素部材のカバレッジを良好に保てなくなってしまう。例えば、ゲート電極８２Ｇ、ドレイン電極８２Ｄ及びソース電極８２Ｓ、及び、各種配線８３ａ，８３ｂを配置することで、陽極電極８４Ａに１μｍ程度の段差が生じる場合がある。この結果、図１２中のＱで示すように、陰極電極８４Ｃの一部が陽極電極８４Ａに接触してしまう場合がある。この結果、陽極電極８４Ａと陰極電極８４Ｃとがショートしてしまうので、その対応する画素が暗点になってしまう。また、各画素で発光層８１の膜厚にバラツキが発生してしまうので、画素毎で輝度にバラツキが生じてしまう。
【０００５】
従って、各画素部材のカバレッジを良好にするために、陽極電極８４Ａの下部に配置される層間絶縁膜８５をリフロー処理することで平坦化して前記段差を抑制するようにしたものが知られている（例えば、特許文献１）。
【０００６】
【特許文献１】
特開２００１−５６６５０号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、リフロー処理して得られる陽極電極８４Ａには、例えば０．２μｍ程度の段差が残ってしまう場合がある。従って、例えば、その発光層が低分子材料であって且つ有機材料で構成される有機ＥＬディスプレイにおいては、前記リフロー処理を用いることでその各画素部材のカバレッジを十分に改善することができる。しかしながら、発光層が高分子材料であって且つ有機材料で構成される有機ＥＬディスプレイにおいては、その画素電極の段差が０．０２μｍ程度以下であることが要求される。従って、発光層が高分子材料であって且つ有機材料で構成される有機ＥＬディスプレイにおいては、リフロー処理を用いても要求される各画素部材のカバレッジを改善することが困難である。
【０００８】
本発明は上記問題点を解消するためになされたものであって、その目的は、カバレッジを十分良好に保つことでその表示品位を向上させることができる電気光学装置及び電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の電気光学装置は、基板と、前記基板上に形成され、データ信号の信号レベルに応じて発光する発光層と、前記基板と前記発光層との間に形成され、前記発光層に前記データ信号の信号レベルに応じた電力の供給を制御する駆動素子を構成する配線が形成された配線層とを備えた電気光学装置において、前記配線層には、前記配線の排他的領域に同配線の膜厚と等しい膜厚を有する絶縁膜を備えた。
【００１０】
これによれば、前記配線層を構成する配線と、その配線が形成される位置の排他的領域に同配線の膜厚と一致する膜厚を有する絶縁膜を形成したので、配線層を平坦化することができる。従って、前記配線層より上層に形成される層のカバレッジを良好にすることができる。この結果、例えば、前記配線層より上層に電気光学素子を構成する電極を形成したとき、その電極を平坦に形成することができるので、その分，発光層のバラツキを抑制することができる。従って、表示品位が優れた電気光学装置を提供することができる。
【００１１】
この電気光学装置において、前記配線層は複数であって、その複数の配線層間には層間絶縁膜が形成されていてもよい。
これによれば、層間絶縁膜を介して複数の配線層が形成された、所謂、多層配線構造の電気光学装置において、その配線層より上方に形成される層のカバレッジを良好にすることができる。
【００１２】
本発明の電気光学装置は、基板と、前記基板上に形成され、データ信号の信号レベルに応じて発光する発光層と、前記基板と前記発光層との間に形成され、前記発光層に前記データ信号の信号レベルに応じた電力の供給を制御する駆動素子を構成する配線が形成された複数の配線層と、前記複数の配線層の各々の間に形成され、前記各配線層を互いに電気的に接続するためのコンタクト部を構成する孔を有する層間絶縁膜とを備えた電気光学装置において、前記層間絶縁膜上に形成される前記配線層は、前記層間絶縁膜のコンタクト部を構成する孔に、前記層間絶縁膜と同じ膜厚の導電材料を配置することで平坦化処理された前記層間絶縁膜上に形成されている。
【００１３】
これによれば、コンタクト部を構成する孔が形成されていても、前記層間絶縁膜上に形成される前記配線層は平坦化されている。従って、前記絶縁層より上層に形成される層のカバレッジを良好にすることができる。この結果、例えば、前記絶縁層より上方に電気光学素子を構成する電極を形成したとき、その電極を平坦に形成することができるので、その分、発光層のバラツキを抑制することができる。従って、表示品位が優れた電気光学装置を提供することができる。
【００１４】
また、前記絶縁層を平坦化することができるので、例えば、前記絶縁層の上層に形成される発光層の電極を平坦化するための平坦化絶縁膜を形成する場合、その平坦化絶縁膜の膜厚を小さくすることができる。従って、膜厚が小さくなった分だけ平坦化絶縁膜での断線や電気抵抗の高抵抗化を抑制することができる。この結果、電気光学装置の歩留まりを向上させることができる。
【００１５】
この電気光学装置において、前記孔はコンタクトホールであってもよい。
これによれば、前記コンタクト部がコンタクトホールに導電性材料が埋め込まれて形成された構造を成した電気光学装置の前記絶縁層を平坦化することができる。
【００１６】
この電気光学装置において、前記発光層は有機材料で構成された有機ＥＬ素子であってもよい。
これによれば、その発光層が有機材料で構成された電気光学装置において、例えば、その配線層または絶縁層の上方に形成される電気光学素子の電極上に生じる段差の発生を抑制することができる。
【００１７】
この電気光学装置において、前記有機材料は高分子材料で構成されていもよい。
これによれば、配線層または絶縁層を平坦化することができるので、その分、例えば、発光層の電極上に生じる段差を小さくすることができる。その結果、電極上に形成される発光層の膜厚のバラツキを抑制することができる。従って、電極上に高分子有機材料で構成された発光層を形成した場合であっても、その膜厚のバラツキを抑制することができる。この結果、その発光層を高分子有機材料で構成された電気光学装置の表示品位を向上させることができる。
【００１８】
この電気光学装置において、前記有機材料は低分子材料で構成されていてもよい。
これによれば、配線層または絶縁層を平坦化することができるので、その分、例えば、発光層の電極上に生じる段差を小さくすることができる。その結果、電極上に形成される発光層の膜厚のバラツキを抑制することができる。従って、電極上に低分子有機材料で構成された発光層を形成した場合であっても、その膜厚のバラツキを抑制することができる。この結果、その発光層を低分子有機材料で構成された電気光学装置の表示品位を向上させることができる。
【００１９】
この電気光学装置において、前記発光層はインクジョット方式を用いて形成されていもよい。
これによれば、インクジェット方式を用いて発光層が形成された電気光学装置において、その電気光学素子に電力を供給する電極上に生じる段差を抑制することができる。従って、その分、発光層の膜厚のバラツキを抑制することができる。
【００２０】
本発明の電子機器は、上記記載の電気光学装置を備えている。
これによれば、配線層または絶縁層が平坦化された分だけ、表示ムラの発生が抑制されることでその表示品位が向上した電気光学装置を備えた電子機器を提供することができる。
【００２１】
【発明の実施の形態】
以下、本発明を有機ＥＬディスプレイに適用した各実施形態を図面に基づいて説明する。また、各実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術思想の範囲内で任意に変更可能である。さらに、以下に示す各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに縮尺を異ならせてある。
（第１実施形態）
本発明を具体化した第１実施形態を図１〜図１０に従って説明する。図１は、有機ＥＬディスプレイの電気的構成を説明するためのブロック図である。図２は、表示パネル部及びデータ線駆動回路の電気的構成を示す回路図である。図３は、画素の回路図である。
【００２２】
図１に示すように、有機ＥＬディスプレイ１０は、信号生成回路１１、表示パネル部１２、走査線駆動回路１３及びデータ線駆動回路１４を備えている。有機ＥＬディスプレイ１０の信号生成回路１１、走査線駆動回路１３及びデータ線駆動回路１４は、それぞれが独立した電子部品によって構成されていてもよい。例えば、信号生成回路１１、走査線駆動回路１３及びデータ線駆動回路１４が、各々１チップの半導体集積回路装置によって構成されていてもよい。また、信号生成回路１１、走査線駆動回路１３及びデータ線駆動回路１４の全部若しくは一部がプログラマブルなＩＣチップで構成され、その機能がＩＣチップに書き込まれたプログラムによりソフトウェア的に実現されてもよい。
【００２３】
信号生成回路１１は、図示しない外部装置から供給されるクロックパルスＣＰ及び画像デジタルデータＤを入力する。信号生成回路１１は、クロックパルスＣＰに基づいて水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣを作成する。また、信号生成回路１１は、その作成した水平同期信号ＨＳＹＮＣを走査線駆動回路１３に出力するとともに、前記垂直同期信号ＶＳＹＮＣをデータ線駆動回路１４に出力する。さらに、信号生成回路１１は、画像デジタルデータＤをデータ線駆動回路１４に出力する。
【００２４】
表示パネル部１２は、図２に示すように、行方向に沿って延設されるｎ本の走査線Ｙ１，Ｙ２，…，Ｙｎを備えている。また、表示パネル部１２は、列方向に沿って延設されるｍ本のデータ線Ｘ１，Ｘ２，…，Ｘｍを備えている。そして、前記各走査線Ｙ１，Ｙ２，…，Ｙｎと前記各データ線Ｘ１，Ｘ２，…，Ｘｍとの交差部に対応した各位置には画素２０が形成されている。
【００２５】
さらに、表示パネル部１２は、前記各データ線Ｘ１，Ｘ２，…，Ｘｍに並行して延設されるｍ本の電源線Ｌｏを備えている。全ての電源線Ｌｏには電源電圧Ｖｏが供給されている。
【００２６】
各画素２０は、対応する走査線Ｙ１，Ｙ２，…，Ｙｎを介して走査線駆動回路１３に接続されている。また、各画素２０は、対応するデータ線Ｘ１，Ｘ２，…，Ｘｍを介してデータ線駆動回路１４に接続されている。さらに、各画素２０は、電源線Ｌｏに接続されている。
【００２７】
画素２０は、その各々が図３に示すように、駆動トランジスタＱｄ、スイッチングトランジスタＱｓｗ、保持キャパシタＣｏ及び有機ＥＬ素子ＯＬＥＤを備えている。尚、図３は、ｎ番目の走査線Ｙｎとｍ番目のデータ線Ｘｍとの交差部に対応する位置に形成された画素２０の等価回路図である。この画素２０の電気的構成は全て同じであるので、説明の便宜上、以下、ｎ番目の走査線Ｙｎとｍ番目のデータ線Ｘｍとの交差部に対応する位置に形成された画素２０についてのみについて説明し、他の画素２０についてはその説明を省略する。
【００２８】
駆動トランジスタＱｄは、通常はＴＦＴ（薄膜トランジスタ）で構成されている。また、駆動トランジスタＱｄは本実施形態ではその導電型がＰ型である。スイッチングトランジスタＱｓｗは本実施形態ではその導電型がＮ型である。
【００２９】
スイッチングトランジスタＱｓｗは、そのドレインがデータ線Ｘｍに接続されている。スイッチングトランジスタＱｓｗのゲートは走査線Ｙｎに接続されている。スイッチングトランジスタＱｓｗのソースは、駆動トランジスタＱｄのゲートに接続されている。駆動トランジスタＱｄのゲート／ソース間には保持キャパシタＣｏが接続されている。また、駆動トランジスタＱｄのソースは電源線Ｌｏに接続されている。駆動トランジスタＱｄのドレインは有機ＥＬ素子ＯＬＥＤの陽極Ｅ１に接続されている。有機ＥＬ素子ＯＬＥＤの陰極Ｅ２は接地されている。この有機ＥＬ素子ＯＬＥＤは、本実施形態においては、その発光層が高分子材料であって、且つ、有機材料で構成された有機ＥＬ素子である。
【００３０】
走査線駆動回路１３は、走査信号ＳＣ１，ＳＣ２，…，ＳＣｎを作成する。各走査信号ＳＣ１，ＳＣ２，…，ＳＣｎはＬレベル及びＨレベルを有する電圧信号である。また、走査線駆動回路１３は前記水平同期信号ＨＳＹＮＣに従って、Ｈレベルの走査信号を各走査線Ｙ１，Ｙ２，…，Ｙｎに出力することで順次走査線Ｙ１，Ｙ２，…，Ｙｎを選択駆動する。
【００３１】
データ線駆動回路１４は、図２に示すように複数の単一ラインドライバ１４ａを備えている。複数の単一ラインドライバ１４ａの各々は対応するデータ線Ｘ１，Ｘ２，…，Ｘｍに接続されている。また、各単一ラインドライバ１４ａは、前記信号生成回路１１から出力された画像デジタルデータＤを入力する。そして、各単一ラインドライバ１４ａは、入力された画像デジタルデータＤの大きさに対応したレベルのアナログ電圧信号であるデータ信号Ｄ１，Ｄ２，…，Ｄｍを作成する。そして、単一ラインドライバ１４ａは、前記信号生成回路１１から出力された垂直同期信号ＶＳＹＮＣに従って前記データ信号Ｄ１，Ｄ２，…，Ｄｍを対応するデータ線Ｘ１，Ｘ２，…，Ｘｍを介して各画素２０に一斉に出力する。
【００３２】
そして、前記走査線駆動回路１３が水平同期信号ＨＳＹＮＣに従って走査線Ｙ１，Ｙ２，…，Ｙｎのうちの一本の走査線にＨレベルの走査信号を出力すると、その走査線に接続された一行分の全ての画素２０の各スイッチングトランジスタＱｓｗがオンになる。このとき、前記データ線駆動回路１４の各単一ラインドライバ１４ａから対応するデータ線Ｘ１，Ｘ２，…，Ｘｍを介してデータ信号Ｄ１，Ｄ２，…，Ｄｍが一斉に出力される。すると、前記スイッチングトランジスタＱｓｗがオンになった前記一行分の全ての画素２０の各保持キャパシタＣｏにデータ信号が供給される。この結果、前記各画素２０は、このデータ信号に応じて同画素２０の内部状態（保持キャパシタＣｏの電荷量）が設定され、これに応じて駆動トランジスタＱｄの導電率が制御される。この結果、その導電率に応じたレベルの駆動電流Ｉｅｌが有機ＥＬ素子ＯＬＥＤに供給され、有機ＥＬ素子ＯＬＥＤが同駆動電流Ｉｅｌの電流レベルに応じた輝度で発光する。
【００３３】
以降、各走査線Ｙ１，Ｙ２，…，Ｙｎが順次選択されることで各画素２０にデータ信号Ｄ１，Ｄ２，…，Ｄｍが供給され、各有機ＥＬ素子ＯＬＥＤが駆動電流Ｉｅｌの電流レベルに応じた輝度で発光する。このようにすることで表示パネル部１２上にデータ信号Ｄ１，Ｄ２，…，Ｄｍに応じた画像が表示される。
【００３４】
次に、表示パネル部１２の構造について図４及び図５に従って説明する。図４は、前記駆動トランジスタＱｄ及び電源線Ｌｏを構成するメタルフレームＭＰの一部上面図である。
【００３５】
図４に示すように、メタルフレームＭＰは、図中２点差線で示される第１メタルフレームＭ１と実線で示される第２メタルフレームＭ２とから構成されている。第１メタルフレームＭ１は、駆動トランジスタＱｄのゲートを構成するゲート電極２１Ｇと、該ゲート電極２１Ｇに接続し前記ゲート電極２１Ｇに前記データ信号Ｄ１，Ｄ２，…，Ｄｍを供給するゲート電極用メタルフレーム２１ＧＦを備えている。また、第１メタルフレームＭ１は、電源線Ｌｏを構成する電源線メタルフレームＶＦを備えている。
【００３６】
第２メタルフレームＭ２は、駆動トランジスタＱｄのドレインを構成するドレイン電極２１Ｄと、該ドレイン電極２１Ｄに接続し前記駆動電流Ｉｅｌが流れるドレイン電極用メタルフレーム２１ＤＦを備えている。また、第２メタルフレームＭ２は、前記駆動トランジスタＱｄのソースを構成するソース電極２１Ｓと、該ソース電極２１Ｓに接続し前記／ソース電極２１Ｓに前記電源電圧Ｖｏを供給するためのソース電極用メタルフレーム２１ＳＦを備えている。さらに、第２メタルフレームＭ２は、ゲート接続用電極２１Ｃと、該ゲート接続用電極２１Ｃに接続し前記ゲート接続用電極２１Ｃにデータ信号を供給するための信号線メタルフレーム２１ＣＦを備えている。
【００３７】
図５は、図４に示したメタルフレームＭＰを含む表示パネル部１２の一部断面図であって、図４中のＡ−Ａ線に沿う断面に対応している。
図５に示すように、ガラス基板ＧＬ上であって前記ドレイン電極２１Ｄ、ソース電極２１Ｓ及びゲート電極２１Ｇがそれぞれ配置される位置に対応する領域には島状のシリコン層３０が形成されている。このシリコン層３０は、本実施形態では多結晶シリコンで構成されている。このシリコン層３０の前記ドレイン電極２１Ｄと対向する位置にはドレイン領域３０Ｄが形成されている。同様に、シリコン層３０の前記ソース電極２１Ｓと対向する位置にはソース領域３０Ｓが形成されている。そして、シリコン層３０のドレイン領域３０Ｄとソース領域３０Ｓとの間にはチャネル領域３０Ｃが形成されている。
【００３８】
前記シリコン層３０上であって前記ドレイン領域３０Ｄ及びソース領域３０Ｓを除いた領域には、ゲート絶縁膜３１が形成されている。また、前記ゲート絶縁膜３１は、シリコン層３０が形成されていない領域のガラス基板ＧＬ上に渡って直接形成されている。
【００３９】
ゲート絶縁膜３１上には第１フレーム形成層３２が形成されている。この第１フレーム形成層３２は前記した第１メタルフレームＭ１が形成される層である。この第１フレーム形成層３２には、ゲート絶縁膜３１を介して前記シリコン層３０のチャネル領域３０Ｃと対向する位置に前記ゲート電極２１Ｇが形成されている。また、前記ガラス基板ＧＬ上に直接ゲート絶縁膜３１が形成されている第１フレーム形成層３２には前記ゲート電極用メタルフレーム２１ＧＦが形成されている。さらに、前記ゲート電極用メタルフレーム２１ＧＦの図中右側には前記電源線メタルフレームＶＦが形成されている。また、第１フレーム形成層３２であって前記各ゲート電極２１Ｇ、ゲート電極用メタルフレーム２１ＧＦ及び電源線メタルフレームＶＦに対して排他的領域には絶縁性材料で構成された第１の絶縁膜Ｚ１が形成されている。
【００４０】
そして、互いに隣接するゲート電極２１Ｇ、ゲート電極用メタルフレーム２１ＧＦ、電源線メタルフレームＶＦ及び第１の絶縁膜Ｚ１間のそれぞれの上端面（第１フレーム形成層３２と該第１フレーム形成層３２上に形成されるメタルフレーム間絶縁膜３３との境界面）の位置がほぼ一致するように平坦化されている。尚、本実施形態では、前記第１の絶縁膜Ｚ１は、二酸化珪素（ＳｉＯ_２）で構成されている。
【００４１】
前記第１フレーム形成層３２上には絶縁性材料で構成されたメタルフレーム間絶縁膜３３が形成されている。また、メタルフレーム間絶縁膜３３の上端面は平坦化されている。尚、本実施形態では、メタルフレーム間絶縁膜３３は、二酸化珪素（ＳｉＯ_２）で構成されている。そして、このメタルフレーム間絶縁膜３３上には第２フレーム形成層３４が形成されている。この第２フレーム形成層３４は、前記第２メタルフレームＭ２が形成される層である。
【００４２】
この第２フレーム形成層３４には、前記したように、前記ドレイン電極２１Ｄが前記シリコン層３０のドレイン領域３０Ｄに対向する位置に、前記ソース電極２１Ｓが前記シリコン層３０のソース領域３０Ｓに対向する位置にそれぞれ形成されている。また、第２フレーム形成層３４には、前記ゲート接続用電極２１Ｃが前記ゲート電極用メタルフレーム２１ＧＦに対向する位置に、前記信号線メタルフレーム２１ＣＦが前記電源線メタルフレームＶＦに対向する位置にそれぞれ形成されている。
【００４３】
そして、第２フレーム形成層３４であって前記各電極２１Ｄ，２１Ｓ，２１Ｃ、及び信号線メタルフレーム２１ＣＦに対して排他的領域には絶縁性材料で構成された第２の絶縁膜Ｚ２が形成されている。尚、本実施形態では、第２の絶縁膜Ｚ２は、二酸化珪素（ＳｉＯ_２）で構成されている。そして、この第２フレーム形成層３４は、その各電極２１Ｄ，２１Ｓ，２１Ｃ、信号線メタルフレーム２１ＣＦ及び第２の絶縁膜Ｚ２のそれぞれの上端面（第２フレーム形成層３４と該第２フレーム形成層３４上に形成される平坦化絶縁膜３５との境界面）が一致するように平坦化されている。
【００４４】
さらに、前記ドレイン電極２１Ｄと前記ドレイン領域３０Ｄとは、その間に形成されるメタルフレーム間絶縁膜３３、第１フレーム形成層３２及びゲート絶縁膜３１をそれぞれ連通して形成されるドレインコンタクト部ＤＣＯＮを介して電気的に接続されている。同様に、前記ソース電極２１Ｓと前記ソース領域３０Ｓとは、その間に形成されるメタルフレーム間絶縁膜３３、第１フレーム形成層３２及びゲート絶縁膜３１をそれぞれ連通して形成されるソースコンタクト部ＳＣＯＮを介して電気的に接続されている。さらに、前記ゲート接続用電極２１Ｃと前記ゲート電極用メタルフレーム２１ＧＦとは、その間に形成されるメタルフレーム間絶縁膜３３を貫通して形成されるゲートコンタクト部ＧＣＯＮを介して電気的に接続されている。
【００４５】
前記第２フレーム形成層３４上には平坦化絶縁膜３５が形成されている。平坦化絶縁膜３５上には、その所定の位置に反射電極３６、陽極電極３７及び第１バンク層３８がそれぞれ形成されている。平坦化絶縁膜３５を第２フレーム形成層３４上に設ける事により、第２フレーム形成層３４上端での段差を平坦化絶縁膜３５がなまらせて、平坦化絶縁膜３５の上端での段差を小さくする事ができる。これらの平坦化構造によって、反射電極３６及び陽極電極３７がその上に形成される該平坦化絶縁膜３５の上端における段差は、０．０２μｍ程度以下に抑える事が可能になる。
【００４６】
前記反射電極３６は、その上端面が高い反射率を有した材料で構成されている。反射電極３６は通常アルミニウム（Ａｌ）やクロム（Ｃｒ）といった金属で構成されている。
【００４７】
陽極電極３７は、前記反射電極３６の全面を覆うように前記反射電極３６上に形成されている。また、第１バンク層３８はその一部が前記陽極電極３７の周縁部に乗り上げるように形成されている。この陽極電極３７は前記有機ＥＬ素子ＯＬＥＤの陽極Ｅ１に対応する電極層である。また、反射電極３６と前記ドレイン電極２１Ｄに接続されるドレイン電極用メタルフレーム２１ＤＦ（図４参照）とは前記平坦化絶縁膜３５を貫通して開孔されるコンタクト部（図示略）を介して電気的に接続されている。このことによって、前記ドレイン電極２１Ｄを流れる駆動電流Ｉｅｌが前記ドレイン電極用メタルフレーム２１ＤＦ及びコンタクト部を介して反射電極３６に供給される。
【００４８】
尚、本実施形態では陽極電極３７はＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）で構成されている。前記陽極電極３７上には、正孔輸送層４０と光を放射する高分子材料であって、且つ、有機材料で構成された発光層４１とが積層形成されている。そして、この正孔輸送層４０と発光層４１とで有機ＥＬ膜ＥＦを構成している。
【００４９】
また、第１バンク層３８は親水性であって且つ絶縁性材料で構成されている。第１バンク層３８は通常はＳｉＯ_２、ＴｉＯ_２、ＳｉＮ等の無機材料で構成されている。また、この第１バンク層３８は、陽極電極３７の周縁部上に乗り上げて形成されている。第１バンク層３８上には、第２バンク層３９が形成されている。第１及び第２バンク層３８，３９は、正孔輸送層４０と発光層４１と該正孔輸送層４０及び発光層４１に隣接して形成される正孔輸送層及び発光層の間とを区画している。
【００５０】
前記発光層４１及び第２バンク層３９上の全面に渡って、電子注入層４２及び透明陰極電極４３が積層形成されている。前記電子注入層４２は光透過性の材料で形成されている。また、透明陰極電極４３は光透過性の導電性材料で形成されている。この透明陰極電極４３は前記した有機ＥＬ素子ＯＬＥＤの陰極Ｅ２に対応する電極層である。そして、前記反射電極３６、陽極電極３７、有機ＥＬ膜ＥＦ、電子注入層４２及び透明陰極電極４３で前記有機ＥＬ素子ＯＬＥＤを構成している。
【００５１】
そして、前記透明陰極電極４３上の全面に渡って光透過性の絶縁性材料で構成された透明封止膜４４が形成されている。
このようにして前記ガラス基板ＧＬに対向した透明陰極電極４３から前記有機ＥＬ膜ＥＦにて発せられた光が出射される、所謂、トップエミッションタイプの有機ＥＬディスプレイが構成されている。また、この有機ＥＬディスプレイ１０は、第１及び第２フレーム形成層３２，３４を備えた、所謂、多層配線構造を成している。
【００５２】
上記のように構成された表示パネル部１２は、前記したように、各ゲート電極２１Ｇ、ゲート電極用メタルフレーム２１ＧＦ、電源線メタルフレームＶＦ及び第１の絶縁膜Ｚ１のそれぞれの上端面が平坦化されている。従って、第１フレーム形成層３２上に形成される前記メタルフレーム間絶縁膜３３の平坦度を高めることができる。また、メタルフレーム間絶縁膜３３の上端面が平坦化されている。従って、メタルフレーム間絶縁膜３３上に形成される前記第２フレーム形成層３４の平坦度を高めることができる。
【００５３】
さらに、第２フレーム形成層３４の上端面が平坦化されている。従って、第２フレーム形成層３４上に形成される前記平坦化絶縁膜３５の平坦度を高めることができる。
【００５４】
このように、前記平坦化絶縁膜３５の下層に形成される各第１及び第２フレーム形成層３２，３４、メタルフレーム間絶縁膜３３の平坦度が高められているので、該平坦化絶縁膜３５上に形成される有機ＥＬ素子ＯＬＥＤを構成する前記各反射電極３６及び陽極電極３７の平坦度を高くすることができる。その結果、陽極電極３７の段差を例えば、０．０２μｍ以下にすることができるので、有機ＥＬ素子ＯＬＥＤといった画素部材のカバレッジを十分良好に保つことができる。従って、本実施形態のように、その発光層４１が高分子材料であって且つ有機材料で構成された有機ＥＬ素子ＯＬＥＤであっても、陽極電極３７と透明陰極電極４３とがショートしたり、各画素２０で発光層４１及び正孔輸送層４０の膜厚のバラツキが発生することはない。従って、その表示品位が優れた有機ＥＬディスプレイを提供することができる。
【００５５】
また、前記平坦化絶縁膜３５の下層に形成される各第１及び第２フレーム形成層３２，３４、メタルフレーム間絶縁膜３３の平坦度が高められているので、同平坦化絶縁膜３５の膜厚を小さくしたとしても、該平坦化絶縁膜３５上に形成される有機ＥＬ素子ＯＬＥＤを構成する各反射電極３６及び陽極電極３７の平坦度を高くすることができる。また、平坦化絶縁膜３５の膜厚を小さくすることで、陽極電極３７若しくは反射電極３６と駆動トランジスタＱｄのドレイン電極用メタルフレーム２１ＤＦとを電気的に接続するコンタクト部を形成するコンタクトホールを短くすることができるので、その分、有機ＥＬディスプレイの歩留まりを向上させることができる。
【００５６】
次に、本実施形態の有機ＥＬディスプレイ１０の製造方法を図６〜図１０に従って説明する。図６〜図１０は、それぞれ、図５に示した画素２０を含む表示パネル部１２の断面図である。
【００５７】
まず、ガラス基板ＧＬ上に、ＣＶＤ法等を用いて二酸化珪素（ＳｉＯ_２）を形成し、続けて、プラズマＣＶＤ法等を用いて前記二酸化珪素（ＳｉＯ_２）をアモルファス化した後、レーザアニール法又は急速加熱法により結晶粒を成長させることで多結晶シリコンを形成する。そして、その多結晶シリコンをフォトリソグラフィ法によりパターニングして図６（ａ）に示す島状のシリコン層３０を形成する。本実施形態においては、シリコン層３０は、その膜厚が約５０ｎｍである。
【００５８】
次に、図６（ｂ）に示すように、前記シリコン層３０及びガラス基板ＧＬ上に二酸化珪素（ＳｉＯ_２）で構成された膜厚約５０ｎｍのゲート絶縁膜３１を形成する。このゲート絶縁膜３１の形成は、プラズマＣＶＤ法、熱酸化法等により行う。
【００５９】
その後、図６（ｃ）に示すように、スパッタ法を用いて前記ゲート絶縁膜３１上の所定の位置に前記第１メタルフレームＭ１を形成する。即ち、その下層にシリコン層３０が形成されたゲート絶縁膜３１上にゲート電極２１Ｇが、また、その下層にガラス基板ＧＬが形成されたゲート絶縁膜３１上にゲート電極用メタルフレーム２１ＧＦが配置されるように形成する。また、その下層にガラス基板ＧＬが形成されたゲート絶縁膜３１上であって、前記ゲート電極用メタルフレーム２１ＧＦの図中右側に配置されるように電源線メタルフレームＶＦを形成する。このとき、本実施形態においては、ゲート電極２１Ｇ、ゲート電極用メタルフレーム２１ＧＦ及び電源線メタルフレームＶＦは、それぞれその膜厚Ｔ１が約５００ｎｍである。
【００６０】
次に、図６（ｄ）に示すように、先に形成したゲート絶縁膜３１、ゲート電極２１Ｇ、ゲート電極用メタルフレーム２１ＧＦ及び電源線メタルフレームＶＦ上の全面に渡って絶縁層３２ａを形成する。絶縁層３２ａの膜厚Ｔ２は、前記膜厚Ｔ１より大きくなるように形成されている。尚、本実施形態においては、前記絶縁層３２ａは二酸化珪素（ＳｉＯ_２）で構成されている。
【００６１】
その後、前記絶縁層３２ａの上面を本実施形態においてはエッチング処理又はＣＭＰ（化学的機械的研磨）を用いて、図７（ａ）に示すように、絶縁層３２ａと先に形成したゲート電極２１Ｇとの上端面が一致するまで平坦化する。また、絶縁層３２ａと先に形成したゲート電極用メタルフレーム２１ＧＦ及び電源線メタルの各上端面とがそれぞれ一致するまで平坦化平坦化する。このようにすることで、第１フレーム形成層３２であって前記各ゲート電極２１Ｇ、ゲート電極用メタルフレーム２１ＧＦ及び電源線メタルフレームＶＦに対して排他的領域には二酸化珪素（ＳｉＯ_２）で構成された前記第１の絶縁膜Ｚ１が形成される。そして、ゲート電極２１Ｇ、ゲート電極用メタルフレーム２１ＧＦ、電源線メタルフレームＶＦ及び第１の絶縁膜Ｚ１で第１フレーム形成層３２を構成する。
【００６２】
このように第１の絶縁膜Ｚ１を配置することでその上端面の平坦度が高い第１フレーム形成層３２を形成することができる。
その後、ＣＶＤ法によって、図７（ｂ）に示すように、前記第１フレーム形成層３２上に絶縁層３３ａを形成する。そして、形成された絶縁層３３ａにエッチング処理を施すことで、図７（ｃ）に示すように、前記ゲート電極２１Ｇが形成された位置を介して左右両側に、前記第１の絶縁膜Ｚ１及びゲート絶縁膜３１を連通して開孔するようにドレイン用コンタクトホールＨＤ及びソース用コンタクトホールＨＳをそれぞれ形成する。また、形成された絶縁層３３ａにエッチング処理を施すことで先に形成された前記ゲート電極用メタルフレーム２１ＧＦが形成された位置に、該ゲート電極用メタルフレーム２１ＧＦの上端面に至るまで開孔したゲート用コンタクトホールＨＧを形成する。
【００６３】
その後、図８（ａ）に示すように、前記絶縁層３３ａ、シリコン層３０、及びゲート電極用メタルフレーム２１ＧＦ上に渡って導電材料で構成された導電層ＭＴを形成する。このとき、導電層ＭＴは、その膜厚Ｔ３が前記ドレイン用コンタクトホールＨＤ及びソース用コンタクトホールＨＳの深さｄ１及びゲート用コンタクトホールＨＧよりも大きくなるように形成する。従って、この状態においては、前記各ドレイン用コンタクトホールＨＤ、ソース用コンタクトホールＨＳ及びゲート用コンタクトホールＨＧは、その各上端部より高い位置まで前記導電性材料が充填されていることとなる。尚、本実施形態においては、前記導電層ＭＴはアルミニウム（Ａｌ）で構成されている。
【００６４】
続いて、本実施形態においてはエッチング処理又はＣＭＰ（化学的機械的研磨）を用いて、図８（ｂ）に示すように、前記各ドレイン用コンタクトホールＨＤ、ソース用コンタクトホールＨＳ及びゲート用コンタクトホールＨＧに充填された前記アルミニウム（Ａｌ）が先に形成した絶縁層３３ａの各上端面に一致するまで導電層ＭＴを平坦化する。この結果、各ドレイン用コンタクトホールＨＤ、ソース用コンタクトホールＨＳ及びゲート用コンタクトホールＨＧにアルミニウム（Ａｌ）が埋め込まれて各ドレインコンタクト部ＤＣＯＮ、ソースコンタクト部ＳＣＯＮ及びゲートコンタクト部ＧＣＯＮが形成される。
【００６５】
このようにすることでメタルフレーム間絶縁膜３３が構成される。このとき、前記したように、平坦化をすることでその上端面の平坦度が高いメタルフレーム間絶縁膜３３を形成することができる。
【００６６】
その後、図８（ｃ）に示すように、メタルフレーム間絶縁膜３３上であって、ドレインコンタクト部ＤＣＯＮ、ソースコンタクト部ＳＣＯＮ及びゲートコンタクト部ＧＣＯＮ上にそれぞれ膜厚がＴ４であるドレイン電極２１Ｄ、ソース電極２１Ｓ及びゲート接続用電極２１Ｃを形成する。また、メタルフレーム間絶縁膜３３上であって、先に形成した電源線メタルフレームＶＦの上方に信号線メタルフレーム２１ＣＦを形成する。この膜厚Ｔ４はそれぞれ約５００ｎｍ程度である。
【００６７】
続いて、図９（ａ）に示すように、メタルフレーム間絶縁膜３３、ドレイン電極２１Ｄ、ソース電極２１Ｓ、ゲート接続用電極２１Ｃ及び信号線メタルフレーム２１ＣＦ上に絶縁性材料で構成された膜厚Ｔ５の絶縁層３４ａを形成する。このとき、形成される絶縁層３４ａの膜厚Ｔ５が前記ドレイン電極２１Ｄ、ソース電極２１Ｓ、ゲート接続用電極２１Ｃ及び信号線メタルフレーム２１ＣＦの膜厚Ｔ４よりも大きくなるように形成する。従って、この状態においては、前記各電極２１Ｄ，２１Ｓ，２１Ｃ及び信号線メタルフレーム２１ＣＦによって形成される各凹部Ｓは、その各上端部より高い位置まで前記絶縁性材料で充填されることとなる。尚、本実施形態においては、前記絶縁層３４ａは二酸化珪素（ＳｉＯ_２）で構成されている。
【００６８】
続いて、本実施形態においてはエッチング処理又はＣＭＰ（化学的機械的研磨）を用いて、図９（ｂ）に示すように、前記各凹部Ｓに充填された前記絶縁性材料が先に形成したドレイン電極２１Ｄ、ソース電極２１Ｓ、ゲート接続用電極２１Ｃ及び電源線メタルフレームＶＦの各上端面の位置が一致するまで平坦化する。このようにすることで第２フレーム形成層３４が構成される。このとき、前記したように、平坦化をすることでその上端面の平坦度が高い第２フレーム形成層３４を形成することができる。
【００６９】
次に、図９（ｃ）に示すように、前記第２フレーム形成層３４上に絶縁性材料で構成された平坦化絶縁膜３５を形成する。本実施形態においては、平坦化絶縁膜３５は、二酸化珪素（ＳｉＯ_２）で構成されている。その後、平坦化絶縁膜３５をＣＭＰ（化学的機械的研磨）等を用いて平坦化する。この平坦化絶縁膜３５は、その膜厚が約２０００ｎｍである。また、この平坦化絶縁膜３５はその後、ドライエッチング等によって、図示しないコンタクトホールが形成され、そのコンタクトホールに導電性材料が埋め込まれることで前記ドレイン電極２１Ｄに接続されるドレイン電極用メタルフレーム２１ＤＦ（図４参照）と平坦化絶縁膜３５上に形成される反射電極３６又は陽極電極３７との間に図示しないコンタクト部が形成される。このことによって、前記ドレイン電極２１Ｄのドレイン電極用メタルフレーム２１ＤＦと反射電極３６又は陽極電極３７とが電気的に接続される。
【００７０】
その後、平坦化絶縁膜３５上に公知の各種成膜方法を用いて、第１及び第２バンク層３８，３９、反射電極３６、陽極電極３７、正孔輸送層４０、発光層４１、電子注入層４２及び透明陰極電極４３を所定の位置にそれぞれ形成する。そして、最後に前記透明陰極電極４３上に透明封止膜４４を形成することで、有機ＥＬディスプレイ１０が製造される。
【００７１】
尚、特許請求の範囲に記載の基板は、例えば、本実施形態では、ガラス基板ＧＬに対応している。また、特許請求の範囲に記載の駆動素子は、例えば、本実施形態では、駆動トランジスタＱｄに対応している。さらに、特許請求の範囲に記載の配線層は、例えば、本実施形態では、第１フレーム形成層３２または第２フレーム形成層３４に対応している。また、特許請求の範囲に記載の電気光学装置は、例えば、本実施形態では、有機ＥＬディスプレイ１０に対応している。
【００７２】
また、特許請求の範囲に記載の絶縁膜は、例えば、本実施形態では、第１の絶縁膜Ｚ１または第２の絶縁膜に対応している。さらに、特許請求の範囲に記載のコンタクト部は、例えば、本実施形態では、ドレインコンタクト部ＤＣＯＮ、ソースコンタクト部ＳＣＯＮまたはゲートコンタクト部ＧＣＯＮに対応している。また、特許請求の範囲に記載の孔は、例えば、本実施形態では、ドレイン用コンタクトホールＨＤ、ソース用コンタクトホールＨＳまたはゲート用コンタクトホールＨＧに対応している。さらに、特許請求の範囲に記載の電気光学素子は、例えば、本実施形態における有機ＥＬ素子ＯＬＥＤに対応している。また、特許請求の範囲に記載の導電材料は、例えば、本実施形態における導電層ＭＴに対応している。
【００７３】
前記実施形態によれば、以下のような特徴を得ることができる。
（１）前記実施形態では、ゲート電極２１Ｇ、ゲート電極用メタルフレーム２１ＧＦ、電源線メタルフレームＶＦと、その排他的領域に形成される第１の絶縁膜Ｚ１とのそれぞれの上端面が一致するように平坦化することで、第１フレーム形成層３２の平坦化した。また、第１フレーム形成層３２上に形成されるメタルフレーム間絶縁膜３３の上端面を平坦化した。さらに、メタルフレーム間絶縁膜３３上に形成される各電極２１Ｄ，２１Ｓ，２１Ｃ、及び信号線メタルフレーム２１ＣＦと、その排他的領域に形成される第２の絶縁膜Ｚ２とのそれぞれの上端面が一致するように平坦化することで、第２フレーム形成層３４の平坦化した。また、前記第２フレーム形成層３４上に平坦化絶縁膜３５を形成した。
【００７４】
このように、前記平坦化絶縁膜３５の下層に形成される各第１及び第２フレーム形成層３２，３４、メタルフレーム間絶縁膜３３の平坦度が高められているので、該平坦化絶縁膜３５上に形成される有機ＥＬ素子ＯＬＥＤを構成する各反射電極３６及び陽極電極３７の平坦度を高くすることができる。その結果、陽極電極３７の段差を０．０２μｍ以下にすることができるので、有機ＥＬ素子ＯＬＥＤといった画素部材のカバレッジを十分良好に保つことができる。従って、その表示品位が優れた有機ＥＬディスプレイを提供することができる。
【００７５】
（２）前記実施形態では、前記平坦化絶縁膜３５の下層に形成される各第１及び第２フレーム形成層３２，３４、メタルフレーム間絶縁膜３３の平坦度が高められているので、同平坦化絶縁膜３５の膜厚を小さくしたとしても、該平坦化絶縁膜３５上に形成される有機ＥＬ素子ＯＬＥＤを構成する各反射電極３６及び陽極電極３７の平坦度を高くすることができる。また、平坦化絶縁膜３５の膜厚を小さくすることで、陽極電極３７若しくは反射電極３６と駆動トランジスタＱｄのドレイン電極用メタルフレーム２１ＤＦとを電気的に接続するコンタクト部を形成するコンタクトホールを短くすることができるので、その分、有機ＥＬディスプレイの歩留まりを向上させることができる。
（第２実施形態）
次に、第１実施形態で説明した電気光学装置としての有機ＥＬディスプレイ１０の電子機器の適用について図１１に従って説明する。有機ＥＬディスプレイ１０は、モバイル型のパーソナルコンピュータ、携帯電話、デジタルカメラ等種々の電子機器に適用できる。
【００７６】
図１１は、モバイル型パーソナルコンピュータの構成を示す斜視図を示す。図１１において、パーソナルコンピュータ７０は、キーボード７１を備えた本体部７２と、前記有機ＥＬディスプレイ１０を用いた表示ユニット７３とを備えている。この場合においても、有機ＥＬディスプレイ１０を用いた表示ユニット７３は前記第１実施形態と同様な効果を発揮する。
【００７７】
尚、発明の実施形態は、上記実施形態に限定されるものではなく、以下のように実施してもよい。
○上記第１実施形態では、エッチング処理又はＣＭＰを用いて第１フレーム形成層３２、メタルフレーム間絶縁膜３３及び第２フレーム形成層３４の平坦化処理を行った。これを、ＣＭＰのみを用いて第１フレーム形成層３２、メタルフレーム間絶縁膜３３及び第２フレーム形成層３４の平坦化処理を行ってもよい。また、リフトオフを用いて第１フレーム形成層３２、メタルフレーム間絶縁膜３３及び第２フレーム形成層３４の平坦化処理を行ってもよい。このようにすることで、上記実施形態と同じ効果を奏することができる。
【００７８】
○上記各実施形態では、電気光学装置として、その発光層が有機ＥＬ素子で構成された有機ＥＬディスプレイ１０に具体化したが、これに限定されるものではなく、電気光学装置ならどのような電気光学装置に適応してもよい。
【００７９】
○上記各実施形態では、電気光学装置として、その発光層が高分子材料であって且つ有機材料で構成された有機ＥＬディスプレイ１０に具体化したが、これに限定されるものではなく、その発光層が低分子材料であって且つ有機材料で構成された有機ＥＬディスプレイに具体化してもよい。
【００８０】
○上記各実施形態では、トップエミッションタイプの有機ＥＬディスプレイ１０に具体化したが、所謂、ボトムエミッションタイプの有機ＥＬディスプレイに適応してもよい。
【００８１】
○上記各実施形態では、各層の成膜方法は上記実施形態に記載された方法に限定されるものではなく、他の方法を用いて形成されるようにしてもよい。
○上記各実施形態では、ポリシリコンで構成されたシリコン層３０を有した駆動トランジスタＱｄで画素２０を構成した有機ＥＬディスプレイ１０に対して適応した。これを、単結晶で構成されたシリコン層を有した駆動トランジスタで画素２０を構成した有機ＥＬディスプレイに対して適応してもよい。
【図面の簡単な説明】
【図１】有機ＥＬディスプレイの電気的構成を説明するためのブロック図である。
【図２】表示パネル部及びデータ線駆動回路の電気的構成を示す回路図である。
【図３】画素の回路図である。
【図４】駆動トランジスタ及び電源線を構成するメタルフレームの一部上面図である。
【図５】図４中のＡ−Ａ線に沿ったメタルフレームを含む表示パネル部の一部断面図である。
【図６】（ａ），（ｂ），（ｃ），（ｄ）は、表示パネル部の製造方法を説明するための図である。
【図７】（ａ），（ｂ），（ｃ）は、表示パネル部の製造方法を説明するための図である。
【図８】（ａ），（ｂ），（ｃ）は、表示パネル部の製造方法を説明するための図である。
【図９】（ａ），（ｂ），（ｃ）は、表示パネル部の製造方法を説明するための図である。
【図１０】表示パネル部の製造方法を説明するための図である。
【図１１】第２の実施形態を説明するためのモバイル型パーソナルコンピュータの構成を示す斜視図である。
【図１２】従来の表示パネル部の一部断面図である。
【符号の説明】
ＤＣＯＮ…コンタクト部としてのドレインコンタクト部、ＧＣＯＮ…コンタクト部としてのゲートコンタクト部、ＧＬ…基板としてのガラス基板、ＨＤ…孔としてのドレイン用コンタクトホール、ＨＧ…孔としてのゲート用コンタクトホール、ＨＳ…孔としてのソース用コンタクトホール、ＭＴ…導電材料としての導電層、ＯＬＥＤ…電気光学素子としての有機ＥＬ素子、Ｑｄ…駆動素子としての駆動トランジスタ、ＳＣＯＮ…コンタクト部としてのソースコンタクト部、Ｚ１…絶縁膜としての第１の絶縁膜、Ｚ２…絶縁膜としての第２の絶縁膜、１０…電気光学装置としての有機ＥＬディスプレイ、３２…配線層としての第１フレーム形成層、３３…層間絶縁膜としてメタルフレーム間絶縁膜、３４…配線層としての第２フレーム形成層、４１…発光層、７０…電子機器としてのモバイル型のパーソナルコンピュータ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electro-optical device and an electronic apparatus.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, there is an active matrix driving method as one of driving methods for display displays including an electro-optical element such as a liquid crystal element, an organic EL element, an electrophoretic element, and an electron emitting element. Active matrix drive type display displays include a top emission type display that displays a desired image on the opposite side of the substrate.
[0003]
FIG. 12 is a partial cross-sectional view of a conventional top emission type display. As shown in FIG. 12, a gate electrode 82G, a drain electrode 82D, and a source of a driving transistor for controlling power supplied to the light emitting layer 81 are provided between the substrate 80 and the light emitting layer 81 constituting the electro-optic element. An electrode 82S, various wirings 83a and 83b, and the like are formed. Then, the light emitted from the light emitting layer 81 is emitted from the cathode electrode 84 C side formed at a position facing the anode electrode 84 A through the light emitting layer 81. Therefore, the electrodes 82G, 82D, and 82S and the various wirings 83a and 83b that constitute the drive transistor can be disposed below the anode electrode 84A, so that the aperture ratio can be increased.
[0004]
However, in this type of top emission type display, the electrodes 82G, 82D, 82S, and the various wirings 83a, 83b are arranged below the anode electrode 84A, so that the electrodes 82G, 82D, 82S, In addition, the coverage of the pixel members such as the anode electrode 84A and the light emitting layer 81 arranged above the various wirings 83a and 83b cannot be maintained well. For example, by arranging the gate electrode 82G, the drain electrode 82D, the source electrode 82S, and the various wirings 83a and 83b, a step of about 1 μm may occur in the anode electrode 84A. As a result, as indicated by Q in FIG. 12, a part of the cathode electrode 84C may come into contact with the anode electrode 84A. As a result, the anode electrode 84A and the cathode electrode 84C are short-circuited, and the corresponding pixel becomes a dark spot. Moreover, since the film thickness of the light emitting layer 81 varies among the pixels, the luminance varies among the pixels.
[0005]
Accordingly, in order to improve the coverage of each pixel member, it is known that the interlayer insulating film 85 disposed under the anode electrode 84A is planarized by reflow treatment to suppress the step. (For example, patent document 1).
[0006]
[Patent Document 1]
JP 2001-56650 A
[0007]
[Problems to be solved by the invention]
However, a step of about 0.2 μm may remain on the anode electrode 84A obtained by the reflow process, for example. Therefore, for example, in an organic EL display whose light emitting layer is made of a low molecular material and made of an organic material, the coverage of each pixel member can be sufficiently improved by using the reflow process. However, in an organic EL display in which the light emitting layer is made of a polymer material and is made of an organic material, the step of the pixel electrode is required to be about 0.02 μm or less. Therefore, in an organic EL display in which the light emitting layer is made of a polymer material and is made of an organic material, it is difficult to improve the required coverage of each pixel member even if reflow processing is used.
[0008]
SUMMARY An advantage of some aspects of the invention is that it provides an electro-optical device and an electronic apparatus that can improve display quality by maintaining sufficiently good coverage. is there.
[0009]
[Means for Solving the Problems]
The electro-optical device of the present invention is formed on a substrate, a light emitting layer formed on the substrate and emitting light according to a signal level of a data signal, and between the substrate and the light emitting layer. In an electro-optical device comprising: a wiring layer on which wiring constituting a driving element that controls supply of power according to a signal level of a data signal is formed; the wiring layer includes the same wiring in an exclusive region of the wiring An insulating film having a film thickness equal to the film thickness is provided.
[0010]
According to this, since the wiring constituting the wiring layer and the insulating film having a film thickness that matches the film thickness of the wiring are formed in the exclusive region at the position where the wiring is formed, the wiring layer is flattened. can do. Therefore, the coverage of the layer formed above the wiring layer can be improved. As a result, for example, when the electrode constituting the electro-optic element is formed above the wiring layer, the electrode can be formed flat, and accordingly, variations in the light emitting layer can be suppressed. Therefore, an electro-optical device with excellent display quality can be provided.
[0011]
In this electro-optical device, there may be a plurality of wiring layers, and an interlayer insulating film may be formed between the plurality of wiring layers.
According to this, in a so-called electro-optical device having a multilayer wiring structure in which a plurality of wiring layers are formed via an interlayer insulating film, coverage of a layer formed above the wiring layer can be improved. .
[0012]
The electro-optical device of the present invention is formed on a substrate, a light emitting layer formed on the substrate and emitting light according to a signal level of a data signal, and between the substrate and the light emitting layer. Formed between each of the plurality of wiring layers formed with wirings constituting a driving element that controls the supply of power according to the signal level of the data signal, and the wiring layers are electrically connected to each other. And an interlayer insulating film having a hole that constitutes a contact portion for connection, the wiring layer formed on the interlayer insulating film constitutes a contact portion of the interlayer insulating film A conductive material having the same thickness as that of the interlayer insulating film is disposed in the hole, and is formed on the interlayer insulating film that has been planarized.
[0013]
According to this, even if the hole constituting the contact portion is formed, the wiring layer formed on the interlayer insulating film is planarized. Therefore, the coverage of the layer formed above the insulating layer can be improved. As a result, for example, when the electrode constituting the electro-optic element is formed above the insulating layer, the electrode can be formed flat, and accordingly, variations in the light emitting layer can be suppressed. Therefore, an electro-optical device with excellent display quality can be provided.
[0014]
In addition, since the insulating layer can be planarized, for example, when a planarizing insulating film for planarizing an electrode of a light emitting layer formed on the insulating layer is formed, the planarizing insulating film The film thickness can be reduced. Therefore, the disconnection in the planarization insulating film and the increase in electrical resistance can be suppressed by the amount of the film thickness. As a result, the yield of the electro-optical device can be improved.
[0015]
In this electro-optical device, the hole may be a contact hole.
Accordingly, the insulating layer of the electro-optical device having a structure in which the contact portion is formed by embedding a conductive material in the contact hole can be planarized.
[0016]
In this electro-optical device, the light emitting layer may be an organic EL element made of an organic material.
According to this, in the electro-optical device in which the light emitting layer is made of an organic material, for example, it is possible to suppress the occurrence of a step generated on the electrode of the electro-optical element formed above the wiring layer or the insulating layer. it can.
[0017]
In the electro-optical device, the organic material may be made of a polymer material.
According to this, since the wiring layer or the insulating layer can be planarized, for example, a step generated on the electrode of the light emitting layer can be reduced. As a result, variations in the thickness of the light emitting layer formed on the electrode can be suppressed. Therefore, even when a light emitting layer made of a polymer organic material is formed on the electrode, variation in the film thickness can be suppressed. As a result, it is possible to improve the display quality of the electro-optical device in which the light emitting layer is made of a polymer organic material.
[0018]
In this electro-optical device, the organic material may be composed of a low molecular material.
According to this, since the wiring layer or the insulating layer can be planarized, for example, a step generated on the electrode of the light emitting layer can be reduced. As a result, variations in the thickness of the light emitting layer formed on the electrode can be suppressed. Therefore, even when a light emitting layer made of a low molecular organic material is formed on the electrode, variations in the film thickness can be suppressed. As a result, it is possible to improve the display quality of the electro-optical device in which the light emitting layer is made of a low molecular organic material.
[0019]
In the electro-optical device, the light emitting layer may be formed using an ink jet method.
According to this, in the electro-optical device in which the light emitting layer is formed by using the ink jet method, a step generated on the electrode that supplies power to the electro-optical element can be suppressed. Accordingly, variations in the thickness of the light emitting layer can be suppressed accordingly.
[0020]
The electronic apparatus of the present invention includes the electro-optical device described above.
According to this, it is possible to provide an electronic apparatus including an electro-optical device with improved display quality by suppressing the occurrence of display unevenness by the amount of planarization of the wiring layer or the insulating layer.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments in which the present invention is applied to an organic EL display will be described below with reference to the drawings. Each embodiment shows one mode of the present invention, does not limit the present invention, and can be arbitrarily changed within the scope of the technical idea of the present invention. Furthermore, in each figure shown below, in order to make each layer and each member large enough to be recognized on the drawing, the scale is varied for each layer and each member.
(First embodiment)
1st Embodiment which actualized this invention is described according to FIGS. FIG. 1 is a block diagram for explaining an electrical configuration of an organic EL display. FIG. 2 is a circuit diagram showing an electrical configuration of the display panel unit and the data line driving circuit. FIG. 3 is a circuit diagram of the pixel.
[0022]
As shown in FIG. 1, the organic EL display 10 includes a signal generation circuit 11, a display panel unit 12, a scanning line driving circuit 13, and a data line driving circuit 14. The signal generation circuit 11, the scanning line driving circuit 13, and the data line driving circuit 14 of the organic EL display 10 may be configured by independent electronic components. For example, each of the signal generation circuit 11, the scanning line driving circuit 13, and the data line driving circuit 14 may be configured by a one-chip semiconductor integrated circuit device. Further, all or a part of the signal generation circuit 11, the scanning line driving circuit 13, and the data line driving circuit 14 may be configured by a programmable IC chip, and the function may be realized by software by a program written in the IC chip. Good.
[0023]
The signal generation circuit 11 receives a clock pulse CP and image digital data D supplied from an external device (not shown). The signal generation circuit 11 generates a horizontal synchronization signal HSYNC and a vertical synchronization signal VSYNC based on the clock pulse CP. The signal generation circuit 11 outputs the generated horizontal synchronization signal HSYNC to the scanning line driving circuit 13 and outputs the vertical synchronization signal VSYNC to the data line driving circuit 14. Further, the signal generation circuit 11 outputs the image digital data D to the data line driving circuit 14.
[0024]
As shown in FIG. 2, the display panel unit 12 includes n scanning lines Y1, Y2,..., Yn extending along the row direction. Further, the display panel unit 12 includes m data lines X1, X2,..., Xm extending along the column direction. Pixels 20 are formed at positions corresponding to the intersections of the scanning lines Y1, Y2,..., Yn and the data lines X1, X2,.
[0025]
Furthermore, the display panel unit 12 includes m power lines Lo extending in parallel with the data lines X1, X2,. The power supply voltage Vo is supplied to all the power supply lines Lo.
[0026]
Each pixel 20 is connected to the scanning line driving circuit 13 via a corresponding scanning line Y1, Y2,. Each pixel 20 is connected to the data line driving circuit 14 via corresponding data lines X1, X2,..., Xm. Further, each pixel 20 is connected to a power supply line Lo.
[0027]
Each of the pixels 20 includes a driving transistor Qd, a switching transistor Qsw, a holding capacitor Co, and an organic EL element OLED, as shown in FIG. FIG. 3 is an equivalent circuit diagram of the pixel 20 formed at a position corresponding to the intersection of the nth scanning line Yn and the mth data line Xm. Since all the electrical configurations of the pixels 20 are the same, only the pixels 20 formed at positions corresponding to the intersections of the nth scanning line Yn and the mth data line Xm will be described below for convenience of explanation. The description of other pixels 20 will be omitted.
[0028]
The drive transistor Qd is usually composed of a TFT (Thin Film Transistor). The drive transistor Qd has a P-type conductivity in this embodiment. The conductivity type of the switching transistor Qsw is N-type in this embodiment.
[0029]
The drain of the switching transistor Qsw is connected to the data line Xm. The gate of the switching transistor Qsw is connected to the scanning line Yn. The source of the switching transistor Qsw is connected to the gate of the drive transistor Qd. A holding capacitor Co is connected between the gate and source of the driving transistor Qd. The source of the driving transistor Qd is connected to the power supply line Lo. The drain of the driving transistor Qd is connected to the anode E1 of the organic EL element OLED. The cathode E2 of the organic EL element OLED is grounded. In this embodiment, the organic EL element OLED is an organic EL element having a light emitting layer made of a polymer material and made of an organic material.
[0030]
The scanning line driving circuit 13 generates scanning signals SC1, SC2,. Each of the scanning signals SC1, SC2,..., SCn is a voltage signal having an L level and an H level. Further, the scanning line driving circuit 13 sequentially drives the scanning lines Y1, Y2,..., Yn by sequentially outputting H level scanning signals to the respective scanning lines Y1, Y2,..., Yn according to the horizontal synchronization signal HSYNC. .
[0031]
As shown in FIG. 2, the data line driving circuit 14 includes a plurality of single line drivers 14a. Each of the plurality of single line drivers 14a is connected to a corresponding data line X1, X2,. Each single line driver 14a receives the image digital data D output from the signal generation circuit 11. Each single line driver 14a creates data signals D1, D2,..., Dm, which are analog voltage signals of a level corresponding to the magnitude of the input image digital data D. The single line driver 14a receives the data signals D1, D2,..., Dm through the corresponding data lines X1, X2,..., Xm according to the vertical synchronization signal VSYNC output from the signal generation circuit 11. Output to 20 at once.
[0032]
When the scanning line driving circuit 13 outputs an H level scanning signal to one scanning line among the scanning lines Y1, Y2,..., Yn in accordance with the horizontal synchronization signal HSYNC, one line connected to the scanning line is output. Each of the switching transistors Qsw of all the pixels 20 is turned on. At this time, the data signals D1, D2,..., Dm are simultaneously output from the single line drivers 14a of the data line driving circuit 14 through the corresponding data lines X1, X2,. Then, a data signal is supplied to each holding capacitor Co of all the pixels 20 of the one row where the switching transistor Qsw is turned on. As a result, the internal state (charge amount of the holding capacitor Co) of the pixel 20 is set in the pixel 20 according to the data signal, and the conductivity of the driving transistor Qd is controlled accordingly. As a result, a driving current Iel having a level corresponding to the conductivity is supplied to the organic EL element OLED, and the organic EL element OLED emits light with a luminance corresponding to the current level of the driving current Iel.
[0033]
Thereafter, the data signals D1, D2,..., Dm are supplied to the respective pixels 20 by sequentially selecting the respective scanning lines Y1, Y2,..., Yn, and each organic EL element OLED corresponds to the current level of the drive current Iel. Emits light with high brightness. In this way, an image corresponding to the data signals D1, D2,..., Dm is displayed on the display panel unit 12.
[0034]
Next, the structure of the display panel unit 12 will be described with reference to FIGS. FIG. 4 is a partial top view of the metal frame MP constituting the drive transistor Qd and the power supply line Lo.
[0035]
As shown in FIG. 4, the metal frame MP is composed of a first metal frame M1 indicated by a two-dot chain line and a second metal frame M2 indicated by a solid line. The first metal frame M1 includes a gate electrode 21G that constitutes the gate of the driving transistor Qd, and a gate electrode metal frame that is connected to the gate electrode 21G and supplies the data signals D1, D2,..., Dm to the gate electrode 21G. 21GF is provided. The first metal frame M1 includes a power line metal frame VF that constitutes the power line Lo.
[0036]
The second metal frame M2 includes a drain electrode 21D that constitutes the drain of the drive transistor Qd, and a drain electrode metal frame 21DF that is connected to the drain electrode 21D and through which the drive current Iel flows. The second metal frame M2 includes a source electrode 21S that constitutes the source of the drive transistor Qd, and a source electrode metal frame that is connected to the source electrode 21S and supplies the power source voltage Vo to the / source electrode 21S. 21SF is provided. Further, the second metal frame M2 includes a gate connection electrode 21C and a signal line metal frame 21CF that is connected to the gate connection electrode 21C and supplies a data signal to the gate connection electrode 21C.
[0037]
FIG. 5 is a partial cross-sectional view of the display panel unit 12 including the metal frame MP shown in FIG. 4 and corresponds to a cross section taken along the line AA in FIG.
As shown in FIG. 5, an island-shaped silicon layer 30 is formed in a region on the glass substrate GL corresponding to a position where the drain electrode 21D, the source electrode 21S, and the gate electrode 21G are arranged. This silicon layer 30 is made of polycrystalline silicon in this embodiment. A drain region 30D is formed at a position of the silicon layer 30 facing the drain electrode 21D. Similarly, a source region 30S is formed at a position of the silicon layer 30 facing the source electrode 21S. A channel region 30C is formed between the drain region 30D and the source region 30S of the silicon layer 30.
[0038]
A gate insulating film 31 is formed on the silicon layer 30 in a region excluding the drain region 30D and the source region 30S. The gate insulating film 31 is directly formed on the glass substrate GL in a region where the silicon layer 30 is not formed.
[0039]
A first frame forming layer 32 is formed on the gate insulating film 31. The first frame forming layer 32 is a layer on which the first metal frame M1 is formed. In the first frame forming layer 32, the gate electrode 21G is formed at a position facing the channel region 30C of the silicon layer 30 with the gate insulating film 31 interposed therebetween. The gate electrode metal frame 21GF is formed on the first frame forming layer 32 in which the gate insulating film 31 is directly formed on the glass substrate GL. Further, the power supply line metal frame VF is formed on the right side of the gate electrode metal frame 21GF in the drawing. The first frame forming layer 32 is a first insulating film Z1 made of an insulating material in a region exclusive to each of the gate electrodes 21G, the gate electrode metal frame 21GF, and the power line metal frame VF. Is formed.
[0040]
The upper end surfaces of the gate electrode 21G, the gate electrode metal frame 21GF, the power supply line metal frame VF, and the first insulating film Z1 adjacent to each other (on the first frame forming layer 32 and the first frame forming layer 32). Is flattened so that the positions of the boundary surfaces with the inter-metal frame insulating film 33 formed on the metal frame substantially coincide with each other. In the present embodiment, the first insulating film Z1 is made of silicon dioxide (SiO2). ₂ ).
[0041]
An intermetal frame insulating film 33 made of an insulating material is formed on the first frame forming layer 32. The upper end surface of the inter-metal frame insulating film 33 is flattened. In this embodiment, the inter-metal frame insulating film 33 is made of silicon dioxide (SiO 2). ₂ ). A second frame forming layer 34 is formed on the intermetal frame insulating film 33. The second frame forming layer 34 is a layer on which the second metal frame M2 is formed.
[0042]
In the second frame forming layer 34, as described above, the drain electrode 21D is opposed to the drain region 30D of the silicon layer 30, and the source electrode 21S is opposed to the source region 30S of the silicon layer 30. Each is formed at a position. In the second frame forming layer 34, the gate connection electrode 21C is located at a position facing the gate electrode metal frame 21GF, and the signal line metal frame 21CF is located at a position facing the power line metal frame VF. Is formed.
[0043]
A second insulating film Z2 made of an insulating material is formed in a region exclusive of the electrodes 21D, 21S, 21C and the signal line metal frame 21CF, which is the second frame forming layer 34. ing. In the present embodiment, the second insulating film Z2 is made of silicon dioxide (SiO2). ₂ ). The second frame formation layer 34 has upper ends of the electrodes 21D, 21S, 21C, the signal line metal frame 21CF, and the second insulating film Z2 (the second frame formation layer 34 and the second frame formation). The planarization is performed so that the boundary surface with the planarization insulating film 35 formed on the layer 34 coincides.
[0044]
Further, the drain electrode 21D and the drain region 30D have a drain contact portion DCON formed by communicating the inter-metal frame insulating film 33, the first frame forming layer 32, and the gate insulating film 31 formed therebetween. Is electrically connected. Similarly, the source electrode 21S and the source region 30S have a source contact portion SCON formed by communicating the inter-metal frame insulating film 33, the first frame forming layer 32, and the gate insulating film 31 formed therebetween. It is electrically connected via. Furthermore, the gate connection electrode 21C and the gate electrode metal frame 21GF are electrically connected via a gate contact portion GCON formed through the inter-metal frame insulating film 33 formed therebetween. Yes.
[0045]
A planarization insulating film 35 is formed on the second frame formation layer 34. On the planarization insulating film 35, a reflective electrode 36, an anode electrode 37, and a first bank layer 38 are respectively formed at predetermined positions. By providing the planarizing insulating film 35 on the second frame forming layer 34, the step at the upper end of the second frame forming layer 34 is smoothed by the planarizing insulating film 35, and the step at the upper end of the planarizing insulating film 35 is formed. You can make it smaller. With these planarization structures, the step at the upper end of the planarization insulating film 35 on which the reflective electrode 36 and the anode electrode 37 are formed can be suppressed to about 0.02 μm or less.
[0046]
The reflective electrode 36 is made of a material having a high reflectance at the upper end surface. The reflective electrode 36 is usually made of a metal such as aluminum (Al) or chromium (Cr).
[0047]
The anode electrode 37 is formed on the reflective electrode 36 so as to cover the entire surface of the reflective electrode 36. The first bank layer 38 is formed so that a part of the first bank layer 38 runs over the peripheral edge of the anode electrode 37. The anode electrode 37 is an electrode layer corresponding to the anode E1 of the organic EL element OLED. The reflective electrode 36 and the drain electrode metal frame 21DF (see FIG. 4) connected to the drain electrode 21D are connected via a contact portion (not shown) that penetrates the planarization insulating film 35. Electrically connected. As a result, the drive current Iel flowing through the drain electrode 21D is supplied to the reflective electrode 36 via the drain electrode metal frame 21DF and the contact portion.
[0048]
In the present embodiment, the anode electrode 37 is made of ITO (Indium Tin Oxide). On the anode electrode 37, a hole transport layer 40 and a light emitting layer 41 that is a polymer material that emits light and is made of an organic material are stacked. The hole transport layer 40 and the light emitting layer 41 constitute an organic EL film EF.
[0049]
The first bank layer 38 is hydrophilic and made of an insulating material. The first bank layer 38 is typically SiO. ₂ TiO ₂ It is made of an inorganic material such as SiN. The first bank layer 38 is formed on the peripheral edge of the anode electrode 37. A second bank layer 39 is formed on the first bank layer 38. The first and second bank layers 38 and 39 include a hole transport layer 40, a light emitting layer 41, and between the hole transport layer and the light emitting layer formed adjacent to the hole transport layer 40 and the light emitting layer 41. It is partitioned.
[0050]
An electron injection layer 42 and a transparent cathode electrode 43 are laminated over the entire surface of the light emitting layer 41 and the second bank layer 39. The electron injection layer 42 is made of a light transmissive material. The transparent cathode electrode 43 is made of a light transmissive conductive material. The transparent cathode electrode 43 is an electrode layer corresponding to the cathode E2 of the organic EL element OLED. The reflective electrode 36, the anode electrode 37, the organic EL film EF, the electron injection layer 42, and the transparent cathode electrode 43 constitute the organic EL element OLED.
[0051]
A transparent sealing film 44 made of a light transmissive insulating material is formed over the entire surface of the transparent cathode electrode 43.
In this way, a so-called top emission type organic EL display in which light emitted from the organic EL film EF is emitted from the transparent cathode electrode 43 facing the glass substrate GL is configured. The organic EL display 10 has a so-called multilayer wiring structure including first and second frame forming layers 32 and 34.
[0052]
In the display panel unit 12 configured as described above, the upper end surfaces of the gate electrodes 21G, the gate electrode metal frame 21GF, the power line metal frame VF, and the first insulating film Z1 are flattened as described above. Has been. Therefore, the flatness of the inter-metal frame insulating film 33 formed on the first frame forming layer 32 can be increased. Further, the upper end surface of the inter-metal frame insulating film 33 is flattened. Accordingly, the flatness of the second frame forming layer 34 formed on the inter-metal frame insulating film 33 can be increased.
[0053]
Further, the upper end surface of the second frame forming layer 34 is flattened. Accordingly, the flatness of the planarization insulating film 35 formed on the second frame formation layer 34 can be increased.
[0054]
Thus, since the flatness of each of the first and second frame forming layers 32 and 34 and the inter-metal frame insulating film 33 formed under the planarizing insulating film 35 is enhanced, the planarizing insulating film The flatness of each reflective electrode 36 and anode electrode 37 constituting the organic EL element OLED formed on the surface 35 can be increased. As a result, since the step of the anode electrode 37 can be set to 0.02 μm or less, for example, the coverage of the pixel member such as the organic EL element OLED can be kept sufficiently good. Therefore, as in this embodiment, even if the light emitting layer 41 is an organic EL element OLED made of a polymer material and an organic material, the anode electrode 37 and the transparent cathode electrode 43 are short-circuited, There is no variation in the film thickness of the light emitting layer 41 and the hole transport layer 40 in each pixel 20. Therefore, an organic EL display having excellent display quality can be provided.
[0055]
Further, since the flatness of each of the first and second frame forming layers 32 and 34 and the inter-metal frame insulating film 33 formed under the planarizing insulating film 35 is enhanced, Even if the film thickness is reduced, the flatness of each reflective electrode 36 and anode electrode 37 constituting the organic EL element OLED formed on the planarization insulating film 35 can be increased. Further, by reducing the thickness of the planarization insulating film 35, the contact hole for forming a contact portion for electrically connecting the anode electrode 37 or the reflective electrode 36 and the drain electrode metal frame 21DF of the driving transistor Qd is shortened. Therefore, the yield of the organic EL display can be improved accordingly.
[0056]
Next, the manufacturing method of the organic EL display 10 of this embodiment is demonstrated according to FIGS. 6 to 10 are cross-sectional views of the display panel unit 12 including the pixels 20 shown in FIG.
[0057]
First, silicon dioxide (SiO 2) is formed on a glass substrate GL using a CVD method or the like. ₂ ) And then using the plasma CVD method or the like, the silicon dioxide (SiO 2) ₂ ) Is made amorphous, and then polycrystalline silicon is formed by growing crystal grains by laser annealing or rapid heating. Then, the polycrystalline silicon is patterned by a photolithography method to form an island-shaped silicon layer 30 shown in FIG. In the present embodiment, the silicon layer 30 has a thickness of about 50 nm.
[0058]
Next, as shown in FIG. 6B, silicon dioxide (SiO 2) is formed on the silicon layer 30 and the glass substrate GL. ₂ The gate insulating film 31 having a film thickness of about 50 nm is formed. The gate insulating film 31 is formed by a plasma CVD method, a thermal oxidation method, or the like.
[0059]
Thereafter, as shown in FIG. 6C, the first metal frame M1 is formed at a predetermined position on the gate insulating film 31 by using a sputtering method. That is, the gate electrode 21G is disposed on the gate insulating film 31 with the silicon layer 30 formed below, and the gate electrode metal frame 21GF is disposed on the gate insulating film 31 with the glass substrate GL formed on the lower layer. To form. Further, the power supply line metal frame VF is formed on the gate insulating film 31 on which the glass substrate GL is formed in the lower layer, and on the right side of the gate electrode metal frame 21GF in the drawing. At this time, in this embodiment, the gate electrode 21G, the gate electrode metal frame 21GF, and the power line metal frame VF each have a film thickness T1 of about 500 nm.
[0060]
Next, as shown in FIG. 6D, an insulating layer 32a is formed over the entire surface of the previously formed gate insulating film 31, gate electrode 21G, gate electrode metal frame 21GF, and power line metal frame VF. . The thickness T2 of the insulating layer 32a is formed to be larger than the thickness T1. In the present embodiment, the insulating layer 32a is made of silicon dioxide (SiO2). ₂ ).
[0061]
After that, the upper surface of the insulating layer 32a is etched in this embodiment using CMP or chemical mechanical polishing (CMP), as shown in FIG. 7A, and the gate electrode 21G previously formed with the insulating layer 32a. Is flattened until the upper end faces coincide with each other. Further, the insulating layer 32a is flattened and flattened until the gate electrode metal frame 21GF and the upper end surfaces of the power supply line metal that have been formed previously coincide with each other. Thus, silicon dioxide (SiO 2) is formed in the first frame forming layer 32 and exclusive to the gate electrodes 21G, the gate electrode metal frame 21GF, and the power line metal frame VF. ₂ The first insulating film Z1 is formed. The first frame forming layer 32 is configured by the gate electrode 21G, the gate electrode metal frame 21GF, the power supply line metal frame VF, and the first insulating film Z1.
[0062]
By disposing the first insulating film Z1 in this way, the first frame forming layer 32 having a high flatness at the upper end surface can be formed.
Thereafter, as shown in FIG. 7B, an insulating layer 33a is formed on the first frame forming layer 32 by CVD. Then, by etching the formed insulating layer 33a, as shown in FIG. 7C, the first insulating film Z1 and the left insulating film 33a are formed on the left and right sides through the position where the gate electrode 21G is formed. A drain contact hole HD and a source contact hole HS are formed so as to open through the gate insulating film 31. Further, by etching the formed insulating layer 33a, a hole was formed at the position where the previously formed gate electrode metal frame 21GF was formed up to the upper end surface of the gate electrode metal frame 21GF. A gate contact hole HG is formed.
[0063]
Thereafter, as shown in FIG. 8A, a conductive layer MT made of a conductive material is formed over the insulating layer 33a, the silicon layer 30, and the gate electrode metal frame 21GF. At this time, the conductive layer MT is formed so that the film thickness T3 is larger than the depth d1 of the drain contact hole HD and the source contact hole HS and the gate contact hole HG. Accordingly, in this state, each of the drain contact hole HD, the source contact hole HS, and the gate contact hole HG is filled with the conductive material up to a position higher than each upper end portion thereof. In the present embodiment, the conductive layer MT is made of aluminum (Al).
[0064]
Subsequently, in this embodiment, using the etching process or CMP (chemical mechanical polishing), as shown in FIG. 8B, each of the drain contact holes HD, the source contact holes HS, and the gate contacts. The conductive layer MT is flattened until the aluminum (Al) filled in the holes HG matches each upper end surface of the insulating layer 33a formed earlier. As a result, aluminum (Al) is buried in each drain contact hole HD, source contact hole HS, and gate contact hole HG to form each drain contact portion DCON, source contact portion SCON, and gate contact portion GCON.
[0065]
By doing so, the inter-metal frame insulating film 33 is formed. At this time, as described above, the inter-metal frame insulating film 33 having a high flatness at the upper end surface can be formed by performing the planarization.
[0066]
Thereafter, as shown in FIG. 8C, the drain electrode 21D having a thickness of T4 on the inter-metal frame insulating film 33 and on the drain contact portion DCON, the source contact portion SCON, and the gate contact portion GCON, A source electrode 21S and a gate connection electrode 21C are formed. A signal line metal frame 21CF is formed on the inter-metal frame insulating film 33 and above the previously formed power supply line metal frame VF. Each film thickness T4 is about 500 nm.
[0067]
Subsequently, as shown in FIG. 9A, the film thickness made of an insulating material on the inter-metal frame insulating film 33, the drain electrode 21D, the source electrode 21S, the gate connection electrode 21C, and the signal line metal frame 21CF. An insulating layer 34a of T5 is formed. At this time, the insulating layer 34a is formed so that the film thickness T5 is larger than the film thickness T4 of the drain electrode 21D, the source electrode 21S, the gate connection electrode 21C, and the signal line metal frame 21CF. Therefore, in this state, each recess S formed by each of the electrodes 21D, 21S, 21C and the signal line metal frame 21CF is filled with the insulating material up to a position higher than its upper end. In the present embodiment, the insulating layer 34a is made of silicon dioxide (SiO2). ₂ ).
[0068]
Subsequently, in this embodiment, as shown in FIG. 9B, the insulating material filled in the respective recesses S is formed first by using an etching process or CMP (chemical mechanical polishing). The drain electrode 21D, the source electrode 21S, the gate connection electrode 21C, and the power supply line metal frame VF are flattened until the positions of the upper end surfaces thereof coincide. In this way, the second frame forming layer 34 is configured. At this time, as described above, it is possible to form the second frame forming layer 34 having a high flatness on the upper end surface by flattening.
[0069]
Next, as shown in FIG. 9C, a planarization insulating film 35 made of an insulating material is formed on the second frame formation layer 34. In the present embodiment, the planarization insulating film 35 is made of silicon dioxide (SiO 2 ₂ ). Thereafter, the planarization insulating film 35 is planarized using CMP (Chemical Mechanical Polishing) or the like. The planarization insulating film 35 has a thickness of about 2000 nm. The planarization insulating film 35 is then formed with a contact hole (not shown) by dry etching or the like, and the drain electrode metal frame 21DF connected to the drain electrode 21D by filling the contact hole with a conductive material. A contact portion (not shown) is formed between the reflective electrode 36 or the anode electrode 37 formed on the planarizing insulating film 35 (see FIG. 4). As a result, the drain electrode metal frame 21DF of the drain electrode 21D and the reflective electrode 36 or the anode electrode 37 are electrically connected.
[0070]
Thereafter, the first and second bank layers 38 and 39, the reflection electrode 36, the anode electrode 37, the hole transport layer 40, the light emitting layer 41, and the electron injection are formed on the planarization insulating film 35 by using various known film forming methods. The layer 42 and the transparent cathode electrode 43 are formed at predetermined positions, respectively. Finally, the transparent sealing film 44 is formed on the transparent cathode electrode 43, whereby the organic EL display 10 is manufactured.
[0071]
In addition, the board | substrate as described in a claim respond | corresponds to the glass substrate GL in this embodiment, for example. Further, the drive element described in the claims corresponds to, for example, the drive transistor Qd in the present embodiment. Furthermore, the wiring layer described in the claims corresponds to, for example, the first frame forming layer 32 or the second frame forming layer 34 in the present embodiment. The electro-optical device described in the claims corresponds to, for example, the organic EL display 10 in the present embodiment.
[0072]
In addition, the insulating film described in the claims corresponds to, for example, the first insulating film Z1 or the second insulating film in the present embodiment. Furthermore, the contact portion described in the claims corresponds to, for example, the drain contact portion DCON, the source contact portion SCON, or the gate contact portion GCON in the present embodiment. Further, the holes described in the claims correspond to, for example, the drain contact hole HD, the source contact hole HS, or the gate contact hole HG in the present embodiment. Further, the electro-optical element described in the claims corresponds to, for example, the organic EL element OLED in the present embodiment. The conductive material described in the claims corresponds to, for example, the conductive layer MT in the present embodiment.
[0073]
According to the embodiment, the following features can be obtained.
(1) In the above-described embodiment, the upper end surfaces of the gate electrode 21G, the gate electrode metal frame 21GF, the power line metal frame VF, and the first insulating film Z1 formed in the exclusive region thereof coincide with each other. By flattening, the first frame forming layer 32 was flattened. Further, the upper end surface of the inter-metal frame insulating film 33 formed on the first frame forming layer 32 is planarized. Furthermore, the upper end surfaces of the electrodes 21D, 21S, 21C and the signal line metal frame 21CF formed on the inter-metal frame insulating film 33 and the second insulating film Z2 formed in the exclusive region are respectively The second frame forming layer 34 was flattened by flattening to match. A planarization insulating film 35 is formed on the second frame formation layer 34.
[0074]
Thus, since the flatness of each of the first and second frame forming layers 32 and 34 and the inter-metal frame insulating film 33 formed under the planarizing insulating film 35 is enhanced, the planarizing insulating film The flatness of each reflective electrode 36 and the anode electrode 37 which comprise the organic EL element OLED formed on 35 can be made high. As a result, the step of the anode electrode 37 can be made 0.02 μm or less, so that the coverage of the pixel member such as the organic EL element OLED can be kept sufficiently good. Therefore, an organic EL display having excellent display quality can be provided.
[0075]
(2) In the embodiment, the flatness of each of the first and second frame forming layers 32 and 34 and the inter-metal frame insulating film 33 formed below the planarizing insulating film 35 is increased. Even if the thickness of the planarization insulating film 35 is reduced, the flatness of each reflective electrode 36 and anode electrode 37 constituting the organic EL element OLED formed on the planarization insulating film 35 can be increased. Further, by reducing the thickness of the planarization insulating film 35, the contact hole for forming a contact portion for electrically connecting the anode electrode 37 or the reflective electrode 36 and the drain electrode metal frame 21DF of the driving transistor Qd is shortened. Therefore, the yield of the organic EL display can be improved accordingly.
(Second Embodiment)
Next, application of the electronic apparatus of the organic EL display 10 as the electro-optical device described in the first embodiment will be described with reference to FIG. The organic EL display 10 can be applied to various electronic devices such as a mobile personal computer, a mobile phone, and a digital camera.
[0076]
FIG. 11 is a perspective view showing the configuration of a mobile personal computer. In FIG. 11, a personal computer 70 includes a main body 72 having a keyboard 71 and a display unit 73 using the organic EL display 10. Even in this case, the display unit 73 using the organic EL display 10 exhibits the same effect as the first embodiment.
[0077]
In addition, embodiment of invention is not limited to the said embodiment, You may implement as follows.
In the first embodiment, the first frame forming layer 32, the inter-metal frame insulating film 33, and the second frame forming layer 34 are planarized using an etching process or CMP. Alternatively, the first frame forming layer 32, the inter-metal frame insulating film 33, and the second frame forming layer 34 may be planarized using only CMP. Further, the first frame forming layer 32, the inter-metal frame insulating film 33, and the second frame forming layer 34 may be planarized using lift-off. By doing in this way, the same effect as the above-mentioned embodiment can be produced.
[0078]
In each of the above embodiments, the electro-optical device is embodied as the organic EL display 10 whose light-emitting layer is composed of organic EL elements. However, the electro-optical device is not limited to this, and any electro-optical device may be used. You may adapt to an optical apparatus.
[0079]
In each of the above embodiments, the electro-optical device is embodied as the organic EL display 10 in which the light emitting layer is made of a polymer material and is made of an organic material. The layer may be embodied in an organic EL display having a low molecular material and an organic material.
[0080]
In each of the above embodiments, the top emission type organic EL display 10 is embodied. However, the embodiment may be applied to a so-called bottom emission type organic EL display.
[0081]
In each of the above embodiments, the method for forming each layer is not limited to the method described in the above embodiment, and may be formed using other methods.
In each of the above embodiments, the present invention is applied to the organic EL display 10 in which the pixel 20 is configured by the driving transistor Qd having the silicon layer 30 formed of polysilicon. This may be applied to an organic EL display in which the pixel 20 is configured by a driving transistor having a silicon layer composed of a single crystal.
[Brief description of the drawings]
FIG. 1 is a block diagram for explaining an electrical configuration of an organic EL display.
FIG. 2 is a circuit diagram showing an electrical configuration of a display panel unit and a data line driving circuit.
FIG. 3 is a circuit diagram of a pixel.
FIG. 4 is a partial top view of a metal frame constituting a drive transistor and a power supply line.
5 is a partial cross-sectional view of a display panel unit including a metal frame along the line AA in FIG. 4;
6A, 6B, 6C, and 6D are views for explaining a method of manufacturing a display panel unit.
FIGS. 7A, 7B, and 7C are views for explaining a method of manufacturing a display panel unit. FIGS.
8A, 8B, and 8C are views for explaining a method for manufacturing a display panel unit.
FIGS. 9A, 9B, and 9C are views for explaining a method for manufacturing a display panel unit. FIGS.
FIG. 10 is a diagram for explaining a method of manufacturing the display panel unit.
FIG. 11 is a perspective view showing a configuration of a mobile personal computer for explaining a second embodiment.
FIG. 12 is a partial cross-sectional view of a conventional display panel unit.
[Explanation of symbols]
DCON: drain contact portion as contact portion, GCON: gate contact portion as contact portion, GL: glass substrate as substrate, HD ... drain contact hole as hole, HG ... gate contact hole as hole, HS ... Source contact hole as hole, MT ... conductive layer as conductive material, OLED ... organic EL element as electro-optic element, Qd ... drive transistor as drive element, SCON ... source contact part as contact part, Z1 ... insulation First insulating film as a film, Z2 ... Second insulating film as an insulating film, 10 ... Organic EL display as an electro-optical device, 32 ... First frame forming layer as a wiring layer, 33 ... As an interlayer insulating film Metal frame insulating film, 34 ... second frame forming layer as wiring layer, 1 ... emitting layer, 70 ... mobile personal computer as an electronic apparatus.

Claims

A substrate,
A light emitting layer formed on the substrate and emitting light according to a signal level of a data signal;
An electro-optic comprising: a wiring layer formed between the substrate and the light emitting layer, wherein the light emitting layer includes a wiring that constitutes a drive element that controls supply of electric power according to a signal level of the data signal. In the device
The electro-optical device, wherein the wiring layer includes an insulating film having a film thickness equal to a film thickness of the wiring in an exclusive region of the wiring.

The electro-optical device according to claim 1.
An electro-optical device comprising a plurality of wiring layers, and an interlayer insulating film formed between the plurality of wiring layers.

A substrate,
A light emitting layer formed on the substrate and emitting light according to a signal level of a data signal;
A plurality of wiring layers formed between the substrate and the light emitting layer, wherein the light emitting layer is formed with a wiring that constitutes a drive element that controls supply of power according to a signal level of the data signal;
In an electro-optical device comprising an interlayer insulating film having a hole that is formed between each of the plurality of wiring layers and forms a contact portion for electrically connecting the wiring layers to each other.
The wiring layer formed on the interlayer insulating film is planarized by disposing a conductive material having the same film thickness as the interlayer insulating film in a hole constituting a contact portion of the interlayer insulating film. An electro-optical device formed on an insulating film.

The electro-optical device according to claim 3.
The electro-optical device, wherein the hole is a contact hole.

The electro-optical device according to any one of claims 1 to 4,
The electro-optical device, wherein the light emitting layer is an organic EL element made of an organic material.

The electro-optical device according to claim 5.
The electro-optical device is characterized in that the organic material is made of a polymer material.

The electro-optical device according to claim 5.
The electro-optical device is characterized in that the organic material is composed of a low-molecular material.

The electro-optical device according to any one of claims 1 to 4,
The electro-optical device is characterized in that the light emitting layer is formed using an ink jet method.

An electronic apparatus comprising the electro-optical device according to claim 1.