JP2005019585A

JP2005019585A - Semiconductor device and its manufacturing method

Info

Publication number: JP2005019585A
Application number: JP2003180611A
Authority: JP
Inventors: Toshiyuki Takewaki; 利至竹脇; Hiroyuki Kunishima; 浩之國嶋; Hidemitsu Aoki; 秀充青木; Hiroaki Tomimori; 浩昭富盛; Nobuo Koucho; 伸夫弘長
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-06-25
Filing date: 2003-06-25
Publication date: 2005-01-20

Abstract

<P>PROBLEM TO BE SOLVED: To protect the surface of the film of a low dielectric constant without increasing a parasitic capacity between interconnections to stably exhibit the properties of the film, to prevent defective filling of a wiring material, and to suppress variations of wire resistance and RC time constant, in a semiconductor device including metal interconnections and its manufacturing method. <P>SOLUTION: The semiconductor device has such an interconnection structure that an upper copper interconnection 122 is embedded in a ladder-oxide film 112 of an insulation film between interconnections. Top faces of the ladder-oxide film 112 and of the upper copper interconnection 122 are flush with each other and form the same plane. Near the top face of the ladder-oxide film 112 and on the side face of the upper copper interconnection 122, a reforming layer 120 for the ladder-oxide film 112 is formed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、金属配線を含む半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、素子の高集積化および高速動作化の要請から、金属配線の材料として銅が広く用いられるようになってきた。銅は、従来用いられてきたアルミニウムに比べ、抵抗が低く、エレクトロマイグレション耐性にも優れるという特徴を有している。
【０００３】
こうした銅を用いた配線構造は、特許文献１および特許文献２に記載されているように、銅膜形成後、ＣＭＰ（化学的機械的研磨）を行う、いわゆるダマシンプロセスにより形成される。以下、ダマシンプロセスによる従来の銅配線構造の形成工程について説明する。以下では、配線間絶縁膜として、梯子型水素化シロキサン構造を有するラダーオキサイド膜（特許文献３）を採用した例について説明する。
【０００４】
はじめに図５（ａ）に示すような配線構造を形成する。この配線構造は、不図示のシリコン基板上に積層された絶縁膜中に、下部銅配線１１１およびその上部に接続するビアプラグ１１８が形成された構造となっている。図示したように、シリコン酸化膜１００上に、ＳｉＣＮ膜１０２（膜厚３０〜１００ｎｍ）、ラダーオキサイド膜１０４（膜厚１５０〜３００ｎｍ）からなる配線間絶縁膜が形成され、その上に、ＳｉＣＮからなる拡散防止膜１０６（膜厚３０〜１００ｎｍ）が形成されている。そして、その上部にＳｉＯ_２からなる層間絶縁膜１０８（膜厚２００〜４００ｎｍ）が形成されている。層間絶縁膜１０８およびビアプラグ１１８の上部には、拡散防止膜１１０（膜厚３０〜１００ｎｍ）、ラダーオキサイド膜１１２（膜厚１５０〜３００ｎｍ）および保護膜１１３（膜厚５０〜１００ｎｍ）がこの順で積層している。
【０００５】
図５（ａ）の状態から、保護膜１１３上に所定の開口部を有するレジスト膜１２１を形成する（図５（ｂ））。つづいて図６（ａ）に示すように、レジスト膜１２１をマスクとして、保護膜１１３およびラダーオキサイド膜１１２を順次ドライエッチングし、配線溝１１９を形成する。このとき拡散防止膜１１０が溝形成のためのドライエッチングのストッパー膜となる。その後、レジスト膜１２１をアッシングし、剥離液による処理後、純水リンスを行い、図６（ｂ）の状態とする。このとき、配線溝側面のラダーオキサイド膜１１２がアッシングガスと反応して改質層１２０が形成される。
【０００６】
次に、拡散防止膜１１０をドライエッチングによりエッチバックしてビアプラグ１１８の上面を露出させる。このとき、配線溝側面のラダーオキサイド膜１１２がエッチングガスと反応し、改質層１２０の形成が進行する（図７（ａ））。次いで、配線溝内に堆積したエッチング残渣等を除去するため、洗浄処理を行う。洗浄処理は、有機アミンやフッ化アンモニウム等の薬液による処理の後、純水リンスにより残存薬液を除去することにより行われる。このとき、図７（ｂ）に示すように、ラダーオキサイド膜１１２の側面がサイドエッチングされる。
【０００７】
次に、全面に銅膜を成膜した後、ＣＭＰにより配線溝外部に形成された不要な銅膜を除去し、図８（ａ）に示すように上部銅配線１２２を形成する。なお、銅膜は、シード銅膜の形成後、めっき処理を行うことにより成膜される。
【０００８】
その後、図８（ｂ）に示すように、上部銅配線１２２の上部に拡散防止膜１２４を形成する。こうして、上部配線および下部配線がビアプラグで接続されたダマシン銅配線構造が形成される。
【０００９】
一方、上述したプロセスに変更を加え、図９〜図１０のようにしてダマシン銅配線構造が形成する例もある。図９は、レジスト膜１２１をマスクとして保護膜１１３、ラダーオキサイド膜１１２および拡散防止膜１１０をドライエッチングし配線溝１１９を形成した状態を示す。上述のプロセスでは、図６（ａ）において、拡散防止膜１１０をエッチングストッパーとして利用したが、ここではそのようにせず、上部の膜と一連の工程でラダーオキサイド膜１１２をエッチングする。拡散防止膜１１０の膜厚は、上記の従来例よりも薄くし、たとえば５０ｎｍ程度とする。エッチング後、レジスト膜１２１をアッシングにより除去する。このとき、図９（ｂ）に示すように配線溝側面に改質層１２０が形成されるとともに、ビアプラグ１１８表面が酸化されて銅損傷部１３０が形成される。
【００１０】
次いで、配線溝内に堆積したエッチング残渣等を除去するため、洗浄処理を行う。洗浄処理は、有機アミンやフッ化アンモニウム等の薬液による処理の後、純水リンスにより残存薬液を除去することにより行われる。このとき、図１０（ａ）に示すように、ラダーオキサイド膜１１２の側面がサイドエッチングされるとともに、銅損傷部１３０が除去されビアプラグ１１８表面に凹部が形成される。その後、前述した銅成膜、ＣＭＰ工程を経て、図１０（ｂ）に示すように上部銅配線１２２を形成する。
【００１１】
【特許文献１】
米国特許６，４４４，５６８号
【００１２】
【特許文献２】
米国特許６，１７４，８１０号
【特許文献３】
特開２００２−３７３９３６（段落０００３）
【００１３】
【発明が解決しようとする課題】
しかし、図５〜図８に示したプロセスでは、図７（ｂ）におけるサイドエッチング量が各配線溝によって相違し、この結果、図８における上部銅配線１２２の幅がばらつくこととなる。また、図７（ａ）におけるドライエッチングや図８（ａ）におけるＣＭＰにより保護膜１１３の膜厚が減少するが、この減少量がばらつく結果、できあがりの保護膜１１３膜厚にばらつきが生じる。このため、配線自体の抵抗にばらつきが生じる上、隣接配線間の寄生容量が変動し、各配線のＲＣ時定数にばらつきが生じることとなる。
【００１４】
また、図９〜図１０に示したプロセスでは、上記課題にくわえ、埋込不良の問題が生じることがある。このプロセスでは、銅膜表面がプラズマに曝されるため、図１０（ａ）のようにビアプラグ１１８表面に凹部が生じ、その後の銅成膜工程で銅の埋込不良が生じやすくなる。
【００１５】
さらに、低誘電率膜上にＳｉＯ_２等の保護膜を設ける構成では、配線間寄生容量が増大する。
【００１６】
本発明は、上記事情に鑑みなされたものであって、その目的とするところは、配線間寄生容量の増大を招くことなく低誘電率膜の表面を保護し、その膜特性を安定的に発揮させることにある。また、本発明の他の目的は、配線材料の埋込不良を防止し、配線抵抗やＲＣ時定数のばらつきを抑制する技術を提供することにある。
【００１７】
【課題を解決するための手段】
本発明によれば、半導体基板と、該半導体基板上に形成され、シリコン、酸素および水素を必須成分とする絶縁材料からなる絶縁膜と、前記絶縁膜中に埋設された金属配線とを有し、前記絶縁膜の上面と前記金属配線の上面とが同一平面をなし、前記絶縁膜の上面近傍に、前記絶縁膜の改質層が形成されたことを特徴とする半導体装置が提供される。
【００１８】
この半導体装置は、絶縁膜の上面近傍に改質層が形成されている。この改質層は、シリコン、酸素および水素を必須成分とする絶縁膜が改質したものであり、保護膜としての機能を有する。すなわち、製造プロセス中に絶縁膜の膜質が変化し、当該絶縁膜が本来有する特性を充分に発揮させることができる。また、改質層の上部に形成される膜の成膜性を向上させ、高い信頼性の半導体装置を実現することができる。
【００１９】
本発明によれば、半導体基板と、該半導体基板上に形成され、シリコン、酸素および水素を必須成分とする絶縁材料からなる絶縁膜と、前記絶縁膜中に埋設された金属配線とを有し、前記金属配線の側面に前記絶縁膜の改質部が設けられたことを特徴とする半導体装置が提供される。
【００２０】
この半導体装置では、金属配線の側面に絶縁膜の改質層が形成されている。この改質層は、金属配線を構成する金属が絶縁膜中へ拡散することを抑制する役割を果たす。これにより、信頼性の高い配線構造を安定的に実現することができる。
【００２１】
本発明に係る半導体装置において、絶縁膜の上面近傍に絶縁膜の改質層を設けるとともに、金属配線の側面に絶縁膜の改質部を設けた構成としてもよい。こうすることにより、さらに高い信頼性の配線構造を得ることができる。
【００２２】
さらに本発明によれば、半導体基板の上部に、エッチング阻止膜、絶縁膜および犠牲膜をこの順で形成する工程と、前記犠牲膜および絶縁膜を、順次、選択的にエッチングして凹部を形成し、前記エッチング阻止膜を露出させる工程と、前記凹部内に露出した前記エッチング阻止膜と、前記凹部の外部にある前記犠牲膜とを同時にエッチングして除去するとともに、前記犠牲膜が除去されて露出した前記絶縁膜表面を改質し、改質層を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００２３】
また本発明によれば、半導体基板の上部に、エッチング阻止膜、絶縁膜および犠牲膜をこの順で形成する工程と、前記犠牲膜上に、開口部を有するレジスト膜を形成する工程と、前記レジスト膜をマスクとして、前記犠牲膜および絶縁膜を、順次、選択的にエッチングして凹部を形成し、前記エッチング阻止膜を露出させる工程と、前記凹部内に露出した前記エッチング阻止膜と、前記凹部の外部にある前記犠牲膜とを同時にエッチングして除去するとともに、前記犠牲膜が除去されて露出した前記絶縁膜表面を改質し、改質層を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００２４】
本発明の半導体装置の製造方法において、前記エッチング阻止膜と前記絶縁膜とをプラズマに曝して同時にエッチングし、前記プラズマの作用により前記絶縁膜表面を改質し、前記改質層を形成する構成とすることができる。
【００２５】
上記製造方法によれば、エッチング阻止膜と、凹部の外部にある犠牲膜とを同時にエッチングして除去するとともに、犠牲膜が除去されて露出した絶縁膜表面を改質し、改質層を形成する。この改質層は、プラズマの作用が及ぶ範囲内で形成されるため、従来技術の項で示した保護膜（図８，１０中の保護膜１１３）に比べ、低誘電率かつ薄膜に形成することができる。また、保護膜としての機能も優れている。このため、寄生容量の増大を招くことなく、下地となる膜の表面を保護し、その膜特性を安定的に発揮させることができる。また、上記改質層は、エッチング阻止膜のエッチング除去工程と同時に自己整合的に形成されるため、プロセス効率の点でも優れている。
【００２６】
本発明の半導体装置の製造方法において、前記レジスト膜を除去する工程は、レジスト膜をプラズマ雰囲気中に曝して除去するとともに、前記凹部の側面に露出する前記絶縁膜を前記プラズマ雰囲気に接触させて改質する工程を含む構成とすることができる。
【００２７】
この構成によれば、絶縁膜の上部だけでなく、凹部の側面にも改質部が形成される。すなわち、金属配線の側面部にも絶縁膜改質部が形成される。このため、金属配線を構成する金属が絶縁膜中に拡散することを効果的に抑制することができる。
【００２８】
本発明の半導体装置の製造方法において、前記改質層を形成する前記工程の後、前記凹部を埋め込むように金属膜を形成する工程と、スラリーを用いて前記金属膜を化学的機械的研磨し、前記凹部外の領域における前記金属膜を除去して前記絶縁膜を露出させる工程とを含み、前記金属膜を化学的機械的研磨する工程において、露出した絶縁膜の表面を前記スラリーにより改質する構成とすることができる。
【００２９】
この構成によれば、金属膜の研磨工程において、絶縁膜上部を自己整合的に改質することができる。すなわち、前工程までで形成された、絶縁膜上部の改質層が研磨により除去されても、その後、再度、改質部が形成されることとなる。このため、保護膜が改質部により確実に保護され、絶縁膜の比誘電率の増大を抑制し、寄生容量の低減を図るとともに、改質層上部に形成される膜を安定的に形成することができる。
【００３０】
【発明の実施の形態】
本発明において、前絶縁膜は、前記絶縁膜は、シリコン、酸素および水素を必須成分とする絶縁材料からなるものとすることができ、比誘電率３以下の低誘電率膜であって、この低誘電率膜の上面近傍や構成配線側面に改質層や改質部を形成した構成としてもよい。
【００３１】
低誘電率膜としては、ＨＳＱ膜、ＭＳＱ膜、ＭＨＳＱ膜、梯子型水素化シロキサン膜、ＳｉＬＫ（登録商標）膜、ＳｉＯＦ膜、ＳｉＯＣ膜、ＳｉＯＮ膜、ベンゾシクロブテン膜が挙げられ、これらをポーラス化処理したもの等も好ましく用いられる。
この構成によれば、配線間絶縁膜の誘電率を低く抑えつつ製造安定性の良好な配線構造を実現できる。低誘電率膜を用いた配線構造では、従来、図８や図１０に示すように低誘電率膜上に保護膜を形成していた（図８，１０中の保護膜１１３）。こうすることにより、リソグラフィ工程においてレジスト形成不良を防止し、また、レジスト剥離時のアッシングによる低誘電率膜の誘電率上昇を抑制していた。しかし、こうした保護膜は低誘電率膜よりも誘電率が一般に高いため、配線間の寄生容量増大をもたらす。これに対して本発明は、こうした保護膜を設ける代わりに改質層を形成している。これにより、寄生容量の増大を招くことなく低誘電率膜の表面を保護し、その膜特性を安定的に発揮させることができる。
また、比誘電率３以下の低誘電率膜は、たとえばＳｉＯ_２膜に代表されるデンスな膜に比べてミクロなポーラスな構造を有しており、窒素化合物や水分等を膜中に吸蔵しやすい。こうした物質が吸蔵されるとレジストの解像不良を引き起こす要因となる。こうした傾向は、化学増幅型レジストにおいて特に顕著である。このように比誘電率３以下の低誘電率膜は、配線間容量を低減できる一方、レジスト解像不良を引き起こしやすいという課題を有しているところ、本発明によれば、かかる課題を効果的に解決することができる。
【００３２】
本発明において、改質部、改質層を形成する対象となる絶縁膜は、プラズマとの接触、あるいは、ＣＭＰスラリーとの接触等により、安定的に改質層を生成する特性を有することが好ましい。また、生成した改質層が、化学的安定性や機械的安定性に優れることが好ましい。こうした絶縁膜の例として、梯子型水素化シロキサンが挙げられる。
【００３３】
梯子型水素化シロキサンとは梯子型の分子構造を有するポリマーであり、配線遅延防止の観点から誘電率２．９以下のものが好ましく、また膜密度が低いものが好ましい。たとえば、膜密度が１．５０ｇ／ｃｍ^３以上１．５８ｇ／ｃｍ^３以下、波長６３３ｎｍにおける屈折率が１．３８以上１．４０以下であることが好ましい。こうした膜材料の具体例としてラダーオキサイド膜（以下、適宜Ｌ−Ｏｘ（商標）という。）等を例示することができる。
【００３４】
図１１に梯子型水素化シロキサン構造を有するＬ−Ｏｘ（商標）の構造を示す。図中、ｎは１以上の正の数である。このような構造を有するＬ−Ｏｘの物性データを図１２に示す。
【００３５】
Ｌ−Ｏｘが図１１の構造を有することは、図１３に示すＦＴ−ＩＲの観測結果により確認されている。図１３のチャートで特徴的なのは、約８３０ｃｍ^−１に現れるシャープなＳｉ−Ｈ結合であり、このスペクトルの急峻さが、Ｌ−Ｏｘが２次元構造を有することを示唆している。また２２５０ｃｍ^−１付近の高波数側にもうひとつのＳｉ−Ｈ結合のピークと想定されるものが極端に小さくなっており、このことも測定対象物質が２次元構造を有していることを示すものと考えられる。
【００３６】
Ｌ−Ｏｘは焼成条件によっても物性が変動する。このことを図１４に基づいて説明する。
【００３７】
窒素等の不活性ガス雰囲気で２００℃以上４００℃以下で焼成したＬ−Ｏｘは、以下のような特性を有している。図１４中、Ｒ．Ｉ．は６３３ｎｍの波長での屈折率を示す。屈折率は誘電率に直接影響するパラメータであり、この値は、１．３８〜１．４０の間で推移する。２００℃未満の温度および４００℃よりも高い温度では１．４０を超える値を示した。
【００３８】
また、密度は、２００℃以上４００℃以下で焼成したＬ−Ｏｘは１．５０〜１．５８ｇ／ｃｍ^３を示した。４００℃を超える温度では、１．６０ｇ／ｃｍ^３を超える値を示した。２００℃未満では測定できなかった。
【００３９】
また２００℃未満では、ＦＴＩＲスペクトルより、約３６５０ｃｍ^−１に現れるＳｉ−ＯＨ（シラノール）と想定される結合が観測された。４００℃をこえる焼成温度では、密度の上昇が顕著となる。
【００４０】
以上のことから、Ｌ−Ｏｘを含む絶縁膜の成膜の際、２００℃以上４００℃以下の雰囲気温度で焼成することにより、低誘電率の優れた特性のＬ−Ｏｘが安定的に得られることがわかる。
【００４１】
図１５は、従来知られている３次元的な構造をもつ水素化シルセスキオキサン構造のＨＳＱ（ＨｙｄｒｏｇｅｎＳｉｌｓｅｓｑｕｉｏｘａｎｅ）の分子骨格を示す（「ｓｅｍｉｃｏｎｄｕｃｔｏｒｔｅｃｈｎｏｌｏｇｙｏｕｔｌｏｏｋ１９９８年：ｐ．４３１−４３５」より引用。）。ｎは１以上の正の数である。
【００４２】
上記した２つの構造の材料は、製造プロセスにおける膜安定性が大きく相違し、Ｌ−Ｏｘの方が顕著に優れた膜安定性を示す。これは、ＨＳＱに比べてＬ−Ｏｘの方が、Ｓｉ−Ｈ減少量が少ないことによるものと考えられる。また、水素原子の結合の態様が異なることも原因となっているものと考えられる。すなわち、ＨＳＱにおいては、その立方体構造の角部分に水素原子が結合しているのに対し、Ｌ−Ｏｘでは、梯子構造の側面に水素原子が結合している。したがって、ＨＳＱの方が水素原子の周りの密度が低く、ＨＳＱの水素結合はＬ−Ｏｘに比較し反応性に富む構造となっているものと考えられる。
【００４３】
以下、本発明の好ましい実施形態について、図面を参照して説明する。この例では、上述の比誘電率２．８のラダーオキサイド膜（ＬＯｘ）を配線間絶縁膜として用いる。
【００４４】
はじめに図１（ａ）に示すような配線構造を形成する。この配線構造は、不図示のシリコン基板上に積層された絶縁膜中に、下部銅配線１１１およびその上部に接続するビアプラグ１１８が形成された構造となっている。図示したように、シリコン酸化膜１００上に、ＳｉＣＮ膜１０２（膜厚３０〜１００ｎｍ）、ラダーオキサイド膜１０４（膜厚１５０〜３００ｎｍ）からなる配線間絶縁膜が形成され、その上に、ＳｉＣＮからなる拡散防止膜１０６（膜厚３０〜１００ｎｍ）が形成されている。そして、その上部にＳｉＯ_２からなる層間絶縁膜１０８（膜厚２００〜４００ｎｍ）が形成されている。ビアプラグ１１８上には、拡散防止膜１１０（膜厚３０〜１００ｎｍ）、塗布法により形成されたラダーオキサイド膜１１２（膜厚１５０〜３００ｎｍ）およびプラズマＣＶＤ法により形成されたＳｉＯ_２からなる犠牲膜１１４（膜厚２０〜５０ｎｍ）がこの順で積層している。ＳｉＣＮ膜１０２は、下部銅配線１１１を形成する際のストッパー膜として機能する。また、拡散防止膜１０６は、ビアプラグ１１８を形成する際のストッパー膜となる。犠牲膜１１４は後の工程で除去される。
【００４５】
本実施形態では、シングルダマシンプロセスにより下層配線および上層配線がビアプラグにより接続された構造を形成する例を示す。
【００４６】
図１（ａ）の状態から、犠牲膜１１４上に所定の開口部を有するレジスト膜１１６を形成する（図１（ｂ））。つづいて図２（ａ）に示すように、レジスト膜１１６をマスクとして、犠牲膜１１４およびラダーオキサイド膜１１２を溝状にドライエッチングする。このとき拡散防止膜１１０が溝形成のためのドライエッチングのストッパー膜となる。その後、レジスト膜１１６をアッシングし、剥離液による処理後、純水リンスを行い、図２（ｂ）の状態とする。このとき、アッシング時の酸素プラズマの作用により、配線溝側面のラダーオキサイド膜１１２が改質し、改質層１２０が形成される。
【００４７】
次に、拡散防止膜１１０をドライエッチングしてビアプラグ１１８の上面を露出させるとともに、ラダーオキサイド膜１１２上の犠牲膜１１４を除去する。このプロセスにより、図３（ａ）に示すように、ラダーオキサイド膜１１２上に改質層１２０が形成される。これは、図２（ｂ）の犠牲膜１１４がエッチングにより除去されてラダーオキサイド膜１１２の表面が露出されると、露出したラダーオキサイド膜１１２がプラズマ化したエッチングガスと反応して改質層１２０が形成されるためである。すなわち、このエッチング工程で改質層１２０が自己整合的に形成される。
【００４８】
このような改質層１２０の形成は、絶縁膜材料とエッチングガスの組合せにより実現される。この例では、絶縁膜としてラダーオキサイド膜１１２を用いるとともに、エッチングガスとしてフルオロカーボン系のガスを用いているため、改質層１２０が安定的に形成される。
【００４９】
上記工程で、図３（ａ）に示すように、配線溝内にエッチング残渣１２９が堆積する。次に、配線溝内のエッチング残渣１２９などを除去して清浄化するとともに、改質層１２０の表面を洗浄する。この工程は、コリンを用いた有機アミンによる洗浄およびその後のリンス工程により行う。洗浄後の状態を図３（ｂ）に示す。
【００５０】
ここで、有機剥離のプロセスに用いる剥離液は、アミン水溶液が好ましく用いられ、コリンやアルカノールアミンの水溶液などが用いられる。フッ化アンモニウムなどのフッ酸系の薬液は改質層１２０を溶解させるため好ましくない。リンス液は、非水系のリンス液が好ましく用いられる。こうすることにより、残留アミン水溶液による改質層１２０の除去を抑制することができ、配線溝のサイドエッチングを抑制できる。ここでは、イソプロパノールを用いるが、その他、イソプロパノールの水溶液やエタノールまたはエタノール水溶液などを用いることも可能である。また、水系のリンス液であっても、オゾン溶存水等、純水よりも酸化還元電位の低いものであれば、改質層１２０の溶解を抑制できる。
【００５１】
次に、図４（ａ）に示すように、シード銅膜の形成後、めっき処理を行うことにより銅膜レジスト膜１２１を形成する。つづいて、ＣＭＰにより配線溝外部に形成された不要な銅膜を除去し、図４（ｂ）に示すように上部銅配線１２２を形成する。ＣＭＰで使用するスラリーは、研磨剤、酸化剤等含んでいる。改質層１２０は研磨され除去されるが、これにより露出したフレッシュなラダーオキサイド膜１１２表面がＣＭＰスラリーによって酸化され、再び改質層１２０が形成される。すなわち、このＣＭＰ工程において、改質層１２０が自己整合的に形成される。
【００５２】
次に、図４（ｃ）に示すように、上部銅配線１２２および改質層１２０の上部に拡散防止膜１２４を形成する。こうして、上部配線および下部配線がビアプラグで接続されたダマシン銅配線構造が形成される。この配線構造は、配線間絶縁膜であるラダーオキサイド膜１１２中に上部銅配線１２２が埋設された構造を有している。ラダーオキサイド膜１１２と上部銅配線１２２の上面は同一レベルにあって同一平面をなしている。ラダーオキサイド膜１１２の上面近傍および上部銅配線１２２の側面部には、ラダーオキサイド膜１１２の改質層１２０が形成されている。このため、高い信頼性を有し製造安定性にも優れた配線構造となっている。
【００５３】
本実施形態では、ＳｉＯ_２からなる膜厚の薄い犠牲膜１１４を形成し、これを図３（ａ）の工程で除去している。この膜を設ける理由は、図１（ｂ）の工程を安定的に行うことにある。すなわち、犠牲膜１１４を設けずにラダーオキサイド膜１１２上に直接レジスト膜１１６を設けると、スカムが発生し、レジスト開口部を所望の形状に制御することが困難となる。こうした現象は、梯子型水素化シロキサン等の低誘電率膜上に化学増幅型のレジストを形成した場合、特に顕著となる。また、図１（ｂ）のフォトリソグラフ工程では、しばしば、一旦形成したレジスト膜１１６を除去し、再度レジスト膜１１６を形成する場合がある。これは、レジスト膜１１６の開口部を設計どおりに形成することができなかった場合に、再度レジストパターンを形成する場合にこのような工程が行われる。この場合、レジスト膜１１６をアッシングにより除去することとなるが、この時、ラダーオキサイド膜１１２の上に直接レジスト膜１１６が形成されていると、アッシングした際、酸素プラズマの作用によりラダーオキサイド膜１１２の表面が改質して、層間絶縁膜の誘電率上昇を招くなどの不具合が生じる。また、ラダーオキサイド膜１１２上に直接レジスト膜１１６を形成しようとすると、レジスト密着性が不良となり、リソグラフ不良を招く原因ともなる。こうしたトラブルを防止するため、ラダーオキサイド膜１１２上に犠牲膜１１４を犠牲膜として設けているのである。
【００５４】
一方、このような犠牲膜１１４を配線構造に残存させると、その膜厚がウェハー面内においてばらつく結果となり、ＲＣ時定数のばらつきを生ずる原因となる。特に、上層配線形成時のＣＭＰ工程においてこのような膜厚のばらつきが生じやすく、配線の信頼性を低下させる要因となる。
【００５５】
本実施形態では犠牲膜として犠牲膜１１４を形成しているため、上記のような問題点を有効に解決することができる。
【００５６】
また、本実施形態では、図３（ｂ）に示す有機剥離およびリンス工程において、剥離液としてアミン水溶液を用いるとともにリンス工程では非水系のリンス液を用いる。このため、梯子型水素化シロキサンの改質を防ぎ、配線溝のサイドエッチングを抑制することによりＲＣ時定数のばらつきを抑制することができる。
【００５７】
また、配線間絶縁膜としてラダーオキサイド膜１１２を用いるため、以下の効果が得られる。ラダーオキサイド膜１１２は、プラズマに曝されたりＣＭＰのスラリーに接触することにより改質層１２０を形成する。この改質層１２０は、銅の拡散防止能力に優れ、銅配線のリークを効果的に防止することができる。また、この改質層１２０は、従来技術における保護膜１１３（図８、図１０）よりも誘電率が低く、厚みも薄いため、寄生容量の上昇は最小限に抑えられる。また、改質層１２０が形成されるため、図４（ｂ）における拡散防止膜１２４の成膜時に、下地表面へのごみの付着等を抑えることができ良好な成膜を行うことが可能となる。
【００５８】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、様々な変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５９】
たとえば上記実施の形態ではシングルダマシン法の例を挙げて説明したが、本発明はデュアルダマシン法にも適用できる。この場合、ビアを先に形成するビアファースト法、トレンチを先に形成するトレンチファースト法のいずれを用いることもできる。
【００６０】
【実施例】
実施例１
実施の形態において図１〜図４で示したプロセスと同様のプロセスにより、多層ダマシン銅配線構造を形成した。配線間絶縁膜としては、ラダーオキサイド膜を用い、配線溝エッチングには、フルオロカーボン系のエッチングガスを用いた。図３（ａ）の段階で実施する配線溝形成後の洗浄は、アミン系剥離液による処理後、ＩＰＡ（イソプロピルアルコール）リンスを行った。形成した配線構造を図１７に示す。図１７（ａ）は狭ピッチ領域の配線を示し、図１７（ｂ）は広ピッチ領域の配線を示す。これらの断面にはビアホールが形成されていないが、他の箇所において下層配線および上層配線がビアホールにより接続されている。これらは、いずれも、シングルダマシン法により形成されたものである。
【００６１】
図１７に示す配線構造では、各配線の側面部および配線間絶縁膜の上面近傍に改質層が形成されていることがわかる。
【００６２】
実施例２
酸素プラズマ処理により形成したラダーオキサイド膜の改質層について赤外吸収スペクトルを観察したところ、図１６のチャートが得られた。図中、「ｒｅｆ」とは改質前のラダーオキサイド膜の赤外吸収スペクトルである。改質によりＳｉ−Ｏ結合のピークが増大すること、Ｓｉ−Ｈのピークが減少することが明らかになった。
【００６３】
【発明の効果】
以上説明したように本発明によれば、金属配線を設けた絶縁膜に改質層や改質部を形成しているため、比誘電率の増大を抑制しつつ絶縁膜の表面を保護することができる。従来設けていた保護膜が不要となるため、ＲＣ時定数のばらつきを抑制することも可能である。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図２】実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図３】実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図４】実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図５】従来技術に係る半導体装置の製造方法を説明する工程断面図である。
【図６】従来技術に係る半導体装置の製造方法を説明する工程断面図である。
【図７】従来技術に係る半導体装置の製造方法を説明する工程断面図である。
【図８】従来技術に係る半導体装置の製造方法を説明する工程断面図である。
【図９】従来技術に係る半導体装置の製造方法を説明する工程断面図である。
【図１０】従来技術に係る半導体装置の製造方法を説明する工程断面図である。
【図１１】ラダーオキサイドの構造を示す図である。
【図１２】ラダーオキサイド膜の物性を示す図である。
【図１３】ラダーオキサイドのＩＲスペクトルである。
【図１４】ラダーオキサイド膜の物性の焼成条件依存性を示す図である。
【図１５】ＨＳＱの分子骨格を示す図である。
【図１６】改質ラダーオキサイド膜のＩＲスペクトルである。
【図１７】実施例で評価・作成した配線構造を示す図である。
【符号の説明】
１００シリコン酸化膜
１０２ＳｉＣＮ膜
１０４ラダーオキサイド膜
１０６拡散防止膜
１０８層間絶縁膜
１１０拡散防止膜
１１１下部銅配線
１１２ラダーオキサイド膜
１１３保護膜
１１４犠牲膜
１１６レジスト膜
１１８ビアプラグ
１１９配線溝
１２０改質層
１２１レジスト膜
１２２上部銅配線
１２４拡散防止膜
１２９エッチング残渣
１３０銅損傷部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including metal wiring and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, copper has been widely used as a material for metal wiring due to demands for high integration and high-speed operation of elements. Copper has the characteristics that it has a low resistance and excellent electromigration resistance as compared with conventionally used aluminum.
[0003]
As described in Patent Document 1 and Patent Document 2, such a wiring structure using copper is formed by a so-called damascene process in which CMP (chemical mechanical polishing) is performed after a copper film is formed. Hereinafter, a conventional process for forming a copper wiring structure by a damascene process will be described. Below, the example which employ | adopted the ladder oxide film | membrane (patent document 3) which has a ladder-type hydrogen siloxane structure as an insulating film between wiring is demonstrated.
[0004]
First, a wiring structure as shown in FIG. This wiring structure is a structure in which a lower copper wiring 111 and a via plug 118 connected to the upper part thereof are formed in an insulating film laminated on a silicon substrate (not shown). As shown in the drawing, an inter-wiring insulating film composed of a SiCN film 102 (film thickness 30 to 100 nm) and a ladder oxide film 104 (film thickness 150 to 300 nm) is formed on the silicon oxide film 100, and an SiCN film is formed thereon. A diffusion prevention film 106 (film thickness: 30 to 100 nm) is formed. And on top of it is SiO ₂ An interlayer insulating film 108 (thickness: 200 to 400 nm) is formed. Over the interlayer insulating film 108 and the via plug 118, a diffusion prevention film 110 (film thickness 30 to 100 nm), a ladder oxide film 112 (film thickness 150 to 300 nm) and a protective film 113 (film thickness 50 to 100 nm) are arranged in this order. Laminated.
[0005]
From the state of FIG. 5A, a resist film 121 having a predetermined opening is formed on the protective film 113 (FIG. 5B). Subsequently, as shown in FIG. 6A, the protective film 113 and the ladder oxide film 112 are sequentially dry-etched using the resist film 121 as a mask to form a wiring groove 119. At this time, the diffusion preventive film 110 becomes a dry etching stopper film for groove formation. Thereafter, the resist film 121 is ashed, treated with a stripping solution, and then rinsed with pure water to obtain the state shown in FIG. At this time, the ladder oxide film 112 on the side surface of the wiring trench reacts with the ashing gas to form the modified layer 120.
[0006]
Next, the diffusion prevention film 110 is etched back by dry etching to expose the upper surface of the via plug 118. At this time, the ladder oxide film 112 on the side surface of the wiring trench reacts with the etching gas, and the formation of the modified layer 120 proceeds (FIG. 7A). Next, a cleaning process is performed to remove etching residues and the like deposited in the wiring trench. The cleaning treatment is performed by removing the remaining chemical solution with pure water rinsing after treatment with a chemical solution such as organic amine or ammonium fluoride. At this time, as shown in FIG. 7B, the side surface of the ladder oxide film 112 is side-etched.
[0007]
Next, after forming a copper film on the entire surface, an unnecessary copper film formed outside the wiring trench is removed by CMP to form an upper copper wiring 122 as shown in FIG. The copper film is formed by performing a plating process after the formation of the seed copper film.
[0008]
Thereafter, as shown in FIG. 8B, a diffusion preventing film 124 is formed on the upper copper wiring 122. Thus, a damascene copper wiring structure in which the upper wiring and the lower wiring are connected by the via plug is formed.
[0009]
On the other hand, there is also an example in which a damascene copper wiring structure is formed as shown in FIGS. FIG. 9 shows a state in which the protective film 113, the ladder oxide film 112, and the diffusion prevention film 110 are dry-etched using the resist film 121 as a mask to form a wiring groove 119. In the above-described process, the diffusion prevention film 110 is used as an etching stopper in FIG. 6A. However, in this case, the ladder oxide film 112 is etched in a series of steps with the upper film. The film thickness of the diffusion preventing film 110 is made thinner than the above conventional example, for example, about 50 nm. After the etching, the resist film 121 is removed by ashing. At this time, as shown in FIG. 9B, the modified layer 120 is formed on the side surface of the wiring groove, and the surface of the via plug 118 is oxidized to form the copper damaged portion 130.
[0010]
Next, a cleaning process is performed to remove etching residues and the like deposited in the wiring trench. The cleaning treatment is performed by removing the remaining chemical solution with pure water rinsing after treatment with a chemical solution such as organic amine or ammonium fluoride. At this time, as shown in FIG. 10A, the side surface of the ladder oxide film 112 is side-etched, the copper damaged portion 130 is removed, and a recess is formed on the surface of the via plug 118. After that, the upper copper wiring 122 is formed as shown in FIG.
[0011]
[Patent Document 1]
US Pat. No. 6,444,568
[0012]
[Patent Document 2]
US Pat. No. 6,174,810
[Patent Document 3]
JP 2002-373936 (paragraph 0003)
[0013]
[Problems to be solved by the invention]
However, in the process shown in FIGS. 5 to 8, the side etching amount in FIG. 7B is different for each wiring groove, and as a result, the width of the upper copper wiring 122 in FIG. 8 varies. Further, the film thickness of the protective film 113 is reduced by dry etching in FIG. 7A or CMP in FIG. 8A. As a result of variation in the amount of the reduction, the film thickness of the protective film 113 is varied. For this reason, the resistance of the wiring itself varies, and the parasitic capacitance between the adjacent wirings varies, resulting in a variation in the RC time constant of each wiring.
[0014]
In addition, in the processes shown in FIGS. 9 to 10, in addition to the above problems, a problem of embedding failure may occur. In this process, since the surface of the copper film is exposed to plasma, a recess is formed on the surface of the via plug 118 as shown in FIG. 10A, and copper embedding defects are likely to occur in the subsequent copper film forming process.
[0015]
Furthermore, SiO on the low dielectric constant film ₂ In the configuration in which such a protective film is provided, the inter-wiring parasitic capacitance increases.
[0016]
The present invention has been made in view of the above circumstances, and an object of the present invention is to protect the surface of a low dielectric constant film without causing an increase in parasitic capacitance between wires and to stably exhibit the film characteristics. There is to make it. Another object of the present invention is to provide a technique for preventing an embedding failure of a wiring material and suppressing variations in wiring resistance and RC time constant.
[0017]
[Means for Solving the Problems]
According to the present invention, there is provided a semiconductor substrate, an insulating film formed on the semiconductor substrate and made of an insulating material containing silicon, oxygen and hydrogen as essential components, and a metal wiring embedded in the insulating film. The semiconductor device is characterized in that the upper surface of the insulating film and the upper surface of the metal wiring are flush with each other, and a modified layer of the insulating film is formed in the vicinity of the upper surface of the insulating film.
[0018]
In this semiconductor device, a modified layer is formed in the vicinity of the upper surface of the insulating film. This modified layer is obtained by modifying an insulating film containing silicon, oxygen and hydrogen as essential components, and has a function as a protective film. That is, the film quality of the insulating film changes during the manufacturing process, and the characteristics inherent to the insulating film can be fully exhibited. In addition, the film forming property of the film formed on the modified layer can be improved, and a highly reliable semiconductor device can be realized.
[0019]
According to the present invention, there is provided a semiconductor substrate, an insulating film formed on the semiconductor substrate and made of an insulating material containing silicon, oxygen and hydrogen as essential components, and a metal wiring embedded in the insulating film. A semiconductor device is provided in which a modified portion of the insulating film is provided on a side surface of the metal wiring.
[0020]
In this semiconductor device, a modified layer of an insulating film is formed on the side surface of the metal wiring. This modified layer plays a role of suppressing diffusion of metal constituting the metal wiring into the insulating film. Thereby, a highly reliable wiring structure can be stably realized.
[0021]
The semiconductor device according to the present invention may be configured such that a modified layer of the insulating film is provided in the vicinity of the upper surface of the insulating film, and a modified portion of the insulating film is provided on the side surface of the metal wiring. In this way, a more reliable wiring structure can be obtained.
[0022]
Furthermore, according to the present invention, a step of forming an etching stopper film, an insulating film, and a sacrificial film in this order on the upper portion of the semiconductor substrate, and a recess is formed by selectively etching the sacrificial film and the insulating film sequentially. And simultaneously etching and removing the etching stopper film, the etching stopper film exposed in the recess, and the sacrificial film outside the recess, and the sacrificial film is removed. And a step of modifying the exposed insulating film surface to form a modified layer.
[0023]
According to the present invention, an etching stopper film, an insulating film, and a sacrificial film are formed in this order on the semiconductor substrate, a resist film having an opening is formed on the sacrificial film, Using the resist film as a mask, the sacrificial film and the insulating film are selectively etched sequentially to form a recess, exposing the etching stop film, the etching stop film exposed in the recess, And simultaneously etching and removing the sacrificial film outside the recess, modifying the surface of the insulating film exposed by removing the sacrificial film, and forming a modified layer. A method of manufacturing a semiconductor device is provided.
[0024]
In the method of manufacturing a semiconductor device according to the present invention, the etching stopper film and the insulating film are exposed to plasma and simultaneously etched, the surface of the insulating film is modified by the action of the plasma, and the modified layer is formed. It can be.
[0025]
According to the above manufacturing method, the etching stopper film and the sacrificial film outside the recess are etched and removed at the same time, and the surface of the insulating film exposed by removing the sacrificial film is modified to form a modified layer. To do. Since this modified layer is formed within the range where the action of the plasma reaches, it is formed in a thin film with a low dielectric constant compared to the protective film shown in the section of the prior art (the protective film 113 in FIGS. 8 and 10). be able to. Moreover, the function as a protective film is also excellent. Therefore, it is possible to protect the surface of the underlying film without causing an increase in parasitic capacitance, and to stably exhibit the film characteristics. In addition, since the modified layer is formed in a self-alignment simultaneously with the etching removal process of the etching stopper film, it is excellent in terms of process efficiency.
[0026]
In the method of manufacturing a semiconductor device according to the present invention, the step of removing the resist film may be performed by exposing the resist film to a plasma atmosphere and contacting the insulating film exposed on the side surface of the recess with the plasma atmosphere. It can be set as the structure including the process to modify | reform.
[0027]
According to this configuration, the modified portion is formed not only on the insulating film but also on the side surface of the recess. That is, the insulating film modifying portion is also formed on the side surface portion of the metal wiring. For this reason, it can suppress effectively that the metal which comprises metal wiring diffuses in an insulating film.
[0028]
In the method for manufacturing a semiconductor device of the present invention, after the step of forming the modified layer, a step of forming a metal film so as to fill the concave portion, and chemical mechanical polishing of the metal film using slurry. Removing the metal film in a region outside the recess to expose the insulating film, and in the step of chemically and mechanically polishing the metal film, the surface of the exposed insulating film is modified with the slurry. It can be set as the structure to do.
[0029]
According to this configuration, the upper portion of the insulating film can be modified in a self-aligning manner in the metal film polishing step. That is, even if the modified layer on the insulating film formed up to the previous step is removed by polishing, the modified portion is formed again thereafter. For this reason, the protective film is surely protected by the reforming portion, the increase in the dielectric constant of the insulating film is suppressed, the parasitic capacitance is reduced, and the film formed on the reformed layer is stably formed. be able to.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
In the present invention, the pre-insulating film can be made of an insulating material containing silicon, oxygen and hydrogen as essential components, and is a low dielectric constant film having a relative dielectric constant of 3 or less. A modified layer or a modified portion may be formed in the vicinity of the upper surface of the low dielectric constant film or on the side surface of the constituent wiring.
[0031]
Examples of low dielectric constant films include HSQ films, MSQ films, MHSQ films, ladder-type siloxane hydride films, SiLK (registered trademark) films, SiOF films, SiOC films, SiON films, and benzocyclobutene films. Those subjected to chemical treatment are also preferably used.
According to this configuration, it is possible to realize a wiring structure with good manufacturing stability while keeping the dielectric constant of the inter-wiring insulating film low. Conventionally, in a wiring structure using a low dielectric constant film, a protective film is formed on the low dielectric constant film as shown in FIGS. 8 and 10 (protective film 113 in FIGS. 8 and 10). By doing so, resist formation defects are prevented in the lithography process, and an increase in the dielectric constant of the low dielectric constant film due to ashing during resist peeling is suppressed. However, since such a protective film generally has a higher dielectric constant than a low dielectric constant film, it causes an increase in parasitic capacitance between wirings. In contrast, the present invention forms a modified layer instead of providing such a protective film. As a result, the surface of the low dielectric constant film can be protected without causing an increase in parasitic capacitance, and the film characteristics can be stably exhibited.
In addition, a low dielectric constant film having a relative dielectric constant of 3 or less is, for example, SiO. ₂ Compared to a dense film represented by a film, it has a microporous structure, and it is easy to occlude nitrogen compounds, moisture and the like in the film. If such a substance is occluded, it causes a poor resolution of the resist. Such a tendency is particularly remarkable in the chemically amplified resist. As described above, the low dielectric constant film having a relative dielectric constant of 3 or less has a problem that the inter-wiring capacitance can be reduced, but a resist resolution failure is likely to be caused. Can be solved.
[0032]
In the present invention, the insulating film that is the target for forming the modified portion and the modified layer has a characteristic of stably generating the modified layer by contact with plasma or contact with CMP slurry. preferable. Moreover, it is preferable that the produced | generated modified layer is excellent in chemical stability and mechanical stability. An example of such an insulating film is ladder-type hydrogenated siloxane.
[0033]
Ladder-type siloxane hydride is a polymer having a ladder-type molecular structure, and preferably has a dielectric constant of 2.9 or less and has a low film density from the viewpoint of preventing wiring delay. For example, the film density is 1.50 g / cm ³ 1.58 g / cm ³ Hereinafter, the refractive index at a wavelength of 633 nm is preferably 1.38 or more and 1.40 or less. Specific examples of such a film material include a ladder oxide film (hereinafter referred to as L-Ox (trademark) as appropriate).
[0034]
FIG. 11 shows the structure of L-Ox (trademark) having a ladder-type hydrogenated siloxane structure. In the figure, n is a positive number of 1 or more. The physical property data of L-Ox having such a structure is shown in FIG.
[0035]
The fact that L-Ox has the structure of FIG. 11 is confirmed by the observation result of FT-IR shown in FIG. A characteristic of the chart of FIG. 13 is about 830 cm. ^-1 And the sharpness of this spectrum suggests that L-Ox has a two-dimensional structure. 2250cm ^-1 What is assumed to be another Si-H bond peak on the high wave number side in the vicinity is extremely small, which is considered to indicate that the substance to be measured has a two-dimensional structure. .
[0036]
The physical properties of L-Ox vary depending on the firing conditions. This will be described with reference to FIG.
[0037]
L-Ox baked at 200 ° C. or higher and 400 ° C. or lower in an inert gas atmosphere such as nitrogen has the following characteristics. In FIG. I. Indicates the refractive index at a wavelength of 633 nm. The refractive index is a parameter that directly affects the dielectric constant, and this value varies between 1.38 and 1.40. At temperatures below 200 ° C. and temperatures above 400 ° C., values above 1.40 were shown.
[0038]
The density is 1.50 to 1.58 g / cm for L-Ox fired at 200 ° C. to 400 ° C. ³ showed that. At temperatures above 400 ° C., 1.60 g / cm ³ A value exceeding. It could not be measured below 200 ° C.
[0039]
At less than 200 ° C., it is about 3650 cm from the FTIR spectrum. ^-1 Bonds assumed to be Si—OH (silanol) appearing in FIG. At a firing temperature exceeding 400 ° C., the increase in density becomes significant.
[0040]
As described above, when an insulating film containing L-Ox is formed, L-Ox having excellent characteristics with a low dielectric constant can be stably obtained by firing at an atmospheric temperature of 200 ° C. or higher and 400 ° C. or lower. I understand that.
[0041]
FIG. 15 shows a molecular skeleton of a hydrogen silsesquioxane structure (HQ) having a conventionally known three-dimensional structure (“semiconductor technology outlook 1998: p. 431-435”). .) n is a positive number of 1 or more.
[0042]
The materials having the above-described two structures are greatly different in film stability in the manufacturing process, and L-Ox exhibits remarkably superior film stability. This is considered to be due to the fact that L-Ox has a smaller amount of Si-H reduction than HSQ. Moreover, it is thought that it is also because the aspect of a hydrogen atom bond differs. That is, in HSQ, hydrogen atoms are bonded to the corners of the cubic structure, whereas in L-Ox, hydrogen atoms are bonded to the side surfaces of the ladder structure. Therefore, it is considered that HSQ has a lower density around hydrogen atoms, and the hydrogen bond of HSQ has a structure richer in reactivity than L-Ox.
[0043]
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings. In this example, the above-described ladder oxide film (LOx) having a relative dielectric constant of 2.8 is used as an inter-wiring insulating film.
[0044]
First, a wiring structure as shown in FIG. This wiring structure is a structure in which a lower copper wiring 111 and a via plug 118 connected to the upper part thereof are formed in an insulating film laminated on a silicon substrate (not shown). As shown in the drawing, an inter-wiring insulating film composed of a SiCN film 102 (film thickness 30 to 100 nm) and a ladder oxide film 104 (film thickness 150 to 300 nm) is formed on the silicon oxide film 100, and an SiCN film is formed thereon. A diffusion prevention film 106 (film thickness: 30 to 100 nm) is formed. And on top of it is SiO ₂ An interlayer insulating film 108 (thickness: 200 to 400 nm) is formed. On the via plug 118, a diffusion prevention film 110 (film thickness 30 to 100 nm), a ladder oxide film 112 (film thickness 150 to 300 nm) formed by a coating method, and SiO formed by a plasma CVD method ₂ The sacrificial film 114 (film thickness: 20 to 50 nm) made of is laminated in this order. The SiCN film 102 functions as a stopper film when the lower copper wiring 111 is formed. Further, the diffusion preventing film 106 serves as a stopper film when the via plug 118 is formed. The sacrificial film 114 is removed in a later process.
[0045]
In this embodiment, an example in which a structure in which a lower layer wiring and an upper layer wiring are connected by a via plug is formed by a single damascene process.
[0046]
From the state of FIG. 1A, a resist film 116 having a predetermined opening is formed on the sacrificial film 114 (FIG. 1B). Subsequently, as shown in FIG. 2A, the sacrificial film 114 and the ladder oxide film 112 are dry-etched into a groove shape using the resist film 116 as a mask. At this time, the diffusion preventive film 110 becomes a dry etching stopper film for groove formation. Thereafter, the resist film 116 is ashed, and after treatment with a stripping solution, pure water rinsing is performed to obtain the state shown in FIG. At this time, the ladder oxide film 112 on the side surface of the wiring trench is modified by the action of oxygen plasma at the time of ashing, and the modified layer 120 is formed.
[0047]
Next, the diffusion prevention film 110 is dry-etched to expose the upper surface of the via plug 118 and the sacrificial film 114 on the ladder oxide film 112 is removed. By this process, the modified layer 120 is formed on the ladder oxide film 112 as shown in FIG. This is because, when the sacrificial film 114 of FIG. 2B is removed by etching and the surface of the ladder oxide film 112 is exposed, the exposed ladder oxide film 112 reacts with the plasma-ized etching gas to modify the modified layer 120. Is formed. That is, the modified layer 120 is formed in a self-aligned manner in this etching process.
[0048]
Such a modified layer 120 is formed by a combination of an insulating film material and an etching gas. In this example, since the ladder oxide film 112 is used as the insulating film and a fluorocarbon-based gas is used as the etching gas, the modified layer 120 is stably formed.
[0049]
In the above process, as shown in FIG. 3A, an etching residue 129 is deposited in the wiring groove. Next, the etching residue 129 and the like in the wiring trench are removed and cleaned, and the surface of the modified layer 120 is cleaned. This step is performed by washing with an organic amine using choline and a subsequent rinsing step. The state after washing is shown in FIG.
[0050]
Here, the stripping solution used in the organic stripping process is preferably an aqueous amine solution, and an aqueous solution of choline or alkanolamine is used. A hydrofluoric acid chemical such as ammonium fluoride is not preferable because it dissolves the modified layer 120. As the rinse liquid, a non-aqueous rinse liquid is preferably used. By doing so, removal of the modified layer 120 by the residual amine aqueous solution can be suppressed, and side etching of the wiring trench can be suppressed. Here, isopropanol is used, but an aqueous solution of isopropanol, ethanol, an aqueous ethanol solution, or the like can also be used. Moreover, even if it is an aqueous | water-based rinse liquid, if it is a thing with a oxidation-reduction potential lower than pure water, such as ozone dissolved water, melt | dissolution of the modification layer 120 can be suppressed.
[0051]
Next, as shown in FIG. 4A, after forming the seed copper film, a copper film resist film 121 is formed by performing a plating process. Subsequently, an unnecessary copper film formed outside the wiring trench is removed by CMP, and an upper copper wiring 122 is formed as shown in FIG. The slurry used in CMP contains an abrasive, an oxidizing agent, and the like. Although the modified layer 120 is polished and removed, the exposed surface of the fresh ladder oxide film 112 is oxidized by the CMP slurry, and the modified layer 120 is formed again. That is, in this CMP process, the modified layer 120 is formed in a self-aligning manner.
[0052]
Next, as shown in FIG. 4C, a diffusion prevention film 124 is formed on the upper copper wiring 122 and the modified layer 120. Thus, a damascene copper wiring structure in which the upper wiring and the lower wiring are connected by the via plug is formed. This wiring structure has a structure in which an upper copper wiring 122 is embedded in a ladder oxide film 112 which is an insulating film between wirings. The upper surfaces of the ladder oxide film 112 and the upper copper wiring 122 are at the same level and are on the same plane. A modified layer 120 of the ladder oxide film 112 is formed in the vicinity of the upper surface of the ladder oxide film 112 and in the side surface portion of the upper copper wiring 122. Therefore, the wiring structure has high reliability and excellent manufacturing stability.
[0053]
In this embodiment, SiO ₂ A thin sacrificial film 114 made of is formed and removed in the step of FIG. The reason for providing this film is to stably perform the process of FIG. That is, if the resist film 116 is provided directly on the ladder oxide film 112 without providing the sacrificial film 114, scum is generated, and it becomes difficult to control the resist opening to a desired shape. Such a phenomenon becomes particularly prominent when a chemically amplified resist is formed on a low dielectric constant film such as ladder-type hydrogenated siloxane. In the photolithography process of FIG. 1B, the resist film 116 once formed is often removed and the resist film 116 is formed again. This is because such a process is performed when a resist pattern is formed again when the opening of the resist film 116 cannot be formed as designed. In this case, the resist film 116 is removed by ashing. At this time, if the resist film 116 is directly formed on the ladder oxide film 112, the ladder oxide film 112 is caused by the action of oxygen plasma when ashing is performed. As a result, the surface of the insulating film is modified to cause an increase in the dielectric constant of the interlayer insulating film. Further, if the resist film 116 is directly formed on the ladder oxide film 112, the resist adhesion becomes poor, which causes a lithographic failure. In order to prevent such trouble, the sacrificial film 114 is provided as a sacrificial film on the ladder oxide film 112.
[0054]
On the other hand, if such a sacrificial film 114 is left in the wiring structure, the film thickness varies within the wafer surface, causing variations in RC time constants. In particular, such a variation in film thickness is likely to occur in the CMP process when forming the upper layer wiring, which causes a decrease in the reliability of the wiring.
[0055]
In this embodiment, since the sacrificial film 114 is formed as the sacrificial film, the above problems can be effectively solved.
[0056]
In the present embodiment, an amine aqueous solution is used as a stripping solution in the organic stripping and rinsing step shown in FIG. 3B, and a non-aqueous rinse solution is used in the rinsing step. For this reason, it is possible to suppress variations in the RC time constant by preventing modification of the ladder-type hydrogen siloxane and suppressing side etching of the wiring trench.
[0057]
Further, since the ladder oxide film 112 is used as the inter-wiring insulating film, the following effects can be obtained. The ladder oxide film 112 forms the modified layer 120 by being exposed to plasma or contacting a CMP slurry. The modified layer 120 has an excellent ability to prevent copper diffusion and can effectively prevent leakage of copper wiring. Further, since this modified layer 120 has a lower dielectric constant and a smaller thickness than the protective film 113 (FIGS. 8 and 10) in the prior art, an increase in parasitic capacitance is minimized. In addition, since the modified layer 120 is formed, it is possible to suppress the adhesion of dust to the base surface during the formation of the diffusion prevention film 124 in FIG. Become.
[0058]
The present invention has been described based on the embodiments. This embodiment is an exemplification, and it will be understood by those skilled in the art that various modifications are possible and that such modifications are also within the scope of the present invention.
[0059]
For example, in the above embodiment, the single damascene method has been described as an example, but the present invention can also be applied to the dual damascene method. In this case, either the via first method in which the via is formed first or the trench first method in which the trench is formed first can be used.
[0060]
【Example】
Example 1
In the embodiment, a multilayer damascene copper wiring structure was formed by a process similar to that shown in FIGS. A ladder oxide film was used as the inter-wiring insulating film, and a fluorocarbon-based etching gas was used for wiring groove etching. In the cleaning after the formation of the wiring groove, which is performed at the stage of FIG. 3A, IPA (isopropyl alcohol) rinsing was performed after the treatment with the amine-based stripping solution. The formed wiring structure is shown in FIG. FIG. 17A shows the wiring in the narrow pitch region, and FIG. 17B shows the wiring in the wide pitch region. Although no via hole is formed in these cross sections, the lower layer wiring and the upper layer wiring are connected to each other through the via hole. These are all formed by a single damascene method.
[0061]
In the wiring structure shown in FIG. 17, it can be seen that a modified layer is formed in the vicinity of the side surface of each wiring and the upper surface of the inter-wiring insulating film.
[0062]
Example 2
When the infrared absorption spectrum of the modified layer of the ladder oxide film formed by the oxygen plasma treatment was observed, the chart of FIG. 16 was obtained. In the figure, “ref” is an infrared absorption spectrum of the ladder oxide film before modification. It was revealed that the Si—O bond peak increased and the Si—H peak decreased by the modification.
[0063]
【The invention's effect】
As described above, according to the present invention, since the modified layer and the modified portion are formed in the insulating film provided with the metal wiring, the surface of the insulating film can be protected while suppressing an increase in the relative dielectric constant. Can do. Since the protective film provided conventionally is not required, it is possible to suppress variations in RC time constant.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment.
FIG. 2 is a process cross-sectional view illustrating the manufacturing method of the semiconductor device according to the embodiment.
FIG. 3 is a process cross-sectional view illustrating the manufacturing method of the semiconductor device according to the embodiment;
FIG. 4 is a process cross-sectional view illustrating the manufacturing method of the semiconductor device according to the embodiment.
FIG. 5 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to the prior art.
FIG. 6 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to the prior art.
FIG. 7 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to the prior art.
FIG. 8 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to the prior art.
FIG. 9 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to the prior art.
FIG. 10 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to the prior art.
FIG. 11 is a diagram showing the structure of ladder oxide.
FIG. 12 is a view showing physical properties of a ladder oxide film.
FIG. 13 is an IR spectrum of ladder oxide.
FIG. 14 is a diagram showing the dependency of physical properties of a ladder oxide film on firing conditions.
FIG. 15 is a diagram showing a molecular skeleton of HSQ.
FIG. 16 is an IR spectrum of a modified ladder oxide film.
FIG. 17 is a diagram showing a wiring structure evaluated and created in an example.
[Explanation of symbols]
100 Silicon oxide film
102 SiCN film
104 Ladder oxide film
106 Diffusion prevention film
108 Interlayer insulation film
110 Diffusion prevention film
111 Lower copper wiring
112 Ladder oxide film
113 Protective film
114 Sacrificial film
116 resist film
118 Via plug
119 Wiring groove
120 Modified layer
121 resist film
122 Upper copper wiring
124 Diffusion prevention film
129 Etching residue
130 Copper damage

Claims

A semiconductor substrate;
An insulating film formed on the semiconductor substrate and made of an insulating material containing silicon, oxygen and hydrogen as essential components;
Metal wiring embedded in the insulating film,
The upper surface of the insulating film and the upper surface of the metal wiring form the same plane,
A semiconductor device, wherein a modified layer of the insulating film is formed in the vicinity of the upper surface of the insulating film.

A semiconductor substrate;
An insulating film formed on the semiconductor substrate and made of an insulating material containing silicon, oxygen and hydrogen as essential components;
Metal wiring embedded in the insulating film,
A semiconductor device, wherein a modified portion of the insulating film is provided on a side surface of the metal wiring.

The semiconductor device according to claim 2,
The upper surface of the insulating film and the upper surface of the metal wiring form the same plane,
A semiconductor device, wherein a modified layer of the insulating film is formed in the vicinity of the upper surface of the insulating film.

4. The semiconductor device according to claim 1, wherein the insulating film is a low dielectric constant film having a relative dielectric constant of 3 or less, and the modified layer is formed in the vicinity of the upper surface of the low dielectric constant film. A semiconductor device characterized by the above.

5. The semiconductor device according to claim 1, wherein the low dielectric constant film is a ladder oxide film.

Forming an etching stopper film, an insulating film and a sacrificial film in this order on the semiconductor substrate;
A step of selectively etching the sacrificial film and the insulating film sequentially to form a recess and exposing the etching stop film;
The etching stopper film exposed in the recess and the sacrificial film outside the recess are simultaneously etched and removed, and the surface of the insulating film exposed by removing the sacrificial film is modified and modified. Forming a quality layer, and a method for manufacturing a semiconductor device.

Forming an etching stopper film, an insulating film and a sacrificial film in this order on the semiconductor substrate;
Forming a resist film having an opening on the sacrificial film;
Using the resist film as a mask, the sacrificial film and the insulating film are selectively etched sequentially to form a recess, and the etching stopper film is exposed;
The etching stopper film exposed in the recess and the sacrificial film outside the recess are simultaneously etched and removed, and the surface of the insulating film exposed by removing the sacrificial film is modified and modified. Forming a quality layer, and a method for manufacturing a semiconductor device.

8. The method of manufacturing a semiconductor device according to claim 6, wherein the etching stopper film and the sacrificial film are exposed to plasma and simultaneously etched, the surface of the insulating film is modified by the action of the plasma, and the modification is performed. A method of manufacturing a semiconductor device, comprising forming a layer.

9. The method of manufacturing a semiconductor device according to claim 6, wherein the step of removing the resist film includes removing the resist film in a plasma atmosphere and removing the insulating film exposed on a side surface of the recess. A method for manufacturing a semiconductor device, comprising a step of modifying by contacting with a plasma atmosphere.

In the manufacturing method of the semiconductor device in any one of Claims 6 thru | or 9,
After the step of forming the modified layer,
Forming a metal film so as to fill the recess,
Chemically mechanically polishing the metal film using a slurry, removing the metal film in a region outside the recess, and exposing the insulating film;
Including
A method of manufacturing a semiconductor device, wherein in the step of chemically mechanically polishing the metal film, the surface of the exposed insulating film is modified with the slurry.

11. The method of manufacturing a semiconductor device according to claim 6, wherein the insulating film is made of an insulating material containing silicon, oxygen, and hydrogen as essential components.

12. The method of manufacturing a semiconductor device according to claim 6, wherein the insulating film is a low dielectric constant film having a relative dielectric constant of 3 or less, and the modified layer is formed in the vicinity of the upper surface of the low dielectric constant film. A method of manufacturing a semiconductor device.

13. The method of manufacturing a semiconductor device according to claim 12, wherein the low dielectric constant film is a ladder oxide film.