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JP2005085429A - 半導体装置 - Google Patents

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Abstract

【課題】 データの保持にリフレッシュ動作が必要な半導体装置において、ページサイクル中であっても、メモリセルのリフレッシュ動作を可能にする。
【解決手段】ページリード時には、ロウアドレスで選択されたメモリセルＭＣのデータをビット線対（ＢＬ０、/ＢＬ０）〜（ＢＬ（８ｎ-１）、/ＢＬ（８ｎ-１））、センスアンプＳＡ０〜ＳＡ（８ｎ-１）、及びデータ線対（ＤＬ０、/ＤＬ０）〜（ＤＬ（８ｎ-１）、/ＤＬ（８ｎ-１））を介してメインアンプＭＡ０〜ＭＡ（８ｎ-１）に読み出し、その後、それ等のメインアンプのデータを外部出力しながら、接続トランジスタＣＵ、ＣＬをＯＦＦ動作させて、それ等のメインアンプとメモリセルＭＣとの接続を切り離し、これらメモリセルＭＣのプリチャージ動作を可能にする。また、ページライト時にも、メインアンプに外部からの入力データを書き込みながら、メモリセルＭＣのプリチャージ動作を可能にする。
【選択図】 図２

Description

本発明は、データを記憶するためにリフレッシュ動作が必要なメモリセルを備えた半導体装置に関するものである。
従来のＤＲＡＭの構成を図１２に示す。同図において、メモリセルアレイ１００１は、行方向及び列方向に配置された多数のメモリセルと、これらのメモリセルに接続された列方向の複数対のビット線と、これらビット線対のデータを増幅するために行方向に配置された複数のセンスアンプと、列方向に配置された８ｎ本のデータ線対１００１ａとを有する。また、１／８選択回路１００２は、前記８ｎ対のデータ線１００１ａのうちｎ対を選択する。リードアンプ１００３は、前記１／８選択回路１００２で選択されたｎ対のデータ線対のデータを増幅して、外部出力する。ライトアンプ１００４は、外部からのｎビットの入力データ（書き込み用データ）をラッチするラッチ１００５からその入力データを入力して増幅する。
このようなＤＲＡＭのページリード動作及びページライト動作について、以下、説明する。図１３は従来のページリード動作タイミングチャートを、図１４に従来のページライト動作タイミングチャートを各々示す。先ず、従来のページリード動作を説明する。図１３において、時間ｔ１でメモリセルアレイ１００１内で選択されたメモリセルのデータがセンスアンプで増幅され、ビット線対を介して、８ｎ対のデータ線１００１ａに出力される。前記８ｎ対のデータ線１００１ａのデータのうちｎ対のデータが１／８選択回路１００２より選択され、そのデータがリードアンプ１００３で増幅されて、外部出力される。時間ｔ２、ｔ３、ｔ４においても、前記時間ｔ１と同じ動作でｎビットのデータが外部出力される。
次に、従来のページライト動作を説明する。図１４において、時間ｔ１でラッチ１００５にラッチされたｎビットの入力データがライトアンプ１００４で増幅され、その増幅されたデータが、１／８選択回路１００２により選択されたｎ対のデータ線１００１ａを介して、メモリセルアレイ１００１内の選択されたメモリセルに書き込まれる。時間ｔ２、ｔ３、ｔ４においても、前記時間ｔ１と同じ動作で、入力データが選択されたメモリセルに書き込まれる。
また、従来のＤＲＡＭとして、例えば特許文献１には、行アドレスで指定した一行分の行バッファを複数持たせて、通常メモリアクセスでは、メモリセルアレイのデータを前記複数の行バッファのうち指定されたバッファに転送し、ページモードでのリードでは、指定された行バッファからデータを出力し、ページモードでのライトでは、指定された行バッファにライトデータを書き込む構成が記載されている。
特開平５−６６５９号公報
しかしながら、前記従来の構成の２種のＤＲＡＭでは、何れも、ページサイクル中、メモリセルアレイが活性化状態にあるため、この期間においてメモリセルのリフレッシュ動作ができない。このため、ｐｕｒｅＣＭＯＳ型のＤＲＡＭのようにメモリセルの電荷保持時間が短い場合には、ロングページアクセス時にリフレッシュ間隔が長くなり、データ保持が困難になるという課題がある。
本発明の目的は、半導体装置において、ページサイクル中であっても、メモリセルのリフレッシュ動作が可能な構成を提案することにある。
前記目的を達成するため、本発明では、ページリードに際しては、最初に、メモリセルのデータをメインアンプに読み出し、その後、メインアンプのデータを外部出力しながら、複数のメインアンプと複数のメモリセルとの接続を切り離して、これらメモリセルのプリチャージ動作を可能にする。また、ページライトに際しては、複数のメインアンプと複数のメモリセルとの接続を切り離しながら、外部からの入力データ（書き込み用データ）を前記メインアンプに書き込み、同時に前記メモリセルに対するプリチャージ動作を行うこととする。
具体的に、請求項１記載の発明の半導体装置は、複数のメモリセルと、前記各メモリセルに対してトランジスタを介して接続された複数のビット線対と、前記各ビット線対に接続された複数のセンスアンプと、前記各センスアンプと接続された複数のデータ線対と、前記各データ線対に接続された複数のメインアンプと、前記複数のセンスアンプと前記複数のメインアンプとの間に配置され、対応するセンスアンプとメインアンプとの接続経路を開閉する接続スイッチ回路と、メモリ制御回路とを備え、前記メモリ制御回路は、リード用ロウ制御信号、ライトイネーブル信号、クロック信号、並びにロウアドレス及びコラムアドレスを入力し、前記リード用ロウ制御信号がアクティブレベルのとき、前記ロウアドレスで選択されるメモリセルのデータを前記クロック信号に応じて前記ビット線対、センスアンプ及びデータ線対を介して対応するメインアンプに書き込み、前記メモリセルのデータのメインアンプへの書き込みの後、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、前記複数のメインアンプでデータを保持したままの状態で前記複数のビット線対を各々同一電位にプリチャージし、前記ライトイネーブル信号が非アクティブレベルのとき、前記コラムアドレスで選択されるメインアンプに保持されたデータを前記クロック信号に応じて出力するよう、前記センスアンプ、メインアンプ及び前記接続スイッチ回路を制御することを特徴とする。
請求項２記載の発明の半導体装置は、複数のメモリセルと、前記各メモリセルに対してトランジスタを介して接続された複数のビット線対と、前記各ビット線対に接続された複数のセンスアンプと、前記各センスアンプと接続された複数のデータ線対と、前記各データ線対に接続された複数のメインアンプと、前記複数のセンスアンプと前記複数のメインアンプとの間に配置され、対応するセンスアンプとメインアンプとの接続経路を開閉する接続スイッチ回路と、メモリ制御回路とを備え、前記メモリ制御回路は、リード用ロウ制御信号、ライト用ロウ制御信号、ライトイネーブル信号、クロック信号、並びにロウアドレス及びコラムアドレスを入力し、前記リード用ロウ制御信号がアクティブレベルのとき、前記ロウアドレスで選択されるメモリセルのデータを前記クロック信号に応じて前記ビット線対、センスアンプ及びデータ線対を介して対応するメインアンプに書き込み、一方、前記ライトイネーブル信号がアクティブレベルのとき、前記コラムアドレスで選択されるメインアンプに外部からの入力データを書き込むと共に、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、この状態で前記複数のビット線対を各々同一電位にプリチャージし、前記ライト用ロウ制御信号がアクティブレベルのとき、前記メインアンプのデータを前記クロック信号に応じて前記センスアンプを介して、前記ロウアドレスで選択されるメモリセルに書き込むことを特徴とする。
請求項３記載の発明の半導体装置は、複数のメモリセルと、前記各メモリセルに対してトランジスタを介して接続された複数のビット線対と、前記各ビット線対に接続された複数のセンスアンプと、前記各センスアンプと接続された複数のデータ線対と、前記各データ線対に接続された複数のメインアンプと、前記複数のセンスアンプと前記複数のメインアンプとの間に配置され、対応するセンスアンプとメインアンプとの接続経路を開閉する接続スイッチ回路と、メモリ制御回路とを備え、前記メモリ制御回路は、リード用ロウ制御信号、ライトイネーブル信号、ライト用ロウ制御信号、クロック信号、並びにロウアドレス及びコラムアドレスを入力し、前記リード用ロウ制御信号がアクティブレベルのとき、前記ロウアドレスで選択されるメモリセルのデータを前記クロック信号に応じて前記ビット線対、センスアンプ及びデータ線対を介して対応するメインアンプに書き込み、前記メモリセルのデータのメインアンプへの書き込みの後、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、前記複数のメインアンプでデータを保持したままの状態で前記複数のビット線対を各々同一電位にプリチャージし、前記ライトイネーブル信号が非アクティブレベルのとき、前記コラムアドレスで選択されるメインアンプに保持されたデータを前記クロック信号に応じて出力し、前記ライトイネーブル信号がアクティブレベルのとき、前記コラムアドレスで選択されるメインアンプに外部からの入力データを書き込むと共に、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、この状態で前記複数のビット線対を各々同一電位にプリチャージし、前記ライト用ロウ制御信号がアクティブレベルのとき、前記メインアンプのデータを前記クロック信号に応じて前記センスアンプを介して、前記ロウアドレスで選択される前記メモリセルに書き込むよう、前記センスアンプ、メインアンプ及び前記接続スイッチ回路を制御することを特徴とする。
請求項４記載の発明は、前記請求項１又は３記載の半導装置において、前記メモリ制御回路は、コラム制御信号を受け、前記ライトイネーブル信号が非アクティブレベルのとき、前記コラム制御信号がアクティブレベルにある時に限り、前記コラムアドレスで選択されたメインアンプのデータを前記クロック信号に応じて出力させることを特徴とする。
請求項５記載の発明は、前記請求項２又は３記載の半導体装置において、前記接続スイッチ回路は、前記データ線対と前記メインアンプとの間に配置された接続トランジスタにより構成され、前記メモリ制御回路は、前記ライト用ロウ制御信号アクティブレベルのとき、前記接続トランジスタをＯＮ制御して、前記メインアンプのデータを前記クロック信号に応じて前記センスアンプを介して前記メモリセルに書き込み、その書き込み時以外は、前記接続トランジスタをＯＦＦ制御することを特徴とする。
請求項６記載の発明は、前記請求項２又は３記載の半導体装置において、前記メモリ制御回路は、前記リード用ロウ制御信号がアクティブレベルになった後に続いて前記ライトイネーブル信号がアクティブレベルになる場合には、メモリセルのデータをメインアンプに書き込んだ後に、外部からの入力データを前記メインアンプに書き込むことを特徴とする。
請求項７記載の発明は、請求項２又は３記載の半導体装置において、前記メモリ制御回路は、コラム制御信号を受け、前記ライトイネーブル信号がアクティブレベルのとき、前記コラム制御信号がアクティブレベルにある時に限り、前記コラムアドレスで選択されるメインアンプに外部からの入力データを書き込むことを特徴とする。
請求項８記載の発明は、前記請求項２又は３の半導体装置において、前記メモリ制御回路は、前記ライト用ロウ制御信号がアクティブレベルのとき、前記センスアンプの増幅動作を停止させた状態で、メインアンプのデータを前記センスアンプを介してメモリセルに書き込むことを特徴とする。
請求項９記載の発明は、前記請求項２又は３の半導体装置において、前記メモリ制御回路は、コラム制御信号を受け、前記ライト用ロウ制御信号がアクティブレベルのとき、前記コラム制御信号がアクティブレベルにある時に限り、前記メインアンプのデータをセンスアンプを介してメモリセルに書き込むことを特徴とする。
請求項１０記載の発明は、前記請求項１、２又は３記載の半導体装置において、前記メモリ制御回路は、前記リード用ロウ制御信号がアクティブレベルになった後のクロックサイクルにおいて、データ線対をプリチャージした後、メモリセルのデータを前記データ線対を介してメインアンプに書き込むことを特徴とする。
請求項１１記載の発明は、前記請求項１、２又は３記載の半導体装置において、前記メモリ制御回路は、コラム制御信号を受け、前記リード用ロウ制御信号がアクティブレベルになった後、前記コラム制御信号がアクティブレベルになった時に限り、ロウアドレスで選択されたメモリセルのデータを前記センスアンプを介してメインアンプに書き込むことを特徴とする。
請求項１２記載の発明は、前記請求項１、２又は３記載の半導体装置において、前記接続スイッチ回路は、前記データ線対と前記メインアンプとの間に配置された接続トランジスタにより構成され、前記メモリ制御回路は、前記リード用ロウ制御信号がアクティブレベルのとき、メモリセルのデータをメインアンプに書き込む開始時に前記接続トランジスタをＯＮ制御し、その後、データ線対の振幅がメインアンプのセンス可能レベルにまで開いた時に前記接続トランジスタをＯＦＦ制御することを特徴とする。
請求項１３記載の発明は、前記請求項１、２又は３記載の半導体装置において、前記メモリ制御回路は、リフレッシュ制御信号を入力し、前記リフレッシュ制御信号がアクティブのとき、メモリセルに対するリフレッシュ動作をクロック信号に応じて開始し、そのリフレッシュ動作を１クロック信号周期内で終了することを特徴とする。
請求項１４記載の発明の半導体装置は、複数のメモリセルと、前記各メモリセルに対してトランジスタを介して接続された複数のビット線対と、前記各ビット線対に接続された複数のセンスアンプと、前記各センスアンプと接続された複数のデータ線対と、前記各データ線対に接続された複数のメインアンプと、前記複数のセンスアンプと前記複数のメインアンプとの間に配置され、対応するセンスアンプとメインアンプとの接続経路を開閉する接続スイッチ回路と、メモリ制御回路とを備え、前記メモリ制御回路は、ライト用ロウ制御信号、ライトイネーブル信号、クロック信号、並びにロウアドレス及びコラムアドレスを入力し、前記ライトイネーブル信号がアクティブレベルのとき、前記コラムアドレスで選択されるメインアンプに外部からの入力データを書き込むと共に、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、前記複数のメインアンプでデータを保持したままの状態で前記複数のビット線対を各々同一電位にプリチャージし、前記ライト用ロウ制御信号がアクティブレベルのとき、前記メインアンプのデータを前記クロック信号に応じて前記センスアンプを介して、前記ロウアドレスで選択されるメモリセルに書き込むことを特徴とする。
請求項１５記載の発明の半導体装置は、複数のメモリセルと、前記各メモリセルに対してトランジスタを介して接続された複数のビット線対と、前記各ビット線対に接続された複数のセンスアンプと、前記各センスアンプと接続された複数のデータ線対と、前記各データ線対に接続された複数のメインアンプと、前記複数のセンスアンプと前記複数のメインアンプとの間に配置され、対応するセンスアンプとメインアンプとの接続経路を開閉する接続スイッチ回路と、メモリ制御回路とを備え、前記メモリ制御回路は、リード用ロウ制御信号、ライト用ロウ制御信号、ライトイネーブル信号、クロック信号、並びにロウアドレス及びコラムアドレスを入力し、前記リード用ロウ制御信号がアクティブレベルのとき、前記ロウアドレスで選択されるメモリセルのデータを前記クロック信号に応じて前記ビット線対、センスアンプ及びデータ線対を介して対応するメインアンプに書き込み、前記メモリセルのデータのメインアンプへの書き込みの後、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、前記複数のメインアンプでデータを保持したままの状態で前記複数のビット線対を各々同一電位にプリチャージし、前記ライト用ロウ制御信号がアクティブレベルのとき、前記メインアンプのデータを前記クロック信号に応じて前記センスアンプを介して、前記ロウアドレスで選択されるメモリセルに書き込むことを特徴とする。
請求項１６記載の発明は、前記請求項１、２、３、１４又は１５記載の半導体装置において、前記ロウアドレスとクロック信号とを入力し、前記ロウアドレスを前記クロック信号でラッチする第１のロウアドレスラッチと、前記第１のロウアドレスラッチの出力を前記クロック信号から一定時間遅延したタイミングでラッチする第２のロウアドレスラッチと、ロウ制御回路とを備え、前記ロウ制御回路は、前記クロック信号とロウ制御信号とを入力し、前記クロック信号の立上り又は立下りで前記ロウ制御信号がアクティブレベルであれば、前記第２のロウアドレスラッチのラッチ信号から所定時間の遅延後、ロウ起動信号を出力することを特徴とする。
請求項１７記載の発明は、前記請求項１６記載の半導体装置において、前記ロウ制御回路は、リフレッシュ制御信号を入力し、前記クロック信号の立上り又は立下りで前記リフレッシュ制御信号がアクティブのとき、前記クロック信号の立上り又は立下りから所定時間遅延させてロウ起動信号を出力し、前記遅延させる所定時間は、前記第２のロウアドレスラッチのラッチ信号からロウ起動信号の出力までの遅延時間以上の時間に設定されることを特徴とする。
請求項１８記載の発明は、前記請求項２又は３記載の半導体装置において、前記メモリ制御回路は、前記リード用ロウ制御信号とライト用ロウ制御信号とがクロック信号の立上り又は立下りで共にアクティブレベルのときには、外部からの入力データを、ロウアドレス及びコラムアドレスで選択されたメモリセルに直接書き込むことを特徴とする。
請求項１９記載の発明は、前記請求項１８記載の半導体装置において、前記メモリ制御回路は、前記外部からの入力データをメモリセルに直接書き込むに際し、前記メインアンプの増幅動作を停止させることを特徴とする。
請求項２０記載の発明は、前記請求項２又は３記載の半導体装置において、前記メモリ制御回路は、クロック信号の立上り又は立下りで前記ライト用ロウ制御信号がアクティブレベルのとき、前記クロック信号の立上り又は立下りで直ちにメインアンプのデータをビット線を介してメモリセルに書き込むことを特徴とする。
以上により、請求項１〜２０記載の発明では、ページリード時には、メインアンプからデータリードを行うので、複数のメインアンプと複数のメモリセルとを接続スイッチ回路の開動作により切り離して、これらのメモリセルのプリチャージ動作が可能となって、このページリード中でのメモリセルのデータのリフレッシュ動作が可能になる。また、ページライト時には、メインアンプに対して外部からの入力データをライトするので、複数のメインアンプと複数のメモリセルとを切り離しておけば、これらメモリセルのプリチャージ動作が可能となって、このページライト中でのメモリセルのデータのリフレッシュ動作が可能になる。
特に、請求項５記載の発明では、ページライト時において、メインアンプに外部からの入力データを書き込む際には、データ線対とメインアンプとの間に配置した接続トランジスタがＯＦＦ制御されるので、メインアンプの負荷容量がデータ線対の容量分少なくなって、ページライト動作の高速化が図られる。
また、請求項８記載の発明では、メインアンプのデータをメモリセルに書き込むに際しては、センスアンプが停止状態とされるので、センスアンプとメインアンプのデータ同士の衝突がなくなり、メインアンプのデータのライト動作が高速化する。
更に、請求項１０記載の発明では、メモリセルのデータをメインアンプに書き込むに際しては、データ線対のプリチャージ動作と、このデータ線対を介したメインアンプへのメモリセルのデータの書き込み動作とをクロック信号の１サイクルで行うので、このサイクル以外のサイクルでは、メインアンプでのデータ保持ができ、メインアンプのリード／ライト動作が常に行い得る。
加えて、請求項１２記載の発明では、メモリセルのデータをデータ線対を介してメインアンプに書き込む際に、データ線対の振幅がメインアンプの増幅可能レベルにまで開いた時点で、接続トランジスタがＯＦＦ制御されて、データ線対とメインアンプとが切り離されるので、メインアンプの負荷容量が前記データ線対の分だけ軽減されて、低電力化が図られる。
また、請求項１３記載の発明では、ページサイクル中では、メモリセルのデータのリフレッシュ動作がクロック信号の１サイクル内で終了するので、１クロック信号のページサイクル中に１回のリフレッシュを同時に行うことができる。
更に、請求項１４記載の発明では、コラムアドレスで選択されたメインアンプに外部からの入力データを書き込んだ後、これらのメインアンプの入力データを、ロウアドレスで選択されるメモリセルに書き込むことができるので、メモリアレイの一定領域に特定データを繰り返し書き込む際に、前記コラムアドレスで選択されたメインアンプの個数単位でメモリセルにデータ書き込みでき、その際の書き込みが短時間になる。
加えて、請求項１５記載の発明では、ロウアドレスで選択された複数のメモリセルのデータをセンスアンプを介してメインアンプに書き込んだ後、これらのメインアンプのデータが、他のロウアドレスで選択された複数のメモリセルに書き込まれるので、ロウ単位でのメモリセル間のデータコピーが短時間で行われる。
また、請求項１８記載の発明では、クロック信号の立上り又は立下りでリード用ロウ制御信号とライト用ロウ制御信号とが共にアクティブレベルであるときには、外部からの入力データが、ロウアドレス及びコラムアドレスで選択されるメモリセルに直接書き込まれるので、通常のＤＲＡＭとしての動作が可能である。この場合、請求項１９記載の発明のように、メインアンプの増幅動作を停止させれば、コラムアドレスで選択されないメインアンプのデータがメモリセルに書き込まれることはない。
以上説明したように、請求項１〜２０記載の発明の半導体装置によれば、ページリード時には、メインアンプに読み出されたデータを保持したままの状態で、複数のメインアンプと複数のメモリセルとを接続スイッチ回路の開動作により切り離して、メモリセルのプリチャージ動作を可能としたので、メインアンプからデータリードを行いながら、プリチャージ動作の後、メインアンプとは切り離されたメモリセルのリフレッシュ動作を行わせることができ、ページリード中でのメモリセルのデータのリフレッシュ動作を可能にできると共に、ページライト時には、メインアンプに対して外部からの入力データをライトしながら、複数のメインアンプと複数のメモリセルとを切り離して、メモリセルのプリチャージ動作を可能としたので、メインアンプに対して入力データをライトしながら、プリチャージ動作の後、メインアンプとは切り離されたメモリセルのリフレッシュ動作を行わせることができ、ページライト中でのメモリセルのデータのリフレッシュ動作を可能にできる。
特に、請求項５記載の発明によれば、ページライト時において、メインアンプに外部からの入力データを書き込む際には、メインアンプの負荷容量をデータ線対の容量分少なくしたので、ページライト動作の高速化を図ることができる。
また、請求項８記載の発明によれば、メインアンプのデータをメモリセルに書き込むに際し、センスアンプを停止状態としたので、センスアンプとメインアンプのデータ同士の衝突をなくして、メインアンプへのデータのライト動作を高速化できる。
更に、請求項１０記載の発明によれば、メモリセルのデータをメインアンプに書き込むに際し、データ線対のプリチャージ動作とメインアンプへのメモリセルのデータの書き込み動作とをクロック信号の１サイクルで行ったので、このサイクル以外のサイクルにおいてメインアンプでのデータ保持ができ、メインアンプのリード／ライト動作が常に行い得る効果を奏する。
加えて、請求項１２記載の発明によれば、メモリセルのデータをメインアンプに書き込む際に、メインアンプの負荷容量をデータ線対の分だけ軽減したので、低電力化を図ることができる。
また、請求項１３記載の発明によれば、１クロック信号のページサイクル中に１回のリフレッシュを同時に行うことができる。
更に、請求項１４記載の発明によれば、メモリアレイの一定領域に特定データを繰り返し書き込む際に、コラムアドレスで選択されたメインアンプの個数単位でメモリセルにデータ書き込みできるので、その書き込み時間を短縮できる。
加えて、請求項１５記載の発明によれば、ロウ単位でのメモリセル間のデータコピーを短時間で行うことが可能である。
また、請求項１８記載の発明によれば、通常のＤＲＡＭとしての動作をも確保でき、特に、請求項１９記載の発明のように、メインアンプの増幅動作を停止させれば、コラムアドレスで選択されないメインアンプのデータがメモリセルに書き込まれることを防止できる。
以下、本発明の実施の形態として、ＤＲＡＭ（半導体装置）について説明する。
図１は、ＤＲＡＭ９００の構成を示す。同図において、ＤＲＡＭ９００は、ロウアドレス生成部１００、ロウ制御信号生成部２００、第１コラム制御信号生成部３００、第２コラム制御信号生成部４００、コラムアドレスラッチ５００、コラムアドレスデコーダ６００、ロウアドレスプリデコーダ７００、及びメモリコア部８００を有する。
前記ロウアドレス生成部１００は、図４にも示すように、外部ロウアドレスＥＲＡＤＲと、クロックＣＬＫと、ロウ制御信号生成部２００からの後述するアドレスラッチクロックＡＤＬＣＫ、アドレス切り替え信号ＡＤＳＥＬ及びカウントクロックＣＮＴＣＫとを受けて、内部ロウアドレスＩＲＡＤＲを生成して出力する。また、前記ロウ制御信号生成部２００は、図３にも示すように、前記クロックＣＬＫ、リード用ロウ制御信号ＲＲＡＳ、ライト用ロウ制御信号ＷＲＡＳ、リフレッシュ制御信号ＲＥＦ、及び後述するオア回路９０１からの転送ゲートイネーブル信号ＴＧＥを受けて、アドレスラッチクロックＡＤＬＣＫ、アドレス切り替え信号ＡＤＳＥＬ、カウントクロックＣＮＴＣＫ、内部ロウ制御信号ＩＲＡＳ、ライト用ロウ制御信号フラグＷＲＡＳＦ及びリード用ロウ制御信号フラグＲＲＡＳＦを生成して出力する。
更に、第１コラム制御信号生成部３００は、図５にも示すように、クロックＣＬＫ、コラム制御信号ＣＡＳ及びライトイネーブル信号ＷＥ、並びに前記ロウ制御信号生成部２００からのリード用及びライト用のロウ制御信号フラグＲＲＡＳＦ、ＷＲＡＳＦを受けて、／メインアンププリチャージ信号／ＭＰＲＥ、メインアンプイネーブル信号ＭＡＥ、転送ゲートイネーブル信号Ｒ ＴＧＥＲ、／データ線プリチャージ信号Ｒ ／ＤＰＲＥＲ及びライトイネーブル信号１ ＷＥ１を生成して出力する。前記第２コラム制御信号生成部４００は、図６にも示すように、クロックＣＬＫ、コラム制御信号ＣＡＳ及びライトイネーブル信号ＷＥ、並びに前記ロウ制御信号生成部２００からの内部ロウ制御信号ＩＲＡＳ、リード用及びライト用のロウ制御信号フラグＲＲＡＳＦ、ＷＲＡＳＦを受けて、転送ゲートイネーブル信号Ｗ ＴＧＥＷ、／データ線プリチャージ信号Ｗ ／ＤＰＲＥＷ及びライトイネーブル信号２ ＷＥ２、センスアンプイネーブル信号ＳＥＮ及び出力イネーブル信号ＯＷを生成して出力する。
加えて、コラムアドレスラッチ５００は、外部コラムアドレスＣＡＤＲを受けて、外部コラムアドレスラッチ信号ＣＡＤＲＬを生成して出力する。コラムアドレスデコーダ６００は、前記コラムアドレスラッチ５００からの外部コラムアドレスラッチ信号ＣＡＤＲＬを受けて、データ選択信号（７：０）ＤＳＥＬを生成して出力する。オア回路９０１は、前記第１及び第２のコラム制御信号生成部３００、４００からの転送ゲートイネーブル信号Ｒ ＴＧＥＲ及びＷ ＴＧＥＷを受けて、転送ゲートイネーブル信号ＴＧＥを出力する。また、オア回路９０２は、前記第１及び第２のコラム制御信号生成部３００、４００からの／データ線プリチャージ信号Ｒ ／ＤＰＲＥＲ及びＷ ／ＤＰＲＥＷを受けて／データ線プリチャージ信号 ／ＤＰＲＥを出力する。更に、オア回路９０３は、前記第１及び第２のコラム制御信号生成部３００、４００からのライトイネーブル信号ＷＥ１及びＷＥ２を受けてライトイネーブル信号ＷＥを出力する。
また、前記メモリコア部８００は、図２に示す内部構成を持つ。以下、図２の構成を説明する。図２のメモリコア部８００は、複数のメモリセルブロック８０３、８０５…と、これらのメモリセルブロック８０３、８０５…の右側方に配置されたセンスアンプブロック８０２、８０４…とを有する。各メモリセルブロック８０３、８０５…は、コラム方向に配置された８ｎ（ｎは１以上の整数）対のビット線（ＢＬ０、／ＢＬ０）〜（ＢＬ（８ｎ−１）、／ＢＬ（８ｎ−１））を有し、これらビット線には各々多数のメモリセルＭＣが接続され、これらのメモリセルはロウ方向に配置した多数本のワード線ＷＬにより選択される。一方、前記センスアンプブロック８０２、８０４…は、各々、８ｎ個のセンスアンプＳＡ０〜ＳＡ（８ｎ−１）を有し、これらのセンスアンプは、各々、対応するビット線対に接続されると共に、８ｎ対の接続トランジスタ（ＴＵ０、ＴＬ０）〜（ＴＵ（８ｎ−１）、ＴＬ（８ｎ−１））を介してカラム方向に配置した８ｎ対のデータ線対（ＤＬ０、／ＤＬ０）〜（ＤＬ（８ｎ−１）、／ＤＬ（８ｎ−１））に接続される。
前記８ｎ対のデータ線対には、８ｎ個のデータ線プリチャージ回路Ｐ０〜Ｐ（８ｎ−１）が接続されると共に、それ等のデータ線対の図中右端において８ｎ対の接続トランジスタ（ＣＵ０、ＣＬ０）〜（ＣＵ（８ｎ−１）、ＣＬ（８ｎ−１））が配置される。更に、これらの８ｎ対の接続トランジスタには、８ｎ対のメインアンプデータ線（ＭＤ０、／ＭＤ０）〜（ＭＤ（８ｎ−１）、／ＭＤ（８ｎ−１））が接続され、これらメインアンプデータ線対ＭＤには、８ｎ個のメインアンプＭＡ０〜ＭＡ（８ｎ−１）が接続され、これらの接続点の更に図中右方にはメインアンププリチャージ回路ＭＰ０〜ＭＰ（８ｎ−１）が接続されている。前記８ｎ対の接続トランジスタ（ＣＵ０、ＣＬ０）〜（ＣＵ（８ｎ−１）、ＣＬ（８ｎ−１））は、各々、対応するセンスアンプＳＡとメインアンプＭＡとの接続経路を開閉する接続スイッチ回路として機能する。これらの接続トランジスタ対の開時には、データ線プリチャージ回路Ｐ以降のデータ線対が切り離されるので、対応するメインアンプＭＡの負荷容量が軽減される。尚、前記８ｎ対の接続トランジスタ（ＣＵ０、ＣＬ０）〜（ＣＵ（８ｎ−１）、ＣＬ（８ｎ−１））を設けない場合には、接続スイッチ回路は、センスアンプＳＡ近傍に配置した接続トランジスタ（ＴＵ０、ＴＬ０）〜（ＴＵ（８ｎ−１）、ＴＬ（８ｎ−１））が機能する。
前記メインアンプデータ線対ＭＤの図中右端には、８ｎ対の選択スイッチ（ＳＵ０、ＳＬ０）〜（ＳＵ（８ｎ−１）、ＳＬ（８ｎ−１））が接続され、一方の８ｎ個の選択スイッチＳＵ０〜ＳＵ（８ｎ−１）には、ｎ本の信号線８１３Ｕが接続される。この信号線８１３Ｕには、出力バッファ８０６が配置され、この出力バッファ８０６が前記第２コラム制御信号生成部４００からの出力イネーブル信号ＯＥを受けて、ｎ本の信号線８１３Ｕからのデータ出力が制御される。他方の８ｎ個の選択スイッチＳＬ０〜ＳＬ（８ｎ−１）にも、ｎ本の信号線８１３Ｌが接続され、前記信号線８１３Ｕ及びこの信号線８１３Ｌには、入力バッファ８０７、８０８を介して入力データラッチ８１２が接続される。前記入力データラッチ８１２には、外部からの入力データ（書き込みデータ）が入力され、この入力データが前記入力バッファ８０７、８０８を介して前記８ｎ対の選択スイッチに伝送される。前記入力データラッチ８１２は、クロックＣＬＫで制御され、前記入力バッファ８０７、８０８は、図１に示したオア回路９０３からのライトイネーブル信号ＷＥにより制御される。
前記８ｎ対の選択スイッチ（ＳＵ０、ＳＬ０）〜（ＳＵ（８ｎ−１）、ＳＬ（８ｎ−１））は、図１に示したコラムアドレスデコーダ６００からのデータ選択信号（７：０）ＤＳＥＬにより制御される。また、８ｎ個のメインアンププリチャージ回路ＭＰは、第１コラム制御信号生成部３００からの／メインアンププリチャージ信号／ＭＰＲＥにより制御され、８ｎ個のメインアンプＭＡは、第１コラム制御信号生成部３００からのメインアンプイネーブル信号ＭＡＥにより制御される。更に、８ｎ対の接続トランジスタＣＵ、ＣＬは、オア回路９０１からの転送ゲートイネーブル信号ＴＧＥにより制御され、８ｎ個のデータ線プリチャージ回路Ｐは、オア回路９０２からの／データ線プリチャージ信号／ＤＰＲＥにより制御される。図２に示したロウデコーダ７５０は、図１に示したオア回路９０２からの／データ線プリチャージ信号／ＤＰＲＥ、ロウアドレスプリデコーダ７００からのロウプリデコード信号ＡＤＥＣ、オア回路９０１からの転送ゲートイネーブル信号ＴＧＥ、及びブロック選択信号ＢＫＥを受けて、前記ブロック選択信号ＢＫＥが自己のブロックを指示している場合に、対応するワード線ＷＬを選択して活性化すると共に、対応するセンスアンプＳＡにセンスアンプイネーブル信号ＳＥを出力し、更には、対応する転送ＳＷ信号をＨにして対応する接続トランジスタ（ＴＵ０、ＴＬ０）〜（ＴＵ（８ｎ−１）、ＴＬ（８ｎ−１））をＯＮする。
前記図１に示したロウアドレス生成部１００、ロウ制御信号生成部２００、第１コラム制御信号生成部３００、第２コラム制御信号生成部４００、コラムアドレスラッチ５００、コラムアドレスデコーダ６００、ロウアドレスプリデコーダ７００、及び３個のオア回路９０１〜９０３並びに図２に示したロウデコーダ７５０により、メモリ制御回路８５０を構成する。
尚、図示していないが、前記センスアンプブロック８０２には、各センスアンプＳＡの近傍に、各ビット線対（ＢＬ０、／ＢＬ０）〜（ＢＬ（８ｎ−１）、／ＢＬ（８ｎ−１））を構成する２本のビット線同士を所定値の同一電位にプリチャージする８ｎ個のプリチャージ回路が備えられ、これらの各プリチャージ回路は、前記ロウデコーダ７５０からのビット線プリチャージ制御信号により制御される。
以下、ＤＲＡＭ９００のページアクセス及びその際のリフレッシュ動作について、図１〜図６の回路構成を参照しつつ、説明する。
最初に、ページリード動作及びリフレッシュ動作について説明する。図７は、このページリード動作（リード回数４回）時の全体タイミングチャートを示す。
同図において、時間ｔ１のクロック信号の立上りにおいて、リード用ロウ制御信号ＲＲＡＳ＝Ｈになると、図３のロウ制御信号生成部２００のＤフリップフロップ（以下ＤＦＦと略す）２０１の出力であるＲＲＡＳＦ＝Ｈになると共に、これに伴いアンド回路２１３及びオア回路２１８を経て内部ロウ制御信号（ロウ起動／停止信号）ＩＲＡＳ＝Ｈになって、ロウ系動作が開始する。
前記ＩＲＡＳ＝Ｈになると、外部ロウアドレスに応じたロウアドレスプリデコーダ７００からのロウプリデコード信号に基づいて、図２のロウデコーダ７５０が所定のメモリセルブロック（例えば８０３）内の所定のワード線ＷＬを選択してＯＮさせる。その結果、このＯＮしたワード線ＷＬにトランジスタｔを介して接続されたメモリセルＭＣのデータがビット線ＢＬ、／ＢＬに出力される。一方、図６の第２コラム制御信号生成部４００では、アンド回路４１７、４１９を介してセンスアンプイネーブル信号＝Ｈになり、対応するセンスアンプＳＡがイネーブルになるので、前記ビット線ＢＬ、／ＢＬに出力されたデータが増幅される。
時間ｔ２のクロック信号の立上りにおいて、図５の第１コラム制御信号生成部３００のＤＦＦ３０２及びインバータ３０６を経て／メインアンププリチャージ信号＝Ｌになるので、メインアンプデータ線対ＭＤをプリチャージし、同時に、インバータ３１２、ＤＦＦ３１１及びアンド回路３１９を介してメインアンプイネーブル信号＝Ｌにして、メインアンプＭＡ０〜ＭＡ８ｎ−１の動作を停止する。その後、遅延回路３０５の遅延時間が経過すると、ＤＦＦ３０７を介して／データ線プリチャージ信号Ｒ＝Ｈにし、図１のオア回路９０２を介して／データ線プリチャージ信号＝Ｈにして、データ線対ＤＬ、／ＤＬのプリチャージを解除する。更に、図５のＤＦＦ３０９を介して転送ゲートイネーブル信号Ｒ＝Ｈにし、図１のオア回路９０１を介して転送ゲートイネーブル信号＝Ｈにして、接続トランジスタＴＵ、ＴＬをＯＮすると共に、図２のロウデコーダ７５０から転送ＳＷ信号＝Ｈにして、接続トランジスタＣＵ、ＣＬをＯＮし、これにより、前記ビット線ＢＬ、／ＢＬに読み出されたデータをメインアンプデータ線対ＭＤに出力する。その後、遅延回路３１３の遅延時間を経過すると、ＤＦＦ３１１及びＡＮＤ回路３１９を介してメインアンプイネーブル信号＝Ｈにし、メインアンプＭＡをイネーブルにして、前記メインアンプデータ線対ＭＤに出力されたデータを増幅し、保持して、メインアンプＭＡにメモリセルＭＣのデータを書き込む。この際、接続トランジスタＴＵ、ＴＬ及びＣＵ、ＣＬは、データ線ＤＬ、／ＤＬ間の振幅がメインアンプＭＡのセンス増幅可能な振幅差になった時点、即ち、図５の遅延回路３１０の遅延時間が経過した時点で、ＤＦＦ３０９を介して転送ゲートイネーブル信号＝Ｌにして、ＯＦＦ制御される。これにより、メインアンプＭＡでのデータ増幅動作に際し、データ線対ＤＬ、／ＤＬがメインアンプＭＡから切り離されるので、メインアンプＭＡの負荷容量が軽減されて、低電力化が図られる。
更に、前記接続トランジスタＴＵ、ＴＬ及びＣＵ、ＣＬがＯＦＦした後、図３のロウ制御信号生成部２００の遅延回路２０８の遅延時間が経過すると、ＤＦＦ２０４をリセットして、内部ロウ制御信号ＩＲＡＳ＝Ｌにし、ロウデコーダ７５０により、ワード線ＷＬをＯＦＦすると共にセンスアンプＳＡの動作を停止させて、ビット線ＢＬ、／ＢＬを所定電位にプリチャージして、ロウ系動作を停止させる。時間ｔ２のクロック信号の立上りでコラム制御信号ＣＡＳ＝Ｈ、ライトイネーブル信号ＷＥ＝Ｌであるので、図６の第２コラム制御信号生成部４００のインバータ４１２、アンド回路４１１及びＤＦＦ４１８を介して出力イネーブル信号＝Ｈにして、出力バッファ８０６をＯＮする。ここで、選択スイッチＳＵ０〜ＳＵ（８ｎ−１）は、図１のコラムアドレスデコーダ６００からのデータ選択信号（７：０）により外部コラムアドレスＣ０に対応するｎ個が選択されているので、この選択された選択スイッチＳＵを介して、前記メインアンプＭＡからｎビットのデータＤ０が前記出力バッファ８０６を介して外部に出力される。
時間ｔ３において、クロック信号の立上りでコラム制御信号ＣＡＳ＝Ｈ、ライトイネーブル信号ＷＥ＝Ｌであるので、前記と同様に出力イネーブル信号＝Ｈになり、メインアンプＭＡでの８ｎ個のデータのうち外部コラムアドレスＣ１で選択されたｎビットのデータＤ１が、ＯＮしたｎ個の選択スイッチＳＵを介して外部に出力される。
続いて、時間ｔ４において、クロック信号の立上りでリフレッシュ制御信号＝Ｈであるので、図３のロウ制御信号生成部２００のＤＦＦ２１３の出力＝Ｈになり、時間ｔ４より遅延回路２１４、２１６の合計遅延時間の経過後に、内部ロウ制御信号ＩＲＡＳ＝Ｈになる。これにより、ロウデコーダ７５０は、図４のロウアドレス生成部１００のリフレッシュカウンタ１０３の出力アドレスで選択されたワード線ＷＬをＯＮにして、このワード線ＷＬにトランジスタｔを介して接続されたメモリセルＭＣのデータがビット線ＢＬ、／ＢＬに出力される。また、コラム制御信号生成部２のアンド回路４１７、４１９を介してセンスアンプイネーブル信号＝Ｈにして、センスアンプＳＡをイネーブルにし、前記ビット線ＢＬ、／ＢＬのデータを増幅して、増幅されたデータを選択されたメモリセルＭＣに再書き込みする。その後、図３のロウ制御信号生成部２００の遅延回路２２１の遅延時間が経過すると、ＤＦＦ２１５を介して内部ロウ制御信号ＩＲＡＳ＝Ｌにして、ロウデコーダ７５０により、ワード線ＷＬをＯＦＦし、センスアンプＳＡの動作を停止させて、ビット線ＢＬ、／ＢＬを所定の同一電位にプリチャージし、リフレッシュ動作を停止させる。
前記時間ｔ４においては、クロック信号の立上りでコラム制御信号ＣＡＳ＝Ｈ、ライトイネーブル信号ＷＥ＝Ｌであるので、前記と同様に出力イネーブル信号＝Ｈになり、メインアンプＭＡでの８ｎ個のデータのうち外部コラムアドレスＣ２で選択されたｎビットのデータＤ２が、ＯＮしたｎ個の選択スイッチＳＵを介して外部に出力される。
このように、時間ｔ４においては、リード動作とリフレッシュ動作とが同時に行われる。
次の時間ｔ５では、時間ｔ３と同じように、メインアンプＭＡＭＡでの８ｎ個のデータのうち外部コラムアドレスＣ３で選択されたｎビットのデータＤ３が、ＯＮしたｎ個の選択スイッチＳＵを介して外部に出力される。
時間ｔ６では、クロック信号の立上りでコラム制御信号ＣＡＳ＝Ｌであるので、図６のコラム制御信号生成部４００のアンド回路４１１及びＤＦＦ４１８を介して出力イネーブル信号＝Ｌにして、データ出力をＨｉ−ｚ（ハイインピーダンス）状態にする。
続いて、ページライト動作及びリフレッシュ動作について説明する。図９は、このページライト動作（ライト回数４回）時のタイミングチャートを示す。
図９において、時間ｔ１のクロック信号の立上りでライト用ロウ制御信号ＷＲＡＳ＝Ｈになると、図７の時間ｔ１及びｔ２の動作と同じように、内部ロウ制御信号ＩＲＡＳ＝Ｈになり、ロウ系動作が開始し、ロウアドレスＲ０で選択されたメモリセルＭＣのデータをメインアンプＭＡに書き込む。
時間ｔ２において、クロック信号の立上りでコラム制御信号ＣＡＳ＝Ｈ、ライトイネーブル信号ＷＥ＝Ｈであるので、図５の第１コラム制御信号生成部３００の転送ゲートイネーブル信号Ｒ＝Ｌとなって接続トランジスタＴＵ、ＴＬ、ＣＵ、ＣＬをＯＦＦした後、図６の第２コラム制御信号生成部４００のアンド回路４０９及びＤＦＦ４０６を介してライトイネーブル信号２＝Ｈにし、図１のオア回路９０３を介してライトイネーブル信号＝Ｈにして、入力バッファ８０７、８０８をＯＮする。その結果、図１のコラムアドレスデコーダ６００からのデータ選択信号（７：０）により選択されたＮ個の選択スイッチＳＵを介して、入力データＤ０が対応するｎ個のメインアンプＭＡに書き込まれる。
時間ｔ３において、クロック信号の立上りでリフレッシュ制御信号＝Ｈであるので、図３のロウ制御信号生成部２００のＤＦＦ２１３の出力＝Ｈになり、時間ｔ３より遅延回路２１４、２１６の合計遅延時間に相当する一定時間後に、内部ロウ制御信号ＩＲＡＳ＝Ｈになる。これにより、図４のロウアドレス生成部１００では、リフレッシュカウンタ１０３の出力アドレスが内部アドレスとして出力され、ロウデコーダ７５０は、前記内部アドレスで選択されるワード線ＷＬをＯＮして、このワード線ＷＬにトランジスタｔを介して接続されるメモリセルＭＣのデータがビット線ＢＬ、／ＢＬに出力される。また、図６のコラム制御信号生成部４００のアンド回路４１７、４１９を介してセンスアンプイネーブル信号＝Ｈになって、センスアンプＳＡがイネーブルになり、前記ビット線ＢＬ、／ＢＬのデータが増幅されて、増幅されたデータが選択されたメモリセルＭＣに再書き込みされる。その後、図３の遅延回路２２１の遅延時間が経過すると、内部ロウ制御信号ＩＲＡＳ＝Ｌになって、ロウデコーダ７５０が、ワード線ＷＬをＯＦＦし、センスアンプＳＡの動作を停止させて、ビット線ＢＬ、／ＢＬを同一電位にプリチャージし、リフレッシュ動作が停止する。
前記時間ｔ３においては、クロック信号の立上りでコラム制御信号ＣＡＳ＝Ｈ、ライトイネーブル信号ＷＥ＝Ｈであるので、クロック信号の立上りと同時に図６の第２コラム制御信号生成部４００のアンド回路４０９及びＤＦＦ４０６を介してライトイネーブル信号２＝Ｈにし、図１のオア回路９０３を介してライトイネーブル信号＝Ｈにして、入力データラッチ８１２にラッチされた入力データＤ１を入力バッファ８０７、８０８を介して８ｎ個の選択スイッチＳＵに伝達し、これらの選択スイッチＳＵのうち図１のコラムアドレスデコーダ６００からのデータ選択信号（７：０）により外部コラムアドレスＣ１に応じて選択されたｎ個の選択スイッチＳＵのみを介して、対応するｎ個のメインアンプＭＡにｎビットの入力データＤ１を書き込む。
このように、時間ｔ３においては、ライト動作とリフレッシュ動作とが同時に行われる。
次の時間ｔ４において、クロック信号の立上りでコラム制御信号ＣＡＳ＝Ｈ、ライトイネーブル信号ＷＥ＝Ｈであるので、前記時間ｔ３と同じように、選択されたｎ個のメインアンプＭＡにｎビットの入力データＤ２を書き込む。
また、前記時間ｔ４において、クロック信号の立上りでライト用ロウ制御信号ＷＲＡＳ＝Ｈになると、図３のロウ制御信号生成部２００のＤＦＦ２０２の出力、即ち、ライト用ロウ制御信号フラグＷＲＡＳＦ＝Ｈに、内部ロウ制御信号（ロウ起動／停止信号）ＩＲＡＳ＝Ｈになり、ロウ系動作が開始する。これにより、ロウデコーダ７５０は、外部ロウアドレスＲ０で選択されたワード線ＷＬをＯＮする。ここで、前記ライト用ロウ制御信号フラグＷＲＡＳＦ＝Ｈの場合は、メモリセルＭＣのデータを入力データで書き換えるメモリセルライト時に、メインアンプＭＡの出力とセンスアンプＳＡの出力とが衝突して入力データのライト時間が長くならないように、前記ワード線ＷＬがＯＮしても、図６のコラム制御信号生成部４００のインバータ４１６及びアンド回路４１９でもってセンスアンプイネーブル信号＝Ｌのままにして、センスアンプＳＡを停止状態に保持しておく。
次の時間ｔ５において、クロック信号の立上りでライト用ロウ制御信号フラグＷＲＡＳＦ＝Ｈ、コラム制御信号ＣＡＳ＝Ｈであるので、図６の第２コラム制御信号生成部４００のアンド回路４０１及びＤＦＦ４０２を介して／データ線プリチャージ信号Ｗ＝Ｈにし、図１のオア回路９０２からのデータ線プリチャージ信号＝Ｈにして、データ線ＤＬ、／ＤＬのプリチャージを解除すると共に、ＤＦＦ４０４を介して転送ゲートイネーブル信号Ｗ＝Ｈにし、図１のオア回路９０１からの転送ゲートイネーブル信号＝Ｈにして、接続トランジスタＴＵ、ＴＬ及びＣＵ、ＣＬをＯＮにする。これにより、８ｎ個のメインアンプＭＡのデータをデータ線対ＤＬ、／ＤＬ及びビット線対ＢＬ、／ＢＬを介して、前記ワード線ＷＬで選択されたメモリセルＭＣに書き込み始める。前記転送ゲートイネーブル信号Ｗは、図６の第２コラム制御信号生成部４００の遅延回路４０５の遅延時間の経過後、Ｌになって、接続トランジスタＴＵ、ＴＬ及びＣＵ、ＣＬはＯＦＦ制御される。前記転送ゲートイネーブル信号＝Ｌになると、アンド回路４１９によりセンスアンプイネーブル信号＝Ｈに設定して、センスアンプＳＡによりメモリセルＭＣへのデータ書き込みを継続して行い、転送ゲートイネーブル信号＝Ｌになった後、図３のロウ制御信号生成部２００の遅延回路２０８の遅延時間の経過後に、ＤＦＦ２０４がリセットされて、内部ロウ制御信号ＩＲＡＳ＝Ｌになり、ロウデコーダ７５０がワード線ＷＬをＯＦＦし、センスアンプＳＡの動作を停止させて、ビット線ＢＬ、／ＢＬを所定電位にプリチャージし、ロウ系動作が停止する。
同時に、前記時間ｔ５において、クロック信号の立上りでライトイネーブルＷＥ＝Ｈであるので、クロック信号が立ち上がると、図６の第２コラム制御信号生成部４００のＤＦＦ４０６を介して直ちにライトイネーブル信号２＝Ｈになり、図１のオア回路９０３からのライトイネーブル信号＝Ｈになって、クロック信号でラッチされた外部入力データＤ３が、前記メインアンプＭＡのデータのメモリセルＭＣへのライト動作よりも少し遅れてライト開始されて、選択されたメインアンプＭＡ及びメモリセルＭＣに書き込まれる。
尚、図９に示したタイミング図では、時間ｔ４でライト用ロウ制御信号フラグＷＲＡＳ＝Ｈで且つ時間ｔ５でコラム制御信号ＣＡＳ＝Ｈの場合に、時間ｔ５でメインアンプＭＡのデータを選択されたメモリセルＭＣに書き込んだが、コラム制御信号ＣＡＳを使用したライト制御が必要でないときには、前記時間ｔ４でライト用ロウ制御信号フラグＷＲＡＳＦ＝Ｈになれば、ライトモードが確定するため、直ぐに、メインアンプＭＡのデータを選択されたメモリセルＭＣに書き込むようにすれば、データ書き込みを高速にすることが可能である。
続いて、ページリード動作時でのロウ制御タイミングを図８に基づいて説明する。
図８において、時間ｔ１でリード用ロウ制御信号ＲＲＡＳ＝Ｈであるので、図４のロウアドレス生成部１００では、外部ロウアドレスＲ０がクロック信号の立上りで外部ロウアドレスラッチ１ １０１にラッチされた後、図３のロウ制御信号生成部２００の遅延回路２０６の遅延時間、即ち、前サイクルのビット線プリチャージが終了するまでの遅延時間だけ遅延すると、アドレスラッチクロックが立上って、図４の外部ロウアドレスラッチ２ １０２において前記外部ロウアドレスラッチ１ １０１の出力がラッチされ、セレクタ１０４で選択されて、内部ロウアドレスとして図１のロウアドレスプリデコーダ７００に出力される。その後、内部ロウアドレスがプリデコードされるのに必要な所定時間を図３のロウ制御信号生成部（ロウ制御回路）２００の遅延回路２０７で遅延させた後、内部ロウ制御信号ＩＲＡＳ＝Ｈにして、ロウ系動作を開始する。従って、次サイクルでの内部ロウアドレスの出力が、前サイクルのビット線プリチャージの終了まで待機するので、前サイクルの処理が次クロックサイクルの先頭にまで跨ったとしても、前サイクルの処理の途中で内部ロウアドレスの変化がなく、誤動作が有効に防止される。
時間ｔ３において、クロック信号の立上りでリフレッシュ制御信号＝Ｈになると、そのクロック信号の立上りより図３の遅延回路２１４の遅延時間、即ち、前サイクルでのビット線プリチャージが終了するまでの遅延時間が経過した時点で、図３のセットリセット回路２１９がセットされて、アドレス切り替え信号＝Ｈになる。これにより、図４のロウアドレス生成部１００では、セレクタ１０４がリフレッシュカウンタ１０３側に切り替わって、内部ロウアドレスとしてリフレッシュカウンタ１０３の出力（＝ＣＮＴ０）が図１のロウアドレスプリデコーダ７００に出力される。その後、内部ロウアドレスがプリデコードされるのに必要な時間を図３のロウ制御信号生成部２００の遅延回路２１６で遅延させた後、内部ロウ制御信号ＩＲＡＳ＝Ｈにして、リフレッシュ動作を開始する。従って、リフレッシュ用の内部ロウアドレスの出力が前サイクルでのビット線プリチャージが終了して初めて許容されるので、前サイクルの処理の最後部分をオートリフレッシュサイクル内でも行い得る。前記内部ロウ制御信号ＩＲＡＳ＝Ｈの後、図３の遅延回路２２１の遅延時間が経過すると、ＤＦＦ２１５をリセットして前記内部ロウ制御信号ＩＲＡＳ＝Ｌにして、リフレッシュ動作を１クロック信号周期内で終了させる。
図１０は、ページライト動作時でのロウ制御タイミングを示す。同図では、時間ｔ１及び時間ｔ３については、前記図８と同じ動作をする。時間ｔ１において、ライト用ロウ制御信号ＷＲＡＳ＝Ｈになると、時間ｔ１と同じタイミングで外部ロウアドレスがラッチされ、内部ロウ制御信号ＩＲＡＳ＝Ｈになり、前サイクルのリフレッシュ動作が終了した後に、ロウ系動作が開始される。
次に、本実施の形態のＤＲＡＭ９００でのランダムライトタイミングを図１１に示す。以下、このタイミングを説明する。
図１１において、時間ｔ１のクロック信号の立上りで、リード用ロウ制御信号ＲＲＡＳ＝Ｈ、ライト用ロウ制御信号ＷＲＡＳ＝Ｈになると、図３のロウ制御信号生成部２００のＤＦＦ２０１からのリード用ロウ制御信号フラグＲＲＡＳＦ＝Ｈ、ＤＦＦ２０２からのライト用ロウ制御信号フラグＷＲＡＳＦ＝Ｈ、内部ロウ制御信号（ロウ起動／停止信号）ＩＲＡＳ＝Ｈになり、ロウ系動作が開始する。内部ロウ制御信号ＩＲＡＳ＝Ｈになると、ロウデコーダ７５０は、ロウアドレスプリデコーダ７００からのロウプリデコード信号を受けて、外部ロウアドレスに応じたワード線ＷＬを選択してＯＮさせ、このワード線ＷＬにトランジスタｔを介して接続されたメモリセルＭＣのデータがビット線ＢＬ、／ＢＬに出力される。また、図６の第２コラム制御信号生成部４００のＡＮＤ回路４１７、４１９を介してセンスアンプイネーブル信号＝Ｈになり、センスアンプＳＡがイネーブルになって、前記ビット線ＢＬ、／ＢＬに出力されたデータが増幅される。
時間ｔ２において、クロック信号の立上りでリード用ロウ制御信号フラグＲＲＡＳＦ＝Ｈ、ライト用ロウ制御信号フラグＷＲＡＳＦ＝Ｈ、コラム制御信号ＣＡＳ＝Ｈ、ライトイネーブル信号ＷＥ＝Ｈであるので、図５のコラム制御信号生成部３００のＤＦＦ３０２を介して／データ線プリチャージ信号Ｒ、及び図１のオア回路９０２からの／データ線プリチャージ信号を共にＨにして、データ線ＤＬ、／ＤＬのプリチャージを解除すると共に、ＤＦＦ３０９を介して転送ゲートイネーブル信号Ｗ、及び図１のオア回路９０１からの転送ゲートイネーブル信号を共にＨにして、接続トランジスタＴＵ、ＴＬ及びＣＵ、ＣＬをＯＮして、入力データラッチ８１２にラッチされた入力データを、コラムアドレスデコーダ６００からのデータ選択信号（７：０）により外部コラムアドレスに応じて選択されたｎ個の選択スイッチＳＵ、及びこれらに接続されたメインアンプデータ線対ＭＤ、データ線対ＤＬ、／ＤＬ、ビット線対ＢＬ、／ＢＬを介して、ワード線ＷＬで選択されたメモリセルＭＣに書き込む。ここで、図５の第１コラム制御信号生成部３００のＮＡＮＤ回路３２０、ＤＦＦ３１８及びアンド回路３１９を介してメインアンプイネーブル信号＝Ｌにして、メインアンプＭＡ０〜ＭＡ（８ｎ−１）の動作を停止しておく。これにより、外部コラムアドレスで選択されないメインアンプＭＡのデータがメモリセルＭＣに書き込まれることを防止できる。
その後、転送ゲートイネーブル信号Ｗは、図６の遅延回路４０５の遅延時間の経過後にＬになって、前記ＯＮした接続トランジスタＴＵ、ＴＬ及びＣＵ、ＣＬはＯＦＦ動作する。その後、図３の遅延回路２０８の遅延時間の経過後に、ＤＦＦ２０４がリセットされて、内部ロウ制御信号ＩＲＡＳ＝Ｌになり、ロウデコーダ７５０が、ワード線ＷＬをＯＦＦし、センスアンプＳＡの動作を停止させて、ビット線ＢＬ、／ＢＬがプリチャージされ、ロウ系動作は停止する。
以上説明したように、本発明は、ページサイクル中であってもメモリセルのリフレッシュ動作が可能であるので、データを記憶するためにリフレッシュ動作が必要なメモリセルを備えたＤＲＡＭなどの半導体装置に適用して、有用である。
本発明の実施の形態を示す半導体装置のブロック構成図である。 同半導体装置に備えるメモリコア部の具体的回路図である。 同半導体装置に備えるロウ制御信号生成部の内部回路図である。 同半導体装置に備えるロウアドレス生成部の内部回路図である。 同半導体装置に備える第１のコラム制御信号生成部の内部回路図である。 同半導体装置に備える第２のコラム制御信号生成部の内部回路図である。 本発明の実施の形態の半導体装置のページリード時のタイミングチャートを示す図である。 同半導体装置のページリード時でのロウ制御系のタイミングチャートを示す図である。 本発明の実施の形態の半導体装置のページライト時のタイミングチャートを示す図である。 同半導体装置のページライト時でのロウ制御系のタイミングチャートを示す図である。 同半導体装置のランダムライト時のタイミングチャートを示す図である。 従来の半導体装置の全体概略構成を示すブロック図である。 同従来の半導体装置のページリード時のタイミングチャートを示す図である。 同従来の半導体装置のページライト時のタイミングチャートを示す図である。
符号の説明
１００ ロウアドレス生成部
１０１ 第１のロウアドレスラッチ
１０２ 第２のロウアドレスラッチ
２００ ロウ制御信号生成部（ロウ制御回路）
３００ 第１のコラム制御信号生成部
４００ 第２のコラム制御信号生成部
５００ コラムアドレスラッチ
６００ コラムアドレスデコーダ
７００ ロウアドレスプリデコーダ
７５０ ロウデコーダ
８００ メモリコア部
８０７、８０８ ライトバッファ
８１２ 入力データラッチ
８５０ メモリ制御回路
９００ ＤＲＡＭ（半導体装置）
ＭＣ メモリセル
ｔ トランジスタ
ＢＬ ビット線
ＷＬ ワード線
ＳＡ センスアンプ
ＤＬ データ線
ＴＵ、ＴＬ 接続トランジスタ（接続スイッチ回路）
ＣＵ、ＣＬ 接続トランジスタ（接続スイッチ回路）
ＭＡ メインアンプ
ＳＵ、ＳＬ 選択スイッチ
ＲＲＡＳ リード用ロウ制御信号
ＷＲＡＳ ライト用ロウ制御信号
ＣＡＳ コラム制御信号
ＷＥ ライトイネーブル信号
ＲＥＦ リフレッシュ制御信号
ＩＲＡＳ 内部ロウ制御信号（ロウ起動信号）

Claims (20)

  1. 複数のメモリセルと、
    前記各メモリセルに対してトランジスタを介して接続された複数のビット線対と、
    前記各ビット線対に接続された複数のセンスアンプと、
    前記各センスアンプと接続された複数のデータ線対と、
    前記各データ線対に接続された複数のメインアンプと、
    前記複数のセンスアンプと前記複数のメインアンプとの間に配置され、対応するセンスアンプとメインアンプとの接続経路を開閉する接続スイッチ回路と、
    メモリ制御回路とを備え、
    前記メモリ制御回路は、
    リード用ロウ制御信号、ライトイネーブル信号、クロック信号、並びにロウアドレス及びコラムアドレスを入力し、
    前記リード用ロウ制御信号がアクティブレベルのとき、前記ロウアドレスで選択されるメモリセルのデータを前記クロック信号に応じて前記ビット線対、センスアンプ及びデータ線対を介して対応するメインアンプに書き込み、
    前記メモリセルのデータのメインアンプへの書き込みの後、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、前記複数のメインアンプでデータを保持したままの状態で前記複数のビット線対を各々同一電位にプリチャージし、
    前記ライトイネーブル信号が非アクティブレベルのとき、前記コラムアドレスで選択されるメインアンプに保持されたデータを前記クロック信号に応じて出力するよう、
    前記センスアンプ、メインアンプ及び前記接続スイッチ回路を制御する
    ことを特徴とする半導体装置。
  2. 複数のメモリセルと、
    前記各メモリセルに対してトランジスタを介して接続された複数のビット線対と、
    前記各ビット線対に接続された複数のセンスアンプと、
    前記各センスアンプと接続された複数のデータ線対と、
    前記各データ線対に接続された複数のメインアンプと、
    前記複数のセンスアンプと前記複数のメインアンプとの間に配置され、対応するセンスアンプとメインアンプとの接続経路を開閉する接続スイッチ回路と、
    メモリ制御回路とを備え、
    前記メモリ制御回路は、
    リード用ロウ制御信号、ライト用ロウ制御信号、ライトイネーブル信号、クロック信号、並びにロウアドレス及びコラムアドレスを入力し、
    前記リード用ロウ制御信号がアクティブレベルのとき、前記ロウアドレスで選択されるメモリセルのデータを前記クロック信号に応じて前記ビット線対、センスアンプ及びデータ線対を介して対応するメインアンプに書き込み、
    一方、前記ライトイネーブル信号がアクティブレベルのとき、前記コラムアドレスで選択されるメインアンプに外部からの入力データを書き込むと共に、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、この状態で前記複数のビット線対を各々同一電位にプリチャージし、
    前記ライト用ロウ制御信号がアクティブレベルのとき、前記メインアンプのデータを前記クロック信号に応じて前記センスアンプを介して、前記ロウアドレスで選択されるメモリセルに書き込む
    ことを特徴とする半導体装置。
  3. 複数のメモリセルと、
    前記各メモリセルに対してトランジスタを介して接続された複数のビット線対と、
    前記各ビット線対に接続された複数のセンスアンプと、
    前記各センスアンプと接続された複数のデータ線対と、
    前記各データ線対に接続された複数のメインアンプと、
    前記複数のセンスアンプと前記複数のメインアンプとの間に配置され、対応するセンスアンプとメインアンプとの接続経路を開閉する接続スイッチ回路と、
    メモリ制御回路とを備え、
    前記メモリ制御回路は、
    リード用ロウ制御信号、ライトイネーブル信号、ライト用ロウ制御信号、クロック信号、並びにロウアドレス及びコラムアドレスを入力し、
    前記リード用ロウ制御信号がアクティブレベルのとき、前記ロウアドレスで選択されるメモリセルのデータを前記クロック信号に応じて前記ビット線対、センスアンプ及びデータ線対を介して対応するメインアンプに書き込み、
    前記メモリセルのデータのメインアンプへの書き込みの後、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、前記複数のメインアンプでデータを保持したままの状態で前記複数のビット線対を各々同一電位にプリチャージし、
    前記ライトイネーブル信号が非アクティブレベルのとき、前記コラムアドレスで選択されるメインアンプに保持されたデータを前記クロック信号に応じて出力し、
    前記ライトイネーブル信号がアクティブレベルのとき、前記コラムアドレスで選択されるメインアンプに外部からの入力データを書き込むと共に、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、この状態で前記複数のビット線対を各々同一電位にプリチャージし、
    前記ライト用ロウ制御信号がアクティブレベルのとき、前記メインアンプのデータを前記クロック信号に応じて前記センスアンプを介して、前記ロウアドレスで選択されるメモリセルに書き込むよう、
    前記センスアンプ、メインアンプ及び前記接続スイッチ回路を制御する
    ことを特徴とする半導体装置。
  4. 前記請求項１又は３記載の半導装置において、
    前記メモリ制御回路は、
    コラム制御信号を受け、
    前記ライトイネーブル信号が非アクティブレベルのとき、前記コラム制御信号がアクティブレベルにある時に限り、前記コラムアドレスで選択されたメインアンプのデータを前記クロック信号に応じて出力させる
    ことを特徴とする半導体装置。
  5. 前記請求項２又は３記載の半導体装置において、
    前記接続スイッチ回路は、前記データ線対と前記メインアンプとの間に配置された接続トランジスタにより構成され、
    前記メモリ制御回路は、
    前記ライト用ロウ制御信号がアクティブレベルのとき、前記接続トランジスタをＯＮ制御して、前記メインアンプのデータを前記クロック信号に応じて前記センスアンプを介して前記メモリセルに書き込み、その書き込み時以外は、前記接続トランジスタをＯＦＦ制御する
    ことを特徴とする半導体装置。
  6. 前記請求項２又は３記載の半導体装置において、
    前記メモリ制御回路は、
    前記リード用ロウ制御信号がアクティブレベルになった後に続いて前記ライトイネーブル信号がアクティブレベルになる場合には、メモリセルのデータをメインアンプに書き込んだ後に、外部からの入力データを前記メインアンプに書き込む
    ことを特徴とする半導体装置。
  7. 請求項２又は３記載の半導体装置において、
    前記メモリ制御回路は、
    コラム制御信号を受け、
    前記ライトイネーブル信号がアクティブレベルのとき、前記コラム制御信号がアクティブレベルにある時に限り、前記コラムアドレスで選択されるメインアンプに外部からの入力データを書き込む
    ことを特徴とする半導体装置。
  8. 前記請求項２又は３の半導体装置において、
    前記メモリ制御回路は、
    前記ライト用ロウ制御信号がアクティブレベルのとき、前記センスアンプの増幅動作を停止させた状態で、メインアンプのデータを前記センスアンプを介してメモリセルに書き込む
    ことを特徴とする半導体装置。
  9. 前記請求項２又は３の半導体装置において、
    前記メモリ制御回路は、
    コラム制御信号を受け、
    前記ライト用ロウ制御信号がアクティブレベルのとき、前記コラム制御信号がアクティブレベルにある時に限り、前記メインアンプのデータをセンスアンプを介してメモリセルに書き込む
    ことを特徴とする半導体装置。
  10. 前記請求項１、２又は３記載の半導体装置において、
    前記メモリ制御回路は、
    前記リード用ロウ制御信号がアクティブレベルになった後のクロックサイクルにおいて、データ線対をプリチャージした後、メモリセルのデータを前記データ線対を介してメインアンプに書き込む
    ことを特徴とする半導体装置。
  11. 前記請求項１、２又は３記載の半導体装置において、
    前記メモリ制御回路は、
    コラム制御信号を受け、
    前記リード用ロウ制御信号がアクティブレベルになった後、前記コラム制御信号がアクティブレベルになった時に限り、ロウアドレスで選択されたメモリセルのデータを前記センスアンプを介してメインアンプに書き込む
    ことを特徴とする半導体装置。
  12. 前記請求項１、２又は３記載の半導体装置において、
    前記接続スイッチ回路は、前記データ線対と前記メインアンプとの間に配置された接続トランジスタにより構成され、
    前記メモリ制御回路は、
    前記リード用ロウ制御信号がアクティブレベルのとき、メモリセルのデータをメインアンプに書き込む開始時に前記接続トランジスタをＯＮ制御し、その後、データ線対の振幅がメインアンプのセンス可能レベルにまで開いた時に前記接続トランジスタをＯＦＦ制御する
    ことを特徴とする半導体装置。
  13. 前記請求項１、２又は３記載の半導体装置において、
    前記メモリ制御回路は、
    リフレッシュ制御信号を入力し、
    前記リフレッシュ制御信号がアクティブのとき、メモリセルに対するリフレッシュ動作をクロック信号に応じて開始し、そのリフレッシュ動作を１クロック信号周期内で終了する
    ことを特徴とする半導体装置。
  14. 複数のメモリセルと、
    前記各メモリセルに対してトランジスタを介して接続された複数のビット線対と、
    前記各ビット線対に接続された複数のセンスアンプと、
    前記各センスアンプと接続された複数のデータ線対と、
    前記各データ線対に接続された複数のメインアンプと、
    前記複数のセンスアンプと前記複数のメインアンプとの間に配置され、対応するセンスアンプとメインアンプとの接続経路を開閉する接続スイッチ回路と、
    メモリ制御回路とを備え、
    前記メモリ制御回路は、
    ライト用ロウ制御信号、ライトイネーブル信号、クロック信号、並びにロウアドレス及びコラムアドレスを入力し、
    前記ライトイネーブル信号がアクティブレベルのとき、前記コラムアドレスで選択されるメインアンプに外部からの入力データを書き込むと共に、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、前記複数のメインアンプでデータを保持したままの状態で前記複数のビット線対を各々同一電位にプリチャージし、
    前記ライト用ロウ制御信号がアクティブレベルのとき、前記メインアンプのデータを前記クロック信号に応じて前記センスアンプを介して、前記ロウアドレスで選択されるメモリセルに書き込む
    ことを特徴とする半導体装置。
  15. 複数のメモリセルと、
    前記各メモリセルに対してトランジスタを介して接続された複数のビット線対と、
    前記各ビット線対に接続された複数のセンスアンプと、
    前記各センスアンプと接続された複数のデータ線対と、
    前記各データ線対に接続された複数のメインアンプと、
    前記複数のセンスアンプと前記複数のメインアンプとの間に配置され、対応するセンスアンプとメインアンプとの接続経路を開閉する接続スイッチ回路と、
    メモリ制御回路とを備え、
    前記メモリ制御回路は、
    リード用ロウ制御信号、ライト用ロウ制御信号、ライトイネーブル信号、クロック信号、並びにロウアドレス及びコラムアドレスを入力し、
    前記リード用ロウ制御信号がアクティブレベルのとき、前記ロウアドレスで選択されるメモリセルのデータを前記クロック信号に応じて前記ビット線対、センスアンプ及びデータ線対を介して対応するメインアンプに書き込み、
    前記メモリセルのデータのメインアンプへの書き込みの後、前記複数の接続スイッチ回路を開いて前記複数のセンスアンプと前記複数のメインアンプとの接続経路を開き、前記複数のメインアンプでデータを保持したままの状態で前記複数のビット線対を各々同一電位にプリチャージし、
    前記ライト用ロウ制御信号がアクティブレベルのとき、前記メインアンプのデータを前記クロック信号に応じて前記センスアンプを介して、前記ロウアドレスで選択されるメモリセルに書き込む
    ことを特徴とする半導体装置。
  16. 前記請求項１、２、３、１４又は１５記載の半導体装置において、
    前記ロウアドレスとクロック信号とを入力し、前記ロウアドレスを前記クロック信号でラッチする第１のロウアドレスラッチと、
    前記第１のロウアドレスラッチの出力を前記クロック信号から一定時間遅延したタイミングでラッチする第２のロウアドレスラッチと、
    ロウ制御回路とを備え、
    前記ロウ制御回路は、
    前記クロック信号とロウ制御信号とを入力し、前記クロック信号の立上り又は立下りで前記ロウ制御信号がアクティブであれば、前記第２のロウアドレスラッチのラッチ信号から所定時間の遅延後、ロウ起動信号を出力する
    ことを特徴とする半導体装置。
  17. 前記請求項１６記載の半導体装置において、
    前記ロウ制御回路は、
    リフレッシュ制御信号を入力し、前記クロック信号の立上り又は立下りで前記リフレッシュ制御信号がアクティブレベルのとき、前記クロック信号の立上り又は立下りから所定時間遅延させてロウ起動信号を出力し、
    前記遅延させる所定時間は、前記第２のロウアドレスラッチのラッチ信号からロウ起動信号の出力までの遅延時間以上の時間に設定される
    ことを特徴とする半導体装置。
  18. 前記請求項２又は３記載の半導体装置において、
    前記メモリ制御回路は、
    前記リード用ロウ制御信号とライト用ロウ制御信号とがクロック信号の立上り又は立下りで共にアクティブレベルのときには、外部からの入力データを、ロウアドレス及びコラムアドレスで選択されたメモリセルに直接書き込む
    ことを特徴とする半導体装置。
  19. 前記請求項１８記載の半導体装置において、
    前記メモリ制御回路は、
    前記外部からの入力データをメモリセルに直接書き込むに際し、前記メインアンプの増幅動作を停止させる
    ことを特徴とする半導体装置。
  20. 前記請求項２又は３記載の半導体装置において、
    前記メモリ制御回路は、
    クロック信号の立上り又は立下りで前記ライト用ロウ制御信号がアクティブレベルのとき、前記クロック信号の立上り又は立下りで直ちにメインアンプのデータをビット線を介してメモリセルに書き込む
    ことを特徴とする半導体装置。
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