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JP2005063448A - Stacked memory module and memory system - Google Patents

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JP2005063448A JP2004236157A JP2004236157A JP2005063448A JP 2005063448 A JP2005063448 A JP 2005063448A JP 2004236157 A JP2004236157 A JP 2004236157A JP 2004236157 A JP2004236157 A JP 2004236157A JP 2005063448 A JP2005063448 A JP 2005063448A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a stacked memory module with which a large-capacity memory module is operated at high speed, and to provide a memory system. <P>SOLUTION: The stacked memory module includes: first and second circuit boards; an electric connector; and a buffer. The first and second circuit boards have inner faces facing each other and outer faces facing away from each other. The first circuit board includes a connection portion for connecting the memory module to a mother board. At least one of the inner and outer faces of the first circuit board loads a first plurality of memory chips. At least one of the inner and outer faces of the second circuit board loads a second plurality of memory chips. The electrical connector electrically connects the first and second circuit boards. The buffer is loaded on the first circuit board and buffers signals for the first and second plurality of memory chips. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、積層型メモリモジュールおよびメモリシステムに関する。   The present invention relates to a stacked memory module and a memory system.

コンピュータシステムは、メモリインタフェースを使用してメモリモジュールに連結される一つまたはそれ以上の集積回路チップセットを具備する。メモリインタフェースはCPU(Central Processing Unit)のような集積回路チップセットとメモリモジュール間の通信を提供する。メモリインタフェースはアドレスバスライン、命令信号ラインおよびデータバスラインを具備する。   The computer system includes one or more integrated circuit chipsets that are coupled to the memory module using a memory interface. The memory interface provides communication between an integrated circuit chip set such as a CPU (Central Processing Unit) and a memory module. The memory interface includes an address bus line, a command signal line, and a data bus line.

初期に、メモリモジュールは一側または両側面にメモリチップを持つ一枚の基板で構成された。しかし、大容量および高性能への要求の高まりは大きいサイズおよび速い動作を行うメモリへの要求につながる。このような要求に応じて 電気的に連結され、かつ互いに並列に装着される2枚以上の基板を持つメモリモジュールが開発された。   Initially, memory modules consisted of a single substrate with memory chips on one or both sides. However, the growing demand for large capacity and high performance leads to the demand for large size and fast operating memory. In response to such demands, memory modules having two or more substrates that are electrically connected and mounted in parallel with each other have been developed.

特許文献1は、このようなタイプのメモリモジュールについて開示する。多重基板メモリモジュール以外にも同じ基板にメモリチップを積層することによってメモリ集積度を高くしたメモリモジュールが開発された。特許文献2はこのような積層技術を開示する。   Patent Document 1 discloses such a type of memory module. In addition to the multi-substrate memory module, a memory module having a higher memory integration by stacking memory chips on the same substrate has been developed. Patent document 2 discloses such a lamination technique.

しかし、動作速度、メモリモジュールおよび/またはチップセットに連結されるメモリチップの数が増加するにつれて、容量性負荷の増加はメモリの速度および量に制限をもたらす。このような容量性負荷の影響を減少させるためにコマンドおよびアドレス信号をバッファリングするバッファまたはレジスタを持つメモリモジュールが開発された。   However, as the operating speed, the number of memory chips coupled to the memory modules and / or chipsets increases, the increase in capacitive loading places limitations on the speed and amount of memory. In order to reduce the influence of such capacitive loads, memory modules having buffers or registers for buffering command and address signals have been developed.

モジュールの各基板は容量性負荷の効果を減少させるバッファを具備する。特許文献2は、いわゆるレジスタメモリモジュールと呼ばれる例を開示する。   Each board of the module includes a buffer that reduces the effect of capacitive loading. Patent Document 2 discloses an example called a so-called register memory module.

最近ではバッファメモリモジュールが開発された。バッファメモリモジュールで、各基板のメモリチップに連結されるコマンドおよびアドレス信号はレジスタメモリモジュールでのようにバッファリングされ、モジュールの各基板の他のバッファはデータもバッファリングする。   Recently, buffer memory modules have been developed. In the buffer memory module, command and address signals coupled to the memory chips on each board are buffered as in the register memory module, and the other buffers on each board in the module also buffer data.

バッファメモリモジュールはチップセットから電気的に絶縁される。特許文献3はバッファメモリモジュールの例を開示する。
米国特許第5,949,657号公報 米国特許第6,847,102号公報 米国特許第6,553,450号公報
The buffer memory module is electrically isolated from the chipset. Patent Document 3 discloses an example of a buffer memory module.
US Pat. No. 5,949,657 US Pat. No. 6,847,102 US Pat. No. 6,553,450

本発明が解決しようとする技術的課題は、信号減衰の問題を解決できる大容量の積層型メモリモジュールを提供することにある。   A technical problem to be solved by the present invention is to provide a large capacity stacked memory module capable of solving the problem of signal attenuation.

前記技術的課題を達成するための本発明の第1のメモリモジュールは、第1および第2回路ボード、この第1および第2回路ボードの内側面および外側面、電気的コネクタおよびバッファを具備する。   A first memory module of the present invention for achieving the technical problem includes first and second circuit boards, inner and outer surfaces of the first and second circuit boards, an electrical connector, and a buffer. .

第1および第2回路ボードは、内側面が相対向し、外側面が互いに反対方向を向いて配置される第1および第2回路ボードであって、前記第1回路ボードはメモリモジュールをマザーボードに連結する連結部分を具備する。前記第1回路ボードの内側面および外側面のうち少なくとも1つは第1の複数個のメモリチップを装着する。前記第2回路ボードの内側面および外側面のうち少なくとも1つは第2の複数個のメモリチップを装着する。電気的コネクタは前記第1回路ボードおよび前記第2回路ボードを電気的に連結する。バッファは前記第1回路ボードに装着され、前記第1および第2の複数個のメモリチップのための信号をバッファリングする。   The first and second circuit boards are first and second circuit boards arranged such that inner surfaces face each other and outer surfaces face in opposite directions. The first circuit board has a memory module as a motherboard. A connecting portion to be connected is provided. At least one of the inner surface and the outer surface of the first circuit board is mounted with a first plurality of memory chips. At least one of the inner surface and the outer surface of the second circuit board is mounted with a second plurality of memory chips. An electrical connector electrically connects the first circuit board and the second circuit board. A buffer is mounted on the first circuit board and buffers signals for the first and second memory chips.

前記バッファリングされた信号はコマンドおよびアドレス信号である。前記バッファリングされた信号はデータをさらに具備する。前記電気的コネクタは、前記第2の複数個のメモリチップのために前記バッファから出力されるコマンドおよびアドレス信号をバッファリングする少なくとも一つのレジスタを装着する。   The buffered signals are command and address signals. The buffered signal further comprises data. The electrical connector is mounted with at least one register for buffering command and address signals output from the buffer for the second plurality of memory chips.

前記第1回路ボードの前記外側面は前記バッファを装着する。前記電気的コネクタは、前記第1回路ボードの前記内側面および前記第2回路ボードの前記内側面に付着される。前記電気的コネクタの端部に少なくとも一つのレジスタが電気的に連結される。   The buffer is mounted on the outer surface of the first circuit board. The electrical connector is attached to the inner surface of the first circuit board and the inner surface of the second circuit board. At least one resistor is electrically connected to the end of the electrical connector.

前記レジスタは、前記第2の複数個のメモリチップのために前記バッファから出力されるコマンドおよびアドレス信号をバッファリングする。前記第2の複数個のメモリチップのためのコマンドおよびアドレス信号をバッファリングする前記バッファに電気的に連結されるレジスタをさらに具備し、前記レジスタおよび前記バッファは前記第1回路ボードの対向する反対部分に装着される。   The register buffers a command and an address signal output from the buffer for the second plurality of memory chips. And further comprising a register electrically coupled to the buffer for buffering command and address signals for the second plurality of memory chips, the register and the buffer being oppositely opposed to the first circuit board. Attached to the part.

前記技術的課題を達成するための本発明の第2のメモリモジュールは、第1回路ボードと、第2回路ボードと、前記第1回路ボードに装着される第1の複数個のメモリチップと、前記第2回路ボードに装着される第2の複数個のメモリチップと、前記第1回路ボードおよび前記第2回路ボードを電気的に連結する電気的コネクタと、前記第1および第2回路ボードのうち一つに装着され、前記電気的コネクタに電気的に連結され、前記第1および第2の複数個のメモリチップのための信号をバッファリングするバッファとを具備する。   A second memory module of the present invention for achieving the technical problem includes a first circuit board, a second circuit board, a first plurality of memory chips mounted on the first circuit board, A second plurality of memory chips mounted on the second circuit board; an electrical connector for electrically connecting the first circuit board and the second circuit board; and the first and second circuit boards. A buffer mounted on one of them, electrically connected to the electrical connector, and buffering signals for the first and second memory chips.

前記技術的課題を達成するための本発明のメモリ構造は、メモリチップを装着して電気的に連結される一枚以上の回路ボードを具備する積層型メモリモジュールと、前記一枚以上の回路ボードに装着されたメモリチップのための信号をバッファリングし、前記回路ボードのうち一枚に装着されるバッファとを具備する。   In order to achieve the technical problem, the memory structure of the present invention includes a stacked memory module including one or more circuit boards that are electrically connected to each other by mounting a memory chip, and the one or more circuit boards. And buffering a signal for a memory chip mounted on the circuit board, and a buffer mounted on one of the circuit boards.

前記技術的課題を達成するための本発明の積層型メモリモジュールは、メモリモジュールに装着される少なくとも二枚の回路ボードのうち一枚に装着されるバッファを有し、前記バッファは、前記メモリモジュールに装着される前記少なくとも2枚の回路ボードに装着されたメモリチップのための信号をバッファリングする。   In order to achieve the technical problem, the stacked memory module of the present invention has a buffer mounted on one of at least two circuit boards mounted on the memory module, and the buffer includes the memory module. And buffering signals for the memory chips mounted on the at least two circuit boards mounted on the board.

本発明によるメモリモジュールは、バッファ部およびレジスタを利用して大容量のメモリモジュールを高速に動作させうる長所がある。また、本発明によれば、単一のバッファを使用してフルバッファのメモリモジュールを提供でき、バッファの数およびバッファに対する接続を減らすことができる。   The memory module according to the present invention has an advantage that a large-capacity memory module can be operated at high speed using a buffer unit and a register. According to the present invention, a full buffer memory module can be provided using a single buffer, and the number of buffers and the connection to the buffers can be reduced.

以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。各図に提示された同じ参照符号は同じ部材を表す。   Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals presented in each figure represent the same members.

図1は、本発明の実施形態によるメモリモジュールを示す図である。
マザーボードと呼ばれる回路ボード10はCPU 12、および複数個のスロット14を具備する。各スロットはメモリモジュール20を装着できる。回路ボード10およびスロット14はCPU 12とメモリモジュール20とを電気的に連結する。
FIG. 1 is a diagram illustrating a memory module according to an embodiment of the present invention.
A circuit board 10 called a motherboard includes a CPU 12 and a plurality of slots 14. Each slot can be fitted with a memory module 20. The circuit board 10 and the slot 14 electrically connect the CPU 12 and the memory module 20.

図1を参照すれば、各スロット14は、メモリモジュール20の雄型の連結部を受け入れる雌型のコネクタを提供する。各メモリモジュール20は互いに離れているが、電気的におよび機械的に連結される第1回路ボード30および第2回路ボード50を具備する。   Referring to FIG. 1, each slot 14 provides a female connector that receives a male connection of the memory module 20. Each memory module 20 includes a first circuit board 30 and a second circuit board 50 that are separated from each other but are electrically and mechanically coupled.

第1回路ボード30は外側面32および内側面34を具備する。外側面32は第1ランクを形成する少なくとも1セットのメモリチップ36およびバッファ38を装着する。内側面34は、第2ランクを形成する少なくとも1セットのメモリチップ40を装着する。   The first circuit board 30 includes an outer surface 32 and an inner surface 34. The outer surface 32 is mounted with at least one set of memory chips 36 and a buffer 38 forming a first rank. The inner surface 34 is mounted with at least one set of memory chips 40 forming the second rank.

フレキシブルコネクタ60は、第1回路ボード30の内側面34に電気的および機械的に連結される。すなわち、コネクタ60の外側面64は電気的および機械的に第1回路ボード30に連結される。コネクタ60の内側面66は電気的に連結された一つまたはそれ以上のレジスタ70を装着する。   The flexible connector 60 is electrically and mechanically connected to the inner side surface 34 of the first circuit board 30. That is, the outer surface 64 of the connector 60 is electrically and mechanically connected to the first circuit board 30. The inner surface 66 of the connector 60 is fitted with one or more resistors 70 that are electrically connected.

第2回路ボード50は外側面52および内側面54を具備する。外側面52は第3ランクを形成する少なくとも1セットのメモリチップ56を装着する。内側面54は第4ランクを形成する少なくとも1セットのメモリチップ58を装着する。   The second circuit board 50 includes an outer surface 52 and an inner surface 54. The outer surface 52 is mounted with at least one set of memory chips 56 forming a third rank. The inner surface 54 is mounted with at least one set of memory chips 58 forming a fourth rank.

コネクタ60は第2回路ボード50の内側面54に電気的および機械的に連結される。一対の締結装置80が、第1回路ボード30と第2回路ボード50間を機械的に連結するために提供される。例えば、締結装置80は第1回路ボード30と第2回路ボード50とのビアに装着される柱でありうる。   The connector 60 is electrically and mechanically connected to the inner surface 54 of the second circuit board 50. A pair of fastening devices 80 are provided to mechanically connect between the first circuit board 30 and the second circuit board 50. For example, the fastening device 80 may be a pillar attached to a via between the first circuit board 30 and the second circuit board 50.

前述したように、図1は、本発明の実施形態によるメモリモジュールの機械的な構造の側面図である。図2は、第1回路ボード30の外側面32からメモリモジュール20を眺めた正面図である。図3は、第2回路ボード50の外側面52からメモリモジュール20を眺めた他の正面図である。   As described above, FIG. 1 is a side view of a mechanical structure of a memory module according to an embodiment of the present invention. FIG. 2 is a front view of the memory module 20 as viewed from the outer side 32 of the first circuit board 30. FIG. 3 is another front view of the memory module 20 as viewed from the outer surface 52 of the second circuit board 50.

次に、図4および図5を参照してメモリモジュールの構造をさらに説明する。
図4は、第1回路ボード30の内側面34と第2回路ボード50の内側面54間の連結構造を示す図である。第1回路ボード30の内側面34に連結されたコネクタ60はレジスタ70が装着されるタブ部110を具備する。
Next, the structure of the memory module will be further described with reference to FIGS.
FIG. 4 is a view showing a connection structure between the inner side surface 34 of the first circuit board 30 and the inner side surface 54 of the second circuit board 50. The connector 60 connected to the inner side surface 34 of the first circuit board 30 includes a tab portion 110 to which the register 70 is attached.

コネクタ60のタブ部110以外の部分は第1回路ボード30の内側面34に接着部112によって装着される。コネクタ60の端部は、第2回路ボード50の内側面54に物理的に連結される。コネクタ60のターミナル76はメモリチップ56、58に電気的だけでなく機械的にも連結される。
このような電気的連結は図6を参照してさらに詳細に説明される。
Portions other than the tab portion 110 of the connector 60 are attached to the inner side surface 34 of the first circuit board 30 by the adhesive portion 112. The end of the connector 60 is physically connected to the inner side surface 54 of the second circuit board 50. The terminal 76 of the connector 60 is connected to the memory chips 56 and 58 not only electrically but also mechanically.
Such electrical connection will be described in more detail with reference to FIG.

図5は、第1回路ボード30と第2回路ボード50間の連結および、バッファ38の第1回路ボード30への連結構造を示す図である。特に、図5は図4のV−V’線断面を示す。   FIG. 5 is a diagram showing a connection structure between the first circuit board 30 and the second circuit board 50 and a connection structure of the buffer 38 to the first circuit board 30. In particular, FIG. 5 shows a cross section taken along line V-V ′ of FIG. 4.

バッファ38は第1回路ボード30に電気的および物理的に連結される。バッファ38は第1回路ボード30の外側面32の連結パッド94に連結されるボール90を具備する。第1回路ボード30は、チップ36、40と連結パッド94とを電気的に連結する導電性ライン(図示せず)を具備する。図示されていないが、導電性ラインの一部はビア(図示せず)に配置されてメモリチップ40に連結される。   The buffer 38 is electrically and physically connected to the first circuit board 30. The buffer 38 includes a ball 90 connected to a connection pad 94 on the outer surface 32 of the first circuit board 30. The first circuit board 30 includes conductive lines (not shown) that electrically connect the chips 36 and 40 and the connection pads 94. Although not shown, a part of the conductive line is disposed in a via (not shown) and connected to the memory chip 40.

連結パッド94の一部は第1回路ボード30のターミナルエンド100に電気的に連結される。ターミナルエンド100はメモリモジュール20がスロット14に装着される時にスロット14への電気的連結を提供する。   A part of the connection pad 94 is electrically connected to the terminal end 100 of the first circuit board 30. The terminal end 100 provides an electrical connection to the slot 14 when the memory module 20 is installed in the slot 14.

外側面32の連結パッド94は、第1回路ボード30の内側面34の連結パッド96に電気的に連結される。特に、第1回路ボード30のビアに形成された導電体98が電気的連結を作る。内側面34の連結パッド96は、フレキシブルコネクタ60の連結パッド62に電気的に連結される。連結パッド94と連結パッド62とは、第1回路ボード30とフレキシブルコネクタ60間に電気的かつ機械的連結を形成するために互いに連結される。   The connection pad 94 on the outer side surface 32 is electrically connected to the connection pad 96 on the inner side surface 34 of the first circuit board 30. In particular, the conductor 98 formed in the via of the first circuit board 30 makes an electrical connection. The connection pad 96 on the inner side surface 34 is electrically connected to the connection pad 62 of the flexible connector 60. The connection pad 94 and the connection pad 62 are connected to each other in order to form an electrical and mechanical connection between the first circuit board 30 and the flexible connector 60.

図5で、コネクタ60の外側面の連結パッド62は、内側面66の連結パッド68と電気的に連結される。コネクタ60のビアに形成された導電体72は連結パッド62と連結パッド68間の電気的連結を提供する。   In FIG. 5, the connection pad 62 on the outer surface of the connector 60 is electrically connected to the connection pad 68 on the inner surface 66. A conductor 72 formed in the via of connector 60 provides an electrical connection between connection pad 62 and connection pad 68.

レジスタ70は電気的かつ機械的にコネクタ60に連結される。レジスタ70は対応する連結パッド68に装着されるボール74を具備する。したがって、レジスタ70はバッファ38にコネクタ60を通じて電気的に連結される。   Resistor 70 is electrically and mechanically coupled to connector 60. The register 70 includes a ball 74 attached to the corresponding connecting pad 68. Therefore, the resistor 70 is electrically connected to the buffer 38 through the connector 60.

コネクタ60は、第1回路ボード30に対して、コネクタ60の端部にあるターミナル76と連結パッド62間で電気的な導電性経路を提供する。ターミナル76は導電性ライン(図示せず)によってチップ56、58に電気的に連結され、電気的コンタクト114によって、コネクタ60と第2回路ボード50との機械的な付着を提供する。   The connector 60 provides an electrically conductive path between the terminal 76 at the end of the connector 60 and the connection pad 62 to the first circuit board 30. Terminal 76 is electrically connected to chips 56, 58 by conductive lines (not shown) and provides electrical attachment between connector 60 and second circuit board 50 by electrical contacts 114.

図5には図示されていないが、導電性ラインは第2回路ボード50の内側面54に形成され、またメモリチップ56に電気的な連結を提供するために第2回路ボード50のビア(図示せず)に配置される。図5で説明されたメモリモジュールの構造の電気的連結は図6で説明される。   Although not shown in FIG. 5, conductive lines are formed on the inner surface 54 of the second circuit board 50 and vias (see FIG. 5) of the second circuit board 50 to provide an electrical connection to the memory chip 56. (Not shown). The electrical connection of the structure of the memory module illustrated in FIG. 5 is illustrated in FIG.

図6は、図1のメモリモジュールの素子間の電気的連結を示す図である。第1回路ボード30はメモリチップの第1ランクRC1および第2ランクRC2を具備する。第2回路ボード50はメモリチップの第3ランクRC3および第4ランクRC4を具備する。   FIG. 6 is a diagram showing an electrical connection between elements of the memory module of FIG. The first circuit board 30 includes a first rank RC1 and a second rank RC2 of memory chips. The second circuit board 50 includes a third rank RC3 and a fourth rank RC4 of memory chips.

第1ランクRC1は半分に分けられた部分36a、36bを持つメモリチップ36を具備する。第2ランクRC2は半分に分けられた部分40a、40bを持つメモリチップ40を具備する。第3ランクRC3は半分に分けられた部分58a、58bを持つメモリチップ58を具備する。第4ランクRC4は半分に分けられた部分56a、56bを持つメモリチップ56を具備する。   The first rank RC1 includes a memory chip 36 having portions 36a and 36b divided in half. The second rank RC2 includes a memory chip 40 having portions 40a and 40b divided in half. The third rank RC3 includes a memory chip 58 having portions 58a and 58b divided in half. The fourth rank RC4 includes a memory chip 56 having portions 56a and 56b divided in half.

ランクRC1〜RC4はCPU 12からコマンドおよびアドレス信号CAを受信し、データDQバス55をCPU 12と共有する。ランクRC1〜RC4のうち一つがランク制御信号RCsに応答して活性化されれば、活性化されたランクはコマンドおよびアドレス信号CAに基づいてデータDQバス55を通じてCPU 12とデータDQを通信する。   Ranks RC <b> 1 to RC <b> 4 receive the command and address signal CA from the CPU 12 and share the data DQ bus 55 with the CPU 12. If one of the ranks RC1 to RC4 is activated in response to the rank control signal RCs, the activated rank communicates the data DQ with the CPU 12 through the data DQ bus 55 based on the command and address signal CA.

CPU 12から発生する信号は、CA信号とRCs信号の2種類に分類される。CA信号はランクRC1〜RC4に共通的に印加される信号であり、RCs信号はそれぞれのランクを別個に制御する信号である。CA信号はRAS、CAS、アドレス信号などを具備し、ランク制御信号RCsは例えばチップ選択信号CSsを具備する。   Signals generated from the CPU 12 are classified into two types, CA signals and RCs signals. The CA signal is a signal commonly applied to the ranks RC1 to RC4, and the RCs signal is a signal for controlling each rank separately. The CA signal includes RAS, CAS, an address signal, and the like, and the rank control signal RCs includes, for example, a chip selection signal CSs.

CA信号、ランク制御信号RCsおよびデータDQはバッファ38によりバッファリングされた後、ランクRC1〜RC4に提供される。特に、図6で、CA1a、CA1b、CA2aおよびCA2bと表示されるCA信号はバッファリングされた信号であり、メモリチップの半分の部分36a、40a、36b、40b、58a、56a、58b、56bに提供され、ランク制御信号RC1、RC2、RC3、RC4はバッファリングされた信号であり、各ランクRC1〜RC4に入力される。   The CA signal, rank control signal RCs and data DQ are buffered by the buffer 38 and then provided to the ranks RC1 to RC4. In particular, in FIG. 6, the CA signals labeled CA1a, CA1b, CA2a, and CA2b are buffered signals, and the memory chip half portions 36a, 40a, 36b, 40b, 58a, 56a, 58b, 56b The provided rank control signals RC1, RC2, RC3, and RC4 are buffered signals and are input to the ranks RC1 to RC4.

図6はまた、レジスタ70が第3および第4コマンドおよびアドレス信号CA2A、CA2bと、第3および第4ランク制御信号RC3、RC4とをバッファリングすることを追加的に示す。また図6は、メモリチップ56、58の半分の部分56a、58a、58b、56bが、それぞれのメモリチップ56、58の半分の部分56a、58a、58b、56bに連結されるチェックビットチップ86a、88a、86b、88bを具備することを示す。   FIG. 6 also additionally shows that register 70 buffers third and fourth command and address signals CA2A, CA2b and third and fourth rank control signals RC3, RC4. FIG. 6 also shows a check bit chip 86a, in which half portions 56a, 58a, 58b, 56b of the memory chips 56, 58 are connected to half portions 56a, 58a, 58b, 56b of the respective memory chips 56, 58. 88a, 86b, 88b.

チェックビットチップ86a、88a、86b、88bのそれぞれは、連結されたメモリチップ56、58の半分の部分に連結された同じコマンドおよびアドレス信号CAを受信する。例えば、チェックビットチップ86a、88aはチェックビットデータCB0〜CB7を受信し、チェックビットチップ86b、88bはチェックビットデータCB8〜CB15を受信する。チェックビットデータはデータDQの一部として受信される。   Each of the check bit chips 86a, 88a, 86b, 88b receives the same command and address signal CA coupled to half of the coupled memory chips 56, 58. For example, the check bit chips 86a and 88a receive the check bit data CB0 to CB7, and the check bit chips 86b and 88b receive the check bit data CB8 to CB15. Check bit data is received as part of data DQ.

図2に図示されたように、メモリモジュール20は完全にバッファリングされたメモリモジュールである。本実施形態で一つのバッファ38は第1および第2回路ボード30および50のメモリチップにデータ、コマンドおよびアドレス信号をバッファリングして提供する。   As illustrated in FIG. 2, the memory module 20 is a fully buffered memory module. In the present embodiment, one buffer 38 buffers and provides data, command and address signals to the memory chips of the first and second circuit boards 30 and 50.

以上により最適な実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者ならばこれより多様な変形および均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。   Thus, an optimal embodiment has been disclosed. Although specific terms are used herein, they are used merely for purposes of describing the present invention and are intended to limit the scope of the invention as defined in the meaning and claims. It was not used for Accordingly, those skilled in the art can understand that various modifications and other equivalent embodiments are possible. Therefore, the true technical protection scope of the present invention must be determined by the technical idea of the claims.

本発明は半導体メモリ装置の分野に利用でき、特に、積層型メモリモジュールの構造に関連した技術分野に利用できる。   The present invention can be used in the field of semiconductor memory devices, and in particular, in technical fields related to the structure of stacked memory modules.

本発明の実施形態によるメモリモジュールを示す図である。1 is a diagram illustrating a memory module according to an embodiment of the present invention. 図1のメモリモジュールの正面図である。FIG. 2 is a front view of the memory module of FIG. 1. 図1のメモリモジュールの他の正面図である。FIG. 3 is another front view of the memory module of FIG. 1. 図1のメモリモジュールの第1回路ボードの内面と第2回路ボードの内面との連結を示す図である。FIG. 2 is a diagram illustrating a connection between an inner surface of a first circuit board and an inner surface of a second circuit board of the memory module of FIG. 1. 図1のメモリモジュールの第1回路ボードと第2回路ボード間の連結およびバッファの第1回路ボードへの連結構造を示す図である。FIG. 2 is a diagram illustrating a connection structure between a first circuit board and a second circuit board of the memory module of FIG. 1 and a connection structure of a buffer to the first circuit board. 図1のメモリモジュールの素子間の電気的連結を示す図である。It is a figure which shows the electrical connection between the elements of the memory module of FIG.

符号の説明Explanation of symbols

10 回路ボード
12 CPU
14 スロット
20 メモリモジュール
30 第1回路ボード
32 外側面
34 内側面
36、40 メモリチップ
38 バッファ
50 第2回路ボード
52 外側面
54 内側面
56,58 メモリチップ
60 フレキシブルコネクタ
64 外側面
66 内側面
70 レジスタ
80 締結装置
10 Circuit board 12 CPU
14 slot 20 memory module 30 first circuit board 32 outer side surface 34 inner side surface 36, 40 memory chip 38 buffer 50 second circuit board 52 outer side surface 54 inner side surface 56, 58 memory chip 60 flexible connector 64 outer side surface 66 inner side surface 70 register 80 Fastening device

Claims (15)

内側面が相対向し、外側面が互いに反対方向を向いて配置される第1および第2回路ボードであって、前記第1回路ボードはメモリモジュールをマザーボードに連結する連結部分を具備し、前記第1回路ボードの内側面および外側面のうち少なくとも1つは第1の複数個のメモリチップを装着し、前記第2回路ボードの内側面および外側面のうち少なくとも1つは第2の複数個のメモリチップを装着する第1および第2回路ボードと、
前記第1回路ボードおよび前記第2回路ボードを電気的に連結する電気的コネクタと、
前記第1回路ボードに装着され、前記第1および第2の複数個のメモリチップのための信号をバッファリングするバッファと、を具備することを特徴とするメモリモジュール。
First and second circuit boards having inner surfaces facing each other and outer surfaces facing away from each other, wherein the first circuit board includes a connecting portion for connecting a memory module to a motherboard, At least one of the inner surface and the outer surface of the first circuit board is mounted with a first plurality of memory chips, and at least one of the inner surface and the outer surface of the second circuit board is a second plurality. First and second circuit boards on which the memory chips are mounted;
An electrical connector for electrically connecting the first circuit board and the second circuit board;
And a buffer mounted on the first circuit board for buffering signals for the first and second memory chips.
前記バッファリングされた信号は、
コマンドおよびアドレス信号であることを特徴とする請求項1に記載のメモリモジュール。
The buffered signal is
2. The memory module according to claim 1, wherein the memory module is a command and an address signal.
前記バッファリングされた信号は、
データをさらに具備することを特徴とする請求項2に記載のメモリモジュール。
The buffered signal is
The memory module according to claim 2, further comprising data.
前記バッファリングされた信号は、
チップ選択信号をさらに具備することを特徴とする請求項2に記載のメモリモジュール。
The buffered signal is
The memory module according to claim 2, further comprising a chip selection signal.
前記電気的コネクタは、
前記第2の複数個のメモリチップのために前記バッファから出力されるコマンドおよびアドレス信号をバッファリングする少なくとも一つのレジスタを装着することを特徴とする請求項2に記載のメモリモジュール。
The electrical connector is
3. The memory module according to claim 2, further comprising at least one register for buffering a command and an address signal output from the buffer for the second plurality of memory chips.
前記第1回路ボードの前記外側面は前記バッファを装着することを特徴とする請求項1に記載のメモリモジュール。   The memory module according to claim 1, wherein the buffer is mounted on the outer surface of the first circuit board. 前記電気的コネクタは、
前記第1回路ボードの前記内側面および前記第2回路ボードの前記内側面に付着されることを特徴とする請求項1に記載のメモリモジュール。
The electrical connector is
The memory module of claim 1, wherein the memory module is attached to the inner side surface of the first circuit board and the inner side surface of the second circuit board.
前記電気的コネクタの端部に少なくとも一つのレジスタが電気的に連結されることを特徴とする請求項7に記載のメモリモジュール。   8. The memory module of claim 7, wherein at least one register is electrically connected to an end of the electrical connector. 前記レジスタは、前記第2の複数個のメモリチップのために前記バッファから出力されるコマンドおよびアドレス信号をバッファリングすることを特徴とする請求項8に記載のメモリモジュール。   9. The memory module of claim 8, wherein the register buffers a command and an address signal output from the buffer for the second plurality of memory chips. 前記第2の複数個のメモリチップのためのコマンドおよびアドレス信号をバッファリングする前記バッファに電気的に連結されるレジスタをさらに具備し、
前記レジスタおよび前記バッファは前記第1回路ボードの対向する反対部分に装着されることを特徴とする請求項1に記載のメモリモジュール。
A register electrically coupled to the buffer for buffering command and address signals for the second plurality of memory chips;
The memory module of claim 1, wherein the register and the buffer are mounted on opposite portions of the first circuit board.
第1回路ボードと、
第2回路ボードと、
前記第1回路ボードに装着される第1の複数個のメモリチップと、
前記第2回路ボードに装着される第2の複数個のメモリチップと、
前記第1回路ボードおよび前記第2回路ボードを電気的に連結する電気的コネクタと、
前記第1および第2回路ボードのうち一つに装着され、前記電気的コネクタに電気的に連結され、前記第1および第2の複数個のメモリチップのための信号をバッファリングするバッファと、を具備することを特徴とするメモリモジュール。
A first circuit board;
A second circuit board;
A first plurality of memory chips mounted on the first circuit board;
A second plurality of memory chips mounted on the second circuit board;
An electrical connector for electrically connecting the first circuit board and the second circuit board;
A buffer mounted on one of the first and second circuit boards and electrically coupled to the electrical connector for buffering signals for the first and second memory chips; A memory module comprising:
前記第2の複数個のメモリチップのためのコマンドおよびアドレス信号をバッファリングする前記バッファに電気的に連結されるレジスタをさらに具備し、
前記レジスタおよび前記バッファは前記第1回路ボードの対向する反対部分に装着されることを特徴とする請求項11に記載のメモリモジュール。
A register electrically coupled to the buffer for buffering command and address signals for the second plurality of memory chips;
12. The memory module of claim 11, wherein the register and the buffer are mounted on opposite portions of the first circuit board.
メモリチップを装着して電気的に連結される一枚以上の回路ボードを具備する積層型メモリモジュールと、
前記一枚以上の回路ボードに装着されたメモリチップのための信号をバッファリングし、前記回路ボードのうち一枚に装着されるバッファと、を具備することを特徴とするメモリ構造。
A stacked memory module including one or more circuit boards that are electrically connected by mounting a memory chip; and
A memory structure comprising: a buffer for buffering a signal for a memory chip mounted on the one or more circuit boards, and a buffer mounted on one of the circuit boards.
メモリモジュールに装着される少なくとも二枚の回路ボードのうち一枚に装着されるバッファを有し、前記バッファは、
前記メモリモジュールに装着される前記少なくとも二枚の回路ボードに装着されたメモリチップのための信号をバッファリングすることを特徴とする積層型メモリモジュール。
A buffer mounted on one of at least two circuit boards mounted on the memory module;
A stacked memory module, wherein a signal for a memory chip mounted on the at least two circuit boards mounted on the memory module is buffered.
第2の複数個のメモリチップのためのコマンドおよびアドレス信号をバッファリングする前記バッファに電気的に連結されるレジスタをさらに具備し、
前記レジスタおよび前記バッファは前記一枚の回路ボードの対向する反対部分に装着されることを特徴とする請求項14に記載の積層型メモリモジュール。
A register electrically coupled to the buffer for buffering command and address signals for the second plurality of memory chips;
15. The stacked memory module according to claim 14, wherein the register and the buffer are mounted on opposite portions of the one circuit board.
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