JP2004511165A - ゼロ中間周波数アーキテクチャーに構成された無線通信装置用較正直流補償装置 - Google Patents

Abstract

ゼロ中間周波数（ＺＩＦ）アーキテクチャー設定された無線通信装置（４００，５００，６００，７００）用の較正直流補正システム。前記装置はＺＩＦトランシーバー（２０１）とベースバンドプロセッサー（２０３）を備え、該ベースバンドプロセッサーは、さらに較正処理を周期的に実行する較正器（４０１）を含む。ベースバンドプロセッサーは、利得コントロールロジック（３４５）、直流コントロールロジック（３４７）、利得変換器（３３１）および較正器（４０１）を含む。利得変換器は、前記利得コントロールロジックと前記直流コントロールロジックの間の利得を変換する。較正器は、較正処理中に決定された値を用いて利得変換器（３３１）をプログラムする。利得変換器は、前記ＺＩＦトランシーバーのベースバンド利得増幅器の測定された利得に基づいて利得変換値を記憶する自動照合テーブル（５０１）であってもよい。利得コントロールロジックはさらに最大規制値あるいは一又は複数の利得変動規制値に基づいて作動中に利得調整信号の変動を規制する利得調整リミッター（６０１）をさらに有してもよい。第二自動照合テーブル（７０１）は複数の直流調整値を記憶するもので、該調整値は処理中に加算されてさらに直流オフセットを減少させる。較正処理は、逐次近似処理法を用いて所定の二つのレンジ値および対応する直流オフセットにおいて、ベースバンド増幅器（３０７）の各利得ステップに対する出力信号をサンプリングすることを含む。このデータを用いて利得、直流オフセット、直流差分値を算出し、それらを用いて自動照合テーブルまたは利得調整リミッターにプログラムされ変換値を決定する。
【選択図】図４

Description

【０００１】
［関連出願の他所参照事項］
本出願は、本件出願と同時に出願を行う出願番号０９／６７８，９０１「ゼロ中間周波数アーキテクチャーに構成された無線通信装置用直流補償装置」と題する米国特許出願に関するものである。
【０００２】
【発明の属する技術分野】
本出願は無線通信に関するものであり、さらに詳しくは、無線周波数信号をベースバンド周波数へ直接変換可能な直流コントロールループを利用したゼロ中間周波数（ＺＩＦ）アーキテクチャーに構成された無線通信装置用較正直流補償システムと、直流電圧レベルを正確に決定し制御する較正処理に関するものである。
【０００３】
【従来の技術】
ネットワーク通信は、業務用と家庭用の両方の応用に対する技術が発展している分野である。ネットワークシステムにより通信が向上し、家庭や職場の両方における生産性や適応性を向上させる適切な環境が提供されている。例えばインターネットは、広域の多くの場合、有線の通信網であり、世界規模で複数の装置を互いに接続して、インターネットに接続された何らかの装置間で世界規模の通信を可能にしている。このインターネットによりファイルの共有、ファクス通信、チャット、電子メール及びウエッブサイトを介するファイル、ライブラリー、データーベース、コンピュータープログラムなどへの情報アクセスといった様々なサービスへのアクセスが可能である。
【０００４】
多くの事業所や営業所では、生産性と通信の向上を図るためすでにほぼ確立された洗練されたネットワーク環境を備えている。例えば、エクストラネットやイントラネットは、インターネット上で特定のグループの人々に対して高度でしかも外部から防御された、あるいは安全性の高い通信を提供する。多くの小さな事業所や家庭は、ローカルエリアネットワーク（ＬＡＮ）などの何らかの変形システムを介してインターネットに接続されている。小規模ビジネスや家庭の環境では、インターネットへ接続し、又はファイルの共有、印刷、ファクス通信等のような他のサービスにアクセスし、さらにチャットや電子メールサービスなどを介する通信を可能にし、また共通データベースやライブラリーなどへのアクセスを行なうＬＡＮ機能を組み込む事が有利で一般的になりつつある。多くのこうした小規模ネットワークは一組の電線で互いに接続されている。例えば、あるネットワークを標準的な電話回線を介して小規模オフィスや家庭内に構築してもよい。電話回線は企業の各オフィスや一般的な家庭のいくつかの部屋にすでに設置されている。家庭の各部屋に普通に設けられている電力線を介してネットワーク通信を設立する技術も存在している。あるいは、多くの小規模オフィスや家庭は、撚線対電話回線などのようなネットワーク配線で、種々のイーサネット（登録商標）の実施の形態で利用されている対応型ＲＪ−４５コネクターを用いて有線接続してもよい。
【０００５】
有線ネットワークでは一定レベルの利便性を得られるが、多くの制約もある。ネットワークに接続されている各装置は、そのネットワークがそれによって設立されている対応する配線に接続されていなければならない。従って、各装置の位置はそのネットワーク配線に接続可能にするために制限される。配線を適切に引き回すことができるように装置を設置しなくてはならないためケーブル管理も重要な問題となる。配線は便利に配置され、且つ美的理由から、目につかないことが望ましい。また、いかなる偶発的な妨害や断線、あるいは引きはずしといった事故の可能性をも減少、あるいは除外するように配線は設置すべきである。有線デバイスはいったん適切に配置されると各装置の施動は非常に制約されるか、または配線の実質的な再構成または引き回しのやり直しでも行なわないかぎり実行できない。有線ネットワーク装置のメインテナンスは面倒で、メインテナンスを行なっている最中に配線をはずし、その後適切に付け直すといったことが必要となることがしばしばある。
【０００６】
赤外線技術のような一定の無線技術が周知である。遠隔制御装置などのような一定の応用においては赤外線技術はよく作動する。ネットワークへの応用では赤外線技術は比較的安価な選択肢であるが、帯域幅の制限、レンジの制約、視線問題などといったある程度の制約がある。赤外線技術はアクセスポイント（ＡＰ）や廊下の端まで等にネットワークを拡張するための二地点間リレーノードなど一定の応用分野で利用されている。例えば、赤外線装置は病院、ホテル、その他比較的大規模な建造物などにおける利用が知られている。しかしながら、アクセスポイントまたはノードは通常物理的な物体との干渉の可能性をさけるために天井などの上に固定して配置されている。赤外線技術はその視線問題のため、人の連関が必要とされるネットワークの終末点におけるネットワーク通信では特に便利ではない。
【０００７】
無線周波数（ＲＦ）技術は、発展性のある無線ローカルエリアネットワーク（ＷＬＡＮ）を構築するためのえり抜きの技術であるように思われる。しかしながら、ＬＡＮシステム用の無線周波数技術は小規模なオフィスや家庭用として特に最適化されたものではない。無線技術は、商工業用分野での利用、ならびに書類配送業サービス、車両のレンタル、倉庫の運営、棚卸しなどの応用のために設立されているものである。商業産業に応用するための無線システムの実施は、非常に高価であったり、あるいは特化されているため小規模なオフィスや家庭環境において直接使用するのには適していない。
【０００８】
ブルートゥース技術は家庭やオフィス用として開発が行われている。ブルートゥース技術は、非常に低いコストで比較的限られた帯域幅を提供し、携帯電話、ノートブック型、ラップトップ型、デスクトップ型コンピューター、またさらには個人用携帯型情報端末機器（ＰＤＡ）などのような携帯デバイスを含むコンピューターシステムのような一連の通信装置間の接続及びネットワーク通信を可能にする。しかしながらブルートゥース技術は帯域幅に制約があるためデータ処理能力が比較的低い。消費者市場ではＤＶＤやその他のマルチメディア分野での応用に必要とされているようなより高いデータ処理能力や信頼性が要求されている。
【０００９】
一般的なＷＬＡＮの環境は、雑音に満ち無線通信に適していない。ほとんどの家庭には、例えば、電子レンジオーブン、ガレージドア開閉装置、ラジオ、テレビ受像機、コンピューター装置などのようにＷＬＡＮ通信に干渉する可能性のある結果的に、電子ノイズにあふれた環境を作り出す電子装置が備えられている。さらに、無線デバイス間の通信媒体は常に変化している。例えば、無線環境にマルチパスノイズを発生させる多重反射面がたいていの周辺環境や居室の多くに備えられている。さらに手や体、宝石、マウスポインターなどの物品や装置の移動、あるいは冷却ファンのような電子装置の起動は無線通信パス全体に影響を及ぼし無線通信性能を低下させる可能性がある。
【００１０】
【非特許文献１】
ＴＳＵＲＵＭＩ　Ｈ　ＥＴ　ＡＬ：　”ＳＹＳＴＥＭ−ＬＥＶＥＬ　ＣＯＭＰＥＮＳＡＴＩＯＮ　ＡＰＰＲＯＡＣＨ　ＴＯ　ＯＶＥＲＣＯＭＥ　ＳＩＧＮＡＬ　ＳＡＴＵＲＡＴＩＯＮ，　ＤＣ　ＯＦＦＳＥＴ， ＡＮＤ ２ＮＤ−ＯＲＤＥＲ ＮＯＮＬＩＮＥＡＲ ＤＥＳＴＯＲＴＩＯＮ ＩＮ ＬＩＮＥＡＲ ＤＩＲＥＣＴ　ＣＯＮＶＥＲＳＩＯＮ　ＲＥＣＥＩＶＥＲ”
ＩＥＩＣＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＥＬＥＣＴＲＯＮＩＣＳ，　ＩＮＳＴＩＴＵＴＥ　ＯＦ　ＥＬＥＣＴＲＯＮＩＣＳ　ＩＮＦＯＲＭＡＴＩＯＮ ＡＮＤ　ＣＯＭＭ．　ＥＮＧ．　ＴＯＫＹＯ， ＪＰ，　ｖｏｌ．　Ｅ８２−Ｃ，　ｎｏ．　５，　Ｍａｙ　１９９９（１９９９−０５），　ｐａｇｅｓ　７０８−７１５，　ＸＰ０００９１９５４１　　　ＩＳＳＮ：　０９１６−８５２４
【特許文献１】
国際公開第９７／０６６０４Ａ号パンフレット
【００１１】
【発明が解決しようとする課題】
家庭用または小規模ビジネス用ＷＬＡＮ装置などを実現することができる低価格で低電力の無線通信装置が望ましい。さらに、いかなる種類の無線通信システム用でいかなるタイプの応用にも向く低価格、低電力の無線通信デバイスを提供することが望まれている。このシステムは優れた性能を備え、比較的堅牢で、顕著なデータ処理能力を有する必要がある。
【００１２】
【課題を解決するための手段】
本発明によれば、利得変換器と、較正処理を周期的に実行しそれに併せて前記利得変換器をプログラムする較正器とからなるゼロ中間周波数（ＺＩＦ）アーキテクチャー無線通信デバイス用の較正直流補償装置を提供する。前記無線装置は、直流オフセット信号と入力信号とを混合して、調整済み入力信号を出力するコンバイナーを有する。さらに無線装置は、直流オフセット信号を生成する直流コントロールロジックと、入力信号のパワーを目標レベルに維持する利得コントロールロジックとを有する。利得変換器は、プログラムされた値に基づいて利得コントロールロジックと直流コントロールロジックとの間の利得を変換する。
【００１３】
無線通信装置の一次信号パスにおいて、利得増幅器には調整済み入力信号を受信し、利得調節信号に基づいて増幅入力信号を出力する。利得コントロールロジックは、増幅入力信号を受信し、入力信号のパワーを予測し、入力信号のパワーを目標電力レベルに維持する為に利得調節信号を出力する利得フィードバック回路を備える。直流コントロールロジックは、増幅入力信号内の直流レベルを予測し、直流予測信号を出力する直流予測器を含む。また直流コントロールロジックは、前記直流予測信号を受信し、利得変換信号に基づいて直流オフセット信号を出力する直流増幅器を備える。前記利得変換器には前記利得調節信号を受信して、直流増幅器へ利得変換信号を出力する。
【００１４】
前記利得変換器は、利得変換値を記憶する自動照合テーブルであってもよい。自動照合テーブルは、作動中に利得調節信号の各利得ステップに対する利得変換値を出力する。較正器は、較正処理を実行して利得値を決定し、ここで各利得値は利得調整信号の各利得ステップにおける利得増幅器の利得を表している。前記較正器は、利得値に基づいて利得変換値を決定して自動照合テーブルのプログラムを作成する。前記利得変換値を決定する際に、前記較正器は利得増幅器と直流増幅器との間の利得レンジとスケールの差分を組み込むことがあり得る。
【００１５】
各較正処理の間に、前記較正器は利得フィードバック回路を制御して各利得ステップに利得調節信号を印加し、直流オフセット値を調整して、増幅入力信号が第一及び第二の所定レンジ値となるまで増幅入力信号のサンプリングを行なう。前記較正器は、第一及び第二の所定レンジ値にそれぞれ対応する第一及び第二の直流オフセット値を決定する。前記較正器は、各利得ステップに対する前記レンジ値と直流オフセット値を用いて利得変換値を決定する。前記第一及び第二の所定レンジ値は、前記増幅入力信号値の所定レンジに対応してもよく、ここで前記較正器は逐次近似処理方法を用いて前記第一及び第二直流オフセット値を決定する。例えば、所定レンジ値は、±７５ミリボルト（ｍＶ）全目盛値に相当してもよい。
【００１６】
前記利得フィードバック回路はさらに、作動中に利得調節信号の変動を制限する利得調節リミッターを有してもよい。この利得調節リミッターは、最大利得変動極限値あるいは１または複数の利得変動極限値に基づいて前記利得調節信号の変動を制限してもよい。利得調節信号の各利得ステップごとに、あるいはさらに高い利得レベルに対応する複数の利得ステップに対して、個別の利得変動調整値が提供されてもよい。前記較正器は、前記の決定された利得値や利得増幅器の所定の線状直流オフセット変動モデルに基づいて最大利得変動極限値を決定するために上界法を用いてもよい。前記較正器は複数の直流オフセット値を求めるもので、該直流オフセット値は前記利得増幅器に対して決定された利得値の１つに対応する。前記較正器は、前記利得値と直流オフセット値を用いて利得変動極限値を求め、またこうして得られた利得変動極限値を用いて利得調節リミッターをプログラムする。作動中に、前記利得調節リミッターが利得調節信号の電流レベルをモニターし、また利得調節信号の望ましい変動を示すエラー信号を受信し、対応する利得変動調整値を検索し、前記エラー信号の印加を制限して、前記検索された利得変動極限値に基づいて利得調節信号を変化させる。
【００１７】
あるいは、またはさらには、較正直流補償システムは、利得調節信号の各利得ステップの１つにそれぞれ対応する複数の直流調節値を記憶する第二の自動照合テーブルを有する。作動中は、第二の自動照合テーブルは利得調節信号の各利得ステップに対応する直流調節値を提供する。前記較正器は、利得調節信号の利得ステップのそれぞれに対する第一及び第二の直流オフセット値を用いて直流調整値を決定する。前記直流増幅器は、コンバイナーへ利得の補償された直流信号を出力し、該コンバイナーは第二の自動照合テーブルからの直流調整値を利得補正直流信号に加えて直流オフセット信号を提供する。
【００１８】
あるいは利得変換器は、利得調節信号の利得ステップにそれぞれ対応する複数の調整値を含む調整メモリーを備えてもよい。前記利得変換器は、利得調節信号と対応する調整値に基づいて利得変換信号を直流増幅器へ出力する。前記較正器は、利得調整信号の少なくとも１つの利得ステップにそれぞれ対応する複数の直流差分値を決定する。前記較正器は、この直流差分値に基づいて調整メモリーのプログラムを作成する。前記調整値には、利得増幅器と直流増幅器の間における利得レンジと利得スケールの変換を組み込んだり、乗数または加算値を含めてもよい。
【００１９】
さらに具体的な実施の形態において、無線通信デバイスはＺＩＦトランシーバーとベースバンドプロセッサを備え、ここで該ベースバンドプロセッサは較正処理を周期的に実行する較正ロジックを含む。前記ＺＩＦトランシーバーは、ラジオ周波数信号をベースバンド入力信号へ変換するラジオ周波数（ＲＦ）ミキサー回路と、直流オフセットと前記ベースバンド入力信号を組み合わせて調整されたベースバンド入力信号を出力するコンバイナーと、前記調整されたベースバンド入力信号を受信して利得調整信号に基づき増幅された入力信号をアサートするベースバンド増幅器とを含む。前記ベースバンドプロセッサーは、利得コントロールロジック、直流コントロールロジック、利得変換器及び換算ロジックとを含む。利得コントロールロジックは増幅入力信号を受信し、入力信号のパワーを予測し、前記入力信号のパワーをターゲットパワーレベルに維持するために利得調整信号をアサートする。前記直流コントロールロジックは、前記増幅入力信号中の直流量を予測し、前記増幅入力信号中の直流を減少させるため前記直流オフセットを出力する。前記利得変換器は、利得コントロールロジックと直流コントロールロジック間の利得を変換する。前記較正ロジックは、前記較正処理の間に決定された値を用いて前記利得変換器のプログラムを作成する。
【００２０】
無線ＺＩＦ装置における直流を減少させる方法は、受信された無線周波数（ＲＦ）信号をベースバンド信号へ変換し、直流オフセット値と前記ベースバンド信号を混合して、調整済みベースバンド信号を得て、利得信号に基づいて前記調整済みベースバンド信号を増幅して増幅入力信号を求め、前記増幅入力信号から入力ベースバンド信号のパワーレベルを求め、前記利得信号を制御して入力ベースバンド信号のターゲットパワーレベルを得て、増幅入力信号の直流レベルを決定し、前記利得信号に基づき利得変換信号を出力し、前記増幅入力信号の直流レベルを減少させるため、前記利得変換信号と前記求められた増幅入力信号の直流レベルとに基づいて直流オフセット値を制御し、較正処理を定期的に実行して前記利得変換信号を調整する処理を行なうことを含む。
【００２１】
前記較正処理はさらに、利得信号の複数の利得レベルのそれぞれに対する利得値を測定し、複数の利得変換値を記憶することから成ってもよい。前記方法は、前記利得信号の複数の利得レベルのそれぞれに対する複数の利得変換値の１つを出力することを含んでもよい。前記較正処理はさらに、最大利得変動制限値を決定する処理を含んでもよく、ここで前記方法は利得信号の利得レベルと最大利得変動制限値に基づき利得信号の変動を制限することを含む。前記較正処理はさらに、前記利得信号の複数の利得レベルの１つにそれぞれ対応する複数の直流オフセット値を測定することと、利得値と直流オフセット値に基づいて複数の利得変動制限値を決定することと、利得変動制限値を記憶することを含んでもよい。前記方法はさらに、利得信号の利得レベルと、対応する利得変動制限値とに基づいて利得信号の変動を制限することを含んでもよい。前記方法はまたさらに、複数の直流調整値を記憶することと、利得信号の利得レベルに基づき直流調整値を加算することを含んでもよい。
【００２２】
前記方法はさらに、複数の利得レベルのそれぞれに対して利得信号を設定し、各利得レベルに対して第一直流オフセット値を決定して前記増幅入力信号の第一所定レンジ制限値を求め、第二直流オフセット値を決定して増幅入力信号の第二所定レンジ制限値を得ることを含んでもよい。前記第一及び第二直流オフセット値を決定することは、逐次近似処理に基づいてもよい。
【００２３】
適切な直流補償と直流較正により高性能無線トランシーバーの中間周波数（ＩＦ）部を取り除くことにより、比較的高性能、低価格、低電力型のＺＩＦトランシーバーが結果的に得られることが認識される。本発明の実施の形態に係る利得ループにインターフェース接続された較正直流補正ループを用いることによりこれらの目標が達成される。こうした機能により、比較的堅牢で高度のデータ処理を行なう、優れた性能を持つ家庭用または小規模ビジネス用ＷＬＡＮシステムを設計することが可能となる。
【００２４】
以下の図面を併用し、好適実施例に対する下記の詳細な説明を勘案することにより本発明をさらに理解することができる。
【００２５】
【発明の実施の形態】
図１は、本発明の１または複数の実施の形態に従って実行された無線装置の作動を全般的に示す１または複数のＷＬＡＮのブロック構成図である。説明的な実施の形態でＷＬＡＮを使用するものとして本発明を説明しているが、本発明はいかなるラジオまたは無線通信にも適用されるものでＷＬＡＮの適用分野に限定されるものではないことは言うまでもない。第一領域１０１と第二領域１０３は、オフィスビル内の事務所や家庭内の部屋のような個別のコンパートメントまたは区画を表している。領域１０１と１０３は、それぞれの領域１０１、１０３内の通信を制御するためそれぞれ無線アクセスポイント（ＡＰ）１２１と１２３を備えてもよい。図のように、アクセスポイント１２１と１２３はＬＡＮ１２５のような有線ネットワークに接続され、該ＬＡＮ１２５はさらに共通サーバーコンピュータ１２７に接続されている。
【００２６】
領域１０１ではアクセスポイント１２１を介して無線装置１１１と１１３は互いに交信を行なうことができ、領域１０３ではアクセスポイント１２３を介して無線装置１１５と１１７が互いに交信できる。アクセスポイント１２１は、ＬＡＮ１２５を介してシステム１１１と１１３がサーバ１２７と交信することを可能にし、またアクセスポイント１２３は、ＬＡＮ１２５を介して装置１１５と１１７がサーバ１２７と交信することを可能にしている。さらに、ＬＡＮ１２５は、装置１１１、１１３、１１５，１１７を互いに交信させたり、また接続されている何らかの他の装置と交信させることもできることが分かる。
【００２７】
アクセスポイントはもし用いられた場合には、必要な訳ではないが、通常ＬＡＮ１２５のような有線ＬＡＮに接続されている。アクセスポイントの数や位置は、通常、サービスを受けるユーザーの人数や受信可能範囲及び／または隣接チャンネルの干渉などといった特定の構成や必要性次第で決まる。単一アクセスポイントがユーザーの密度や干渉の影響を受けるフロア全体の部屋に役立てることが認識される。多重のアクセスポイントが大いにセルラー通信のセルのように利用されている。隣接アクセスポイントは隣接チャンネルに作動して干渉を防ぐ。移動機能により領域１０１から１０３またはその逆のように、ある領域から他の領域へ装置が移動することを可能にしてもよい。一般に、各アクセスポイントは追加ソフトを持ち家庭やビルの主電源にアクセスする。
【００２８】
他の実施の形態が、装置１３１、１３３、１３５を含む領域１０５によって示されている。装置１３１、１３３、１３５は何らかのアクセスポイントを介するのではなくむしろ互いに直接通信している。アクセスポイントのないネットワークは本質的に特殊例で、通常は利用者が少ない。装置１１１、１１３、１１５、１１７と装置１３１、１３３、１３５との主な相違点は作動モードである。無線装置１１１、１１３、１１５、１１７、ならびに１３１、１３３、１３５のそれぞれは無線交信を可能にするために本発明の実施の形態に従って実施されてもよい無線トランシーバーを備えている。
【００２９】
装置１１１，１１３，１１５，１１７，１３１，１３３，及び１３５は、無線通信機能を備えたいかなる種類の装置であってもよい。例えば、オフィスや家庭環境では、前記装置は各々、１つまたは複数のパーソナルコンピューター、ラップトップコンピューター、デスクトップコンピューターなどや何らかの種類のプリンター技術を用いた印刷装置、個人用携帯デジタル補助端末機器（ＰＤＡ）等やスキャナー、ファクス装置などのうちから成ってもよい。無線技術を使用することにより、所定領域内に位置するいかなる装置でも同一通信領域内にある他の装置と通信しまた装置間で、データや情報の転送を行うことができる。たとえば、装置１１１はプリンタであり得る装置１１３と無線による交信を行なうコンピューターであってもよい。さらに装置１１１は、コンピューターとしてサーバー１２７に対しファィルの送受信を行なってもよい。装置１１１は、領域１０１から１０３へ移動してもなお、アクセスポイント１２１を介してＬＡＮ１２５とサーバー１２７との通信を維持することができる。ＬＡＮ１２５は、電話回線、電力線、撚線対、同軸ケーブルなどのような何らかの種類の配線技術から成り、何らかの複数のイーサネット（登録商標）構成のような何らかの種類の適切なアーキテクチャに従って実施されてもよい。さらに無線ＬＡＮ１２５も考えられ、ここでアクセスポイント１２１、１２３はそれぞれ対応する無線トランシーバーを含み、モバイルまたはポータブル装置であることが考えられる。領域１０５内において、装置１３１から１３５自体は同様に互いに交信を行なうための無線ＬＡＮ（ＷＬＡＮ）を設立する。
【００３０】
図２は、本発明の実施の形態に係る無線トランシーバー２００で、装置１１１、１１３，１１５，１１７，１３１から１３５までの装置のいずれかに、またアクセスポイント１２１，１２３のいずれか一方または両方に組み込まれている無線トランシーバーの簡略化した構成ブロック図である。しかしながら、無線トランシーバー２００は、例示的に過ぎないＷＬＡＮ構成に限定されるのではなく、別の種類のラジオや他の種類の利用分野における無線通信にも利用されてもよいことは言うまでもない。無線トランシーバー２００は、ＺＩＦトランシーバー２０１とベースバンドプロセッサー２０３を含むゼロ中間周波数（ＺＩＦ）アーキテクチャーとして実施されている。以下においてさらに詳しく述べるように、ＺＩＦアーキテクチャーは中間周波数（ＩＦ）ロジックや関連回路を完全に削除することによって単純化構成を可能にしている。このように、ＺＩＦアーキテクチャーでは、わずか２個の主要モジュール、チップまたはＩＣ（トランシーバーとプロセッサー）を利用して無線通信を可能にしている。かわってこれにより、中間周波数回路やロジックを含む同様のトランシーバーに比べて無線トランシーバー２００の部品数が大幅に削減され、コストが下がり、さらに電力消費も減少している。
【００３１】
従来のＺＩＦアーキテクチャーの問題をかもす特徴は、入力信号を捕捉して通信を可能にするために補償または除去をしなければならないかなりの直流オフセット電圧を受信機内に導入することである。無線トランシーバー２００は、直流ループ３４７と組み合わされた自動利得コントロール（ＡＧＣ）ループ３４５（図３）で構成されていて、受信機内の望ましくない直流成分を測定及び減少または除去する。以下においてさらに述べるように、自動利得コントロール（ＡＧＣ）ループ３４５は増幅入力信号を受信され、入力信号のパワーを予測し、入力信号のパワーをターゲットパワーレベルに維持するために利得調整信号をアサートする利得コントロールロジックを含む。直流ループ３４７は、増幅入力信号中の直流成分量を予測し、増幅入力信号中の直流成分を減少させるために直流オフセットを出力する直流コントロールロジックを備えている。また、利得コントロールロジックと直流コントロールロジック間の利得レベルを変換する利得インターフェースも設けられている。
【００３２】
無線トランシーバー２００では、いくつかの対応するデータ処理量をいくらかでも達成するため、何らかの望ましい搬送周波数と変調技術を用いてもよい。例えば、無線トランシーバー２００は、電気電子学会（ＩＥＥＥ）８０２・１１ｂに従って約２．４ギガヘルツ（ＧＨｚ）の搬送周波数と１、２、５．５または１１Ｍｂｐｓ毎秒（Ｍｂｐｓ）のデータ処理量に従って作動するように構成されてもよい。あるいは、無線トランシーバー２００をＩＥＥＥ８０２・１１ａに従って６、１２、１８、２４、３６または５４ＭｂｐＳのデータ処理量に対して約５ギガヘルツの搬送周波数にて構成してもよい。図中の実施の形態においては、無線トランシーバー２００はＩＥＥＥ８０２・１１ｂに従い、２．４ＧＨｚの搬送周波数において１、２、５．５または１１Ｍｂｐｓのデータ処理量で作動する。本発明は何らかの特定の通信または変調技術や標準仕様に制限されないことは言うまでもないが、図示されている実施の形態においては直接シーケンス拡散スペクトラム（ＤＳＳＳ）変調技術が用いられている。
【００３３】
装置１１１〜１１７または１３１〜１３３あるいはアクセスポイント１２１、１２３のいずれかは無線トランシーバー２００に合わせて設定されてもよい。特定の構成は、装置及び通信インターフェースの種類次第である。無線トランシーバー２００は、コンピューターシステムの適当なスロットまたはインターフェースに挿し込まれるプラグイン型の周辺または拡張カードとして設定してもよい。例えば、ポータブルコンピューターやラップトップコンピューターなどに対しては、無線トランシーバー２００はコンピューターのＰＣカードスロットへプラグ接続されるパーソナルコンピューターメモリーカード国際協会（ＰＣＭＣＩＡ）カードまたはＰＣカードとして実施してもよい。アンテナはＰＣカード自体上に組み込んだり、コンピューターの外部またはコンピューター上に設けて、何らかの適当な方法でＰＣカードにインターフェース接続してもよい。デスクトップコンピューターなどに対しては、無線トランシーバー２００は、何らかの種類の拡張または周辺標準規格、即ち周辺部品接続（ＰＣＩ）、産業標準アーキテクチャ（ＩＳＡ）、拡張ＩＳＡ（ＥＩＳＡ）標準規格などに従って実施してもよい。例えば、無線トランシーバー２００を、ＰＣＩスロットにプラグ接続されるＰＣＩカード上に実施してもよい。さらにまた、アンテナを一体型や外部接続型としてもよい。ディスプレイに埋め込まれたアンテナを備えた小型ＰＣＩカードも考えられる。適当な通信インターフェースがパッケージされた内臓型またはスタンドアロン型も考えられ、これはアクセスポイントには特に有利である。例えば、無線トランシーバー２００は、ユニバーサルシリアルバス（ＵＳＢ）接続やイーサネット（登録商標）インターフェース（撚線対、同軸ケーブルなど）あるいは装置との何らかの他の適切なインターフェースといったシリアルまたはパラレル接続を持つ個別のユニットとして実施されてもよい。
【００３４】
無線トランシーバー２００で送受信するデジタルデータは、媒体アクセスコントロール（ＭＡＣ）装置２０５で処理される。送信に対しては、ＭＡＣ装置２０５はデジタルデータ信号をパケットエンコーダ２０７へアサートし、パケットエンコーダ２０７はこのデータを送信用パケットに作成する。パケットエンコーダ２０７において、パケットは連続した３個のシリアルビットストリームによって形成される。第一のシリアルビットストリームはプレアンブルと呼ばれ、１または０からなる１Ｍｂｐｓストリームでそれに同期（ｓｙｎｃ）パターンが続く。第二シリアルビットストリームはヘッダーと呼ばれ、パケットのデータ部分のパケット長やデータレートなどの１または２Ｍｂｐｓストリームのパケット情報である。第３のシリアルビットストリームはデータ部またはペイロードと呼ばれ、１、２、５．５、または、１１Ｍｂｐｓの速度のデータ・ストリームのいずれかの選ばれた１つである。
【００３５】
パケットエンコーダ２０７は、符号化されたベースバンドパケットを拡散エンコーダ（ＳＰＲＥＡＤ）２０９へ出力する。図示されている実施の形態において、１および２Ｍｂｐｓビットレートはバーカーワード符号化拡散方式に従って符号化され、一方５．５及び１１Ｍｂｐｓビットレートは相補型コードキーイング（ＣＣＫ）符号化方式に従って符号化される。拡散エンコーダ２０９は、直交生成技術を使用して、Ｉチャンネルへ同相信号（Ｉ）を、またＱチャンネルへ直交（Ｑ）信号をそれぞれ出力する。１Ｍｂｐｓに対しては、１ビット入力ごとにバーカーワードの１１チップがＩとＱチャンネルへ全く同じように出力される。入力ビットが０の場合、１１チップのセンスは反転し、もし入力ビットが１の場合は、１１チップのセンスは反転しない。このようにしてデータはバーカーコードによって拡散される。２Ｍｂｐｓの場合は、２ビット入力ごとにＩ及びＱチャンネルのそれぞれに１１チップが出力される。１ビットを用いてＩチャンネルの反転または非反転を行ない、他のビットがＱチャンネルに使用される。５．５Ｍｂｐｓの場合は、４ビットを８複合（ＩとＱチャンネル）チップへ割り当てられる。８チップ複合コードワードが選択されて標準規格に定められている特定のルールに従って回転させられる。１１Ｍｂｐｓは５．５Ｍｂｐｓに似ているが、８ビットを８複合チップに割り当てる点が異なる。
【００３６】
Ｉチャンネル信号はＩ　Ｄ／Ａ変換器（ＩＤＡＣ）２１１へ出力され、Ｑチャンネル信号はＱＤＡＣ２１３へ出力され、ここでＩ　ＤＡＣ２１１とＱ　ＤＡＣ２１３には、またはクロックソース２５７からクロック信号ＣＲＥＦを受信する。一実施の形態において、ＣＲＥＦ信号はＩＥＥＥ８０２・１１ｂに対する２２ＭＨｚ基本振動数に基づく４４ＭＨｚである。Ｉ　ＤＡＣ２１１、Ｑ　ＤＡＣ２１３はそれぞれＩ及びＱチャンネルの信号をアプサンプリングし、デジタルフィルター処理を行なう。１１Ｍｂｐｓに対しては、Ｉ及びＱ　ＤＡＣは各チップをそれぞれ４個のサンプルに変換する。Ｉ　ＤＡＣ２１１はＩチャンネルアナログ出力信号をアンチエイリアスシングローパスフィルター（ＡＡ　ＬＰＦ）２１５にアサートし、該フィルターはＩチャンネル送信信号ＴＸＩをＺＩＦトランシーバー２０１内に設けられたＬＰＦ２１９に出力する。Ｑ　ＤＡＣ２１３はＱチャンネルアナログ出力信号をもう１つのＡＡ　ＬＰＦ２１７へアサートし、該フィルターはＱチャンネル送信信号ＴＸＱをＺＩＦトランシーバー２０１内に設けられたもう１つのＬＰＦ２２１の入力末端に出力する。
【００３７】
外部電圧制御発振器（ＶＣＯ）２２９は、フェースロックループ（ＰＬＬ）２３１とＩ／Ｑ　ＬＯ発生器２２７の入力末端へ出力局部発信器（ＬＯ）信号を約４．８ＧＨｚの周波数で出力する。一実施の形態において、基準クリスタルを用いてＶＣＯ２２９を電圧制御で整調して、４．８ＧＨｚのＬＯ信号を発生させる。ＰＬＬ２３１は、適切な低周波信号に分割されたＣＲＥＦクロック信号を受信する。またＰＬＬ２３１は、ＶＣＯ４．８ＧＨｚ信号を同一の適切な低周波信号に分割する。ＰＬＬ２３１内に設けられた位相検出器回路（図示せず）は、これら２つの低周波信号、１つはＣＲＥＦ信号であり他はＶＣＯ２２９から出力された低周波信号であるが比較して、フィルター処理された後にＶＣＯ２２９に入力される補正（Ｃ）信号を生成する。この位相固定化ループシステムは、ＶＣＯから出力されたＬＯ信号のジッターを減少させる。Ｉ／Ｑ　ＬＯ２２７はＰＬＬ２３１から出力された４．８ＧＨｚの搬送波信号を二分割し、同相（Ｉ）搬送波信号と直交（Ｑ）搬送波信号の二つの信号を含む、独立した２つの個別の２．４ＧＨｚ搬送波信号を発生する。このＩ及びＱ搬送波信号は、互いに９０度位相がずれている。Ｉ搬送波信号はＩチャンネルミキサー２２３の一方の入力末端に出力され、Ｑ搬送波信号はＱチャンネルミキサー２２５の一方の入力末端へ出力される。Ｉチャンネルミキサー２２３の他方の入力末端はＬＰＦ２１９の出力を受信し、Ｑチャンネルミキサー２２５の他方の入力末端はＬＰＦ２２１の出力信号を受信する。Ｉチャンネルミキサー２２３は、Ｉ搬送波信号とＩチャンネル送信信号を混合してＩチャンネルをベースバンドから２．４ＧＨｚの無線周波数（ＲＦ）へアップコンバートする。Ｑチャンネルミキサー２２５はＱ搬送波信号とＱチャンネル送信信号を混合してＱチャンネルをベースバンドから２．４ＧＨｚの無線周波数（ＲＦ）へアップコンバートする。Ｉ／Ｑチャンネルミキサー２２３，２２５からの出力信号は可変利得増幅器（ＶＧＡ）２３３の入力末端で混合される。ＶＧＡ２３３は、増幅された送信信号を固定化利得増幅器２３５の入力末端へアサートし、該増幅器はその出力を無線周波数パワー増幅器（ＲＦＰＡ）２３７に出力する。ＲＦＰＡ２３７は、増幅された無線周波数信号をＲＦ　ＬＰＦ２３９へアサートし、該フィルターはフィルター処理されたＲＦ出力信号を送信／受信（Ｔ／Ｒ）スイッチ２４１の一方の入力末端へ出力する。送信に対しては、Ｔ／Ｒスイッチ２４１はＬＰＦ２３９のＲＦ出力信号を双方向バンドパスフィルター（ＢＰＦ）２４３に出力し、該フィルターはフィルター処理されたＲＦ出力信号をダイバーシティースイッチ２４５へ出力する。このダイバーシティースイッチ２４５は、２台のアンテナ２４７，２４９から選択された１つのアンテナへＲＦ送信信号をアサートする。
【００３８】
ＲＦＰＡ２３７は、送信検出（ＴＸ　ＤＥＴ）信号をベースバンドプロセッサー２０３内に設けられた送信Ａ／Ｄ変換器（ＡＤＣ）２５１へ戻してアサートし、該プロセッサーは対応するデジタルフィードバック信号をＭＡＣ２０５へ出力する。前記ＭＡＣ２０５は、ＡＤＣ２５１を介して送信出力信号を検出するパワー制御アルゴリズムを有し、送信（ＴＸ）ＤＡＣ２５３の入力末端へフィードフォワード信号を出力し、該変換器は送信自動利得コントロール（ＴＸ　ＡＧＣ）信号をアサートしてＶＧＡ２３３の利得を制御する。さらに、ＺＩＦトランシーバー２０１は電圧基準ソース２５５を備え、ＺＩＦトランシーバー２０１とベースバンドプロセッサー２０３に対する電圧基準（ＶＲＥＦ）信号を出力する。このＶＲＥＦ信号は１．２ボルト等のようないかなる使いやすい電圧でもよい。クロックソース２５７はＺＩＦトランシーバー２０１内に設けられたＰＬＬ２３１へＣＲＥＦ信号を出力する。
【００３９】
Ｔ／Ｒスイッチ２４１は選択されたアンテナ２４７，２４９のいずか一方から信号を受信し、フィルター処理された信号（ＢＰＦ２４３経由で）を平衡／不平衡（ＢＡＬＵＮ）インピーダンス整合ネットワーク２５９の入力末端へ出力する。ＢＡＬＵＮ２５９は受信されたＲＦ入力信号Ｒ_ＲＦを可変ＬＮＡ２６１の入力末端へ出力する。ＬＮＡ２６１はその出力信号を固定化利得ＬＮＡ２６３の入力末端へアサートする。ＬＮＡ２６３は、増幅ＲＦ受信信号をＩチャンネルミキサー２６５とＱチャンネルミキサー２６７の各それぞれの入力末端へアサートする。Ｉ／Ｑ　ＬＯ２２７は、Ｉ搬送波信号をＩチャンネルミキサー２６５のもう一方の入力末端へアサートし、またＱ搬送波信号をＱチャンネルミキサー２６７のもう一方の入力末端へアサートする。Ｉチャンネルミキサー２６５は、ＲＦ受信信号中のＩチャンネル出力信号からＩ搬送周波数を分離し、Ｉチャンネル出力信号をＬＰＦ２６９へ出力する。同様に、Ｑチャンネルミキサー２６７は、ＲＦ受信信号中のＱチャンネル出力信号からＱ搬送周波数を分離し、Ｑチャンネル出力信号をＬＰＦ２７１へ出力する。
【００４０】
ＬＰＦ２６９の出力信号は、可変ベースバンド自動利得コントロール（ＢＢ　ＡＧＣ）増幅器２７３の入力末端へ出力される。同様に、ＬＰＦ２７１は、その出力をもう一方のＢＢ　ＡＧＣ増幅器２７５の入力末端へアサートする。ＢＢ　ＡＧＣ増幅器２７３は、増幅Ｉチャンネルアナログ受信信号（ＲＸＩ）をＩチャンネル受信器ＡＡ　ＬＰＦ２７７の入力末端へアサートし、該フィルターはベースバンドプロセッサー２０３内に設けられたＩチャンネルＡＤＣ（Ｉ　ＡＤＣ）２８１の入力端へその出力をアサートする。ＢＢ　ＡＧＣ増幅器２７５は、増幅Ｑチャンネルアナログ受信信号（ＲＸＱ）をＱチャンネルＡＡ　ＬＰＦ２７９の入力末端へアサートし、該ＬＰＦはその出力をベースバンドプロセッサー２０３内に設けられたＱチャンネルＡＤＣ（Ｑ　ＡＤＣ）２８３の入力末端へ出力する。Ｉ　ＡＤＣ２８１とＱ　ＡＤＣ２８３は、それぞれのＩ及びＱチャンネルデジタル受信信号Ｒ_ＤＩ、Ｒ_ＤＱを拡散デコーダ（ＤＥ−ＳＰＲＥＡＤ）２８５へアサートし、該デコーダーは拡散エンコーダー２０９とは反対の処理を行い受信ベースバンド符号化パケットを検索する。拡散デコーダー２８５は、受信されたベースバンドパケットをパケットデコーダー２８７へ出力し、該デコーダーは他の機能の中でもパケットペイロードを検索して受信データ信号のストリームの生成を行う。Ｒ_ＤＩとＲ_ＤＱ信号は、また後から説明される補償ロジック２８４へ出力される。パケットデコーダー２８７からのデータ信号は、ＭＡＣ装置２０５の受信入力末端へ出力され、該装置は受信信号を実装インターフェースにわたって対応する装置へ出力する。ＭＡＣインターフェースは、ＰＣカード等のように装置内部に組み込んでもよいし、あるいはＵＳＢ等に従ったように適当な外部コネクタを用いて外部に配置してもよい。
【００４１】
ＺＩＦトランシーバー２０１内に設けられているオーバーロード検出器（ＯＤ）２８９は、ＬＰＦ２６９とＬＰＦ２７１の各出力端に接続された第一及び第二入力端を有していて、受信された入力信号のオーバーロードを検出する。オーバーロード検出器２８９は、ベースバンドプロセッサー２０３内のＯＶＬＤ　ＡＤＣ２９１へベースバンドオーバーロード（ＢＢ　ＯＶＬＤ）信号をアサートし、該プロセッサーは対応するデジタルオーバーロード信号ＯＶＬＤを補償装置２８４へ出力する。このように、補償装置２８４は受信された信号のオーバーロードを検出し、ＨＩ／ＬＯ信号をアサートしてＺＩＦトランシーバー２０１の可変ＬＮＡ２６１を制御する。図中の実施の形態においては、可変ＬＮＡ２６１は高利得（ＨＩ）と低利得（ＬＯ）との間に約３３デシベル（ｄＢ）のステップ差分を有する。この利得は初めは、高く設定されて弱い信号を検出し、受信された信号がオーバーロード検出器２８９で検出されるようなオーバーロード状態を引き起こすようであれば一定の条件で低利得へと切り換えられる。
【００４２】
以下でさらに詳しく述べるように、補償装置２８４は、ＡＧＣ　ＤＡＣ２９７と呼ばれる利得ＤＡＣへ利得調整信号Ｇ_ＡＤＪをアサートすることにより受信信号の利得をターゲットパワーレベルと制御する。ＡＧＣ　ＤＡＣ２９７は、対応するアナログフィードバック利得コントロール信号ＧＡＩＮ　ＡＤＪＵＳＴをアサートしてＢＢ　ＡＧＣ増幅器２７３、２７５の両方の利得を制御する。単一の利得制御信号がＢＢ　ＡＧＣ増幅器２７３、２７５の双方へ出力され、そのようにしてＩ及びＱチャンネルの受信信号の利得が互いに適切に追従する。さらに補償装置２８４は、デジタルＩ及びＱチャンネルの直流オフセット信号ＩＤＣ_ＯＦＦ、ＱＤＣ_ＯＦＦとをＩチャンネルオフセット（Ｉ　ＯＦＦ）ＤＡＣ２９３、及びＱチャンネルオフセット（Ｑ　ＯＦＦ）ＤＡＣ２９５へそれぞれアサートする。Ｉ　ＯＦＦ　ＤＡＣ２９３はＩチャンネル直流オフセットアナログ信号（Ｉ　ＯＦＦＳＥＴ）をＬＰＦ２６９へアサートし、Ｑ　ＯＦＦ　ＤＡＣ２９５はＱチャンネル直流オフセットアナログ信号（Ｑ　ＯＦＦＳＥＴ）をＬＰＦ２７１へアサートする。このように、補償装置２８４は、ＺＩＦトランシーバー２０１内の受信信号のＩ及びＱチャンネルにおける直流オフセットを測定し、減少または除去しようとする。
【００４３】
ＺＩＦアーキテクチャーを利用してより少ないコストと電力消費ならびに十分な性能でより高度の処理量を達成する。このことは、比較的優れた性能が必要とされるマルチメディアやＤＶＤ分野への応用を要望する消費者市場では特に有利である。また、消費者市場はコストの削減も要求している。ＺＩＦアーキテクチャーは、中間周波数成分や外部フィルターを取り除くことによって十分な性能を維持しながら、低価格を達成する１つの方法である。本発明はいかなる特定の周波数域にも限定されるものではないが、目標搬送波周波数は２〜５ＧＨｚレンジならびにそれ以上といったＧＨｚレンジにある。２〜５ＧＨｚ帯は、相当な量の干渉を伴い比較的ノイズが多い。ＺＩＦアーキテクチャーはノイズの多い環境において性能レベルを維持するために利用される。
【００４４】
ＺＩＦアーキテクチャーに特有の問題は、Ｓ／Ｎ（ＳＮＲ）比を劣化させるベースバンドにおける直流オフセットの発生であり、これはシステムの性能に直接関係する。ＺＩＦアーキテクチャーには、著しい直流オフセットレベルを抑制するために利用され得る中間周波段階が設けられていない。多くの直流オフセットの根源は、集積回路の自己発熱のような温度変化によるものである。受信ミキサー２６５，２６７は、Ｉ／ＱＬＯ２２７で発生した搬送周波数からの直流オフセットを内部へ注入する。このＬＯ直流オフセットは、可変ＬＮＡ２６１の選択利得レベルだけでなくＲＦ周波数やチャンネル選択によっても変動する。この変動は、チャンネルや利得の変化により極めて最速に発生する。温度によるゆっくりとした直流ドリフトも発生する。外部的にＩ／ＱＬＯ２２７から出力されたＬＯ搬送周波は、アンテナ入力ポートへ漏出し、直流オフセットを引き起こす。この外部直流オフセットは、体、手、宝石、マウスポインターなどの動きや冷却ファン等の電子装置の起動、アンテナの回りにある近辺のリフレクターからの再反射などの外部環境の変化に伴い変動する。無線装置の移動やアンテナ方向の変化によってもまたチャンネルやその領域の伝播特性に著しい変動を引き起こす。こうした環境の変化は、漏出するＬＯ搬送周波数の大きさや位相を動的に変化させるインピーダンスの変化を誘導する。
【００４５】
受信ミキサー２６５，２６７もその出力端に直流オフセットを発生する。この直流オフセットは、主としてバイポーラーと金属酸化膜半導体（ＭＯＳ）デバイスとの整合や抵抗体の整合のような回路整合の機能である。この直流オフセットも温度変化や自己発熱によってドリフトする。Ｉ及びＱチャンネルＬＰＦ２６９とＬＰＦ２７１もそれらの出力端にオフセットを発生する。この直流オフセットもまた回路整合の機能である。Ｉ及びＱチャンネルベースバンドＡＧＣ増幅器２７３と２７５もそれらの入力端に直流オフセットを発生する。当該直流オフセットもまた本来回路整合の機能である。この機能に関連するアナログ制御回路のために、整合変動の影響はミキサー２６５，２６７及びＬＰＦ２６９，２７１によって経験される直流オフセットの影響よりもさらに深刻である。この直流オフセットは、また利得設定に伴って非直線的に変動し、温度変化や自己発熱によってドリフトする。制御電圧対利得の特性もまた時間の経過と共に徐々に変化する可能性がある。ドリフトの主な理由は、より緩徐なパッケージ温度の変動にある。デジタル方式で発生された信号の高調波からの内部無線妨害のために一定レベルの直流オフセットが発生することもある。無線妨害は、このＤＣオフセットはアンテナ及び／またはＲＦフロントエンドに注入されるので、チャンネルやＬＮＡ利得としての機能だけではなくスプリアス信号を発生する特有のデジタル回路の強い機能である。１キロヘルツ（ｋＨｚ）のように一定の周波数（ｆ）以下では、１／ｆノイズは直流オフセットの場合と実質上同様の障害として現れる。
【００４６】
直流オフセットを除去する１つの可能な解決方法としては、結合コンデンサ等を用いるような交流結合によるものであることが認識される。しかし、交流結合では結果的に低周波成分をフィルター除去してしまう傾向がある。１ｋＨｚ以上ではかなりの量のデータが除去されてしまうため、交流結合は１ｋＨｚ以下のデータのみを除去するのでなくてはならない。しかし、この範囲内では約１００マイクロセカンド（μｓ）オーダーのように非常に長い清算時間がかかり、パケットベース通信のようにバースト様の環境では実用的ではない。清算時間は、通信のバースト特性のために制限される。ＩＥＥＥ　８０２・１１ａおよびＩＥＥＥ　８０２・１１ｂの標準規格の短いプリアンブルタイムラインでは直流を正確に予測する余裕はない。
【００４７】
直流オフセットの発生源は全てＢＢ　ＡＧＣ増幅器２７３，２７５の入力端と関連している。ＢＢ　ＡＧＣ増幅器２７３，２７５の利得レンジは、種々の環境において許容可能な性能を保証するのに十分でなくてはならない。図中の実施の形態においては、ＢＢ　ＡＧＣ増幅器２７３，２７５の各々の利得レンジは、約０．７Ｖ／Ｖから８００Ｖ／Ｖまでの所望の作動範囲を得るための約−６ｄＢから６０ｄＢすなわち０．５Ｖ／Ｖから１０００Ｖ／Ｖまでの範囲である。直流オフセットレンジは、±５０〜１００ミリボルト（ｍＶ）のオーダーでよいことが分かっている。利得レンジが大きいためベースバンド増幅器２７３，２７５の前の段で直流補正が起こることが望ましい。
【００４８】
図３は、受信信号の利得をコントロールし、ならびにＺＩＦアーキテクチャーにおいて直流オフセットを減少または除去するために利用される補償装置３００のブロック模式図である。補償装置３００には、利得および直流補償の目的のための無線トランシーバー２００の受信部の操作を示している。補償装置３００は、補償ロジック２８４の操作に着目して、ＺＩＦトランシーバー２０１とベースバンドプロセッサー２０３の回路を含む無線トランシーバー２００内の部材を表す様々なブロックから構成されている。補償装置３００のブロック模式図は、簡略化されて個別のＩ及びＱチャンネル信号がＩ及びＱチャンネルの両方の作動を表す単一の通信パスによって図示されている。このように、同じ技術がＩ及びＱチャンネルの両方に適用され、またかくして無線トランシーバー２００における利用にも適用可能であることが認識される。
【００４９】
ＢＡＬＵＮ２５９を介するアンテナ２４７，２４９から受信されたＲＦ入力信号Ｒ_ＲＦがＬＮＡ／ミキサー３０１と呼ばれるＲＦミキサー回路へ出力され、該ミキサーはＬＮＡ２６１，２６３と受信ミキサー２６５，２６７に相当する。ＬＮＡ／ミキサー３０１は、ベースバンド受信入力信号Ｒ_ＢＢをコンバイナー３０３の一方の入力端へ出力し、該コンバイナー３０３は直流の調整された受信入力信号Ｒ_ＡＤＪをＬＰＦ２６９，２７１に相当するベースバンドＢＢ　ＬＰＦ３０５の入力端へ出力する。前記コンバイナー３０３のもう一方の入力端はＤＣ　ＯＦＦＳＥＴ信号を受信する。コンバイナー３０３は、ＤＣ　ＯＦＦＳＥＴ信号をＲ_ＢＢ受信信号と混合して直流調整されたＲ_ＡＤＪ信号を出力するコンバイナーとして作動する。一実施の形態において、コンバイナー３０３は、Ｒ_ＢＢ受信信号からＤＣ　ＯＦＦＳＥＴ信号を減算して直流の調整されたＲ_ＡＤＪ信号を出力する加算接続部である。または、コンバイナー３０３は反転ＤＣ　ＯＦＦＳＥＴ信号を加算する加算接続部としても機能することが認識される。本発明は、何らかの特定の実施の形態または設計設定に制限されるものではない。
【００５０】
ＢＢ　ＬＰＦ３０５の出力信号はＢＢ　ＡＧＣ増幅器２７３，２７５の作動に相当するベースバンド利得増幅器ＢＢ　ＡＧＣ増幅器３０７の入力端へ出力される。ＢＢ　ＬＰＦ３０５の出力信号は、また、オーバーロード検出器２８９へ出力され、該検出器はベースバンドオーバーロード信号ＢＢ　ＯＶＬＤをベースバンドプロセッサ２０３内のＯＶＬＤ　ＡＤＣ２９１へアサートし、該プロセッサはＯＶＬＤ信号を補償装置２８４のオーバーロード検出ブロック３０９へ出力する。ＯＶ検出ブロック３０９はＨＩ／ＬＯ信号をＬＮＡ／ミキサー３０１へアサートし、可変ＬＮＡ２６１を高利得と低利得のいずれかへ切り換える。ＢＢ　ＡＧＣ増幅器３０７は、増幅入力信号ＲをＡＡ　ＬＰＦ２７７，２７９に相当するＡＡ　ＬＰＦ３１１の入力端へアサートする。ＡＡ　ＬＰＦ３１１の出力信号は、ＡＤＣ２８１，２８３に相当するＡＤＣ３１３へ出力される。ＡＤＣ３１３は、増幅受信入力信号ＲのデジタルタイプＲ_Ｄを出力し、ここでＲ_Ｄ信号はＩ及びＱデジタル受信信号Ｒ_ＤＩとＲ_ＤＱに相当する。ＡＤＣ３１３から出力されるＲ_Ｄ信号は、拡散デコーダー２８５に出力される。
【００５１】
Ｒ_Ｄ信号は、補償ロジック２８４のシグナルパワー予測ブロック３１５と直流予測ブロック３１９へ出力される。シグナルパワー予測ブロック３１５は、入力シグナルパワー予測信号Ｒ_ＥＳＴをコンバイナー３２１の一方の入力端へ出力する。コンバイナー３２１はターゲットパワーブロック３２３から出力されるターゲットパワー（ＴＰ）信号を受信して、このＴＰ信号をＲ_ＥＳＴ信号と混合して受信エラー信号Ｒ_Ｅを提供し、このＲ_Ｅはもう一方のコンバイナー３２５の入力端へ出力される。一実施の形態において、コンバイナー３２１は、Ｒ_ＥＳＴ信号からＴＰ信号を減算して受信エラー信号Ｒ_Ｅをコンバイナー３２５の入力端へ出力する加算接続部として作動する。コンバイナー３２５は、Ｒ_Ｅ信号を累算器３２９から出力された利得累算信号Ｇ_ＡＣＣと混合して利得調整信号Ｇ_ＡＤＪをその出力端に発生させる。一実施の形態において、コンバイナー３２５はまた、累算器３２９から出力される利得累算信号Ｇ_ＡＣＣからＲ_Ｅ信号を減算し利得調整信号Ｇ_ＡＤＪをその出力端に出力する加算接続部としても作動する。このＧ_ＡＤＪ信号は、ＡＧＣ　ＤＡＣ２９７、累算器３２９、利得変換器３３１のそれぞれの入力端へ出力される。ＡＧＣ　ＤＡＣ２９７は、デジタルＧ_ＡＤＪ信号をアナログＧＡＩＮ　ＡＤＪＵＳＴ信号へ変換し、該信号はＢＢ　ＡＧＣ増幅器３０７の利得を制御する。累算器３２９は、継続的または周期的にＧ_ＡＣＣ信号を調整して、Ｇ_ＡＤＪ信号の変動を追跡する。
【００５２】
直流予測ブロック３１９は、出力直流予測デジタル信号ＯＤＣ_ＥＳＴ信号を、直流増幅器３３３の入力端へ出力し、該信号は変換器３３１の出力端から出力の利得変換信号Ｇ_ＣＯＮ信号によって調整される。直流増幅器３３３は、変換器３３１から出力されるＧ_ＣＯＮ信号によって決定される量によってＯＤＣ_ＥＳＴ信号を増幅または減衰（１／Ｇ）させて入力直流予測信号ＩＤＣ_ＥＳＴをコンバイナー３３５の一方の入力端へ出力し、該コンバイナーはその他方の入力端に累算器３３９から出力された直流オフセット蓄積信号Ｄ_ＡＣＣを受信する。コンバイナー３３５は、ＩＤＣ_ＥＳＴ信号とＤ_ＡＣＣ信号を混合し、直流オフセット信号ＤＣ_ＯＦＦを提供し、該信号はＤＣ　ＤＡＣ３３７の入力端と直流累算器３３９の入力端に出力される。一実施の形態において、コンバイナー３３５は、ＩＤＣ_ＥＳＴ信号をＤ_ＡＣＣ信号へ加算して直流オフセット信号ＤＣ_ＯＦＦを提出する加算接続部として機能する。累算器３３９は、継続的にＤ_ＡＣＣ信号をＤＣ_ＯＦＦ信号のレベルへ調整して累積された直流値を維持する。ＤＣ　ＤＡＣ３３７は、デジタルＤＣ_ＯＦＦ信号をコンバイナー３０３に出力されるアナログＤＣ　ＯＦＦＳＥＴ信号に変換する。ＤＣ_ＯＦＦ信号は、ＩＤＣ_ＯＦＦ及びＱＤＣ_ＯＦＦ信号の作用を表し、またＤＣ　ＯＦＦＳＥＴ信号はＩ　ＯＦＦＳＥＴ信号及びＱ　ＯＦＦＳＥＴ信号の作用を表す。
【００５３】
多くの選択肢や変形例が考えられることが認識される。例えば、コンバイナー３０３は単一の加算接続部として実施され、ここで直流増幅器３３３またはＤＣ　ＤＡＣ３３７が否定または反転処理を行なって負のＤＣ　ＯＦＦＳＥＴ信号を生成し、その信号がコンバイナー３０３によりＲ_ＢＢ信号に加算されてもよい。
【００５４】
コントロールロジック３４３は作動制御や変数設定などを行うためにＯＶ検出ブロック３０９、ターゲットパワーブロック３２３、及び直流予測ブロック３１９に接続されている。例えば、コントロールブロック３４３を用いて、製造業者やユーザーがターゲットパワーブロック３２３によって使用される目標電力レベルを設定してＴＰ信号を制御できるようにしてもよい。
【００５５】
作動中に、アンテナ２４７，２４９から出力されるＲ_ＲＦ信号は、ＬＮＡ／ミキサー３０１によってベースバンド周波数におけるＲ_ＢＢ信号に変換される。ＯＶ検出ブロック３０９は、アンテナ２４７，２４９のいずれかで受信される有効ではあるが弱い無線周波信号の検出を確実にするため、最初はＨＩ／ＬＯ信号をＨＩへアサートすることによってＬＮＡ／ミキサー３０１のＬＮＡ部分の利得を高く（ｈｉｇｈに）設定する。Ｒ_ＢＢ信号をコンバイナー３０３によって直流調整し、該コンバイナーはＤＣ　ＯＦＦＳＥＴ信号を混合または減算処理してＲ_ＡＤＪ信号をＢＢ　ＬＰＦ３０５へ出力する。ＢＢ　ＬＰＦ３０５は、フィルター処理されたＲ_ＡＤＪ信号をＢＢ　ＡＧＣ増幅器３０７へ出力する。ＤＣ　ＯＦＦＳＥＴ信号は、ＢＢ　ＡＧＣ増幅器３０７の入力端における不要な直流量の予測値に基づいている。オーバーロード検出器２８９は、ＢＢ　ＬＰＦ３０５の出力端において受信入力信号がオーバーロード状態があるかどうかを検出し、もしオーバーロード状態の場合には、ＢＢ　ＯＶＬＤ信号をアサートする。もしオーバーロード状態が検出された場合は、ＯＶ検出ブロック３０９はＨＩ／ＬＯ信号をＬＯ側へアサートしてＬＮＡ／ミキサー３０１の入力利得を低下させ、受信入力信号Ｒ_ＢＢをターゲットパワーレベルに近づける。
【００５６】
ＢＢ　ＡＧＣ増幅器３０７は、Ｒ_ＡＤＪ信号を増幅して、Ｒ信号をＡＡ　ＬＰＦ３１１へ、またさらにベースバンドプロセッサー２０３のＡＤＣ３１３へ出力する。ＡＤＣ３１３は、アナログＲ信号をデジタル受信信号Ｒ_Ｄに変換し、この信号は拡散デコーダ２８５へ（Ｒ_ＤＩ信号とＲ_ＤＱ信号として）出力される。シグナルパワー予測ブロック３１５，コンバイナー３２１と３２５，ターゲットパワーブロック３２３，累算器３２９，及びＡＧＣ　ＤＡＣ２９７は、ＢＢ　ＡＧＣ増幅器３０７，ＡＡ　ＬＰＦ３１１，及びＡＤＣ３１３を含む信号パス装置と組み合わせてＡＧＣループ３４５を形成し、該ループはＢＢ　ＡＧＣ増幅器３０７を中心とする利得フィードバック回路である。ＡＧＣループ３４５は、増幅入力信号を受信し、入力信号のパワーを予測し、入力シグナルパワーをターゲットパワーレベルに維持するため利得調整信号をアサートする利得コントロールロジックを含む。特に、シグナルパワー予測ブロック３１５はＲ_Ｄ信号中のベースバンド入力信号のパワーを予測し、その信号を表すＲ_ＥＳＴ信号をアサートする。一実施の形態において、このパワー予測はＲ_Ｄ信号のいかなる直流レベルをも除外する。コンバイナー３２１は、Ｒ_ＥＳＴ信号をＴＰ信号と比較してＲ_Ｅ信号を生成し、該信号はＴＰ信号で表されるターゲットパワーレベルに関してＲ_Ｄ信号のパワーエラーの量を確認する。コンバイナー３２５は、存在するいかなるパワーエラーをも補償するためＧ_ＡＤＪ信号の現在の値を調整する。ＡＧＣ　ＤＡＣ２９７は、Ｇ_ＡＤＪ信号をアナログＧＡＩＮ　ＡＤＪＵＳＴ信号に変換し、該信号はＢＢ　ＡＧＣ増幅器３０７の利得コントロール入力末端へ出力されてＲ_Ｄ信号内のベースバンド入力信号のパワーレベルを制御する。このように、ＡＧＣループ３４５は、Ｒ_Ｄ信号内の入力ベースバンド信号のパワーレベルをターゲットパワーレベルに維持または制限しようとする。
【００５７】
図中の実施の形態においては、ＢＢ　ＡＧＣ増幅器３０７は、ＢＢ　ＡＧＣ増幅器２７３，２７５のいずれかに相当し、デシベル単位で測定される−６から６０ｄＢの範囲にわたる対数利得スケールを使用する。Ｒ_Ｄ信号はデジタル形式であるため、シグナルパワー予測ブロック３１５，ターゲットパワーブロック３２３，累算器３２９，及びコンバイナー３２１と３２５はデジタル装置で、Ｒ_{ＥＳ Ｔ}、ＴＰ、Ｒ_Ｅ、Ｇ_ＡＣＣ、Ｇ_ＡＤＪ信号はデジタル信号である。ＡＧＣ　ＤＡＣ２９７は、１２８段の７ビットＤＡＣであり、約±１ｍＡの制御電流レンジを持つアナログ電流信号を出力してＢＢ　ＡＧＣ増幅器３０７に対する所望利得レンジを得る。ＡＧＣ　ＤＡＣ２９７の電流出力は、抵抗ネットワーク等（図示せず）などによって電圧信号に変換されてＧＡＩＮ　ＡＤＪＵＳＴ信号が得られる。
【００５８】
直流予測ブロック３１９、利得変換器３３１，直流増幅器３３３，コンバイナー３３５，累算器３３９，ＤＣ　ＤＡＣ３３７、及びコンバイナー３０３は、コンバイナー３０３とＡＤＣ３１３の間の受信信号パスと組み合わせて、入力信号パスにおけるＲ_Ｄ信号から直流成分を減少または除去するよう作動する直流ループ３４７を形成する。直流ループ３４７は、増幅入力信号中の直流量を予測し、増幅入力信号中の直流を減少させるため直流オフセットを出力する直流コントロールロジックを含む。特に、直流予測ブロック３１９は、Ｒ_Ｄ信号の直流オフセットを予測し、直流量を示すＯＤＣ_ＥＳＴ信号をＢＢ　ＡＧＣ増幅器３０７の出力端に出力する。ＤＣ　ＯＦＦＳＥＴ信号はコンバイナー３０３においてＢＢ　ＡＧＣ増幅器３０７の入力端に印加され、またＲ_ＡＤＪ信号の残りの直流成分はＢＢ　ＡＧＣ増幅器３０７で有効に増幅されるため、直流増幅器３３３はＢＢ　ＡＧＣ増幅器３０７の利得を補償するように作動する。Ｇ_ＡＤＪ信号を受信し、直流増幅器３３３の利得をコントロールするＧ_ＣＯＮ信号を生成する利得変換器３３１は、利得コントロールロジックと直流コントロールロジックとの間の利得レベルを変換する利得インターフェースとして作動する。一実施の形態において、前記利得変換器３３１は利得（１／Ｇ）を反転する。利得変換器３３１はさらに、ＢＢ　ＡＧＣ増幅器３０７と直流増幅器３３３との間の異なった利得レンジ及び／又は異なった利得レンジの差分を補償しもよい。このように、直流増幅器３３３でアサートされたＩＤＣ_ＥＳＴ信号は、ＤＣ　ＯＦＦＳＥＴ信号のエラーを示す。コンバイナー３３５は、累算器３３９によってＤ_ＡＣＣ信号として維持されているＤＣ_ＯＦＦ信号をＩＤＣ_ＥＳＴ信号によって調整しＤＣ　ＯＦＦＳＥＴ信号中のエラーを補償する。
【００５９】
図中の実施の形態においては、Ｒ_Ｄ信号はデジタル形式であるため、直流予測ブロック３１９、直流増幅器３３３，累算器３３９、及びコンバイナー３３５はデジタル装置であり、ＯＤＣ_ＥＳＴ、ＩＤＣ_ＥＳＴ、Ｄ_ＡＣＣ、及びＤＣ_ＯＦＦ信号はデジタル信号である。また、Ｉ、Ｑ　ＯＦＦ　ＤＡＣ２９３，２９５のいずれかに相当するＤＣ　ＤＡＣ３３７は、２の補数形式で機能し、約±５ミリアンペア（ｍＡ）範囲内でアナログ電流を出力する１２ビットの電流ベースＤＡＣである。ＤＡＣ出力電流は、約±７５ｍＶの範囲を持つＤＣ　ＯＦＦＳＥＴ電圧信号に変換され、約±６４ｍＶの範囲の予想直流オフセットの埋め合わせをする。利得変換器３３１は、もっぱらデジタルデバイスとして作動してデジタルＧ_ＡＤＪ信号をデジタルＧ_ＣＯＮ信号に変換してもよい。あるいは、直流増幅器３３３の構成によってはＧ_ＣＯＮ信号はアナログ信号であることも考えられる。図中の実施の形態において、直流増幅器３３３は線型の利得増幅器である。一般に、ＢＢ　ＡＧＣ増幅器３０７は、何らかの直流を含む入力信号を増幅するので、直流増幅器３３３はＯＤＣ_ＥＳＴ信号を増幅して直流ループ３４７の制御を維持する増幅器として作動する。直流増幅器３３３の増幅量は、Ｇ_ＣＯＮ信号を介して利得変換器３３１によって制御される。利得変換器３３１はＧ_ＡＤＪ信号を受信し、またＧ_ＣＯＮ信号をそれに合わせて調整する。
【００６０】
前述のように、利得変換器３３１は、利得コントロールロジックと直流コントロールロジックとの間の利得レベルを変換する利得インターフェースとして作動する。一実施の形態において、利得変換器３３１は、ＢＢ　ＡＧＣ増幅器３０７と直流増幅器３３３との間の利得を反転する。利得変換器３３１はさらに、ＯＤＣ_ＥＳＴ信号の増幅がＲ_ＡＤＪ信号の利得に対応するようにＧ_ＡＤＪとＧ_ＣＯＮ信号に重み付けする何らかのビットと共に対応するレンジまたはユニット間の変換を行ってもよい。あるいは、またはさらには、利得変換器３３１は対数スケールと線型スケール間のように利得スケール間を変換する。特に図中の実施の形態の場合は、ＢＢ　ＡＧＣ増幅器３０７はデシベル（ｄＢｓ）単位で測定される対数利得増幅器であり、また直流増幅器３３３は線型利得増幅器であるので、利得変換器３３１はデシベル単位のＧ_ＡＤＪ信号を線型利得Ｇ_ＣＯＮ信号に変換する。ＢＢ　ＡＧＣ増幅器３０７と直流増幅器３３３の双方が線型増幅器である実施の形態に対しては、利得変換器３３１は、対数変換を要せずにＧ_ＡＤＪ信号とＧ_ＣＯＮ信号に重み付けする何らかのビットを用いて対応するレンジまたはユニット間を変換する。
【００６１】
図４は、さらに正確に直流を測定及び制御するために較正処理を利用する点を除き、補償装置３００に類似した較正直流補償システム４００のブロック構成図である。特に、較正ブロック４０１は、Ｒ_Ｄ信号を受信し、まとめてＰＧＭ信号と呼ばれる１または複数の較正プログラム信号を利得変換器３３１へ出力する較正ロジックからなる。利得変換器３３１は、さらに以下において説明するように調整値を記憶するための任意の調節メモリ４０５を含む。ＰＧＭ信号は、多重バス信号などの様に何らかの適切な方法で実施して調節メモリ４０５をプログラムしてもよい。また、コントロールブロック３４３を用いて較正処理あるいは較正機能を制御し、あるいは較正ブロック４０１によって較正処理を実行するか否かまたいつ実行するかを制御してもよい。例えば、コントロールロジック３４３に以下でさらに説明するように、較正処理を実行するための時間間隔を決めるタイミングロジック４０３等をオプションとして備える。連続較正処理の間隔は、特定の設定または実施方法によって決まる。図中の実施の形態においては、較正時間間隔は約３０秒または１分などといった秒や分のオーダーである。
【００６２】
前述のように、直流の発生源は多数であり、また直流レベルは時間が経つにつれて変化する。ＢＢ　ＡＧＣ増幅器３０７自体には、ステップからステップへと著しく変化する可能性がある直流オフセットを導入する。図中の実施の形態においては、較正ブロック４０１は較正器として作動するデジタルデバイスであってデジタルＲＤ信号をモニターし、適当な測定や演算を実行し、それに従って調整メモリー４０５をプログラムする。変換器３３１はＧ_ＡＤＪ信号を受信し、またＧ_ＣＯＮ信号に対する対応初期値を決定し、もしその初期値が提供されれば調節メモリ４０５内の調節値を利用して何らかの必要な調整を行う。この調節値は、複数ある方法のうちいずれか１つの方法で組み込まれてもよい。一構成においては、前記調整値は、利得変換器３３１によって決定された初期変換値を乗じた乗算値であり、またその結果はＧ_ＣＯＮ信号として利用されて直流増幅器３３３を制御する。あるいは、前記調整値は、利得変換器３３１によって決定された初期変換値に加算またはそれから減算されるオフセットまたは加算値で、また合計値はＧ_ＣＯＮ信号として用いられて直流増幅器３３３を制御する。別の実施の形態においては、較正ブロック４０１は、Ｇ_ＣＯＮ信号を調整するために使用される較正信号を単にアサートしてもよい。前記較正信号は、較正ブロック４０１によって制御されて現在の調整レベルに維持され、また単一調整値の場合と同様に利得変換器３３１によって利用される。しかしながら、多くの環境においてはＺＩＦアーキテクチャーの実施の形態における直流電圧の予測不能で非線形の特性のため、単一値の較正信号では十分に直流を補正できないかもしれないことを認識すべきである。
【００６３】
何らかの所望の精度を得るために何らかの適切な個数の調整値が考えられる。一構成において、低利得調整値と高利得調整値とが使用される。閾値として低利得調整値と高利得調整値の切換に利用される特定のＧ_ＡＤＪ値を任意にまたは実験的に求めても良い。特定の構成や設計次第でどのような適切な閾値点で考慮されるが、中間点が検討される。あるいは、いかなる数の調整値でもＧ_ＡＤＪ信号の利得ステップまたは利得レベルに対応する数の調整値の各々に対して用いることができる。もしＡＧＣ　ＤＡＣ２９７が例えば１２８個の対応する個別の利得ステップを有する７ビットＤＡＣであるならば、調整メモリー４０５にプログラムされる利得調整値の個数は、２から１２８までの異なる調整値の範囲となるかも知れない。Ｇ_ＡＤＪ信号の各個別の利得ステップに対する異なった調整値の実施は比較的高い精度を提供する。
【００６４】
タイミングロジック４０３が一時中断すると、コントロールロジック３４３は無線トランシーバー２００が情報パケットの送受信のような何らかの通信機能を実行しているか否かを決定する。もしビジーでなければ、あるいは無線トランシーバー２００がすでにその機能を実行しアイドル状態になっている場合には、コントロールロジック３４３は較正ブロック４０１に対して較正処理を実行するよう指示する。較正ブロック４０１は、点線３５１で示すように無線トランシーバー２００の一定の機能を制御して較正を実行するよう接続されている。較正処理中は、較正ブロック４０１がＬＮＡ／ミキサー３０１および／またはコンバイナー３０３を制御して補償装置３００から入力信号Ｒ_ＢＢを一時的に除去してもよい。例えば、Ｒ_ＢＢ信号を受信するコンバイナー３０３の入力端を一時的にＬＮＡ／ミキサー３０３から切り離し、接地またはフロート状態にしておく。しかし、ＬＮＡ／ミキサー３０１および／またはコンバイナー３０３の制御にはＺＩＦトランシーバー２０１とベースバンド増幅器２０３との間にもっと複雑なインターフェースが必要となるかも知れないことに注意する。あるいは、較正処理と機能を全体としてベースバンドプロセッサー２０３内にまとめてもよい。いずれの場合も、較正ブロック４０１は、ＤＣ　ＤＡＣ３３７とＡＧＣ　ＤＡＣ２９７を制御して一時的にＡＧＣループ３４５と直流ループ３４７が較正処理を実施できないようにする。
【００６５】
較正処理の間は、較正ブロック４０１はＤＣ　ＤＡＣ３３７を制御して０ボルトの直流値あるいは、何らかの他の所定のまたは適切な電圧値のような所定または任意の直流レベルあるいは設定値を補償システム３００に注入する。較正ブロック４０１は、ＡＧＣ　ＤＡＣ２９７を所定の利得ステップまたはレベルに制御したり、あるいはＡＧＣ　ＤＡＣ２９７を１以上の利得ステップを連続して１つずつ実行するように制御する。次に、較正ブロック４０１は、各利得ステップに対してＲ_Ｄ信号を１または複数回サンプリングする。このデータから、較正ブロックは１または複数の利得値を決定し、あるいはさもなくばＲ_Ｄ信号の直流レベルに相当する１または複数の直流オフセット値を決定する。いくつかの実施の形態において、較正ブロック４０１はＲ_Ｄ信号の直流レベルおよび／またはＢＢ　ＡＧＣ増幅器３０７の利得のように測定助変数に基づいて何らかの必要な演算を実行し、それに従って１または複数の調整値を用いて調節メモリ４０５をプログラムする。
【００６６】
一実施の形態において、較正ブロック４０１はＤＣ　ＤＡＣ３３７を制御して任意及び既知の直流電圧をコンバイナー３０３にアサートし、またＡＧＣ　ＤＡＣ２９７を特定の利得レベルに制御する。次いで、較正ブロック４０１は、Ｒ_Ｄ信号をサンプリングする。較正ブロック４０１は、ＢＢ　ＡＧＣ増幅器３０７の推定または理論利得を用い、その利得レベルに基づいてＲ_Ｄ信号の理論値を算出し、測定Ｒ_Ｄ信号の実際の値と比較してもよい。理論利得値と測定値との差は、前記利得レベルで必要な直流オフセットを決定するのに利用される直流差分値である。あるいは、較正ブロック４０１はＢＢ　ＡＧＣ増幅器３０７の測定利得に相当する１または複数の利得値を何らかの適切な方法で決定し、また理論利得値よりもこうして求められた利得値を演算に用いる。例えば、較正ブロック４０１は、ＤＣ　ＤＡＣ３３７にプログラムされ、結果的には７５％以上及び以下の値といった対応する第一および第二レンジ値に到達するＲ_Ｄ信号となる、第一及び第二の直流オフセット値を求めてもよい。以下にさらに述べるように、第一及び第二の直流オフセット値を利用してＡＧＣ　ＤＡＣ２９７の特定の利得ステップにおけるＢＢ　ＡＧＣ増幅器３０７の利得値を算出する。
【００６７】
較正ブロック４０１は、ＡＧＣ　ＤＡＣ２９７の１または複数の利得ステップに対する操作を繰り返し、結果的に調整メモリー４０５にプログラムされる調整値を決定するために用いられる複数の利得値と直流差分値が求められる。較正ブロック４０１は、ＢＢ　ＡＧＣ増幅器３０７と直流増幅器３３３との間の利得レンジまたはスケールの何らかの差分を組み込んで各直流差分値を適切な調整値に変換してもよい。例えば、対数スケールから線式スケールへの変換が考えられる。あるいは、調整メモリー４０５は直流差分値でプログラムされ、ここで利得変換器３３１が処理中に必要な変換を行う。較正ブロック４０１と調整メモリー４０５は回路やロジックをさらに複雑にする付加的な部品ではあるが、直流ループ３４７は直流オフセットをより速やかに収束して、除去する。動作環境が動的で予測不可能であるため、較正処理は周期的に繰り返される。
【００６８】
図５は、ＡＧＣループ３４５と直流ループ３４７との間の利得インターフェースとして利得変換器３３１を自動照合テーブル（ＬＵＴ）５０１に置き換えた点を除き、補償システム４００に類似する較正補償装置５００のブロック構成図である。ＬＵＴ５０１は、ＬＵＴ５０１にプログラムされている利得変換値をＧ_ＣＯＮ信号として直接アサートして直流増幅器３３３の利得を制御する点を除き、利得変換器３３１と調節メモリー４０３と同様に作動するメモリーデバイスである。特に、Ｇ_ＡＤＪ信号をアドレスとして使用し、ＬＵＴ５０１内の利得変換値へアクセスし、次に該利得変換値はＧ_ＣＯＮ信号として直流増幅器３３３へアサートされる。較正ブロック４０１は、上記と同様の方法で較正処理を実行してＲ_Ｄ信号を介して１または複数の利得値あるいは直流オフセット値を決定する。
【００６９】
較正ブロック４０１は、測定された利得値および／または直流オフセット値について何らかの必要な計算を行い、ＡＧＣループ３４５と直流ループ３４７の間で変換して、ＬＵＴ５０１内に利得変換値をプログラムする。特に、較正ブロック４０１は、前述のようにＧ_ＡＤＪとＧ_ＣＯＮ信号に重み付けする何らかのビットを用いて対応するレンジまたはユニット間で変換を行う。あるいは、またはさらには、較正ブロック４０１はさらに異なるスケール間の変換を行い、もしあるとすれば、前述のような対数スケールと直線スケール間の変換のようにＢＢ　ＡＧＣ増幅器３０７と直流増幅器３３３との間の変換も行う。較正ブロック４０１は、ＡＧＣ　ＤＡＣ２９７の少なくとも１つの利得レベルまたはステップに対応するＬＵＴ５０１内の個別の利得変換値をプログラムする。各利得ステップに対して個別利得変換値が考えられ、これにより処理中は変換が不要になるためＬＵＴ５０１が各Ｇ_ＡＤＪ値に対して適切なＧ_ＣＯＮ値を供給するといった利点がある。
【００７０】
図６は、補償システム５００に類似しているが、処理中に利得調整リミッターとして作動してＧ_ＡＤＪ信号の変動を制限するリミットブロック６０１をさらに備えている較正補償システム６００のブロック模式図である。コンバイナー３２１からのＲ_Ｅ信号がリミットブロック６０１に出力され、該ブロックはまた累算器３２９からＧ_ＡＣＣ信号を受信する。リミットブロック６０１は、Ｒ_Ｅ信号よりはむしろＲ_ＬＥと呼ばれる制限受信エラー信号を累算器３２５に対してアサートする。このように、Ｒ_ＬＥ信号とは、リミットブロック６０１によってＲ_Ｅ信号とＧ_ＡＣＣ信号を用いて決定されたＲ_Ｅ信号の１つの限定版信号である。Ｇ_ＡＣＣ信号は、（Ｇ_ＡＤＪ信号を介して）ＡＧＣ　ＤＡＣ２９７の現在の利得レベルであり、Ｒ_Ｅ信号はＧ_ＡＤＪ信号の新しいレベルを求めるための所望のエラー差分値または変動値である。累算器３２９は、変動後Ｇ_ＡＤＪ信号の新しい値を用いてＧ_ＡＣＣ信号を最新化する。
【００７１】
直接Ｒ_Ｅ信号を印加する代わりに、さらに以下に説明するように、リミットブロック６０１は、Ｇ_ＡＤＪ信号の変動量を制限してループ制御の喪失を防ぐ方法を提供する。多くの異なった実施の形態が考えられる。一実施の形態においてリミットブロック６０１は、ＲＥ信号等に印加される９０％の倍率等の倍率を常に印加する所定の利得変動制限値あるいは無線トランシーバー２００の動作中に越えられることのない一定の最大利得変動制限値を用いて予めプログラムされる。あるいは、リミットブロック６０１は、ＬＵＴ５０１についてすでに説明したのと同様の方法で１または複数のＧ_ＬＩＭ信号等を介して較正ブロック４０１によりプログラムされる。
【００７２】
ＡＤＣ３１３は、ＢＢ　ＡＧＣ増幅器３０７によってアサートされる受信信号Ｒのほとんどの、実質的に全てのあるいは可能な限り全てのレンジをとらえるために必要なできるだけ多くのビットを有することが可能である。ある特定の実施の形態においては、ＢＢ　ＡＧＣ増幅器３０７は約６６ｄＢ（−６ｄＢから６０ｄＢ）の利得レンジを有し、十分な利得レンジを提供して予測される環境における適切な作動を可能にしている。ＡＧＣ　ＤＡＣ２９７は十分な数のビットを有し、ＢＢ　ＡＧＣ３０７の全利得レンジにわたって所望の精度を達成する。例えば、一実施の形態において、ＡＧＣ　ＤＡＣ２９７は７ビットである。こうした構成ではＢＢ　ＡＧＣ増幅器３０７の利得レベルに関わらず受信信号Ｒを追従するために極めて多数のビットをＡＤＣ３１３は有していなくてはならなくなる。さらに、直流ループ３４７によってまだ完全には補償されていないかも知れない受信信号内に組み込まれた直流オフセットの全レンジを取り込むために追加のビットをＡＧＣ３１３がさらに有することが可能であることに注目する。また、これは大きなＡＤＣ３１３を必要とする十分に大きなビット数である。さらに、ＡＤＣ３１３の極めて多数のビットを適切に取り扱うようベースバンドプロセッサ２０３を設計することができる。
【００７３】
さらに実際的な実施の形態においては、ＡＤＣ３１３は、十分なヘッドルームとフットルーム（総称してヘッドルーム）を持って信号の保全を維持するために必要なだけの個数のビットを含む。一実施の形態において、例えば、ＡＤＣ３１３は結果的に約６ｄＢ／ビットとなる３６ｄＢレンジを備える６ビットの変換器である。このように、ＡＤＣ３１３は、ＢＢ　ＡＧＣ３０７の作動範囲全体に対処せんとするものではなく、十分なヘッドルームを持って信号の保全を維持するには十分である。ターゲットパワーブロック３２３は、直流オフセットを減少または除去された受信信号ＲをＡＤＣ３１３の作動範囲内に維持しようとしてＴＰ信号を適切なターゲットパワーにアサートする。ターゲットパワーは、ＡＤＣ３１３の全規模以下であり、一実施の形態においては、ＡＤＣ３１３で観測できる全規模パワーの約±７５パーセントに設定されていることに注目する。
【００７４】
従って、ＺＩＦトランシーバー２０１は、ベースバンドプロセッサー２０３のＡＤＣ３１３の範囲を越える受信Ｒ信号を出力してもよい。このことは、最初のパケット獲得処理中に特によく当てはまるかも知れない。例えば、過剰の直流レベルによってＡＤＣ３１３をその最大または最小制限値いずれか一方に向かう道筋につけることになるかもしれない。過電力入力受信信号は、対応するＤＣレベルに依存して、いずれか一方または両方の道筋Ｒでクリッピングを起こすかもしれない。ＡＧＣループ２９７と直流ループ３４７は、シグナルパワーと直流レベルを補償してＲ_Ｄ信号のレベルを所望のターゲットパワーやベースバンドプロセッサー２０３の作動範囲内に制御するため設けられている。さらに、Ｒ_Ｄ信号が所望の作動範囲に収束した後でも、環境状況が突然変化してシグナルパワーおよび／または直流レベルの変化を起こすかもしれない。ＢＢ　ＡＧＣ増幅器３０７は、利得レベルの変動に伴い著しく変化するかもしれない予測不能の直流成分をその入力端に持つため、シグナルパワー予測ブロック３１５によって要求される大幅な利得変動がさもなくばＲ_Ｄ信号の直流レベルを著しく変化させて、このためＡＤＣ３１３にレール状況を起こさせたりおよび／または直流ループ３４７の制御が失われてしまう場合があるかもしれない。このことは何らかの新しい直流レベルもＢＢ　ＡＧＣ増幅器３０７により実質的に高い利得で増幅されて潜在的にループ制御が速やかに失われる可能性があるため、高い利得レベルでは特に問題である。
【００７５】
リミットブロック６０１が、シグナルパワー予測ブロック３１５による過剰補正を減少または除去するために補償装置６００内に設けられている。ＢＢ　ＡＧＣ増幅器３０７のより高い利得レベルに対応するＡＧＣ　ＤＡＣ２９７のより高いレベルの利得ステップにおいて、Ｒ_ＥＳＴ信号の一定のレベルが、Ｇ_ＡＤＪ信号とＡＧＣ　ＤＡＣ２９７との間の非常に大きな量の差に相当するかもしれず、これが直流ループ３４７による制御には大きすぎる直流オフセットを導入することになり得る。あるいは、Ｇ_ＡＤＪ信号における著しい変動がＢＢ　ＡＧＣ増幅器３０７によってさもなくば供給される直流オフセットを大幅に減少させるかもしれず、そのため累積された直流オフセット信号自身が過剰補償して、制御不能となるかもしれない過大な直流電圧を誘導することになるかもしれない。このように、リミットブロック６０１は、より高い利得ステップにおいて、Ｒ_Ｅ信号の補正量を減少する。リミットブロック６０１は、Ｒ_Ｅ信号とＧ_ＡＣＣ信号とを比較し、またＲ_ＬＥ信号のレベルを決定してＧ_ＡＤＪ信号の制御可能な改変を維持して、適切なコントロールループ作動を維持する。
【００７６】
リミットブロック６０１の多くの異った実施の形態や変化例が考えられる。一実施の形態において、リミットブロック６０１を全ての作動利得レベルに適用可能な単一の最大利得差分値で予めプログラムしておく。あるいは、較正動作中に１または複数の利得制限値を用いＧ_ＬＩＭ信号を介して較正ブロック４０１によりリミットブロック６０１をプログラムする。単一最大利得変動制限値Ｇ_Ｍは、較正ブロック４０１で決定され、プログラムされるものと考えられる。また、特定の利得ステップに依存して、１または複数の利得変動制限値が決定され、プログラムされてもよい。リミットブロック６０１は、Ｇ_ＡＤＪ信号の各利得ステップに対する異なった利得変動制限値でプログラムされ、ＬＵＴ５０１と同様に作動を可能にしてもよい。あるいは、リミットブロック６０１をより高い３０ｄＢ利得レベルのようなより高い利得レベルにおいてのみ利得変動制限値でプログラムしてもよい。または、リミットブロック６０１を、全利得レンジにわたって作動可能な最大利得変動制限値や、より高い利得レベルのような特定の利得レベルにおける特定の利得変動制限値を含む何らかの利得制限値の組み合わせを用いて実施してもよい。
【００７７】
前述のように、またはさらに以下に述べるように、一実施の形態において、較正ブロック４０１は各較正処理の間にＧ_ＡＤＪ信号の各利得ステップ（またはＡＧＣ　ＤＡＣ２９７の利得ステップ）に対するＢＢ　ＡＧＣ３０７の利得を表す利得値を測定さかなくば決定する。次いで、較正ブロック４０１は、推定直流オフセットモデルまたはＢＢ　ＡＧＣ増幅器３０７の特性をさらに利用する上界法を用いることが可能である。仮定のモデルでは、直流オフセットの変動（ｄＶ）は線状利得変動（ｄＧ）に対し線状であるため、直流オフセットの変動レートは電圧利得に関して一定、すなわちｄＶ／ｄＧ＝ｋ、であると仮定され、ここで接頭辞「ｄ」は導関数値またはデルタ値を表す。このモデルを用いて、電圧利得に関する直流オフセットの変動レートは一定値「ｋ」であると仮定される。このことはＢＢ　ＡＧＣ増幅器３０７の特定の構成に対してあてはまらないかもしれないが、このモデルは上界法の視点から見れば十分に正確である。デシベルレンジ（ｄＶ／ｄＧ_ｄＢ）に変換すると、線形直流オフセット変動モデルはもはや線形ではなく、利得ｄＢの増加に伴いより急速に変化する。しかし、小さな利得レンジの範囲では、線形近似化はいかなる所定の利得点においても直流オフセットの変動の比較的正確な予測である。変動レートはより低い利得点では比較的小さいが、約３０ｄＢの中間レンジ点では急速に増加し始める。このようにして、利得レンジ全体またはより高い利得レベルで補正を適用することになるかもしれない。
【００７８】
ｄＶ／ｄＧ_ｄＢに対する比較的正確な勾配を求めるためには、比較的近接している２点における直流および利得の差を見つけることが望ましい。便宜上、これらの２点は現在の作動利得Ｇ１_ｄＢとこれより１ｄＢ大きい利得すなわちＧ２_ｄＢ＝Ｇ１_ｄＢ＋１とする。このように、ｄＧｄｂ＝１ｄＢであり、これは実施目的のためにはより簡単で十分に正確である。ｄＶ（すなわちデルタＤＣ）を見出すため、線形モデルとｄＢスケールとの間の変換を行うことで定数「ｋ」を有する線形カーブを二つの利得点で利用する。第一に、線形利得Ｇ１＝ｉｎｖｌｏｇＧ１_ｄＢ＝１０＾（Ｇ１_ｄＢ／２０）、ここで「＾」は力率または「電力への上昇」を示す。第一直流オフセットはＤＣ１＝ｋ＊Ｇ１で，ここで「＊」は乗算を表す。Ｇ２_ｄＢ＝Ｇ１_ｄＢ＋１の場合、第二直流オフセットはＤＣ２＝ｋ（Ｇ２）＝ｋ１０＾［（Ｇ１_ｄＢ＋１）／２０］である。このようにして、ｄＶ＝ＤＣ２−ＤＣ１＝ｄＶ／ｄＧ_ｄＢである。
【００７９】
利得変動制限値はＭａｘＧａｉｎＳｔｅｐと呼ばれ、ＡＤＣ３１３において観測されうる最大の特大直流が発生する初期動作点からの利得におけるステップである。直流成分が最初にかなり良く補償されていれば、許容可能な最大の特大直流は、ＡＤＣ３１３のレンジの半分であり、ＭａｘＤＣＳｔｅｐと呼ばれる。このように、電流利得ステップに対するＭａｘＧａｉｎＳｔｅｐは、ＭａｘＧａｉｎＳｔｅｐ＝ＭａｘＤＣＳｔｅｐ／（ｄＶ／ｄＧ_ｄＢ）である。ＡＤＣ３１３は、約±５００ｍＶのレンジを備えており、そのためＭａｘＤＣＳｔｅｐ＝５００ｍＶが図中の実施の形態に対する許容制限値である。一実施の形態において、指数「ｉ」で示されている個別のｄＶ_ｉはＢＢ　ＡＧＣ増幅器３０７の各利得レベルまたはステップ（ｉ）毎あるいはＧ_ＡＤＪ信号の各利得ステップ毎に測定される。対応するＭａｘＧａｉｎＳｔｅｐ_ｉ値を各利得ステップ（ｉ）毎に求める。一実施の形態において、全ＭａｘＧａｉｎＳｔｅｐ_ｉ値は較正ブロック４０１によってリミットブロック６０１内に記憶される。７ビットのＡＤＣ　ＤＡＣ２９７に対しては、１２８通りの異なるＭａｘＧａｉｎＳｔｅｐ_ｉ値が算出されて記憶される。あるいは、ＢＢ　ＡＧＣ増幅器３０７の上側３０ｄＢ利得レンジに対応する利得ステップのような、ＭａｘＧａｉｎＳｔｅｐ_ｉ値のサブセットが算出されて記憶される。処理においては、自動照合テーブルの実施の形態と同様にリミットブロック６０１にもし対応するＭａｘＧａｉｎＳｔｅｐ_ｉ値が記憶されている場合はＧ_ＡＣＣ信号によって決定される現在の利得を用いて、その値にアクセスする。Ｒ_ＬＥ信号は、リミットブロック６０１により現在のＲ_Ｅ信号や対応するＭａｘＧａｉｎＳｔｅｐ_ｉ値よりも小さな信号としてアサートされる。その他の実施の形態において、各ｄＶ_ｉ値は算出されるが、最大値すなわちｄ／Ｖ_Ｍのみが記憶される。次に、ｄＶ_Ｍを用いて最大利得変動制限値すなわちＧ_Ｍが算出され、リミットブロック６０１に記憶されて全利得レンジにわたって使用される。
【００８０】
さらにその他の実施の形態において、線形モデルは実際の直流オフセットのためには使用されない。図中の実施の形態において、ＡＧＣ　ＤＡＣ２９７は、２ｍＡの全目盛値のレンジに対してＧＤ＿ｌｓｂ＝約２／１２８ｍＡ／ステップまたはクリック、ここでＧＤ＿ｌｓｂはＡＧＣ　ＤＡＣ２９７に対する最下位ビット（ｌｓｂ）の変換値を表す、を有する電流ベースの７ビットＤＡＣである。「ｉ」がＡＧＣ　ＤＡＣ２９７に対応するＧ_ＡＤＪ信号の利得ステップを表す指数であり、Ｖｏ（ｉ）が作動点（ｉ）における特定の利得レベルで測定された直流オフセットを表し、また、ｄＧ_ｍａがミリアンペア単位の利得変動である場合には、各利得ステップ（ｉ）に対するｄＶ／ｄＧ_ｍａ（ｉ）は以下の式（１）に従って求められる。
【００８１】
【式１】

【００８２】
ここで、Ｖｏ（ｉ＋１）―Ｖｏ（ｉ−１）なる量は、ＢＢ　ＡＧＣ増幅器３０７の後でＡＤＣ３１３への入力端で観測される２つの利得ステップにわたる局部的直流オフセット変動である。ｍＡからｄＢへの変換はほぼ直線的で、ここで各利得ステップに対するｄＶ／ｄＧ_ｄＢ（ｉ）は以下の式（２）に従ってｄＶ／ｄＧ_ｍＡ（ｉ）の変換によって求められる。
【００８３】
【式２】

【００８４】
ここで、ｍａｘＧ_ｄｂ（ｉ）とｍｉｎＧ_ｄｂ（ｉ）は、それぞれデシベル単位の最大及び最小測定利得値である。次に、ｄＶ／ｄＧ_ｄＢ（ｉ）は以下の式（３）に従って求められる。
【００８５】
【式３】

【００８６】
図７は、追加の自動照合テーブル（ＬＵＴ）７０１を包含する、補償システム５００に類似した較正補償システム７００のブロック模式図である。ＬＵＴ７０１は、信号ＤＣ_ＯＦＦ上の測定された直流調整値を記憶し、且つこれをコンバイナー３３５の他の入力端にアサートする別のメモリー装置である。Ｇ_ＡＤＪ信号はＬＵＴ７０１の入力端に出力され、該装置は較正ブロック４０１によってＰＧＭ信号を介して直流調整値を用いてプログラムされる。直流調整値は、Ｇ_ＡＤＪ信号の対応する利得ステップ（ｉ）に対する測定直流オフセットを表している。較正補償システム５００−６００では、直流増幅器３３３によってアサートされているＩＤＣ_ＥＳＴ信号は、測定された直流レベルを計上しない利得補償直流信号である。ＬＵＴ７０１は、測定された直流レベルに基づきその追加の補正を提供する。例えば、Ｇ_ＡＤＪ信号による利得の変動はＬＵＴ５０１によって処理され、利得ステップにおける測定された直流オフセットはＬＵＴ７０１によって処理される。追加のコンバイナーを加えることもできるが、ＬＵＴ７０１がＤＣ　ＤＡＣ３３７を介してＤＣ_ＡＤＪ信号とＤＣ　ＯＦＦＳＥＴ信号をより直接的に制御するためにコンバイナー３３５に直接直流オフセット補正を都合良く提供する。リミットブロック６０１も追加できるが、測定された直流オフセットが補償システム７００内でＬＵＴ７０１を介して補償されるため不要と思われる。
【００８７】
図８Ａ〜８Ｃは、本発明の一実施の形態に係る較正処理を説明するフローチャート模式図である。この特定の較正処理では、ＡＧＣ　ＤＡＣ２９７の利得ステップ（ｉ）の各ステップにおけるＢＢ　ＡＧＣ増幅器３０７の利得とさらにＲ_Ｄ信号の対応する直流オフセットの双方を測定する。さらに、もし必要であれば、直流オフセットの変動および／または直流オフセットの導関数値が、リミットブロック６０１による使用に対して求められる。
【００８８】
特定の作動について説明する前に、全体の作動について簡単に論じる。前述したように、較正ブロック４０１は、無線トランシーバー２００がアイドル状態で通信を行っていない間にはＡＧＣ　ＤＡＣ２９７とＤＣ　ＤＡＣ３３７を制御して測定を行う。逐次近似アルゴリズムを利用してＲ_Ｄ信号の所望の電圧差に相当する電圧差をＢＢ　ＡＧＣ増幅器３０７に設立する。較正処理中は、ＡＧＣ　ＤＡＣ２９７は最低値に始まり最高値まで各利得ステップ（ｉ）を通して段階的に処理をする。各利得ステップ毎に、ＤＣ　ＤＡＣ３３７を調整してＡＤＣ３１３によってＲ_Ｄ信号の目標レベルを得る。前述されている特定の実施の形態において、Ｒ_Ｄ信号の高値と低値を逐次近似法によって求め、ＡＧＣ　ＤＡＣ２９７の各利得ステップ毎に記憶させる。Ｒ_Ｄ信号の二つの別々の目標レベルを用いることで、直流オフセットが共通モードで互いに打ち消し合う差分値を用いて利得を算出することが可能になる。また、以前に算出された利得値と共に積算を利用して実際の直流オフセット電圧値を算出してもよい。
【００８９】
逐次近似のためには、ＤＣ　ＤＡＣ３３７の値は最初は低いレベルからスタートし、Ｒ_Ｄ信号が所定の高い値でサンプリングされるまで連続的に増大する。次いで、ＤＣ　ＤＡＣ３３７の値は最初高いレベルからスタートし、Ｒ_Ｄ信号の低い値が所定の低い値でサンプリングされるまで連続的に低下する。所望の電圧値に即座に収束させるため逐次近似法や二値検索法が用いられる。特に、最上位ビット（ＭＳＢ）から始まり最下位ビット（ＬＳＢ）で終わる各ビットは、Ｒ_Ｄ信号が前記高い値以下にあるいは等しくなるか、あるいは前記低い値以上または等しくなるまで個別に反転および調査される。
【００９０】
図８Ａについては、較正処理で用いられるいくつかの変数が、第一ブロック８０１で初期化される。各利得ステップ毎に、二進変数ＡＤＣ＿ＨｉＬｏを用いて高い目標値と低い目標値を区別する。最初は、１に等しく設定されている。Ｎｅｘｔ＿Ｂｉｔ変数を用いて逐次近似アルゴリズムによりＤＣ　ＤＡＣ３３７の各ビット毎に段階的に処理を実行する。Ｎｅｘｔ＿Ｂｉｔ変数は、最初はＭＳＢ＿ＢＩＴに等しく設定され、ＤＣ　ＤＡＣ３３７の最上位ビットを指摘する。補償システム３００〜７００に対して示されている実施の形態において、ＤＣ　ＤＡＣ３３７は１２ビットであるためＭＳＢ＿ＢＩＴは１２に等しく設定される。ＧａｉｎＳｔｅｐ変数を利用してＢＢ　ＡＧＣ増幅器３０７を制御するためにＡＧＣ　ＤＡＣ２９７の各利得ステップを追跡する。ＧａｉｎＳｔｅｐ変数は、最初はＧＳ＿ＭＩＮにまたはＡＧＣ　ＤＡＣ２９７の最小設定値に等しく設定される。図中の実施の形態ではＧＳ＿ＭＩＮは―６４であり、図中の実施の形態では６３である最高位利得ステップまたはＧＳ＿ＭＡＸまで増大する。指数変数”「ｉ」”は、各較正処理の後で実行される演算用の変数を記憶するための指数として使用され、ＧａｉｎＳｔｅｐ変数の追従を行う。ＤＣ＿ＤＡＣ変数を用いてＤＣ　ＤＡＣ３３７内にプログラムされている値を繰り返し連続的に追跡する。図中の実施の形態では、ＤＣ＿ＤＡＣは、１０００００００００００ｂから０１１１１１１１１１１１ｂまでの範囲の符号付き２の補数形式で表される１２ビット変数であり、ここで”「ｂ」”は二進値である。この二進レンジは、−２０４８から＋２０４７までの十進レンジとして表される。
【００９１】
ブロック８０１において、ＤＣ＿ＤＡＣは最初はＡＬＬ＿ＺＥＲＯに等しく設定されていて、これはＤＣ＿ＤＡＣの全１２ビットが二進値ゼロに等しく設定されていることを意味している。符号付き２の補数形式において、このことはまた、二進値と十進値のゼロ（０）を表している。較正処理の第一繰り返し処理では、ＤＣ　ＤＡＣ３３７は最低値−２０４８から増加し、Ｒ_Ｄ信号が図中の実施の形態においては＋２４であるＡＤＣ＿ＨＩ＿ＲＡＮＧＥ定数に等しくなるまで連続して増大する。ＤＣ　ＤＡＣ３３７が逐次近似法において−２０４８から＋２０４７の最大値まで増加すべきものとすれば、最初はゼロの中間レンジ値にほぼ等しくなるように設定される。次のブロック８０３においては、ＧａｉｎＳｔｅｐ変数をＡＧＣ　ＤＡＣ２９７に書き込まれるＢＢ　ＡＧＣ増幅器３０７の利得をその最低レベルに設定する。次のブロック８０５においては、ＤＣ＿ＤＡＣ変数がＤＣ　ＤＡＣ３３７に書き込まれる。このように、第一の繰り返し処理では、ＡＧＣ　ＤＡＣ２９７は最低利得ステップにあり、ＤＣ　ＤＡＣ３３７はゼロに等しいかまたはその中間レンジレベルに設定されている。
【００９２】
次のブロック８０７においては、Ｒ_Ｄ信号は較正ブロック４０１によって１回または複数回サンプリングされる。次のブロック８０９においては、ブロック８０７で採取された有効サンプルの算術的平均値が可変ＡＤＣ＿Ｍｅａｎに記憶される。図中の実施の形態において、ブロック８０７で４８個のサンプルが採取され、最初の１６個は廃棄され、そのようにして残りの３２個のサンプルが有効と考えられる。こうして最後の３２個のサンプルの平均値を求め、ＡＤＣ＿Ｍｅａｎは求められた平均値に等しく設定される。
【００９３】
次のブロック８１１においては、ＡＤＣ＿ＨｉＬｏが１に等しいか否か問い質される。第一繰り返し処理中にＡＤＣ＿ＨｉＬｏはブロック８０１において１に等しく設定されたので、操作は次のブロック８１３に進み、そこでＡＤＣ＿ＭｅａｎがＡＤＣ＿ＨＩ＿ＲＡＮＧＥ定数よりも大きいか否かが問い質される。前述のように、ＤＣ＿ＤＡＣ変数を用いるＤＣ　ＤＡＣ３３７の各ビットは、Ｒ_Ｄ信号がＡＤＣ＿ＨＩ＿ＲＡＮＧＥ定数に達成するまで、第一繰り返し処理ではＧＳ＿ＭＩＮの最小利得ステップである各利得ステップ毎に連続して検査される。ＡＤＣ＿Ｍｅａｎ値がブロック８１３で求めてＡＤＣ＿ＨＩ＿ＲＡＮＧＥを越えて増加した場合には、次いで操作をブロック８１７に進め、そこでＤＣ＿ＤＡＣ変数のＮｅｘｔ＿Ｂｉｔは廃棄される。ビットを廃棄するには、その値を変化または「反転」させ、そこでもし値が０の場合は１に変化され、またはその逆である。実際に、平均値がＡＤＣ＿ＨＩ＿ＲＡＮＧＥ定数の目標値を飛び越えてしまったならばそのビットは廃棄される。例えば、Ｎｅｘｔ＿Ｂｉｔが図中の実施の形態において１２に等しくまた当初０に設定されている第一繰り返し処理において、もし平均値ＡＤＣ＿ＭｅａｎがＡＤＣ＿ＨＩ＿ＲＡＮＧＥ定数（＋２４）より大であればＤＣ＿ＤＡＣ変数の１２番目のビットまたは最上位ビットは１へ反転「戻し」されてそのビットは廃棄される。もしこれが起これば、ＤＣ＿ＤＡＣは１０００００００００００ｂまたは−２０４８の最小値に等しくなる。さもなければ、もしＡＤＣ＿Ｍｅａｎ変数がＡＤＣ＿ＨＩ＿ＲＡＮＧＥ定数よりも大きくない場合は、ブロック８１７は飛び越され、そのためＮｅｘｔ＿Ｂｉｔまたはビット１２は０のままである。
【００９４】
図８Ｂについて、もしＡＤＣ＿Ｍｅａｎが、ブロック８１３で決定してＡＤＣ＿ＨＩ＿ＲＡＮＧＥ定数よりも大きくないと判断された場合、あるいはＮｅｘｔ＿Ｂｉｔがブロック８１７において廃棄された後は、操作はブロック８１９に進み、そこでＮｅｘｔ＿Ｂｉｔが０に等しいかどうかが吟味される。もし等しくない場合は、操作は次のブロック８２１へ進み、そこでＮｅｘｔ＿Ｂｉｔは減少される。第一繰り返し処理では、Ｎｅｘｔ＿Ｂｉｔは１１まで減少されて逐次近似法でＤＣ＿ＤＡＣの次のビットを試験する。このように、ＤＣ　ＤＡＣ３３７の各ビットはＮｅｘｔ＿Ｂｉｔがブロック８１９において決定されて０に等しくなるまで試験される。次のブロック８２３において、ＤＣ＿ＤＡＣのＮｅｘｔ＿Ｂｉｔは評価のため反転される。第一繰り返し処理では、Ｎｅｘｔ＿ＢｉｔまたはＤＣ＿ＤＡＣのビット１１は１に等しく設定されているため、ＤＣ＿ＤＡＣ変数は逐次近似アルゴリズムに従って値が増加する。特に、ブロック８１７において第１２番目のビットが廃棄されてしまったために、ＤＣ＿ＤＡＣは１０００００００００００ｂまたは−２０４８に等しくなったならば、ＤＣ＿ＤＡＣはブロック８２３において１１００００００００００ｂまたは―１０２４に等しく設定される。さもなければ、第１２番目のビットがブロック８１３決定された際、廃棄されていなかった場合は、そのようにしてＤＣ＿ＤＡＣはゼロのままで、ＤＣ＿ＤＡＣはブロック８２３において０１００００００００００ｂまたは＋１０２４に等しく設定される。
【００９５】
ＤＣ＿ＤＡＣのＮｅｘｔ＿Ｂｉｔがブロック８２３で反転された後、操作はブロック８０５に戻りＤＣ＿ＤＡＣの新しい値をＤＣ　ＤＡＣ３３７に書き込む。このように操作はＮｅｘｔ＿Ｂｉｔがブロック８１９で決定されてゼロまで減少するまで、ＤＣ＿ＤＡＣ変数の各ビット毎にブロック８１３を介してブロック８０５から８２３までの間繰り返される。これが起こるとＤＣ＿ＤＡＣ変数はそれが、ＡＧＣ　ＤＡＣ２９７の最低利得ステップにおいてＤＣ　ＤＡＣ３３７にプログラムされた場合には、ＤＣ＿ＤＡ変数は、所定のＡＤＣ＿ＨＩ＿ＲＡＮＧＥ定数にできるだけ近い、またはそれ以下あるいは等しいＲ_Ｄ信号を生成する。次いで操作はブロック８２５に進み、そこでＡＤＣ＿ＨｉＬｏ変数は吟味される。ＡＤＣ＿ＨｉＬｏが第一繰り返し処理において、なお１であるため、操作は次のブロック８２７に進み、そこで指数変数ＤＣ＿ＤＡＣ＿ＨＩ_ｉは記憶および／または演算のためＤＣ＿ＤＡＣ変数に等しく設定される。またブロック８２７においては、平均値変数ＡＤＣ＿ＨＩ_ｉはＡＤＣ＿Ｍｅａｎの現在の値に等しく設定される。ＡＤＣ＿ＭｅａｎはＡＤＣ＿ＨＩ＿ＲＡＮＧＥ定数に等しくあるべきであるが、若干変動する場合があり、いかなる変動値も演算用として記憶されることに注目する。
【００９６】
操作はブロック８２７から８２９と進み、現在の利得ステップ（ｉ）に対して逐次近似法の第一繰り返し処理の後半に対する変数をリセットする。特に、Ｎｅｘｔ＿ＢｉｔはＭＳＢ＿ＢＩＴに等しく戻して設定され、ＡＤＣ＿ＨｉＬｏは０と等しく設定され、またＤＣ＿ＤＡＣ変数は二進値変数ＡＬＬ＿ＯＮＥに等しく設定され、これはＤＣ＿ＤＡＣ変数の全ビットがゼロに等しく設定されることを意味している。これにより現在の利得ステップでの演算処理の後半に対する変数が初期化され、ここでＤＣ＿ＤＡＣ３３７は最大値即ち＋２０４７で始まり、所定のＡＤＣ＿ＬＯ＿ＲＡＮＧＥ定数ブロック８１５で決定されて得られるまで逐次近似アルゴリズムに従って順次減少する。符号付き２の補数形式の１１１１１１１１１１１１ｂは、最大ＤＡＣ値＋２０４７と最小ＤＡＣ値−２０４８とのほぼ中間である−１を表すため、ＤＣ＿ＤＡＣが−１に等しく有効に設定されることに注目する。
【００９７】
ブロック８２９から操作はブロック８０５へと逆に進み、ここで新しいＤＣ＿ＤＡＣ値がＤＣ　ＤＡＣ３３７に書き込まれる。また、ブロック８０７においてＲ_Ｄ信号の１または複数のサンプルが採取され、ブロック８０９で有効サンプルの平均値が求められてＡＤＣ＿Ｍｅａｎ変数内に記憶される。次のブロック８１１においては、ＡＤＣ＿ＨｉＬｏが０に等しいため、操作はブロック８１５に進み、ここでＡＤＣ＿ＭｅａｎがＡＤＣ＿ＬＯ＿ＲＡＮＧＥ常数以下であるか否かが決定される。もし以下でない場合は、操作は直接８１９に進み、もし、以下の場合は、操作は次のブロック８１７に進み、そこで前述したと同様の方法でＮｅｘｔ＿Ｂｉｔは廃棄される。もし、Ｎｅｘｔ＿Ｂｉｔが第一繰り返し処理中に廃棄されない場合は、操作はＤＣ＿ＤＡＣの値−１または１１１１１１１１１１１１ｂで進行する。もしＮｅｘｔ＿Ｂｉｔがブロック８１７で廃棄される場合は、ＤＣ＿ＤＡＣの値は最大ＤＡＣ値である＋２０４７または０１１１１１１１１１１１１ｂに等しく設定される。
【００９８】
次のブロック８１９においては、Ｎｅｘｔ＿Ｂｉｔが０に等しいか否かが吟味され、等しくない場合は、操作はブロック８１２と８２３に進み、前述のように、Ｎｅｘｔ＿Ｂｉｔは減少し、またＤＣ＿ＤＡＣ変数の対応するビットは評価のため反転される。前述した場合と同様に、ＤＣ＿ＤＡＣが−１または１１１１１１１１１１１１１ｂに等しい場合は、ブロック８２３においてＤＣ＿ＤＡＣは次いで−１０２５または１０１１１１１１１１１１１ｂに等しく設定される。あるいは、ＤＣ＿ＤＡＣが＋２０４７または０１１１１１１１１１１１ｂであった場合は、ブロック８２３においてＤＣ＿ＤＡＣは＋１０２３または００１１１１１１１１１１ｂに等しく設定される。
【００９９】
操作はＮｅｘｔ＿Ｂｉｔがブロック８１９において測定されてゼロに減少するまでブロック８１５を介してブロック８０５から８２３までの間の逐次近似法による低い値から高い値への処理を同様に繰り返す。この点では、ＡＤＣ＿Ｍｅａｎはブロック８１５で決定されてＡＤＣ＿ＬＯ＿ＲＡＮＧＥ定数に近くまたは大きく、または等しくあるべきである。全ビットが調べられた後に、操作は次のブロック８２５に進み、ここでＡＤＣ＿ＨｉＬｏの値が吟味される。これが現在の利得ステップの第一繰り返し処理の後半部であるため、ここでＡＤＣ＿ＨｉＬｏは０であるが、次のブロック８３１へ操作は進み、ここでＤＣ＿ＤＡＣ変数は現在の利得ステップのために指数変数ＤＣ＿ＤＡＣ＿ＬＯ_ｉに記憶される。また、ＡＤＣ＿Ｍｅａｎの現在の値はブロック８３１において指数値ＡＤＣ＿ＬＯ_ｉに記憶される。次のブロック８３３においては、前記変数はＧａｉｎＳｔｅｐ変数で追従させて逐次近似処理の次の繰り返し処理の前半部分のために初期化される。特に、Ｎｅｘｔ＿Ｂｉｔは１２に等しく設定され、ＡＤＣ＿ＨｉＬｏは戻して１に等しく設定され、ＤＣ＿ＤＡＣは戻してＡＬＬ＿ＺＥＲＯに等しく設定される。さらに、ＧａｉｎＳｔｅｐと指数「ｉ」はいずれも増加する。前述のように、ＧａｉｎＳｔｅｐは図中の実施の形態において当初ＧＳ＿ＭＩＮすなわち−６４に設定されている。このようにして、ブロック８３３の最初の処理において、ＧａｉｎＳｔｅｐは−６３に等しく設定され、「ｉ」は２まで増加する。次のブロック８３５では、全ての利得ステップについて演算が完了したか否かを判断するためＧａｉｎＳｔｅｐがＧＳ＿ＭＡＸ定数よりも大きくなったか否かが吟味される。ブロック８３５の第一繰り返し処理では、操作は戻ってブロック８０３に進み、ここでＧａｉｎＳｔｅｐの新しい値がＡＧＣ　ＤＡＣ２９７に書き込まれる。ＤＣ＿ＤＡＣ変数を利用して逐次近似法の前半部と後半部の全体が次のＧａｉｎＳｔｅｐについて繰り返される。このように、必要であれば各ＧａｉｎＳｔｅｐ毎に、指数変数ＤＣ＿ＤＡＣ＿ＨＩ_ｉ、ＡＤＣ＿ＨＩ_ｉ、ＤＣ＿ＤＡＣ＿ＬＯ_ｉ、ＡＤＣ＿ＬＯ_ｉが決定されてそれぞれの場所に記憶される。
【０１００】
各ＧａｉｎＳｔｅｐに対する全ての計算が決定され、ここでブロック８３５において測定されたＧａｉｎＳｔｅｐがＧＳ＿ＭＡＸ以上まで増加した後に、図８Ｃに示すように操作はブロック８３７に進み、そこで記憶されている指数変数を用いて演算が開始される。ブロック８３７では、Ｇ（ｉ）と呼ばれる利得データが各利得ステップ（ｉ）毎に決定される。図中の実施の形態において、「ｉ」はそれぞれ−６４から＋６３までのＧａｉｎＳｔｅｐを示す１から１２８まで変動する指数値である。以下の式（４）をブロック８３７で用いて利得データＧ（ｉ）を算出する。
【０１０１】
【式４】

【０１０２】
ここでＡＤＣ＿ｌｓｂはＡＤＣ３１３のステップ値変換であり、ＤＣ＿ＤＡＣ＿ｌｓｂはＤＣ　ＤＡＣ３３７のステップ値変換であり、ここでＡＤＣ＿ＨＩ_ｉ、ＡＤＣ＿ＬＯ_ｉ、ＤＣ＿ＤＡＣ＿ＨＩ_ｉとＤＣ＿ＤＡＣ＿ＬＯ_ｉはブロック８２７と８３１ですでに求められた指数変数である。図中の実施の形態において、ＡＤＣ＿ｌｓｂは１Ｖｐｐ／６４または１５．６２５ｘ１０^―０．３Ｖ／ステップにほぼ等しく、ＤＣ＿ＤＡＣ＿ｌｓｂは１５０ｍＶ／４０９６または３６．６２ｘ１０^−０．３ｍＶ／ステップにほぼ等しい。１２８個の利得データ値Ｇ（ｉ）は図中の実施の形態において求められる。次のブロック８３９では、フィルターを適用して利得データＧ（ｉ）を平滑化する。一実施の形態においては、利得Ｇ（ｉ）の全体にわたってデータ５幅可動形平均フィルターが適用され、曲線を平滑化する。第二の値及び最後から二番目値までについて終点で３幅フィルターを用い、終点値は変えられない。特に、最初の３つの値は平均化され、第二番目の値は平均値に等しく設定される。次いで、最初の５個の値が平均され、第三の値は平均値に等しく設定される。次いで第二から第五の値が平均化され、第四の値は該平均値に等しく設定される。五幅可動形平均化は、このように最後の五つの値が平均化され、第三から最後の値までが平均値に等しく設定されるまで継続する。次に、最後の３つの値が平均化され第二から最後までの値が平均値に等しく設定され、フィルター処理は完了する。かなりの変動やエラーが発生しそうな非常にノイズの多い環境で測定利得値を計算される可能性があるためフィルターが利用される。
【０１０３】
操作はブロック８３９から８４１へと進み、ここで各利得ステップ（ｉ）毎に算出直流オフセット値Ｖｏｆｆｓｅｔ（ｉ）が決定され、ここでＶｏｆｆｓｅｔはＢＢ　ＡＧＣ増幅器３０７に対する入力端における演算直流オフセットを指す。Ｖｏｆｆｓｅｔ（ｉ）ｓで示されている直流オフセット値の単純化したものが次式（５）に従って求められる。
【０１０４】
【式５】

【０１０５】
単純化されたオフセット値は、ＡＤＣ＿ＨＩ_ｉとＡＤＣ＿ＬＯ_ｉ変数がそれぞれＡＤＣ＿ＨＩ＿ＲＡＮＧＥとＡＤＣ＿ＬＯ＿ＲＡＮＧＥ定数に設定されていると仮定している。しかしながら、実際の操作においてはＡＤＣ＿ＨＩ_ｉとＡＤＣ＿ＬＯ_ｉ変数は１つやまたは２つのステップ毎に変化するかもしれないので、そのため、次の式（６）に従って各利得ステップ（ｉ）毎に調整値ＡＤＪ_ｉが算出される。
【０１０６】
【式６】

【０１０７】
この調整値を利用して次式（７）に従ってより正確な直流オフセット値Ｖｏ（ｉ）を算出する。
【０１０８】
【式７】

【０１０９】
ＡＤＣ＿ＨＩ_ｉがＡＤＣ＿ＨＩ＿ＲＡＮＧＥに等しく、そしてまたＡＤＣ＿ＬＯ_ｉがＡＤＣ＿ＬＯ＿ＲＡＮＧＥに等しくなる各場合に、調整値ＡＤＪ_ｉは無効となり、ゼロになることに注目する。さもなければ、調整値を用いて精度を向上させる。操作はブロック８４３に進み、３幅フィルターを両端に備える５幅可動式平均フィルターなどでブロック８３９に対する前述と同様にして直流オフセットデータＶｏｆｆｓｅｔ（ｉ）を平滑化する。
【０１１０】
次のブロック８４５において、式Ｖｏ（ｉ）＝Ｖｏｆｆｓｅｔ（ｉ）＊Ｇ（ｉ）に従ってＢＢ　ＡＧＣ増幅器３０７の出力端で直流オフセットを先ず算出し、次いで前述の式（３）に各Ｖｏ（ｉ）値を挿入することによって直流オフセットの導関数データｄＶ／ｄＧ_ｄＢ（ｉ）が各利得ステップ（ｉ）毎に求められる。次のブロック８４７では、両終末点において３幅フィルターを有する５幅可動形平均フィルターを使用するなどして、前述と同様に直流オフセット導関数データｄＶ／ｄＧ_ｄＢ（ｉ）を平滑化する。次のブロック８４９では、測定および／または算出データは、特定の構成次第で変換および／または記憶される。例えば、補償システム５００−７００に対しては、ＬＵＴ５０１へ利得データＧ（ｉ）は記憶される。補償システム７００に対しては、直流オフセットデータＶｏ（ｉ）はＬＵＴ７０１に記憶され、また、補償システム６００に対しては、導関数データｄＶ／ｄＧ_ｄＢ（ｉ）を用いて、最大利得変動制限値Ｇ_Ｍをまたは１または複数の利得変動制限値を１または複数の利得ステップ毎に求める。こうして求められた（複数の）利得変動制限値はリミットブロック６０１に記憶される。
【０１１１】
適切な直流補償や直流較正を行って高性能無線トランシーバーの中間周波数（ＩＦ）部分を取り除くことで、結果的に電力要求が少なく比較的高性能で低価格の無線ＺＩＦトランシーバーが得られることが認識される。本発明の実施の形態に従って利得ループにインターフェース接続された較正直流補償ループを用いることにより、こうした目標が達成される。ベースバンド利得増幅器の出力端における直流値を予測し、利得ループに連結された利得変換処理に基づき予測直流を増幅させることにより入力端に直流オフセットを出力して、ベースバンドプロセッサーデコーダー装置に出力される直流を有効に制御する。実際の利得と直流オフセットを周期的に測定し、１または複数の利得調整値または直流オフセット値を記憶することにより較正操作は精度をさらに向上する。操作中に調整値を利用して利得変換信号を改変したり、あるいは利得変動を制限してループ制御を維持する。こうした機能により、比較的堅牢で、比較的高いデータ処理量操作を有する優れた性能を持つ家庭用または小規模ビジネス用としてＷＬＡＮ装置を設計することが可能となる。本発明の実施の形態に従ったＺＩＦ設計により、高感度が得られ、利得および直流オフセットループの設定を手早く行うことが可能となる。通信がバースト様およびパケット様特性を有しているため、手早い設定が望ましい。直流オフセットを補償するため平均化されたりあるいは除去されたりする多大量の固有ノイズにもこの設計はよく対処している。
【０１１２】
本発明に係わる装置および方法について１または複数の好適実施の形態に関連して説明してきたが、本発明はここに記載された特定の形式に限定されることを意図しているのではなく、むしろこうした他の代替例、変形例、同等例が添付の請求項に記載されているように本発明の思想および範囲に正当に含まれ、網羅されることを意図している。
【図面の簡単な説明】
【図１】図１は、本発明の１または複数の実施の形態に従って実施された無線装置の作動を全般的に図示する１または複数の無線ＬＡＮのブロック構成図である。
【図２】図２は、図１の装置またはアクセスポイントのいずれかに組み込まれてもよい本発明の実施の形態に従って実施されているゼロ中間周波数（ＺＩＦ）アーキテクチャー内無線トランシーバーの簡略な概略ブロック構製図である。
【図３】図３は、図２の無線トランシーバー内で受信された信号の利得を制御し、また直流オフセット値を低下または除去するために用いられる補償システムのブロック構成図である。
【図４】図４は、図３の補償システムに類似し、較正処理を周期的に実行する較正器と、より正確にＤＣを決定して制御するために利得ループと直流ループの間の利得インターフェースに設けられたプログラムを作成し得る調節メモリーを含む較正直流補償システムのブロック構成図である。
【図５】図５は、図４の補償システムに類似し、利得ループと直流ループの間の利得インターフェースとして自動照合テーブルを利用する較正システム装置のブロック構成図である。
【図６】図６は、図５の補償システムに類似し、利得変動を制限するために利得ループ内にリミットブロックが設けられた較正補償システムのブロック構成図である。
【図７】図７は、図５の補償システムに類似し、直流ループをさらに調整するために１または複数の直流調整値を記憶し出力する追加の自動照合テーブルを有する較正補償システムのブロック構成図である。
【図８】図８Ａから８Ｃは、利得、直流オフセット値及び導関数データを決定する本発明の実施の形態に係わる較正処理を示すフローチャート構成図である。

Claims (30)

1. ゼロ中間周波数（ＺＩＦ）アーキテクチャー構成の無線通信装置用の較正直流補償システムであって、
   直流オフセット信号を入力信号と混合し、調整された入力信号を出力するコンバイナーと、
   前記調整された入力信号を受信して、利得調整信号に基づいて増幅された入力信号を出力する利得増幅器と、
   前記増幅された入力信号を受信して、入力された信号のパワーを予測し、ターゲットパワーレベルに前記入力された信号のパワーを維持するために前記利得調整信号を出力する利得フィードバック回路と、
   前記増幅された入力信号の直流レベルを予測して、直流予測信号を出力する直流予測器と、
   前記直流予測信号を受信して、利得変換信号に基づいて前記直流オフセット信号を出力する直流増幅器と、
   前記直流増幅器と前記利得フィードバック回路に接続され、前記利得調整信号に基づいて前記利得変換信号を出力するプログラムを作成し得る利得変換器と、
   前記利得変換器と前記利得フィードバック回路に接続され、較正処理を周期的に実施し、前記利得変換器にプログラムを作成する較正器と、から構成されることを特徴とする較正直流補償システム。
2. 請求項１の較正直流補償装置であって、さらに、
   複数の利得ステップを有する前記利得調整信号と、
   調整メモリーを備え、該調整メモリーは、複数の調節道を含み、各調節道は、前記利得調整信号の前記複数の利得ステップのうち少なくとも１つのステップにしている前記利得変換器と、
   前記利得調整信号と複数の調整値のうち対応する１つの調整値とに基づいて前記直流増幅器へ前記利得変換信号を出力する前記利得変換器と、
   複数の直流差分値に基づき前記調整メモリーをプログラムする較正器であって、前記利得調整信号の前記複数の利得ステップのうちの少なくとも１つに対応するような各直流差分値からなる複数の直流差分値を決定する較正器と、からなることを特徴とする較正直流補償システム。
3. 請求項２記載の較正直流補償装置であって、前記複数の調整値は前記利得増幅器と前記直流増幅器との間の利得レンジとスケールを変換する処理を組み込むことを特徴とする較正直流補償システム。
4. 請求項２記載の較正直流補償装置であって、前記複数の調整値のそれぞれは乗数と加算値のいずれか一方からなることを特徴とする較正直流補償システム。
5. 請求項１の較正直流補償装置であって、さらに、
   複数の利得ステップを有する前記利得調整信号と、
   前記利得調整信号の各利得ステップに対応する利得変換値を提供する照合テーブルであって、前記利得調整信号の前記複数の利得ステップの１つに対応する個々の利得変換値からなる複数の利得変換値を記憶する照合テーブルからなる前記利得変換器と、
   前記複数の利得変換値を用いて前記照合テーブルをプログラムする前記較正器であって、前記利得調整信号の前記複数の利得ステップの１つに対応する個々の利得値からなる前記利得増幅器の複数の利得値を決定する前記較正器と、からなることを特徴とする較正直流補償システム。
6. 請求項５記載の較正直流補償システムであって、前記較正器は前記複数の利得変換値を求める際に前記利得増幅器と前記直流増幅器の利得レンジとスケールの差分を取り込むことを特徴とする較正直流補償システム。
7. 請求項５記載の較正直流補償システムであって、さらに、
   前記利得フィードバック回路を制御して前記複数の利得ステップのそれぞれに前記利得調整信号を印加する前記較正器と、
   前記複数の利得ステップ毎に、直流オフセットを調整し、また前記増幅入力信号が対応する第一及び第二直流オフセット値を有する第１及び第２の所定のレンジ値となるまで前記増幅入力信号をサンプリングする前記較正器と、
   前記複数の利得ステップの各ステップに対して第一及び第二所定レンジ値と前記第一及び第二直流オフセット値を用いて前記複数の利得変換値を決定する前記較正器と、からなることを特徴とする較正直流補償システム。
8. 請求項７記載の較正直流補償システムであって、
   前記増幅入力信号の所定レンジに相当する前記第一及び第二所定レンジ値と、
   次近似処理を用いて前記第一及び第二直流オフセット値を決定する前記較正器と、からなることを特徴とする較正直流補償システム。
9. 請求項７記載の較正直流補償装置であって、さらに、
   前記利得調整信号の各利得ステップに対して対応する直流調整値を提供する第２の照合テーブルであって、前記利得調整信号の前記複数の利得ステップの１つに各々が対応する複数の直流調整値を記憶する第２の照合テーブルと、
   前記複数の利得ステップの各々に対して前記第一及び第二直流オフセット値を用いて前記複数の直流調整値を求める前記較正器と、
   利得補償された直流信号を出力する前記直流増幅器と、
   前記直流オフセット信号を提供する前記第２の照合テーブルからの直流調整値に前記利得補償された直流信号を混合する、前記直流増幅器と前記第２の照合テーブルとに接続された第２のコンバイナーと、からなることを特徴とする較正直流補償システム。
10. 請求項５記載の較正直流補償システムであって、前記利得フィードバック回路はさらに、操作中に前記利得調整信号の変動を制限する利得調整リミッターを含むことを特徴とする較正直流補償システム。
11. 請求項１０記載の較正直流補償システムであって、さらに、
    前記利得調整信号の変動を最大利得変動規制値に制限する前記利得リミッターと、
    上界法を用い、前記決定された複数の利得値と前記利得増幅器の所定線形直流オフセット変動モデルとに基づき前記最大利得変動規制値を決定する前記較正器と、からなることを特徴とする較正直流補償システム。
12. 請求項１０記載の較正直流補償システムであって、
    少なくとも１つの利得変動規制値に基づき前記利得調整信号の変動を制限する前記利得調整リミッターと、
    各ＣＤオフセット値が複数の利得値の１つに対応している複数の直流オフセット値をさらに決定する前記較正器と、
    前記複数の利得値と前記複数の直流オフセット値を用いて少なくとも１つの利得変動規制値を決定し、また少なくとも１つの利得変動規制値を用いて前記利得調整リミッターをプログラムする前記較正器と、からなることを特徴とする較正直流補償システム。
13. 請求項１２記載の較正直流補償装置であって、少なくとも１つの利得変動規制値は、前記複数の利得値に対応する複数の利得変動規制値からなることを特徴とする較正直流補償システム。
14. 較正直流補償を行なう無線通信装置は、ＺＩＦトランシーバー及び該ＺＩＦトランシーバーに接続されたベースバンドプロセッサーからなり、
    該ＺＩＦトランシーバーは、
    無線周波数（ＲＦ）信号をベースバンド入力信号へ変換するＲＦミキサー回路と、
    前記ＲＦミキサー回路に接続され、直流オフセット信号を前記ベースバンド入力信号と混合して調整されたベースバンド入力信号を出力するコンバイナーと、
    利得調整信号に基づき増幅入力信号をアサートする及び前記調整されたベースバンド入力信号を受信する前記コンバイナーに接続されたベースバンド増幅器と、からなり、
    前記ベースバンドプロセッサーは、
    前記増幅入力信号を受信し、入力信号のパワーを予測し、前記入力信号のパワーをターゲットパワーレベルに維持するため前記利得調整信号をアサートする利得コントロールロジックと、
    前記増幅入力信号中の直流量を予測し、前記増幅入力信号の直流レベルを減少させるため前記直流オフセット信号を出力する直流コントロールロジックと、
    前記利得コントロールロジックと前記直流コントロールロジックに接続され、前記利得コントロールロジックと前記直流コントロールロジックとの間の利得を変換する利得コンバーターと、
    前記利得変換器と前記利得コントロールロジックとに接続され、周期的に較正処理を実行し、前記利得変換器をプログラムする較正ロジックと、からなることを特徴とする無線通信装置。
15. 請求項１４記載の無線通信装置であって、
    複数の利得ステップを有する前記利得調整信号と、
    各利得変換値が前記利得調整信号の前記複数の利得ステップの１つにそれぞれが対応する複数の利得変換値を記憶するメモリー装置を有し、該メモリー装置は前記利得調整信号の各利得ステップに対する対応する利得変換値を出力する前記利得変換器と、
    前記複数の利得ステップの各ステップに前記利得調整信号を設定し、前記ベースバンド増幅器の対応する複数の利得値を決定し、前記複数の利得変換値を用いて前記メモリー装置をプログラムする前記較正ロジックと、からさらに構成されることを特徴とする無線通信装置。
16. 請求項１５記載の無線通信装置であって、前記利得コントロールロジックは操作中に前記利得調整信号の変動を制限する利得調整リミッターからさらになることを特徴とする無線通信装置。
17. 請求項１６記載の無線通信装置であって、
    前記利得調整信号の変動を最大利得変動規制値に制限する前記利得調整リミッターと、
    上界法を用いて前記複数の利得値と前記部ベースバンド増幅器の所定線形直流オフセット変動モデルに基づき前記最大利得変動規制値を決定する前記較正ロジックと、からさらになることを特徴とする無線通信装置。
18. 請求項１６記載の無線通信装置であって、
    複数の利得変動規制値に基づき前記利得調整信号の変動を制限する前記利得調整リミッターと、
    各直流オフセット値が前記複数の利得ステップの１つにそれぞれに対応する複数の直流オフセット値をさらに決定する前記較正ロジックと、
    前記複数の利得値と前記複数の直流オフセット値を使用して少なくとも１つの利得変動規制値を決定し、前記利得調整リミッターを前記複数の利得変動規制値を用いてプログラムする前記較正ロジックと、からさらになることを特徴とする無線通信装置。
19. 請求項１５記載の無線通信装置であって、
    記利得コントロールロジックを制御して前記複数の利得ステップのそれぞれに前記利得調整信号を印加する前記較正ロジックと、
    前記複数の利得ステップのそれぞれに対して、直流コントロールロジックを制御して直流オフセット信号を調整し、また前記増幅入力信号が対応する第一及び第二直流オフセット値を用いて第一及び第２所定レンジ値となるまで前記増幅入力信号をサンプリングする前記較正ロジックと、
    前記複数の利得ステップの各ステップに対する第一及び第二所定レンジ値と前記第一及び第二直流オフセット値を用いて前記複数の利得変換値を決定する前記較正ロジックと、からさらになることを特徴とする無線通信装置。
20. 請求項１９に記載の較正直流補償システムであって、
    前記較正ロジックと前記直流コントロールロジックに接続され、前記利得調整信号の前記複数の利得ステップの１つにそれぞれ対応する複数の直流調整値を記憶し、第二自動照合テーブルが前記利得調整信号の各利得ステップに対する対応する直流調整値を提出する第二メモリー装置と、
    前記複数の利得ステップの各ステップに対して前記第一及び第二直流オフセット値を用いて前記複数の直流調整値を決定する前記較正ロジックと、
    前記第二メモリー装置から入力された直流調整値を用いて前記直流オフセット信号を調整する前記直流コントロールロジックとからさらになることを特徴とする較正直流補償システム。
21. 無線ゼロ中間周波数（ＺＩＦ）内で直流成分を減少させる方法であって、
    受信された無線周波数（ＲＦ）信号をベースバンド信号に変換し、
    直流オフセットを前記ベースバンド信号と混合して調整されたベースバンド信号を得、
    利得信号に基づき前記調整されたベースバンド信号を増幅して増幅入力信号を出力し、
    前記増幅された入力信号から入力ベースバンド信号のパワーレベルを決定し、
    前記利得信号を制御して前記入力ベースバンド信号のターゲットパワーレベルを求め、
    前記増幅された入力信号の直流レベルを決定し、
    前記利得信号に基づき利得変換信号を出力し、
    前記増幅入力信号の前記直流レベルを減少させるため前記利得変換信号と前記増幅入力信号の決定された直流レベルに基づき前記直流オフセットを制御し、
    較正処理を周期的に実施して前記利得変換信号を調整することからなることを特徴とする方法。
22. 請求項２１記載の方法であって、さらに、
    前記利得信号の複数の利得レベルのそれぞれに対する利得値を測定し、
    前記複数の利得レベルの１つに対応する個々の利得変換値からなる複数の利得変換値を記憶し、
    前記利得信号の前記複数の利得レベルのそれぞれに対する前記複数の利得変換値の１つを提供することからなる利得変換信号の提供を行うことからなる方法。
23. 請求項２２記載の方法であって、前記較正処理を実施することは、さらに利得レンジと利得スケールとの間の変換をすることからなる方法。
24. 請求項２２記載の方法であって、
    最大利得変動規制値を決定することをさらに含む較正処理を実行し、
    前記利得信号の利得レベルと前記最大利得変動規制値に基づき前記利得信号の変動を規制することからなる利得信号の制御を行うことを特徴とする方法。
25. 請求項２２に記載の方法であって、さらに較正処理及び利得信号の制御からなり、
    該較正処理は、
    前記利得信号の複数の利得レベルの１つに対応する個々の直流オフセット値からなる複数の直流オフセット値を測定し、
    前記複数の利得値と前記複数の直流オフセット値に基づき複数の利得変動規制値を決定し、
    前記複数の利得レベルの１つに対応する個々の利得変動規制値からなる前記複数の利得変動規制値を記憶することからなり、
    前記利得信号の制御は、前記複数の利得変動制限値の対応する値及び前記利得信号の利得レベルに基づいて前記利得信号の変動の制限を行うことからなることを特徴とする方法。
26. 請求項に２２記載の方法であって、さらに較正処理及び直流オフセットの制御からなり、
    該較正処理は、
    前記利得信号の複数の利得レベルのそれぞれに対する少なくとも１つの直流オフセット値を測定し、
    複数の直流調整値を記憶することからなり、
    前記直流オフセットの制御は、
    前記利得信号の利得レベルに基づき前記複数の直流調整値の１つを加算することを含むことを特徴とする方法。
27. 請求項２１記載の方法において、較正処理を実行することは、
    複数の利得レベルのそれぞれに対する前記利得信号を設定し、
    各利得レベルに対し、前記増幅入力信号の第１の所定レンジ規制を達成する第１の直流オフセット値を決定し、
    各利得レベルに対し、前記増幅入力信号の第２の所定レンジ規制を達成する第２の直流オフセット値を決定することからなることを特徴とする方法。
28. 請求項２７記載の方法であって、前記第１及び第２の直流オフセット値を決定することが逐次近似法に基づいていることを特徴とする方法。
29. 請求項２７記載の方法であって、前記第１及び第２の直流オフセット値を用いて前記利得信号の各利得レベルに対する複数の利得値を決定して、記憶することを特徴とする方法。
30. 請求項２７記載の方法であって、前記第１及び第２の直流オフセット値を用いて前記利得信号の各利得レベルに対する複数の直流オフセット値を決定して記憶することを特徴とする方法。

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