JP2004335823A - 光起電力素子及び光起電力素子の形成方法 - Google Patents

Abstract

【課題】より特性の高い光起電力素子を低コストで形成する。
【解決手段】基板上にｉ型半導体層が非晶質シリコンからなる第１のｐｉｎ接合と、ｉ型半導体層が結晶質シリコンを含む第２のｐｉｎ接合とを直列に配置した構成を含む光起電力素子であって、前記第１のｐｉｎ接合のｐ／ｉ界面に第１の中間層と、ｎ／ｉ界面に第２の中間層とを有し、前記第２のｐｉｎ接合のｐ／ｉ界面に第３の中間層と、ｎ／ｉ界面に第４の中間層とを有し、前記第２の中間層と第３の中間層とが非晶質シリコンからなり、かつ前記第１の中間層と第４の中間層とが結晶質シリコンを含む、または前記第２の中間層と第３の中間層とが結晶質シリコンを含み、かつ前記第１の中間層と第４の中間層とが非晶質シリコンからなる構成とする。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は光起電力素子及び光起電力素子の形成方法に関するものである。
【０００２】
【従来の技術】
半導体層を積層してなる光起電力素子の一例である太陽電池は、化石燃料を利用した既存のエネルギーに比べて、エネルギー源が無尽蔵であること、発電過程がクリーンであるという利点があるものの、その普及を進めるためには、発電電力量あたりの単価をさらに下げることが必要である。そのために、低コスト化を実現する生産技術の確立や、光電変換効率を高めるための技術の確立は、重要な技術課題となっている。
【０００３】
ここで、高周波プラズマＣＶＤ法は、大面積化や低温形成が容易であり、プロセススループットが向上するという利点を有し、光起電力素子の形成方法として有力な手段の一つである。また光起電力素子の特性を向上させるための手段として、複数の光起電力素子を設けた、いわゆるスタック型と呼ばれる構成が、有力なものの一つとして知られている。スタック型光起電力素子において、光入射側の光起電力素子の光電変換層をワイドバンドギャップ材料とし、ナローバンドギャップ材料からなる光電変換層を持つ光起電力素子と組み合わせることにより、光起電力素子全体としてのスペクトル感度をより高めることが可能になる。二層構成のスタック型光起電力素子の場合、光電変換層の組合わせとしては、光入射側からａ−Ｓｉ／ａ−ＳｉＧｅ、ａ−ＳｉＣ／ａ−Ｓｉ、ａ−Ｓｉ／μＣ−Ｓｉ、ａ−Ｓｉ／ａ−Ｓｉ、μＣ−Ｓｉ／μＣ−Ｓｉなどの構成があげられる。これらは、三層構成以上のスタック型光起電力素子の場合にも同様に各材料を組み合わせた構造とすることにより形成することができる。上記のスタック型光起電力素子を設計するときには、作成するスタック型光起電力素子のセル構成・各光起電力素子の特性などに応じ、個々の光起電力素子で発生するキャリア数をほぼ同一にする方法、あるいは特定の光起電力素子で全体の短絡電流値を律速させる方法などが採用される。
【０００４】
上記複数の光起電力素子を厚み方向に直列に接続してなる光起電力素子としては、特許文献１において、支持体上に、微結晶半導体をｉ型層に有するｐｉｎ接合の構成素子と、アモルファス半導体をｉ型層に有するｐｉｎ接合の構成素子とを少なくとも積層してなる積層型光起電力素子において、微結晶半導体をｉ型層に有するｐｉｎ接合の構成素子によって電流値が律速されていることを特徴とする積層型光起電力素子が開示されている。また、特許文献２において、シリコン系非単結晶半導体からなるｐ型層、ｉ型層、ｎ型層を有するｐｉｎ接合の構成素子を複数積層した積層型光起電力素子において、光入射側から第一のｐｉｎ接合のｉ型層として非晶質シリコンを用い、第二のｐｉｎ接合のｉ型層として微結晶シリコンを用い、第三のｐｉｎ接合のｉ型層として微結晶シリコンを用いていることを特徴とする積層型光起電力素子が開示されている。
【０００５】
【特許文献１】
特開平１１−２４３２１９号公報
【特許文献２】
特開平１１−２４３２１８号公報
【０００６】
【発明が解決しようとする課題】
以上説明したスタックセルの技術により光起電力素子の特性は大きく改善されてきている。
【０００７】
一方、さらなる低コスト化を達成するためにはさらなる高速成膜と、高特性化を両立させる技術が求められている。
【０００８】
例えば上記目的を達成する１つの方法として、基板と、該基板に対向させた高周波導入部を設け、該高周波導入部に高周波を印加することによって行う高周波プラズマＣＶＤ法の検討が行われている。このプラズマＣＶＤ法において、基板と高周波導入部の間隔を小さくしたり、印加する高周波電力を増大した場合などにおいて、半導体界面でのダメージや、上下層間の不整合の発生が顕在化することにより、特性が低下するという問題点が生じる場合がある。ｐｉｎ接合を有する光起電力素子においては、全体に占める膜厚の割合の大きなｉ型半導体層の高速化が特に求められるが、高速成膜を追求した成膜条件下では、膜そのものの特性に加えて、隣接する層との界面状態が悪化するという問題点が生じてしまう。また、導電型及び／または形状が異なる結晶質シリコンを連続して形成した場合には、粒界状態が複雑化することなどにより界面準位や機械的歪みが増大し、光起電力素子の特性を低下させてしまう。
【０００９】
本発明は、上記課題に鑑み、従来よりも高速でより特性の高い光起電力素子を低コストで形成することを目的としている。
【００１０】
【課題を解決するための手段】
本発明は、基板上に形成した光起電力素子であって、少なくとも各々導電型及び／または形状が異なる結晶質シリコンを含む第１の半導体層と第２の半導体層とを有し、前記第１の半導体層と第２の半導体層との層間に、非晶質からなる中間層を配置する構成を含むことを特徴とする光起電力素子を提供する。
【００１１】
本発明は、基板上に実質的に真性な半導体層（以下、ｉ型半導体層と記す場合がある）が非晶質シリコンからなる第１のｐｉｎ接合と、ｉ型半導体層が結晶質シリコンを含む第２のｐｉｎ接合とを直列に配置した構成を含む光起電力素子であって、前記第１のｐｉｎ接合のｐ／ｉ界面に第１の中間層と、ｎ／ｉ界面に第２の中間層とを有し、前記第２のｐｉｎ接合のｐ／ｉ界面に第３の中間層と、ｎ／ｉ界面に第４の中間層とを有し、前記第２の中間層と第３の中間層とが非晶質シリコンからなり、かつ前記第１の中間層と第４の中間層とが結晶質シリコンを含む、または前記第２の中間層と第３の中間層とが結晶質シリコンを含み、かつ前記第１の中間層と第４の中間層とが非晶質シリコンからなることを特徴とする光起電力素子を提供する。
【００１２】
本発明は、基板上にｉ型半導体層が非晶質シリコンからなる第１のｐｉｎ接合と、ｉ型半導体層が結晶質シリコンからなる第２のｐｉｎ接合とを直列に配置した構成を含む光起電力素子であって、前記第１のｐｉｎ接合のｉ型半導体層の光入射側界面に結晶質シリコンを含む第１の中間層と、裏面側界面に非晶質シリコンからなる第２の中間層とを有し、前記第２のｐｉｎ接合のｉ型半導体層の光入射側界面に非晶質シリコンからなる第３の中間層と、裏面側界面に結晶質シリコンを含む第４の中間層とを有することを特徴とする光起電力素子を提供する。
【００１３】
本発明は、基板上にｉ型半導体層が非晶質シリコンからなる第１のｐｉｎ接合と、ｉ型半導体層が結晶質シリコンからなる第２のｐｉｎ接合とを直列に配置した構成を含む光起電力素子であって、前記第１のｐｉｎ接合のｉ型半導体層の第１の面側の界面が微結晶シリコンを含む層と接しており第２の面側の界面が非晶質シリコンからなる層と接しており、前記第２のｐｉｎ接合のｉ型半導体層の前記第１の面側の界面が非晶質シリコンからなる層と接しており前期第２の面側の界面が微結晶シリコンを含む層と接していることを特徴とする光起電力素子を提供する。
【００１４】
本発明は、減圧可能な反応容器内に基板と、該基板に対向させた高周波導入部を設け、該高周波導入部に高周波を印加することによって行う高周波プラズマＣＶＤ法により、前記基板上にｉ型半導体層が非晶質シリコンからなる第１のｐｉｎ接合と、ｉ型半導体層が結晶質シリコンからなる第２のｐｉｎ接合とを直列に配置した構成を有し、前記ｐ／ｉ界面又はｎ／ｉ界面に中間層を含む光起電力素子を形成する方法であって、前記ｉ型半導体層を形成するときの高周波の周波数が、前記中間層を形成するときの周波数よりも大きいことを特徴とする光起電力素子の形成方法を提供する。
【００１５】
なお、以上の構成において、第１のｐｉｎ接合と第２のｐｉｎ接合の積層順は問わないが、第１のｐｉｎ接合が第２のｐｉｎ接合よりも光入射側に位置することが好ましい。
【００１６】
また、以上の構成において、ｉ型半導体層は、主たる光活性層として機能する。
【００１７】
前記第１の半導体層または第２の半導体層のいずれか一方の半導体層が、ｐ型又はｎ型半導体層であり、他方の半導体層が実質的に真性な半導体層であることが好ましい。前記中間層の形成速度が前記ｉ型半導体層の形成速度より小さく、かつ前記中間層の膜厚が前記ｉ型半導体層の膜厚の１／５以下であることが好ましい。前記中間層が実質的に真性半導体層からなることが好ましい。前記中間層が隣接するｎまたはｐ型半導体層の導電型と同じ導電型の半導体層からなることが好ましい。前記第１のｐｉｎ接合のｐ型半導体層が結晶質シリコンからなり、ｎ型半導体層が非晶質シリコンからなることが好ましい。前記第２のｐｉｎ接合のｐ型半導体層が結晶質シリコンからなり、ｎ型半導体層が非晶質シリコンからなることが好ましい。前記第２のｐｉｎ接合の前記ｉ型半導体層が膜の堆積方向に伸びた形状の結晶質シリコンからなり、前記ｐ型半導体層が概略球状の形状の結晶質シリコンからなることが好ましい。前記第１のｐｉｎ接合及び／または前記第２のｐｉｎ接合を複数個直列に有することが好ましい。かかる形態としては、例えば、２つのｐｉｎ接合を直列に有するものとしては、光入射側から第１のｐｉｎ接合、第２のｐｉｎ接合の順に有する構成、また３つのｐｉｎ接合を直列に有するものとしては、光入射側から第１のｐｉｎ接合、第２のｐｉｎ接合、第２のｐｉｎ接合の順に有する構成が挙げられる。前記ｉ型半導体層を形成するときの高周波の周波数が、ｎ型半導体層及びｐ型半導体層を形成するときの周波数よりも大きいことが好ましい。前記第２のｐｉｎ接合に含まれるｉ型半導体層の形成圧力が、前記第１のｐｉｎ接合に含まれるｉ型半導体層の形成圧力よりも大きいことが好ましい。前記第２のｐｉｎ接合に含まれるｉ型半導体層の形成圧力が、前記第１のｐｉｎ接合に含まれるｉ型半導体層の形成圧力の３倍以上であることが好ましい。前記第１のｐｉｎ接合を形成する際に、前記ｉ型半導体層を形成するときの前記基板と前記高周波導入部との距離がｎ型半導体層、中間層、ｐ型半導体層を形成するときの前記基板と前記高周波導入部との距離よりも小さいことが好ましい。前記第２のｐｉｎ接合を形成する際に、前記ｉ型半導体層を形成するときの前記基板と前記高周波導入部との距離がｎ型半導体層、中間層、ｐ型半導体層を形成するときの前記基板と前記高周波導入部との距離よりも小さいことが好ましい。前記第１のｐｉｎ接合のｉ型半導体層を形成するときの前記基板と前記高周波導入部との距離が、前記第２のｐｉｎ接合のｉ型半導体層を形成するときの前記基板と前記高周波導入部との距離よりも大きいことが好ましい。
【００１８】
【発明の実施の形態】
前述した課題を解決するために鋭意検討を重ねた結果本発明者らは、本発明の光起電力素子及び光起電力素子の形成方法を用いることにより、半導体層の高速成膜を行った場合にも、半導体界面でのダメージや、上下層間の不整合の発生を抑制し、また導電型及び／または形状が異なる結晶質シリコンを連続して形成した場合に生じる界面準位や機械的歪みの増大を抑制できるため、特性の高い光起電力素子を得ることが可能になることを見出した。
【００１９】
上記の構成にすることにより、以下の作用がある。
【００２０】
導電型及び／または形状が異なる結晶質シリコンを含む半導体層が接している構成を有する場合には、活性層で生成した光生成キャリアの多くが、接合界面近傍において再結合によって消滅してしまい、外部に取り出すことができないという問題点が生じる。特に、形状が異なる結晶質シリコンを含む半導体層が接している構成を有する場合には、例えば一方が柱状、錐状などの特定方向に伸びた形状を有し、他方が概略球形などの方向性に乏しい形状を有する場合には、粒界近傍に不整合領域の発生が誘発される。そこで、構造柔軟性に富む非晶質からなる中間層を両層間に挿入することにより、粒界の不整合を埋める等の作用により不整合を緩和させ、キャリアの消滅を抑制することが可能になるものと思われる。また、作成条件、形状等に起因する格子定数の異なる微結晶シリコンが連続する構成の場合にも、非晶質からなる中間層を挿入することにより、界面準位を低減させる効果が発現すると考えられる。また、中間層を結晶質シリコンよりも大きなバンドギャップを有する非晶質相とすることにより、導電型層へのキャリアの逆注入を抑制することが可能になる。ここで本発明における『結晶質シリコンを含む膜（あるいは層）』としては、単結晶からなるシリコン結晶粒を含む膜であり、代表的には粒径１０〜５０００ｎｍの柱状、錐状などの特定の方向に伸びた形状を有する結晶を含む膜、粒径１〜１０００ｎｍの球状（微）結晶を含む膜、或いはこれらが混在した膜等が挙げられる。本発明における『結晶質シリコンを含む膜（あるいは層）』であることは、エックス線による回折ピークが確認でき、ＳＩＭＳ等によりシリコンが検出されることから同定される。一方『非晶質シリコンからなる膜（あるいは層）』であることは、長距離秩序を持つ構造を含まずエックス線による明確な回折ピークが確認できず、ＳＩＭＳ等によりシリコンが検出されることから同定される。なお、結晶質シリコンを含む膜（あるいは層）との文言、非晶質シリコンからなる膜（あるいは層）との文言は、いずれも、シリコンゲルマニウムからなる膜やシリコンカーバイドからなる膜などのシリコン合金膜を排除するものではない。
【００２１】
光起電力素子の特性を向上させるものとして、異なったバンドギャップをもつ半導体層を積層させるように２つまたはそれ以上のｐｉｎ接合またはｐｎ接合を直列に接続させ、より広い光エネルギースペクトルを収集することができる、いわゆるスタック型の光起電力素子が知られている。光入射側にワイドバンドギャップ材料を用い、ナローバンドギャップ材料と組み合わせることで、光電変換素子全体としてのスペクトル感度を高めることができる。例としては、光入射側のｐｉｎ接合の光吸収層であるｉ型半導体層を非晶質層とし、裏面側のｉ型半導体層を微結晶を含む層とする構成などがあげられる。また、シリコンにバンドギャップを変化させる原子を加えた合金材料の非晶質、例えばａ−Ｓｉよりもワイドギャップ材料としてはａ−ＳｉＮ、ａ−ＳｉＣ、ａ−ＳｉＯや、ａ−Ｓｉよりもナローバンドギャップ材料としてはａ−ＳｉＧｅなどとの組合せも可能である。これらは、３つ以上のｐｉｎ接合を組み合わせた構造とすることも可能である。また、ｐｉｎ接合のなかに、ｉ型半導体層が結晶質シリコンを含む半導体層では、光起電力素子としての光劣化を抑制することが可能となるために好ましいものである。以上を鑑み、スタック型の好適な構成例としては各ｐｉｎ接合のｉ型半導体層の組合せとして、光入射側からａ−Ｓｉ／μＣ−Ｓｉ、ａ−ＳｉＣ／μＣ−Ｓｉ、ａ−Ｓｉ／μＣ−Ｓｉ／μＣ−Ｓｉ、ａ−Ｓｉ／ａ−Ｓｉ／μＣ−Ｓｉ、ａ−Ｓｉ／μＣ−Ｓｉ／ａ−ＳｉＧｅ、ａ−Ｓｉ／ａ−ＳｉＧｅ／μＣ−Ｓｉ、などがあげられる。これらは、４つ以上のｐｉｎ接合を組み合わせた構造とすることも可能である。
【００２２】
２つまたはそれ以上のｐｉｎ接合が直列に接続させた構成を含む光起電力素子においては、ｉ型半導体層とｎ型半導体層やｐ型半導体層との間に特定の晶系や製法によって作成された中間層を挿入することにより、光起電力素子としてより高いパフォーマンスを発現することが可能となる。ここで、ｉ型半導体層が非晶質シリコンからなる第１のｐｉｎ接合と、ｉ型半導体層が結晶質シリコンからなる第２のｐｉｎ接合とを直列に配置した構成を含む光起電力素子における中間層としては、前記第１のｐｉｎ接合のｐ／ｉ界面に結晶質シリコンを含む第１の中間層と、ｎ／ｉ界面に非晶質シリコンからなる第２の中間層を有し、前記第２のｐｉｎ接合のｐ／ｉ界面に非晶質シリコンからなる第３の中間層と、ｎ／ｉ界面に結晶質シリコンを含む第４の中間層を有するものが好ましいものとしてあげられる。
【００２３】
これは前記第１のｐｉｎ接合においては、短波長領域の光をより多くｉ型半導体層で吸収することが望まれるため、ｐ型半導体層側から光入射をさせる構成においては、ｐ型半導体層における光の吸収を極力抑制することが望まれる。そのため、第１のｐｉｎ接合のｐ型半導体層は、低吸収化のために微結晶とすることが好ましい構成としてあげられる。この場合、前記第１の中間層を結晶質シリコンを含む構成とした場合には、前記第１の中間層がない場合、あるいは前記第１の中間層が結晶質シリコンを含まない場合と比較して、ｐ型半導体層をより薄い膜厚で所望の導電型特性を有する微結晶構造に形成することが可能になるために、ｐ型半導体層による短波長成分の吸収をより抑制することが可能になる。そのため、積層型セルの光入射側である第１の中間層を上記構成とすることは、短波長領域の光をより多くｉ型半導体層で吸収することができるので好ましいものである。また第２の中間層を、ｉ型半導体層よりも形成速度を小さくした条件により、形成時のプラズマダメージがｉ型半導体層よりも小さな非晶質シリコン層とすることにより、下地層へのダメージ及び界面でのキャリアの消滅を抑制する効果が高まるために、好ましいものである。
【００２４】
また前記第２のｐｉｎ接合においては、前記第１のｐｉｎ接合で吸収していない、より長波長領域の光をより効率的に吸収するという観点から中間層を設計することが好ましいものである。第２のｐｉｎ接合において、ｉ型半導体層が結晶質シリコンを含む半導体層とした場合には、結晶粒が膜の成長方向に伸びた形状の微結晶構造とするのが、キャリアの走行方向に対する結晶粒界密度が低減されるので好ましい構成である。この構成においては、ｐ型半導体層の微結晶とｉ型半導体層の微結晶の形状の差による不整合領域を、非晶質からなる第３の中間層を挿入することにより解消し、キャリアの消滅を抑制することが可能になり、より多くの光キャリアを取り出すことが可能になり好ましいものである。また第４の中間層を結晶質シリコンを含む構成とすることにより、第２のｐｉｎ接合のｉ型半導体層の核形成層として機能をするため、ｉ型半導体層の形成初期領域から結晶度を高く形成することが可能になるために、好ましいものである。
【００２５】
ここで、前記中間層のそれぞれの機能を発現するためには、前記中間層はそれぞれのｉ型半導体層の形成速度より小さな形成速度で形成することが好ましく、また前記中間層はそれぞれの機能を所望の程度発現するのに必要な膜厚を有しておればよい。中間層を過度に厚くした場合には、光起電力素子形成に要する時間が長くなること、また中間層における光吸収への寄与が無視できなくなるが、中間層として求められる機能とｉ型半導体層として求められる機能の違いにより、それぞれ最適化したときの膜中の水素含有量や導電率が異なるため、中間層を過度に厚くした場合には、光起電力素子の変換効率が却って低下してしまう。以上のことから、中間層の膜厚としては、隣接するｉ型半導体層の膜厚の１／１０００以上１／５以下であることが好ましい範囲としてあげられる。またその膜厚の範囲としては、１ｎｍ〜１００ｎｍ、より好ましくは２ｎｍ〜８０ｎｍ、最適には３ｎｍ〜５０ｎｍである。中間層は実質的に真性半導体層としても良いし、ドーパントを導入して隣接するｎまたはｐ型半導体層の導電型と同じ導電型の半導体層としてもよい。またドーパント原子の濃度に分布を持たせて導電型の変化を緩やかにする構成としてもよい。
【００２６】
ｐｉｎ接合からなる光起電力素子は、ｐｉｎ層の総膜厚に占めるｉ型半導体層の割合が一番大きい。そのため、ｐｉｎ接合の形成を高周波プラズマＣＶＤ法で行なった場合には、ｉ型半導体層をより高速で成膜することが求められる。そこで、ｉ型半導体層をより周波数が高い高周波を用いで作成することにより、プラズマ中の高エネルギー電子が増加し、高速成膜が可能になるために好ましい構成であるといえる。またｉ型半導体層を形成するときに基板と高周波導入部との距離を、中間層、ｎ型半導体層、ｐ型半導体層を形成するときよりも小さくすることにより、プラズマ密度が高まるために高速成膜が可能となる。また、前記第２のｐｉｎ接合のｉ型半導体層に含まれる結晶質シリコンは、半導体層に入射する光量が少ないことに加えて間接遷移材料であるために、必要な光吸収を行なうためには非晶質シリコンよりもさらに大きな膜厚が必要となる。そのために第２のｐｉｎ接合のｉ型半導体層の形成条件は、第１のｐｉｎ接合のｉ型半導体層よりも高い圧力下で、より大きな高周波電力を用いて形成されるのが好ましい形態であるといえる。また、第２のｐｉｎ接合のｉ型半導体層を形成時の基板と高周波導入部との距離は、第１のｐｉｎ接合のｉ型半導体層の形成時よりも小さくすることが好ましい形態といえる。ｐｉｎ接合の形成をロールツーロール法を用いて行なった場合には、連続して形成する堆積膜の形成圧力は概略同等のものとなるために、第１のｐｉｎ接合と第２のｐｉｎ接合で所望とする形成圧力が異なる場合には、第１のｐｉｎ接合を所定の圧力でまず形成し、次に別の圧力に設定を変えて第２のｐｉｎ接合の形成を第１のｐｉｎ接合上に実施するのが好ましい形態としてあげられる。
【００２７】
次に本発明の光起電力素子の構成要素の一例について説明する。
【００２８】
図１は本発明の光起電力素子の一例を示す模式的な断面図である。図中１０１は基板、１０２は半導体層、１０３は第二の透明導電層、１０４は集電電極である。また、１０１−１は基体、１０１−２は反射層、１０１−３は第一の透明導電層である。これらは基板１０１の構成部材である。
【００２９】
（基体）
基体１０１−１としては、金属、樹脂、ガラス、セラミックス、半導体バルク等からなる板状部材やシート状部材が好適に用いられる。その表面には微細な凸凹を有していてもよい。透明基体を用いて基体側から光が入射する構成としてもよい。また、基体を長尺の形状とすることによってロールツーロール法を用いた連続成膜を行うことができる。特にステンレス、ポリイミド等の可撓性を有する材料は基体１０１−１の材料として好適である。
【００３０】
（反射層）
反射層１０１−２は電極としての役割と、到達した光を反射して半導体層１０２で再利用させる役割とを有する。その材料としては、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、ＣｕＭｇ、ＡｌＳｉやこれらの合金を好適に用いることができる。また反射層１０１−２をＮｉ、Ｃｒ、Ｔｉなどの遷移金属との積層構造とすることにより、基体１０１−１と反射層１０１−２の密着性をより向上させる効果が期待できる。反射層１０１−２の形成方法としては、蒸着、スパッタ、電析、印刷等の方法が好適である。反射層１０１−２は、その表面に凸凹を有することが好ましい。それにより反射光の半導体層１０２内での光路長を伸ばし、短絡電流を増大させることができる。基体１０１−１が導電性を有する場合には金属層１０１−２は形成しなくてもよい。
【００３１】
また、基体側から光を入射させる場合は、反射層は基体上に設けず、半導体層上（あるいは半導体層に透明導電層を設けた上）に設けることが好ましい。
【００３２】
（第一の透明導電層）
第一の透明導電層１０１−３は、入射光及び反射光の乱反射を増大し、半導体層１０２内での光路長を伸ばす役割を有する。また、反射層１０１−２の元素が半導体層１０２へ拡散あるいはマイグレーションを起こし、光起電力素子がシャントすることを防止する役割を有する。さらに、適度な抵抗をもつことにより、半導体層１０２のピンホール等の欠陥によるショートを防止する役割を有する。さらに、第一の透明導電層１０１−３は、その表面に凸凹を有していることが望ましい。第一の透明導電層１０１−３は、ＺｎＯ、ＩＴＯ（インジウム錫酸化物）等の導電性酸化物からなることが好ましく、蒸着、スパッタ、ＣＶＤ、電析等の方法、あるいはこれらの方法を組み合わせて形成されることが好ましい。これらの導電性酸化物に導電率を変化させる物質を添加してもよい。
【００３３】
第一の透明導電層として、スパッタ法によって酸化亜鉛膜を形成する条件は、方法やガスの種類と流量、内圧、投入電力、成膜速度、基板温度等が大きく影響を及ぼす。例えばＤＣマグネトロンスパッタ法で、酸化亜鉛ターゲットを用いて酸化亜鉛膜を形成する場合には、ガスの種類としてはＡｒ、Ｎｅ、Ｋｒ、Ｘｅ、Ｈｇ、Ｏ_２などがあげられ、流量は、装置の大きさと排気速度によって異なるが、例えば成膜空間の容積が２０リットルの場合、１ｃｍ^３／ｍｉｎ（ｎｏｒｍａｌ）から１００ｃｍ^３／ｍｉｎ（ｎｏｒｍａｌ）が好ましい。また成膜時の内圧は１０ｍＰａから１０Ｐａが好ましい。投入電力は、ターゲットの大きさにもよるが、１０Ｗから１０ＫＷが好ましい。また基板温度は、成膜速度によって好適な範囲が異なるが、７０℃から４５０℃であることが好ましい。
【００３４】
また第一の透明導電層として、電析法によって酸化亜鉛膜を形成する条件は、耐腐食性容器内に、硝酸イオン、亜鉛イオンを含んだ水溶液を用いるのが好ましい。硝酸イオン、亜鉛イオンの濃度は、０．００２ｍｏｌ／ｌから２．０ｍｏｌ／ｌの範囲にあるのが望ましく、０．０１ｍｏｌ／ｌから１．０ｍｏｌ／ｌの範囲にあるのがより望ましく、０．１ｍｏｌ／ｌから０．５ｍｏｌ／ｌの範囲にあるのがさらに望ましい。硝酸イオン、亜鉛イオンの供給源としては特に限定するものではなく、両方のイオンの供給源である硝酸亜鉛でもよいし、硝酸イオンの供給源である硝酸アンモニウムなどの水溶性の硝酸塩と、亜鉛イオンの供給源である硫酸亜鉛などの亜鉛塩の混合物であってもよい。
【００３５】
さらに、水溶液に、異常成長を抑制したり密着性を向上させるために、サッカロースやデキストリンなどの炭水化物を加えることも好ましいものである。水溶液中の炭水化物の量は炭水化物の種類にもよるが、概ね、サッカロースの場合には、１ｇ／ｌから５００ｇ／ｌ、さらに好ましくは３ｇ／ｌから１００ｇ／ｌが好ましい範囲としてあげられ、デキストリンの場合には、０．０１ｇ／ｌから１０ｇ／ｌ、さらに好ましくは、０．０２５ｇ／ｌから１ｇ／ｌが好ましい範囲としてあげられる。また、詳細な効果やその機構については不明であるが、水溶液に、前記構成物の凹凸形状の大きさを制御したり、前記構成物の傾斜角を制御したりする目的のために、ｓｐ^２混成軌道を有する複数の炭素にカルボキシル基が結合した多価カルボン酸またはそのエステルを導入することが好ましい。ｓｐ^２混成軌道を有する複数の炭素にカルボキシル基が結合した多価カルボン酸又はそのエステルとしては、−Ｃ＝Ｃ−基を有しこれらの炭素それぞれにカルボキシル基又はエステル基が結合したものや、芳香環（ベンゼン環や複素芳香環など）中の複数の炭素にカルボキシル基が結合したものが挙げられる。より具体的には、フタル酸、イソフタル酸、マレイン酸、ナフタル酸あるいはこれらのエステルなどが挙げられる。ただし過剰の多価カルボン酸は、酸化亜鉛膜の凹凸形状を微小化させる働きがあるため好ましくない。以上のことから、これらの多価カルボン酸の濃度は、０．５μｍｏｌ／ｌ〜５００μｍｏｌ／ｌとすることが好ましく、１０μｍｏｌ／ｌ〜３００μｍｏｌ／ｌとすることがさらに好ましい。電析法により酸化亜鉛膜を堆積する場合には、前記の水溶液中に酸化亜鉛膜を堆積する基体１０１−１を陰極にし、亜鉛、白金、炭素などを陽極とするのが好ましい。陽極と陰極間に流す電流値の範囲としては、好ましくは０．１ｍＡ／ｃｍ^２〜１００ｍＡ／ｃｍ^２、さらに好ましくは１ｍＡ／ｃｍ^２〜３０ｍＡ／ｃｍ^２、最適には４ｍＡ／ｃｍ^２〜２０ｍＡ／ｃｍ^２があげられる。
【００３６】
（基板）
以上の方法により、基体１０１−１上に必要に応じて、反射層１０１−２、第一の透明導電層１０１−３を積層して基板１０１を形成する。また、素子の集積化を容易にするために、基板１０１に中間層として絶縁層を設けてもよい。
【００３７】
（半導体層）
半導体層１０２にシリコン系薄膜を用いた場合の主たる材料としては、非晶質相あるいは結晶相、さらにはこれらの混相系が用いられる。Ｓｉに代えて、ＳｉとＣ又はＧｅなどのバンドギャップを変化させる原子との合金を用いても構わない。半導体層１０２には、同時に、水素及び／又はハロゲン原子が含有される。その好ましい含有量は０．１〜４０原子％である。さらに半導体層１０２は、酸素、窒素などを含有してもよい。半導体層１０２をｐ型半導体層とするにはＩＩＩ属元素、ｎ型半導体層とするにはＶ属元素を含有する。ｐ型層及びｎ型層の電気特性としては、活性化エネルギーが０．２ｅＶ以下のものが好ましく、０．１ｅＶ以下のものが最適である。また比抵抗としては１００Ωｃｍ以下が好ましく、１Ωｃｍ以下が最適である。
【００３８】
本発明のｐｉｎ接合を複数有する光起電力素子の場合、光入射側に近いｐｉｎ接合のｉ型半導体層はバンドギャップが広く、遠いｐｉｎ接合になるに随いバンドギャップが狭くなるのが好ましい。また、ｉ型半導体層内部ではその膜厚方向の中心よりもｐ型半導体層寄りにバンドギャップの極小値があるのが好ましい。光入射側のドープ層（ｐ型半導体層もしくはｎ型半導体層）は光吸収の少ない結晶性の半導体か、又はバンドギャップの広い半導体が適している。
【００３９】
各ｐｉｎ接合のｉ型半導体層の組合せとして、光入射側からａ−Ｓｉ／μＣ−Ｓｉ、ａ−ＳｉＣ／μＣ−Ｓｉ、ａ−Ｓｉ／μＣ−Ｓｉ／μＣ−Ｓｉ、ａ−Ｓｉ／ａ−Ｓｉ／μＣ−Ｓｉ、ａ−Ｓｉ／μＣ−Ｓｉ／ａ−ＳｉＧｅ、ａ−Ｓｉ／ａ−ＳｉＧｅ／μＣ−Ｓｉ、などがあげられる。これらは、４つ以上のｐｉｎ接合を組み合わせた構造とすることも可能である。ｉ型半導体層としては光（６３０ｎｍ）の吸収係数（α）が５０００ｃｍ^−１以上、ソーラーシミュレーター（ＡＭ１．５、１００ｍＷ／ｃｍ^２）による擬似太陽光照射化の光伝導度（σｐ）が１０×１０^−５Ｓ／ｃｍ以上、暗伝導度（σｄ）が１０×１０^−６Ｓ／ｃｍ以下、コンスタントフォトカレントメソッド（ＣＰＭ）によるアーバックエナジーが５５ｍｅＶ以下であるのが好ましい。ｉ型半導体層としては、わずかにｐ型、ｎ型になっているものでも使用することができる。また、本発明の光起電力素子の構成である基板上にｉ型半導体層が非晶質シリコンからなる第１のｐｉｎ接合と、ｉ型半導体層が結晶質シリコンからなる第２のｐｉｎ接合とを直列に配置した光起電力素子では、前記第１のｐｉｎ接合のｐ／ｉ界面またはｉ型層の入射光側界面に結晶質シリコンを含む第１の中間層と、ｎ／ｉ界面またはｉ型層の裏面側界面に非晶質シリコンからなる第２の中間層を有し、前記第２のｐｉｎ接合のｐ／ｉ界面またはｉ型層の入射光側界面に非晶質シリコンからなる第３の中間層と、ｎ／ｉ界面またはｉ型層の裏面側界面に結晶質シリコンを含む第４の中間層を有する構成は、さらに光起電力素子の特性を向上させるために、好ましい構成といえる。
【００４０】
主たる光活性層として機能させるために、上記ｉ型半導体層はある程度以上の厚さを有していなければならない。また、コスト等を考慮するとあまり厚すぎないほうが良い。複数のｐｉｎ接合を直列に有する光起電力素子の設計方法としては、作成するスタック型光起電力素子のセル構成・各光起電力素子の特性などに応じ、各ｉ型半導体層の膜厚を調整することにより、個々のｐｉｎ接合で発生するキャリア数をほぼ同一にする方法、あるいは特定のｐｉｎ接合で全体の短絡電流値を律速させるようにする方法などがあげられる。上記ｉ型半導体層の好適な厚さは、直列に接続されるｐｉｎ接合の数や、ｉ型半導体層の光吸収係数に応じて設計されるものであるが、具体的には、１５０ｎｍ〜５μｍであることが好ましく、２００ｎｍ〜３μｍであることがより好ましい。さらに、ｐｉｎ接合を２つ乃至３つ有する光起電力素子の場合、各ｐｉｎ接合の間で最大吸収波長を変化させて役割分担させるとの観点からは、光入射側からみて最も遠いｉ型半導体層以外のｉ型半導体層の厚さの好適な範囲はさらに狭められる。具体的には、光入射側からみて最も遠いｉ型半導体層以外のｉ型半導体層の厚さは１５０ｎｍ〜３μｍであることが好ましく、２００ｎｍ〜２μｍであることがより好ましい。
【００４１】
（半導体層の形成方法）
上述の半導体層１０２を形成するには、高周波プラズマＣＶＤ法が適している。以下、高周波プラズマＣＶＤ法によって半導体層１０２を形成する手順の好適な例を示す。
【００４２】
（１）減圧状態にできる堆積室（真空チャンバー）内を所定の堆積圧力に減圧する。
【００４３】
（２）堆積室内に原料ガス、希釈ガス等の材料ガスを導入し、堆積室内を真空ポンプによって排気しつつ、堆積室内を所定の堆積圧力に設定する。
【００４４】
（３）基板１０１をヒーターによって所定の温度に設定する。
【００４５】
（４）高周波電源によって発振された高周波を前記堆積室に導入する。前記堆積室への導入方法は、高周波を導波管によって導き、アルミナセラミックスなどの誘電体窓を介して堆積室内に導入したり、高周波を同軸ケーブルによって導き、金属電極を介して堆積室内に導入したりする方法がある。
【００４６】
（５）堆積室内にプラズマを生起させて原料ガスを分解し、堆積室内に配置された基板１０１上に堆積膜を形成する。この手順を必要に応じて複数回繰り返して半導体層１０２を形成する。
【００４７】
半導体層１０２の形成条件としては、堆積室内の基板温度は１００〜４５０℃、圧力は５０ｍＰａ〜２０００Ｐａ、高周波パワーは０．００１〜５Ｗ／ｃｍ^３が好適な条件としてあげられる。
【００４８】
半導体層１０２の形成に適した原料ガスとしては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＳｉＦ_４等のシリコン原子を含有したガス化しうる化合物があげられる。合金系にする場合にはさらに、ＧｅＨ_４やＣＨ_４などのようにＧｅやＣを含有したガス化しうる化合物を原料ガスに添加することが望ましい。原料ガスは、希釈ガスで希釈して堆積室内に導入することが望ましい。希釈ガスとしては、Ｈ_２やＨｅなどがあげられる。さらに窒素、酸素等を含有したガス化しうる化合物を原料ガス乃至希釈ガスとして添加してもよい。半導体層１０２をｐ型層とするためのドーパントガスとしてはＢ_２Ｈ_６、ＢＦ_３等が用いられる。また、半導体層１０２をｎ型層とするためのドーパントガスとしては、ＰＨ_３、ＰＦ_３等が用いられる。結晶相の薄膜や、ＳｉＣ等の光吸収が少ないかバンドギャップの広い層を堆積する場合には、原料ガスに対する希釈ガスの割合を増やし、比較的高いパワーの高周波を導入するのが好ましい。大面積で半導体層を形成するために、真空容器内への原料ガスの導入方法として、高周波導入部に複数の孔を設けて、ここを通してプラズマ空間へシャワー状に原料ガスを導入する方法や、複数の孔を設けたガス導入管をプラズマ空間内に配設する方法などは、均質なプラズマを形成することができるために、好ましいものである。
【００４９】
（第二の透明導電層）
第二の透明導電層１０３は、光入射側の電極であるとともに、その膜厚を適当に設定することにより反射防止膜の役割をかねることができる。第二の透明導電層１０３は、半導体層１０２の吸収可能な波長領域において高い透過率を有することと、抵抗率が低いことが要求される。好ましくは５５０ｎｍにおける透過率が８０％以上、より好ましくは８５％以上であることが望ましい透明導電層１０３の材料としては、ＩＴＯ、ＺｎＯ、Ｉｎ_２Ｏ_３等を好適に用いることができる。その形成方法としては、蒸着、ＣＶＤ、スプレー、スピンオン、浸漬などの方法が好適である。これらの材料に導電率を変化させる物質を添加してもよい。
【００５０】
（集電電極）
集電電極１０４は集電効率を向上するために第二の透明導電層１０３上に設けられる。その形成方法として、マスクを用いてスパッタによって電極パターンの金属を形成する方法や、導電性ペーストあるいは半田ペーストを印刷する方法、金属線を導電性ペーストで固着する方法などが好適である。
【００５１】
なお、必要に応じて光起電力素子の両面に保護層を形成することがある。同時に光起電力素子の裏面（光入射側と反射側）などに鋼板等の補強材を併用してもよい。
【００５２】
【実施例】
以下の実施例では、光起電力素子として太陽電池を例に挙げて本発明を具体的にするが、これらの実施例は本発明の内容を何ら限定するものではない。
【００５３】
［実施例１］
図２に示した堆積膜形成装置２０１を用い、以下の手順で図１に示した光起電力素子を形成した。図１は本発明の光起電力素子の一例を示す模式的な断面図である。この光起電力素子の半導体層は、第１のｐｉｎ接合１０２−１と第２のｐｉｎ接合１０２−２とを直列に配置した構成をもっている。第１のｐｉｎ接合は、微結晶のｐ型半導体層１０２−１Ａ、微結晶の中間層１０２−１Ｂ、非晶質のｉ型半導体層１０２−１Ｃ、非晶質の中間層１０２−１Ｄ、非晶質のｎ型半導体層１０２−１Ｅの構成要素からなり、第２のｐｉｎ接合は、微結晶のｐ型半導体層１０２−２Ａ、非晶質の中間層１０２−２Ｂ、微結晶のｉ型半導体層１０２−２Ｃ、微結晶の中間層１０２−２Ｄ、非晶質のｎ型半導体層１０２−２Ｅの構成要素からなっている。
【００５４】
図２は、半導体層を形成する堆積膜形成装置の一例を示す模式的な断面図である。図２に示す堆積膜形成装置２０１は、基板送り出し容器２０２、半導体形成用真空容器２１１〜２１６、基板巻き取り容器２０３が、ガスゲート２２１〜２２７を介して結合することによって構成されている。この堆積膜形成装置２０１には、各容器及び各ガスゲートを貫いて帯状の導電性基板１０１がセットされる。帯状の導電性基板１０１は、基板送り出し容器２０２に設置されたボビンから巻き出され、基板巻き取り容器２０３で別のボビンに巻き取られる。
【００５５】
半導体形成用真空容器２１１〜２１６は、それぞれプラズマ生起領域を形成する堆積室を有している。該堆積室内の平板状の高周波導入部２４１〜２４６には、高周波電源２５１〜２５６から高周波電力を印加することによってグロー放電を生起させ、それによって原料ガスを分解し導電性基板１０１上に半導体層を堆積させる。高周波導入部２４１〜２４６は、導電性基板１０１と対向しており、不図示の高さ調整機構が具備されている。前記高さ調整機構により、前記導電性基板と高周波導入部との間の距離を変えることができ、同時に放電空間の容積を変えることができる。また、各半導体形成用真空容器２１１〜２１６には、原料ガスや希釈ガスを導入するためのガス導入管２３１〜２３６が接続されている。また半導体形成用真空容器２１３、２１４内では、高周波導入部に複数の孔を設けて、ここを通してプラズマ空間へシャワー状に原料ガスを導入できるようになっている。各堆積室は、プラズマの生起している放電空間を、前記導電性基板と前記高周波導入部で上下を限定し、高周波導入部を取り囲むように設置された放電板で横方向を限定するように構成されている。また、各半導体形成用真空容器には、各堆積室内での導電性基板１０１と放電空間との接触面積を調整するための、不図示の成膜領域調整板が設けられている。
【００５６】
まず、ステンレス（ＳＵＳ４３０ＢＡ）からなる帯状の基体（幅５０ｃｍ、長さ１５００ｍ、厚さ０．１５ｍｍ）を十分に脱脂、洗浄し、不図示の連続スパッタリング装置に装着し、Ａｇ電極をターゲットとして、厚さ１００ｎｍのＡｇ薄膜をスパッタ蒸着させた。さらにＺｎＯターゲットを用いて、厚さ３００ｎｍのＺｎＯ薄膜をＡｇ薄膜の上にスパッタ蒸着した。次にスパッタ蒸着したＺｎＯ上に電析法を用いて厚さ２．７μｍのＺｎＯを形成した。電析法による形成条件は、水溶液中の亜鉛イオン濃度０．１５ｍｏｌ／ｌ、ＰＨ＝５．０、水溶液温度８５℃とし、陽極と陰極間に流す電流値を１５ｍＡ／ｃｍ^２、として行なった。次に、形成された基板を真空ポンプに接続された不図示の乾燥容器に基板を入れ、１０ＫＰａの窒素雰囲気中で雰囲気温度を２５０℃で５時間乾燥させ、基板１０１を完成させた。
【００５７】
次に基板送り出し容器２０２に、導電性基板１０１を巻いたボビンを装着し、導電性基板１０１を搬入側のガスゲート、半導体形成用真空容器２１１〜２１６、搬出側のガスゲートを介し、基板巻き取り容器２０３まで通し、帯状の導電性基板１０１がたるまないように引っ張り応力を加えた。そして、基板送り出し容器２０２、半導体形成用真空容器２１１〜２１６、基板巻き取り容器２０３を不図示の真空ポンプからなる真空排気系により、５．０×１０^−４Ｐａ以下まで充分に真空排気した。
【００５８】
真空排気系を作動させつつ、半導体形成用真空容器２１１〜２１６へガス導入管２３１〜２３６から原料ガス及び希釈ガスを供給した。同時に不図示の各ゲートガス供給管から、各ガスゲートにゲートガスとして５００ｓｃｃｍのＨ_２ガスを供給した。この状態で真空排気系の排気能力を調整して、半導体形成用真空容器２１１〜２１６内の圧力を所定の圧力に調整した。形成条件は表１に示す通りである。尚、表中のＣＳ距離は、導電性基板と高周波導入部（電極）との距離を意味する。
【００５９】
【表１】

【００６０】
半導体形成用真空容器２１１〜２１６内の圧力が安定したところで、基板送り出し容器２０２から基板巻き取り容器２０３の方向に、導電性基板１０１の移動を開始した。
【００６１】
次に、半導体形成用真空容器２１１〜２１６内の高周波導入部２４１〜２４６に高周波電源２５１〜２５６より高周波を導入し、半導体形成用真空容器２１１〜２１６内の堆積室内にグロー放電を生起し、導電性基板１０１上に、非晶質のｎ型半導体層１０２−２Ｅ（膜厚３０ｎｍ、成膜速度０．１ｎｍ／ｓ）、微結晶の中間層１０２−２Ｄ（膜厚２０ｎｍ、成膜速度０．１ｎｍ／ｓ）、微結晶のｉ型半導体層１０２−２Ｃ（膜厚２．０μｍ、成膜速度３．０ｎｍ／ｓ）、非晶質の中間層１０２−２Ｂ（膜厚２０ｎｍ、成膜速度０．２ｎｍ／ｓ）、微結晶のｐ型半導体層１０２−２Ａ（膜厚１０ｎｍ、成膜速度０．１ｎｍ／ｓ）を形成し第２のｐｉｎ接合を形成した。第２のｐｉｎ接合の形成が終了したら、基板巻き取り容器２０３をリークして、導電性基板１０１を取り出して大気雰囲気中に暴露した。引き続き、第１のｐｉｎ接合の形成を行なった。基板送り出し容器２０２に、第２のｐｉｎ接合が形成された導電性基板１０１を巻いたボビンを装着し、導電性基板１０１を搬入側のガスゲート、半導体形成用真空容器２１１〜２１６、搬出側のガスゲートを介し、基板巻き取り容器２０３まで通し、帯状の導電性基板１０１がたるまないように引っ張り応力を加えた。そして、第２のｐｉｎ接合上に、非晶質のｎ型半導体層１０２−１Ｅ（膜厚２０ｎｍ、成膜速度０．１ｎｍ／ｓ）、非晶質の中間層１０２−１Ｄ（膜厚２０ｎｍ、成膜速度０．２ｎｍ／ｓ）、非晶質のｉ型半導体層１０２−１Ｃ（膜厚０．４０μｍ、成膜速度０．９ｎｍ／ｓ）、微結晶の中間層１０２−１Ｂ（膜厚２０ｎｍ、成膜速度０．１ｎｍ／ｓ）、微結晶のｐ型半導体層１０２−１Ａ（膜厚１０ｎｍ、成膜速度０．１ｎｍ／ｓ）を形成し第１のｐｉｎ接合を形成した。形成条件は表２に示す通りである。尚、表中のＣＳ距離は、導電性基板と高周波導入部との距離を意味する。
【００６２】
【表２】

【００６３】
次に不図示の連続モジュール化装置を用いて、形成した帯状の光起電力素子を太陽電池モジュールに加工した（実施例１）。
【００６４】
［比較例１］
次に、実施例１の微結晶の中間層１０２−２Ｄを表３に示す形成条件で非晶質の中間層としたこと以外は、実施例１と同様の手順で太陽電池モジュールを作成した（比較例１）。尚、表中のＣＳ距離は、導電性基板と高周波導入部（電極）との距離を意味する。
【００６５】
【表３】

【００６６】
［比較例２］
次に、実施例１の非晶質の中間層１０２−２Ｂを形成しなかったこと以外は、実施例１と同様の手順で太陽電池モジュールを作成した（比較例２）。
【００６７】
［比較例３］
次に、実施例１の非晶質の中間層１０２−１Ｄを表４に示す形成条件で微結晶の中間層としたこと以外は、実施例１と同様の手順で太陽電池モジュールを作成した（比較例３）。尚、表中のＣＳ距離は、導電性基板と高周波導入部（電極）との距離を意味する。
【００６８】
【表４】

【００６９】
［比較例４］
次に、実施例１の微結晶の中間層１０２−１Ｂを表５に示す形成条件で非晶質の中間層としたこと以外は、実施例１と同様の手順で太陽電池モジュールを作成した（比較例４）。尚、表中のＣＳ距離は、導電性基板と高周波導入部（電極）との距離を意味する。
【００７０】
【表５】

【００７１】
以上のようにして作成した太陽電池モジュールの光電変換効率をソーラーシミュレーター（ＡＭ１．５、１００ｍＷ／ｃｍ^２）を用いて測定した。その結果を表６に示す。
【００７２】
【表６】

【００７３】
表６より、比較例の太陽電池モジュールは、実施例の太陽電池と比較して、相対的に光電変換効率が劣っていた。比較例１の太陽電池モジュールでは、微結晶のｉ型半導体層１０２−２Ｃの初期形成膜の結晶粒界密度が高く、実施例に対して短絡電流密度及び曲線因子が特に劣っていた。比較例２の太陽電池モジュールでは、特に短絡電流、開放電圧が劣っていた。これは、該略球状の小さな結晶粒からなる微結晶のｐ型半導体層１０２−２Ａと膜厚方向に優先的に伸びた形状の微結晶のｉ型半導体層１０２−２Ｃの界面近傍において不整合領域が形成されたためと思われる。また、実施例では、中間層１０２−２Ｂが挿入されていることにより、ｉ型半導体層で発生したキャリアのｐ層側への拡散が抑制できたためではないかと思われる。比較例３の太陽電池モジュールでは、実施例に対して特に曲線因子と開放電圧が劣っていた。これは、中間層１０２−１Ｄを微結晶相とするために、第２のｐｉｎ接合の中間層１０２−２Ｄの形成条件よりも低圧の条件下で、大きな高周波電力を投入したために、非晶質のｎ型半導体層１０２−１Ｅにプラズマダメージを与えたためではないかと思われる。比較例４の太陽電池モジュールでは、特に開放電圧の値が劣っていた。これは、微結晶のｐ型半導体層１０２−２Ａを非晶質の中間層上に作成しているため、実施例と同じ膜厚では、所望の導電型特性を有する微結晶構造が成長できていないためではないかと思われる。以上のことより、本発明の光起電力素子による太陽電池は優れた特性をもつことがわかる。
【００７４】
［実施例２］
実施例１と同様な手順で、図３に示した光起電力素子を形成した。図３は本発明の光起電力素子の一例を示す模式的な断面図である。この光起電力素子の半導体層は、第１のｐｉｎ接合１０２−１、第２のｐｉｎ接合１０２−２、第３のｐｉｎ接合１０２−３とを直列に配置した、実施例１の半導体層に対して、さらにｐｉｎ接合を１つ加えた構成となっている。第１のｐｉｎ接合は、微結晶のｐ型半導体層１０２−１Ａ、微結晶の中間層１０２−１Ｂ、非晶質のｉ型半導体層１０２−１Ｃ、非晶質の中間層１０２−１Ｄ、非晶質のｎ型半導体層１０２−１Ｅの構成要素からなり、第２のｐｉｎ接合は、微結晶のｐ型半導体層１０２−２Ａ、非晶質の中間層１０２−２Ｂ、微結晶のｉ型半導体層１０２−２Ｃ、微結晶の中間層１０２−２Ｄ、非晶質のｎ型半導体層１０２−２Ｅの構成要素からなり、第３のｐｉｎ接合は、微結晶のｐ型半導体層１０２−３Ａ、非晶質の中間層１０２−３Ｂ、微結晶のｉ型半導体層１０２−３Ｃ、微結晶の中間層１０２−３Ｄ、非晶質のｎ型半導体層１０２−３Ｅの構成要素からなっている。本実施例の第１のｐｉｎ接合は実施例１の第１のｐｉｎ接合と同様の形成条件で実施し、本実施例の第２のｐｉｎ接合及び第３のｐｉｎ接合は、実施例１の第２のｐｉｎ接合と同様の形成条件で実施した。また、各ｐｉｎ接合間での電流バランスをとるために、それぞれのｐｉｎ接合のｉ型半導体層の膜厚を、非晶質のｉ型半導体層１０２−１Ｃを０．２５μｍ、微結晶のｉ型半導体層１０２−２Ｃを１．５μｍ、微結晶のｉ型半導体層１０２−３Ｃを２．８μｍに調整した。次に不図示の連続モジュール化装置を用いて、形成した帯状の光起電力素子を太陽電池モジュールに加工した（実施例２）。以上のようにして作成した太陽電池モジュールの光電変換効率をソーラーシミュレーター（ＡＭ１．５、１００ｍＷ／ｃｍ^２）を用いて測定したところ、実施例１の太陽電池モジュールに対して、１．１５倍の光電変換効率を得られた。以上のことより、本発明の光起電力素子による太陽電池は優れた特性をもつことがわかる。
【００７５】
【発明の効果】
本発明により、半導体層の高速成膜を行った場合にも、半導体界面でのダメージや、上下層間の不整合の発生を抑制し、また導電型及び／または形状が異なる結晶質シリコンを連続して形成した場合に生じる界面準位や機械的歪みの増大を抑制できるため、特性の高い光起電力素子を得ることが可能になることを見出した。
【図面の簡単な説明】
【図１】本発明の半導体素子を含む光起電力素子の一例を示す模式的な断面図。
【図２】本発明の半導体素子及び光起電力素子を製造する堆積膜形成装置の一例を示す模式的な断面図。
【図３】本発明の半導体素子を含む光起電力素子の一例を示す模式的な断面図。
【符号の説明】
１０１ 基板
１０１−１ 基体
１０１−２ 反射層
１０１−３ 第一の透明導電層
１０２ 半導体層
１０２−１ 第１のｐｉｎ接合
１０２−２ 第２のｐｉｎ接合
１０２−３ 第３のｐｉｎ接合
１０２−１Ａ、１０２−２Ａ、１０２−３Ａ ｐ型半導体層
１０２−１Ｃ、１０２−２Ｃ、１０２−３Ｃ ｉ型半導体層
１０２−１Ｅ、１０２−２Ｅ、１０２−３Ｅ ｎ型半導体層
１０２−１Ｂ、１０２−１Ｄ、１０２−２Ｂ、１０２−２Ｄ、１０２−３Ｂ、１０２−３Ｄ 中間層
１０３ 第二の透明導電層
１０４ 集電電極
２０１ 堆積膜形成装置
２０２ 基板送り出し容器
２０３ 基板巻き取り容器
２１１〜２１６ 半導体形成用真空容器
２２１〜２２７ ガスゲート
２３１〜２３６ ガス導入管
２４１〜２４６ 高周波導入部
２５１〜２５６ 高周波電源

Claims (19)

1. 基板上に形成した光起電力素子であって、少なくとも各々導電型及び／または形状が異なる結晶質シリコンを含む第１の半導体層と第２の半導体層とを有し、前記第１の半導体層と第２の半導体層との層間に、非晶質からなる中間層を配置する構成を含むことを特徴とする光起電力素子。
2. 前記第１の半導体層または第２の半導体層のいずれか一方の半導体層が、ｐ型又はｎ型半導体層であり、他方の半導体層が実質的に真性な半導体層であることを特徴とする請求項１に記載の光起電力素子。
3. 基板上にｉ型半導体層が非晶質シリコンからなる第１のｐｉｎ接合と、ｉ型半導体層が結晶質シリコンを含む第２のｐｉｎ接合とを直列に配置した構成を含む光起電力素子であって、前記第１のｐｉｎ接合のｐ／ｉ界面に第１の中間層と、ｎ／ｉ界面に第２の中間層とを有し、前記第２のｐｉｎ接合のｐ／ｉ界面に第３の中間層と、ｎ／ｉ界面に第４の中間層とを有し、前記第２の中間層と第３の中間層とが非晶質シリコンからなり、かつ前記第１の中間層と第４の中間層とが結晶質シリコンを含む、または前記第２の中間層と第３の中間層とが結晶質シリコンを含み、かつ前記第１の中間層と第４の中間層とが非晶質シリコンからなることを特徴とする光起電力素子。
4. 基板上にｉ型半導体層が非晶質シリコンからなる第１のｐｉｎ接合と、るｉ型半導体層が結晶質シリコンからなる第２のｐｉｎ接合とを直列に配置した構成を含む光起電力素子であって、前記第１のｐｉｎ接合のｉ型半導体層の光入射側界面に結晶質シリコンを含む第１の中間層と、裏面側界面に非晶質シリコンからなる第２の中間層とを有し、前記第２のｐｉｎ接合のｉ型半導体層の光入射側界面に非晶質シリコンからなる第３の中間層と、裏面側界面に結晶質シリコンを含む第４の中間層とを有することを特徴とする光起電力素子。
5. 基板上にｉ型半導体層が非晶質シリコンからなる第１のｐｉｎ接合と、ｉ型半導体層が結晶質シリコンからなる第２のｐｉｎ接合とを直列に配置した構成を含む光起電力素子であって、前記第１のｐｉｎ接合のｉ型半導体層の第１の面側の界面が微結晶シリコンを含む層と接しており第２の面側の界面が非晶質シリコンからなる層と接しており、前記第２のｐｉｎ接合のｉ型半導体層の前記第１の面側の界面が非晶質シリコンからなる層と接しており前期第２の面側の界面が微結晶シリコンを含む層と接していることを特徴とする光起電力素子。
6. 前記中間層の形成速度が前記ｉ型半導体層の形成速度より小さく、かつ前記中間層の膜厚が前記ｉ型半導体層の膜厚の１／５以下であることを特徴とする請求項１及び請求項３乃至５に記載の光起電力素子。
7. 前記中間層が実質的に真性な半導体層からなることを特徴とする請求項１及び請求項３乃至５に記載の光起電力素子。
8. 前記中間層が隣接するｎまたはｐ型半導体層の導電型と同じ導電型の半導体層からなることを特徴とする請求項１乃至４に記載の光起電力素子。
9. 前記第１のｐｉｎ接合のｐ型半導体層が結晶質シリコンからなり、ｎ型半導体層が非晶質シリコンからなることを特徴とする請求項３乃至５に記載の光起電力素子。
10. 前記第２のｐｉｎ接合のｐ型半導体層が結晶質シリコンからなり、ｎ型半導体層が非晶質シリコンからなることを特徴とする請求項３乃至５に記載の光起電力素子。
11. 前記第２のｐｉｎ接合の前記ｉ型半導体層が膜の堆積方向に伸びた形状の結晶質シリコンからなり、前記ｐ型半導体層が概略球状の形状の結晶質シリコンからなることを特徴とした請求項３乃至５に記載の光起電力素子。
12. 前記第１のｐｉｎ接合及び／または前記第２のｐｉｎ接合を複数個直列に有することを特徴とする、請求項３乃至５に記載の光起電力素子。
13. 減圧可能な反応容器内に基板と、該基板に対向させた高周波導入部を設け、該高周波導入部に高周波を印加することによって行う高周波プラズマＣＶＤ法により、前記基板上にｉ型半導体層が非晶質シリコンからなる第１のｐｉｎ接合と、ｉ型半導体層が結晶質シリコンからなる第２のｐｉｎ接合とを直列に配置した構成を有し、前記ｐ／ｉ界面又はｎ／ｉ界面に中間層を含む光起電力素子を形成する方法であって、前記ｉ型半導体層を形成するときの高周波の周波数が、前記中間層を形成するときの周波数よりも大きいことを特徴とする光起電力素子の形成方法。
14. 前記ｉ型半導体層を形成するときの高周波の周波数が、ｎ型半導体層及びｐ型半導体層を形成するときの周波数よりも大きいことを特徴とする請求項１３に記載の光起電力素子の形成方法。
15. 前記第２のｐｉｎ接合に含まれるｉ型半導体層の形成圧力が、前記第１のｐｉｎ接合に含まれるｉ型半導体層の形成圧力よりも大きいことを特徴とする、請求項１３乃至１４に記載の光起電力素子の形成方法。
16. 前記第２のｐｉｎ接合に含まれるｉ型半導体層の形成圧力が、前記第１のｐｉｎ接合に含まれるｉ型半導体層の形成圧力の３倍以上であることを特徴とする、請求項１５に記載の光起電力素子の形成方法。
17. 前記第１のｐｉｎ接合を形成する際に、前記ｉ型半導体層を形成するときの前記基板と前記高周波導入部との距離がｎ型半導体層、中間層、ｐ型半導体層を形成するときの前記基板と前記高周波導入部との距離よりも小さいことを特徴とする、請求項１３乃至１５に記載の光起電力素子の形成方法。
18. 前記第２のｐｉｎ接合を形成する際に、前記ｉ型半導体層を形成するときの前記基板と前記高周波導入部との距離がｎ型半導体層、中間層、ｐ型半導体層を形成するときの前記基板と前記高周波導入部との距離よりも小さいことを特徴とする、請求項１３乃至１５に記載の光起電力素子の形成方法。
19. 前記第１のｐｉｎ接合のｉ型半導体層を形成するときの前記基板と前記高周波導入部との距離が、前記第２のｐｉｎ接合のｉ型半導体層を形成するときの前記基板と前記高周波導入部との距離よりも大きいことを特徴とする請求項１４乃至１８に記載の光起電力素子の形成方法。

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