JP2004363510A

JP2004363510A - 半導体基板の製造方法

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Publication number: JP2004363510A
Application number: JP2003163104A
Authority: JP
Inventors: Koji Matsumoto; 光二松本; Masaharu Ninomiya; 正晴二宮; Katsumi Kakimoto; 勝己垣本; Masahiko Nakamae; 正彦中前
Original assignee: Sumitomo Mitsubishi Silicon Corp
Current assignee: Sumco Corp
Priority date: 2003-06-09
Filing date: 2003-06-09
Publication date: 2004-12-24
Anticipated expiration: 2023-06-09
Also published as: JP4158607B2

Abstract

【課題】低温エピタキシャル成長により形成したエピタキシャル層表面の粗さを低減させ得る、半導体基板の製造方法を提供する。
【解決手段】５００℃〜９００℃の温度で基板表面にエピタキシャル成長させてエピタキシャル層を有する半導体基板を製造する方法の改良である。その特徴ある構成は、基板表面にエピタキシャル層を形成する前に０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガス雰囲気中で９００℃〜１１９０℃の温度範囲内で１５秒〜５分間保持することにより、基板に対して水素ベーク処理を施すところにある。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は基板表面にエピタキシャル成長させてエピタキシャル層を有する半導体基板を製造する方法に関する。
【０００２】
【従来の技術】
シリコンエピタキシャルウェーハは、シリコン基板表面の研磨を終了した後、又は埋込み拡散層を形成した後などのウェーハ表面に気相成長法により単結晶シリコン薄膜を形成したものであり、微小欠陥の発生を抑制でき、活性領域以外の抵抗を小さくして発熱による誤動作防止を図ることができる省電力素子等に適したウェーハとして用いられている。
【０００３】
近年、このシリコンエピタキシャルウェーハにおける単結晶シリコン薄膜の成膜において、気相成長時の温度を低温化することが要望されている。例えば、Ｓｉ−ＬＳＩの製造工程の途中工程で上記単結晶シリコン薄膜の成膜を行う場合、低温でのエピタキシャル成長を行うと、前工程やエピタキシャル成長中にドーピングされた不純物の拡散を抑え、急峻な不純物分布を保つことができる。また、エピタキシャル成長に発生するサセプタ等からの金属汚染は、高温での成長であるほど顕著になるため、低温化により金属汚染を低減する必要が生じる。
【０００４】
従来、単結晶シリコン薄膜の低温エピタキシャル技術としては、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）、ＧＳＭＢＥ（ＧａｓＳｏｕｒｃｅＭＢＥ）、ＵＨＶ−ＣＶＤ（ＵｌｔｒａＨｉｇｈＶａｃｕｕｍＣｈｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ）といった超高真空による形成技術が確立されており、品質の高いエピタキシャル膜の成膜が可能になっている。しかしながら、これらの成膜方法では、成長速度が遅く、しかも、ウェーハのハンドリングや成長前の真空引き等の準備等に時間がかかるとともに、エピタキシャル炉の保守が難しいため、量産には不向きである。
【０００５】
また、量産に好適な低温エピタキシャル成長としては、減圧化学気相成長法（減圧ＣＶＤ法）が一般に用いられている。この減圧ＣＶＤによるシリコンの低温エピタキシャル成長は、従来、希フッ酸等による前処理で自然酸化膜を除去したシリコン基板をＣＶＤ炉内に入れ、０．３×１０^５Ｐａ以下の圧力下、水素ガス雰囲気中で７００〜１０００℃、１〜１５分の水素ベーク処理を行い、続けてＳｉＨ_４により８００〜１０００℃（ＳｉＨ_２Ｃｌ_２の場合は９００〜１０００℃、Ｓｉ_２Ｈ_６の場合は７００〜１０００℃）で、エピタキシャル成長するプロセスが一般的である。
【０００６】
この量産に好適な減圧ＣＶＤ法を用いて良質なエピタキシャル層を形成する技術が提案されている。その一つとして、シリコン基板にシリコン層をエピタキシャル成長してシリコンエピタキシャルウェーハを製造する方法であって、バッファ層形成工程は、ＧｅＨ_４又はＧｅ_２Ｈ_６のいずれか及びＳｉＨ_４、ＳｉＨ_２Ｃｌ_２又はＳｉ_２Ｈ_６のいずれかをソースガスとして０．３×１０^５Ｐａ以下の減圧ＣＶＤによりＳｉ_１−ｘＧｅ_ｘバッファ層を成長し、シリコン層形成工程は、ＳｉＨ_４、ＳｉＨ_２Ｃｌ_２又はＳｉ_２Ｈ_６をソースガスとして減圧ＣＶＤによりシリコン層を成長することを特徴とするＳｉエピタキシャルウェーハの製造方法が開示されている（例えば、特許文献１参照。）。この特許文献１に示された方法では、シリコン基板を希フッ酸により自然酸化膜を除去し、圧力４．０×１０^３Ｐａ、５０ｓｌｍの水素流雰囲気中で９００℃、１分の水素ベーク処理を行った後に、減圧ＣＶＤ法によりエピ層を形成している。この方法により、低温プロセスでも欠陥が大幅に減少し、膜厚が厚くてもヘイズフリーの良質なシリコン膜を積むことができるとともにパーティクルを減少させることができる。
【０００７】
【特許文献１】
特開２００２−１８７７９７号公報
【０００８】
【発明が解決しようとする課題】
しかし、上記特許文献１に示される方法のように、減圧雰囲気下で水素ベーク処理を施して得られた基板は表面の粗さが大きくなってしまい、後に続く工程で形成されるデバイス素子に悪影響を及ぼす問題があった。また水素ベーク処理前に希フッ酸により自然酸化膜を除去しなければならなかった。
【０００９】
本発明の目的は、低温エピタキシャル成長により形成したエピタキシャル層表面の粗さを低減させ得る、半導体基板の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に係る発明は、５００℃〜９００℃の温度で基板表面にエピタキシャル成長させてエピタキシャル層を有する半導体基板を製造する方法の改良である。その特徴ある構成は、基板表面にエピタキシャル層を形成する前に０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガス雰囲気中で９００℃〜１１９０℃の温度範囲内で１５秒〜５分間保持することにより、基板に対して水素ベーク処理を施すところにある。
請求項１に係る発明では、半導体基板に対して水素ベーク処理を上記条件下で行うことにより、従来の減圧雰囲気下で水素ベーク処理を行なうよりも、基板表面のシリコン原子のマイグレーションが大きく、これによりエッチング量も多くなり結晶が再構成しやすくなるなどの効果が得られる。また、後に続く工程で形成するエピタキシャル層表面の粗さを低減でき、より平坦化が進む。また減圧下での水素ベーク処理に比べてエッチング量が増えるため、前処理として行ってきた自然酸化膜を除去する工程を省略できる。
【００１１】
請求項２に係る発明は、請求項１に係る発明であって、基板表面に水素ベーク処理を施した後であって、基板表面にエピタキシャル層を形成する前に、基板表面に０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガス雰囲気中で１０００℃以下の温度範囲で膜厚１００ｎｍ以下の膜厚で形成することにより、シード層を形成する工程を更に含む製造方法である。
請求項２に係る発明では、上記条件下でシード層を形成することで、より平坦で、その後のエピタキシャル成長も平坦に成膜できるシード層が形成できる。
【００１２】
請求項３に係る発明は、請求項１に係る発明であって、エピタキシャル成長が０．３×１０^５Ｐａ未満の圧力下で行われる製造方法である。
請求項４に係る発明は、請求項１に係る発明であって、基板がシリコン単結晶基板又はＳＯＩ基板である製造方法である。
請求項５に係る発明は、請求項１又は２に係る発明であって、エピタキシャル層がシリコンゲルマニウム層、０〜２原子％炭素を含むシリコン層又はシリコン層を少なくとも１種含む製造方法である。
請求項５に係る発明では、シリコンゲルマニウム層は歪みシリコンを形成する際に用いる技術として有用である。炭素含有シリコンはシリコン基板上に成膜すると、炭素はシリコンに比べて格子定数が小さいため、引張り歪みをうけることになる。この歪みやバンドギャップ効果によって炭素含有シリコン中でのキャリアの動きは歪みのないシリコンよりも速くなるため、炭素を含むシリコン層を形成することでデバイスの高速化が期待できる。０〜２原子％炭素を含むシリコン層又はシリコン層は単結晶シリコン層又は多結晶シリコン層である。
【００１３】
請求項６に係る発明は、請求項２に係る発明であって、シード層が単結晶シリコン層である製造方法である。
請求項７に係る発明は、請求項１又は２に係る発明であって、水素ベーク処理に続いて、０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガスに塩化水素を１ｍｏｌ％以下の濃度で添加した水素及び塩化水素混合ガスの雰囲気中で９００℃〜１１５０℃の温度範囲内で１分間以下保持することにより、基板表面をエッチング処理する工程を更に含む製造方法である。
請求項７に係る発明では、エッチング処理する工程を更に含むことで、エッチング取り代が増加するため自然酸化膜を完全に除去できる。
【００１４】
請求項８に係る発明は、請求項１、２又は７に係る発明であって、水素ベーク処理が１．０１３×１０^５Ｐａの圧力下、水素ガス雰囲気中で９００℃〜１１９０℃の温度範囲内で１５秒〜５分間保持することにより行われる製造方法である。
【００１５】
【発明の実施の形態】
次に本発明の実施の形態を説明する。
本発明の半導体基板の製造方法は、５００℃〜９００℃の温度で基板表面にエピタキシャル成長させてエピタキシャル層を有する半導体基板を製造する方法の改良である。その特徴ある構成は、基板表面にエピタキシャル層を形成する前に０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガス雰囲気中で９００℃〜１１９０℃の温度範囲内で１５秒〜５分間保持することにより、基板に対して水素ベーク処理を施すところにある。半導体基板に対して水素ベーク処理を上記条件下で行うことにより、従来の減圧雰囲気下で水素ベーク処理を行なうよりも、基板表面のシリコン原子のマイグレーションが大きく、これによりエッチング量も多くなり結晶が再構成しやすくなるなどの効果が得られる。また後に続く工程で形成されるエピタキシャル層表面の粗さを低減でき、より平坦化が進む。水素ベーク処理温度はシリコン原子のマイグレーションを促進するため１１００℃以上が望ましい。また減圧下での水素ベーク処理に比べてエッチング量が増えるため、前処理として行ってきた自然酸化膜を除去する工程を省略できる。本発明の半導体基板の基板としてはシリコン単結晶基板やＳＯＩ基板が挙げられる。水素ベーク処理の条件としては、０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガス雰囲気中で９００℃〜１１９０℃の温度範囲内で１５秒〜５分間保持することが好ましい。１．０１３×１０^５Ｐａの圧力下、即ち常圧下、水素ガス雰囲気中で９００℃〜１１５０℃の温度範囲内で１５秒〜３分間保持することがより好ましい。
【００１６】
本発明の製造方法では、基板表面に水素ベーク処理を施した後であって、基板表面にエピタキシャル層を形成する前に、基板表面に０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガス雰囲気中で１０００℃以下の温度範囲で膜厚１００ｎｍ以下の膜厚で形成することにより、シード層を形成する工程が更に含まれる。上記条件下でシード層を形成することで、より平坦で、その後のエピタキシャル成長も平坦に成膜できるシード層が形成できる。ここで形成されるシード層は単結晶シリコン層である。シード層の厚さは５〜１００ｎｍの範囲内で形成される。特に２０ｎｍが好ましい。シード層形成条件としては、０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガス雰囲気中で１０００℃以下の温度範囲内で１００ｎｍ以下の膜厚で形成することが好ましい。
【００１７】
エピタキシャル成長は０．３×１０^５Ｐａ未満の圧力下で行われる。形成されるエピタキシャル層としては、シリコンゲルマニウム層、０〜２原子％炭素を含むシリコン層又はシリコン層の少なくとも１種が含まれる。
【００１８】
シリコンゲルマニウム層は歪みシリコンを形成する際に用いる技術として有用であり、シリコンとゲルマニウムの濃度が一定の比率で成長させた層や、層中に含まれるゲルマニウムの濃度を漸次高めるように又は低下させるように変化させた層が挙げられる。
炭素含有シリコンはシリコン基板上に成膜すると、炭素はシリコンに比べて格子定数が小さいため、引張り歪みを受けることになる。この歪みやバンドギャップ効果によって炭素含有シリコン中でのキャリアの動きは歪みのないシリコンよりも速くなるため、炭素を含むシリコン層を形成することでデバイスの高速化が期待できる。炭素を含むシリコン層中に含まれる炭素含有量は０〜２原子％が好ましく、その中でも１原子％がより好ましい。
【００１９】
シード層及びシリコン層を形成するための原料としては、ＳｉＨ_４（シラン）やＳｉＨ_２Ｃｌ_２（ジクロルシラン）が挙げられる。またシリコンゲルマニウム層を形成するための原料としては、シリコン源としては、ＳｉＨ_４やＳｉＨ_２Ｃｌ_２が、ゲルマニウム源としては、ＧｅＨ_４（モノゲルマン）が挙げられる。炭素含有シリコン層を形成するための原料としては、シリコン源としては、ＳｉＨ_４やＳｉＨ_２Ｃｌ_２が、炭素源としては、ＳｉＣＨ_６（メチルシラン）、ＳｉＣ_２Ｈ_８（ジメチルシラン）、Ｃ_２Ｈ_４（エチレン）、Ｃ_３Ｈ_８（プロパン）が挙げられる。
【００２０】
本発明の製造方法では、水素ベーク処理に続いて、０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガスに塩化水素を１ｍｏｌ％以下の濃度で添加した水素及び塩化水素混合ガスの雰囲気中で９００℃〜１１９０℃の温度範囲内で１分以下保持することにより、基板表面をエッチング処理する工程を更に含んでもよい。水素ガスに塩化水素を加えることにより、単に水素ベーク処理のみを施すよりもエッチング量が大きくなり、より平坦化が進む。その結果、その後に続く工程でのエピタキシャル成長により形成されたエピタキシャル層表面の粗さを防止することができる。このエッチング処理により基板表面に形成されている０．１μｍ程度の自然酸化膜を除去できる。塩化水素の添加濃度を１ｍｏｌ％以下に規定したのは、１ｍｏｌ％を越えるとエッチングにより面荒れを生じるためである。０．０５ｍｏｌ％未満であると十分なエッチングを施すことが難しくなる。エッチング処理条件としては、０．９×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガスに塩化水素を０．２ｍｏｌ％〜０．６ｍｏｌ％の濃度で添加した水素及び塩化水素混合ガスの雰囲気中で１０００℃〜１１５０℃の温度範囲内で３０秒〜１分間保持することが好ましい。
【００２１】
【実施例】
次に本発明の実施例を比較例とともに詳しく説明する。
＜実施例１＞
先ず、シリコン基板を用意し、枚葉型ＣＶＤ炉内に入れて、炉内圧力１．０１３×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気下、１１７０℃で１分間保持して水素ベーク処理を行なった。次いで炉内圧力１．０１３×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気に、シリコン源として流量２０ｓｃｃｍでＳｉＨ_４ガスを流し、９２５℃で２０秒間保持してシリコン基板表面に２０ｎｍのシリコンシード層を形成した。シリコンシード層の形成後はＳｉＨ_４ガスの供給を停止し、炉内温度を６００℃にまで降温した。次に、炉内圧力０．１×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気に、シリコン源として流量５０ｓｃｃｍでＳｉＨ_４ガスを流し、６００℃で２０分間保持してシリコンシード層表面に１００ｎｍのシリコン層を形成した。上記工程を経ることにより、図２に示すようなシリコン基板１１、シリコンシード層１２及びシリコン層１３が順次積層された半導体基板を作製した。図１に各工程における温度プロファイルを示す。
【００２２】
＜実施例２＞
シリコンシード層１２のエピタキシャル成長における炉内圧力を０．１×１０^５Ｐａにした以外は実施例１と同様にして半導体基板を得た。
【００２３】
＜比較例１＞
水素ベーク処理での炉内圧力を０．１×１０^５Ｐａ、シリコンシード層１２及びシリコン層１３のエピタキシャル成長における炉内圧力を０．１×１０^５Ｐａにした以外は実施例１と同様にして半導体基板を得た。
【００２４】
＜比較試験１＞
実施例１、２及び比較例１でそれぞれ作製した半導体基板の表面をレーザーパーティクルカウンターＳＰ−１（ｔｅｎｃｏｒ社製）によりヘイズレベルの測定２回づつ行った。得られた結果を表１にそれぞれ示す。なお、表１に示したヘイズは実施例２のヘイズ値を１としたときの相対値として表した。また１回目の測定と２回目の測定の平均値を示した。
【００２５】
【表１】

【００２６】
表１より明らかなように、０．１×１０^５Ｐａの減圧雰囲気で水素ベーク処理を行った比較例１の半導体基板は、実施例１及び２で得られた半導体基板に比べてヘイズが大きい結果となった。実施例１と実施例２を比較すると、エピタキシャル層を形成する際の圧力を減圧雰囲気で行った実施例２の方が１．０１３×１０^５Ｐａの雰囲気でエピタキシャル成長させた実施例１に比べてヘイズが大きくなっていることがわかる。
【００２７】
＜実施例３＞
先ず、シリコン基板を用意し、枚葉型ＣＶＤ炉内に入れて、炉内圧力１．０１３×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気下、１１７０℃で１分間保持して水素ベーク処理を行なった。次いで炉内圧力１．０１３×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気に、シリコン源として流量２０ｓｃｃｍでＳｉＨ_４ガスを流し、９２５℃で２０秒間保持してシリコン基板表面に２０ｎｍのシリコンシード層を形成した。シリコンシード層の形成後はＳｉＨ_４ガスの供給を停止し、炉内温度を６００℃にまで降温した。次に、炉内圧力０．１×１０^５Ｐａ、流量２０ｓｌｍの水素ガス雰囲気に、シリコン源として流量２０ｓｃｃｍでＳｉＨ_４ガスを流し、６００℃で１０分間保持してシリコンシード層表面に５０ｎｍの炭素含有シリコン層を形成した。炭素源となるＳｉＣＨ_６ガスはエピタキシャル層内に１原子％となる流量を供給した。続いてＳｉＣＨ_６ガスの供給を停止し、ＳｉＨ_４ガスを流したまま６００℃で１０分間保持して炭素含有シリコン層表面に５０ｎｍのシリコン層を形成した。上記工程を経ることにより、図４に示すようなシリコン基板１１、シリコンシード層１２、炭素含有シリコン層１４及びシリコン層１３が順次積層された半導体基板を作製した。図３に各工程における温度プロファイルを示す。
【００２８】
＜比較例２＞
水素ベーク処理での炉内圧力を０．１×１０^５Ｐａ、シリコンシード層１２、炭素含有シリコン層１４及びシリコン層１３のエピタキシャル成長における炉内圧力を０．１×１０^５Ｐａにした以外は実施例２と同様にして半導体基板を得た。
【００２９】
＜比較試験２＞
実施例３及び比較例２でそれぞれ作製した半導体基板の表面をレーザーパーティクルカウンターＳＰ−１によりヘイズレベルの測定を行なった。得られた結果を表２にそれぞれ示す。なお、表２に示したヘイズは実施例３のヘイズ値を１としたときの相対値として表した。
【００３０】
【表２】

【００３１】
表２より明らかなように、０．１×１０^５Ｐａの減圧雰囲気で水素ベーク処理及びエピタキシャル層形成を行った比較例２の半導体基板は、実施例３で得られた半導体基板に比べてヘイズが大きい結果となった。
【００３２】
＜実施例４＞
先ず、シリコン基板を用意し、枚葉型ＣＶＤ炉内に入れて、炉内圧力１．０１３×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気下、１１７０℃で１分間保持して水素ベーク処理を行なった。次いで炉内圧力１．０１３×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気に、シリコン源として流量２０ｓｃｃｍでＳｉＨ_４ガスを流し、９２５℃で２０秒間保持してシリコン基板表面に２０ｎｍのシリコンシード層を形成した。シリコンシード層の形成後はＳｉＨ_４ガスの供給を停止し、炉内温度を６００℃にまで降温した。次に、炉内圧力０．１×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気に、シリコン源として流量２０ｓｃｃｍでＳｉＨ_４ガスを流し、６００℃で１５分間保持してシリコンシード層表面に厚さ１００ｎｍの１０％Ｇｅ濃度のシリコンゲルマニウム層を形成した。ゲルマニウム源のＧｅＨ４はエピタキシャル層内に１０原子％となる流量を供給した。続いてＧｅＨ_４ガスの供給を停止し、ＳｉＨ_４ガスを流したまま６００℃で４分間保持してシリコンゲルマニウム層表面に２０ｎｍのシリコン層を形成した。上記工程を経ることにより、図６に示すようなシリコン基板１６、シリコンシード層１２、シリコンゲルマニウム層１７及びシリコン層１３が順次積層された半導体基板を作製した。図５に各工程における温度プロファイルを示す。
【００３３】
＜実施例５＞
シリコン基板１６をＳＯＩ基板に代えた以外は実施例４と同様にして半導体基板を得た。
【００３４】
＜比較例３＞
水素ベーク処理での炉内圧力を０．１×１０^５Ｐａ、シリコンシード層１２、シリコンゲルマニウム層１７及びシリコン層１３のエピタキシャル成長における炉内圧力を０．１×１０^５Ｐａにした以外は実施例１と同様にして半導体基板を得た。
【００３５】
＜比較例４＞
シリコン基板１６をＳＯＩ基板に代えた以外は比較例３と同様にして半導体基板を得た。
【００３６】
＜比較試験３＞
実施例４、５及び比較例３、４でそれぞれ作製した半導体基板の表面をレーザーパーティクルカウンターＳＰ−１によりヘイズレベルの測定を行なった。得られた実施例４及び比較例３の結果を表３に、実施例５及び比較例４の結果を表４にそれぞれ示す。なお、表３に示したヘイズは実施例４のヘイズ値を１としたときの相対値として表した。なお、表４に示したヘイズは実施例５のヘイズ値を１としたときの相対値として表した。
【００３７】
【表３】

【００３８】
【表４】

【００３９】
表３より明らかなように、０．１×１０^５Ｐａの減圧雰囲気で水素ベーク処理及びエピタキシャル層形成を行った比較例３の半導体基板は、実施例４で得られた半導体基板に比べてヘイズが大きい結果となった。また表４からも同様の傾向が伺われる。
【００４０】
＜実施例６＞
先ず、シリコン基板を用意し、枚葉型ＣＶＤ炉内に入れて、炉内圧力１．０１×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気下、１１７０℃で１分間保持して水素ベーク処理を行なった。次いで炉内圧力１．０１×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気に、流量０．２ｓｌｍで塩化水素を流し、１分間保持してエッチング処理を行った。続いて炉内圧力１．０１×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気に、シリコン源として流量２０ｓｃｃｍでＳｉＨ_４ガスを流し、９２５℃で２０秒間保持してシリコン基板表面に２０ｎｍのシリコンシード層を形成した。シリコンシード層の形成後はＳｉＨ_４ガスの供給を停止し、炉内温度を６００℃にまで降温した。次に、炉内圧力０．１×１０^５Ｐａ、流量５０ｓｌｍの水素ガス雰囲気に、シリコン源として流量２０ｓｃｃｍでＳｉＨ_４ガスを流し、６００℃で１５分間保持してシリコンシード層表面に厚さ１００ｎｍの１０％Ｇｅ濃度のシリコンゲルマニウム層を形成した。ゲルマニウム源となるＧｅＨ_４はエピタキシャル層内に１０原子％となる流量を供給した。続いてＧｅＨ_４ガスの供給を停止し、ＳｉＨ_４ガスを流したまま６００℃で４分間保持してシリコンゲルマニウム層表面に２０ｎｍのシリコン層を形成した。上記工程を経ることにより、図６に示すようなシリコン基板１６、シリコンシード層１２、シリコンゲルマニウム層１７及びシリコン層１３が順次積層された半導体基板を作製した。図７に各工程における温度プロファイルを示す。
【００４１】
＜比較例５＞
エッチング処理を施さず、水素ベーク処理での炉内圧力を０．１×１０^５Ｐａ、シリコンシード層１２、シリコンゲルマニウム層１７及びシリコン層１３のエピタキシャル成長における炉内圧力を０．１×１０^５Ｐａにした以外は実施例６と同様にして半導体基板を得た。
【００４２】
＜比較試験４＞
実施例６及び比較例５でそれぞれ作製した半導体基板の表面をレーザーパーティクルカウンターＳＰ−１によりヘイズレベルの測定を行なった。得られた結果を表５にそれぞれ示す。なお、表５に示したヘイズは実施例６のヘイズ値を１としたときの相対値として表した。
【００４３】
【表５】

【００４４】
表５より明らかなように、０．１×１０^５Ｐａの減圧雰囲気で水素ベーク処理及びエピタキシャル層形成を行った比較例５の半導体基板は、実施例６で得られた半導体基板に比べてヘイズが大きい結果となった。
【００４５】
【発明の効果】
以上述べたように、本発明は５００℃〜９００℃の温度で基板表面にエピタキシャル成長させてエピタキシャル層を有する半導体基板を製造する方法の改良である。その特徴ある構成は、基板表面にエピタキシャル層を形成する前に０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガス雰囲気中で９００℃〜１１９０℃の温度範囲内で１５秒〜５分間保持することにより、基板に対して水素ベーク処理を施すところにある。この方法により、低温エピタキシャル成長により形成したエピタキシャル層表面の粗さを低減させ、良好な半導体基板を製造することができる。
【図面の簡単な説明】
【図１】実施例１の各工程における温度プロファイル。
【図２】実施例１で作製された半導体基板の断面図。
【図３】実施例３の各工程における温度プロファイル。
【図４】実施例３で作製された半導体基板の断面図。
【図５】実施例４の各工程における温度プロファイル。
【図６】実施例４で作製された半導体基板の断面図。
【図７】実施例６の各工程における温度プロファイル。
【符号の説明】
１１シリコン基板
１２シリコンシード層
１３シリコンエピタキシャル層
１４炭素含有シリコンエピタキシャル層
１６シリコン基板又はＳＯＩ基板
１７シリコンゲルマニウムエピタキシャル層

Claims

５００℃〜９００℃の温度で基板表面にエピタキシャル成長させてエピタキシャル層を有する半導体基板を製造する方法において、
前記基板表面に前記エピタキシャル層を形成する前に０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガス雰囲気中で９００℃〜１１９０℃の温度範囲内で１５秒〜５分間保持することにより、前記基板に対して水素ベーク処理を施すことを特徴とする半導体基板の製造方法。
基板表面に水素ベーク処理を施した後であって、前記基板表面にエピタキシャル層を形成する前に、前記基板表面に０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガス雰囲気中で１０００℃以下の温度範囲で膜厚１００ｎｍ以下の膜厚で形成することにより、シード層を形成する工程を更に含む請求項１記載の製造方法。
エピタキシャル成長が０．３×１０^５Ｐａ未満の圧力下で行われる請求項１記載の製造方法。
基板がシリコン単結晶基板又はＳＯＩ基板である請求項１記載の製造方法。
エピタキシャル層がシリコンゲルマニウム層、０〜２原子％炭素を含むシリコン層又はシリコン層を少なくとも１種含む請求項１又は２記載の製造方法。
シード層が単結晶シリコン層である請求項２記載の製造方法。
水素ベーク処理に続いて、０．３×１０^５Ｐａ〜１．１×１０^５Ｐａの圧力下、水素ガスに塩化水素を１ｍｏｌ％以下の濃度で添加した水素及び塩化水素混合ガスの雰囲気中で９００℃〜１１５０℃の温度範囲内で１分間以下保持することにより、基板表面をエッチング処理する工程を更に含む請求項１又は２記載の製造方法。
水素ベーク処理が１．０１３×１０^５Ｐａの圧力下、水素ガス雰囲気中で９００℃〜１１９０℃の温度範囲内で１５秒〜５分間保持することにより行われる請求項１、２又は７記載の製造方法。