JP2004356207A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】多値化による動作速度の低下、シュリンクによる弊害、三次元化によるセル特性のばらつき、製造コストの上昇、製造期間の増加、歩留まり低下、プロセス制御等の種々の問題を同時に解決し、大容量で安価な半導体記憶装置及びその製造方法を提供することを課題とする。
【解決手段】第１導電型の半導体基板に形成された１以上の凸状半導体層表面に複数のメモリセルが形成され、前記メモリセルが、電荷蓄積層、制御ゲート及び前記凸状半導体層の一部に形成された第２導電型の不純物拡散層から構成されてなり、かつ、前記制御ゲートが、所定方向に並列するメモリセルにおいて、それぞれ分離されて配置されることを特徴とする半導体記憶装置により上記課題を解決する。
【選択図】 図１
【解決手段】第１導電型の半導体基板に形成された１以上の凸状半導体層表面に複数のメモリセルが形成され、前記メモリセルが、電荷蓄積層、制御ゲート及び前記凸状半導体層の一部に形成された第２導電型の不純物拡散層から構成されてなり、かつ、前記制御ゲートが、所定方向に並列するメモリセルにおいて、それぞれ分離されて配置されることを特徴とする半導体記憶装置により上記課題を解決する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷蓄積層と制御ゲートとを有するメモリ・トランジスタを用いた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野で用いられている。したがって、より安価で、大容量の不揮発性メモリに対する需要は非常に大きい。
【０００３】
しかし、半導体基板上にメモリセルを平面的に形成するいわゆるプレーナー型メモリの容量は、フォトリソグラフィー技術の解像限界である最小加工寸法（Ｆｅａｔｕｒｅ Ｓｉｚｅ）に律速される。このような状況下、フォトリソグラフィー技術の改善に依存することなく、次世代における集積度を達成させる技術として、メモリセルの多値化技術及び三次元化技術がそれぞれ要望されている。
【０００４】
メモリセルの多値化には大別するとメモリセルの閾値分布を３種類以上に設定する閾値制御型と、電荷を保持する領域を１メモリセル内において離散させ、各々の領域に独立して電荷を蓄積する電荷蓄積領域離散型とがある。前者の閾値制御型には、例えば、浮遊ゲート型があり、後者の電荷蓄積領域離散型には、例えばＮＲＯＭ型（例えば、特許文献１）や、分割浮遊ゲート型（例えば、非特許文献１及び特許文献２）等が知られている。
【０００５】
電荷蓄積領域離散型であるＮＲＯＭ型メモリセルを図１５３に示す。このメモリセルでは、電荷蓄積層が、酸化膜／窒化膜／酸化膜（ＯＮＯ膜）で形成されており、これによって、１つのメモリセルにおいて、２つの電荷を保持する領域が配置され、１メモリセルあたり２ビットの情報を記憶させることが可能となる。
【０００６】
また、電荷蓄積領域離散型である浮遊ゲート分割型のメモリセルを図１５４及び図１５５に示す。なお、図１５５は、図１５４におけるＣ−Ｄの断面を示す。このメモリセルでは、１つのメモリセルの浮遊ゲートを第一の浮遊ゲート７と第二の浮遊ゲート７ａに分割することにより、１メモリセルあたり２ビットの情報を記憶させることが可能となる。
このように、上記のいずれの多値化技術においても、プレーナー型メモリよりも大きな容量を同じ加工寸法において確保し、フォトリソグラフィー技術の解像限界による容量制限を克服している。
【０００７】
一方、メモリセルの三次元化の技術では、メモリセルを基板垂直方向に配置することにより、多値化技術と同様にプレーナー型メモリよりも大きな容量を同じ加工寸法において実現している。なお、この三次元化の技術では、電荷量制御に求められる精度はプレーナー型メモリと同等であり、基板垂直方向に配置するメモリ数を増加させることにより、さらなる容量増加を実現することができる。
【０００８】
【特許文献１】
特開２００１−７７２２０号公報
【非特許文献１】
Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ ２０００ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， Ｓｅｎｄａｉ， ２０００， ｐｐ．２８２−２８３
【特許文献２】
特許第２８７０４７８号公報
【０００９】
【発明が解決しようとする課題】
しかし、上述したメモリセルの多値化技術においては、閾値制御型では、１メモリセルに格納する情報量を多くすればする程、より高い精度での電荷量制御技術が必要になる。よって、動作速度の低下を招く。また電荷蓄積領域離散型では、１メモリセル当り２ビットを超えるデータは格納できないという課題がある。さらに、電荷蓄積領域離散型では、ビットライン、ソースラインをそれぞれ不純物拡散層で形成するため、平面的なセルアレイでは、製造工程における最小加工寸法のシュリンク又は製造工程におけるデザインルールのシュリンクに伴い各不純物拡散層間の距離が縮小し、パンチスルー現象を誘発する。これはスケーリングの妨げになり高集積化には適さない。
【００１０】
また、三次元化技術においては、メモリセルの積層する数を増加すればする程工程数が増大し、製造コストの上昇、製造期間の増加、歩留りの低下を招く。さらに製造されたメモリセルでは、各段毎の熱履歴の違いによるトンネル膜の膜質の違いや不純物拡散層のプロファイルの違いによるセル特性のばらつきを招くこととなる。
【００１１】
本発明の上記課題に鑑みなされたものであり、多値化による動作速度の低下、シュリンクによる弊害、三次元化によるセル特性のばらつき、製造コストの上昇、製造期間の増加、歩留まり低下、プロセス制御等の種々の問題を同時に解決し、大容量で安価な半導体記憶装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明によれば、第１導電型の半導体基板に形成された１以上の凸状半導体層表面に複数のメモリセルが形成された半導体記憶装置であって、
前記メモリセルが、電荷蓄積層、制御ゲート及び前記凸状半導体層の一部に形成された第２導電型の不純物拡散層から構成されてなり、かつ、前記制御ゲートが、所定方向に並列するメモリセルにおいて、それぞれ分離されて配置される半導体記憶装置が提供される。
【００１３】
また、本発明によれば、（ａ）第１導電型の半導体基板上に１以上の凸部を形成し、
（ｂ）（ｉ）該凸部の側面に、絶縁膜によるサイドウォールを形成する工程と、
（ｉｉ）該サイドウォールをマスクとして前記半導体基板を掘り下げる工程とを１回以上行って半導体基板上に階段状の凸状半導体層を形成し、
（ｃ）該凸状半導体層の側面を覆う絶縁膜のサイドウォールを形成し、
（ｄ）前記階段状の凸状半導体層の角部の一部又は全部に、絶縁膜のサイドウォールに対して自己整合的に第２導電型の不純物を導入し、
（ｅ）前記凸状半導体層の側面を覆う電荷蓄積層を形成し、
（ｆ）該電荷蓄積層を覆う第一の導電膜を形成することにより、
前記第１導電型の半導体基板に形成された１以上の凸状半導体層表面に、電荷蓄積層、制御ゲート及び前記凸状半導体層の一部に形成された第２導電型の不純物拡散層から構成される複数のメモリセルを形成する半導体記憶装置の製造方法が提供される。
【００１４】
さらに、本発明によれば、（ａ）第１導電型の半導体基板上に１以上の凸部を形成し、
（ｂ）（ｉ）該凸部の側面に、絶縁膜によるサイドウォールを形成する工程と、
（ｉｉ）該サイドウォールをマスクとして前記半導体基板を掘り下げる工程とを１回以上行って半導体基板上に階段状の凸状半導体層を形成し、
（ｅ）前記凸状半導体層の側面を覆う電荷蓄積層を形成し、
（ｆ）該電荷蓄積層を覆う第一の導電膜を形成し、
（ｇ）前記第一の導電膜を異方性エッチングにより、前記凸状半導体層の側面にサイドウォール状に加工することにより、
前記第１導電型の半導体基板に形成された１以上の凸状半導体層表面に、電荷蓄積層、制御ゲートから構成される複数のメモリセルを形成する半導体記憶装置の製造方法が提供される。
【００１５】
【発明の実施の形態】
以下に、本発明の半導体記憶装置及びその製造方法を、図面を参照して詳細に説明する。
実施の形態例１：半導体記憶装置
図１は本発明の半導体記憶装置におけるメモリアレイを示す平面図である。
図２〜図１０は図１のＡ−Ａ’の断面図である。また、図１１〜図１９はそれぞれ図２〜図１０のＢ−Ｂ’の断面図であり、図２０〜図２８はそれぞれ図２〜図１０のＣ−Ｃ’の断面図である。
【００１６】
このメモリアレイは、例えば、図２、図１１及び図２０に示したように、ｐ型シリコン基板１００に対し、水平方向の断面形状が帯状の凸状半導体層１１０が平行に、少なくとも１以上配置されている。
１つのメモリセルは、凸状半導体層１１０の１面を活性領域面とし、この活性領域面に、酸化膜／窒化膜／酸化膜（例えば、シリコン酸化膜５２０／シリコン窒化膜５３０／シリコン酸化膜５１０のいわゆるＯＮＯ膜）からなる電荷蓄積層を介して制御ゲート５００が形成され、さらに、凸状半導体層１１０の上面に形成された不純物拡散層７２０と、凸状半導体層１１０間の半導体基板としてシリコン基板１００表面に形成された不純物拡散層７１０とにより構成されている。
【００１７】
メモリセルは、凸状半導体層１１０の上面に形成された不純物拡散層７２０と、シリコン体基板１００表面に形成された不純物拡散層７１０とを介して複数個直列に配置しており、制御ゲート５００は、メモリセルの直列接続方向に平行して、連続的に形成されている。また、不純物拡散層７１０、７２０上には、少なくとも１以上の素子分離膜であるシリコン酸化膜４００が形成され、各メモリセルの間に挟まれている。
【００１８】
図３、図１２及び図２１は、凸状半導体層１１０のシリコン基板１００に対する水平方向の断面積が、シリコン基板１００よりシリコン基板垂直方向に遠ざかるにつれて、段階的又は連続的に小さくなる場合、図４、図１３及び図２２は、段階的又は連続的に小さくなり、凸状半導体層１１０の上部が鋭角をなす２面で形成されている場合の一例を示す。
【００１９】
図５、図１４及び図２３は、凸状半導体層１１０のシリコン基板１００に対する水平方向の断面積が、シリコン基板１００よりシリコン基板垂直方向に遠ざかるにつれて、段階的又は連続的に大きくなる場合の一例を示す。
図６、図１５及び図２４は、凸状半導体層１１０の上部が曲面で形成されている場合の一例を示す。
【００２０】
図７、図１６及び図２５は、凸状半導体層１１０の電荷蓄積層及び制御ゲートからなるメモリセルを形成する面が窪みを有する場合、図８、図１７及び図２６は、凸部を有する場合の一例を示す。なお、窪み及び凸部の形状及び深さは、所望のメモリセルとしての機能を有する限り、限定されない。
図９、図１８及び図２７は、図２、図１１及び図２０に対し、電荷蓄積層を構成するシリコン酸化膜５２０、シリコン窒化膜５３０、シリコン酸化膜５１０及び制御ゲート５００の膜厚が異なる場合の一例を示す。
【００２１】
図９に示したｄ１、ｄ２、ｄ３及びｄ４は、それぞれシリコン酸化膜５２０、シリコン窒化膜５３０、シリコン酸化膜５１０及び制御ゲート５００の膜厚を示しており、ｄ１≠ｄ２≠ｄ３≠ｄ４である。なお、各膜厚はメモリセルとしての所望の機能を有することが可能ならば、その大小関係は限定されず、各膜厚の２以上が等しくてもよい。
図１０、図１９及び図２８は、図２、図１１及び図２０に対し、凸状半導体層１１０に３個のメモリセルを有する場合の一例を示す。なお、１段の段差を有する凸状半導体層に対して、メモリセルの数は、少なくとも２以上であれば、図１０に示したように、３以上であってもよい。
【００２２】
実施の形態例２：半導体記憶装置
図２９は本発明の半導体記憶装置におけるメモリアレイを示す平面図であり、図３０はメモリアレイの斜視図である。また、図２９に示すメモリアレイの等価回路図を図７４及び図７５に示す。
図３１〜図４３は図１のＡ−Ａ’の断面図である。また、図２２〜図４１、図６４及び６５はそれぞれ図２〜図２１、図６２〜図６３のＢ−Ｂ’の断面図であり、図４２〜図６１、図６６及び６７はそれぞれ図２〜図２１、図６２〜図６３のＣ−Ｃ’の断面図である。
【００２３】
このメモリアレイは、例えば、図３１、図４４及び図５７に示したように、ｐ型シリコン基板１００に対し、水平方向の断面形状が帯状で、４段の段差を有する凸状半導体層１１０が平行に、少なくとも１以上配置されている以外は、実質的に実施の形態１のメモリアレイと同様である。なお、段差は、所望の機能を有するメモリセルの形成が可能な限り、限定されない。
図３２、図４５及び図５８は、凸状半導体層１１０の各段の高さが異なる場合の一例を示す。
【００２４】
図３３、図４６及び図５９は、凸状半導体層の各段の幅が異なる場合の一例を示す。図３３に示したＳ１及びＳ２はそれぞれ階段の幅を表し、Ｓ１≠Ｓ２である。なお、各段の幅はメモリセルとしての所望の機能を有することが可能ならば、その大小関係は限定されず、各段の幅の２以上が等しくてもよい。
図３４、図４７及び図６０は凸状半導体層１１０の各段の高さがずれた場合の一例を示す。
【００２５】
図３５、図４８及び図６１は、メモリセルの制御ゲート５００が凸状半導体層１１０の最もシリコン基板１００に近い段の角部の高さまで埋め込まれた一例を示し、図３６、図４９及び図６２は、メモリセルの制御ゲート５００が凸状半導体層１１０のすべてを埋め込んだ場合の一例である。なお、制御ゲート５００の凸状半導体層１１０に対する埋め込み深さは、メモリセルが所望の機能を有する限り、限定されない。
【００２６】
図３７、図５０及び図６３は、メモリセルの制御ゲート５０５が金属で形成された場合の一例である。ここで、制御ゲート５０５の材料としては、例えばアルミニウム、タングステン又は銅等の元素を含む金属又は合金等が挙げられる。制御ゲートに金属を用いることにより、ワード線の抵抗の低減が可能となり、配線遅延等の抑制が可能となる。
【００２７】
図３８、図５１及び図６４は、シリコン酸化膜５２０／シリコン窒化膜５３０／シリコン酸化膜５１０で形成された電荷蓄積層が、凸状半導体層１１０の各段の幅よりも大きくなる場合の一例を示す。電荷蓄積層の膜厚は、電荷蓄積層が電荷状態を状況に応じて保持及び変化させることが可能であれば、限定されない。また、シリコン酸化膜５２０、シリコン窒化膜５３０、シリコン酸化膜５１０及び制御ゲート５００の各膜厚は、所望のメモリセルの機能を有する限り、各段で同一でも異なっていてもよい。
【００２８】
図３９、図５２及び図６５は、電荷蓄積層として浮遊ゲートを有する。つまり、凸状半導体層１１０の活性領域面に、トンネル酸化膜５５０を介して、浮遊ゲートである多結晶シリコン膜５６０が配置され、さらにその多結晶シリコン膜５６０の少なくとも一部に層間絶縁膜５７０、例えば、ＯＮＯ膜を介して制御ゲート５００が配置されている。この構造においては、浮遊ゲートとなる多結晶シリコンを複数個、例えば、少なくとも２以上の領域に分割することで、メモリセルの多値化が可能となる。なお、メモリセルの多値化は、閾値分布を３種類以上に設定することで、メモリセルの多値化を行ってもよい。
【００２９】
図４０、図５３及び図６６は、電荷蓄積層として少なくとも１以上のナノクリスタルシリコンを含む絶縁膜５８０を有し、制御ゲート５００が配置された場合の一例を示す。電荷蓄積層にナノクリスタルを含む絶縁膜５８０を用いた構造では、所望のメモリセルの機能が得られれば、絶縁膜中のナノクリスタルシリコンの分布は限定されないが、絶縁膜中にほぼ均一に分布していることが好ましい。
図４１、図５４及び図６７は、素子分離膜であるシリコン酸化膜４００上に、ワード線方向、例えば凸状半導体層１１０の延設方向と直交する方向に平行して、シリコン窒化膜５３０及びシリコン酸化膜５１０が形成されている場合の一例を示す。
【００３０】
図４２、図５５及び図６８は、不純物拡散層７１０、７２０及び凸状半導体層１１０の延設方向（ビット線方向）に平行して、シリコン窒化膜５３０及びシリコン酸化膜５１０が形成されている場合の一例を示す。
図４３、図５６及び図６９は、凸状半導体層１１０に形成された不純物拡散層７２０及びシリコン基板１００に形成された不純物拡散層７１０が、電荷蓄積層に対しオフセット構造を有する場合の一例である。
【００３１】
また、本発明の半導体記憶装置においては、電荷蓄積層を形成する凸状半導体層の少なくとも一つの活性領域面に（１００）面等の結晶面方位を用いることにより、他の面方位を用いた場合に比べ、電子の移動度が大きく、界面準位密度が小さいことにより、駆動電力を増加させることができ、高速動作を実現することができる。
【００３２】
図２９のメモリアレイは、図２９のＢ−Ｂ’の断面図である図７０及び図７１に示すように、ビット線となる不純物拡散層７２０、７１０に対して、コンタクトを有する。つまり、図７０に示すように、コンタクト９１０〜９１２は、凸状半導体層１１０の段差の平面部に接続されていてもよいし、図７１に示すように、その一部が段差の角部に形成されていてもよい。また、図７２に示すように、凸状半導体層１１０の段差を含む表面に絶縁膜２４０を配置して、コンタクトが、定めた不純物拡散層以外の領域又は電極と短絡するのを防止してもよい。絶縁膜２４０は、層間絶縁膜８００と異なる材料であれば限定されないが、絶縁膜２４０をエッチングストッパーとして用いるために、層間絶縁膜８００との選択比が大きい材料が好ましい。例えば、層間絶縁膜８００にシリコン酸化膜、絶縁膜２４０にシリコン窒化膜を用い、エッチング条件を調整することにより、コンタクト形成時に、層間絶縁膜８００とシリコン窒化膜との選択比を所望の値に設定することができる。
【００３３】
図７３は、階段構造を有する凸状半導体層の側面に、絶縁膜２４１によるサイドウォールが形成された場合の一例を示す。絶縁膜２４１は、コンタクト形成時のストッパーとして用いるために、層間絶縁膜８００とは異なる材料であることが適当であり、層間絶縁膜８００との選択比が大きい材料が好ましい。
【００３４】
図２９のメモリアレイは、図７４及び図７５に示すように、並列するメモリセルの制御ゲート５００は、メモリセルの直列接続方向に平行に接続されてワード線（ＷＬ（ｎ），ＷＬ（ｎ＋１），…） （ｎは整数）を構成する。また、並列するメモリセルの不純物拡散層はメモリセルの直列接続方向の直交する方向に接続されて、ビット線（ＢＬ（ｎ），ＢＬ（ｎ＋１），…）を構成する。ビット線の少なくとも一方の端部には、選択トランジスタを有し、並列するメモリセルと接続するように配置される構造となることが望ましい。
このような半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、メモリセルの動作原理について説明する。
【００３５】
まず、ＯＮＯ膜からなる電荷蓄積層を有し、第一の電極として制御ゲートを備えるメモリセルを有する半導体記憶装置の読出しの一例を説明する。
凸状半導体層がｐ型半導体で形成される場合、例えば、図７４に示す選択ビットＳＢを読み出すには、図７６のタイミングチャートに示したように、ＢＬ（ｎ）に読出し電圧Ｖｒ、例えば１．５Ｖを印加し、ＢＬ（ｎ−１）に基準電圧、例えば０Ｖを印加する。ＢＬ（ｎ−２）〜ＢＬ（ｎ−ｍ−２）は、ＢＬ（ｎ−１）と同電位とし、ＢＬ（ｎ＋１）〜ＢＬ（ｎ＋１０）は、ＢＬ（ｎ）と同電位とする。択ビットのワード線ＷＬ（ｎ）にはＶｃｃ、例えば３Ｖを印加し、非選択ビットのワード線ＷＬ（ｍ）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。これにより、電流の有無によって、選択ビットの”０”、”１”の判定が可能となる。
【００３６】
なお、選択ビットと異なるビットの読出し（後述する読出し、書き込み）においても、上述の読出方法（後述する読出し、書き込み方法）により、”０”、”１”の判定（データの書き込み）が可能である。また、上述の読出し（後述する読出し、書き込み及び消去）は、電荷蓄積層がＯＮＯ膜からなるメモリセルに限らず、多結晶シリコン、ナノクリスタルシリコン等で形成されたメモリセルの場合でも可能である。
次に、ホットエレクトロン注入による書込の一例を説明する。
【００３７】
例えば、凸状半導体層がｐ型半導体で形成される場合、例えば、図７４示す選択ビットに書込みを行うには、図７７のタイミングチャートに示したように、ＢＬ（ｎ）に基準電圧、例えば０Ｖを印加し、ＢＬ（ｎ−１）に中間電圧Ｖｍ、例えば４．５Ｖを印加する。ＢＬ（ｎ−２）〜ＢＬ（ｎ−ｍ−２）は、ＢＬ（ｎ−１）と同電位とし、ＢＬ（ｎ＋１）〜ＢＬ（ｎ＋１０）は、ＢＬ（ｎ）と同電位とする。選択ビットのワード線であるＷＬ（ｎ）には高電圧Ｖｐ、例えば９Ｖを印加し、非選択ビットのワード線であるＷＬ（ｍ）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃ、例えば３Ｖを印加する。これにより、データ書込みが可能となる。
【００３８】
なお、電荷蓄積層の電荷の状態を変化させる手段は、ホットエレクトロン注入に限らず、電荷蓄積層の電荷の状態を変化させることが可能ならば、その手段は限定されず、例えば、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング電流（以下Ｆ−Ｎトンネル電流と称す）、ダイレクトトンネル電流、プールフレンケル電流等を用いてもよい。さらに、上述の書込みは、電子を電荷蓄積層に注入することに限らず、電子を電荷蓄積層から放出する又は正孔を電荷蓄積層に注入することで行ってもよく、その場合、例えばホットホール注入、Ｆ−Ｎトンネル電流、ダイレクトトンネル電流、プールフレンケル電流等を用いて行うことが可能となる。このことは、後述する書込みにおいても、同様である。
【００３９】
さらに、ホットホール注入による消去の一例を説明する。
例えば、凸状半導体層がｐ型半導体で形成される場合、例えば、図７４に示す全メモリセルの一括消去を行うには、図７８のタイミングチャートに示したように、ＢＬ（ｎ−ｍ−２）、ＢＬ（ｎ−ｍ）、ＢＬ（ｎ−８）、ＢＬ（ｎ−６）、ＢＬ（ｎ−４）、ＢＬ（ｎ−２）、ＢＬ（ｎ）、ＢＬ（ｎ＋２）、ＢＬ（ｎ＋４）、ＢＬ（ｎ＋６）、ＢＬ（ｎ＋８）及びＢＬ（ｎ＋１０）に高電圧Ｖｅ、例えば９Ｖを印加し、ＢＬ（ｎ−ｍ−１）、ＢＬ（ｎ−ｍ＋１）、ＢＬ（ｎ−９）、ＢＬ（ｎ−７）、ＢＬ（ｎ−５）、ＢＬ（ｎ−３）、ＢＬ（ｎ−１）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋３）、ＢＬ（ｎ＋５）、ＢＬ（ｎ＋７）及びＢＬ（ｎ＋９）にＶｃｃ、例えば３Ｖを印加し、ＷＬ（ｎ）及びＷＬ（ｍ）には基準電圧、例えば０Ｖを印加する。ＳＧ１及びＳＧ２にはＶｃｃを印加する。
【００４０】
次に、ＢＬ（ｎ−ｍ−２）、ＢＬ（ｎ−ｍ）、ＢＬ（ｎ−８）、ＢＬ（ｎ−６）、ＢＬ（ｎ−４）、ＢＬ（ｎ−２）、ＢＬ（ｎ）、ＢＬ（ｎ＋２）、ＢＬ（ｎ＋４）、ＢＬ（ｎ＋６）、ＢＬ（ｎ＋８）及びＢＬ（ｎ＋１０）にＶｃｃを印加し、ＢＬ（ｎ−ｍ−１）、ＢＬ（ｎ−ｍ＋１）、ＢＬ（ｎ−９）、ＢＬ（ｎ−７）、ＢＬ（ｎ−５）、ＢＬ（ｎ−３）、ＢＬ（ｎ−１）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋３）、ＢＬ（ｎ＋５）、ＢＬ（ｎ＋７）及びＢＬ（ｎ＋９）に高電圧Ｖｅを印加し、ＷＬ（ｎ）及びＷＬ（ｍ）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。これにより、データの消去が可能となる。
【００４１】
なお、消去にはワード線に高電圧を印加し、ビットラインを基準電位又は基板を基準電位とし、ビットラインをフローティングとすることにより、Ｆ−Ｎトンネル電流を用いてもよいし、電荷蓄積層の電荷状態を変化させることが可能ならば、その手段は限定されず、例えば、ダイレクトトンネル電流、プールフレンケル電流等を用いてもよい。また、上述した消去は、電子を電荷蓄積層から放出する又は正孔を電荷蓄積層に注入することに限らず、電子を電荷蓄積層に注入することによって行ってもよく、その場合、例えばホットエレクトロン注入、Ｆ−Ｎトンネル電流、ダイレクトトンネル電流、プールフレンケル電流等を用いて行うことが可能となる。このことは、後述する消去においても、同様である。
【００４２】
また、図２９のメモリセルアレイにおいて、各メモリセルが図４３等に示されるように、凸状半導体層１１０に形成された不純物拡散層７２０及びシリコン基板１００に形成された不純物拡散層７１０が電荷蓄積層に対しオフセット構造を有する半導体記憶装置の読出しの一例を説明する。
【００４３】
凸状半導体層がｐ型半導体で形成される場合、例えば、図７５に示す選択ビットＳＢを読み出すには、図７９のタイミングチャートに示したように、選択セルのドレインとなるＢＬ（ｎ）に読出し電圧Ｖｒ、例えば１．５Ｖを印加し、選択セルのソースとなるＢＬ（ｎ−１）に基準電圧、例えば０Ｖを印加する。ＢＬ（ｎ＋１）〜ＢＬ（ｎ＋１０）及びＢＬ（ｎ−２）〜ＢＬ（ｎ−ｍ−２）には基準電圧を印加し、選択ビットのワード線ＷＬ（ｎ）にはＶｃｃ、例えば３Ｖを印加し、非選択ビットのワード線ＷＬ（ｍ）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。これにより、電流の有無によって、選択ビットの”０”、”１”の判定が可能となる。
このように、選択セルのドレインとなるビット線に読出し電圧Ｖｒを印加し、その他のビット線を基準電位とすることで、低消費電力化が可能となる。
次に、ホットエレクトロン注入による書込みの一例を説明する。
【００４４】
例えば、凸状半導体層がｐ型半導体で形成される場合、例えば、図７５に示す選択ビットに書込みを行うには、図８０のタイミングチャートに示すように、ＢＬ（ｎ）に基準電圧、例えば０Ｖを印加し、ＢＬ（ｎ−１）に中間電圧Ｖｍ、例えば４．５Ｖを印加する。ＢＬ（ｎ−２）〜ＢＬ（ｎ−ｍ−２）には、中間電圧Ｖｍ’、例えば４．５Ｖを印加し、ＢＬ（ｎ＋１）〜ＢＬ（ｎ＋１０）は、ＢＬ（ｎ）と同電圧とし、選択ビットのワード線であるＷＬ（ｎ）には高電圧Ｖｐ、例えば９Ｖを印加し、非選択ビットのワード線であるＷＬ（ｍ）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃ、例えば３Ｖを印加する。これにより、データ書込みが可能となる。
次いで、ホットホール注入による消去の一例を説明する。
【００４５】
例えば、凸状半導体層がｐ型半導体で形成される場合、例えば、図７５に示す全メモリセルの一括消去を行うには、図８１のタイミングチャートに示す代０うに、ＢＬ（ｎ−ｍ−２）、ＢＬ（ｎ−ｍ）、ＢＬ（ｎ−８）、ＢＬ（ｎ−６）、ＢＬ（ｎ−４）、ＢＬ（ｎ−２）、ＢＬ（ｎ）、ＢＬ（ｎ＋２）、ＢＬ（ｎ＋４）、ＢＬ（ｎ＋６）、ＢＬ（ｎ＋８）及びＢＬ（ｎ＋１０）に高電圧Ｖｅ、例えば９Ｖを印加し、ＢＬ（ｎ−ｍ−１）、ＢＬ（ｎ−ｍ＋１）、ＢＬ（ｎ−９）、ＢＬ（ｎ−７）、ＢＬ（ｎ−５）、ＢＬ（ｎ−３）、ＢＬ（ｎ−１）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋３）、ＢＬ（ｎ＋５）、ＢＬ（ｎ＋７）及びＢＬ（ｎ＋９）にＶｃｃ、例えば３Ｖを印加し、ＷＬ（ｎ）及びＷＬ（ｍ）には基準電圧、例えば０Ｖを印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。
【００４６】
次に、ＢＬ（ｎ−ｍ−２）、ＢＬ（ｎ−ｍ）、ＢＬ（ｎ−８）、ＢＬ（ｎ−６）、ＢＬ（ｎ−４）、ＢＬ（ｎ−２）、ＢＬ（ｎ）、ＢＬ（ｎ＋２）、ＢＬ（ｎ＋４）、ＢＬ（ｎ＋６）、ＢＬ（ｎ＋８）及びＢＬ（ｎ＋１０）にＶｃｃを印加し、ＢＬ（ｎ−ｍ−１）、ＢＬ（ｎ−ｍ＋１）、ＢＬ（ｎ−９）、ＢＬ（ｎ−７）、ＢＬ（ｎ−５）、ＢＬ（ｎ−３）、ＢＬ（ｎ−１）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋３）、ＢＬ（ｎ＋５）、ＢＬ（ｎ＋７）及びＢＬ（ｎ＋９）に高電圧Ｖｅを印加し、ＷＬ（ｎ）及びＷＬ（ｍ）に基準電圧を印加し、ＳＧ１及びＳＧ２にＶｃｃを印加する。これにより、データの消去が可能となる。
【００４７】
実施の形態３：半導体記憶装置
図８２は本発明の半導体記憶装置におけるメモリアレイを示す平面図である。
図８３及び図８６は、それぞれ図８２のＡ−Ａ’及びＣ−Ｃ’の断面図である。また、図８４及び図８５は、それぞれ図８３のＢ−Ｂ’及びＣ−Ｃ’の断面図である。
このメモリアレイは、例えば、図８３〜８６に示したように、ｐ型シリコン基板１００に対し、水平方向の断面形状が帯状の凸状半導体層１１０が平行に、少なくとも１以上配置されている。
【００４８】
１つのメモリセルは、凸状半導体層１１０の１面を活性領域面とし、この活性領域面に、シリコン酸化膜５２０／シリコン窒化膜５３０／シリコン酸化膜５１０（ＯＮＯ膜）からなる電荷蓄積層を介して制御ゲート５００が形成され、さらに、凸状半導体層１１０の上面に形成された不純物拡散層７５０により構成されている。
【００４９】
メモリセルは、凸状半導体層１１０の上面に形成された不純物拡散層７５０を介して、凸状半導体層１１０の延設方向に平行に、複数個直列に配置しており、制御ゲート５００は、凸状半導体層１１０の延設方向に平行に形成されている。不純物拡散層７５０上には素子分離膜としてシリコン酸化膜４１０が形成されている。また、メモリセルの直列接続方向に対して直交する方向のメモリセルの間には、少なくとも１以上の素子分離膜としてシリコン酸化膜４１０が形成されている。
【００５０】
実施の形態例４：半導体記憶装置
図８７は本発明の半導体記憶装置におけるメモリアレイを示す平面図であり、図８７に示すメモリアレイの等価回路図を図９９に示す。
図８８〜図８９及び図９４〜図９５は、それぞれ図８７のＡ−Ａ’及びＣ−Ｃ’の断面図である。また、図９０〜図９１及び図９２〜図９３は、それぞれ図８８〜図８９のＢ−Ｂ’及びＣ−Ｃ’の断面図である。
【００５１】
このメモリアレイは、例えば、図８８から図８９に示したように、ｐ型シリコン基板１００に対し、水平方向の断面形状が帯状で、４段の段差を有する凸状半導体層１１０が平行に、少なくとも１以上配置されている以外は、実質的に実施の形態３のメモリアレイと同様である。なお、段差は、所望の機能を有するメモリセルの形成が可能な限り、限定されない。
【００５２】
図８８は、制御ゲート５００が、凸状半導体層１１０の各段の幅と同等か、小さい場合の一例を示す。
図８９及び図３２３ｂ及び図３２３ｃ及び図３２３ｄは、制御ゲート５００が、凸状半導体層１１０の各段の幅よりも大きくなる場合の一例を示している。なお、制御ゲート５００の膜厚は、所望のメモリセルの機能を有する限り、限定されない。
なお、上記実施の形態では、所望のメモリセルの機能を有する限り、それぞれの構成要件を種々組み合わせてもよい。
【００５３】
図８７のメモリアレイは、図８７のＢ−Ｂ’の断面図である図９６に示すように、ワード線となる制御ゲート５００に対して、コンタクト９２５〜９２８が接続されている。また、図９７に示すように、凸状半導体層１１０の段差を含む表面に絶縁膜２４２を配置して、コンタクトが、定めた不純物拡散層以外の領域又は電極と短絡するのを防止してもよい。絶縁膜２４２は、上述した絶縁膜２４０と同様に構成することができる。図９８は、階段構造を有する凸状半導体層の側面に、絶縁膜２４３によるサイドウォールが形成された場合の一例を示す。絶縁膜２４３も、絶縁膜２４０と同様に構成することができる。
【００５４】
図８７のメモリアレイは、図９９に示すように、並列するメモリセルの制御ゲート５００は、メモリセルの直列接続方向に平行に接続されてワード線（ＷＬ（ｎ），ＷＬ（ｎ＋１），…） （ｎは整数）を構成する。また、並列するメモリセルの不純物拡散層はメモリセルの直列接続方向の直交する方向に接続されて、ビット線（ＢＬ（ｎ），ＢＬ（ｎ＋１），…）を構成する。ビット線の少なくとも一方の端部には、選択トランジスタを有し、並列するメモリセルと接続するように配置される構造となることが望ましい。
このような半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、メモリセルの動作原理について説明する。
【００５５】
まず、ＯＮＯ膜からなる電荷蓄積層を有し、第一の電極として制御ゲートを備えるメモリセルを有する半導体記憶装置の読出しの一例を説明する。
凸状半導体層がｐ型半導体で形成される場合、例えば、図９９に示す選択ビットＳＢを読み出すには、図１００のタイミングチャートに示すように、ＢＬ（ｎ）に読出し電圧Ｖｒ、例えば１．５Ｖを印加し、ＢＬ（ｎ＋１）に基準電圧、例えば０Ｖを印加し、ＢＬ（ｍ）及びＢＬ（ｍ−１）はＢＬ（ｎ＋１）と同電位とし、選択ビットのワード線であるＷＬ（ｎ）にはＶｃｃ、例えば３Ｖを印加し、非選択ビットのワード線であるＷＬ（ｎ−１）〜ＷＬ（ｎ−ｍ−３）及びＷＬ（ｎ＋１）〜ＷＬ（ｎ＋１３）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。これにより、電流の有無によって、選択ビットの”０”、”１”の判定が可能となる。
次に、ホットエレクトロン注入による書込の一例を説明する。
【００５６】
例えば、凸状半導体層がｐ型半導体で形成される場合、例えば、図９９示す選択ビットに書込みを行うには、図１０１のタイミングチャートに示すように、ＢＬ（ｎ）に基準電圧、例えば０Ｖを印加し、ＢＬ（ｎ＋１）に中間電圧Ｖｍ、例えば４．５Ｖを印加し、ＢＬ（ｍ）及びＢＬ（ｍ−１）は、ＢＬ（ｎ＋１）と同電位とし選択ビットのワード線であるＷＬ（ｎ）には高電圧Ｖｐ、例えば９Ｖを印加し、非選択ビットのワード線であるＷＬ（ｎ−１）〜ＷＬ（ｎ−ｍ−３）及びＷＬ（ｎ＋１）〜ＷＬ（ｎ＋１３）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃ、例えば３Ｖを印加する。これにより、データ書込みが可能となる。
さらに、ホットホール注入による消去動作の一例を説明する。
【００５７】
例えば、凸状半導体層がｐ型半導体で形成される場合、図９９に示す全メモリセルの一括消去を行うには、図１０２のタイミングチャートに示すように、ＢＬ（ｎ）及びＢＬ（ｍ−１）に高電圧Ｖｅ、例えば９Ｖを印加し、ＢＬ（ｎ＋１）及びＢＬ（ｍ）にＶｃｃ、例えば３Ｖを印加し、ＷＬ（ｎ−ｍ−３）〜ＷＬ（ｎ＋１３）には基準電圧、例えば０Ｖを印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。
次に、ＢＬ（ｎ）及びＢＬ（ｍ−１）にＶｃｃを印加し、ＢＬ（ｎ＋１）及びＢＬ（ｍ）に高電圧Ｖｅを印加し、ＷＬ（ｎ−ｍ−３）〜ＷＬ（ｎ＋１３）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。これにより、データの消去が可能となる。
【００５８】
実施の形態５：半導体記憶装置の製造方法
この実施の形態における半導体記憶装置の製造方法は、半導体基板を、例えば少なくとも１以上の段を有するウォール状に加工することで凸状半導体層を形成し、この凸状半導体層の少なくとも１以上の面を活性領域面とし、この凸状半導体層上部の一部又は全部及び半導体基板上に不純物拡散層を自己整合で形成し、各活性領域面に、ＯＮＯ膜からなる電荷蓄積層を同時に形成し、メモリセルの直列接続方向に平行に接続される制御ゲート（ワードライン）を形成して、メモリセルをマトリクス状に配置する方法である。なお、以下においては、フォトレジストを塗布及び除去する工程は簡単に説明する。また、図１０３〜図１１９は、図２９に示すメモリアレイのＡ−Ａ’断面図であり、図１２０〜図１３６は、それぞれ図１０３〜図１１９のＢ−Ｂ’断面図である。
【００５９】
まず、半導体基板として、ｐ型のシリコン基板１００の表面に、マスク層となる第一の絶縁膜として、シリコン酸化膜２１０を２００〜２０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングによりシリコン酸化膜２１０をエッチングする（図１０３及び図１２０）。第一の絶縁膜は、シリコン基板の反応性エッチング時においてエッチングされない又はエッチング速度がシリコンより遅い材料であれば特に限定されず、シリコン窒化膜等の絶縁膜、導電膜の単層又は積層膜でもよい。
【００６０】
得られたシリコン酸化膜２１０をマスクに用いて、反応性イオンエッチングによりシリコン基板１００を５０〜５０００ｎｍエッチングし、その後シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となるシリコン酸化膜２５０を５〜１００ｎｍ形成する（図１０４及び図１２１）。
【００６１】
次に、第三の絶縁膜としてシリコン窒化膜２３０を１０〜１０００ｎｍ堆積し、その後、異方性エッチングによりシリコン窒化膜２３０を、シリコン酸化膜２１０及びウォール状に加工されたシリコン基板１００の側面に、シリコン酸化膜２５０を介してサイドウォール状に配置する（図１０５及び図１２２）。
【００６２】
続いて、シリコン窒化膜２３０をマスクにして、反応性イオンエッチングによりシリコン酸化膜２５０をエッチング除去し、続いて露出したシリコン基板１００を５０〜５０００ｎｍエッチングすることで、シリコン基板１００をウォール状に加工する。その後、シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となるシリコン酸化膜２５１を５〜１００ｎｍ形成する（図１０６及び図１２３）。
【００６３】
次に、第三の絶縁膜としてシリコン窒化膜２３１を１０〜１０００ｎｍ堆積し、その後、異方性エッチングによりシリコン窒化膜２３１を、シリコン酸化膜２１０、シリコン窒化膜２３０及びウォール状に加工されたシリコン基板１００の側面に、シリコン酸化膜２５１を介してサイドウォール状に配置する。
【００６４】
続いて、シリコン窒化膜２３１をマスクにして、反応性イオンエッチングによりシリコン酸化膜２５１をエッチング除去し、続いて露出したシリコン基板１００を５０〜５０００ｎｍエッチングすることで、シリコン基板１００をウォール状に加工する。その後、シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となるシリコン酸化膜２５２を５〜１００ｎｍ形成する（図１０７及び図１２４）。
【００６５】
次に、第三の絶縁膜としてシリコン窒化膜２３２を１０〜１０００ｎｍ堆積し、その後、異方性エッチングによりシリコン窒化膜２３２を、シリコン酸化膜２１０、シリコン窒化膜２３１及びウォール状に加工されたシリコン基板１００の側面に、シリコン酸化膜２５２を介してサイドウォール状に配置する。
【００６６】
続いて、シリコン窒化膜２３２をマスクにして、反応性イオンエッチングによりシリコン酸化膜２５２をエッチング除去し、続いて露出したシリコン基板１００を５０〜５０００ｎｍエッチングすることで、シリコン基板１００をウォール状に加工する。
以上の工程により、シリコン基板１００は、段を有するウォール状をなして複数の凸状半導体層１１０に分離される。
【００６７】
その後、シリコン基板１００の露出部に対し熱酸化することで、第二の絶縁膜としてシリコン酸化膜２５３を５〜１００ｎｍ形成する（図１０８及び図１２５）。なお、第二の絶縁膜は、ＣＶＤ法等により形成してもよいし、シリコン窒化膜等の絶縁膜の単層又は積層層でもよい。また、第二の絶縁膜であるシリコン酸化膜２５３は、必ずしも形成しなくてもよい。
続いて、等方性エッチングによりシリコン窒化膜２３０、２３１、２３２、シリコン酸化膜２５０、２５１、２５２、２５３を選択的に除去する（図１０９及び図１２６）。
【００６８】
得られたシリコン基板１００を熱酸化して、第四の絶縁膜としてシリコン酸化膜２５４を５〜１００ｎｍ形成し、その上に、第五の絶縁膜として、シリコン窒化膜２２０を１０〜１０００ｎｍ堆積する（図１１０及び図１２７）。
その後、異方性エッチングによりシリコン窒化膜２２０を、ウォール状に加工されたシリコン基板１００の側面にサイドウォール状に配置する（図１１１及び図１２８）。
【００６９】
続いて、凸状半導体層１１０の上部の一部又は全部及び角部及びシリコン基板１００に対し、不純物導入を行い、ｎ型の不純物拡散層７２０、７１０を形成する（図１１２及び図１２９）。この不純物導入は、０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、砒素又は燐を１×１０１２〜１×１０１７／ｃｍ２程度のドーズでイオン注入することにより行うことができる。
【００７０】
その後、凸状半導体層１１０の上部の一部又は全部及び角部及びシリコン基板１００表面に、熱酸化法により、素子分離膜として第六の絶縁膜であるシリコン酸化膜４００を１０〜５００ｎｍ形成する（図１１３及び図１３０）。なお、素子分離膜はＣＶＤ法等のどのような方法により形成してもよい。
【００７１】
次に、等方性エッチングによりシリコン窒化膜２２０を選択的に除去する（図１１４及び図１３１）。必要に応じて斜めイオン注入を利用して各凸状半導体層１１０の側面にチャネルイオン注入を行う。このチャネルイオン注入は、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、硼素１×１０１１〜１×１０１３／ｃｍ２程度のドーズで行うことができる。チャネルイオン注入は、表面不純物濃度を均一にするために、凸状半導体層１１０の多方向から行うことが好ましい。チャネルイオン注入に代えて、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、凸状半導体層１１０への不純物の導入は、凸状半導体層１１０を形成する前に行ってもよく、その不純物濃度分布がこれらの方法と同等であれば、その手段や時期は限定されない。
【００７２】
続いて、熱酸化法を用いて各凸状半導体層１１０の周囲に、１０ｎｍ程度のトンネル酸化膜となる第七の絶縁膜であるシリコン酸化膜５２０を形成する。
その上に、第八の絶縁膜としてシリコン窒化膜５３０を、５〜１００ｎｍ程度堆積させ、さらに第九の絶縁膜としてシリコン酸化膜５１０を５〜１００ｎｍ堆積させる（図１１５及び図１３２）。
【００７３】
次に、反応性イオンエッチングにより、シリコン酸化膜５１０及びシリコン窒化膜５３０をエッチングし、サイドウォール状に一括分離する（図１１６及び図１３３）。
なお、シリコン窒化膜５３０とシリコン酸化膜５１０とは、必ずしもサイドウォール状に加工しなくてもよく、また、別々に、順次サイドウォール状にエッチングしてもよい。
【００７４】
続いて、第一の導電膜である多結晶シリコン膜（制御ゲート５００）を２０〜２００ｎｍ程度堆積する（図１１７及び図１３４）。その後、多結晶シリコン膜に不純物導入を行う。この不純物導入は、不純物濃度を適当に調節して、不純物拡散層７２０及び不純物拡散層７１０と同様に行うことができる。また、上述したのに準じて、固相拡散で行ってもよいし、多結晶シリコンを堆積させる際にｉｎ−ｓｉｔｕで行ってもよい。
【００７５】
次に、公知のフォトリソグラフィ技術によりパターニングされたレジスト２１１をマスクとして用いて（図１１８及び図１３５）、反応性イオンエッチングにより多結晶シリコン膜をエッチングし、制御ゲート５００（ワード線）とする（図１１９及び図１３６）。
【００７６】
続いて、レジスト２１１をマスクとし、あるいはレジスト２１１を除去した後、制御ゲート５００をハードマスクとして用いて、シリコン酸化膜５１０を、続いて、シリコン窒化膜５３０を、反応性イオンエッチングによりエッチングする。なお、シリコン酸化膜５１０及びシリコン窒化膜５３０は、必ずしもエッチングしなくてもよい。
その後、公知の技術により層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【００７７】
なお、シリコン基板である半導体基板としては、シリコンのほか、ゲルマニウム等の元素半導体、ＳｉＧｅ、ＧａＡｓ等の化合物半導体を用いてもよい。また、半導体基板には、ｐ型又はｎ型のシングルウェルが形成されていてもよいし、ダブルウェル、トリプルウェル等の異なる又は同じ導電型の多重ウェルが形成されていてもよい。この場合には、ウェルには、凸状半導体層が含まれていることが好ましい。そして、これらウェル内に半導体記憶装置を形成してもよいし、シリコン基板及び不純物拡散層の導電型が逆導電型であってもよい。また、上記においては、凸状半導体層１１０を階段状に加工するために、シリコン窒化膜２３０、２３１、２３２をサイドウォール状に加工し、このサイドウォールをシリコン基板１００のエッチングマスクとして用いたが、例えば、絶縁膜又は導電膜の埋め込みにより凸状半導体層１１０の先端部のみを露出させ、この露出部に対し、例えば熱酸化又は等方性エッチングを行うことで、凸状半導体層１１０の先端部を細らせ、この工程を繰り返すことにより、凸状半導体層１１０に段差を形成してもよい。なお、埋め込みは、所望の溝に対し、シリコン酸化膜、多結晶シリコン膜、シリコン窒化膜、これらの積層膜を堆積し、半導体基板上面から等方性エッチングを行うことにより、直接行ってもよいし、例えばレジストエッチバック法等により間接的に行ってもよい。これらのことは、以下の製造方法にも適用することができる。
【００７８】
実施の形態６：半導体記憶装置の製造方法
この実施の形態では、制御ゲート（ワードライン）が凸状半導体層に対して平行に配置する方法を説明する。なお、図１３７〜図１４３は、図８７に示すメモリアレイのＡ−Ａ’断面図であり、図１４４〜図１５０は、それぞれ図１３７〜図１４３のＢ−Ｂ’断面図である。
【００７９】
この製造方法では、実施の形態５において、第五の絶縁膜であるシリコン窒化膜２２０を、ウォール状に加工されたシリコン基板１００の側面にサイドウォール状に配置した（図１１１及び図１２８）後、公知のフォトリソグラフィ技術によりパターニングされたレジスト２１２をマスクとして用いて（図１３７及び図１４４）、例えば等方性エッチングにより、選択的にシリコン窒化膜２２０をエッチングし、凸状半導体層の一部に、ビットラインとなるｎ型の不純物拡散層７５０を、実施の形態５と同様に、形成する（図１３８及び図１４５）。
【００８０】
その後、凸状半導体層１１０の不純物拡散層７５０表面及び上部の一部又は全部及び角部及びシリコン基板１００表面を酸化することで第六の絶縁膜となるシリコン酸化膜４１０を１０〜５００ｎｍ程度形成する（図１３９及び図１４６）。なお、シリコン酸化膜４１０はＣＶＤ法等により形成してもよい。
次に、等方性エッチングによりシリコン窒化膜２２０を選択的に除去し、必要に応じて、実施の形態５と同様に、斜めイオン注入を利用して各凸状半導体層１１０の側面にチャネルイオン注入を行う。
【００８１】
続いて、熱酸化法を用いて各凸状半導体層１１０の周囲に、１０ｎｍ程度のトンネル酸化膜となる第七の絶縁膜であるシリコン酸化膜５２０を形成する。
次いで、第八の絶縁膜としてシリコン窒化膜５３０を例えば５〜１００ｎｍ程度堆積させ、第九の絶縁膜であるシリコン酸化膜５１０を５〜１００ｎｍ堆積させる（図１４０及び図１４７）。
次に、異方性エッチング、例えば反応性イオンエッチングにより、シリコン酸化膜５１０及びシリコン窒化膜５３０をエッチングし、サイドウォール状に一括分離する（図１４１及び図１４８）。この分離は、実施の形態５で説明したように、別の方法で行ってもよいし、行わなくてもよい。
【００８２】
続いて、第一の導電膜となる多結晶シリコン膜（制御ゲート５００）を２０〜２００ｎｍ程度堆積する（図１４２及び図１４９）。その後、多結晶シリコン膜に不純物導入を行う。この導入は、実施の形態５と同様に行うことができる。
次に、例えば異方性エッチングを行うことにより、凸状半導体層１１０の各段の側面にそれぞれ多結晶シリコン膜をサイドウォール状に加工することで、多結晶シリコン膜を一括分離し、制御ゲート（ワードライン）５００を形成する（図１４３及び図１５０）。
その後、実施の形態５と同様に、半導体記憶装置を完成する。
【００８３】
実施の形態７：半導体記憶装置の製造方法
この実施の形態では、凸状半導体層の活性領域面と不純物拡散層７２０、７１０がオフセット構造を有する場合の方法を説明する。
なお、図１５１は、図２９に示すメモリアレイのＡ−Ａ’断面図であり、図１５２は、図１５１のＢ−Ｂ’断面図である。
【００８４】
凸状半導体層１１０の上部の一部又は全部及び角部及びシリコン基板１００に不純物拡散層７２０及び７１０を形成する工程を、シリコン窒化膜２２０等の絶縁膜又は導電膜のサイドウォールをマスクとして用いて、イオン注入法により、例えば傾斜角度０°の方向から５〜１００ｋｅＶの注入エネルギーで、砒素又は燐を１×１０１２〜１×１０１７／ｃｍ２程度のドーズで、凸状半導体層１１０の活性領域面の少なくとも１以上の面に対して、オフセット構造を形成する（図１５１及び図１５２）以外は、実施の形態５と実質的に同様である。ただし、この方法では、熱処理による不純物拡散により、凸状半導体層１１０の活性領域面と不純物拡散層７２０及び７１０がオーバーラップしないようにすることが必要である。
【００８５】
【発明の効果】
本発明の半導体記憶装置によれば、半導体基板が凸状半導体層を有するため、これにメモリセルを形成することにより、メモリセルの大容量化を図ることができる。特に、凸状半導体層の段差を増加させることで、集積度を向上させることが可能となる。
また、電荷蓄積層をＯＮＯ膜により形成することで、１メモリセル当りの２ビットの情報を記憶させることが可能となる。
さらに、凸状半導体層の段差の高さを十分確保することによって、ビットライン、ソースライン拡散層間のパンチスルーをセル占有面積の増加を招くことなく、抑制することが可能となり、信頼性の高い半導体記憶装置を得ることができる。
【００８６】
また、本発明の半導体記憶装置の製造方法によれば、三次元メモリの製造において、制御性が低く困難である基板垂直方向のメモリセル分離を行うための高さ方向の位置決めを、主に異方性エッチングで実現できるため、簡便に三次元メモリセルアレイを形成することが可能となる。さらに、フォトリソグラフィー技術に依存しない自己整合プロセスを多く用いることができ、簡便なプロセスによる製造期間の短縮、歩留まり向上、セル特性のばらつきの防止を実現でき、安価、大容量かつ高信頼性の半導体記憶装置を製造することが可能となる。特に、メモリセルが、段の違いに依存せずに一括形成することができるため、ばらつきを抑制し、低コスト化、製造期間の短縮化、歩留まり向上をより確実に実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一例を示す平面図である。
【図２】図１の半導体記憶装置のＡ−Ａ’断面図である。
【図３】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図４】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図５】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図６】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図７】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図８】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図９】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図１０】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図１１】図２の半導体記憶装置のＢ−Ｂ’断面図である。
【図１２】図３の半導体記憶装置のＢ−Ｂ’断面図である。
【図１３】図４の半導体記憶装置のＢ−Ｂ’断面図である。
【図１４】図５の半導体記憶装置のＢ−Ｂ’断面図である。
【図１５】図６の半導体記憶装置のＢ−Ｂ’断面図である。
【図１６】図７の半導体記憶装置のＢ−Ｂ’断面図である。
【図１７】図８の半導体記憶装置のＢ−Ｂ’断面図である。
【図１８】図９の半導体記憶装置のＢ−Ｂ’断面図である。
【図１９】図１０の半導体記憶装置のＢ−Ｂ’断面図である。
【図２０】図２の半導体記憶装置のＣ−Ｃ’断面図である。
【図２１】図３の半導体記憶装置のＣ−Ｃ’断面図である。
【図２２】図４の半導体記憶装置のＣ−Ｃ’断面図である。
【図２３】図５の半導体記憶装置のＣ−Ｃ’断面図である。
【図２４】図６の半導体記憶装置のＣ−Ｃ’断面図である。
【図２５】図７の半導体記憶装置のＣ−Ｃ’断面図である。
【図２６】図８の半導体記憶装置のＣ−Ｃ’断面図である。
【図２７】図９の半導体記憶装置のＣ−Ｃ’断面図である。
【図２８】図１０の半導体記憶装置のＣ−Ｃ’断面図である。
【図２９】本発明の別の半導体記憶装置を示す平面図である。
【図３０】図２９の半導体記憶装置の斜視図である。
【図３１】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３２】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３３】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３４】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３５】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３６】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３７】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３８】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３９】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図４０】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図４１】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図４２】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図４３】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図４４】図３１の半導体記憶装置のＢ−Ｂ’断面図である。
【図４５】図３２の半導体記憶装置のＢ−Ｂ’断面図である。
【図４６】図３３の半導体記憶装置のＢ−Ｂ’断面図である。
【図４７】図３４の半導体記憶装置のＢ−Ｂ’断面図である。
【図４８】図３５の半導体記憶装置のＢ−Ｂ’断面図である。
【図４９】図３６の半導体記憶装置のＢ−Ｂ’断面図である。
【図５０】図３７の半導体記憶装置のＢ−Ｂ’断面図である。
【図５１】図３８の半導体記憶装置のＢ−Ｂ’断面図である。
【図５２】図３９の半導体記憶装置のＢ−Ｂ’断面図である。
【図５３】図４０の半導体記憶装置のＢ−Ｂ’断面図である。
【図５４】図４１の半導体記憶装置のＢ−Ｂ’断面図である。
【図５５】図４２の半導体記憶装置のＢ−Ｂ’断面図である。
【図５６】図４３の半導体記憶装置のＢ−Ｂ’断面図である。
【図５７】図３１の半導体記憶装置のＣ−Ｃ’断面図である。
【図５８】図３２の半導体記憶装置のＣ−Ｃ’断面図である。
【図５９】図３３の半導体記憶装置のＣ−Ｃ’断面図である。
【図６０】図３４の半導体記憶装置のＣ−Ｃ’断面図である。
【図６１】図３５の半導体記憶装置のＣ−Ｃ’断面図である。
【図６２】図３６の半導体記憶装置のＣ−Ｃ’断面図である。
【図６３】図３７の半導体記憶装置のＣ−Ｃ’断面図である。
【図６４】図３８の半導体記憶装置のＣ−Ｃ’断面図である。
【図６５】図３９の半導体記憶装置のＣ−Ｃ’断面図である。
【図６６】図４０の半導体記憶装置のＣ−Ｃ’断面図である。
【図６７】図４１の半導体記憶装置のＣ−Ｃ’断面図である。
【図６８】図４２の半導体記憶装置のＣ−Ｃ’断面図である。
【図６９】図４３の半導体記憶装置のＣ−Ｃ’断面図である。
【図７０】図２９の半導体記憶装置のＢ−Ｂ’断面図である。
【図７１】図２９の別の半導体記憶装置のＢ−Ｂ’断面図である。
【図７２】図２９の別の半導体記憶装置のＢ−Ｂ’断面図である。
【図７３】図２９の別の半導体記憶装置のＢ−Ｂ’断面図である。
【図７４】図２９の半導体記憶装置の等価回路図である。
【図７５】図２９の別の半導体記憶装置の等価回路図である。
【図７６】図７４の半導体記憶装置の読み出し時のタイミングチャートである。
【図７７】図７４の半導体記憶装置の書き込み時のタイミングチャートである。
【図７８】図７４の半導体記憶装置の消去時のタイミングチャートである。
【図７９】図７５の半導体記憶装置の読み出し時のタイミングチャートである。
【図８０】図７５の半導体記憶装置の書き込み時のタイミングチャートである。
【図８１】図７５の半導体記憶装置の消去時のタイミングチャートである。
【図８２】本発明の別の半導体記憶装置を示す平面図である。
【図８３】図８２の半導体記憶装置のＡ−Ａ’断面図である。
【図８４】図８３の半導体記憶装置のＢ−Ｂ’断面図である。
【図８５】図８３の半導体記憶装置のＣ−Ｃ’断面図である。
【図８６】図８２の半導体記憶装置のＣ−Ｃ’断面図である。
【図８７】本発明のさらに別の半導体記憶装置を示す平面図である。
【図８８】図８７の半導体記憶装置のＡ−Ａ’断面図である。
【図８９】図８７の別の半導体記憶装置のＡ−Ａ’断面図である。
【図９０】図８８の半導体記憶装置のＢ−Ｂ’断面図である。
【図９１】図８９の別の半導体記憶装置のＢ−Ｂ’断面図である。
【図９２】図８８の半導体記憶装置のＣ−Ｃ’断面図である。
【図９３】図８９の別の半導体記憶装置のＣ−Ｃ’断面図である。
【図９４】図８７の半導体記憶装置のＣ−Ｃ’断面図である。
【図９５】図８７の別の半導体記憶装置のＣ−Ｃ’断面図である。
【図９６】図８７の半導体記憶装置のＢ−Ｂ’断面図である。
【図９７】図８７の別の半導体記憶装置のＢ−Ｂ’断面図である。
【図９８】図８７のさらに別の半導体記憶装置のＢ−Ｂ’断面図である。
【図９９】図８７の半導体記憶装置の等価回路図である。
【図１００】図９９の半導体記憶装置の読み出し時のタイミングチャートである。
【図１０１】図９９の半導体記憶装置の書き込み時のタイミングチャートである。
【図１０２】図９９の半導体記憶装置の消去時のタイミングチャートである。
【図１０３】本発明の半導体記憶装置の製造方法を説明するための図２９の半導体記憶装置のＡ−Ａ’断面の概略工程図である。
【図１０４】図１０３のつづきの工程図である。
【図１０５】図１０４のつづきの工程図である。
【図１０６】図１０５のつづきの工程図である。
【図１０７】図１０６のつづきの工程図である。
【図１０８】図１０７のつづきの工程図である。
【図１０９】図１０８のつづきの工程図である。
【図１１０】図１０９のつづきの工程図である。
【図１１１】図１１０のつづきの工程図である。
【図１１２】図１１１のつづきの工程図である。
【図１１３】図１１２のつづきの工程図である。
【図１１４】図１１３のつづきの工程図である。
【図１１５】図１１４のつづきの工程図である。
【図１１６】図１１５のつづきの工程図である。
【図１１７】図１１６のつづきの工程図である。
【図１１８】図１１７のつづきの工程図である。
【図１１９】図１１８のつづきの工程図である。
【図１２０】図１０３のＢ−Ｂ’断面工程図である。
【図１２１】図１０４のＢ−Ｂ’断面工程図である。
【図１２２】図１０５のＢ−Ｂ’断面工程図である。
【図１２３】図１０６のＢ−Ｂ’断面工程図である。
【図１２４】図１０７のＢ−Ｂ’断面工程図である。
【図１２５】図１０８のＢ−Ｂ’断面工程図である。
【図１２６】図１０９のＢ−Ｂ’断面工程図である。
【図１２７】図１１０のＢ−Ｂ’断面工程図である。
【図１２８】図１１１のＢ−Ｂ’断面工程図である。
【図１２９】図１１２のＢ−Ｂ’断面工程図である。
【図１３０】図１１３のＢ−Ｂ’断面工程図である。
【図１３１】図１１４のＢ−Ｂ’断面工程図である。
【図１３２】図１１５のＢ−Ｂ’断面工程図である。
【図１３３】図１１６のＢ−Ｂ’断面工程図である。
【図１３４】図１１７のＢ−Ｂ’断面工程図である。
【図１３５】図１１８のＢ−Ｂ’断面工程図である。
【図１３６】図１１９のＢ−Ｂ’断面工程図である。
【図１３７】本発明の別の半導体記憶装置の製造方法を説明するための図８７の半導体記憶装置のＡ−Ａ’断面の概略工程図である。
【図１３８】図１３７のつづきの工程図である。
【図１３９】図１３８のつづきの工程図である。
【図１４０】図１３９のつづきの工程図である。
【図１４１】図１４０のつづきの工程図である。
【図１４２】図１４１のつづきの工程図である。
【図１４３】図１４２のつづきの工程図である。
【図１４４】図１３７のＢ−Ｂ’断面工程図である。
【図１４５】図１３８のＢ−Ｂ’断面工程図である。
【図１４６】図１３９のＢ−Ｂ’断面工程図である。
【図１４７】図１４０のＢ−Ｂ’断面工程図である。
【図１４８】図１４１のＢ−Ｂ’断面工程図である。
【図１４９】図１４２のＢ−Ｂ’断面工程図である。
【図１５０】図１４３のＢ−Ｂ’断面工程図である。
【図１５１】本発明のさらに別の半導体記憶装置の製造方法を説明するための図２９の半導体記憶装置のＡ−Ａ’断面の概略工程図である。
【図１５２】図１５１のＢ−Ｂ’断面工程図である。
【図１５３】従来例の半導体記憶装置の要部の概略断面図である。
【図１５４】従来例の別の半導体記憶装置の概略平面図である。
【図１５５】図１５５の半導体記憶装置のＡ−Ａ’断面図である。
【符号の説明】
１００ シリコン基板
１１０ 凸状半導体層
２１０、２５０〜２５４、４００、４１０、５１０、５２０ シリコン酸化膜
２１１、２１２、Ｒ１ レジスト
２２０、２３０、２３１、２３２、５３０ シリコン窒化膜
２４０〜２４３、５８０ 絶縁膜
５００、５０５ 制御ゲート
５５０ トンネル酸化膜
５６０ 多結晶シリコン膜
５７０、８００ 層間絶縁膜
７１０、７２０、７５０ 不純物拡散層
９１０〜９１７、９２０〜９２８、９５０、９６０、９７０ コンタクト
ＳＢ 選択ビット
Ｖｅ 高電圧
Ｖｍ 中間電圧
Ｖｐ 高電圧
Ｖｒ 電圧
ＷＬ ワード線
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷蓄積層と制御ゲートとを有するメモリ・トランジスタを用いた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野で用いられている。したがって、より安価で、大容量の不揮発性メモリに対する需要は非常に大きい。
【０００３】
しかし、半導体基板上にメモリセルを平面的に形成するいわゆるプレーナー型メモリの容量は、フォトリソグラフィー技術の解像限界である最小加工寸法（Ｆｅａｔｕｒｅ Ｓｉｚｅ）に律速される。このような状況下、フォトリソグラフィー技術の改善に依存することなく、次世代における集積度を達成させる技術として、メモリセルの多値化技術及び三次元化技術がそれぞれ要望されている。
【０００４】
メモリセルの多値化には大別するとメモリセルの閾値分布を３種類以上に設定する閾値制御型と、電荷を保持する領域を１メモリセル内において離散させ、各々の領域に独立して電荷を蓄積する電荷蓄積領域離散型とがある。前者の閾値制御型には、例えば、浮遊ゲート型があり、後者の電荷蓄積領域離散型には、例えばＮＲＯＭ型（例えば、特許文献１）や、分割浮遊ゲート型（例えば、非特許文献１及び特許文献２）等が知られている。
【０００５】
電荷蓄積領域離散型であるＮＲＯＭ型メモリセルを図１５３に示す。このメモリセルでは、電荷蓄積層が、酸化膜／窒化膜／酸化膜（ＯＮＯ膜）で形成されており、これによって、１つのメモリセルにおいて、２つの電荷を保持する領域が配置され、１メモリセルあたり２ビットの情報を記憶させることが可能となる。
【０００６】
また、電荷蓄積領域離散型である浮遊ゲート分割型のメモリセルを図１５４及び図１５５に示す。なお、図１５５は、図１５４におけるＣ−Ｄの断面を示す。このメモリセルでは、１つのメモリセルの浮遊ゲートを第一の浮遊ゲート７と第二の浮遊ゲート７ａに分割することにより、１メモリセルあたり２ビットの情報を記憶させることが可能となる。
このように、上記のいずれの多値化技術においても、プレーナー型メモリよりも大きな容量を同じ加工寸法において確保し、フォトリソグラフィー技術の解像限界による容量制限を克服している。
【０００７】
一方、メモリセルの三次元化の技術では、メモリセルを基板垂直方向に配置することにより、多値化技術と同様にプレーナー型メモリよりも大きな容量を同じ加工寸法において実現している。なお、この三次元化の技術では、電荷量制御に求められる精度はプレーナー型メモリと同等であり、基板垂直方向に配置するメモリ数を増加させることにより、さらなる容量増加を実現することができる。
【０００８】
【特許文献１】
特開２００１−７７２２０号公報
【非特許文献１】
Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ ２０００ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， Ｓｅｎｄａｉ， ２０００， ｐｐ．２８２−２８３
【特許文献２】
特許第２８７０４７８号公報
【０００９】
【発明が解決しようとする課題】
しかし、上述したメモリセルの多値化技術においては、閾値制御型では、１メモリセルに格納する情報量を多くすればする程、より高い精度での電荷量制御技術が必要になる。よって、動作速度の低下を招く。また電荷蓄積領域離散型では、１メモリセル当り２ビットを超えるデータは格納できないという課題がある。さらに、電荷蓄積領域離散型では、ビットライン、ソースラインをそれぞれ不純物拡散層で形成するため、平面的なセルアレイでは、製造工程における最小加工寸法のシュリンク又は製造工程におけるデザインルールのシュリンクに伴い各不純物拡散層間の距離が縮小し、パンチスルー現象を誘発する。これはスケーリングの妨げになり高集積化には適さない。
【００１０】
また、三次元化技術においては、メモリセルの積層する数を増加すればする程工程数が増大し、製造コストの上昇、製造期間の増加、歩留りの低下を招く。さらに製造されたメモリセルでは、各段毎の熱履歴の違いによるトンネル膜の膜質の違いや不純物拡散層のプロファイルの違いによるセル特性のばらつきを招くこととなる。
【００１１】
本発明の上記課題に鑑みなされたものであり、多値化による動作速度の低下、シュリンクによる弊害、三次元化によるセル特性のばらつき、製造コストの上昇、製造期間の増加、歩留まり低下、プロセス制御等の種々の問題を同時に解決し、大容量で安価な半導体記憶装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明によれば、第１導電型の半導体基板に形成された１以上の凸状半導体層表面に複数のメモリセルが形成された半導体記憶装置であって、
前記メモリセルが、電荷蓄積層、制御ゲート及び前記凸状半導体層の一部に形成された第２導電型の不純物拡散層から構成されてなり、かつ、前記制御ゲートが、所定方向に並列するメモリセルにおいて、それぞれ分離されて配置される半導体記憶装置が提供される。
【００１３】
また、本発明によれば、（ａ）第１導電型の半導体基板上に１以上の凸部を形成し、
（ｂ）（ｉ）該凸部の側面に、絶縁膜によるサイドウォールを形成する工程と、
（ｉｉ）該サイドウォールをマスクとして前記半導体基板を掘り下げる工程とを１回以上行って半導体基板上に階段状の凸状半導体層を形成し、
（ｃ）該凸状半導体層の側面を覆う絶縁膜のサイドウォールを形成し、
（ｄ）前記階段状の凸状半導体層の角部の一部又は全部に、絶縁膜のサイドウォールに対して自己整合的に第２導電型の不純物を導入し、
（ｅ）前記凸状半導体層の側面を覆う電荷蓄積層を形成し、
（ｆ）該電荷蓄積層を覆う第一の導電膜を形成することにより、
前記第１導電型の半導体基板に形成された１以上の凸状半導体層表面に、電荷蓄積層、制御ゲート及び前記凸状半導体層の一部に形成された第２導電型の不純物拡散層から構成される複数のメモリセルを形成する半導体記憶装置の製造方法が提供される。
【００１４】
さらに、本発明によれば、（ａ）第１導電型の半導体基板上に１以上の凸部を形成し、
（ｂ）（ｉ）該凸部の側面に、絶縁膜によるサイドウォールを形成する工程と、
（ｉｉ）該サイドウォールをマスクとして前記半導体基板を掘り下げる工程とを１回以上行って半導体基板上に階段状の凸状半導体層を形成し、
（ｅ）前記凸状半導体層の側面を覆う電荷蓄積層を形成し、
（ｆ）該電荷蓄積層を覆う第一の導電膜を形成し、
（ｇ）前記第一の導電膜を異方性エッチングにより、前記凸状半導体層の側面にサイドウォール状に加工することにより、
前記第１導電型の半導体基板に形成された１以上の凸状半導体層表面に、電荷蓄積層、制御ゲートから構成される複数のメモリセルを形成する半導体記憶装置の製造方法が提供される。
【００１５】
【発明の実施の形態】
以下に、本発明の半導体記憶装置及びその製造方法を、図面を参照して詳細に説明する。
実施の形態例１：半導体記憶装置
図１は本発明の半導体記憶装置におけるメモリアレイを示す平面図である。
図２〜図１０は図１のＡ−Ａ’の断面図である。また、図１１〜図１９はそれぞれ図２〜図１０のＢ−Ｂ’の断面図であり、図２０〜図２８はそれぞれ図２〜図１０のＣ−Ｃ’の断面図である。
【００１６】
このメモリアレイは、例えば、図２、図１１及び図２０に示したように、ｐ型シリコン基板１００に対し、水平方向の断面形状が帯状の凸状半導体層１１０が平行に、少なくとも１以上配置されている。
１つのメモリセルは、凸状半導体層１１０の１面を活性領域面とし、この活性領域面に、酸化膜／窒化膜／酸化膜（例えば、シリコン酸化膜５２０／シリコン窒化膜５３０／シリコン酸化膜５１０のいわゆるＯＮＯ膜）からなる電荷蓄積層を介して制御ゲート５００が形成され、さらに、凸状半導体層１１０の上面に形成された不純物拡散層７２０と、凸状半導体層１１０間の半導体基板としてシリコン基板１００表面に形成された不純物拡散層７１０とにより構成されている。
【００１７】
メモリセルは、凸状半導体層１１０の上面に形成された不純物拡散層７２０と、シリコン体基板１００表面に形成された不純物拡散層７１０とを介して複数個直列に配置しており、制御ゲート５００は、メモリセルの直列接続方向に平行して、連続的に形成されている。また、不純物拡散層７１０、７２０上には、少なくとも１以上の素子分離膜であるシリコン酸化膜４００が形成され、各メモリセルの間に挟まれている。
【００１８】
図３、図１２及び図２１は、凸状半導体層１１０のシリコン基板１００に対する水平方向の断面積が、シリコン基板１００よりシリコン基板垂直方向に遠ざかるにつれて、段階的又は連続的に小さくなる場合、図４、図１３及び図２２は、段階的又は連続的に小さくなり、凸状半導体層１１０の上部が鋭角をなす２面で形成されている場合の一例を示す。
【００１９】
図５、図１４及び図２３は、凸状半導体層１１０のシリコン基板１００に対する水平方向の断面積が、シリコン基板１００よりシリコン基板垂直方向に遠ざかるにつれて、段階的又は連続的に大きくなる場合の一例を示す。
図６、図１５及び図２４は、凸状半導体層１１０の上部が曲面で形成されている場合の一例を示す。
【００２０】
図７、図１６及び図２５は、凸状半導体層１１０の電荷蓄積層及び制御ゲートからなるメモリセルを形成する面が窪みを有する場合、図８、図１７及び図２６は、凸部を有する場合の一例を示す。なお、窪み及び凸部の形状及び深さは、所望のメモリセルとしての機能を有する限り、限定されない。
図９、図１８及び図２７は、図２、図１１及び図２０に対し、電荷蓄積層を構成するシリコン酸化膜５２０、シリコン窒化膜５３０、シリコン酸化膜５１０及び制御ゲート５００の膜厚が異なる場合の一例を示す。
【００２１】
図９に示したｄ１、ｄ２、ｄ３及びｄ４は、それぞれシリコン酸化膜５２０、シリコン窒化膜５３０、シリコン酸化膜５１０及び制御ゲート５００の膜厚を示しており、ｄ１≠ｄ２≠ｄ３≠ｄ４である。なお、各膜厚はメモリセルとしての所望の機能を有することが可能ならば、その大小関係は限定されず、各膜厚の２以上が等しくてもよい。
図１０、図１９及び図２８は、図２、図１１及び図２０に対し、凸状半導体層１１０に３個のメモリセルを有する場合の一例を示す。なお、１段の段差を有する凸状半導体層に対して、メモリセルの数は、少なくとも２以上であれば、図１０に示したように、３以上であってもよい。
【００２２】
実施の形態例２：半導体記憶装置
図２９は本発明の半導体記憶装置におけるメモリアレイを示す平面図であり、図３０はメモリアレイの斜視図である。また、図２９に示すメモリアレイの等価回路図を図７４及び図７５に示す。
図３１〜図４３は図１のＡ−Ａ’の断面図である。また、図２２〜図４１、図６４及び６５はそれぞれ図２〜図２１、図６２〜図６３のＢ−Ｂ’の断面図であり、図４２〜図６１、図６６及び６７はそれぞれ図２〜図２１、図６２〜図６３のＣ−Ｃ’の断面図である。
【００２３】
このメモリアレイは、例えば、図３１、図４４及び図５７に示したように、ｐ型シリコン基板１００に対し、水平方向の断面形状が帯状で、４段の段差を有する凸状半導体層１１０が平行に、少なくとも１以上配置されている以外は、実質的に実施の形態１のメモリアレイと同様である。なお、段差は、所望の機能を有するメモリセルの形成が可能な限り、限定されない。
図３２、図４５及び図５８は、凸状半導体層１１０の各段の高さが異なる場合の一例を示す。
【００２４】
図３３、図４６及び図５９は、凸状半導体層の各段の幅が異なる場合の一例を示す。図３３に示したＳ１及びＳ２はそれぞれ階段の幅を表し、Ｓ１≠Ｓ２である。なお、各段の幅はメモリセルとしての所望の機能を有することが可能ならば、その大小関係は限定されず、各段の幅の２以上が等しくてもよい。
図３４、図４７及び図６０は凸状半導体層１１０の各段の高さがずれた場合の一例を示す。
【００２５】
図３５、図４８及び図６１は、メモリセルの制御ゲート５００が凸状半導体層１１０の最もシリコン基板１００に近い段の角部の高さまで埋め込まれた一例を示し、図３６、図４９及び図６２は、メモリセルの制御ゲート５００が凸状半導体層１１０のすべてを埋め込んだ場合の一例である。なお、制御ゲート５００の凸状半導体層１１０に対する埋め込み深さは、メモリセルが所望の機能を有する限り、限定されない。
【００２６】
図３７、図５０及び図６３は、メモリセルの制御ゲート５０５が金属で形成された場合の一例である。ここで、制御ゲート５０５の材料としては、例えばアルミニウム、タングステン又は銅等の元素を含む金属又は合金等が挙げられる。制御ゲートに金属を用いることにより、ワード線の抵抗の低減が可能となり、配線遅延等の抑制が可能となる。
【００２７】
図３８、図５１及び図６４は、シリコン酸化膜５２０／シリコン窒化膜５３０／シリコン酸化膜５１０で形成された電荷蓄積層が、凸状半導体層１１０の各段の幅よりも大きくなる場合の一例を示す。電荷蓄積層の膜厚は、電荷蓄積層が電荷状態を状況に応じて保持及び変化させることが可能であれば、限定されない。また、シリコン酸化膜５２０、シリコン窒化膜５３０、シリコン酸化膜５１０及び制御ゲート５００の各膜厚は、所望のメモリセルの機能を有する限り、各段で同一でも異なっていてもよい。
【００２８】
図３９、図５２及び図６５は、電荷蓄積層として浮遊ゲートを有する。つまり、凸状半導体層１１０の活性領域面に、トンネル酸化膜５５０を介して、浮遊ゲートである多結晶シリコン膜５６０が配置され、さらにその多結晶シリコン膜５６０の少なくとも一部に層間絶縁膜５７０、例えば、ＯＮＯ膜を介して制御ゲート５００が配置されている。この構造においては、浮遊ゲートとなる多結晶シリコンを複数個、例えば、少なくとも２以上の領域に分割することで、メモリセルの多値化が可能となる。なお、メモリセルの多値化は、閾値分布を３種類以上に設定することで、メモリセルの多値化を行ってもよい。
【００２９】
図４０、図５３及び図６６は、電荷蓄積層として少なくとも１以上のナノクリスタルシリコンを含む絶縁膜５８０を有し、制御ゲート５００が配置された場合の一例を示す。電荷蓄積層にナノクリスタルを含む絶縁膜５８０を用いた構造では、所望のメモリセルの機能が得られれば、絶縁膜中のナノクリスタルシリコンの分布は限定されないが、絶縁膜中にほぼ均一に分布していることが好ましい。
図４１、図５４及び図６７は、素子分離膜であるシリコン酸化膜４００上に、ワード線方向、例えば凸状半導体層１１０の延設方向と直交する方向に平行して、シリコン窒化膜５３０及びシリコン酸化膜５１０が形成されている場合の一例を示す。
【００３０】
図４２、図５５及び図６８は、不純物拡散層７１０、７２０及び凸状半導体層１１０の延設方向（ビット線方向）に平行して、シリコン窒化膜５３０及びシリコン酸化膜５１０が形成されている場合の一例を示す。
図４３、図５６及び図６９は、凸状半導体層１１０に形成された不純物拡散層７２０及びシリコン基板１００に形成された不純物拡散層７１０が、電荷蓄積層に対しオフセット構造を有する場合の一例である。
【００３１】
また、本発明の半導体記憶装置においては、電荷蓄積層を形成する凸状半導体層の少なくとも一つの活性領域面に（１００）面等の結晶面方位を用いることにより、他の面方位を用いた場合に比べ、電子の移動度が大きく、界面準位密度が小さいことにより、駆動電力を増加させることができ、高速動作を実現することができる。
【００３２】
図２９のメモリアレイは、図２９のＢ−Ｂ’の断面図である図７０及び図７１に示すように、ビット線となる不純物拡散層７２０、７１０に対して、コンタクトを有する。つまり、図７０に示すように、コンタクト９１０〜９１２は、凸状半導体層１１０の段差の平面部に接続されていてもよいし、図７１に示すように、その一部が段差の角部に形成されていてもよい。また、図７２に示すように、凸状半導体層１１０の段差を含む表面に絶縁膜２４０を配置して、コンタクトが、定めた不純物拡散層以外の領域又は電極と短絡するのを防止してもよい。絶縁膜２４０は、層間絶縁膜８００と異なる材料であれば限定されないが、絶縁膜２４０をエッチングストッパーとして用いるために、層間絶縁膜８００との選択比が大きい材料が好ましい。例えば、層間絶縁膜８００にシリコン酸化膜、絶縁膜２４０にシリコン窒化膜を用い、エッチング条件を調整することにより、コンタクト形成時に、層間絶縁膜８００とシリコン窒化膜との選択比を所望の値に設定することができる。
【００３３】
図７３は、階段構造を有する凸状半導体層の側面に、絶縁膜２４１によるサイドウォールが形成された場合の一例を示す。絶縁膜２４１は、コンタクト形成時のストッパーとして用いるために、層間絶縁膜８００とは異なる材料であることが適当であり、層間絶縁膜８００との選択比が大きい材料が好ましい。
【００３４】
図２９のメモリアレイは、図７４及び図７５に示すように、並列するメモリセルの制御ゲート５００は、メモリセルの直列接続方向に平行に接続されてワード線（ＷＬ（ｎ），ＷＬ（ｎ＋１），…） （ｎは整数）を構成する。また、並列するメモリセルの不純物拡散層はメモリセルの直列接続方向の直交する方向に接続されて、ビット線（ＢＬ（ｎ），ＢＬ（ｎ＋１），…）を構成する。ビット線の少なくとも一方の端部には、選択トランジスタを有し、並列するメモリセルと接続するように配置される構造となることが望ましい。
このような半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、メモリセルの動作原理について説明する。
【００３５】
まず、ＯＮＯ膜からなる電荷蓄積層を有し、第一の電極として制御ゲートを備えるメモリセルを有する半導体記憶装置の読出しの一例を説明する。
凸状半導体層がｐ型半導体で形成される場合、例えば、図７４に示す選択ビットＳＢを読み出すには、図７６のタイミングチャートに示したように、ＢＬ（ｎ）に読出し電圧Ｖｒ、例えば１．５Ｖを印加し、ＢＬ（ｎ−１）に基準電圧、例えば０Ｖを印加する。ＢＬ（ｎ−２）〜ＢＬ（ｎ−ｍ−２）は、ＢＬ（ｎ−１）と同電位とし、ＢＬ（ｎ＋１）〜ＢＬ（ｎ＋１０）は、ＢＬ（ｎ）と同電位とする。択ビットのワード線ＷＬ（ｎ）にはＶｃｃ、例えば３Ｖを印加し、非選択ビットのワード線ＷＬ（ｍ）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。これにより、電流の有無によって、選択ビットの”０”、”１”の判定が可能となる。
【００３６】
なお、選択ビットと異なるビットの読出し（後述する読出し、書き込み）においても、上述の読出方法（後述する読出し、書き込み方法）により、”０”、”１”の判定（データの書き込み）が可能である。また、上述の読出し（後述する読出し、書き込み及び消去）は、電荷蓄積層がＯＮＯ膜からなるメモリセルに限らず、多結晶シリコン、ナノクリスタルシリコン等で形成されたメモリセルの場合でも可能である。
次に、ホットエレクトロン注入による書込の一例を説明する。
【００３７】
例えば、凸状半導体層がｐ型半導体で形成される場合、例えば、図７４示す選択ビットに書込みを行うには、図７７のタイミングチャートに示したように、ＢＬ（ｎ）に基準電圧、例えば０Ｖを印加し、ＢＬ（ｎ−１）に中間電圧Ｖｍ、例えば４．５Ｖを印加する。ＢＬ（ｎ−２）〜ＢＬ（ｎ−ｍ−２）は、ＢＬ（ｎ−１）と同電位とし、ＢＬ（ｎ＋１）〜ＢＬ（ｎ＋１０）は、ＢＬ（ｎ）と同電位とする。選択ビットのワード線であるＷＬ（ｎ）には高電圧Ｖｐ、例えば９Ｖを印加し、非選択ビットのワード線であるＷＬ（ｍ）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃ、例えば３Ｖを印加する。これにより、データ書込みが可能となる。
【００３８】
なお、電荷蓄積層の電荷の状態を変化させる手段は、ホットエレクトロン注入に限らず、電荷蓄積層の電荷の状態を変化させることが可能ならば、その手段は限定されず、例えば、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング電流（以下Ｆ−Ｎトンネル電流と称す）、ダイレクトトンネル電流、プールフレンケル電流等を用いてもよい。さらに、上述の書込みは、電子を電荷蓄積層に注入することに限らず、電子を電荷蓄積層から放出する又は正孔を電荷蓄積層に注入することで行ってもよく、その場合、例えばホットホール注入、Ｆ−Ｎトンネル電流、ダイレクトトンネル電流、プールフレンケル電流等を用いて行うことが可能となる。このことは、後述する書込みにおいても、同様である。
【００３９】
さらに、ホットホール注入による消去の一例を説明する。
例えば、凸状半導体層がｐ型半導体で形成される場合、例えば、図７４に示す全メモリセルの一括消去を行うには、図７８のタイミングチャートに示したように、ＢＬ（ｎ−ｍ−２）、ＢＬ（ｎ−ｍ）、ＢＬ（ｎ−８）、ＢＬ（ｎ−６）、ＢＬ（ｎ−４）、ＢＬ（ｎ−２）、ＢＬ（ｎ）、ＢＬ（ｎ＋２）、ＢＬ（ｎ＋４）、ＢＬ（ｎ＋６）、ＢＬ（ｎ＋８）及びＢＬ（ｎ＋１０）に高電圧Ｖｅ、例えば９Ｖを印加し、ＢＬ（ｎ−ｍ−１）、ＢＬ（ｎ−ｍ＋１）、ＢＬ（ｎ−９）、ＢＬ（ｎ−７）、ＢＬ（ｎ−５）、ＢＬ（ｎ−３）、ＢＬ（ｎ−１）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋３）、ＢＬ（ｎ＋５）、ＢＬ（ｎ＋７）及びＢＬ（ｎ＋９）にＶｃｃ、例えば３Ｖを印加し、ＷＬ（ｎ）及びＷＬ（ｍ）には基準電圧、例えば０Ｖを印加する。ＳＧ１及びＳＧ２にはＶｃｃを印加する。
【００４０】
次に、ＢＬ（ｎ−ｍ−２）、ＢＬ（ｎ−ｍ）、ＢＬ（ｎ−８）、ＢＬ（ｎ−６）、ＢＬ（ｎ−４）、ＢＬ（ｎ−２）、ＢＬ（ｎ）、ＢＬ（ｎ＋２）、ＢＬ（ｎ＋４）、ＢＬ（ｎ＋６）、ＢＬ（ｎ＋８）及びＢＬ（ｎ＋１０）にＶｃｃを印加し、ＢＬ（ｎ−ｍ−１）、ＢＬ（ｎ−ｍ＋１）、ＢＬ（ｎ−９）、ＢＬ（ｎ−７）、ＢＬ（ｎ−５）、ＢＬ（ｎ−３）、ＢＬ（ｎ−１）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋３）、ＢＬ（ｎ＋５）、ＢＬ（ｎ＋７）及びＢＬ（ｎ＋９）に高電圧Ｖｅを印加し、ＷＬ（ｎ）及びＷＬ（ｍ）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。これにより、データの消去が可能となる。
【００４１】
なお、消去にはワード線に高電圧を印加し、ビットラインを基準電位又は基板を基準電位とし、ビットラインをフローティングとすることにより、Ｆ−Ｎトンネル電流を用いてもよいし、電荷蓄積層の電荷状態を変化させることが可能ならば、その手段は限定されず、例えば、ダイレクトトンネル電流、プールフレンケル電流等を用いてもよい。また、上述した消去は、電子を電荷蓄積層から放出する又は正孔を電荷蓄積層に注入することに限らず、電子を電荷蓄積層に注入することによって行ってもよく、その場合、例えばホットエレクトロン注入、Ｆ−Ｎトンネル電流、ダイレクトトンネル電流、プールフレンケル電流等を用いて行うことが可能となる。このことは、後述する消去においても、同様である。
【００４２】
また、図２９のメモリセルアレイにおいて、各メモリセルが図４３等に示されるように、凸状半導体層１１０に形成された不純物拡散層７２０及びシリコン基板１００に形成された不純物拡散層７１０が電荷蓄積層に対しオフセット構造を有する半導体記憶装置の読出しの一例を説明する。
【００４３】
凸状半導体層がｐ型半導体で形成される場合、例えば、図７５に示す選択ビットＳＢを読み出すには、図７９のタイミングチャートに示したように、選択セルのドレインとなるＢＬ（ｎ）に読出し電圧Ｖｒ、例えば１．５Ｖを印加し、選択セルのソースとなるＢＬ（ｎ−１）に基準電圧、例えば０Ｖを印加する。ＢＬ（ｎ＋１）〜ＢＬ（ｎ＋１０）及びＢＬ（ｎ−２）〜ＢＬ（ｎ−ｍ−２）には基準電圧を印加し、選択ビットのワード線ＷＬ（ｎ）にはＶｃｃ、例えば３Ｖを印加し、非選択ビットのワード線ＷＬ（ｍ）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。これにより、電流の有無によって、選択ビットの”０”、”１”の判定が可能となる。
このように、選択セルのドレインとなるビット線に読出し電圧Ｖｒを印加し、その他のビット線を基準電位とすることで、低消費電力化が可能となる。
次に、ホットエレクトロン注入による書込みの一例を説明する。
【００４４】
例えば、凸状半導体層がｐ型半導体で形成される場合、例えば、図７５に示す選択ビットに書込みを行うには、図８０のタイミングチャートに示すように、ＢＬ（ｎ）に基準電圧、例えば０Ｖを印加し、ＢＬ（ｎ−１）に中間電圧Ｖｍ、例えば４．５Ｖを印加する。ＢＬ（ｎ−２）〜ＢＬ（ｎ−ｍ−２）には、中間電圧Ｖｍ’、例えば４．５Ｖを印加し、ＢＬ（ｎ＋１）〜ＢＬ（ｎ＋１０）は、ＢＬ（ｎ）と同電圧とし、選択ビットのワード線であるＷＬ（ｎ）には高電圧Ｖｐ、例えば９Ｖを印加し、非選択ビットのワード線であるＷＬ（ｍ）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃ、例えば３Ｖを印加する。これにより、データ書込みが可能となる。
次いで、ホットホール注入による消去の一例を説明する。
【００４５】
例えば、凸状半導体層がｐ型半導体で形成される場合、例えば、図７５に示す全メモリセルの一括消去を行うには、図８１のタイミングチャートに示す代０うに、ＢＬ（ｎ−ｍ−２）、ＢＬ（ｎ−ｍ）、ＢＬ（ｎ−８）、ＢＬ（ｎ−６）、ＢＬ（ｎ−４）、ＢＬ（ｎ−２）、ＢＬ（ｎ）、ＢＬ（ｎ＋２）、ＢＬ（ｎ＋４）、ＢＬ（ｎ＋６）、ＢＬ（ｎ＋８）及びＢＬ（ｎ＋１０）に高電圧Ｖｅ、例えば９Ｖを印加し、ＢＬ（ｎ−ｍ−１）、ＢＬ（ｎ−ｍ＋１）、ＢＬ（ｎ−９）、ＢＬ（ｎ−７）、ＢＬ（ｎ−５）、ＢＬ（ｎ−３）、ＢＬ（ｎ−１）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋３）、ＢＬ（ｎ＋５）、ＢＬ（ｎ＋７）及びＢＬ（ｎ＋９）にＶｃｃ、例えば３Ｖを印加し、ＷＬ（ｎ）及びＷＬ（ｍ）には基準電圧、例えば０Ｖを印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。
【００４６】
次に、ＢＬ（ｎ−ｍ−２）、ＢＬ（ｎ−ｍ）、ＢＬ（ｎ−８）、ＢＬ（ｎ−６）、ＢＬ（ｎ−４）、ＢＬ（ｎ−２）、ＢＬ（ｎ）、ＢＬ（ｎ＋２）、ＢＬ（ｎ＋４）、ＢＬ（ｎ＋６）、ＢＬ（ｎ＋８）及びＢＬ（ｎ＋１０）にＶｃｃを印加し、ＢＬ（ｎ−ｍ−１）、ＢＬ（ｎ−ｍ＋１）、ＢＬ（ｎ−９）、ＢＬ（ｎ−７）、ＢＬ（ｎ−５）、ＢＬ（ｎ−３）、ＢＬ（ｎ−１）、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋３）、ＢＬ（ｎ＋５）、ＢＬ（ｎ＋７）及びＢＬ（ｎ＋９）に高電圧Ｖｅを印加し、ＷＬ（ｎ）及びＷＬ（ｍ）に基準電圧を印加し、ＳＧ１及びＳＧ２にＶｃｃを印加する。これにより、データの消去が可能となる。
【００４７】
実施の形態３：半導体記憶装置
図８２は本発明の半導体記憶装置におけるメモリアレイを示す平面図である。
図８３及び図８６は、それぞれ図８２のＡ−Ａ’及びＣ−Ｃ’の断面図である。また、図８４及び図８５は、それぞれ図８３のＢ−Ｂ’及びＣ−Ｃ’の断面図である。
このメモリアレイは、例えば、図８３〜８６に示したように、ｐ型シリコン基板１００に対し、水平方向の断面形状が帯状の凸状半導体層１１０が平行に、少なくとも１以上配置されている。
【００４８】
１つのメモリセルは、凸状半導体層１１０の１面を活性領域面とし、この活性領域面に、シリコン酸化膜５２０／シリコン窒化膜５３０／シリコン酸化膜５１０（ＯＮＯ膜）からなる電荷蓄積層を介して制御ゲート５００が形成され、さらに、凸状半導体層１１０の上面に形成された不純物拡散層７５０により構成されている。
【００４９】
メモリセルは、凸状半導体層１１０の上面に形成された不純物拡散層７５０を介して、凸状半導体層１１０の延設方向に平行に、複数個直列に配置しており、制御ゲート５００は、凸状半導体層１１０の延設方向に平行に形成されている。不純物拡散層７５０上には素子分離膜としてシリコン酸化膜４１０が形成されている。また、メモリセルの直列接続方向に対して直交する方向のメモリセルの間には、少なくとも１以上の素子分離膜としてシリコン酸化膜４１０が形成されている。
【００５０】
実施の形態例４：半導体記憶装置
図８７は本発明の半導体記憶装置におけるメモリアレイを示す平面図であり、図８７に示すメモリアレイの等価回路図を図９９に示す。
図８８〜図８９及び図９４〜図９５は、それぞれ図８７のＡ−Ａ’及びＣ−Ｃ’の断面図である。また、図９０〜図９１及び図９２〜図９３は、それぞれ図８８〜図８９のＢ−Ｂ’及びＣ−Ｃ’の断面図である。
【００５１】
このメモリアレイは、例えば、図８８から図８９に示したように、ｐ型シリコン基板１００に対し、水平方向の断面形状が帯状で、４段の段差を有する凸状半導体層１１０が平行に、少なくとも１以上配置されている以外は、実質的に実施の形態３のメモリアレイと同様である。なお、段差は、所望の機能を有するメモリセルの形成が可能な限り、限定されない。
【００５２】
図８８は、制御ゲート５００が、凸状半導体層１１０の各段の幅と同等か、小さい場合の一例を示す。
図８９及び図３２３ｂ及び図３２３ｃ及び図３２３ｄは、制御ゲート５００が、凸状半導体層１１０の各段の幅よりも大きくなる場合の一例を示している。なお、制御ゲート５００の膜厚は、所望のメモリセルの機能を有する限り、限定されない。
なお、上記実施の形態では、所望のメモリセルの機能を有する限り、それぞれの構成要件を種々組み合わせてもよい。
【００５３】
図８７のメモリアレイは、図８７のＢ−Ｂ’の断面図である図９６に示すように、ワード線となる制御ゲート５００に対して、コンタクト９２５〜９２８が接続されている。また、図９７に示すように、凸状半導体層１１０の段差を含む表面に絶縁膜２４２を配置して、コンタクトが、定めた不純物拡散層以外の領域又は電極と短絡するのを防止してもよい。絶縁膜２４２は、上述した絶縁膜２４０と同様に構成することができる。図９８は、階段構造を有する凸状半導体層の側面に、絶縁膜２４３によるサイドウォールが形成された場合の一例を示す。絶縁膜２４３も、絶縁膜２４０と同様に構成することができる。
【００５４】
図８７のメモリアレイは、図９９に示すように、並列するメモリセルの制御ゲート５００は、メモリセルの直列接続方向に平行に接続されてワード線（ＷＬ（ｎ），ＷＬ（ｎ＋１），…） （ｎは整数）を構成する。また、並列するメモリセルの不純物拡散層はメモリセルの直列接続方向の直交する方向に接続されて、ビット線（ＢＬ（ｎ），ＢＬ（ｎ＋１），…）を構成する。ビット線の少なくとも一方の端部には、選択トランジスタを有し、並列するメモリセルと接続するように配置される構造となることが望ましい。
このような半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、メモリセルの動作原理について説明する。
【００５５】
まず、ＯＮＯ膜からなる電荷蓄積層を有し、第一の電極として制御ゲートを備えるメモリセルを有する半導体記憶装置の読出しの一例を説明する。
凸状半導体層がｐ型半導体で形成される場合、例えば、図９９に示す選択ビットＳＢを読み出すには、図１００のタイミングチャートに示すように、ＢＬ（ｎ）に読出し電圧Ｖｒ、例えば１．５Ｖを印加し、ＢＬ（ｎ＋１）に基準電圧、例えば０Ｖを印加し、ＢＬ（ｍ）及びＢＬ（ｍ−１）はＢＬ（ｎ＋１）と同電位とし、選択ビットのワード線であるＷＬ（ｎ）にはＶｃｃ、例えば３Ｖを印加し、非選択ビットのワード線であるＷＬ（ｎ−１）〜ＷＬ（ｎ−ｍ−３）及びＷＬ（ｎ＋１）〜ＷＬ（ｎ＋１３）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。これにより、電流の有無によって、選択ビットの”０”、”１”の判定が可能となる。
次に、ホットエレクトロン注入による書込の一例を説明する。
【００５６】
例えば、凸状半導体層がｐ型半導体で形成される場合、例えば、図９９示す選択ビットに書込みを行うには、図１０１のタイミングチャートに示すように、ＢＬ（ｎ）に基準電圧、例えば０Ｖを印加し、ＢＬ（ｎ＋１）に中間電圧Ｖｍ、例えば４．５Ｖを印加し、ＢＬ（ｍ）及びＢＬ（ｍ−１）は、ＢＬ（ｎ＋１）と同電位とし選択ビットのワード線であるＷＬ（ｎ）には高電圧Ｖｐ、例えば９Ｖを印加し、非選択ビットのワード線であるＷＬ（ｎ−１）〜ＷＬ（ｎ−ｍ−３）及びＷＬ（ｎ＋１）〜ＷＬ（ｎ＋１３）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃ、例えば３Ｖを印加する。これにより、データ書込みが可能となる。
さらに、ホットホール注入による消去動作の一例を説明する。
【００５７】
例えば、凸状半導体層がｐ型半導体で形成される場合、図９９に示す全メモリセルの一括消去を行うには、図１０２のタイミングチャートに示すように、ＢＬ（ｎ）及びＢＬ（ｍ−１）に高電圧Ｖｅ、例えば９Ｖを印加し、ＢＬ（ｎ＋１）及びＢＬ（ｍ）にＶｃｃ、例えば３Ｖを印加し、ＷＬ（ｎ−ｍ−３）〜ＷＬ（ｎ＋１３）には基準電圧、例えば０Ｖを印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。
次に、ＢＬ（ｎ）及びＢＬ（ｍ−１）にＶｃｃを印加し、ＢＬ（ｎ＋１）及びＢＬ（ｍ）に高電圧Ｖｅを印加し、ＷＬ（ｎ−ｍ−３）〜ＷＬ（ｎ＋１３）には基準電圧を印加し、ＳＧ１及びＳＧ２にはＶｃｃを印加する。これにより、データの消去が可能となる。
【００５８】
実施の形態５：半導体記憶装置の製造方法
この実施の形態における半導体記憶装置の製造方法は、半導体基板を、例えば少なくとも１以上の段を有するウォール状に加工することで凸状半導体層を形成し、この凸状半導体層の少なくとも１以上の面を活性領域面とし、この凸状半導体層上部の一部又は全部及び半導体基板上に不純物拡散層を自己整合で形成し、各活性領域面に、ＯＮＯ膜からなる電荷蓄積層を同時に形成し、メモリセルの直列接続方向に平行に接続される制御ゲート（ワードライン）を形成して、メモリセルをマトリクス状に配置する方法である。なお、以下においては、フォトレジストを塗布及び除去する工程は簡単に説明する。また、図１０３〜図１１９は、図２９に示すメモリアレイのＡ−Ａ’断面図であり、図１２０〜図１３６は、それぞれ図１０３〜図１１９のＢ−Ｂ’断面図である。
【００５９】
まず、半導体基板として、ｐ型のシリコン基板１００の表面に、マスク層となる第一の絶縁膜として、シリコン酸化膜２１０を２００〜２０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングによりシリコン酸化膜２１０をエッチングする（図１０３及び図１２０）。第一の絶縁膜は、シリコン基板の反応性エッチング時においてエッチングされない又はエッチング速度がシリコンより遅い材料であれば特に限定されず、シリコン窒化膜等の絶縁膜、導電膜の単層又は積層膜でもよい。
【００６０】
得られたシリコン酸化膜２１０をマスクに用いて、反応性イオンエッチングによりシリコン基板１００を５０〜５０００ｎｍエッチングし、その後シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となるシリコン酸化膜２５０を５〜１００ｎｍ形成する（図１０４及び図１２１）。
【００６１】
次に、第三の絶縁膜としてシリコン窒化膜２３０を１０〜１０００ｎｍ堆積し、その後、異方性エッチングによりシリコン窒化膜２３０を、シリコン酸化膜２１０及びウォール状に加工されたシリコン基板１００の側面に、シリコン酸化膜２５０を介してサイドウォール状に配置する（図１０５及び図１２２）。
【００６２】
続いて、シリコン窒化膜２３０をマスクにして、反応性イオンエッチングによりシリコン酸化膜２５０をエッチング除去し、続いて露出したシリコン基板１００を５０〜５０００ｎｍエッチングすることで、シリコン基板１００をウォール状に加工する。その後、シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となるシリコン酸化膜２５１を５〜１００ｎｍ形成する（図１０６及び図１２３）。
【００６３】
次に、第三の絶縁膜としてシリコン窒化膜２３１を１０〜１０００ｎｍ堆積し、その後、異方性エッチングによりシリコン窒化膜２３１を、シリコン酸化膜２１０、シリコン窒化膜２３０及びウォール状に加工されたシリコン基板１００の側面に、シリコン酸化膜２５１を介してサイドウォール状に配置する。
【００６４】
続いて、シリコン窒化膜２３１をマスクにして、反応性イオンエッチングによりシリコン酸化膜２５１をエッチング除去し、続いて露出したシリコン基板１００を５０〜５０００ｎｍエッチングすることで、シリコン基板１００をウォール状に加工する。その後、シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となるシリコン酸化膜２５２を５〜１００ｎｍ形成する（図１０７及び図１２４）。
【００６５】
次に、第三の絶縁膜としてシリコン窒化膜２３２を１０〜１０００ｎｍ堆積し、その後、異方性エッチングによりシリコン窒化膜２３２を、シリコン酸化膜２１０、シリコン窒化膜２３１及びウォール状に加工されたシリコン基板１００の側面に、シリコン酸化膜２５２を介してサイドウォール状に配置する。
【００６６】
続いて、シリコン窒化膜２３２をマスクにして、反応性イオンエッチングによりシリコン酸化膜２５２をエッチング除去し、続いて露出したシリコン基板１００を５０〜５０００ｎｍエッチングすることで、シリコン基板１００をウォール状に加工する。
以上の工程により、シリコン基板１００は、段を有するウォール状をなして複数の凸状半導体層１１０に分離される。
【００６７】
その後、シリコン基板１００の露出部に対し熱酸化することで、第二の絶縁膜としてシリコン酸化膜２５３を５〜１００ｎｍ形成する（図１０８及び図１２５）。なお、第二の絶縁膜は、ＣＶＤ法等により形成してもよいし、シリコン窒化膜等の絶縁膜の単層又は積層層でもよい。また、第二の絶縁膜であるシリコン酸化膜２５３は、必ずしも形成しなくてもよい。
続いて、等方性エッチングによりシリコン窒化膜２３０、２３１、２３２、シリコン酸化膜２５０、２５１、２５２、２５３を選択的に除去する（図１０９及び図１２６）。
【００６８】
得られたシリコン基板１００を熱酸化して、第四の絶縁膜としてシリコン酸化膜２５４を５〜１００ｎｍ形成し、その上に、第五の絶縁膜として、シリコン窒化膜２２０を１０〜１０００ｎｍ堆積する（図１１０及び図１２７）。
その後、異方性エッチングによりシリコン窒化膜２２０を、ウォール状に加工されたシリコン基板１００の側面にサイドウォール状に配置する（図１１１及び図１２８）。
【００６９】
続いて、凸状半導体層１１０の上部の一部又は全部及び角部及びシリコン基板１００に対し、不純物導入を行い、ｎ型の不純物拡散層７２０、７１０を形成する（図１１２及び図１２９）。この不純物導入は、０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、砒素又は燐を１×１０１２〜１×１０１７／ｃｍ２程度のドーズでイオン注入することにより行うことができる。
【００７０】
その後、凸状半導体層１１０の上部の一部又は全部及び角部及びシリコン基板１００表面に、熱酸化法により、素子分離膜として第六の絶縁膜であるシリコン酸化膜４００を１０〜５００ｎｍ形成する（図１１３及び図１３０）。なお、素子分離膜はＣＶＤ法等のどのような方法により形成してもよい。
【００７１】
次に、等方性エッチングによりシリコン窒化膜２２０を選択的に除去する（図１１４及び図１３１）。必要に応じて斜めイオン注入を利用して各凸状半導体層１１０の側面にチャネルイオン注入を行う。このチャネルイオン注入は、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、硼素１×１０１１〜１×１０１３／ｃｍ２程度のドーズで行うことができる。チャネルイオン注入は、表面不純物濃度を均一にするために、凸状半導体層１１０の多方向から行うことが好ましい。チャネルイオン注入に代えて、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、凸状半導体層１１０への不純物の導入は、凸状半導体層１１０を形成する前に行ってもよく、その不純物濃度分布がこれらの方法と同等であれば、その手段や時期は限定されない。
【００７２】
続いて、熱酸化法を用いて各凸状半導体層１１０の周囲に、１０ｎｍ程度のトンネル酸化膜となる第七の絶縁膜であるシリコン酸化膜５２０を形成する。
その上に、第八の絶縁膜としてシリコン窒化膜５３０を、５〜１００ｎｍ程度堆積させ、さらに第九の絶縁膜としてシリコン酸化膜５１０を５〜１００ｎｍ堆積させる（図１１５及び図１３２）。
【００７３】
次に、反応性イオンエッチングにより、シリコン酸化膜５１０及びシリコン窒化膜５３０をエッチングし、サイドウォール状に一括分離する（図１１６及び図１３３）。
なお、シリコン窒化膜５３０とシリコン酸化膜５１０とは、必ずしもサイドウォール状に加工しなくてもよく、また、別々に、順次サイドウォール状にエッチングしてもよい。
【００７４】
続いて、第一の導電膜である多結晶シリコン膜（制御ゲート５００）を２０〜２００ｎｍ程度堆積する（図１１７及び図１３４）。その後、多結晶シリコン膜に不純物導入を行う。この不純物導入は、不純物濃度を適当に調節して、不純物拡散層７２０及び不純物拡散層７１０と同様に行うことができる。また、上述したのに準じて、固相拡散で行ってもよいし、多結晶シリコンを堆積させる際にｉｎ−ｓｉｔｕで行ってもよい。
【００７５】
次に、公知のフォトリソグラフィ技術によりパターニングされたレジスト２１１をマスクとして用いて（図１１８及び図１３５）、反応性イオンエッチングにより多結晶シリコン膜をエッチングし、制御ゲート５００（ワード線）とする（図１１９及び図１３６）。
【００７６】
続いて、レジスト２１１をマスクとし、あるいはレジスト２１１を除去した後、制御ゲート５００をハードマスクとして用いて、シリコン酸化膜５１０を、続いて、シリコン窒化膜５３０を、反応性イオンエッチングによりエッチングする。なお、シリコン酸化膜５１０及びシリコン窒化膜５３０は、必ずしもエッチングしなくてもよい。
その後、公知の技術により層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成し、半導体記憶装置を完成する。
【００７７】
なお、シリコン基板である半導体基板としては、シリコンのほか、ゲルマニウム等の元素半導体、ＳｉＧｅ、ＧａＡｓ等の化合物半導体を用いてもよい。また、半導体基板には、ｐ型又はｎ型のシングルウェルが形成されていてもよいし、ダブルウェル、トリプルウェル等の異なる又は同じ導電型の多重ウェルが形成されていてもよい。この場合には、ウェルには、凸状半導体層が含まれていることが好ましい。そして、これらウェル内に半導体記憶装置を形成してもよいし、シリコン基板及び不純物拡散層の導電型が逆導電型であってもよい。また、上記においては、凸状半導体層１１０を階段状に加工するために、シリコン窒化膜２３０、２３１、２３２をサイドウォール状に加工し、このサイドウォールをシリコン基板１００のエッチングマスクとして用いたが、例えば、絶縁膜又は導電膜の埋め込みにより凸状半導体層１１０の先端部のみを露出させ、この露出部に対し、例えば熱酸化又は等方性エッチングを行うことで、凸状半導体層１１０の先端部を細らせ、この工程を繰り返すことにより、凸状半導体層１１０に段差を形成してもよい。なお、埋め込みは、所望の溝に対し、シリコン酸化膜、多結晶シリコン膜、シリコン窒化膜、これらの積層膜を堆積し、半導体基板上面から等方性エッチングを行うことにより、直接行ってもよいし、例えばレジストエッチバック法等により間接的に行ってもよい。これらのことは、以下の製造方法にも適用することができる。
【００７８】
実施の形態６：半導体記憶装置の製造方法
この実施の形態では、制御ゲート（ワードライン）が凸状半導体層に対して平行に配置する方法を説明する。なお、図１３７〜図１４３は、図８７に示すメモリアレイのＡ−Ａ’断面図であり、図１４４〜図１５０は、それぞれ図１３７〜図１４３のＢ−Ｂ’断面図である。
【００７９】
この製造方法では、実施の形態５において、第五の絶縁膜であるシリコン窒化膜２２０を、ウォール状に加工されたシリコン基板１００の側面にサイドウォール状に配置した（図１１１及び図１２８）後、公知のフォトリソグラフィ技術によりパターニングされたレジスト２１２をマスクとして用いて（図１３７及び図１４４）、例えば等方性エッチングにより、選択的にシリコン窒化膜２２０をエッチングし、凸状半導体層の一部に、ビットラインとなるｎ型の不純物拡散層７５０を、実施の形態５と同様に、形成する（図１３８及び図１４５）。
【００８０】
その後、凸状半導体層１１０の不純物拡散層７５０表面及び上部の一部又は全部及び角部及びシリコン基板１００表面を酸化することで第六の絶縁膜となるシリコン酸化膜４１０を１０〜５００ｎｍ程度形成する（図１３９及び図１４６）。なお、シリコン酸化膜４１０はＣＶＤ法等により形成してもよい。
次に、等方性エッチングによりシリコン窒化膜２２０を選択的に除去し、必要に応じて、実施の形態５と同様に、斜めイオン注入を利用して各凸状半導体層１１０の側面にチャネルイオン注入を行う。
【００８１】
続いて、熱酸化法を用いて各凸状半導体層１１０の周囲に、１０ｎｍ程度のトンネル酸化膜となる第七の絶縁膜であるシリコン酸化膜５２０を形成する。
次いで、第八の絶縁膜としてシリコン窒化膜５３０を例えば５〜１００ｎｍ程度堆積させ、第九の絶縁膜であるシリコン酸化膜５１０を５〜１００ｎｍ堆積させる（図１４０及び図１４７）。
次に、異方性エッチング、例えば反応性イオンエッチングにより、シリコン酸化膜５１０及びシリコン窒化膜５３０をエッチングし、サイドウォール状に一括分離する（図１４１及び図１４８）。この分離は、実施の形態５で説明したように、別の方法で行ってもよいし、行わなくてもよい。
【００８２】
続いて、第一の導電膜となる多結晶シリコン膜（制御ゲート５００）を２０〜２００ｎｍ程度堆積する（図１４２及び図１４９）。その後、多結晶シリコン膜に不純物導入を行う。この導入は、実施の形態５と同様に行うことができる。
次に、例えば異方性エッチングを行うことにより、凸状半導体層１１０の各段の側面にそれぞれ多結晶シリコン膜をサイドウォール状に加工することで、多結晶シリコン膜を一括分離し、制御ゲート（ワードライン）５００を形成する（図１４３及び図１５０）。
その後、実施の形態５と同様に、半導体記憶装置を完成する。
【００８３】
実施の形態７：半導体記憶装置の製造方法
この実施の形態では、凸状半導体層の活性領域面と不純物拡散層７２０、７１０がオフセット構造を有する場合の方法を説明する。
なお、図１５１は、図２９に示すメモリアレイのＡ−Ａ’断面図であり、図１５２は、図１５１のＢ−Ｂ’断面図である。
【００８４】
凸状半導体層１１０の上部の一部又は全部及び角部及びシリコン基板１００に不純物拡散層７２０及び７１０を形成する工程を、シリコン窒化膜２２０等の絶縁膜又は導電膜のサイドウォールをマスクとして用いて、イオン注入法により、例えば傾斜角度０°の方向から５〜１００ｋｅＶの注入エネルギーで、砒素又は燐を１×１０１２〜１×１０１７／ｃｍ２程度のドーズで、凸状半導体層１１０の活性領域面の少なくとも１以上の面に対して、オフセット構造を形成する（図１５１及び図１５２）以外は、実施の形態５と実質的に同様である。ただし、この方法では、熱処理による不純物拡散により、凸状半導体層１１０の活性領域面と不純物拡散層７２０及び７１０がオーバーラップしないようにすることが必要である。
【００８５】
【発明の効果】
本発明の半導体記憶装置によれば、半導体基板が凸状半導体層を有するため、これにメモリセルを形成することにより、メモリセルの大容量化を図ることができる。特に、凸状半導体層の段差を増加させることで、集積度を向上させることが可能となる。
また、電荷蓄積層をＯＮＯ膜により形成することで、１メモリセル当りの２ビットの情報を記憶させることが可能となる。
さらに、凸状半導体層の段差の高さを十分確保することによって、ビットライン、ソースライン拡散層間のパンチスルーをセル占有面積の増加を招くことなく、抑制することが可能となり、信頼性の高い半導体記憶装置を得ることができる。
【００８６】
また、本発明の半導体記憶装置の製造方法によれば、三次元メモリの製造において、制御性が低く困難である基板垂直方向のメモリセル分離を行うための高さ方向の位置決めを、主に異方性エッチングで実現できるため、簡便に三次元メモリセルアレイを形成することが可能となる。さらに、フォトリソグラフィー技術に依存しない自己整合プロセスを多く用いることができ、簡便なプロセスによる製造期間の短縮、歩留まり向上、セル特性のばらつきの防止を実現でき、安価、大容量かつ高信頼性の半導体記憶装置を製造することが可能となる。特に、メモリセルが、段の違いに依存せずに一括形成することができるため、ばらつきを抑制し、低コスト化、製造期間の短縮化、歩留まり向上をより確実に実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一例を示す平面図である。
【図２】図１の半導体記憶装置のＡ−Ａ’断面図である。
【図３】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図４】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図５】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図６】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図７】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図８】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図９】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図１０】図１の別の半導体記憶装置のＡ−Ａ’断面図である。
【図１１】図２の半導体記憶装置のＢ−Ｂ’断面図である。
【図１２】図３の半導体記憶装置のＢ−Ｂ’断面図である。
【図１３】図４の半導体記憶装置のＢ−Ｂ’断面図である。
【図１４】図５の半導体記憶装置のＢ−Ｂ’断面図である。
【図１５】図６の半導体記憶装置のＢ−Ｂ’断面図である。
【図１６】図７の半導体記憶装置のＢ−Ｂ’断面図である。
【図１７】図８の半導体記憶装置のＢ−Ｂ’断面図である。
【図１８】図９の半導体記憶装置のＢ−Ｂ’断面図である。
【図１９】図１０の半導体記憶装置のＢ−Ｂ’断面図である。
【図２０】図２の半導体記憶装置のＣ−Ｃ’断面図である。
【図２１】図３の半導体記憶装置のＣ−Ｃ’断面図である。
【図２２】図４の半導体記憶装置のＣ−Ｃ’断面図である。
【図２３】図５の半導体記憶装置のＣ−Ｃ’断面図である。
【図２４】図６の半導体記憶装置のＣ−Ｃ’断面図である。
【図２５】図７の半導体記憶装置のＣ−Ｃ’断面図である。
【図２６】図８の半導体記憶装置のＣ−Ｃ’断面図である。
【図２７】図９の半導体記憶装置のＣ−Ｃ’断面図である。
【図２８】図１０の半導体記憶装置のＣ−Ｃ’断面図である。
【図２９】本発明の別の半導体記憶装置を示す平面図である。
【図３０】図２９の半導体記憶装置の斜視図である。
【図３１】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３２】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３３】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３４】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３５】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３６】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３７】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３８】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図３９】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図４０】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図４１】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図４２】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図４３】図２９の半導体記憶装置のＡ−Ａ’断面図である。
【図４４】図３１の半導体記憶装置のＢ−Ｂ’断面図である。
【図４５】図３２の半導体記憶装置のＢ−Ｂ’断面図である。
【図４６】図３３の半導体記憶装置のＢ−Ｂ’断面図である。
【図４７】図３４の半導体記憶装置のＢ−Ｂ’断面図である。
【図４８】図３５の半導体記憶装置のＢ−Ｂ’断面図である。
【図４９】図３６の半導体記憶装置のＢ−Ｂ’断面図である。
【図５０】図３７の半導体記憶装置のＢ−Ｂ’断面図である。
【図５１】図３８の半導体記憶装置のＢ−Ｂ’断面図である。
【図５２】図３９の半導体記憶装置のＢ−Ｂ’断面図である。
【図５３】図４０の半導体記憶装置のＢ−Ｂ’断面図である。
【図５４】図４１の半導体記憶装置のＢ−Ｂ’断面図である。
【図５５】図４２の半導体記憶装置のＢ−Ｂ’断面図である。
【図５６】図４３の半導体記憶装置のＢ−Ｂ’断面図である。
【図５７】図３１の半導体記憶装置のＣ−Ｃ’断面図である。
【図５８】図３２の半導体記憶装置のＣ−Ｃ’断面図である。
【図５９】図３３の半導体記憶装置のＣ−Ｃ’断面図である。
【図６０】図３４の半導体記憶装置のＣ−Ｃ’断面図である。
【図６１】図３５の半導体記憶装置のＣ−Ｃ’断面図である。
【図６２】図３６の半導体記憶装置のＣ−Ｃ’断面図である。
【図６３】図３７の半導体記憶装置のＣ−Ｃ’断面図である。
【図６４】図３８の半導体記憶装置のＣ−Ｃ’断面図である。
【図６５】図３９の半導体記憶装置のＣ−Ｃ’断面図である。
【図６６】図４０の半導体記憶装置のＣ−Ｃ’断面図である。
【図６７】図４１の半導体記憶装置のＣ−Ｃ’断面図である。
【図６８】図４２の半導体記憶装置のＣ−Ｃ’断面図である。
【図６９】図４３の半導体記憶装置のＣ−Ｃ’断面図である。
【図７０】図２９の半導体記憶装置のＢ−Ｂ’断面図である。
【図７１】図２９の別の半導体記憶装置のＢ−Ｂ’断面図である。
【図７２】図２９の別の半導体記憶装置のＢ−Ｂ’断面図である。
【図７３】図２９の別の半導体記憶装置のＢ−Ｂ’断面図である。
【図７４】図２９の半導体記憶装置の等価回路図である。
【図７５】図２９の別の半導体記憶装置の等価回路図である。
【図７６】図７４の半導体記憶装置の読み出し時のタイミングチャートである。
【図７７】図７４の半導体記憶装置の書き込み時のタイミングチャートである。
【図７８】図７４の半導体記憶装置の消去時のタイミングチャートである。
【図７９】図７５の半導体記憶装置の読み出し時のタイミングチャートである。
【図８０】図７５の半導体記憶装置の書き込み時のタイミングチャートである。
【図８１】図７５の半導体記憶装置の消去時のタイミングチャートである。
【図８２】本発明の別の半導体記憶装置を示す平面図である。
【図８３】図８２の半導体記憶装置のＡ−Ａ’断面図である。
【図８４】図８３の半導体記憶装置のＢ−Ｂ’断面図である。
【図８５】図８３の半導体記憶装置のＣ−Ｃ’断面図である。
【図８６】図８２の半導体記憶装置のＣ−Ｃ’断面図である。
【図８７】本発明のさらに別の半導体記憶装置を示す平面図である。
【図８８】図８７の半導体記憶装置のＡ−Ａ’断面図である。
【図８９】図８７の別の半導体記憶装置のＡ−Ａ’断面図である。
【図９０】図８８の半導体記憶装置のＢ−Ｂ’断面図である。
【図９１】図８９の別の半導体記憶装置のＢ−Ｂ’断面図である。
【図９２】図８８の半導体記憶装置のＣ−Ｃ’断面図である。
【図９３】図８９の別の半導体記憶装置のＣ−Ｃ’断面図である。
【図９４】図８７の半導体記憶装置のＣ−Ｃ’断面図である。
【図９５】図８７の別の半導体記憶装置のＣ−Ｃ’断面図である。
【図９６】図８７の半導体記憶装置のＢ−Ｂ’断面図である。
【図９７】図８７の別の半導体記憶装置のＢ−Ｂ’断面図である。
【図９８】図８７のさらに別の半導体記憶装置のＢ−Ｂ’断面図である。
【図９９】図８７の半導体記憶装置の等価回路図である。
【図１００】図９９の半導体記憶装置の読み出し時のタイミングチャートである。
【図１０１】図９９の半導体記憶装置の書き込み時のタイミングチャートである。
【図１０２】図９９の半導体記憶装置の消去時のタイミングチャートである。
【図１０３】本発明の半導体記憶装置の製造方法を説明するための図２９の半導体記憶装置のＡ−Ａ’断面の概略工程図である。
【図１０４】図１０３のつづきの工程図である。
【図１０５】図１０４のつづきの工程図である。
【図１０６】図１０５のつづきの工程図である。
【図１０７】図１０６のつづきの工程図である。
【図１０８】図１０７のつづきの工程図である。
【図１０９】図１０８のつづきの工程図である。
【図１１０】図１０９のつづきの工程図である。
【図１１１】図１１０のつづきの工程図である。
【図１１２】図１１１のつづきの工程図である。
【図１１３】図１１２のつづきの工程図である。
【図１１４】図１１３のつづきの工程図である。
【図１１５】図１１４のつづきの工程図である。
【図１１６】図１１５のつづきの工程図である。
【図１１７】図１１６のつづきの工程図である。
【図１１８】図１１７のつづきの工程図である。
【図１１９】図１１８のつづきの工程図である。
【図１２０】図１０３のＢ−Ｂ’断面工程図である。
【図１２１】図１０４のＢ−Ｂ’断面工程図である。
【図１２２】図１０５のＢ−Ｂ’断面工程図である。
【図１２３】図１０６のＢ−Ｂ’断面工程図である。
【図１２４】図１０７のＢ−Ｂ’断面工程図である。
【図１２５】図１０８のＢ−Ｂ’断面工程図である。
【図１２６】図１０９のＢ−Ｂ’断面工程図である。
【図１２７】図１１０のＢ−Ｂ’断面工程図である。
【図１２８】図１１１のＢ−Ｂ’断面工程図である。
【図１２９】図１１２のＢ−Ｂ’断面工程図である。
【図１３０】図１１３のＢ−Ｂ’断面工程図である。
【図１３１】図１１４のＢ−Ｂ’断面工程図である。
【図１３２】図１１５のＢ−Ｂ’断面工程図である。
【図１３３】図１１６のＢ−Ｂ’断面工程図である。
【図１３４】図１１７のＢ−Ｂ’断面工程図である。
【図１３５】図１１８のＢ−Ｂ’断面工程図である。
【図１３６】図１１９のＢ−Ｂ’断面工程図である。
【図１３７】本発明の別の半導体記憶装置の製造方法を説明するための図８７の半導体記憶装置のＡ−Ａ’断面の概略工程図である。
【図１３８】図１３７のつづきの工程図である。
【図１３９】図１３８のつづきの工程図である。
【図１４０】図１３９のつづきの工程図である。
【図１４１】図１４０のつづきの工程図である。
【図１４２】図１４１のつづきの工程図である。
【図１４３】図１４２のつづきの工程図である。
【図１４４】図１３７のＢ−Ｂ’断面工程図である。
【図１４５】図１３８のＢ−Ｂ’断面工程図である。
【図１４６】図１３９のＢ−Ｂ’断面工程図である。
【図１４７】図１４０のＢ−Ｂ’断面工程図である。
【図１４８】図１４１のＢ−Ｂ’断面工程図である。
【図１４９】図１４２のＢ−Ｂ’断面工程図である。
【図１５０】図１４３のＢ−Ｂ’断面工程図である。
【図１５１】本発明のさらに別の半導体記憶装置の製造方法を説明するための図２９の半導体記憶装置のＡ−Ａ’断面の概略工程図である。
【図１５２】図１５１のＢ−Ｂ’断面工程図である。
【図１５３】従来例の半導体記憶装置の要部の概略断面図である。
【図１５４】従来例の別の半導体記憶装置の概略平面図である。
【図１５５】図１５５の半導体記憶装置のＡ−Ａ’断面図である。
【符号の説明】
１００ シリコン基板
１１０ 凸状半導体層
２１０、２５０〜２５４、４００、４１０、５１０、５２０ シリコン酸化膜
２１１、２１２、Ｒ１ レジスト
２２０、２３０、２３１、２３２、５３０ シリコン窒化膜
２４０〜２４３、５８０ 絶縁膜
５００、５０５ 制御ゲート
５５０ トンネル酸化膜
５６０ 多結晶シリコン膜
５７０、８００ 層間絶縁膜
７１０、７２０、７５０ 不純物拡散層
９１０〜９１７、９２０〜９２８、９５０、９６０、９７０ コンタクト
ＳＢ 選択ビット
Ｖｅ 高電圧
Ｖｍ 中間電圧
Ｖｐ 高電圧
Ｖｒ 電圧
ＷＬ ワード線
Claims (17)
- 第１導電型の半導体基板に形成された１以上の凸状半導体層表面に複数のメモリセルが形成された半導体記憶装置であって、
前記メモリセルが、電荷蓄積層、制御ゲート及び前記凸状半導体層の一部に形成された第２導電型の不純物拡散層から構成されてなり、かつ、前記制御ゲートが、所定方向に並列するメモリセルにおいて、それぞれ分離されて配置されることを特徴とする半導体記憶装置。 - メモリセルが、凸状半導体層の少なくとも二つ以上の面にそれぞれ形成されている請求項１に記載の半導体記憶装置。
- 所定方向に直交する方向に並列するメモリセルが、それぞれ直列に接続されてなる請求項１又は２に記載の半導体記憶装置。
- 凸状半導体層が、半導体基板表面に対する水平方向において断面積が段階的に異なることで階段状に構成され、該階段状の凸状半導体層の各段の側面に、電荷蓄積層及び制御ゲートが配置しており、
前記階段状の凸状半導体層の角部の一部又は全部に、第２導電型の不純物拡散層が形成されることにより、前記階段状の凸状半導体層の格段の側面に形成される複数のメモリセルが直列に接続されてなる請求項３に記載の半導体記憶装置。 - 半導体基板表面であって、隣接する凸状半導体層間に、第２導電型の不純物拡散層が形成されることにより、前記隣接する凸状半導体層に形成されたメモリセルが直列に接続されてなる請求項３又は４に記載の半導体記憶装置。
- 直列接続された方向に、１以上の素子分離膜が柵状に配置されてなる請求項３〜５のいずれか１つに記載の半導体記憶装置。
- メモリセルの直列接続方向に直交する方向にビット線を有し、該ビット線の少なくとも一端部に選択ゲートが配置されて、前記メモリセルと接続されてなる請求項３〜６のいずれか１つに記載の半導体記憶装置。
- メモリセルの直列接続方向に、各メモリセルの制御ゲートが接続されて配置され、ワード線を構成する請求項３〜７のいずれか１つに記載の半導体装置。
- 第２導電型の不純物拡散層が、電荷蓄積層に対してオフセット領域を有する請求項１〜８のいずれか１つに記載の半導体記憶装置。
- 電荷蓄積層が、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる請求項１〜９のいずれか１つに記載の半導体記憶装置。
- 電荷蓄積層が、浮遊ゲート又はナノクリスタルシリコンからなる請求項１〜９のいずれか１つに記載の半導体記憶装置。
- 電荷蓄積層を形成する凸状半導体層の少なくとも一つの面が、前記凸状半導体層における少数キャリアの移動度が高い結晶面方位を有する請求項１〜１１のいずれか１つに記載の半導体記憶装置。
- 制御ゲートが金属からなる請求項１〜１２のいずれか１つに記載の半導体記憶装置。
- （ａ）第１導電型の半導体基板上に１以上の凸部を形成し、
（ｂ）（ｉ）該凸部の側面に、絶縁膜によるサイドウォールを形成する工程と、
（ｉｉ）該サイドウォールをマスクとして前記半導体基板を掘り下げる工程とを１回以上行って半導体基板上に階段状の凸状半導体層を形成し、
（ｃ）該凸状半導体層の側面を覆う絶縁膜のサイドウォールを形成し、
（ｄ）前記階段状の凸状半導体層の角部の一部又は全部に、絶縁膜のサイドウォールに対して自己整合的に第２導電型の不純物を導入し、
（ｅ）前記凸状半導体層の側面を覆う電荷蓄積層を形成し、
（ｆ）該電荷蓄積層を覆う第一の導電膜を形成することにより、
前記第１導電型の半導体基板に形成された１以上の凸状半導体層表面に、電荷蓄積層、制御ゲート及び前記凸状半導体層の一部に形成された第２導電型の不純物拡散層から構成される複数のメモリセルを形成することを特徴とする半導体記憶装置の製造方法。 - 凸状半導体層の角部の一部又は全部及び半導体基板表面であって、前記凸状半導体層間に、電荷蓄積層に対してオフセット領域を有するように第２導電型の不純物拡散層を形成する請求項１４に記載の半導体記憶装置の製造方法。
- （ａ）第１導電型の半導体基板上に１以上の凸部を形成し、
（ｂ）（ｉ）該凸部の側面に、絶縁膜によるサイドウォールを形成する工程と、
（ｉｉ）該サイドウォールをマスクとして前記半導体基板を掘り下げる工程とを１回以上行って半導体基板上に階段状の凸状半導体層を形成し、
（ｅ）前記凸状半導体層の側面を覆う電荷蓄積層を形成し、
（ｆ）該電荷蓄積層を覆う第一の導電膜を形成し、
（ｇ）前記第一の導電膜を異方性エッチングにより、前記凸状半導体層の側面にサイドウォール状に加工することにより、
前記第１導電型の半導体基板に形成された１以上の凸状半導体層表面に、電荷蓄積層、制御ゲートから構成される複数のメモリセルを形成することを特徴とする半導体記憶装置の製造方法。 - さらに、凸状半導体層の側面に絶縁膜又は導電膜によりサイドウォールを形成し、該サイドウォールをマスクとして用いて、イオン注入及び熱処理により、第２導電型の不純物拡散層を、凸状半導体層の角部の一部又は全部及び半導体基板表面であって、前記凸状半導体層間に、電荷蓄積層に対してオフセット領域を有するように形成する請求項１６に記載の半導体記憶装置の製造方法。
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