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JP2004342883A - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】チップ側面側に導電層を有する半導体装置であって、チップに対して機械的ストレスが掛からず、信頼性が高く、安価な半導体装置、及びその製造方法。また、必要以上に端子間ピッチを切り詰めることなしに、端子間ピッチの拡大や、よりファインなチップへの追従性が可能な半導体装置、及びその製造方法。
【解決手段】半導体チップ１０の側面に絶縁材２０が形成されると共に、その絶縁材２０の表面上から半導体チップ１０のポスト１６に延材する導電層（導電パターン）２４、及び配線（導電パターン）２６を形成する。例えば、複数の半導体チップ１０を空隙が設けられるように配置し、当該チップ１０間の空隙に絶縁材２０を充填すると共に、当該絶縁材２０を充填した空隙に貫通孔を設け、その貫通孔の内壁に導電層２４を形成すると共に、配線２６を形成した後、貫通孔に沿って絶縁材２０を切削して個片化し、半導体装置を作製する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＳＰ（チップ・サイズ・パッケージ）に代表される、小型の半導体装置、及びその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体集積回路などの半導体素子のパッケージングした集積回路パッケージでは、小型化および薄型化に対する要求が高まってきており、近年、特に薄型化を要求される分野の半導体集積回路パッケージを中心に半導体素子の表面に球状の端子を格子状に配置したＣＳＰが提唱されている。
【０００３】
このＣＳＰは、例えば、図１１に示すように製造される。まず、半導体チップ５０となる素子が形成されたウエハ５２を準備し、その表面にポリイミド等の絶縁膜５３を形成形成する（図１１（ａ））。そして、図示しない素子の集積回路の端子と電気的に接続するように、絶縁膜５３表面に再配線層５４とポスト５６を形成する（図１１（ｂ））。次いで、その表面全てを封止樹脂５８で被覆した後（図１１（ｃ））、切削加工によりポスト５８の表面を露出させ、露出したポスト５６の表面に半田ボール６０を形成し、個片分割し半導体装置として完成させる（図１１（ｄ））。
【０００４】
さらに、昨今では、このようなＣＳＰを３次元実装（スタック実装）させることも提唱されており、例えば、特開平６−６５５６号公報、特開平２０００−２４３９００号などには、半導体チップ側壁に形成された導電部材を介して半導体チップを積層させることが提案されている。この提案では、半導体チップとなる素子が形成されたウエハのスクライブライン上に貫通孔を設け、この貫通孔内壁に導電部材を形成している。
【０００５】
また、特開平２００２−９３９４２号などには、半導体チップ表面から側面を通じて裏面へ至る配線層（導電部材）を形成し、半導体チップ表裏面に外部端子を設けて、当該外部端子を介して、複数の半導体チップを積層させることが提案されている。この提案では、半導体チップとなる素子が形成されたウエハ裏面から、表面に形成された再配線部分に達する深さにコントロールしてトレンチ（溝）を形成し、その溝に絶縁材（樹脂）を充填し上で、絶縁材に貫通孔を形成し、その内壁に導電部材を形成している。
【０００６】
【特許文献１】
特開平６−６５５６号公報
【特許文献２】
特開平２０００−２４３９００号
【特許文献３】
特開平２００２−９３９４２号
【０００７】
【発明が解決しようとする課題】
しかしながら、上記いずれの提案でも、ウエハ（半導体チップ）に直接、切削加工して貫通孔若しくは溝を形成するため、ウエハに機械的ストレスが掛かりクラックなどが生じたり、また、この貫通孔や溝を形成する領域をウエハに確保しなければならず、チップの取り数が少なくなりコストが掛かってしまうといった問題がある。
【０００８】
また、特開平６−６５５６号公報、特開平２０００−２４３９００号に記載の提案では、ウエハ（半導体チップ）に直接貫通孔を設け、その内壁に導電部材を形成しているため、端子間ピッチが短く、小ピンカウントのチップに限られてしまい、端子間ピッチの拡大（マザー接続性確保）や、よりファインなチップ（小チップで多ピンのもの）への追従性が確保できず、チップそのものの縮小に対しては端子間ピッチを切り詰めて対処せざるを得ないと言った問題がある。
【０００９】
また、特開平２００２−９３９４２号に記載の提案では、隣接した素子相互の寸法をウエハ段階で予め設定し、再配線部分に達する深さにコントロールしてトレンチ（溝）を切削加工しなければならず、精密加工が要求され、コストが掛かってしまうといった問題もある。
【００１０】
従って、本発明は、前記従来における諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明の第１の目的は、チップ側面側に導電層を有する半導体装置であっても、チップに対して機械的ストレスが掛からずに得られ、信頼性が高く、安価な半導体装置、及びその製造方法を提供することである。
また、本発明の第２の目的は、小型化に対して必要以上に端子間ピッチを切り詰めることなく、端子間ピッチの拡大や、よりファインなチップ（小チップで多ピンのもの）への追従性確保が可能な半導体装置、及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】
上記課題は、以下の手段により解決される。即ち、本発明は、
（１）前記集積回路に電気的に接続された電極パッド及び前記電極パッドに電気的に接続された導電部を有する半導体チップと、
前記半導体チップの側面に形成された絶縁材と、
前記絶縁材の表面上から前記半導体チップの前記導電部に延在する導電パターンと、
を有することを特徴とする半導体装置。
【００１２】
（２）半導体装置は、第１及び第２の半導体装置を含み、
前記第１の半導体装置と前記第２の半導体装置とは、互いの前記導電パターンの一端を接続材を介して接続して積層されていることを特徴とする前記（１）に記載の半導体装置。
【００１３】
（３） 半導体装置は、第１及び第２の半導体装置を含み、
前記第１の半導体装置と前記第２の半導体装置とは、互いの前記導電パターンを棒状接続材を介して接続して積層されていることを特徴とする前記（１）に記載の半導体装置。
【００１４】
（４）前記棒状部材の先端に、外部端子としてボール状電極が設けられていることを特徴とする前記（３）に記載の半導体装置。
【００１５】
（５）前記半導体チップの第１主面側に集積回路と電気的に接続する第１の端子を設けると共に、前記第１主面側とは反対側の第２主面側に前記導電パターンと電気的に接続する第２の端子を設けることを特徴とする前記（１）に記載の半導体装置。
【００１６】
（６）半導体装置は、第１及び第２の半導体装置を含み、
前記第１の半導体装置と前記第２の半導体装置とは、前記第１の半導体装置の前記第２の端子と前記第２の半導体装置の第１の端子とを接続して積層されていることを特徴とする前記（５）に記載の半導体装置。
【００１７】
（７）集積回路に電気的に接続された電極パッド及び前記電極パッドに電気的に接続された導電部を有する複数の半導体チップを準備する工程と、
前記複数の半導体チップ間に所定間隔の空隙が設けられるように、前記半導体チップを配置する工程と、
前記導電部の一部が露出するように、前記各半導体チップの表面上及び前記半導体チップ間の空隙に絶縁材を充填する工程と、
前記空隙に位置する前記絶縁材に貫通孔を形成する工程と、
前記貫通孔内壁から前記半導体チップの前記導電部に延在する導電パターンを形成する工程と、
前記貫通孔に沿って前記絶縁材を切削し、前記複数の半導体チップを個片化する工程と、
を有することを特徴とする半導体装置の製造方法。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、実質的に同様の機能を有するものには、全図面通して同じ符号を付して説明し、場合によってはその説明を省略することがある。
【００１９】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の製造方法を説明するための工程図である。図２は、第１の実施の形態に係る半導体装置を示す概略構成図であり、（ａ）は平面図であり、（ｂ）は部分断面図である。
【００２０】
第１の実施の形態に係る半導体装置１００は、半導体チップ１０の側面に絶縁材２０が形成されると共に、その絶縁材２０の表面上から半導体チップ１０のポスト１６に延材する（導電パターン）及び配線２６（導電パターン）が形成されている構成である。また、半導体チップ１０は、その表面に形成された集積回路を保護するための絶縁膜１３と、集積回路と電気的に接続された電極（電極パッド：図示せず）と、電極から引き回すための配線及びポスト１６（導電部）を形成のためのベースとしての再配線層１４と、再配線層１４上に形成されたポスト１６とを含んで構成されている。
【００２１】
次に、第１の実施の形態に係る半導体装置１００を、その製造方法に従ってより詳細に説明する。まず、図１に示すように、半導体チップ１０となる素子の集積回路が形成されウエハ１２を準備し、このウエハ１２表面にポリイミド等の絶縁膜１３を形成する（図１（ａ））。集積回路と電気的に接続された電極（電極パッド：図示せず）とコンタクトをとるため、当該電極上の絶縁膜１３を除去し、スパッタ、メッキ等により電極から引き回すための配線、及びポスト１６（導電部）を形成のためのベースとしての再配線層１４を形成する。
【００２２】
続いて、ポスト１６を形成するために、ウエハ１２上にレジストを塗布し、マスクをかけ、露光後エッチングしてレジストに開口を形成する。そして、メッキなどによりポスト１６（導電部）を形成して、レジストを除去して洗浄する（図１（ｂ））
【００２３】
その後、スクライブにて個片し、個片化した半導体チップ１０を、各チップ間に所定間隔の空隙１８が設けられるように引き離す（図１（ｃ））。そして、チップ表面に被覆すると共に、チップ間の空隙１８に充填されるように、絶縁材２０（樹脂）を形成する。そして、空隙１８に充填された絶縁材２０の所定位置に、レーザ照射などにより、所定数の表裏面に貫通する貫通孔２２を形成し、切削加工によりポスト１６表面を露出させる（図１（ｄ））。
【００２４】
次に、チップ表面、及び貫通孔２２内壁に被覆するように、メッキ処理などにより導電層２４を形成する（図１（ｅ））。ここで、導電層２４は、貫通孔２２内壁を被覆するように形成されてもよいし、貫通孔２２内部を埋めて形成されてもよい。
【００２５】
次に、図３に示すように、チップ表面側に形成された導電層２４を、フォトリソグラフィー法などによりエッジングを行ない、配線加工して所定のパターンを有する配線２６を形成する。配線２６を保護するために、チップ表面側にソルダーレジスト２８を形成する（図１（ｆ））。
【００２６】
そして、貫通孔２２を分断するように、スクライブにて個片化することで、図２に示すように半導体チップ１０側面側に導電層２４が形成された半導体装置１００が得られる。
【００２７】
本実施形態では、半導体チップ１０の側面に絶縁材２０を形成し、その絶縁材２０の表面上からポスト１６に延材する導電層２４（導電パターン）及び配線２６（導電パターン）を形成した構成としているため、チップに対して機械的ストレスなく得られた半導体装置であり、クラックなどや配線剥れなどが無い信頼性が高いものである。
【００２８】
具体的には、本実施形態では、個片化した複数の半導体チップ１０を、所定間隔の空隙１８を設けるように並べ、この空隙１８に絶縁材２０を充填して、当該絶縁材２０に貫通孔を形成する。そして、貫通孔２２内壁に導電層２４を形成して、貫通孔２２に沿って絶縁材２０を切削して、半導体チップ１０を個片化している。
【００２９】
このように、チップ側面側の導電層２４が形成される貫通孔２２を、複数のチップ間の空隙１８に充填された絶縁材２０に形成するため、チップに対して機械的ストレスを与えることなく、半導体装置を得ることが可能となる。このため、得られた半導体装置は、クラックなどや配線剥れなどが無い信頼性が高いものとなる。
【００３０】
また、本実施形態では、ウエハ１２に直接貫通孔２２を設ける領域を形成する必要性がなく、１枚当たりのチップの取り数を増加させることができると共に、表裏面に貫く貫通孔２２を設けるので、精密加工が必要とされず、低コスト化が実現できる。
【００３１】
また、本実施形態では、チップ側面側に絶縁材２０を介して導電層２４を形成しているので、チップ側面側に直接、導電層２４形成する（例えば、貫通孔２２を直接ウエハ１２形成する）場合に比べ、導電層２４の形成ピッチ（貫通孔の形成ピッチ）を広げることが可能となる。このため、チップ側面側に形成された導電層２４を接続端子として利用することで、チップの小型化に対して必要以上に端子間ピッチを切り詰めることなく、端子間ピッチの拡大や、よりファインなチップ（小チップで多ピンのもの）への追従性確保が可能となる。
【００３２】
（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置を示す部分断面図である。
第２の実施の形態は、第１の実施の形態に係る半導体装置１００を積層した形態である。本実施形態では、半導体チップ１０側面側に形成された互いの導電層２４の一端を半田などの接続材３０を介して接続して、２つの半導体装置１００を積層している。
【００３３】
本実施形態では、導電層２４の一端を端子として利用しいるため、上述のように端子間ピッチが従来よりも広くすることができるため、接続不良が生じ難く、信頼性が高い３次元実装（スタック実装）が可能であり、例えば、メモリなどの半導体装置において処理容量の増大に有効に利用することができる。
【００３４】
（第３の実施の形態）
図５は、第３の実施の形態に係る半導体装置を示す部分断面図である。
第３の実施の形態は、第１の実施の形態に係る半導体装置１００を積層した形態である。本実施形態では、半導体チップ１０側面側に形成された互いの導電層２４に導電性の棒状接続材料３２を半田などの接続材３０で接着し、この棒状接続材料３２を介して、３つの半導体装置１００を積層している。また、棒状接続材料３２の先端には、接続用端子として半田ボール３６が形成されており、この積層した半導体装置の配線基板への搭載は、この半田ボール３６を介して行なわれる。
【００３５】
本実施形態では、第２の実施形態と同様に、接続不良が生じ難く、信頼性が高い３次元実装（スタック実装）が可能である。
【００３６】
また、本実施形態では、棒状接続材料３２を介して各半導体チップ１０を接続しているため、多数の半導体装置１００を安定して３次元実装（スタック実装）が可能であり、また、配線基板への搭載も、棒状接続材料３２を介して行なうため、配線基板のねじれや衝撃等の機械的応力の緩衝となって接続信頼性の確保がなされる。
【００３７】
また、本実施例では、上述のように、チップ側面側に設けられる導電層２４のピッチが広いので、大径の棒状接続材料３２を使用することができ、棒状接続材料３２のハンドリング性向上や、強度確保が実現できる。
【００３８】
（第４の実施の形態）
図６は、第４の実施の形態に係る半導体装置の製造方法を説明するための工程図である。図７は、第４の実施の形態に係る半導体装置を示す概略構成図であり、（ａ）は平面図であり、（ｂ）は部分断面図である。
【００３９】
第４の実施形態は、第１の実施の形態に係る半導体装置のチップ裏面側（第２主面側）に、導電層２４と電気的に接続される端子（配線）が形成された形態である。この第４の実施形態を、その製造方法に従って説明する。まず、図６に示すように、半導体チップ１０となる素子の集積回路が形成されウエハ１２を準備し、配線２６を保護するために、チップ表面に配線２６の一部を露出してソルダーレジスト２８を形成するまでは、第１の実施形態と同様であるので説明を省略する（図６（ａ）〜（ｆ））。
【００４０】
その後、ウエハ１２を反転させて、裏面（配線２６が形成された表面とは反対側の面）にも、絶縁材２０を被覆して、貫通孔２２（貫通孔２２内壁の導電層２４）を露出させ、メッキ処理などにより導電層２４を形成する。続いて、チップ裏面に形成された導電層２４を、フォトリソグラフィー法などによりエッジングを行ない、配線加工して所定のパターンを有する配線３８を形成する。次に、チップ裏面にも接続用端子として利用するため配線３８の一部が露出するようにソルダーレジスト２８を形成する（露出された配線３８：第２の端子）。一方、図８に示すように、チップ表面に露出された配線２６には接続用端子として半田ボール３６（第１の端子）を形成する（図６（ｇ））。
【００４１】
そして、貫通孔２２を分断するように、スクライブにて個片化することで、図７に示すような半導体チップ１０側面に導電層２４が形成されると共に、当該導電層２４と電気的に接続される配線２６（端子）を裏面に有する半導体装置１００が得られる。
【００４２】
本実施形態では、半導体装置表裏面に端子が形成されているので、この裏面側の端子（配線３８）を使用することで、例えば、配線基板に実装した後、導通確認が可能となる。
【００４３】
（第５の実施の形態）
図９は、第５の実施の形態に係る半導体装置を示す部分断面図である。
第５の実施の形態は、第４の実施の形態に係る半導体装置１００上に、例えば、既存のＣＳＰ型半導体装置１０２を積層した形態である。本実施形態の半導体装置１０４では、半導体装置１００裏面の露出された配線３８を接続端子として、当該接続端子と、既存のＣＰＳ型半導体装置１０２の接続端子としての半田ボール３６とを接続して、２つの半導体装置１００、１０２を積層している。
【００４４】
本実施形態では、半導体装置１００裏面の配線３８のパターニング（端子配置の設計）に自由度が増しており、積層される半導体装置に合わせて、適切な端子配置が可能であり、異なる機能を有する半導体装置（接続端子配置が異なるもの）の３次元実装が容易となる。
【００４５】
（第６の実施の形態）
図１０は、第６の実施の形態に係る半導体装置である。
第６の実施形態は、第５の実施の形態に係る半導体装置１０４を積層した形態である。本実施形態では、半導体装置１０４（半導体装置１００）における互いの導電層２４に導電の棒状接続材料３２を半田などの接続材３０で接着し、この棒状接続材料３２を介して、２つの半導体装置１０４を積層している。但し、上方に積層される半導体装置１０４には、半田ボール３６は形成されていない。
【００４６】
本実施形態では、第５の実施形態のような異なる機能を有する半導体装置１０４を、さらに互いの導電層２４を導電の棒状接続材料３２を介して接続することで、容易に３次元実装が可能となり、さらなる高密度実装が実現可能である。
【００４７】
なお、上記何れの実施の形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【００４８】
【発明の効果】
以上、本発明の半導体装置、及びその製造方法によれば、チップ側面に導電層を有する半導体装置であっても、チップに対して機械的ストレスが掛からずに得られ、信頼性が高く、安価に提供することが可能となる
また、小型化に対して必要以上に端子間ピッチを切り詰めることなく、端子間ピッチの拡大や、よりファインなチップ（小チップで多ピンのもの）への追従性確保が可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の製造方法を説明するための工程図である。
【図２】第１の実施の形態に係る半導体装置を示す概略構成図であり、（ａ）は平面図であり、（ｂ）は部分断面図である。
【図３】第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図４】第２の実施の形態に係る半導体装置を示す部分断面図である。
【図５】第３の実施の形態に係る半導体装置を示す部分断面図である。
【図６】第４の実施の形態に係る半導体装置の製造方法を説明するための工程図である。
【図７】第４の実施の形態に係る半導体装置を示す概略構成図であり、（ａ）は平面図であり、（ｂ）は部分断面図である。
【図８】第４の実施の形態に係る半導体装置の製造方法を説明するための平面図である。
【図９】第５の実施の形態に係る半導体装置を示す部分断面図である。
【図１０】第６の実施の形態に係る半導体装置を示す部分断面図である。
【図１１】従来の半導体装置の製造方法を説明するための工程図である。
【符号の説明】
１０ 半導体チップ
１２ ウエハ
１３ 絶縁膜
１４ 再配線層
１６ ポスト（導電部）
１８ 空隙
２０ 絶縁材
２２ 貫通孔
２４ 導電層（導電パターン）
２６、３８ 配線（導電パターン）
２８ ソルダーレジスト
３０ 接続材
３２ 棒状接続材料
３６ 半田ボール
１００、１０２、１０４ 半導体装置

Claims (7)

  1. 集積回路に電気的に接続された電極パッド及び前記電極パッドに電気的に接続された導電部を有する半導体チップと、
    前記半導体チップの側面に形成された絶縁材と、
    前記絶縁材の表面上から前記半導体チップの前記導電部に延在する導電パターンと、
    を有することを特徴とする半導体装置。
  2. 半導体装置は、第１及び第２の半導体装置を含み、
    前記第１の半導体装置と前記第２の半導体装置とは、互いの前記導電パターンの一端を接続材を介して接続して積層されていることを特徴とする請求項１に記載の半導体装置。
  3. 半導体装置は、第１及び第２の半導体装置を含み、
    前記第１の半導体装置と前記第２の半導体装置とは、互いの前記導電パターンを棒状接続材を介して接続して積層されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記棒状部材の先端に、外部端子としてボール状電極が設けられていることを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体チップの第１主面側に集積回路と電気的に接続する第１の端子を設けると共に、前記第１主面側とは反対側の第２主面側に前記導電パターンと電気的に接続する第２の端子を設けることを特徴とする請求項１に記載の半導体装置。
  6. 半導体装置は、第１及び第２の半導体装置を含み、
    前記第１の半導体装置と前記第２の半導体装置とは、前記第１の半導体装置の前記第２の端子と前記第２の半導体装置の第１の端子とを接続して積層されていることを特徴とする請求項５に記載の半導体装置。
  7. 集積回路に電気的に接続された電極パッド及び前記電極パッドに電気的に接続された導電部を有する複数の半導体チップを準備する工程と、前記複数の半導体チップ間に所定間隔の空隙が設けられるように、前記半導体チップを配置する工程と、
    前記導電部の一部が露出するように、前記各半導体チップの表面上及び前記半導体チップ間の空隙に絶縁材を充填する工程と、
    前記空隙に位置する前記絶縁材に貫通孔を形成する工程と、
    前記貫通孔内壁から前記半導体チップの前記導電部に延在する導電パターンを形成する工程と、
    前記貫通孔に沿って前記絶縁材を切削し、前記複数の半導体チップを個片化する工程と、
    を有することを特徴とする半導体装置の製造方法。
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