JP2004228988A

JP2004228988A - ブートストラップ回路

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Publication number: JP2004228988A
Application number: JP2003015051A
Authority: JP
Inventors: Masakazu Tsunezawa; 正和経澤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-01-23
Filing date: 2003-01-23
Publication date: 2004-08-12

Abstract

【課題】トランジスタのゲート電位を電源電圧以下に設定することができるブートストラップ回路を得ることを目的とする。
【解決手段】ＮＭＯＳトランジスタ１１の基板端子をＮＭＯＳトランジスタ１１のソースに接続し、制御回路１３がホールド期間中は制御電圧Ｖｃｎｔｌ（ブートストラップ電圧Ｖｒｅｇ＋ＮＭＯＳトランジスタ１１の閾値電圧ＶＴＨｎ）をＮＭＯＳトランジスタ１１のゲートに印加し、サンプリング期間中はグランド電位をＮＭＯＳトランジスタ１１のゲートに印加する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、ＣＭＯＳ半導体集積回路のサンプル・アンド・ホールド回路（以下、Ｓ／Ｈ回路と称する）に適用されるブートストラップ回路に関するものである。
【０００２】
【従来の技術】
従来のブートストラップ回路は、ホールド期間中はＳ／Ｈ回路のサンプリングスイッチをオフする一方、サンプリング期間中はＳ／Ｈ回路のサンプリングスイッチをオンするとともに、そのサンプリングスイッチのオン抵抗を一定にして低歪特性を実現している。
なお、ブートストラップ回路は、ホールド期間になると、ブートストラップキャパシタに接続されるＮＭＯＳトランジスタをオンすることにより、ある一定の電源電圧をブートストラップキャパシタに印加して、そのブートストラップキャパシタを充電し、サンプリング期間になると、そのＮＭＯＳトランジスタをオフすることにより、ブートストラップキャパシタの端子間電圧であるブートストラップ電圧と入力電圧（サンプリングスイッチのソース電位）の加算電圧をサンプリングスイッチのゲートに印加する。
【０００３】
しかし、ホールド期間中にブートストラップキャパシタに所望の電荷を充電するためには、ブートストラップキャパシタに接続されるＮＭＯＳトランジスタのゲートに、「ブートストラップ電圧＋ＮＭＯＳトランジスタの閾値」の電圧を印加する必要がある。通常、このゲート電圧は電源電圧より高い値である。
そのため、ブートストラップキャパシタに確実にブートストラップ電圧まで電荷を充電するには、チャージポンプ昇圧回路を用いて、そのＮＭＯＳトランジスタのゲート電位を生成し、ＮＭＯＳトランジスタのゲート電位を電源電圧より高める必要がある（以下の非特許文献１を参照）。
【０００４】
【非特許文献１】
ＡｂｏａｎｄＧｒａｙ，Ａ１．５−Ｖ，１０−ｂｉｔ，１４．３−ＭＳ／ｓＣＭＯＳＰｉｐｅｌｉｎｅＡｎａｌｏｇ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ，ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．３４，ｎｏ．５，Ｍａｙ１９９９，ｐｐ．５９９−６０６
【０００５】
【発明が解決しようとする課題】
従来のブートストラップ回路は以上のように構成されているので、ホールド期間中に所望のブートストラップ電圧をブートストラップキャパシタに充電するには、ＮＭＯＳトランジスタのゲート電位を電源電圧より高める必要がある。しかし、回路中に電源電圧を越える端子が存在すると、過渡的に過大電圧が印加される可能性があるため、回路の長期信頼性が著しく低下するなどの課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、トランジスタのゲート電位を電源電圧以下に設定することができるブートストラップ回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るブートストラップ回路は、ＮＭＯＳトランジスタの基板端子を当該ＮＭＯＳトランジスタのソースに接続し、電圧印加手段がホールド期間中はＮＭＯＳトランジスタの閾値電圧とブートストラップ電圧との加算電圧をＮＭＯＳトランジスタのゲートに印加し、サンプリング期間中はグランド電位をＮＭＯＳトランジスタのゲートに印加するようにしたものである。
【０００８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるブートストラップ回路が使用されるＳ／Ｈ回路を示す構成図であり、図において、ブートストラップ回路１はホールド期間中（ＰＨ１＝Ｌ，ＰＨ２＝Ｈ）にはサンプリングスイッチＭ１１ｐ，Ｍ１１ｎをオフし、サンプリング期間中（ＰＨ１＝Ｈ，ＰＨ２＝Ｌ）にはサンプリングスイッチＭ１１ｐ，Ｍ１１ｎをオンする。これにより、ホールド期間中にはサンプリングキャパシタＣｓｐ，Ｃｓｎに蓄えられている電荷がホールドキャパシタＣｈｐ，Ｃｈｎに移動されて蓄積され、サンプリング期間中には入力電圧Ｖｉｎｐ，Ｖｉｎｎが電荷としてサンプリングキャパシタＣｓｐ，Ｃｓｎに蓄され、ホールドキャパシタＣｈｐ，Ｃｈｎの端子電圧が短絡されてリセットされる。
【０００９】
図２はブートストラップ回路１の内部を示す構成図であり、図において、ＮＭＯＳトランジスタ１１はドレインに電源電圧ＡＶＤＤが印加され、ソースがキャパシタ１２の一端に接続され、基板端子（ｂｕｌｋ端子）がソースに接続されている。制御回路１３はＮＭＯＳトランジスタ１１のゲートに電圧を印加する電圧印加手段を構成し、ホールド期間中は制御電圧Ｖｃｎｔｌ（ブートストラップ電圧Ｖｒｅｇ＋ＮＭＯＳトランジスタ１１の閾値電圧ＶＴＨｎ）をＮＭＯＳトランジスタ１１のゲートに印加し、サンプリング期間中はグランド電位をＮＭＯＳトランジスタ１１のゲートに印加する。
【００１０】
ＮＭＯＳトランジスタ１４はホールド期間中に限りオンし、ＮＭＯＳトランジスタ１５はサンプリング期間中に限りオンする。なお、ＮＭＯＳトランジスタ１４，１５から第１の切換手段が構成されている。
ＰＭＯＳトランジスタ１６はサンプリング期間中に限りオンし、ＮＭＯＳトランジスタ１７はホールド期間中に限りオンする。なお、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７から第２の切換手段が構成されている。
【００１１】
ＰＭＯＳトランジスタ１８はホールド期間中に限りオンし、ＮＭＯＳトランジスタ１９はサンプリング期間中に限りオンし、ＮＭＯＳトランジスタ２０はサンプリング期間中に限りオンし、ＮＭＯＳトランジスタ２１は電源電圧ＡＶＤＤが印加されているときオンする。
なお、図３（ａ）はホールド期間中におけるブートストラップ回路１のトランジスタの開閉状態を示し、図３（ｂ）はサンプリング期間中におけるブートストラップ回路１のトランジスタの開閉状態を示している。
【００１２】
次に動作について説明する。
まず、Ｓ／Ｈ回路のサンプリングキャパシタＣｓｐ，Ｃｓｎに蓄えられている電荷をホールドキャパシタＣｈｐ，Ｃｈｎに移動して、その電荷をホールドキャパシタＣｈｐ，Ｃｈｎに蓄積するホールド期間は、クロックＰＨ１がＬ、クロックＰＨ２がＨになるので、ＮＭＯＳトランジスタ１４はオンし、ＮＭＯＳトランジスタ１９はオフし、ＰＭＯＳトランジスタ１８はオンする。
したがって、ＰＭＯＳトランジスタ１６のゲートには電源電圧ＡＶＤＤが印加されるので、ＰＭＯＳトランジスタ１６はオフする。また、このとき、ＮＭＯＳトランジスタ１７はオンする。
よって、ホールド期間は、Ｓ／Ｈ回路のサンプリングスイッチＭ１１ｐ，Ｍ１１ｎのゲートにはグランド電位が印加されるため、サンプリングスイッチＭ１１ｐ，Ｍ１１ｎはオフする。
【００１３】
この際、制御回路１３は、サンプリング期間に移行すると、サンプリングスイッチＭ１１ｐ，Ｍ１１ｎのゲートに一定の電圧、即ち、サンプリングスイッチＭ１１ｐ，Ｍ１１ｎのゲートにゲート電圧Ｖｇ（入力電圧Ｖｉｎｐ（またはＶｉｎｎ）＋ブートストラップ電圧Ｖｒｅｇ）を印加することにより、サンプリングスイッチＭ１１ｐ，Ｍ１１ｎのオン抵抗を一定にして低歪特性を実現する必要があるため、ホールド期間中では、キャパシタ１２の端子間電圧がブートストラップ電圧Ｖｒｅｇになるまで、ＮＭＯＳトランジスタ１１をオンして、電源電圧ＡＶＤＤをキャパシタ１２に接続する。
【００１４】
即ち、制御回路１３は、ホールド期間中は制御電圧Ｖｃｎｔｌ（ブートストラップ電圧Ｖｒｅｇ＋ＮＭＯＳトランジスタ１１の閾値電圧ＶＴＨｎ）をＮＭＯＳトランジスタ１１のゲートに印加する。ここで、制御電圧Ｖｃｎｔｌがブートストラップ電圧Ｖｒｅｇ＋ＮＭＯＳトランジスタ１１の閾値電圧ＶＴＨｎより低い場合、ブートストラップ電圧Ｖｒｅｇだけ電荷をキャパシタ１２に蓄積することができない。
【００１５】
なお、従来例のようにＮＭＯＳトランジスタ１１の基板端子がソースに接続されていない場合、ＮＭＯＳトランジスタ１１のソース電位が基板電位よりも高くなり、基板効果（ｂｏｄｙｅｆｆｅｃｔ）が発生するため、ＮＭＯＳトランジスタ１１の閾値電圧ＶＴＨｎが上昇する。したがって、ブートストラップ電圧Ｖｒｅｇだけ電荷を確実にキャパシタ１２に蓄積するには、通常、制御回路１３がチャージポンプ昇圧回路を搭載して、ＮＭＯＳトランジスタ１１のゲート電位を電源電圧ＡＶＤＤより高める必要がある。
この実施の形態１では、ＮＭＯＳトランジスタ１１の基板端子がソースに接続されているので、基板効果による閾値電圧ＶＴＨｎの上昇が発生しない。よって、制御回路１３がチャージポンプ昇圧回路を搭載する必要がなく、電源電圧ＡＶＤＤより低い電位によってＮＭＯＳトランジスタ１１のゲートを制御することが可能である。
【００１６】
次に、Ｓ／Ｈ回路のサンプリングキャパシタＣｓｐ，Ｃｓｎに入力電圧Ｖｉｎｐ，Ｖｉｎｎを電荷として蓄積し、ホールドキャパシタＣｈｐ，Ｃｈｎの端子電圧を短絡してリセットするサンプリング期間は、クロックＰＨ１がＨ、クロックＰＨ２がＬになるので、ＮＭＯＳトランジスタ１４はオフし、ＮＭＯＳトランジスタ１９はオンし、ＰＭＯＳトランジスタ１８はオフする。
ＮＭＯＳトランジスタ１９がオンすると、ＮＭＯＳトランジスタ１９のソース電位とドレイン電位が同じなるように電荷の移動が起り、ブートストラップキャパシタの電荷が保存されるので、「Ｖｂｏｏｔ＝ＮＭＯＳトランジスタ１９のソース電位＋ブートストラップ電圧Ｖｒｅｇ」となる。
その結果、ＰＭＯＳトランジスタ１６のソース−ゲート間電圧＝Ｖｂｏｏｔ＞ＶＴＨｐとなり、ＰＭＯＳトランジスタ１６はオンする。また、このとき、ＮＭＯＳトランジスタ１７はオフするので、ＮＭＯＳトランジスタ１５はオンする。よって、サンプリング期間は、Ｓ／Ｈ回路のサンプリングスイッチＭ１１ｐ，Ｍ１１ｎのゲートには、ゲート電圧Ｖｇ（入力電圧Ｖｉｎｐ（またはＶｉｎｎ）＋ブートストラップ電圧Ｖｒｅｇ）が印加されるため、サンプリングスイッチＭ１１ｐ，Ｍ１１ｎがオンし、サンプリングスイッチＭ１１ｐ，Ｍ１１ｎのオン抵抗が一定値に保たれる。
【００１７】
以上で明らかなように、この実施の形態１によれば、ＮＭＯＳトランジスタ１１の基板端子をＮＭＯＳトランジスタ１１のソースに接続し、制御回路１３がホールド期間中は制御電圧Ｖｃｎｔｌ（ブートストラップ電圧Ｖｒｅｇ＋ＮＭＯＳトランジスタ１１の閾値電圧ＶＴＨｎ）をＮＭＯＳトランジスタ１１のゲートに印加し、サンプリング期間中はグランド電位をＮＭＯＳトランジスタ１１のゲートに印加するように構成したので、ＮＭＯＳトランジスタ１１のホールド期間中のゲート電位を電源電圧ＡＶＤＤ以下に設定することができる結果、回路の長期信頼性を高めることができる効果を奏する。
【００１８】
実施の形態２．
図４はこの発明の実施の形態２によるブートストラップ回路を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
ＮＭＯＳトランジスタ３１はドレインにブートストラップ電圧Ｖｒｅｇが印加され、ソースがキャパシタ１２の一端に接続されている。制御回路３２はＮＭＯＳトランジスタ３１のゲートに電圧を印加する電圧印加手段を構成し、ホールド期間中は電源電圧ＡＶＤＤをＮＭＯＳトランジスタ３１のゲートに印加し、サンプリング期間中はグランド電位をＮＭＯＳトランジスタ３１のゲートに印加する。トランスミッションゲート３３はホールド期間になるとＮＭＯＳトランジスタ３１の基板端子をＮＭＯＳトランジスタ３１のソースに接続し、トランスミッションゲート３４はサンプリング期間になるとＮＭＯＳトランジスタ３１の基板端子をグランドに接続する。なお、トランスミッションゲート３３，３４から第３の切換手段が構成されている。
【００１９】
上記実施の形態１では、ＮＭＯＳトランジスタ１１の基板端子が常時ソースに接続されているものについて示したが、ホールド期間中はＮＭＯＳトランジスタ３１の基板端子をソースに接続し、サンプリング期間中はＮＭＯＳトランジスタ３１の基板端子をグランドに接続するようにしてもよい。
即ち、ホールド期間中は、トランスミッションゲート３３がオンになることによってＮＭＯＳトランジスタ３１の基板端子をソースに接続する。これにより、上記実施の形態１と同様に、基板効果による閾値電圧ＶＴＨｎの上昇を防止することができる。
【００２０】
一方、サンプリング期間中は、トランスミッションゲート３４がオンになることによってＮＭＯＳトランジスタ３１の基板端子をグランドに接続する。
上記実施の形態１のように、ＮＭＯＳトランジスタ３１の基板端子をソースに接続した場合、サンプリング期間中は、キャパシタの端子電圧であるＶｂｏｏｔがブートストラップ電圧Ｖｒｅｇより高くなるため、ＮＭＯＳトランジスタ３１の基板端子−ドレイン間のｐｎ接合が順方向バイアスとなる。
Ｖｂｏｏｔ＝Ｖｉｎｐ（またはＶｉｎｎ）＋Ｖｒｅｇ＞Ｖｒｅｇ
この実施の形態２では、上記のようにサンプリング期間中は、ＮＭＯＳトランジスタ３１の基板端子をグランドに接続するので、ＮＭＯＳトランジスタ３１の基板端子−ドレイン間のｐｎ接合が順方向バイアスになるのを防止することができる。
【００２１】
実施の形態３．
図５はこの発明の実施の形態３によるブートストラップ回路を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
ＮＭＯＳトランジスタ４１（第２のＮＭＯＳトランジスタ）はドレインに電源電圧ＡＶＤＤが印加され、ソースがキャパシタ４２（第２のキャパシタ）の一端に接続されている。接続スイッチであるＮＭＯＳトランジスタ４３はホールド期間中に限りキャパシタ１２，４２の他端をグランドに接続する。
なお、ＮＭＯＳトランジスタ１１，４１の基板端子はＮＭＯＳトランジスタ４１のソースに接続されている。
【００２２】
上記実施の形態１では、ＮＭＯＳトランジスタ１１の基板端子がソースに接続されているものについて示したが、ＮＭＯＳトランジスタ１１，キャパシタ１２及びＮＭＯＳトランジスタ１４のレプリカ回路として、ＮＭＯＳトランジスタ４１，キャパシタ４２及びＮＭＯＳトランジスタ４３を設け、ＮＭＯＳトランジスタ１１，４１の基板端子をＮＭＯＳトランジスタ４１のソースに接続するようにしてもよい。
【００２３】
即ち、上記実施の形態１の場合、Ｖｂｏｏｔ端子に接続される素子数が多数に上るため、Ｖｂｏｏｔ端子に付加される寄生容量が大きくなる。Ｖｂｏｏｔ端子に付加される寄生容量が大きくなると、ホールド期間中にキャパシタ１２に充電される電荷が、サンプリング期間になるとＶｂｏｏｔ端子に接続されている多数の素子数に再配分されて、キャパシタ１２の端子間電圧が減少する。
そこで、この実施の形態３では、サンプリング期間におけるキャパシタ１２の端子間電圧の減少を防止するために、ＮＭＯＳトランジスタ１１の基板端子をレプリカ回路であるＮＭＯＳトランジスタ４１のソースに接続して、Ｖｂｏｏｔ端子に付加される寄生容量を小さくしている。
よって、この実施の形態３によれば、サンプリング期間におけるキャパシタ１２の端子間電圧の減少を防止することができる効果を奏する。
【００２４】
実施の形態４．
図６はこの発明の実施の形態４によるブートストラップ回路を示す構成図であり、図において、図４と同一符号は同一または相当部分を示すので説明を省略する。
ＮＭＯＳトランジスタ４４（第２のＮＭＯＳトランジスタ）はドレインにブートストラップ電圧Ｖｒｅｇが印加され、ソースがキャパシタ４２の一端に接続されている。
【００２５】
上記実施の形態２では、ホールド期間中はＮＭＯＳトランジスタ３１の基板端子をＮＭＯＳトランジスタ３１のソースに接続し、サンプリング期間中はＮＭＯＳトランジスタ３１の基板端子をグランドに接続するものについて示したが、ＮＭＯＳトランジスタ３１，キャパシタ１２及びＮＭＯＳトランジスタ１４のレプリカ回路として、ＮＭＯＳトランジスタ４４，キャパシタ４２及びＮＭＯＳトランジスタ４３を設け、ホールド期間中はトランスミッションゲート３３によってＮＭＯＳトランジスタ３１，４４の基板端子をＮＭＯＳトランジスタ４４のソースに接続し、サンプリング期間中はトランスミッションゲート３４によってＮＭＯＳトランジスタ３１，４４の基板端子をグランドに接続するようにしてもよい。
【００２６】
即ち、上記実施の形態２の場合、Ｖｂｏｏｔ端子に接続される素子数が多数に上るため、Ｖｂｏｏｔ端子に付加される寄生容量が大きくなる。Ｖｂｏｏｔ端子に付加される寄生容量が大きくなると、ホールド期間中にキャパシタ１２に充電される電荷が、サンプリング期間になるとＶｂｏｏｔ端子に接続されている多数の素子数に再配分されて、キャパシタ１２の端子間電圧が減少する。
そこで、この実施の形態４では、サンプリング期間におけるキャパシタ１２の端子間電圧の減少を防止するために、ホールド期間中にはＮＭＯＳトランジスタ３１の基板端子をレプリカ回路であるＮＭＯＳトランジスタ４４のソースに接続して、Ｖｂｏｏｔ端子に付加される寄生容量を小さくしている。
よって、この実施の形態４によれば、サンプリング期間におけるキャパシタ１２の端子間電圧の減少を防止することができる効果を奏する。
【００２７】
実施の形態５．
図７はこの発明の実施の形態５によるブートストラップ回路を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
ＮＭＯＳトランジスタ５１はドレインに電源電圧ＡＶＤＤが印加され、ソースがキャパシタ１２の一端に接続されている。図７のＮＭＯＳトランジスタ５１の基板端子はソースに接続されていてないが、図２のＮＭＯＳトランジスタ１１と同様にＮＭＯＳトランジスタ５１の基板端子がソースに接続されていてもよい。
ＰＭＯＳトランジスタ５２，５３はサンプリング期間になると、ＮＭＯＳトランジスタ５１のソース電位を高めるソースフォロア回路を構成している。
【００２８】
この実施の形態５では、ホールド期間においては、制御回路１３が上記実施の形態１よりも小さい制御電圧Ｖｃｎｔｌ２（ブートストラップ電圧Ｖｒｅｇ２＋ＮＭＯＳトランジスタ５１の閾値電圧ＶＴＨｎ）をＮＭＯＳトランジスタ５１のゲートに印加する。即ち、Ｖｒｅｇ２＜Ｖｒｅｇである。
これにより、ホールド期間中にキャパシタ１２に蓄積される電荷が少なくなるため、ブートストラップ電圧Ｖｒｅｇ２が上記実施の形態１におけるブートストラップ電圧Ｖｒｅｇより低くなる。
【００２９】
しかし、この実施の形態５では、サンプリング期間において、ソースフォロア回路を構成しているＰＭＯＳトランジスタ５２，５３がＮＭＯＳトランジスタ５１のソース電位、即ち、ブートストラップ電圧Ｖｒｅｇ２を高めるので、上記実施の形態１と同様のゲート電圧ＶｇをＳ／Ｈ回路のサンプリングスイッチＭ１１ｐ，Ｍ１１ｎのゲートに印加することができる。
これにより、上記実施の形態１よりもＮＭＯＳトランジスタ５１のゲートに印加する制御電圧Ｖｃｎｔｌ２を小さくすることができる効果を奏する。
【００３０】
実施の形態６．
図８はこの発明の実施の形態６によるブートストラップ回路を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
ＰＭＯＳトランジスタ６１はドレインにブートストラップ電圧Ｖｒｅｇが印加され、ソースがキャパシタ１２の一端に接続され、基板端子に電源電圧ＡＶＤＤが印加されている。制御回路６２はＰＭＯＳトランジスタ６１のゲートに電圧を印加する電圧印加手段を構成し、ホールド期間中はグランド電位をＰＭＯＳトランジスタ６１のゲートに印加し、サンプリング期間中は電源電圧ＡＶＤＤをＰＭＯＳトランジスタ６１のゲートに印加する。
なお、図８のＰＭＯＳトランジスタ６１のソースは、ＰＭＯＳトランジスタ１６のソースと直接接続されているが、サンプリング期間におけるＰＭＯＳトランジスタのソース電位を高める図７のようなソースフォロア回路を介して、ＰＭＯＳトランジスタ１６のソースと接続するようにしてもよい。
【００３１】
この実施の形態６では、ホールド期間になると、制御回路６２がグランド電位をＰＭＯＳトランジスタ６１のゲートに印加することにより、ＰＭＯＳトランジスタ６１をオンにして、キャパシタ１２の電荷がブートストラップ電圧Ｖｒｅｇになるまで充電する。
一方、サンプリング期間になると、制御回路６２が電源電圧ＡＶＤＤをＰＭＯＳトランジスタ６１のゲートに印加することにより、ＰＭＯＳトランジスタ６１をオフにして、上記実施の形態１と同様のゲート電圧ＶｇをＳ／Ｈ回路のサンプリングスイッチＭ１１ｐ，Ｍ１１ｎのゲートに印加する。
【００３２】
この実施の形態６によれば、制御回路６２がＰＭＯＳトランジスタ６１のゲートにグランド電位を印加するだけで、ホールド期間中にキャパシタ１２に電荷を充電することができる効果を奏する。
【００３３】
【発明の効果】
以上のように、この発明によれば、ＮＭＯＳトランジスタの基板端子を当該ＮＭＯＳトランジスタのソースに接続し、電圧印加手段がホールド期間中はＮＭＯＳトランジスタの閾値電圧とブートストラップ電圧との加算電圧をＮＭＯＳトランジスタのゲートに印加し、サンプリング期間中はグランド電位をＮＭＯＳトランジスタのゲートに印加するように構成したので、ＮＭＯＳトランジスタのホールド期間中のゲート電位を電源電圧以下に設定することができる結果、回路の長期信頼性を高めることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるブートストラップ回路が使用されるＳ／Ｈ回路を示す構成図である。
【図２】この発明の実施の形態１によるブートストラップ回路を示す構成図である。
【図３】ブートストラップ回路のトランジスタの開閉状態を示す説明図である。
【図４】この発明の実施の形態２によるブートストラップ回路を示す構成図である。
【図５】この発明の実施の形態３によるブートストラップ回路を示す構成図である。
【図６】この発明の実施の形態４によるブートストラップ回路を示す構成図である。
【図７】この発明の実施の形態５によるブートストラップ回路を示す構成図である。
【図８】この発明の実施の形態６によるブートストラップ回路を示す構成図である。
【符号の説明】
１ブートストラップ回路、１１ＮＭＯＳトランジスタ、１２キャパシタ、１３制御回路（電圧印加手段）、１４ＮＭＯＳトランジスタ（第１の切換手段）、１５ＮＭＯＳトランジスタ（第１の切換手段）、１６ＰＭＯＳトランジスタ（第２の切換手段）、１７ＮＭＯＳトランジスタ（第２の切換手段）、１８ＰＭＯＳトランジスタ、１９ＮＭＯＳトランジスタ、２０ＮＭＯＳトランジスタ、２１ＮＭＯＳトランジスタ、３１ＮＭＯＳトランジスタ、３２制御回路（電圧印加手段）、３３トランスミッションゲート（第３の切換手段）、３４トランスミッションゲート（第３の切換手段）、４１ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、４２キャパシタ（第２のキャパシタ）、４３ＮＭＯＳトランジスタ（接続スイッチ）、４４ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、５１ＮＭＯＳトランジスタ、５２，５３ＰＭＯＳトランジスタ（ソースフォロア回路）、６１ＰＭＯＳトランジスタ、６２制御回路（電圧印加手段）、Ｃｈｐ，Ｃｈｎホールドキャパシタ、Ｃｓｐ，Ｃｓｎサンプリングキャパシタ、Ｍ１１ｐ，Ｍ１１ｎサンプリングスイッチ、Ｖｉｎｐ，Ｖｉｎｎ入力電圧。

Claims

ドレインに電源電圧が印加され、ソースがキャパシタの一端に接続されているＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタのゲートに電圧を印加する電圧印加手段と、ホールド期間中は上記キャパシタの他端をグランドに接続し、サンプリング期間中は上記キャパシタの他端をサンプリングスイッチのソースに接続する第１の切換手段と、ホールド期間中は上記サンプリングスイッチのゲートをグランドに接続し、サンプリング期間中は上記サンプリングスイッチのゲートを上記キャパシタの一端に接続する第２の切換手段とを備えたブートストラップ回路において、上記ＮＭＯＳトランジスタの基板端子を上記ＮＭＯＳトランジスタのソースに接続し、上記電圧印加手段がホールド期間中は上記ＮＭＯＳトランジスタの閾値電圧とブートストラップ電圧との加算電圧を上記ＮＭＯＳトランジスタのゲートに印加し、サンプリング期間中はグランド電位を上記ＮＭＯＳトランジスタのゲートに印加することを特徴とするブートストラップ回路。
ドレインにブートストラップ電圧が印加され、ソースがキャパシタの一端に接続されているＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタのゲートに電圧を印加する電圧印加手段と、ホールド期間中は上記キャパシタの他端をグランドに接続し、サンプリング期間中は上記キャパシタの他端をサンプリングスイッチのソースに接続する第１の切換手段と、ホールド期間中は上記サンプリングスイッチのゲートをグランドに接続し、サンプリング期間中は上記サンプリングスイッチのゲートを上記キャパシタの一端に接続する第２の切換手段とを備えたブートストラップ回路において、ホールド期間中は上記ＮＭＯＳトランジスタの基板端子を上記ＮＭＯＳトランジスタのソースに接続し、サンプリング期間中は上記ＮＭＯＳトランジスタの基板端子をグランドに接続する第３の切換手段を設け、上記電圧印加手段がホールド期間中は電源電圧を上記ＮＭＯＳトランジスタのゲートに印加し、サンプリング期間中はグランド電位を上記ＮＭＯＳトランジスタのゲートに印加することを特徴とするブートストラップ回路。
ドレインに電源電圧が印加され、ソースが第１のキャパシタの一端に接続されている第１のＮＭＯＳトランジスタと、上記第１のＮＭＯＳトランジスタのゲートに電圧を印加する電圧印加手段と、ホールド期間中は上記第１のキャパシタの他端をグランドに接続し、サンプリング期間中は上記第１のキャパシタの他端をサンプリングスイッチのソースに接続する第１の切換手段と、ホールド期間中は上記サンプリングスイッチのゲートをグランドに接続し、サンプリング期間中は上記サンプリングスイッチのゲートを上記第１のキャパシタの一端に接続する第２の切換手段とを備えたブートストラップ回路において、ドレインに電源電圧が印加され、ソースが第２のキャパシタの一端に接続されている第２のＮＭＯＳトランジスタと、ホールド期間中に限り上記第１及び第２のキャパシタの他端をグランドに接続する接続スイッチとを設け、上記第１及び第２のＮＭＯＳトランジスタの基板端子を上記第２のＮＭＯＳトランジスタのソースに接続し、上記電圧印加手段がホールド期間中は上記第１のＮＭＯＳトランジスタの閾値電圧とブートストラップ電圧との加算電圧を上記第１及び第２のＮＭＯＳトランジスタのゲートに印加し、サンプリング期間中はグランド電位を上記第１及び第２のＮＭＯＳトランジスタのゲートに印加することを特徴とするブートストラップ回路。
ドレインに電源電圧が印加され、ソースが第１のキャパシタの一端に接続されている第１のＮＭＯＳトランジスタと、上記第１のＮＭＯＳトランジスタのゲートに電圧を印加する電圧印加手段と、ホールド期間中は上記第１のキャパシタの他端をグランドに接続し、サンプリング期間中は上記第１のキャパシタの他端をサンプリングスイッチのソースに接続する第１の切換手段と、ホールド期間中は上記サンプリングスイッチのゲートをグランドに接続し、サンプリング期間中は上記サンプリングスイッチのゲートを上記第１のキャパシタの一端に接続する第２の切換手段とを備えたブートストラップ回路において、ドレインに電源電圧が印加され、ソースが第２のキャパシタの一端に接続されている第２のＮＭＯＳトランジスタと、ホールド期間中に限り上記第１及び第２のキャパシタの他端をグランドに接続する接続スイッチと、ホールド期間中は上記第１及び第２のＮＭＯＳトランジスタの基板端子を上記第２のＮＭＯＳトランジスタのソースに接続し、サンプリング期間中は上記第１及び第２のＮＭＯＳトランジスタの基板端子をグランドに接続する第３の切換手段とを設け、上記電圧印加手段がホールド期間中は電源電圧を上記第１及び第２のＮＭＯＳトランジスタのゲートに印加し、サンプリング期間中はグランド電位を上記第１及び第２のＮＭＯＳトランジスタのゲートに印加することを特徴とするブートストラップ回路。
ドレインに電源電圧が印加され、ソースがキャパシタの一端に接続されているＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタのゲートに電圧を印加する電圧印加手段と、ホールド期間中は上記キャパシタの他端をグランドに接続し、サンプリング期間中は上記キャパシタの他端をサンプリングスイッチのソースに接続する第１の切換手段と、ホールド期間中は上記サンプリングスイッチのゲートをグランドに接続し、サンプリング期間中は上記サンプリングスイッチのゲートを上記キャパシタの一端に接続する第２の切換手段とを備えたブートストラップ回路において、サンプリング期間における上記ＮＭＯＳトランジスタのソース電位を高めるソースフォロア回路を設け、上記電圧印加手段がホールド期間中は上記ＮＭＯＳトランジスタの閾値電圧とブートストラップ電圧との加算電圧を上記ＮＭＯＳトランジスタのゲートに印加し、サンプリング期間中はグランド電位を上記ＮＭＯＳトランジスタのゲートに印加することを特徴とするブートストラップ回路。
ＮＭＯＳトランジスタの基板端子を上記ＮＭＯＳトランジスタのソースに接続することを特徴とする請求項５記載のブートストラップ回路。
ドレインにブートストラップ電圧が印加され、ソースがキャパシタの一端に接続されているＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタのゲートに電圧を印加する電圧印加手段と、ホールド期間中は上記キャパシタの他端をグランドに接続し、サンプリング期間中は上記キャパシタの他端をサンプリングスイッチのソースに接続する第１の切換手段と、ホールド期間中は上記サンプリングスイッチのゲートをグランドに接続し、サンプリング期間中は上記サンプリングスイッチのゲートを上記キャパシタの一端に接続する第２の切換手段とを備えたブートストラップ回路において、上記ＰＭＯＳトランジスタの基板端子に電源電圧を印加し、上記電圧印加手段がホールド期間中はグランド電位を上記ＰＭＯＳトランジスタのゲートに印加し、サンプリング期間中は電源電圧を上記ＰＭＯＳトランジスタのゲートに印加することを特徴とするブートストラップ回路。
サンプリング期間におけるＰＭＯＳトランジスタのソース電位を高めるソースフォロア回路を設けることを特徴とする請求項７記載のブートストラップ回路。