【０００１】
【発明の属する技術分野】
本発明は、内部回路が静電気（ＥＳＤパルス）によって静電破壊されるのを防止するＥＳＤ保護回路を備える半導体装置に関するものである。
【０００２】
【従来の技術】
図２は、ＥＳＤ保護回路の一例の構成概略図である。ＥＳＤ保護回路は、一般的に半導体装置の入力端子、出力端子、入出力端子（以下、単に入出力端子と表現する）に設けられる。同図に示すＥＳＤ保護回路３０は、入出力端子３２と半導体装置の内部回路３４との間に接続された抵抗素子３６と、内部ノードＡ（抵抗素子３６と内部回路３４との間のノード）と電源Ｖｄｄとの間に接続されたダイオード３８と、グランドＧＮＤと内部ノードＡとの間に接続されたダイオード４０とを備えている。
【０００３】
このＥＳＤ保護回路３０を適用する半導体装置では、高電圧のＥＳＤパルスが入出力端子３２に印加された場合、抵抗素子３６の抵抗値Ｒと内部回路３４のゲート容量ＣによるＲＣ遅延によって、ＥＳＤパルスが内部回路３４に到達する前にダイオード３８がオンもしくはダイオード４０がブレークダウンして、ＥＳＤパルスによる電流を電源端子Ｖｄｄもしくはグランド端子ＧＮＤを介して半導体装置の外部へ放電し、内部回路３４を静電破壊から防止することができる。
【０００４】
これとは逆に、低電圧のＥＳＤパルスが入出力端子３２に入力された場合、ダイオード４０がオンもしくはダイオード３８がブレークダウンして、ＥＳＤパルスの低電圧による電流をグランド端子ＧＮＤもしくは電源端子Ｖｄｄを介して半導体装置の外部へ放電し、内部回路３４を保護することができる。このように、ＥＳＤ保護回路３０により、ＥＳＤパルスによる電流を半導体装置の外部に放電して、内部回路３４を静電破壊から保護することができる。
【０００５】
しかし、図２に示すＥＳＤ保護回路３０を入出力端子３２に設けると、抵抗素子３６の抵抗成分や、ダイオード３８，４０の容量成分により入出力信号に損失が生じて劣化する。このため、ＲＦ（ラジオ周波数）信号等のように、インピーダンス整合が必要な回路や、信号損失によって感度悪化を招くような回路の入出力端子にはＥＳＤ保護回路３０を適用することができないという問題があった。
【０００６】
これに対し、例えば特許文献１には、半導体装置内部のＥＳＤ保護回路ではないが、モジュール基板上に実装されたメモリチップの静電破壊を防止することができるメモリモジュールが提案されている。
【０００７】
このメモリモジュールのモジュール基板上では、外部基板との接続に用いられる外部接続端子の一部である接地端子に接続される配線パターンと、接地端子以外の外部接続端子に接続される配線パターンに、それぞれ先端がとがったパターン突起部が設けられ、これらの接地端子に接続されるパターン突起部と、接地端子以外の外部接続端子に接続されるパターン突起部とが互いに近接して配置されている。
【０００８】
特許文献１によれば、外部接続端子に静電気が加わると、これら近接したパターン突起部間で放電が起こるため、各メモリチップの入出力端子に印加される高電圧が緩和されるとしている。しかし、特許文献１に開示のパターン突起部に対応するものとして、半導体装置内部でメタル配線を鋭角に形成することは非常に困難なことであり、特許文献１に記載の技術を半導体装置の内部に適用することは現実的ではない。
【０００９】
【特許文献１】
特開平１０−２４２３７８号公報
【００１０】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、ＲＦ信号等のインピーダンス整合が必要な回路や、信号損失によって感度悪化を招く回路等の入出力端子においても適用可能なＥＳＤ保護回路を備える半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、入出力端子を介して入力されるＥＳＤパルスによる静電破壊から内部回路を保護するＥＳＤ保護回路を備える半導体装置であって、
前記ＥＳＤ保護回路は、第１の配線層に配線された第１の信号線と、第２の配線層に配線された電源線およびグランド線のうちの少なくとも一方と、前記第２の配線層に配線された第２の信号線とを備え、
前記第１の信号線と前記第２の信号線とは、前記第１の配線層と前記第２の配線層との間の絶縁層に形成されたビアを介して接続され、前記電源線および前記グランド線のうちの少なくとも一方と前記第２の信号線との間は、所定の間隔を離して配線されていることを特徴とする半導体装置を提供するものである。
【００１２】
ここで、前記第２の配線層は、前記第１の配線層の上層または下層の配線層であり、前記電源線および前記グランド線のうちの少なくとも一方と、前記第２の信号線とは共に、前記第１の配線層の上層または下層の配線層に配線されるのが好ましい。
【００１３】
また、前記第２の配線層は、前記第１の配線層の上層および下層の配線層であり、前記電源線および前記第２の信号線は、前記第１の配線層の上層および下層の配線層のうちの一方に配線され、前記グランド線および前記第２の信号線は、前記第１の配線層の上層および下層の配線層のうちの他方に配線されるのが好ましい。
【００１４】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置を詳細に説明する。
【００１５】
図１は、本発明の半導体装置で用いられるＥＳＤ保護回路の一実施形態の構成概念図である。同図に示すＥＳＤ保護回路１０は、ＲＦ信号等のように、インピーダンス整合が必要な回路や、信号損失によって感度悪化を招く回路等の入力端子、出力端子、入出力端子（以下、単に入出力端子と表現する）などに設けられるものである。同図（ａ）は、保護対象の入出力端子と内部回路との間に配線された信号線周辺のレイアウト上面図、同図（ｂ）はそのレイアウト側面図を示す。
【００１６】
ＥＳＤ保護回路１０は、図１（ｂ）に示す中央の配線層（メタル層）に配線された信号線１２と、上側の配線層に配線された電源線１４と、下側の配線層に配線されたグランド線１６と、上側および下側の配線層に配線された信号線１８，２０とを備えている。図示していないが、中央の配線層に配線された信号線１２と上側および下側の配線層に配線された電源線１４、グランド線１６および信号線１８，２０との間には絶縁層が形成されている。
【００１７】
ここで、中央の配線層の信号線１２と、上側の配線層の電源線１４および信号線１８と、下側の配線層のグランド線１６および信号線２０は、図１（ａ）の上面図で見た時に互いに重なり合うように一列に配線されている。また、中央の配線層と上側および下側の配線層との間の絶縁層には、中央の配線層の信号線１２に沿って、この信号線１２に接続されたビア（ＶＩＡ）（絶縁層に開孔されたビアホールの内部に充填された導電性材料）２２が一定の間隔毎に形成されている。
【００１８】
上側および下側の配線層の信号線１８，２０は、それぞれ絶縁層に形成されたビア２２の表面に、ビア２２の表面と同じ形状に形成されている。中央の配線層の信号線１２とその上側および下側の配線層の信号線１８，２０とは、中央の配線層とその上側および下側の配線層との間の絶縁層に形成されたビア２２を介して接続されている。
【００１９】
また、電源線１４およびグランド線１６には、ビア２２に対応する位置にホール２４が開孔され、電源線１４およびグランド線１６に開孔されたホール２４の内縁と上側および下側の配線層に配線された信号線１８，２０の外縁との間には、図１（ｂ）下部にその拡大図を示すように、所定の間隔Ｌが設けられている。
【００２０】
この間隔Ｌは、ＥＳＤパルスを信号線１８，２０と電源線１４およびグランド線１６との間で放電させるためには極力近い方が好ましい。しかし、この間隔Ｌが近すぎると、ＲＦ信号等のように、インピーダンス整合が必要な回路や、信号損失によって感度悪化を招く回路等に入力される信号が入力された場合に、このＲＦ信号等の信号が信号線１８，２０側から電源線１４およびグランド線１６側へ漏れる場合がある。
【００２１】
従って、間隔Ｌは、ＲＦ信号等の信号が信号線１８，２０側から電源線１４およびグランド線１６側へ漏れるのを許容できる範囲内において、入出力端子に印加されるＥＳＤパルスが放電可能な間隔に設定する必要がある。従って、間隔Ｌは、入出力端子から入出力される信号のレベル（振幅）および周波数と、同じく入出力端子に印加されるＥＳＤパルスのレベル（振幅）および持続時間等に従って適宜決定するのが好ましい。
【００２２】
入出力端子にプラスのＥＳＤパルスが印加されると、このＥＳＤパルスは、中央の配線層の信号線１２、ビア２２を介して、上側および下側の配線層の信号線１８，２０の外縁から、上側の配線層の電源線１４および下側の配線層のグランド線１６に開孔されたホール２４の内縁に向かって放電し、ＥＳＤパルスによる電流は、電源線１４およびグランド線１６を介して、それぞれ電源端子およびグランド端子から半導体装置の外部へ放出される。
【００２３】
これに対し、入出力端子にマイナスのＥＳＤパルスが印加されると、このＥＳＤパルスは、上側および下側の配線層の電源線１４およびグランド線１６に開孔されたホール２４の内縁から、上側および下側の配線層の信号線１８，２０の外縁に向かって放電する。従って、ＥＳＤパルスによる電流は、電源端子およびグランド端子、電源線１４およびグランド線１６、信号線１８，２０、ビア２２および信号線１２を介して、入出力端子から半導体装置の外部へ放出される。
【００２４】
このように、ＥＳＤ保護回路１０は、保護対象の信号が入出力される入出力端子の信号線に対して抵抗成分や容量成分を付加するわけではなく、その信号特性を変化させることがないので、ＥＳＤ保護回路１０を設けることによって、ＲＦ信号等のように、インピーダンス整合が必要な回路や、損失によって感度悪化を招く回路等の入出力端子においても適用可能であり、ＥＳＤパルスによって内部回路が静電破壊されるのを防止することができる。
【００２５】
なお、図１に示す例では、上層および下層に配線された信号線１８，２０は、ビア２２の表面と同じ形状に形成されているが、この信号線１８，２０は、ビア２２と接続されていれば、どのような形状に形成されていてもよい。また、信号線１２を中央の層に配線し、これに隣接する上層に電源線１４を、また、これに隣接する下層にグランド線１６を配線しているが、これも限定されず、上層にグランド線１６を、また、下層に電源線１４を配線してもよい。
【００２６】
また、図１に示す例では、中央の配線層とその上層および下層の３つの配線層を使用しているが、信号線１２が配線される配線層とその上層または下層どちらかを利用して構成することも可能である。この場合、上層または下層に、電源線１４、グランド線１６、およびビア２２に接続された信号線１８，２０を配線すればよい。また、電源線１４およびグランド線１６のうちの一方だけを配線してもよい。この場合、マイナスのＥＳＤパルスまたはプラスのＥＳＤパルスに対してのみ保護が有効となる。
【００２７】
中央の配線層の信号線１２と、上側の配線層の電源線１４および信号線１８と、下側の配線層のグランド線１６および信号線２０は、図１（ａ）の上面図で見た時に必ずしも互いに重なり合うように一列に配線する必要はない。また、ビア２２は少なくとも１つ形成されていればよく、必要に応じて適宜必要な個数を設けるようにすればよい。また、ビア２２を形成する間隔は一定であってもよいし、それぞれ異なっていてもよい。
【００２８】
上側および下側の配線層の信号線１８，２０は、ビア２２の表面と同じ形状に形成する必要はなく、ビア２２と接続され、なおかつ電源線１４およびグランド線１６の端部と一定の間隔Ｌを設けて配線されていればよい。また、電源線１４およびグランド線１６のビア２２に対応する位置にホール２４を開孔する必要もなく、前述のように、電源線１４およびグランド線１６の端部と、ビア２２に接続された信号線１８，２０の端部との間に一定の間隔が設けられるように電源線１４およびグランド線１６を配線すればよい。
【００２９】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３０】
【発明の効果】
以上詳細に説明した様に、本発明の半導体装置で用いられるＥＳＤ保護回路は、抵抗成分や容量成分を付加するわけではないので、入出力信号の特性が変化したり、インピーダンス不整合が生じることはなく、ＥＳＤパルスによって内部回路が静電破壊されるのを防止することができる。従って、ＲＦ信号等のように、インピーダンス整合が必要な回路や、損失によって感度悪化を招く回路等の入出力端子において特に好適である。
【図面の簡単な説明】
【図１】（ａ）および（ｂ）は、それぞれ本発明の半導体装置で用いられるＥＳＤ保護回路の構成を表す一実施形態の上面図および側面図である。
【図２】ＥＳＤ保護回路の一例の構成概略図である。
【符号の説明】
１０，３０ ＥＳＤ保護回路
１２，１８，２０ 信号線
１４ 電源線
１６ グランド線
２２ ビア
２４ ホール
３２ 入出力端子
３４ 内部回路
３６ 抵抗素子
３８，４０ ダイオード[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having an ESD protection circuit for preventing an internal circuit from being damaged by static electricity (ESD pulse).
[0002]
[Prior art]
FIG. 2 is a schematic configuration diagram of an example of the ESD protection circuit. The ESD protection circuit is generally provided at an input terminal, an output terminal, and an input / output terminal (hereinafter, simply referred to as an input / output terminal) of a semiconductor device. The ESD protection circuit 30 shown in FIG. 1 includes a resistance element 36 connected between the input / output terminal 32 and the internal circuit 34 of the semiconductor device, and an internal node A (a node between the resistance element 36 and the internal circuit 34). A diode 38 connected between the power supply Vdd and the power supply Vdd, and a diode 40 connected between the ground GND and the internal node A.
[0003]
In a semiconductor device to which the ESD protection circuit 30 is applied, when a high-voltage ESD pulse is applied to the input / output terminal 32, the ESD pulse is generated by an RC delay due to the resistance value R of the resistance element 36 and the gate capacitance C of the internal circuit 34. Before the current reaches the internal circuit 34, the diode 38 is turned on or the diode 40 breaks down, and the current due to the ESD pulse is discharged to the outside of the semiconductor device via the power supply terminal Vdd or the ground terminal GND, and the internal circuit 34 is turned off. It can be prevented from electric breakdown.
[0004]
Conversely, when a low-voltage ESD pulse is input to the input / output terminal 32, the diode 40 is turned on or the diode 38 is broken down, and the current due to the low voltage of the ESD pulse is supplied to the ground terminal GND or the power supply terminal Vdd. Through the semiconductor device to the outside to protect the internal circuit. As described above, the ESD protection circuit 30 can discharge the current due to the ESD pulse to the outside of the semiconductor device and protect the internal circuit 34 from electrostatic breakdown.
[0005]
However, if the ESD protection circuit 30 shown in FIG. 2 is provided at the input / output terminal 32, the input / output signal is lost due to the resistance component of the resistance element 36 and the capacitance component of the diodes 38 and 40, and deteriorates. For this reason, the problem that the ESD protection circuit 30 cannot be applied to a circuit that requires impedance matching, such as an RF (radio frequency) signal, or an input / output terminal of a circuit that causes deterioration in sensitivity due to signal loss, cannot be applied. was there.
[0006]
On the other hand, for example, Patent Literature 1 proposes a memory module that is not an ESD protection circuit inside a semiconductor device but can prevent electrostatic damage of a memory chip mounted on a module substrate.
[0007]
On the module board of this memory module, a wiring pattern connected to a ground terminal which is a part of an external connection terminal used for connection with an external board, and a wiring pattern connected to an external connection terminal other than the ground terminal, A pattern projection having a sharp tip is provided, and a pattern projection connected to these ground terminals and a pattern projection connected to an external connection terminal other than the ground terminal are arranged close to each other.
[0008]
According to Patent Literature 1, when static electricity is applied to the external connection terminal, a discharge occurs between the adjacent pattern protrusions, so that a high voltage applied to the input / output terminal of each memory chip is relaxed. However, it is very difficult to form a metal wiring at an acute angle inside a semiconductor device to correspond to the pattern protrusion disclosed in Patent Document 1. It is not practical to apply to
[0009]
[Patent Document 1]
JP-A-10-242378
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art, and to provide an ESD protection circuit that can be applied to input / output terminals of a circuit that requires impedance matching of an RF signal or the like and that causes a deterioration in sensitivity due to signal loss. It is to provide a semiconductor device provided with.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, the present invention is a semiconductor device including an ESD protection circuit for protecting an internal circuit from electrostatic destruction due to an ESD pulse input via an input / output terminal,
The ESD protection circuit includes a first signal line wired in a first wiring layer, at least one of a power supply line and a ground line wired in a second wiring layer, and a second signal line connected to the second wiring layer. And a wired second signal line,
The first signal line and the second signal line are connected via a via formed in an insulating layer between the first wiring layer and the second wiring layer. A semiconductor device is provided in which at least one of the ground lines and the second signal line are wired at a predetermined interval.
[0012]
Here, the second wiring layer is an upper or lower wiring layer of the first wiring layer, and at least one of the power supply line and the ground line and the second signal line are both It is preferable that wiring is performed on the wiring layer above or below the first wiring layer.
[0013]
Further, the second wiring layer is an upper and lower wiring layer of the first wiring layer, and the power supply line and the second signal line are upper and lower wiring layers of the first wiring layer. Preferably, the ground line and the second signal line are wired to one of the layers, and are wired to the other of the upper and lower wiring layers of the first wiring layer.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a semiconductor device of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
[0015]
FIG. 1 is a configuration conceptual diagram of an embodiment of an ESD protection circuit used in a semiconductor device of the present invention. The ESD protection circuit 10 shown in FIG. 1 includes an input terminal, an output terminal, and an input / output terminal (hereinafter simply referred to as an input / output terminal) of a circuit that requires impedance matching, such as an RF signal, or a circuit that causes deterioration in sensitivity due to signal loss. Terminal). FIG. 1A shows a layout top view around a signal line wired between an input / output terminal to be protected and an internal circuit, and FIG. 1B shows a layout side view thereof.
[0016]
The ESD protection circuit 10 includes a signal line 12 wired in a central wiring layer (metal layer) shown in FIG. 1B, a power supply line 14 wired in an upper wiring layer, and a wiring in a lower wiring layer. Ground line 16 and signal lines 18 and 20 wired on the upper and lower wiring layers. Although not shown, an insulating layer is provided between the signal line 12 wired in the central wiring layer and the power supply line 14, the ground line 16 and the signal lines 18 and 20 wired in the upper and lower wiring layers. Is formed.
[0017]
Here, the signal line 12 in the center wiring layer, the power supply line 14 and the signal line 18 in the upper wiring layer, and the ground line 16 and the signal line 20 in the lower wiring layer are top views in FIG. The wires are arranged in a row so as to overlap each other when viewed from above. Also, vias (VIAs) (insulating layers) connected to the signal lines 12 along the signal lines 12 of the central wiring layer are provided in the insulating layer between the central wiring layer and the upper and lower wiring layers. (A conductive material) 22 filled in the via holes formed at predetermined intervals.
[0018]
The signal lines 18 and 20 of the upper and lower wiring layers are formed on the surface of the via 22 formed in the insulating layer, respectively, in the same shape as the surface of the via 22. The signal line 12 in the central wiring layer and the signal lines 18 and 20 in the upper and lower wiring layers are connected to via holes formed in an insulating layer between the central wiring layer and the upper and lower wiring layers. 22.
[0019]
Holes 24 are formed in the power supply line 14 and the ground line 16 at positions corresponding to the vias 22. The inner edges of the hole 24 formed in the power supply line 14 and the ground line 16 and the upper and lower wiring layers are formed. A predetermined distance L is provided between the outer edges of the signal lines 18 and 20 wired as shown in FIG.
[0020]
The interval L is preferably as close as possible to discharge the ESD pulse between the signal lines 18 and 20 and the power supply line 14 and the ground line 16. However, if the interval L is too short, when a signal is input to a circuit that requires impedance matching, such as an RF signal, or a circuit that causes deterioration in sensitivity due to signal loss, the RF signal May leak from the signal lines 18 and 20 to the power supply line 14 and the ground line 16.
[0021]
Therefore, the interval L can discharge the ESD pulse applied to the input / output terminal within a range in which a signal such as an RF signal can be allowed to leak from the signal lines 18 and 20 to the power supply line 14 and the ground line 16. Must be set to interval. Therefore, it is preferable that the interval L is appropriately determined according to the level (amplitude) and frequency of a signal input / output from the input / output terminal and the level (amplitude) and duration of the ESD pulse applied to the input / output terminal. .
[0022]
When a positive ESD pulse is applied to the input / output terminal, the ESD pulse is transmitted from the outer edges of the signal lines 18 and 20 of the upper and lower wiring layers via the signal line 12 and the via 22 of the central wiring layer. And discharges toward the inner edge of the hole 24 formed in the power supply line 14 of the upper wiring layer and the ground line 16 of the lower wiring layer, and the current due to the ESD pulse passes through the power supply line 14 and the ground line 16. Are respectively emitted from the power supply terminal and the ground terminal to the outside of the semiconductor device.
[0023]
On the other hand, when a negative ESD pulse is applied to the input / output terminal, the ESD pulse is applied from the inner edge of the hole 24 formed in the power supply line 14 and the ground line 16 of the upper and lower wiring layers to the upper side. And discharge toward the outer edges of the signal lines 18 and 20 in the lower wiring layer. Therefore, the current due to the ESD pulse is emitted from the input / output terminal to the outside of the semiconductor device via the power supply terminal and the ground terminal, the power supply line 14 and the ground line 16, the signal lines 18, 20, the via 22, and the signal line 12. .
[0024]
As described above, the ESD protection circuit 10 does not add a resistance component or a capacitance component to the signal line of the input / output terminal through which the signal to be protected is input / output, and does not change the signal characteristics. By providing the ESD protection circuit 10, the present invention can be applied to input / output terminals of a circuit that requires impedance matching, such as an RF signal, or a circuit that causes deterioration in sensitivity due to loss. Electrostatic damage can be prevented.
[0025]
In the example shown in FIG. 1, the signal lines 18 and 20 wired in the upper and lower layers are formed in the same shape as the surface of the via 22, but the signal lines 18 and 20 are connected to the via 22. If so, it may be formed in any shape. In addition, the signal line 12 is wired in the central layer, the power supply line 14 is wired in the upper layer adjacent thereto, and the ground line 16 is wired in the lower layer adjacent thereto. The ground line 16 may be provided, and the power supply line 14 may be provided in a lower layer.
[0026]
Further, in the example shown in FIG. 1, the central wiring layer and three wiring layers above and below the central wiring layer are used, but the wiring layer on which the signal line 12 is wired and either the upper layer or the lower layer are used. It is also possible to configure. In this case, the power lines 14, the ground lines 16, and the signal lines 18 and 20 connected to the vias 22 may be wired in the upper or lower layer. Alternatively, only one of the power supply line 14 and the ground line 16 may be wired. In this case, protection is effective only for a negative ESD pulse or a positive ESD pulse.
[0027]
The signal line 12 in the central wiring layer, the power supply line 14 and the signal line 18 in the upper wiring layer, and the ground line 16 and the signal line 20 in the lower wiring layer are viewed from the top view in FIG. Sometimes it is not necessary to wire in a row so as to overlap each other. In addition, at least one via 22 may be formed, and a necessary number may be provided as needed. Further, the intervals at which the vias 22 are formed may be constant or may differ from one another.
[0028]
The signal lines 18 and 20 of the upper and lower wiring layers do not need to be formed in the same shape as the surface of the via 22, are connected to the via 22, and have a certain distance from the ends of the power supply line 14 and the ground line 16. What is necessary is that L is provided and wired. Further, it is not necessary to form the hole 24 at a position corresponding to the via 22 of the power supply line 14 and the ground line 16, and the ends of the power supply line 14 and the ground line 16 are connected to the via 22 as described above. The power supply line 14 and the ground line 16 may be wired such that a certain interval is provided between the signal lines 18 and 20 and the ends thereof.
[0029]
The present invention is basically as described above.
As described above, the semiconductor device of the present invention has been described in detail. However, the present invention is not limited to the above embodiment, and various improvements and modifications may be made without departing from the gist of the present invention. .
[0030]
【The invention's effect】
As described in detail above, the ESD protection circuit used in the semiconductor device of the present invention does not add a resistance component or a capacitance component, so that the characteristics of input / output signals may change or impedance mismatch may occur. However, it is possible to prevent the internal circuit from being electrostatically damaged by the ESD pulse. Therefore, it is particularly suitable for input / output terminals of circuits that require impedance matching, such as RF signals, and circuits that cause loss of sensitivity due to loss.
[Brief description of the drawings]
FIGS. 1A and 1B are a top view and a side view of an embodiment showing a configuration of an ESD protection circuit used in a semiconductor device of the present invention, respectively.
FIG. 2 is a schematic diagram illustrating an example of an ESD protection circuit.
[Explanation of symbols]
10, 30 ESD protection circuit 12, 18, 20 Signal line 14 Power line 16 Ground line 22 Via 24 Hole 32 Input / output terminal 34 Internal circuit 36 Resistance element 38, 40 Diode