JP2004221248A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004221248A JP2004221248A JP2003005882A JP2003005882A JP2004221248A JP 2004221248 A JP2004221248 A JP 2004221248A JP 2003005882 A JP2003005882 A JP 2003005882A JP 2003005882 A JP2003005882 A JP 2003005882A JP 2004221248 A JP2004221248 A JP 2004221248A
- Authority
- JP
- Japan
- Prior art keywords
- heat radiation
- semiconductor device
- heat
- element substrate
- die bond
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 230000005855 radiation Effects 0.000 claims description 40
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- 239000004519 grease Substances 0.000 claims description 3
- 229910000679 solder Inorganic materials 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims 1
- 230000005693 optoelectronics Effects 0.000 abstract description 13
- 230000000191 radiation effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
【課題】半導体受光素子やこれらを駆動する電子部品からなる集積回路が複数組み込まれた半導体装置において、その装置サイズや実装のためのスペースを拡張することなく、前記集積回路内で発生した熱を素早く放出することのできる半導体装置を提供することである。
【解決手段】素子基板２２と、この素子基板２２の表面に形成され、複数の半導体受光素子等からなる光電子集積回路２５が実装されるダイボンドパターン部２４と、このダイボンドパターン部２４の所定の箇所から素子基板２２の裏面に延びる複数のサーマルビア２６と、前記素子基板２２の裏面に形成され、前記サーマルビア２６の下端に接する薄板状のサーマルランド２７とを備え、前記素子基板２２の側面に形成される側面放熱部３３を介して前記ダイボンドパターン部２４とサーマルランド２７とを連結させることで、前記光電子集積回路２５内で発生した熱を外部に放出させるようにした。
【選択図】 図１
【解決手段】素子基板２２と、この素子基板２２の表面に形成され、複数の半導体受光素子等からなる光電子集積回路２５が実装されるダイボンドパターン部２４と、このダイボンドパターン部２４の所定の箇所から素子基板２２の裏面に延びる複数のサーマルビア２６と、前記素子基板２２の裏面に形成され、前記サーマルビア２６の下端に接する薄板状のサーマルランド２７とを備え、前記素子基板２２の側面に形成される側面放熱部３３を介して前記ダイボンドパターン部２４とサーマルランド２７とを連結させることで、前記光電子集積回路２５内で発生した熱を外部に放出させるようにした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に実装された半導体受光素子から発生する熱を外部に放出するための放熱構造を備えた薄型の半導体装置に関するものである。
【０００２】
【従来の技術】
従来、フォトトランジスタやフォトダイオード等の半導体受光素子を多数集積した半導体装置（半導体チップ）にあっては、それぞれの半導体受光素子が消費する総電流量が大きくなり、それに伴って半導体チップ全体の温度が高くなる。また、前記各半導体素子が動作する周波数が高く、高速化するほど半導体チップの温度が上昇する傾向にある。このような半導体チップの高温化に伴って、動作速度の低下や動作不良を起こしやすくなり、最悪の場合は半導体としての機能が破壊されてしまう。このため、前記半導体チップを組み込んだ電子機器にあっては、ファンを用いて強制的に空冷するなどして半導体チップの温度上昇を抑えるようにしている。一方、半導体チップ側の対策としては、特許文献１に示されるように、表面に放熱用のフィンを設けて大気中に放熱させたり、半導体チップ内の素子基板に設けた複数の熱伝導ビア（サーマルビア）を介して実装基板に放熱させるなどしている。
【０００３】
【特許文献１】
特開平９−５５４５９号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、前記半導体チップにおける対策の一つである放熱フィンを設ける方法にあっては、広い実装スペースが必要となるため小型あるいは薄型の電子機器に採用するのには不向きである。一方、サーマルビアを利用する場合は、実装スペースはそれほど必要とならないが、放熱効果が前記放熱フィンを用いた場合に比べて低くなるため、素子を高密度で実装したり、高い周波数での動作が制限されていた。
【０００５】
そこで、本発明の目的は、半導体受光素子が複数組み込まれた半導体装置において、その装置サイズや実装のためのスペースを拡張することなく、前記半導体受光素子で発生した熱を素早く放出することのできる半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る半導体装置は、素子基板と、この素子基板の表面に形成され、複数の半導体受光素子が実装されるダイボンドパターン部と、このダイボンドパターン部の所定の箇所から素子基板の裏面に延びる複数の熱伝導ビアと、前記素子基板の裏面に形成され、前記熱伝導ビアの下端に接する薄板状の放熱パターンとを備えると共に、前記素子基板の側面に形成される側面放熱部を介して前記ダイボンドパターン部と放熱パターンとを連結させたことを特徴とする。
【０００７】
この発明によれば、フォトトランジスタ、フォトダイオード又はＣＭＯＳイメージセンサ等の半導体受光素子が複数実装されるダイボンドパターン部が、このダイボンドパターン部から延びる複数の熱伝導ビアを介して素子基板の裏面に配設されている放熱パターンに熱結合し、さらに、素子基板の側面に形成された側面放熱部を介して前記ダイボンドパターン部と放熱パターンとを連結させているため、前記半導体受光素子から発する熱を外部に素早く放熱させることができる。また、前記放熱パターンが薄板部材で形成されているため、放熱効率が高くなると共に、チップサイズの小型化及び薄型化が図られる。
【０００８】
また、前記熱伝導ビアの一つをダイボンドパターン部の略中央部に設け、この熱伝導ビアを中心として他の熱伝導ビアを複数均等に配設することで、半導体受光素子から発する熱を均等且つ効率よく放熱パターンに放出させることができる。
【０００９】
前記放熱パターンを前記ダイボンドパターン部の面積と略同じかそれ以上に形成することで、放熱面がより広くなるため放熱効果の向上が図られる。また、放熱パターンを１８μｍ以下の薄い銅部材で形成することで、より大きな放熱効果を得ることができると共に、半導体装置の薄型化が図られる。さらに、放熱パターンの表面に複数の凹凸や襞を設けるようにすれば、チップの平面スペースを変更することなく放熱効果を高めることができる。
【００１０】
前記構造からなる半導体装置をマザーボードのような実装基板に組み込む際に、半導体装置の形状や実装形態に応じて、放熱パターン面を直接実装基板に接合させて放熱させる方法と、前記放熱パターン面を実装基板から浮かせて実装基板を介さずに大気中に放出する方法をとることが可能である。また、前記放熱パターンと実装基板との間にグリスや半田等からなる放熱層を形成することで、より高い放熱効果を得ることができる。
【００１１】
【発明の実施の形態】
以下、添付図面に基づいて本発明に係る半導体装置の実施形態を詳細に説明する。
【００１２】
本発明の半導体装置（半導体チップ２１）は、図１乃至図５に示すように、素子基板２２上にフォトトランジスタ、フォトダイオード又はＣＭＯＳイメージセンサ等の半導体受光素子やこれらを駆動する電子部品類を集積した光電子集積回路２５を実装して透明若しくは半透明の樹脂体２８で封止したものである。前記素子基板２２は、ガラスエポキシやＢＴレジン（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ Ｒｅｓｉｎ）等の部材で構成されており、その表面に前記光電子集積回路２５を実装するためのダイボンドパターン部２４が形成され、端部に実装基板２９に接続するためのスルーホール状の電極端子２３が形成されている。
【００１３】
前記素子基板２２の内部には、表面から裏面に通じる円柱状の熱伝導ビア（サーマルビア２６）が複数設けられると共に、側面には平面状の側面放熱部３３が形成されている。前記サーマルビア２６は、前記ダイボンドパターン部２４上に実装される光電子集積回路２５が発する熱を素子基板２２の裏面に逃がすために設けられるもので、前記ダイボンドパターン部２４の所定箇所に設けられる貫通孔の内部に熱伝導率が良好な熱伝導部材を充填して形成される。ここで使用される熱伝導部材は、所望する放熱効果に応じて樹脂や銀、銅などから選択される。本実施形態の半導体チップ２１では、素子基板２２の裏面に前記サーマルビア２６の下端に接するように放熱パターン（サーマルランド２７）を配設した構造となっている。このサーマルランド２７は、前記サーマルビア２６と同様に、熱伝導特性が良好な銅部材で薄板状に形成され、素子基板２２の裏面に密着して設けられる。サーマルランド２７は、薄く且つ表面積が大きくなるほど放熱効果が高まるが、半導体チップ２１のサイズを最小にするためには、少なくとも光電子集積回路２５の実装面積に応じて形成されるダイボンドパターン部２４と同じかそれ以上の広さに形成するのが望ましい。本実施形態の半導体チップ２１では、厚みが１８μｍ程度の銅部材を用いている。
【００１４】
前記側面放熱部３３は、図２（ａ），（ｂ）に示されるように、前記サーマルランド２７と同様に熱伝導率が良好な部材で平面形成されており、ダイボンドパターン部２４とサーマルランド２７とを面状に繋ぐことによって大きな放熱効果を得ることができる。本実施形態の半導体チップ２１では、前記側面放熱部３３を電極端子２３の形成方法と同じスルーホールとして形成したが、図３及び図４に示す側面放熱部３４のように、素子基板２２の側面全面に金や銅などの熱伝導部材を貼着あるいは蒸着等によって形成してもよい。
【００１５】
前記光電子集積回路２５は、主に光通信装置に採用されるため、フォトトランジスタ、フォトダイオード又はＣＭＯＳイメージセンサ等の半導体受光素子やこれらを駆動するためのトランジスタあるいはコンデンサや抵抗といった電子部品類が同一基板上に集積されることが多い。このような光通信用途としては、高機能化や高速化と共に小型化が要求されることから集積度が高く、また、消費電力の増加に伴って発熱量も多くなる傾向にある。このため、前記サーマルビア２６をサーマルランド２７に熱結合したことで、高集積化に伴って増大する熱の大部分を効果的に実装基板２９上に放熱させることができる。
【００１６】
この実施形態では、光電子集積回路２５で発生する熱を均等に放熱させるために、サーマルビア２６を光電子集積回路２５が実装されたダイボンドパターン部２４の略中心部と四隅の計５箇所に設けてある。図５に示したように、光電子集積回路２５で発生した熱は、そのほとんどがダイボンドパターン部２４及びサーマルビア２６を介してサーマルランド２７に放熱される。そして、このサーマルランド２７に放出した熱は、密着接合している実装基板２９に伝わって大気中に放出される。
【００１７】
上記実施形態では、半導体チップ２１に形成されるサーマルランド２７を実装基板２９に密着させ、この実装基板２９に直に放熱させているが、実装基板２９から浮かせた状態で実装し、直接大気中に放熱させることもできる。図６に示した半導体チップ３１は、実装基板２９との接合をリード端子３０によって行うように構成されたものである。このような構造の半導体チップ３１を実装する場合は、前記リード端子３０の先端を実装基板２９上の所定の電極パターン上に載置して半田で接合する。このとき、前記リード端子３０の長さや折曲げ角によって素子基板２２が実装基板２９から僅かに浮いた状態で固定されるため、サーマルランド２７に伝わった熱を大気中に自然放出することができる。また、図７に示すように、前記半導体チップ３１において、サーマルランド２７と実装基板２９との間にグリスや半田による放熱層３２を設け、この放熱層３２を介して実装基板２９上に放熱させることも可能である。
【００１８】
上記半導体チップ２１，３１に設けたサーマルランド２７は、薄い銅部材を平坦に加工形成したものであるが、図８に示す半導体チップ４１に設けたサーマルランド４７のように、その表面を凹凸状あるいは襞状に加工することで、半導体チップ４１の平面スペースを広げることなく放熱面積を増やすことができる。これによって、放熱効果を向上させることができる。
【００１９】
なお、前記半導体チップ２１，３１，４１においては、光電子集積回路２５の中心部から四隅に向かって計５本のサーマルビア２６を設けてサーマルランド２７，４７に熱結合させているが、このような本数及び配設位置に関わらず、半導体チップ２１，３１，４１のサイズに収まる限り、配設本数を多く、また、密集させることでより大きな放熱効果を得ることが可能となる。特に、集積度が高く、また、高い周波数で動作するような素子を備えた半導体チップにあっては、素子の発熱量の多い箇所に集中してサーマルビア２６を設けるようにすることで大きな放熱効果を得ることができる。
【００２０】
【発明の効果】
以上説明したように、本発明に係る半導体装置によれば、光電子集積回路から発する熱を素子基板に設けられているダイボンドパターン部、熱伝導ビア及び側面放熱部を介して素子基板の裏面に配設されている放熱パターンに熱結合させた構造となっているので、素子基板の裏面及び側面から効果的に熱を放出させることができる。
【００２１】
また、前記放熱パターン及び側面放熱部が薄く且つ幅広の熱伝導部材で形成されているために熱伝導効率が良好となり、発生した熱を素早く実装基板や大気中に放出させることができる。
【００２２】
また、前記側面放熱部は、電極端子の形成方法と同じスルーホールによって形成できるので、工数及びコストが掛からずに放熱効果を向上させた半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の斜視図である。
【図２】上記半導体装置の平面図及び側面図である。
【図３】本発明に係る他の実施形態の半導体装置の斜視図である。
【図４】上記半導体装置の平面図及び側面図である。
【図５】上記半導体装置を実装基板に実装したときの断面図である。
【図６】リード端子を備えた半導体装置を実装基板に実装したときの断面図である。
【図７】前記半導体装置が放熱層を介して実装基板に実装したときの断面図である。
【図８】表面に凹凸加工を施した放熱パターンを備えた半導体装置の断面図である。
【符号の説明】
２１，３１，４１ 半導体チップ（半導体装置）
２２ 素子基板
２３ 電極端子
２４ ダイボンドパターン部
２５ 光電子集積回路
２６ サーマルビア（熱伝導ビア）
２７，４７ サーマルランド（放熱パターン）
２９ 実装基板
３０ リード端子
３２ 放熱層
３３，３４ 側面放熱部
【発明の属する技術分野】
本発明は、基板上に実装された半導体受光素子から発生する熱を外部に放出するための放熱構造を備えた薄型の半導体装置に関するものである。
【０００２】
【従来の技術】
従来、フォトトランジスタやフォトダイオード等の半導体受光素子を多数集積した半導体装置（半導体チップ）にあっては、それぞれの半導体受光素子が消費する総電流量が大きくなり、それに伴って半導体チップ全体の温度が高くなる。また、前記各半導体素子が動作する周波数が高く、高速化するほど半導体チップの温度が上昇する傾向にある。このような半導体チップの高温化に伴って、動作速度の低下や動作不良を起こしやすくなり、最悪の場合は半導体としての機能が破壊されてしまう。このため、前記半導体チップを組み込んだ電子機器にあっては、ファンを用いて強制的に空冷するなどして半導体チップの温度上昇を抑えるようにしている。一方、半導体チップ側の対策としては、特許文献１に示されるように、表面に放熱用のフィンを設けて大気中に放熱させたり、半導体チップ内の素子基板に設けた複数の熱伝導ビア（サーマルビア）を介して実装基板に放熱させるなどしている。
【０００３】
【特許文献１】
特開平９−５５４５９号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、前記半導体チップにおける対策の一つである放熱フィンを設ける方法にあっては、広い実装スペースが必要となるため小型あるいは薄型の電子機器に採用するのには不向きである。一方、サーマルビアを利用する場合は、実装スペースはそれほど必要とならないが、放熱効果が前記放熱フィンを用いた場合に比べて低くなるため、素子を高密度で実装したり、高い周波数での動作が制限されていた。
【０００５】
そこで、本発明の目的は、半導体受光素子が複数組み込まれた半導体装置において、その装置サイズや実装のためのスペースを拡張することなく、前記半導体受光素子で発生した熱を素早く放出することのできる半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る半導体装置は、素子基板と、この素子基板の表面に形成され、複数の半導体受光素子が実装されるダイボンドパターン部と、このダイボンドパターン部の所定の箇所から素子基板の裏面に延びる複数の熱伝導ビアと、前記素子基板の裏面に形成され、前記熱伝導ビアの下端に接する薄板状の放熱パターンとを備えると共に、前記素子基板の側面に形成される側面放熱部を介して前記ダイボンドパターン部と放熱パターンとを連結させたことを特徴とする。
【０００７】
この発明によれば、フォトトランジスタ、フォトダイオード又はＣＭＯＳイメージセンサ等の半導体受光素子が複数実装されるダイボンドパターン部が、このダイボンドパターン部から延びる複数の熱伝導ビアを介して素子基板の裏面に配設されている放熱パターンに熱結合し、さらに、素子基板の側面に形成された側面放熱部を介して前記ダイボンドパターン部と放熱パターンとを連結させているため、前記半導体受光素子から発する熱を外部に素早く放熱させることができる。また、前記放熱パターンが薄板部材で形成されているため、放熱効率が高くなると共に、チップサイズの小型化及び薄型化が図られる。
【０００８】
また、前記熱伝導ビアの一つをダイボンドパターン部の略中央部に設け、この熱伝導ビアを中心として他の熱伝導ビアを複数均等に配設することで、半導体受光素子から発する熱を均等且つ効率よく放熱パターンに放出させることができる。
【０００９】
前記放熱パターンを前記ダイボンドパターン部の面積と略同じかそれ以上に形成することで、放熱面がより広くなるため放熱効果の向上が図られる。また、放熱パターンを１８μｍ以下の薄い銅部材で形成することで、より大きな放熱効果を得ることができると共に、半導体装置の薄型化が図られる。さらに、放熱パターンの表面に複数の凹凸や襞を設けるようにすれば、チップの平面スペースを変更することなく放熱効果を高めることができる。
【００１０】
前記構造からなる半導体装置をマザーボードのような実装基板に組み込む際に、半導体装置の形状や実装形態に応じて、放熱パターン面を直接実装基板に接合させて放熱させる方法と、前記放熱パターン面を実装基板から浮かせて実装基板を介さずに大気中に放出する方法をとることが可能である。また、前記放熱パターンと実装基板との間にグリスや半田等からなる放熱層を形成することで、より高い放熱効果を得ることができる。
【００１１】
【発明の実施の形態】
以下、添付図面に基づいて本発明に係る半導体装置の実施形態を詳細に説明する。
【００１２】
本発明の半導体装置（半導体チップ２１）は、図１乃至図５に示すように、素子基板２２上にフォトトランジスタ、フォトダイオード又はＣＭＯＳイメージセンサ等の半導体受光素子やこれらを駆動する電子部品類を集積した光電子集積回路２５を実装して透明若しくは半透明の樹脂体２８で封止したものである。前記素子基板２２は、ガラスエポキシやＢＴレジン（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ Ｒｅｓｉｎ）等の部材で構成されており、その表面に前記光電子集積回路２５を実装するためのダイボンドパターン部２４が形成され、端部に実装基板２９に接続するためのスルーホール状の電極端子２３が形成されている。
【００１３】
前記素子基板２２の内部には、表面から裏面に通じる円柱状の熱伝導ビア（サーマルビア２６）が複数設けられると共に、側面には平面状の側面放熱部３３が形成されている。前記サーマルビア２６は、前記ダイボンドパターン部２４上に実装される光電子集積回路２５が発する熱を素子基板２２の裏面に逃がすために設けられるもので、前記ダイボンドパターン部２４の所定箇所に設けられる貫通孔の内部に熱伝導率が良好な熱伝導部材を充填して形成される。ここで使用される熱伝導部材は、所望する放熱効果に応じて樹脂や銀、銅などから選択される。本実施形態の半導体チップ２１では、素子基板２２の裏面に前記サーマルビア２６の下端に接するように放熱パターン（サーマルランド２７）を配設した構造となっている。このサーマルランド２７は、前記サーマルビア２６と同様に、熱伝導特性が良好な銅部材で薄板状に形成され、素子基板２２の裏面に密着して設けられる。サーマルランド２７は、薄く且つ表面積が大きくなるほど放熱効果が高まるが、半導体チップ２１のサイズを最小にするためには、少なくとも光電子集積回路２５の実装面積に応じて形成されるダイボンドパターン部２４と同じかそれ以上の広さに形成するのが望ましい。本実施形態の半導体チップ２１では、厚みが１８μｍ程度の銅部材を用いている。
【００１４】
前記側面放熱部３３は、図２（ａ），（ｂ）に示されるように、前記サーマルランド２７と同様に熱伝導率が良好な部材で平面形成されており、ダイボンドパターン部２４とサーマルランド２７とを面状に繋ぐことによって大きな放熱効果を得ることができる。本実施形態の半導体チップ２１では、前記側面放熱部３３を電極端子２３の形成方法と同じスルーホールとして形成したが、図３及び図４に示す側面放熱部３４のように、素子基板２２の側面全面に金や銅などの熱伝導部材を貼着あるいは蒸着等によって形成してもよい。
【００１５】
前記光電子集積回路２５は、主に光通信装置に採用されるため、フォトトランジスタ、フォトダイオード又はＣＭＯＳイメージセンサ等の半導体受光素子やこれらを駆動するためのトランジスタあるいはコンデンサや抵抗といった電子部品類が同一基板上に集積されることが多い。このような光通信用途としては、高機能化や高速化と共に小型化が要求されることから集積度が高く、また、消費電力の増加に伴って発熱量も多くなる傾向にある。このため、前記サーマルビア２６をサーマルランド２７に熱結合したことで、高集積化に伴って増大する熱の大部分を効果的に実装基板２９上に放熱させることができる。
【００１６】
この実施形態では、光電子集積回路２５で発生する熱を均等に放熱させるために、サーマルビア２６を光電子集積回路２５が実装されたダイボンドパターン部２４の略中心部と四隅の計５箇所に設けてある。図５に示したように、光電子集積回路２５で発生した熱は、そのほとんどがダイボンドパターン部２４及びサーマルビア２６を介してサーマルランド２７に放熱される。そして、このサーマルランド２７に放出した熱は、密着接合している実装基板２９に伝わって大気中に放出される。
【００１７】
上記実施形態では、半導体チップ２１に形成されるサーマルランド２７を実装基板２９に密着させ、この実装基板２９に直に放熱させているが、実装基板２９から浮かせた状態で実装し、直接大気中に放熱させることもできる。図６に示した半導体チップ３１は、実装基板２９との接合をリード端子３０によって行うように構成されたものである。このような構造の半導体チップ３１を実装する場合は、前記リード端子３０の先端を実装基板２９上の所定の電極パターン上に載置して半田で接合する。このとき、前記リード端子３０の長さや折曲げ角によって素子基板２２が実装基板２９から僅かに浮いた状態で固定されるため、サーマルランド２７に伝わった熱を大気中に自然放出することができる。また、図７に示すように、前記半導体チップ３１において、サーマルランド２７と実装基板２９との間にグリスや半田による放熱層３２を設け、この放熱層３２を介して実装基板２９上に放熱させることも可能である。
【００１８】
上記半導体チップ２１，３１に設けたサーマルランド２７は、薄い銅部材を平坦に加工形成したものであるが、図８に示す半導体チップ４１に設けたサーマルランド４７のように、その表面を凹凸状あるいは襞状に加工することで、半導体チップ４１の平面スペースを広げることなく放熱面積を増やすことができる。これによって、放熱効果を向上させることができる。
【００１９】
なお、前記半導体チップ２１，３１，４１においては、光電子集積回路２５の中心部から四隅に向かって計５本のサーマルビア２６を設けてサーマルランド２７，４７に熱結合させているが、このような本数及び配設位置に関わらず、半導体チップ２１，３１，４１のサイズに収まる限り、配設本数を多く、また、密集させることでより大きな放熱効果を得ることが可能となる。特に、集積度が高く、また、高い周波数で動作するような素子を備えた半導体チップにあっては、素子の発熱量の多い箇所に集中してサーマルビア２６を設けるようにすることで大きな放熱効果を得ることができる。
【００２０】
【発明の効果】
以上説明したように、本発明に係る半導体装置によれば、光電子集積回路から発する熱を素子基板に設けられているダイボンドパターン部、熱伝導ビア及び側面放熱部を介して素子基板の裏面に配設されている放熱パターンに熱結合させた構造となっているので、素子基板の裏面及び側面から効果的に熱を放出させることができる。
【００２１】
また、前記放熱パターン及び側面放熱部が薄く且つ幅広の熱伝導部材で形成されているために熱伝導効率が良好となり、発生した熱を素早く実装基板や大気中に放出させることができる。
【００２２】
また、前記側面放熱部は、電極端子の形成方法と同じスルーホールによって形成できるので、工数及びコストが掛からずに放熱効果を向上させた半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の斜視図である。
【図２】上記半導体装置の平面図及び側面図である。
【図３】本発明に係る他の実施形態の半導体装置の斜視図である。
【図４】上記半導体装置の平面図及び側面図である。
【図５】上記半導体装置を実装基板に実装したときの断面図である。
【図６】リード端子を備えた半導体装置を実装基板に実装したときの断面図である。
【図７】前記半導体装置が放熱層を介して実装基板に実装したときの断面図である。
【図８】表面に凹凸加工を施した放熱パターンを備えた半導体装置の断面図である。
【符号の説明】
２１，３１，４１ 半導体チップ（半導体装置）
２２ 素子基板
２３ 電極端子
２４ ダイボンドパターン部
２５ 光電子集積回路
２６ サーマルビア（熱伝導ビア）
２７，４７ サーマルランド（放熱パターン）
２９ 実装基板
３０ リード端子
３２ 放熱層
３３，３４ 側面放熱部
Claims (8)
- 素子基板と、この素子基板の表面に形成され、複数の半導体受光素子が実装されるダイボンドパターン部と、このダイボンドパターン部の所定の箇所から素子基板の裏面に延びる複数の熱伝導ビアと、前記素子基板の裏面に形成され、前記熱伝導ビアの下端に接する薄板状の放熱パターンとを備えると共に、前記素子基板の側面に形成される側面放熱部を介して前記ダイボンドパターン部と放熱パターンとを連結させたことを特徴とする半導体装置。
- 前記熱伝導ビアは、少なくとも前記ダイボンドパターン部の略中心部に設けられる請求項１記載の半導体装置。
- 前記熱伝導ビアは、前記ダイボンドパターン部の略中心部から周辺部に向かって均等に設けられる請求項１記載の半導体装置。
- 前記放熱パターンが１８μ以下の厚みの銅部材で形成されてなる請求項１記載の半導体装置。
- 前記放熱パターンは、少なくとも前記ダイボンドパターン部と同一若しくはそれ以上の広さに形成されてなる請求項１記載の半導体装置。
- 前記放熱パターンの表面を凹凸加工して放熱面積を拡張させた請求項１記載の半導体装置。
- 前記放熱パターン面をグリス若しくは半田からなる放熱層を介して実装基板に載置されてなる請求項１記載の半導体装置。
- 前記半導体受光素子は、フォトトランジスタ、フォトダイオード又はＣＭＯＳイメージセンサからなる請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003005882A JP2004221248A (ja) | 2003-01-14 | 2003-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003005882A JP2004221248A (ja) | 2003-01-14 | 2003-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004221248A true JP2004221248A (ja) | 2004-08-05 |
Family
ID=32896431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003005882A Pending JP2004221248A (ja) | 2003-01-14 | 2003-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004221248A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103358A (ja) * | 2009-11-10 | 2011-05-26 | Panasonic Corp | 半導体実装構造体 |
| US8025950B2 (en) | 2008-12-17 | 2011-09-27 | Kabushiki Kaisha Toshiba | Sensor-securing apparatus and camera module |
| WO2013084893A1 (ja) * | 2011-12-07 | 2013-06-13 | 浜松ホトニクス株式会社 | センサユニット及び固体撮像装置 |
| WO2013118501A1 (ja) * | 2012-02-07 | 2013-08-15 | 株式会社ニコン | 撮像ユニットおよび撮像装置 |
| WO2014171403A1 (ja) * | 2013-04-17 | 2014-10-23 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| JP2016162779A (ja) * | 2015-02-26 | 2016-09-05 | 京セラ株式会社 | 撮像素子、撮像装置、および撮像素子の製造方法 |
| WO2020158130A1 (ja) * | 2019-01-30 | 2020-08-06 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
| US10741597B2 (en) | 2015-02-26 | 2020-08-11 | Kyocera Corporation | Image sensor, imaging apparatus, and method of manufacturing image sensor |
-
2003
- 2003-01-14 JP JP2003005882A patent/JP2004221248A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8025950B2 (en) | 2008-12-17 | 2011-09-27 | Kabushiki Kaisha Toshiba | Sensor-securing apparatus and camera module |
| JP2011103358A (ja) * | 2009-11-10 | 2011-05-26 | Panasonic Corp | 半導体実装構造体 |
| EP2790219A4 (en) * | 2011-12-07 | 2015-10-28 | Hamamatsu Photonics Kk | SENSOR UNIT AND SEMICONDUCTOR IMAGING DEVICE |
| WO2013084893A1 (ja) * | 2011-12-07 | 2013-06-13 | 浜松ホトニクス株式会社 | センサユニット及び固体撮像装置 |
| JP2013120851A (ja) * | 2011-12-07 | 2013-06-17 | Hamamatsu Photonics Kk | センサユニット及び固体撮像装置 |
| CN103999220A (zh) * | 2011-12-07 | 2014-08-20 | 浜松光子学株式会社 | 传感器单元以及固体摄像装置 |
| US9478683B2 (en) | 2011-12-07 | 2016-10-25 | Hamamatsu Photonics K.K. | Sensor unit and solid-state imaging device |
| WO2013118501A1 (ja) * | 2012-02-07 | 2013-08-15 | 株式会社ニコン | 撮像ユニットおよび撮像装置 |
| JPWO2013118501A1 (ja) * | 2012-02-07 | 2015-05-11 | 株式会社ニコン | 撮像ユニットおよび撮像装置 |
| US10304752B2 (en) | 2012-02-07 | 2019-05-28 | Nikon Corporation | Imaging unit and imaging apparatus |
| US11887839B2 (en) | 2012-02-07 | 2024-01-30 | Nikon Corporation | Imaging unit and imaging apparatus |
| WO2014171403A1 (ja) * | 2013-04-17 | 2014-10-23 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| JP2016162779A (ja) * | 2015-02-26 | 2016-09-05 | 京セラ株式会社 | 撮像素子、撮像装置、および撮像素子の製造方法 |
| US10741597B2 (en) | 2015-02-26 | 2020-08-11 | Kyocera Corporation | Image sensor, imaging apparatus, and method of manufacturing image sensor |
| WO2020158130A1 (ja) * | 2019-01-30 | 2020-08-06 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
| JPWO2020158130A1 (ja) * | 2019-01-30 | 2021-12-02 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
| JP7335902B2 (ja) | 2019-01-30 | 2023-08-30 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
| US12034093B2 (en) | 2019-01-30 | 2024-07-09 | Sony Semiconductor Solutions Corporation | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100632459B1 (ko) | 열방출형 반도체 패키지 및 그 제조방법 | |
| JP5371106B2 (ja) | 撮像素子パッケージの放熱構造 | |
| JP2901835B2 (ja) | 半導体装置 | |
| US20110180819A1 (en) | Light-emitting arrangement | |
| TWI301047B (en) | Light-emitting heat-dissipating device and manufacturing method thereof | |
| JP2008060172A (ja) | 半導体装置 | |
| KR100781100B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| JP2001118984A (ja) | 電子モジュール及びコネクタ付電子モジュール | |
| JP2004221248A (ja) | 半導体装置 | |
| JP2004031650A (ja) | リードレスパッケージおよび半導体装置 | |
| JP2006120996A (ja) | 回路モジュール | |
| TW201436701A (zh) | 散熱模組 | |
| JP6686467B2 (ja) | 電子部品放熱構造 | |
| JP2006086536A (ja) | 電子制御装置 | |
| JP2007188934A (ja) | マルチチップモジュール | |
| JP2006054481A (ja) | 電子制御装置 | |
| JPH03214763A (ja) | 半導体集積回路装置のリードフレーム及びこれを用いた半導体集積回路装置 | |
| US20200051887A1 (en) | Semiconductor device, printed circuit board, electronic device, and image pickup apparatus | |
| JP2006135202A (ja) | 電子機器の放熱構造 | |
| JPH06252299A (ja) | 半導体装置及びこの半導体装置を実装した基板 | |
| TWI832546B (zh) | 晶片封裝模組 | |
| KR100298690B1 (ko) | 반도체장치 | |
| JPH0878616A (ja) | マルチチップ・モジュール | |
| JPH0817974A (ja) | 放熱構造を持つｂｇａ型ｌｓｉパッケージ | |
| JP2005347436A (ja) | ドライバｉｃの放熱構造及び発熱部品の放熱構造。 |