JP2004212749A

JP2004212749A - Display device and method for driving the same

Info

Publication number: JP2004212749A
Application number: JP2003000760A
Authority: JP
Inventors: Hiroyuki Nitta; 博幸新田; Kazuyoshi Kawabe; 和佳川辺; Nobuyuki Koganezawa; 信之小金沢
Original assignee: Hitachi Ltd; Hitachi Displays Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 2003-01-07
Filing date: 2003-01-07
Publication date: 2004-07-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device and a method for driving the same, which, while minimizing the change in the structure around a pixel array of a liquid crystal display device that is typical of a hold display device, suppress the image blur of a moving image displayed thereon, and which are suitable for sufficiently maintaining the display brightness thereof. <P>SOLUTION: Each time when serially writing picture data inputted to the display device per one line on the pixel array of the display device, one by one N times (where N is a natural number equal to or greater than 2), in response to a horizontal synchronizing signal, the display device repeats the operation for serially writing blanking data for reducing the brightness of the pixel array M times (where M is a natural number smaller than N). The writing of the data on the pixel array (N+M) times, to which a horizontal scan period of time for the picture data of N lines is assigned, is performed, by making the horizontal retrace period of time in the writing of data on the pixel array be shorter than that included in the horizontal scan period of time of the picture data. In the operation for writing the data on the pixel array (N+M) times, the pixel row on which the picture data of N times are written and the pixel row on which the blanking data of M times are written are spaced apart each other in the pixel array, by adjusting the timing of a scan start signal for starting the selection operation of each pixel row. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子（ＳｗｉｔｃｈｉｎｇＥｌｅｍｅｎｔ）を夫々有する複数の画素を備えた液晶表示装置並びにエレクトロルミネセンス型（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ−ｔｙｐｅ）表示装置、及び発光ダイオード（ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）のような発光素子を夫々有する複数の画素を備えた表示装置に代表される所謂アクティブ・マトリクス型の表示装置（ＡｃｔｉｖｅＭａｔｒｉｘ−ｔｙｐｅＤｉｓｐｌａｙＤｅｖｉｃｅ）に係り、特にホールド型の表示装置（Ｈｏｌｄ−ｔｙｐｅＤｉｓｐｌａｙＤｅｖｉｃｅ）における表示画像のブランキング処理（ＢｌａｎｋｉｎｇＰｒｏｃｅｓｓ）に関する。
【０００２】
【従来の技術】
従来の技術として、特許文献１においては、液晶表示装置（ホールド型発光を用いた表示装置の一例）で動画像を再生する際に、画素をインパルス的に発光させる陰極線管に比べて物体の輪郭が不明瞭になる所謂ぼやけ現象（ＢｌｕｒｒｉｎｇＰｈｅｎｏｍｅｎｏｎ）が論じられている。特許文献１は、このぼやけ現象を解決するために、一つの液晶表示パネルの画素アレイ（ＰｉｘｅｌｓＡｒｒａｙ，二次元的に並ぶ複数の画素群）を画面（画像表示領域）の上下に二分割し、その分割された画素アレイのそれぞれにデータ線駆動回路を設けた液晶表示装置を開示する。この液晶表示装置は、上下の画素アレイの各々のゲート線を１本ずつ、上下併せて２本を選択しながら夫々の画素アレイに設けたデータ線駆動回路から映像信号を供給する所謂デュアルスキャン動作（ＤｕａｌＳｃａｎｎｉｎｇＯｐｅｒａｔｉｏｎ）を行う。このデュアルスキャン動作を１フレーム期間内に行いながら、上下位相をずらして一方に表示画像に相当する信号（所謂映像信号）を、他方にブランキング画像（ＢｌａｎｋｉｎｇＩｍａｇｅ，例えば黒画像）の信号を夫々のデータ線駆動回路から画素アレイに入力する。従って、１フレーム期間において上下いずれの画素アレイにも、映像表示を行う期間とブランキング表示を行う期間とが与えられ、画面全体において映像がホールドされる期間が短縮される。これにより、液晶表示装置においても、ブラウン管並みの動画表示性能が得られる。
【０００３】
従来の技術として、特許文献１には、一つの液晶表示パネルを上下２つの画素アレイに分割し、その分割された画素アレイのそれぞれにデータ線駆動回路を設け、上下の画素アレイの各々に１本ずつ、上下併せて計２本のゲート線を選択し、上下２分割した表示領域をそれぞれの駆動回路でデュアルスキャンしながら、１フレーム期間内に上下位相をずらしてブランキング画像（黒画像）を挿入する（ｉｎｔｅｒｐｏｌａｔｅ）ことが開示されている。つまり、１フレーム期間が映像表示期間とブランキング期間の状態を取ることとなり、映像ホールド期間を短縮することができる。そのため液晶ディスプレイで、ブラウン管のようにインパルス型発光の動画表示性能を得ることができる。
【０００４】
一方、液晶表示装置で表示される動画像のぼやけ現象を抑える別の技術が、特許文献２に開示される。この文献には、夫々のゲート線に対応した画素群に上記映像信号を供給するためのゲート線の選択期間を分割し、その前半で選択されたゲート線に対応する画素群には映像信号を、その後半で選択された別のゲート線に対応する別の画素群にはこれらを黒表示する電圧信号を夫々供給する液晶表示装置の駆動方法が記載される。
【０００５】
特許文献２に開示される液晶表示装置の駆動方法においては、それぞれの画素行に映像データの１ライン分の表示信号を供給するために、これに対応するゲート線を選択していた時間のうち、その後半の時間を別のゲート線の選択に割り当てて、この別のゲート線に対応する画素行にこれを黒く表示する表示信号を供給する。この時間内に選択されて１ライン分の映像データが書き込まれるゲート線と、これに続く時間内に選択されて黒データ（画素を黒く表示する表示信号に対応）が書き込まれるゲート線とは、画素アレイにて離間するように選択される。これにより、フレーム期間毎に画素アレイへの映像データ書き込みによる映像生成とその消去とを完結することで、この映像はインパルス型の表示装置のように画面に生成され、その動画ぼやけも低減される。
【０００６】
上述した特許文献１に記載された液晶表示装置と、特許文献２に記載されたそれとを比較すると、前者は２つのゲート線を同時に選択して一方に対応する画素行に１ライン分の映像データに対応する表示信号を、他方に対応する画素行にこれを黒く表示する表示信号を夫々供給することができる。これにより夫々の画素行をなす画素の各々に表示信号を供給する時間が確保される。しかし、１フレーム期間にて画素行が映像データに対応する表示信号を保持する期間はその半分に制限されるため、特に画素の輝度が表示信号の供給からこれに応じた値に到るまでの遅延時間を要する場合は、この画素が十分な輝度に到る前にこれを黒く表示する次の表示信号を受ける。これを解決するには、表示信号の強度を高めねばならず、ゆえにデータ・ドライバ１０２の出力を上げざるを得ない。また、上述のように特許文献１に記載された液晶表示装置は、その画素アレイを２つの領域に分割するため、各領域にデータ線駆動回路を設けざるを得ない。従って、液晶表示パネル及びその周辺回路も自ずと複雑な構造となり、また寸法も大きくなる。
【０００７】
一方、特許文献２に記載された液晶表示装置は、その液晶表示パネル及びその周辺回路の構造や寸法からして特許文献１に記載されたそれより実用的である。しかし、図１０のタイミング・チャートからも明らかなように、１ライン分の映像データを画素行に書き込むためのゲート線の選択期間の一部が別の画素行への黒データ書き込みのための別のゲート線選択に宛がわれるため、夫々の画素行に表示信号を供給する時間が短くなる。非特許文献１には、特許文献２の液晶表示装置を改良する技術が記載されている。第１の画素行群を選択する時間における第２の画素行群を選択する時間の比率を低く抑え、画素行への映像データ書き込み時間を確保する。一方、画素行への黒データ書き込みは、複数回の画素行への映像データ書き込みに応じて繰り返して、第２の画素行群への１回の書き込み時間の不足を補う。
【０００８】
このようにして、ゲート線への黒データ書き込み時間をその合計にて確保するも、その１回毎の時間の不足は画素の輝度応答の遅れを補償するに不十分であった。１回のゲート線への黒データ書き込みで十分な表示信号を受けた画素に比べて、この表示信号を複数回に分割して受けた画素は、その輝度応答も緩くなる。このため、消去すべき映像データの表示信号が黒データ書き込み開始後も画素に残留し、１フレーム期間に完了すべき映像データによる画像の画面からの消去が却って中途半端になる可能性も否めない。
【０００９】
【特許文献１】
特開平１１−１０９９２１号公報
【特許文献２】
特開２００１−１６６２８０号公報
【非特許文献１】
ＳＩＤ０１Ｄｉｇｅｓｔ（Ｔｈｅ２００１ＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｆｔｈｅＳｏｃｉｅｔｙｆｏｒＩｎｆｏｒｍａｔｉｏｎＤｉｓｐｌａｙ），ｐａｇｅｓ９９４−９９７
【００１０】
【発明が解決しようとする課題】
本発明は、液晶表示装置に代表されるホールド型表示装置の画素アレイ周辺の構造変更を最小限に抑えながら、これに表示される動画像の動画ぼやけを抑え、またその表示輝度を十分に維持するに好適な表示装置及びその駆動方法を提供する。
【００１１】
【課題を解決するための手段】
本発明による表示装置の一例は、（１）スイッチング素子（例えば、薄膜トランジスタのような電界効果型素子）を夫々備えた複数の画素が第１の方向（例えば、表示画面の水平方向）沿いに複数の画素行を該第１の方向に交差する第２の方向沿い（例えば、表示画面の垂直方向）に複数の画素列を夫々なして配置された画素アレイ、（２）前記画素アレイの前記第１の方向沿いに延び且つ前記第２の方向沿いに並設され且つその各々にはこれに対応する前記画素行に備えられた前記スイッチング素子の群へ第１信号（例えば、ゲート・パルス）を伝送する複数の第１信号線（例えば、走査信号線）、（３）前記第２の方向に沿う前記画素アレイの一端から他端に向けて前記複数の第１信号線の夫々へ前記第１信号を順次出力して第１信号線の夫々に対応する前記画素行を選択する第１駆動回路（例えば、走査駆動回路）、（４）前記画素アレイの前記第２の方向沿いに延び且つ前記第１の方向沿いに並設され且つその各々にはこれに対応する前記画素列に備えられた前記画素の前記第１信号にて選択される前記画素行に属する少なくとも一つに第２信号を供給する複数の第２信号線（例えば、映像信号線やデータ信号線）、（５）前記第２信号線の夫々に前記第２信号を出力する第２駆動回路（例えば、データ駆動回路）、及び（６）前記第１駆動回路に前記第１信号出力を制御する第１制御信号を送り且つ前記第２駆動回路に前記第２信号の出力間隔を制御する第２制御信号と映像データとを送る表示制御回路（例えば、タイミング・コントローラ）を備える。
【００１２】
上述の第１駆動回路は、第１信号を複数の第１信号線のＹライン毎にＮ回出力する第１走査工程と、この第１信号を複数の第１信号線の第１走査工程で第１信号を受けた（Ｙ×Ｎ）ライン以外（換言すれば、第１走査工程で選択されない第１信号線の一群）のＺライン毎にＭ回出力する第２走査工程とを交互に繰り返す（Ｙ，Ｎ，Ｚ，Ｍは、Ｍ＜Ｎ，及び，Ｙ＜Ｎ／Ｍ≦Ｚ，なる関係を夫々満たす自然数）。
【００１３】
上述の第２駆動回路は、表示制御回路から映像データをその水平走査周期毎に１ラインずつ受け、前記第１走査工程での映像データの１ライン毎に生成される第２信号のＮ回の出力と、前記第２走査工程での画素アレイをマスクする第２信号のＭ回の出力とを交互に繰り返す。
【００１４】
上述の映像データは、テレビジョン受信機、パーソナルコンピュータ、ＤＶＤプレーヤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃＰｌａｙｅｒ）等の表示装置の外部にある映像信号源から表示装置に入力される供給される。また、映像データはその水平走査周波数毎に１ラインのデータ（ラインデータや水平データとも呼ぶ）を複数回に亘り表示装置に入力することで１画面の画像情報を表示装置に与える。映像データは、この１画面分の画像情報毎に表示装置に入力され、これに要する期間をフレーム期間と呼ぶ。
【００１５】
これに対して、前記第２駆動回路からの表示信号の１回の出力に対して、前記画素行を選択し、これに表示信号を入力する時間は水平周期や水平期間と呼ばれる。換言すれば、この水平期間は第２駆動回路からの第２信号の出力間隔にも対応する。この水平期間に含まれる帰線期間を１ラインの映像データを表示装置に入力する期間（水平走査期間）に含まれる水平帰線期間より短くすることで、１ライン毎の映像データの表示装置への入力間隔より、これに応じた表示信号の画素アレイへの出力間隔は短くなる。このため、表示制御回路に少なくともＮ個のライン・メモリを設け、１ライン毎に表示装置に順次入力される映像データをＮ個のライン・メモリの一つ毎に順次格納し、且つその夫々から順次読み出すことで、Ｎライン分の映像データを表示装置に入力するに要する時間とこれを第２駆動回路に順次（Ｎ回に亘り）転送するに要する時間との差を前記第２走査工程での画素アレイへの第２信号出力に活かせる。第２走査工程にて画素アレイをマスクする第２信号は、これが入力された画素の輝度をその入力前のそれ以下にするため、ブランキング信号（ＢｌａｎｋｉｎｇＳｉｇｎａｌ）とも呼ばれる。ブランキング信号は、相対的に階調が低いデータ（例えば、黒データ）を表示できる信号である。
【００１６】
本発明による表示装置の他の一例は、（１）第１方向（例えば、表示画面の水平方向）とこれに交差する第２方向（例えば、表示画面の垂直方向）に沿い２次元的に配置された複数の画素を有する画素アレイと、（２）前記画素アレイに前記第２方向沿いに並設され且つ前記複数の画素の前記第１方向沿いに並ぶ夫々の群からなる複数の画素行の夫々を選択する走査信号を伝送する複数の第１信号線（例えば、走査信号線）と、（３）前記画素アレイに前記第１方向沿いに並設され且つ前記走査信号で選択された前記画素行に含まれる画素の夫々の輝度を決める表示信号を供給する複数の第２信号線（例えば、映像信号線）と、（４）前記複数の第１信号線の夫々に走査信号を出力する第１駆動回路（例えば、走査信号駆動回路）と、（５）前記複数の第２信号線の夫々に表示信号を出力する第２駆動回路（例えば、データ駆動回路）と、（６）フレーム期間毎に映像データがその水平同期信号（例えば、上述の水平走査期間を規定）に呼応して１ラインずつ入力され且つ前記第１駆動回路による前記走査信号出力を制御する第１クロック信号とこの第１クロック信号による前記画素行の選択工程の開始を指示する走査開始信号とをこの第１駆動回路へ送信し且つ前記第２駆動回路に第２クロック信号を前記映像データとともにこの第２駆動回路へ送信する表示制御回路（例えば、タイミング・コントローラ）とを備える。
【００１７】
この表示装置において、前記第２駆動回路は、前記フレーム期間毎に前記第２クロック信号に呼応して、前記映像データの１ライン分から生成される映像表示信号のＮ回（Ｎは２以上の自然数）の出力と前記画素アレイに表示された画像をマスクするブランキング信号のＭ回（ＭはＭ＜Ｎを満たす自然数）の出力とを交互に繰り返す。
【００１８】
また、この表示装置において、前記第１駆動回路は、前記フレーム期間毎の前記走査信号出力により、前記Ｎ回の映像表示信号の出力毎に前記第１信号線を前記画素アレイの一端（例えば、画面の上端）から他端（例えば、画面の下端）に向けてＹライン（Ｙ＜Ｎ／Ｍ）ずつ順次選択する工程と、これに続く前記Ｍ回のブランキング信号出力毎に該Ｎ回の映像表示信号出力に対して選択されたＹ×Ｎ本以外の第１信号線を画素アレイの一端から他端に向けてＺラインずつ（Ｚ≧Ｎ／Ｍ）選択する工程とを交互に繰り返す。夫々の工程で選択されるＹ×Ｎ本の第１信号線群とＺ×Ｍ本の第１信号線群とは、画素アレイ内にてそのいずれにも属さない別の第１信号線を挟んで離間されてもよい。また、これらの信号線群が隣接する場合は、前記画素アレイの一端側からＹ×Ｎ本の第１信号線群及びＺ×Ｍ本の第１信号線群をこの順に並ばせることにより、Ｙ×Ｎ本の第１信号線群に対応する画素における映像表示信号の保持時間が長くなる。即ち、この画素がＹ×Ｎ本の第１信号線群のいずれかにより選択される（映像表示信号を受ける）時刻からＺ×Ｍ本の第１信号線群のいずれかにより選択される（ブランキング信号を受ける）時刻迄の期間が長くなるからである。
【００１９】
上述の走査開始信号は、フレーム期間毎に第１信号線をＹライン毎に順次選択する工程を画素アレイの一端から開始させる第１時刻とこの第１信号線をＺライン毎に順次選択する工程を該画素アレイの一端から開始させる第２時刻とを夫々決める。或るフレーム期間における第１時刻とこれに続く第２時刻との間隔を、この第２時刻とこれに続く次の第１時刻（次のフレーム期間のＹライン毎の第１信号線の選択が開始される時刻）との間隔より長くすることで、１フレーム期間における画素アレイが映像表示信号を保持する時間（換言すれば、画面における映像表示期間）の比率が上がる（表示輝度が上がる）。
【００２０】
また、フレーム期間の連続した少なくとも一対にて、夫々のフレーム期間における走査開始信号の第１時刻とこれに続く第２時刻との間隔（ブランキング信号を画素アレイに供給するタイミング）を互いに異ならせてもよい。走査開始信号の波形が第１時刻に対応する第１パルスと第２時刻に対応する第２パルスとを含むとき、フレーム期間の連続した少なくとも一対にて、夫々のフレーム期間における第１パルスと第２パルスとの間隔を互いに異ならせてもよい。
【００２１】
さらに、本発明による（ａ）第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が第１方向に交差する第２方向沿いに並設される画素アレイ、（ｂ）この複数の画素行の夫々を走査信号にて選択する走査駆動回路、（ｃ）この複数の画素行の走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び（ｄ）この画素アレイの表示動作を制御する表示制御回路を備えた表示装置の駆動方法の概要は以下のとおりである。
（１）この表示装置に映像データをその水平走査周期毎に１ラインずつ入力する。
（２）このデータ駆動回路により（２Ａ）前記映像データの１ライン毎にこれに対応する表示信号を順次生成し且つこの表示信号を画素アレイにＮ回（Ｎは２以上の自然数）出力する第１の工程と、（２Ｂ）前記画素の輝度を前記第１工程における画素のそれ以下（換言すれば、この２Ｂ工程による表示信号を受ける前の輝度以下）にする表示信号を生成し且つこの表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２の工程とを交互に繰り返す。
（３）この走査駆動回路により、（３Ａ）前記第１の工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、（３Ｂ）前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とを交互に繰り返す。
【００２２】
上述の工程（２Ａ）と工程（３Ａ）、及び工程（２Ｂ）と工程（３Ｂ）は夫々ほぼ並行して行われる。
【００２３】
以上に記した本発明の作用並びに効果、及びその望ましき実施形態の詳細に関しては、後述の説明で明らかになろう。
【００２４】
【発明の実施の形態】
アクティブ・マトリクス方式（ＡｃｔｉｖｅＭａｔｒｉｘＳｃｈｅｍｅ）の液晶表示装置では、図９に示す如く、二次元的又は行列（Ｍａｔｒｉｘ）状に配置された複数の画素ＰＩＸの各々に画素電極ＰＸとこれに映像信号を供給するスイッチング素子ＳＷ（例えば、薄膜トランジスタ）が設けられる。このように複数の画素ＰＩＸが配置された素子は、画素アレイ（ＰｉｘｅｌｓＡｒｒａｙ）１０１とも呼ばれ、液晶表示装置における画素アレイは液晶表示パネルとも呼ばれる。この画素アレイにおいて、複数の画素ＰＩＸは画像を表示する所謂画面（Ｓｃｒｅｅｎ）をなす。
【００２５】
図９に示された画素アレイ１０１には、横方向に延びる複数のゲート線１０（ＧａｔｅＬｉｎｅｓ、走査信号線とも呼ばれる）と縦方向（このゲート線１０と交差する方向）に延びる複数のデータ線１２（ＤａｔａＬｉｎｅｓ、映像信号線とも呼ばれる）とがそれぞれ並設（ｊｕｘｔａｐｏｓｅ）される。図９に示される如く、Ｇ１，Ｇ２，…Ｇｊ，Ｇｊ＋１，…Ｇｎなる番地で識別される夫々のゲート線１０沿いには複数の画素ＰＩＸが横方向に並ぶ所謂画素行（ＰｉｘｅｌＲｏｗ）が、Ｄ１Ｒ，Ｄ１Ｇ，Ｄ１Ｂ，…ＤｍＢなる番地で識別される夫々のデータ線１２沿いには複数の画素ＰＩＸが縦方向に並ぶ所謂画素列（ＰｉｘｅｌＣｏｌｕｍｎ）が形成される。ゲート線１０は、走査ドライバ１０３（ＳｃａｎｎｉｎｇＤｒｉｖｅｒ，走査駆動回路とも呼ばれる）からその各々に対応する画素行（図９の場合、各ゲート線の下側）をなす画素ＰＩＸに夫々設けられたスイッチング素子ＳＷに電圧信号を印加し、夫々の画素ＰＩＸに設けられた画素電極ＰＸとデータ線１２の一つとの電気的な接続を開閉する。特定の画素行に設けられたスイッチング素子ＳＷの群を、これに対応するゲート線１０から電圧信号を印加して制御する動作は、「ラインの選択（ＳｅｌｅｃｔｉｎｇＬｉｎｅ（ｓ））」又は「走査（Ｓｃａｎｎｉｎｇ）」とも呼ばれる。走査ドライバ１０３からゲート線１０に印加される上記電圧信号は走査信号とも呼ばれ、例えばその信号波形に生じるパルスでスイッチング素子ＳＷの導通状態を制御する。また、スイッチング素子ＳＷの種類に応じ、この走査信号は電流信号として走査信号線（ゲート線１０に相当）に供給される。
【００２６】
一方、データ線１２の夫々には、データ・ドライバ１０２（ＤａｔａＤｒｉｖｅｒ，映像信号駆動回路とも呼ばれる）から階調電圧（ＧｒａｙＳｃａｌｅＶｏｌｔａｇｅ，又はＴｏｎｅＶｏｌｔａｇｅ）とよばれる表示信号（液晶表示装置の場合、電圧信号）が印加され、その各々に対応する画素列（図９の場合、各データ線の右側）をなす画素ＰＩＸの上記走査信号で選択された夫々の画素電極ＰＸに上記階調電圧を印加する。
【００２７】
このような液晶表示装置をテレビジョン装置に組み込んだ場合、インタレース方式で受信される映像データ（映像信号）の１フィールド期間又はプログレッシブ方式で受信される映像データの１フレーム期間に対して、上記走査信号はゲート線１０のＧ１からＧｎに順次印加され、１フィールド期間又は１フレーム期間に受信される映像データから生成された階調電圧が夫々の画素行を構成する画素の一群に順次印加される。画素の各々には、上述の画素電極ＰＸと基準電圧（ＲｅｆｅｒｅｎｃｅＶｏｌｔａｇｅ）又はコモン電圧（ＣｏｍｍｏｎＶｏｌｔａｇｅ）が信号線１１を通して印加される対向電極ＣＴとで液晶層ＬＣを挟む言わば容量素子が形成され、画素電極ＰＸと対向電極ＣＴとの間に生じる電界で液晶層ＬＣの光透過率を制御する。上述の如く、映像データのフィールド期間毎又はフレーム期間毎にゲート線Ｇ１乃至Ｇｎを順次選択する動作を１回行う場合、例えば或るフィールド期間に或る画素の画素電極ＰＸに印加された階調電圧は、この或るフィールド期間に続く次のフィールド期間で別の階調電圧を受けるまで、この画素電極ＰＸに理論的には保持される。従って、この画素電極ＰＸと上記対向電極ＣＴとに挟まれる液晶層ＬＣの光透過率（換言すれば、この画素電極ＰＸを有する画素の明るさ）は、１フィールド期間毎に所定の状態に保たれる。このようにフィールド期間毎又はフレーム期間毎に画素の明るさを保持しながら画像を表示する液晶表示装置は、ホールド型表示装置（Ｈｏｌｄ−ｔｙｐｅＤｉｓｐｌａｙＤｅｖｉｃｅ）とも呼ばれ、映像信号を受けた瞬間に画素毎に設けられた蛍光体を電子線照射により発光させる陰極線管（Ｃａｔｈｏｄｅ−ｒａｙＴｕｂｅ）のような所謂インパルス型表示装置（Ｉｍｐｕｌｓｅ−ｔｙｐｅＤｉｓｐｌａｙＤｅｖｉｃｅ）と区別される。
【００２８】
テレビジョン受像機やコンピュータ等から送信される映像データは、インパルス型表示装置に対応したフォーマットを有する。上述した液晶表示装置の駆動方法とテレビジョン放送とを比較すると、テレビジョン放送の水平走査周波数の逆数に相当する時間でゲート線１０毎に走査信号が印加され、その垂直周波数の逆数に相当する時間で全ゲート線Ｇ１乃至Ｇｎへの走査信号印加が完了される。インパルス型表示装置は水平同期パルスに呼応して水平走査期間毎に画面の横方向に並ぶ画素を順次インパルス的に発光させるが、ホールド型表示装置では上述のように水平走査期間毎に画素行を選択して、この画素行に含まれる複数の画素に一斉に電圧信号を供給し且つ水平走査期間の終了後はこれらの画素に電圧信号を保持させる。
【００２９】
図９を参照して液晶表示装置を例にホールド型表示装置の動作を説明したが、この液晶層ＬＣをエレクトロルミネセンス材料に置き換えたエレクトロルミネセンス型（ＥＬ型）の表示素子や、液晶層ＬＣを画素電極ＰＸ及び対向電極ＣＴで挟んだ容量素子を発光ダイオードに置き換えた発光ダイオード・アレイ型の表示装置も、その動作原理（発光材料へのキャリア（Ｃａｒｒｉｅｒ）注入量の制御で画像を表示する）は相違すれど、ホールド型表示装置として動作する。発光材料（発光領域）へのキャリア注入で画像を生成する表示装置においては、上記表示信号は電流信号として画素アレイ内の各画素に供給される。
【００３０】
以下、本発明の具体的な実施形態をこれに関連する図面を参照して説明する。以下の説明にて参照する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
≪第１の実施例≫
本発明による表示装置及びその駆動方法の第１の実施例を図１乃至図７を参照して説明する。本実施例では、アクティブ・マトリクス型の液晶表示パネル（ＡｃｔｉｖｅＭａｔｒｉｘ−ｔｙｐｅＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙＰａｎｅｌ）を画素アレイ（Ｐｉｘｅｌｓ−Ａｒｒａｙ）に用いた表示装置（液晶表示装置）を引き合いに出すが、その基本的な構造や駆動方法はエレクトロルミネセンス・アレイ（ＥｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅＡｒｒａｙ）や発光ダイオード・アレイ（ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅＡｒｒａｙ）を画素アレイとして用いた表示装置にも適用され得る。
【００３１】
図１は、本発明による表示装置の画素アレイへの表示信号出力（データ・ドライバ出力電圧）とその各々に呼応した画素アレイ内の走査信号線Ｇ１の選択タイミングを示すタイミング・チャートである。図２は、表示装置に備えられた表示制御回路（タイミング・コントローラ）への映像データの入力（入力データ）とこれからの映像データの出力（ドライバ・データ）のタイミングを示すタイミング・チャートである。図３は、本発明による表示装置の本実施例における概要を示す構成図（ブロック図）であり、これに示された画素アレイ１０１とその周辺の詳細の一例は図９に示される。先述の図１及び図２のタイミング・チャートは、図３に示された表示装置（液晶表示装置）の構成に基づいて描かれている。図４は、本実施例における表示装置の画素アレイへの表示信号出力（データ・ドライバ出力電圧）とその各々に呼応した走査信号線選択タイミングの別の例を示すタイミング・チャートであり、表示信号の出力期間にシフトレジスタ型走査ドライバ（Ｓｈｉｆｔ−ｒｅｇｉｓｔｅｒｔｙｐｅＳｃａｎｎｉｎｇＤｒｉｖｅｒ）から出力される走査信号線で走査信号線の４本を選択し、これらの走査信号線の夫々に対応する画素行に表示信号を供給する。図５は、表示制御回路１０４（図３参照）に備えられたライン・メモリ回路（Ｌｉｎｅ−ＭｅｍｏｒｙＣｉｒｃｕｉｔ）１０５に含まれる４つのライン・メモリ毎に４ライン分の映像データを１ラインずつ書込み（Ｗｒｉｔｅ）し、且つ夫々のライン・メモリから読み出して（Ｒｅａｄ−Ｏｕｔ）、データ・ドライバ（映像信号駆動回路）に転送するタイミングを示すタイミング・チャートである。図６は、本発明による表示装置の駆動方法に係り、その画素アレイでの本実施例による映像データ及びブランクキング・データの表示タイミングを示し、これに則り本実施例における表示装置（液晶表示装置）を駆動したときの画素の輝度応答（画素に対応する液晶層の光透過率の変動）を図７に示す。尚、ラインメモリは、複数ライン分（２ライン分、３ライン分、４ライン分等）のデータを格納するものでもよい。ブランキングデータとは、相対的に階調の低いデータ（例えば、黒データ）である。
【００３２】
はじめに、図３を参照して本実施例における表示装置１００の概要を説明する。この表示装置１００は、画素アレイ１０１としてＷＸＧＡクラスの解像度を有する液晶表示パネル（以下、液晶パネルと記す）を備える。ＷＸＧＡクラスの解像度を有する画素アレイ１０１は、液晶パネルに限らず、その画面内に水平方向に１２８０ドットの画素を並べてなる画素行が垂直方向に７６８ライン並設されていることに特徴づけられる。本実施例における表示装置の画素アレイ１０１は、既に図９を参照して説明されたそれと概ね同じであるが、その解像度ゆえ、画素アレイ１０１の面内には７６８ラインのゲート線１０と１２８０ラインのデータ線１２とが夫々並設される。また、画素アレイ１０１には、その各々が前者のいずれか一つで伝送される走査信号で選択されて後者のいずれか一つから表示信号を受ける９８３，０４０個の画素ＰＩＸが二次元的に配置され、これらにより画像が生成される。画素アレイがカラー画像を表示する場合は、各画素はカラー表示に用いられる原色の数に応じて水平方向に分割される。例えば、光の三原色（赤，緑，青）に応じたカラー・フィルタを備える液晶パネルでは、上述のデータ線１２の数は３８４０ラインに増やされ、その表示画面に含まれる画素ＰＩＸの総数も上述の値の３倍となる。
【００３３】
本実施例で画素アレイ１０１として用いられる前記液晶パネルを更に詳細に説明すれば、これに含まれる画素ＰＩＸの各々はスイッチング素子ＳＷとして薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ，ＴＦＴと略される）を備える。また、各画素はこれに供給される表示信号が増大するほど高い輝度を示す所謂ノーマリ黒表示モード（ＮｏｒｍａｌｌｙＢｌａｃｋ−ｄｉｓｐｌａｙｉｎｇＭｏｄｅ）で動作する。本実施例の液晶パネルのみならず、上述のエレクトロルミネセンス・アレイや発光ダイオード・アレイの画素もノーマリ黒表示モードで動作する。ノーマリ黒表示モードで動作する液晶パネルにおいては、図９の画素ＰＩＸに設けられた画素電極ＰＸにデータ線１２からスイッチング素子ＳＷを通して印加される階調電圧と、液晶層ＬＣを挟んで画素電極ＰＸと対向する対向電極ＣＴに印加される対向電圧（基準電圧、コモン電圧ともよばれる）との電位差が大きくなるほど、この液晶層ＬＣの光透過率が上昇し、画素ＰＩＸの輝度を高める。換言すれば、この液晶パネルの表示信号である階調電圧は、その値が対向電圧の値から離れるほど、表示信号を増大させる。
【００３４】
図３に示された画素アレイ（ＴＦＴ型の液晶パネル）１０１には、図９に示される画素アレイ１０１と同様に、これに設けられたデータ線（信号線）１２に表示データに応じた表示信号（階調電圧，ＧｒａｙＳｃａｌｅＶｏｌｔａｇｅ，ｏｒＴｏｎｅＶｏｌｔａｇｅ）を与えるデータ・ドライバ（表示信号駆動回路）１０２と、これに設けられたゲート線（走査線）１０に走査信号（電圧信号）を与える走査ドライバ（走査信号駆動回路）１０３−１，１０３−２，１０３−３とが夫々設けられる。本実施例では、走査ドライバを画素アレイ１０１の所謂垂直方向沿いに３つに分割したが、その個数はこれに限定されず、またこれらの機能を集約させた一つの走査ドライバに置き換えてもよい。
【００３５】
表示制御回路（タイミング・コントローラ，ＴｉｍｉｎｇＣｏｎｔｒｏｌｌｅｒ）１０４は、データ・ドライバ１０２に上述の表示データ（ドライバ・データ，ＤｒｉｖｅｒＤａｔａ）１０６及びこれに応じた表示信号出力を制御するタイミング信号（データ・ドライバ制御信号，ＤａｔａＤｒｉｖｅｒＣｏｎｔｒｏｌＳｉｇｎａｌ）１０７を、走査ドライバ１０３−１，１０３−２，１０３−３の夫々に走査クロック信号（ＳｃａｎｎｉｎｇＣｌｏｃｋＳｉｇｎａｌ）１１２及び走査開始信号（ＳｃａｎｎｉｎｇＳｔａｒｔＳｉｇｎａｌ）１１３を夫々転送する。走査制御回路１０４は、走査ドライバ１０３−１，１０３−２，１０３−３に、その夫々に応じた走査状態選択信号（Ｓｃａｎ−ＣｏｎｄｉｔｉｏｎＳｅｌｅｃｔｉｎｇＳｉｇｎａｌ）１１４−１，１１４−２，１１４−３をも転送するが、その機能については後述する。走査状態選択信号は、その機能からして表示動作選択信号（Ｄｉｓｐｌａｙ−ＯｐｅｒａｔｉｏｎＳｅｌｅｃｔｉｎｇＳｉｇｎａｌ）とも記される。
【００３６】
表示制御回路１０４は、テレビジョン受像機、パーソナル・コンピュータ、ＤＶＤプレーヤ等、表示装置１００の外部の映像信号源からこれに入力される映像データ（映像信号）１２０及び映像制御信号１２１を受ける。表示制御回路１０４の内部又はその周辺には映像データ１２０を一時的に格納するメモリ回路が設けられるが、本実施例ではライン・メモリ回路１０５が表示制御回路１０４に内蔵される。映像制御信号１２１は、映像データの伝送状態を制御する垂直同期信号（ＶｅｒｔｉｃａｌＳｙｎｃｈｒｏｎｉｚｉｎｇＳｉｇｎａｌ）ＶＳＹＮＣ，水平同期信号（ＶｅｒｔｉｃａｌＳｙｎｃｈｒｏｎｉｚｉｎｇＳｉｇｎａｌ）ＨＳＹＮＣ，ドット・クロック信号（ＤｏｔＣｌｏｃｋＳｉｇｎａｌ）ＤＯＴＣＬＫ，及びディスプレイ・タイミング信号（ＤｉｓｐｌａｙＴｉｍｉｎｇＳｉｇｎａｌ）ＤＴＭＧを含む。表示装置１００に１画面の映像を生成させる映像データは、垂直同期信号ＶＳＹＮＣに呼応して（同期して）表示制御回路１０４に入力される。換言すれば、映像データは垂直同期信号ＶＳＹＮＣにより規定される周期（垂直走査期間、フレーム期間とも呼ばれる）毎に上記映像信号源から表示装置１００（表示制御回路１０４）に逐次入力され、このフレーム期間毎に１画面の映像が入れ代わり立ち代わり画素アレイ１０１に表示される。１フレーム期間における映像データは、これに含まれる複数のライン・データ（ＬｉｎｅＤａｔａ）を上述の水平同期信号ＨＳＹＮＣで規定される周期（水平走査期間とも呼ばれる）で分けて表示装置に順次入力される。換言すれば、フレーム期間毎に表示装置に入力される映像データの各々は複数のライン・データを含み、これにより生成される１画面の映像はライン・データ毎に拠る水平方向の映像を水平走査期間毎に垂直方向に順次並べて生成される。１画面の水平方向に並ぶ画素の各々に対応したデータは、上記ライン・データの各々を上記ドット・クロック信号で規定される周期で識別される。
【００３７】
映像データ１２０及び映像制御信号１２１は陰極線管（ＣａｔｈｏｄｅＲａｙＴｕｂｅ）を用いた表示装置にも入力されるため、その電子線を水平走査期間毎及びフレーム期間毎に走査終了位置から走査開始位置に掃引する時間を要する。この時間は映像情報の伝送においてデッド・タイム（ＤｅａｄＴｉｍｅ）となるため、これに対応する映像情報の伝送に寄与しない帰線期間（ＲｅｔｒａｃｉｎｇＰｅｒｉｏｄ）と呼ばれる領域が映像データ１２０にも設けられる。映像データ１２０において、この帰線期間に対応する領域は、上述のディスプレイ・タイミング信号ＤＴＭＧにより映像情報の伝送に寄与する他の領域と識別される。
【００３８】
一方、本実施例にて記されるアクティブ・マトリクス型の表示装置１００は、そのデータ・ドライバ１０２で１ラインの映像データ（上述のライン・データ）分の表示信号を生成し、これらを走査ドライバ１０３によるゲート線１０の選択に呼応させて画素アレイ１０１に並設された複数のデータ線（信号線）１２へ一斉に出力する。このため、理論的には帰線期間を挟むことなく水平走査期間から次の水平走査期間へライン・データの画素行への入力が続けられ、フレーム期間から次のフレーム期間へ映像データの画素アレイへの入力も続けられる。このため、本実施例の表示装置１００では、表示制御回路１０４によるメモリ回路（ライン・メモリ）１０５からの１ライン分の映像データ（ライン・データ）毎の読み出しを、上述の水平走査期間（１ライン分の映像データのメモリ回路１０５への格納に宛がわれる）に含まれる帰線期間を縮めて生成された周期に則り行う。この周期は、後述する画素アレイ１０１への表示信号の出力間隔にも反映されるため、以降、画素アレイ動作の水平期間又は単に水平期間と記す。表示制御回路１０４は、この水平期間を規定する水平クロックＣＬ１を生成し、上述のデータ・ドライバ制御信号１０７の一つとしてデータ・ドライバ１０２に転送する。本実施例では、１ライン分の映像データをメモリ回路１０５に格納する時間（上述の水平走査期間）に対して、これをメモリ回路１０５から読み出す時間（上述の水平期間）を縮めることで、１フレーム期間毎に画素アレイ１０１にブランキング信号を入力する時間を捻出する。
【００３９】
図２は、表示制御回路１０４によるメモリ回路１０５への映像データ入力（格納）とこれからの出力（読み出し）の一例を示すタイミング・チャートである。垂直同期信号ＶＳＹＮＣのパルス間隔で規定されるフレーム期間毎に表示装置に入力される映像データは、入力データの波形に示される如く、これに含まれる複数のライン・データ（１ラインの映像データ）Ｌ１，Ｌ２，Ｌ３，…毎に帰線期間を夫々含めて、水平同期信号ＨＳＹＮＣに呼応して（同期して）表示制御回路１０４によりメモリ回路１０５に順次入力される。表示制御回路１０４は、上述の水平クロックＣＬ１又はこれに類似するタイミング信号に則りメモリ回路１０５に格納されたライン・データＬ１，Ｌ２，Ｌ３，…を出力データの波形に示される如く、順次読み出す。このとき、メモリ回路１０５から出力されるライン・データＬ１，Ｌ２，Ｌ３，…の夫々を時間軸沿いに隔てる帰線期間は、メモリ回路１０５に入力されるライン・データＬ１，Ｌ２，Ｌ３，…の夫々を隔てるそれより、時間軸沿いに縮められる。このため、Ｎ回（Ｎは２以上の自然数）のライン・データのメモリ回路１０５への入力に要する期間とこれらのライン・データのメモリ回路１０５からの出力に要する期間（Ｎ回のライン・データ出力期間）との間には、メモリ回路１０５からライン・データをＭ回（ＭはＮより小さい自然数）出力し得る時間が生じる。本実施例では、このＭライン分の映像データをメモリ回路１０５から出力せしめる言わば余剰時間で画素アレイ１０１に別の表示動作を行わせる。
【００４０】
なお、映像データ（図２では、これに含まれるライン・データ）は、データ・ドライバ１０２に転送される前に一旦メモリ回路１０５に格納されるため、その格納される期間に応じた遅延時間をおいて表示制御回路１０４により読み出される。メモリ回路１０５としてフレーム・メモリを用いた場合、この遅延時間は１フレーム期間に相当する。映像データが３０Ｈｚの周波数で表示装置に入力されるとき、その１フレーム期間は約３３ｍｓ（ミリ秒）であるため、表示装置のユーザは映像データの表示装置への入力時刻に対するその画像の表示時刻の遅れを知覚し得ない。しかしながら、上述のメモリ回路１０５として、フレーム・メモリに代えて複数のライン・メモリを表示装置１００に設けることにより、この遅延時間を縮め且つ表示制御回路１０４又はその周辺の回路構造を簡素にし又はその寸法の増大を抑えることができる。
【００４１】
メモリ回路１０５として、複数のライン・データを格納するライン・メモリを用いた表示装置１００の駆動方法の一例を図５を参照して説明する。この一例による表示装置１００の駆動では、表示制御回路１０４へのＮライン分の映像データ入力期間とこれからのＮライン分の映像データ出力期間（Ｎラインの映像データに夫々応じた表示信号をデータ・ドライバ１０２から逐次出力する期間）との間に生じる上記余剰時間にて、既に画素アレイに保持された表示信号（一つ前のフレーム期間に画素アレイに入力された映像データ）をマスクする表示信号（以下、これをブランキング信号と記す）をＭ回書込む。この表示装置１００の駆動方法では、データ・ドライバ１０２によりＮラインの映像データの各々から表示信号を逐次生成し且つこれを水平クロックＣＬ１に呼応させて順次（合計Ｎ回）画素アレイ１０１に出力する第１の工程と、上述のブランキング信号を水平クロックＣＬ１に呼応させて画素アレイ１０１にＭ回出力する第２の工程とが繰り返される。この表示装置の駆動方法の更なる説明は図１を参照して後述されるが、図５においては上記Ｎの値を４とし、Ｍの値を１とする。
【００４２】
図５に示すように、メモリ回路１０５はデータの書込みと読み出しとを互いに独立して行える４つのライン・メモリ１〜４を備え、水平同期信号ＨＳＹＮＣに同期して表示装置１００に順次入力される１ライン毎の映像データ１２０はこれらのライン・メモリ１〜４の一つに順繰りに格納される。換言すれば、メモリ回路１０５は４ライン分のメモリ容量を有する。例えば、メモリ回路１０５による４ライン分の映像データ１２０の取得期間（ＡｃｑｕｉｓｉｔｉｏｎＰｅｒｉｏｄ）Ｔｉｎでは、４ライン分の映像データＷ１，Ｗ２，Ｗ３，Ｗ４がライン・メモリ１からライン・メモリ４に順次入力される。この映像データの取得期間Ｔｉｎは、映像制御信号１２１に含まれる水平同期信号ＨＳＹＮＣのパルス間隔で規定される水平走査期間の４倍に相当する時間に亘る。しかしながら、この映像データの取得期間Ｔｉｎがライン・メモリ４への映像データの格納により終了する前に、この期間にライン・メモリ１、ライン・メモリ２、及びライン・メモリ３に格納された映像データは表示制御回路１０４により映像データＲ１，Ｒ２，Ｒ３として順次読み出される。これにより、４ライン分の映像データＷ１，Ｗ２，Ｗ３，Ｗ４の取得期間Ｔｉｎが終了するや否や、次の４ライン分の映像データＷ５，Ｗ６，Ｗ７，Ｗ８のライン・メモリ１〜４への格納が開始できる。
【００４３】
上述の説明では、映像データの１ライン毎に付された参照符号をライン・メモリへの入力時とこれからの出力時にて、例えば前者のＷ１に対して後者のＲ１というように変えている。これは、１ライン毎の映像データが上述の帰線期間を含み、これがライン・メモリ１〜４のいずれかから上記水平同期信号ＨＳＹＮＣより周波数の高い水平クロックＣＬ１に呼応して（同期して）読み出されるとき、これに含まれる帰線期間が縮められることを反映する。従って、例えばライン・メモリ１に入力される１ライン分の映像データ（以下、ライン・データ）Ｗ１の時間軸に沿う長さに比べて、これがライン・メモリ１から出力されるときのライン・データＲ１の時間軸に沿う長さは図５に示される如く短い。ライン・データのライン・メモリへの入力からこれよりの出力に到る期間にて、このライン・データに含まれる映像情報（例えば、画面の水平方向沿いに１ラインの映像を生成する）を加工しなくとも、その時間軸沿いの長さは上述の如く圧縮される。従って、ライン・メモリ１〜４からの４ラインの映像データＲ１，Ｒ２，Ｒ３，Ｒ４の出力の終了時刻とライン・メモリ１〜４からの４ラインの映像データＲ５，Ｒ６，Ｒ７，Ｒ８の出力の開始時刻との間には上述の余剰時間Ｔｅｘが生じる。
【００４４】
ライン・メモリ１〜４から読み出された４ラインの映像データＲ１，Ｒ２，Ｒ３，Ｒ４は、ドライバ・データ１０６としてデータ・ドライバ１０２に転送され、夫々に応じた表示信号Ｌ１，Ｌ２，Ｌ３，Ｌ４が生成される（次に読み出される４ラインの映像データＲ５，Ｒ６，Ｒ７，Ｒ８についても同様に表示信号Ｌ５，Ｌ６，Ｌ７，Ｌ８が生成される）。これらの表示信号は、図５の表示信号出力のアイ・ダイヤグラム（ＥｙｅＤｉａｇｒａｍ）に示される順序で、上述の水平クロックＣＬ１に呼応して画素アレイ１０１に夫々出力される。従って、メモリ回路１０５に少なくとも上記Ｎラインの容量を有するライン・メモリ（又はその集合体）を含ませることにより、或るフレーム期間に表示装置に入力される映像データの１ラインを、このフレーム期間内で画素アレイに入力することが可能となり、表示装置の映像データ入力に対する応答速度も高まる。
【００４５】
一方、図５から明らかなように、上述の余剰時間Ｔｅｘはライン・メモリから１ラインの映像データを上述の水平クロックＣＬ１に呼応して出力させる時間に相当する。本実施例では、この余剰時間Ｔｅｘを利用して画素アレイに別の表示信号を１回出力する。本実施例による別の表示信号は、これが供給される画素の輝度をその供給前の輝度以下に落とす所謂ブランキング信号Ｂである。例えば、１フレーム期間前に比較的高い階調（モノクロ画像表示の場合、白又はこれに近い明るい灰色）で表示された画素の輝度は、ブランキング信号Ｂによりこれより低くなる。一方、１フレーム期間前に比較的低い階調（モノクロ画像表示の場合、黒又はこれに近いＣｈａｒｃｏａｌＧｒａｙのような暗い灰色）で表示された画素の輝度は、ブランキング信号Ｂの入力後も殆ど変らない。このブランキング信号Ｂは、フレーム期間毎に画素アレイに生成された画像を一旦暗い画像（ブランキング画像）に置き換える。このような画素アレイの表示動作により、ホールド型の表示装置においても、フレーム期間毎にこれに入力される映像データに応じた画像表示をインパルス型表示装置におけるそれのように行える。
【００４６】
先述のＮラインの映像データを画素アレイに順次出力する第１の工程とブランキング信号Ｂを画素アレイにＭ回出力する第２の工程とを繰り返す表示装置の駆動方法をホールド型の表示装置に適用することにより、このホールド型表示装置による画像表示をインパルス型の表示装置のように行うことができる。この表示装置の駆動方法は、図５を参照して説明した少なくともＮライン分の容量を備えたライン・メモリをメモリ回路１０５として備えた表示装置のみならず、例えば、このメモリ回路１０５をフレーム・メモリに置き換えた表示装置にも適用できる。
【００４７】
このような表示装置の駆動方法について、更に図１を参照して説明する。上述した第１及び第２の工程による表示装置の動作は、図３の表示装置１００におけるデータ・ドライバ１０２による表示信号の出力を規定するが、これに呼応する走査ドライバ１０３による走査信号の出力（画素行の選択）は次のように記される。以下の説明にて、ゲート線（走査信号線）１０に印加され且つこのゲート線に対応する画素行（ゲート線沿いに並ぶ複数の画素ＰＩＸ）を選択する「走査信号」は、図１に示すゲート線Ｇ１，Ｇ２，Ｇ３，…の夫々に印加される走査信号がＨｉｇｈ状態となる走査信号のパルス（ゲート・パルス）を指す。図９に示されるような画素アレイにおいては、画素ＰＩＸに設けられたスイッチング素子ＳＷは、これに接続されたゲート線１０を通してゲート・パルスを受けることにより、データ線１２から供給される表示信号をこの画素ＰＩＸに入力させる。
【００４８】
上述の第１の工程に対応する期間では、Ｎラインの映像データに対応する表示信号の出力毎に、ゲート線のＹラインにこれに対応する画素行を選択する走査信号が印加される。従って、走査ドライバ１０３から走査信号がＮ回出力される。このような走査信号の印加は、上記表示信号の出力毎にゲート線のＹライン置きに画素アレイ１０１の一端（例えば、図３における上端）からその他端（例えば、図３における下端）に向けて順次行われる。このため、第１の工程では（Ｙ×Ｎ）ラインのゲート線に相当する画素行が選択され、その各々に映像データから生成された表示信号が供給される。図１は、Ｎの値を４とし、Ｙの値を１としたときの表示信号の出力タイミング（データ・ドライバ出力電圧のアイ・ダイヤグラム参照）とこれに呼応するゲート線（走査線）の夫々に印加される走査信号の波形を示し、この第１工程の期間は、データ・ドライバ出力電圧１〜４，５〜８，９〜１２，…，５１３〜５１６，…の各々に対応する。データ・ドライバ出力電圧１〜４に対してＧ１からＧ４のゲート線に走査信号が順次印加され、次のデータ・ドライバ出力電圧５〜８に対してＧ５からＧ８のゲート線に走査信号が順次印加され、更なる時間経過の後のデータ・ドライバ出力電圧５１３〜５１６に対してＧ５１３からＧ５１６のゲート線に走査信号が順次印加される。即ち、走査ドライバ１０３から走査信号出力は、画素アレイ１０１におけるゲート線１０のアドレス番号（Ｇ１，Ｇ２，Ｇ３，…，Ｇ２５７，Ｇ２５８，Ｇ２５９，…，Ｇ５１３，Ｇ５１４，Ｇ５１５，…）が増える方向に向けて順次行われる。
【００４９】
一方、上述の第２の工程に対応する期間では、ブランキング信号として上述した表示信号のＭ回の出力毎に、ゲート線のＺラインにこれに対応する画素行を選択する走査信号が印加される。従って、走査ドライバ１０３から走査信号がＭ回出力される。走査ドライバ１０３からの走査信号の１回の出力に対し、この走査信号が印加されるゲート線（走査線）の組み合わせは特に限定されないが、第１の工程で画素行に供給された表示信号をこれに長く保持させることや、データ・ドライバ１０２に掛かる負荷を軽減することを鑑みれば、表示信号の出力毎に走査信号をゲート線のＺライン置きに順次印加するとよい。第２工程におけるゲート線への走査信号の印加は、第１工程のそれと同様に画素アレイ１０１の一端からその他端に向けて順次行われる。このため、第２の工程では（Ｚ×Ｍ）ラインのゲート線に相当する画素行が選択され、その各々にブランキング信号が供給される。図１は、Ｍの値を１とし、Ｚの値を４としたときの上記第１の工程の夫々に続く第２の工程の各々におけるブランキング信号Ｂの出力タイミングとこれに呼応するゲート線（走査線）の夫々に印加される走査信号の波形を示す。Ｇ１からＧ４のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では１回のブランキング信号Ｂ出力に対してＧ２５７からＧ２６０に到る４本のゲート線に走査信号が、Ｇ５からＧ８のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では、１回のブランキング信号Ｂ出力に対してＧ２６１からＧ２６４に到る４本のゲート線に走査信号が、Ｇ５１３からＧ５１６のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では、１回のブランキング信号Ｂ出力に対してＧ１からＧ４に到る４本のゲート線に走査信号が、夫々印加される。
【００５０】
上述のように第１の工程では４本のゲート線の各々に走査信号を順次印加し、第２の工程では４本のゲート線に一斉に走査信号を印加するため、例えばデータ・ドライバ１０２からの表示信号出力に呼応して、走査ドライバ１０３の動作を夫々の工程に合わせる必要がある。先述したように本実施例で用いられる画素アレイはＷＸＧＡクラスの解像度を有し、７６８ラインのゲート線がこれに並設される。一方、第１の工程で順次選択される４本のゲート線群（例えば、Ｇ１からＧ４）とこれに続く第２の工程で選択される４本のゲート線群（例えばＧ２５７からＧ２６０）とは、画素アレイ１０１におけるゲート線１０のアドレス番号が増える方向に沿い２５２本のゲート線にて離間される。従って、画素アレイに並設された７６８ラインのゲート線をその垂直方向（又は、データ線の延伸方向）に沿い、２５６ライン毎に３つの群に分割し、夫々の群毎に走査ドライバ１０３からの走査信号の出力動作を独立して制御する。このため、図３に示す表示装置では、画素アレイ１０１沿いに３つの走査ドライバ１０３−１，１０３−２，１０３−３を配置し、夫々からの走査信号の出力動作を走査状態選択信号１１４−１，１１４−２，１１４−３で制御する。例えば、第１の工程でゲート線Ｇ１〜Ｇ４を、これに続く第２の工程でゲート線Ｇ２５７〜Ｇ２６０を夫々選択する場合、走査状態選択信号１１４−１は走査ドライバ１０３−１に、走査クロックＣＬ３の連続する４パルスに対するゲート線を１ラインずつ順次選択する走査信号出力と、これに続く走査クロックＣＬ３の１パルスに対する走査信号の出力休止とを繰り返す走査状態を指示する。一方、走査状態選択信号１１４−２は走査ドライバ１０３−２に、走査クロックＣＬ３の連続する４パルスに対する走査信号の出力休止と、これに続く走査クロックＣＬ３の１パルスに対する４ラインのゲート線への走査信号出力とを繰り返す走査状態を指示する。また、走査状態選択信号１１４−３は走査ドライバ１０３−３に入力される走査クロックＣＬ３を無効にし、これによるに走査信号出力を休止させる。夫々の走査ドライバ１０３−１，１０３−２，１０３−３には、走査状態選択信号１１４−１，１１４−２，１１４−３による上述の２つの指示に対応する２つの制御信号伝達網が備えられる。
【００５１】
一方、図１に示される走査開始信号ＦＬＭの波形は、時刻ｔ１とｔ２とで夫々立ち上がる２つのパルスを含む。上記第１の工程による一連のゲート線選択動作は時刻ｔ１に生じる走査開始信号ＦＬＭのパルス（Ｐｕｌｓｅ１と記す、以下、第１パルス）に呼応して、上記第２の工程による一連のゲート線選択動作は時刻ｔ２に生じる走査開始信号ＦＬＭのパルス（Ｐｕｌｓｅ２と記す、以下、第２パルス）に呼応して、夫々開始される。走査開始信号ＦＬＭの第１パルスは、１フレーム期間の映像データの表示装置への入力開始（上記垂直同期信号ＶＳＹＮＣのパルスで規定される）にも呼応する。従って、走査開始信号ＦＬＭの第１パルス及び第２パルスは、フレーム期間毎に繰り返して生じる。さらに、走査開始信号ＦＬＭの第１パルスとこれに続く第２パルスの間隔と、この第２パルスとこれに続く（例えば、次のフレーム期間の）第１パルス）との間隔とを調整することにより、１フレーム期間にて画素アレイに映像データに基づく表示信号を保持する時間を調整できる。換言すれば、走査開始信号ＦＬＭに生じる第１パルスと第２パルスとを含めたパルス間隔は、２つの異なる値（時間幅）を交互に取りえる。一方、この走査開始信号ＦＬＭは、表示制御回路（タイミング・コントローラ）１０４で発生される。以上のことから、上記走査状態選択信号１１４−１，１１４−２，１１４−３は表示制御回路１０４において走査開始信号ＦＬＭを参照して生成できる。
【００５２】
図１に示される映像データを１ライン毎に画素アレイへ４回書込む毎にブランキング信号を画素アレイへ１回書込む動作は、図５を参照して説明したように４ライン分の映像データを表示装置に入力する時間内に完結する。また、これに呼応して、走査信号を画素アレイへ５回出力する。このため、画素アレイの動作に要する水平期間は映像制御信号１２１の水平走査期間の４／５となる。このようにして、１フレーム期間に表示装置に入力される映像データ（これに基づく表示信号）とブランキング信号との画素アレイ内の全画素への入力は、この１フレーム期間にて完結する。
【００５３】
図１に示したブランキング信号は、表示制御回路１０４又はその周辺回路で擬似的な映像データ（以下、ブランキング・データ）を生成し、これをデータ・ドライバ１０２に転送して、データ・ドライバ１０２内で生成させても、予めデータ・ドライバ１０２にブランキング信号を生成させる回路を設け、表示制御回路１０４から転送される水平クロックＣＬ１の特定のパルスに応じてブランキング信号を画素アレイ１０１に出力させてもよい。前者の場合、表示制御回路１０４又はその周辺にフレーム・メモリを設け、これに格納されるフレーム期間毎の映像データからブランキング信号を強めるべき画素（この映像データにより高い輝度で表示される画素）を表示制御回路１０４により特定させ、画素に応じて暗さの異なるブランキング信号をデータ・ドライバ１０２に生成させるブランキング・データを生成させてもよい。後者の場合は、データ・ドライバ１０２にて水平クロックＣＬ１のパルス数をカウントさせ、そのカウント数に応じて画素を黒又はこれに近い暗い色（例えば、ＣｈａｒｃｏａｌＧｒａｙのような色）に表示させる表示信号を出力させる。液晶表示装置の一部は、画素の輝度を決める複数の階調電圧を表示制御回路（タイミング・コンバータ）１０４にて生成する。このような液晶表示装置においては、複数の階調電圧をデータ・ドライバ１０２にて転送し、データ・ドライバ１０２により映像データに応じた階調電圧を選択させ且つ画素アレイに出力させるが、同様にして、データ・ドライバ１０２による水平クロックＣＬ１のパルスに応じた階調電圧の選択でブランキング信号を発生させてもよい。
【００５４】
図１に示された本発明による画素アレイへの表示信号の出力方法（ＯｕｔｐｕｔｔｉｎｇＭａｎｎｅｒ）及びこれに呼応する夫々のゲート線（走査線）への走査信号の出力方法は、入力される走査状態選択信号１１４に応じて複数のゲート線に同時に走査信号を出力する機能を有する走査ドライバ１０３を備えた表示装置を駆動するに好適である。一方、走査ドライバ１０３−１，１０３−２，１０３−３の夫々に上述の如く複数の走査線へ同時に走査信号を出力させることなく、走査クロックＣＬ３のパルス毎にゲート線（走査線）の１ライン毎に走査信号を順次出力させても本実施例による画像表示動作を行うことができる。このような走査ドライバ１０３の動作により、４ラインの映像データを１ラインずつ画素行の１つに順次入力する（映像データが４回出力される上記第１工程）毎にブランキング・データを別の画素行の４つに入力する（ブランキング・データが１回出力される上記第１工程）ことを繰り返す本実施例の画像表示動作は、図４に示される表示信号と走査信号との夫々の出力波形で説明される。
【００５５】
図４を参照して説明される表示装置の駆動方法は、図１と同様に図３に示された表示装置が参照される。走査ドライバ１０３−１，１０３−２，１０３−３の各々は、走査信号を出力する端子を２５６個備える。換言すれば、各走査ドライバ１０３は最大２５６ラインのゲート線に走査信号を出力できる。一方、画素アレイ１０１（例えば、液晶表示パネル）には７６８ラインのゲート線１０とその夫々に対応する画素行が設けられる。このため、３つの走査ドライバ１０３−１，１０３−２，１０３−３は画素アレイ１０１の垂直方向（これに設けられたデータ線１２の延伸方向）に沿う一辺に順次並ぶ。走査ドライバ１０３−１はゲート線群Ｇ１〜Ｇ２５６に、走査ドライバ１０３−２はゲート線群Ｇ２５７〜Ｇ５１２に、走査ドライバ１０３−３はゲート線群Ｇ５１３〜Ｇ７６８に走査信号を夫々出力し、表示装置１００の全画面（画素アレイ１０１の全域）における画像表示を制御する。図１を参照して説明された駆動方法が適用される表示装置と図４を参照して以下に説明される駆動方法が適用される表示装置とは、以上の走査ドライバ配置を有することで共通する。また、走査開始信号ＦＬＭの波形が映像データを画素アレイに入力する一連の走査信号出力を開始させる第１パルスとブランキング・データを画素アレイに入力する一連の走査信号出力を開始させる第２パルスとフレーム期間毎に含むことで、図１を参照して説明された表示装置の駆動方法と図４を参照して説明されるそれとは共通する。さらに、走査ドライバ１０３が上記走査開始信号ＦＬＭの第１パルス及び第２パルスの夫々を走査クロックＣＬ３で取り込み、その後、走査クロックＣＬ３に呼応して走査信号を出力すべき端子（又は端子群）を映像データ又はブランキング・データの画素アレイへの取り込み（Ａｃｑｕｉｓｉｔｉｏｎ）に応じて順次シフトすることでも、図１の信号波形に拠る表示装置の駆動方法と図４の信号波形に拠るそれとは共通する。
【００５６】
しかし、図４を参照して説明される本実施例の表示装置の駆動方法では、走査状態選択信号１１４−１，１１４−２，１１４−３の役割が図１を参照して説明されたそれらと相違する。図４には、走査状態選択信号１１４−１，１１４−２，１１４−３の夫々の波形がＤＩＳＰ１，ＤＩＳＰ２，ＤＩＳＰ３として示される。走査状態選択信号１１４は、まず、その各々が制御する領域（例えば、ＤＩＳＰ２の場合、ゲート線群Ｇ２５７〜Ｇ５１２に対応する画素群）に適用される動作条件に応じて、この領域における走査信号の出力動作を決める。図４において、データ・ドライバ出力電圧が４ラインの映像データに応じた表示信号Ｌ５１３〜Ｌ５１６の出力を示す期間（表示信号Ｌ５１３〜Ｌ５１６が出力される上記第１工程）では、これらの表示信号が入力される画素行に対応したゲート線Ｇ５１３〜Ｇ５１６に走査ドライバ１０３−３から走査信号が印加される。このため、走査ドライバ１０３−３に転送される走査状態選択信号１１４−３は、走査クロックＣＬ３に呼応して（１回のゲート・パルス出力毎に）ゲート線Ｇ５１３〜Ｇ５１６の１ライン毎に順次走査信号を出力する所謂１ライン毎のゲート線選択を行う。これによりゲート線Ｇ５１３に対応する画素行に表示信号Ｌ５１３が、次いでゲート線Ｇ５１４に対応する画素行に表示信号Ｌ５１４が、さらにゲート線Ｇ５１５に対応する画素行に表示信号Ｌ５１５が、最後にゲート線Ｇ５１６に対応する画素行に表示信号Ｌ５１６が夫々１水平期間（水平クロックＣＬ１のパルス間隔で規定される）に亘り供給される。
【００５７】
一方、この表示信号Ｌ５１３〜Ｌ５１６が水平期間毎に（水平クロックＣＬ１のパルスに呼応して）順次出力される第１工程に続く上記第２工程では、この第１工程に対応する４水平期間に続く１水平期間にブランキング信号Ｂが出力される。本実施例では、表示信号Ｌ５１６出力と表示信号Ｌ５１７出力との間に出力されるブランキング信号Ｂをゲート線群Ｇ５〜Ｇ８に対応する画素行の夫々に供給する。このため、走査ドライバ１０３−１は、このブランキング信号Ｂの出力期間にゲート線Ｇ５〜Ｇ８の４ライン全てに走査信号を印加する所謂４ライン同時のゲート線選択を行わねばならない。しかしながら、図４に拠る画素アレイの表示動作では、上述の如く、走査ドライバ１０３は走査クロックＣＬ３に呼応して（その１回のパルスに対して）１本のゲート線のみへの走査信号印加を開始するが、複数のゲート線には走査信号印加開始しない。換言すれば、走査ドライバ１０３は複数のゲート線の走査信号パルスを同時に立ち上げない。
【００５８】
このため、走査ドライバ１０３−１に転送される走査状態選択信号１１４−１は、走査信号を印加すべきゲート線のＺラインの少なくとも（Ｚ−１）ラインにブランキング信号Ｂの出力前に走査信号を印加し、且つ走査信号の印加時間（走査信号のパルス幅）を水平期間の少なくともＮ倍の期間に延ばすように走査ドライバ１０３−１を制御する。この変数Ｚ，Ｎは、上述の映像データを画素アレイに書き込む第１工程及びブランキング・データを画素アレイに書き込む第２工程の説明で記した第２工程におけるゲート線の選択数：Ｚ、及び第１工程における表示信号の出力回数：Ｎである。例えば、ゲート線Ｇ５には表示信号Ｌ５１４の出力開始時刻から、ゲート線Ｇ６には表示信号Ｌ５１５の出力開始時刻から、ゲート線Ｇ７には表示信号Ｌ５１６の出力開始時刻から、ゲート線Ｇ８には表示信号Ｌ５１６の出力終了時刻（これに続くブランキング信号Ｂ出力開始時刻）から水平期間の５倍の期間に亘って走査信号が夫々印加される。換言すれば、走査ドライバ１０３によるゲート線群Ｇ５〜Ｇ８のゲート・パルスの夫々の立ち上がり時刻は、走査クロックＣＬ３に呼応させて１水平期間毎に順次ずらされるも、夫々のゲート・パルスの夫々の立ち下がり時刻を立ち上がり時刻のＮ水平期間以降に遅らせることで、上記ブランキング信号出力期間にゲート線群Ｇ５〜Ｇ８のゲート・パルスの全てを立ち上がった（図４ではＨｉｇｈの）状態にする。このようにゲート・パルスの出力を制御する上で、走査ドライバ１０３にシフトレジスタ動作機能を含ませることが望ましい。なお、対応する画素行にブランキング信号が供給されるゲート線Ｇ１〜Ｇ１２のゲート・パルスに示されたハッチング領域については後述する。
【００５９】
これに対し、この期間（表示信号Ｌ５１３〜Ｌ５１６が出力される上記第１工程）及びこれに続く第２工程の間に、走査ドライバ１０３−２から走査信号を受けるゲート線群Ｇ２５７〜Ｇ５１２の夫々に対応する画素行には表示信号が供給されない。このため、走査ドライバ１０３−２に転送される走査状態選択信号１１４−２は、この第１工程及び第２工程に亘る期間にて走査クロックＣＬ３を走査ドライバ１０３−２に対して無効（ＩｎｅｆｆｅｃｔｉｖｅｆｏｒｔｈｅＳｃａｎｎｉｎｇＤｒｉｖｅｒ１０３−２）にする。このような走査状態選択信号１１４による走査クロックＣＬ３の無効化は、これが転送される走査ドライバ１０３から走査信号が出力される領域内の画素群に表示信号やブランキング信号を供給する場合においても所定のタイミングで適用してもよい。図４には、走査ドライバ１０３−１での走査信号出力に応じた走査クロックＣＬ３の波形が示される。この走査クロックＣＬ３のパルスは、表示信号やブランキング信号の出力間隔を規定する水平クロックＣＬ１のパルスに呼応して生じるものの、表示信号Ｌ５１３，Ｌ５１７，…の出力開始時刻にはパルスが生じない。このように表示制御回路１０４から走査ドライバ１０３に転送される走査クロックＣＬ３を特定の時刻にて無効にする動作を、走査状態選択信号１１４で行うことができる。走査ドライバ１０３に対する走査クロックＣＬ３の部分的な無効化は、これに応じた信号処理経路を走査ドライバ１０３に組み込み、この信号処理経路の動作を走査ドライバ１０３に転送される走査状態選択信号１１４で開始させてもよい。なお、図４には示されないが、映像データの画素アレイへの書込みを制御する走査ドライバ１０３−３もブランキング信号Ｂの出力開始時刻にて走査クロックＣＬ３に対して不感となる。これにより、ブランキング信号Ｂの出力による第２工程に続く第１工程で映像データに拠る表示信号が供給される画素行に走査ドライバ１０３−３がブランキング信号を誤って供給することが防げる。
【００６０】
次に、走査状態選択信号１１４は、夫々が制御する領域にて順次生成される走査信号のパルス（ゲート・パルス）を、これがゲート線に出力される段階で無効にする。この機能は、図４による表示装置の駆動方法にて、ブランキング信号を画素アレイに供給する走査ドライバ１０３内での信号処理に、これに転送された走査状態選択信号１１４を関与させる。図４に示される３つの波形ＤＩＳＰ１，ＤＩＳＰ２，ＤＩＳＰ３は、走査ドライバ１０３−１，１０３−２，１０３−３の夫々の内部における信号処理に関与する走査状態選択信号１１４−１，１１４−２，１１４−３を示し、これがＬｏｗ−ｌｅｖｅｌにあるときゲート・パルスの出力を有効にする。また、走査状態選択信号１１４−１の波形ＤＩＳＰ１は、上述の第１工程による画素アレイへの表示信号出力期間中にてＨｉｇｈ−ｌｅｖｅｌとなり、この期間内に走査ドライバ１０３−１で生じるゲート・パルスの出力を無効にする。
【００６１】
例えば、表示信号Ｌ５１３〜Ｌ５１６が画素アレイに供給される４水平期間にてゲート線Ｇ１〜Ｇ７に夫々応じた走査信号に生じるゲート・パルスは、この期間にＨｉｇｈ−ｌｅｖｅｌとなる走査状態選択信号ＤＩＳＰ１により、夫々の出力をハッチングされたように無効にされる。これにより、或る期間にてブランキング信号を供給すべき画素行に映像データに拠る表示信号が誤って供給されることを防ぎ、これらの画素行によるブランキング表示（これらの画素行に表示されていた映像の消去）を確実に行い、また、映像データに拠る表示信号自体の強度の損失を防ぐ。また、表示信号Ｌ５１３〜Ｌ５１６を出力する４水平期間と表示信号Ｌ５１７〜Ｌ５２０を出力する次の４水平期間との間のブランキング信号Ｂを出力する１水平期間にて、走査状態選択信号ＤＩＳＰ１はＬｏｗ−ｌｅｖｅｌとなる。これにより、この期間にゲート線Ｇ５〜Ｇ８に夫々応じた走査信号に生じるゲート・パルスは、一斉に画素アレイに出力され、この４ラインのゲート線に応じた画素行を同時に選択して、その各々にブランキング信号Ｂを供給する。
【００６２】
以上のように、図４による表示装置の表示動作では、走査状態選択信号１１４により、これが転送される走査ドライバ１０３の動作状態（上記第１工程及び上記第２工程のいずれかによる動作状態、又は、これらのいずれにも拠らない非動作状態）のみならず、その動作状態に応じて走査ドライバ１０３で生成されたゲート・パルスの出力の有効性も決められる。なお、これらの走査状態選択信号１１４による走査ドライバ１０３（これからの走査信号出力）の一連の制御は、画素アレイへの映像データに拠る表示信号書込み及びブランキング信号書込みのいずれに対しても走査開始信号ＦＬＭに呼応してゲート線Ｇ１に対する走査信号出力から開始される。図４には、走査開始信号ＦＬＭの上記第２パルスに呼応して、走査状態選択信号ＤＩＳＰ１により順次シフトする走査ドライバ１０３によるゲート線のライン選択動作（４ライン同時選択動作）を主に示す。図４には示されないものの、これによる表示装置の動作にて、走査ドライバ１０３によるゲート線の１ライン毎選択動作も走査開始信号ＦＬＭの第１パルスに呼応させて順次シフトする。このため、図４における表示装置の動作でもフレーム期間毎に走査開始信号ＦＬＭで２種類の画素アレイの走査を１度ずつ開始させる必要があり、走査開始信号ＦＬＭの波形には第１パルスとこれに続く第２パルスとが現われる。
【００６３】
以上に述べた図１及び図４による表示装置の駆動方法のいずれにおいても、画素アレイ１０１の一辺沿いに並ぶ走査ドライバ１０３及びこれに送られる走査状態選択信号１１４の数は図３や図９を参照して説明した画素アレイ１０１の構造を変えることなく変更可能であり、３つの走査ドライバ１０３に分担させた夫々の機能を一つの走査ドライバ１０３にまとめてもよい（例えば、走査ドライバ１０３内部を上記３つの走査ドライバ１０３−１，１０３−２，１０３−３の夫々に応じた回路セクションに分ける）。
【００６４】
図６は、本実施例の表示装置による画像表示タイミングを連続する３つのフレーム期間に亘り示すタイミング・チャートである。各フレーム期間の冒頭にて、１番目の走査線（上記ゲート線Ｇ１に相当）からの画素アレイへの映像データ書込みが走査開始信号ＦＬＭの第１パルスにより開始され、この時刻から時間：Δｔ１が経過した後、この１番目の走査線からの画素アレイへのブランキング・データ書込みが走査開始信号ＦＬＭの第２パルスにより開始される。さらに、走査開始信号ＦＬＭの第２パルスの発生時刻から時間：Δｔ２が経過した後、次のフレーム期間に表示装置に入力される映像データの画素アレイへの書込みが走査開始信号ＦＬＭの第１パルスにより開始される。なお、本実施例においては、図６に示された時間：Δｔ１’は時間：Δｔ１と同じであり、時間：Δｔ２’は時間：Δｔ２と同じである。画素アレイへの映像データ書込みの進行とブランキング・データ書込みのとは、双方が１水平期間にて選択するゲート線のライン数（前者１ライン、後者４ライン）が相違するも、時間経過に対して略同様に進行する。このため、画素アレイにおける走査線の位置に依らず、その夫々に対応する画素行が映像データに拠る表示信号を保持する期間（これを受ける時間を含めて概ね上記時間：Δｔ１に亘る）とこの画素行がブランキング信号を保持する期間（これを受ける時間を含めて概ね上記時間：Δｔ２に亘る）とは画素アレイの垂直方向に亘り概ね一様となる。換言すれば、画素アレイにおける画素行の表示輝度のばらつきが抑えられる。本実施例では、図６に示すように画素アレイにおける映像データの表示期間とブランキング・データの表示期間とに、１フレーム期間の６７％と３３％とを夫々割り当て、これに応じた走査開始信号ＦＬＭのタイミング調整した（上記時間Δｔ１とΔｔ２とを調整した）が、この走査開始信号ＦＬＭのタイミングの変更により、映像データの表示期間とブランキング・データの表示期間とは適宜変更され得るする。
【００６５】
このような、図６に拠る画像表示タイミングで表示装置を動作させたときの、画素行の輝度応答の一例を図７に示す。この輝度応答は、図３の画素アレイ１０１としてＷＸＧＡクラスの解像度を有し且つノーマリ黒表示モードで動作する液晶表示パネルを用い、映像データとして画素行を白く表示する表示オンデータを、ブランキング・データとして画素行を黒く表示する表示オフデータを夫々書き込む。従って、図７の輝度応答は、この液晶表示パネルの画素行に対応する液晶層の光透過率の変動を示す。図７に示すように画素行（これに含まれる各画素）は１フレーム期間にて、まず映像データに応じた輝度に応答し、その後、黒輝度に応答する。液晶層の光透過率はこれに印加される電界の変動に対して比較的緩く応答するも、その値は図７から明らかなようにフレーム期間毎に映像データに対応する電界及びブランキング・データに対応する電界のいずれにも十分に応答する。従って、フレーム期間に画面（画素行）に生成された映像データによる画像は、この画像がフレーム期間内に画面（画素行）から十分に消去されて、インパルス型の表示装置と同様な状態で表示される。このような映像データによる画像のインパルス型の応答により、これに生じる動画ぼやけを低減することが可能となる。このような効果は、画素アレイの解像度を変更しても、図２に示すドライバ・データの水平期間における帰線期間の割合を変更しても同様に得られる。
【００６６】
以上に述べた本実施例では、上述の第１工程で映像データの１ライン毎に生成される表示信号を画素アレイに４回順次出力し且つその夫々をゲート線の１ラインに相当する画素行に順次供給し、これに続く第２工程でブランキング信号を画素アレイに１回順次出力し且つこれをゲート線の４ラインに相当する画素行に供給した。しかし、第１工程における表示信号の出力回数：Ｎ（この値は、画素アレイに書き込まれるライン・データの数にも相当する）は４に限られず、第２工程におけるブランキング信号の出力回数：Ｍは１に限られない。また、第１工程にて１回の表示信号出力に対して走査信号（選択パルス）が印加されるゲート線のライン数：Ｙは１に限られず、第２工程にて１回のブランキング信号出力に対して走査信号が印加されるゲート線のライン数：Ｚは４に限られない。これらの因子Ｎ，Ｍは、Ｍ＜Ｎなる条件を満たす自然数であり且つＮは２以上である条件を満たすことが要請される。また、因子ＹはＮ／Ｍより小さい自然数であること、因子ＺはＮ／Ｍ以上の自然数であることが夫々要請される。また、Ｎ回の表示信号出力とＭ回のブランキング信号出力とを行う１周期をＮラインの映像データが表示装置に入力される期間内に完結させる。換言すれば、画素アレイの動作における水平期間の（Ｎ＋Ｍ）倍の値を、映像データの表示装置への入力における水平走査期間のＮ倍の値以下にする。前者の水平期間は水平クロックＣＬ１のパルス間隔で、後者の水平走査期間は映像制御信号の一つである水平同期信号ＨＳＹＮＣのパルス間隔で夫々規定される。
【００６７】
このような画素アレイの動作条件によれば、Ｎラインの映像データが表示装置に入力される期間Ｔｉｎにデータ・ドライバ１０２から（Ｎ＋Ｍ）回の信号出力、即ち上述の第１工程及びこれに続く第２工程からなる１周期の画素アレイ動作を行う。このため、この１周期にて表示信号出力及びブランキング信号出力の各々に割り当てられる時間（以下、Ｔｉｎｖｅｎｔｉｏｎ）は、期間ＴｉｎにＮラインの映像データに応じた表示信号を順次出力するときの１回の信号出力に要する時間（以下、Ｔｐｒｉｏｒ）の（Ｎ／（Ｎ＋Ｍ））倍に減少する。しかしながら、上述のように因子ＭはＮより小さい自然数であるため、本発明による上記１周期での各信号を出力期間Ｔｉｎｖｅｎｔｉｏｎは上記Ｔｐｒｉｏｒの１／２以上の長さを確保できる。即ち、画素アレイへの映像データへの書込みの観点では、上述の特許文献１に記載された技法に対する上述の非特許文献２に記載された技法の利点が得られる。
【００６８】
さらに、本発明では、上記期間Ｔｉｎｖｅｎｔｉｏｎにて画素にブランキング信号を供給することにより、この画素の輝度を素早く低下させる。このため、非特許文献１に記載された技法に比べて、本発明に依れば１フレーム期間における各画素行の映像表示期間とブランキング表示期間とが明瞭に分かれ、動画ぼやけも効率的に低減される。また、本発明ではブランキング信号の画素への供給を（Ｎ＋Ｍ）回毎に間欠的に行うものの、１回のブランキング信号出力に対してＺラインのゲート線に対応する画素行にこれを供給することにより、画素行間に生じる映像表示期間とブランキング表示期間との比率のばらつきを抑える。さらに、ブランキング信号出力毎に対して走査信号をゲート線のＺライン置きに順次印加すれば、データ・ドライバ１０２からのブランキング信号の１回の出力に対する負荷も、このブランキング信号が供給される画素行数の制限により軽減される。
【００６９】
従って、本発明による表示装置の駆動は、図１乃至７を参照して説明した上述のＮを４、Ｍを１、Ｙを１、及びＺを４にした例に限られず、上述の条件を満たす限りにおいて、ホールド型の表示装置の駆動全般に汎く適用し得る。例えば、インタレース方式で映像データをフレーム期間毎に奇数ライン又は偶数ラインのいずれか一方を表示装置に入力する場合、奇数ライン又は偶数ラインの映像データを１ライン毎に走査信号をゲート線の２ライン毎に順次印加し、これらに対応する画素行に表示信号を供給してもよい（この場合、少なくとも上記因子Ｙは２となる）。また、本発明による表示装置の駆動では、その水平クロックＣＬ１の周波数を水平同期信号ＨＳＹＮＣのそれの（（Ｎ＋Ｍ）／Ｎ）倍（上述の図１や図４の例では１．２５倍）にとしたが、水平クロックＣＬ１の周波数をこれ以上に高め、そのパルス間隔を詰めて画素アレイの動作マージンを確保してもよい。この場合、表示制御回路１０４やその周辺にパルス発振回路を設け、これにより発生される映像制御信号に含まれるドット・クロックＤＯＴＣＬＫより周波数の高い基準信号を参照して水平クロックＣＬ１の周波数を高めてもよい。
【００７０】
以上のべた夫々の因子は、Ｎを４以上の自然数にするとよく、また、因子Ｍを１にするとよい。また、因子ＹをＭと同じ値にするとよく、因子ＺをＮと同じ値にするとよい。
≪第２の実施例≫
本実施例においても、上述の第１の実施例と同様に図３の表示装置に図２のタイミングで入力された映像データを、図１又は図４に示す波形で表示信号及び走査信号をデータ・ドライバ１０２から出力し且つ図６に示す表示タイミングに則り表示するが、図１や図４に示す映像データに拠る表示信号の出力に対するブランキング信号の出力タイミングを図８に示す如く、フレーム期間毎に変える。
【００７１】
画素アレイとして液晶表示パネルを用いる表示装置において、図８に示す本実施例のブランキング信号の出力タイミングは、このブランキング信号が供給された液晶表示パネルのデータ線に生じる信号の波形鈍りの影響を分散する効果を奏し、これにより画像の表示品質を高める。図８には、水平クロックＣＬ１のパルスの夫々に対応する期間Ｔｈ１，Ｔｈ２，Ｔｈ３，…が横方向に順次並び、これらの期間のいずれかでデータ・ドライバ１０２から出力される映像データの１ライン毎の表示信号ｍ，ｍ＋１，ｍ＋２，ｍ＋３，…及びブランキング信号Ｂを含むアイ・ダイヤグラムが連続するフレーム期間ｎ，ｎ＋１，ｎ＋２，ｎ＋３，…毎に縦方向に順次並ぶ。ここで示す表示信号ｍ，ｍ＋１，ｍ＋２，ｍ＋３は特定のラインの映像データに限定させず、例えば図１の表示信号Ｌ１，Ｌ２，Ｌ３，Ｌ４にも、表示信号Ｌ５１１，Ｌ５１２，Ｌ５１３，Ｌ５１４にも対応し得る。
【００７２】
第１の実施例にて述べた要領で画素アレイに映像データを４回書込むごとにブランキング・データを１回書込む場合、図８に示す画素アレイへのブランキング・データの印加を上記期間Ｔｈ１，Ｔｈ２，Ｔｈ３，Ｔｈ４，Ｔｈ５，Ｔｈ６，…における４期間置きに並ぶ期間のいずれかの群（例えば、期間Ｔｈ１，Ｔｈ６，Ｔｈ１２，…の群）から別の群（例えば、期間Ｔｈ２，Ｔｈ７，Ｔｈ１３，…の群）へフレーム毎に順次変化させる。例えば、フレーム期間ｎではｍ番目のライン・データを画素アレイに入力する（これに拠る表示信号をｍ番目の画素行に印加する）前にブランキング・データを画素アレイに入力し（ゲート線の所定の４ラインに相当する画素行に印加し）、フレーム期間ｎ＋１ではｍ番目のライン・データの画素アレイへの入力後且つ（ｍ＋１）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。（ｍ＋１）番目のライン・データの画素アレイへの入力は、ｍ番目のライン・データのそれに倣い、（ｍ＋１）番目のライン・データに拠る表示信号を（ｍ＋１）番目の画素行に印加する。以降の各ライン・データの画素アレイへの入力も、このライン・データに拠る表示信号をこれと同じアドレス（順番）を持つ画素行に印加する。
【００７３】
フレーム期間ｎ＋２では、（ｍ＋１）番目のライン・データの画素アレイへの入力後且つ（ｍ＋２）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。続くフレーム期間ｎ＋３では、（ｍ＋２）番目のライン・データの画素アレイへの入力後且つ（ｍ＋３）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。以下、このようなライン・データとブランキング・データとの画素アレイへの入力を、ブランキング・データのそれのタイミングを１水平期間毎にずらしながら繰り返し、フレーム期間ｎ＋４にてフレーム期間ｎによるライン・データとブランキング・データとの画素アレイへの入力パターンに戻る。これら一連の動作の繰り返しで、ブランキング信号のみならずライン・データに拠る表示信号が画素アレイのデータ線の夫々に出力されたときの、データ線の延伸方向沿いに生じるこれらの信号波形の鈍りの影響を一様に分散して、画素アレイに表示される画像の品質を高める。
【００７４】
一方、本実施例でも、第１の実施例と同様に図６に拠る画像表示タイミングで表示装置を動作させることができるが、上述のように画素アレイへのブランキング信号の印加タイミングがフレーム期間毎にシフトされるため、ブランキング信号による画素アレイの走査を開始させる走査開始信号ＦＬＭの第２パルスの発生時刻もフレーム期間に応じて変位する。このような走査開始信号ＦＬＭの第２パルス発生タイミングの変動に応じて、図６のフレーム期間１に示される時間：Δｔ１がこれに続くフレーム期間２にて時間：Δｔ１より短い（又は長い）時間：Δｔ１’となり、フレーム期間１に示される時間：Δｔ２がこれに続くフレーム期間２にて時間：Δｔ２より長い（又は短い）時間：Δｔ２’となる。図８に示される一対のフレーム期間ｎとｎ＋１や別の一対のフレーム期間ｎ＋３とｎ＋４に見られるライン・データｍに拠る表示信号での画素アレイの走査開始時刻の「ずれ」を考慮すれば、本実施例において、走査開始信号ＦＬＭのパルス間隔に応じた２つの時間間隔：Δｔ１，Δｔ２の少なくとも一方がフレーム期間に応じて変動する。
【００７５】
以上のように、フレーム期間毎にブランキング信号の出力期間を時間軸方向沿いにシフトさせる本実施例による表示装置の駆動方法に則り、図６に示す画像表示タイミングに倣う表示動作を行う場合、その走査開始信号の設定に若干の変更を要するが、これに依り得られる効果は図７に示した第１の実施例におけるそれと何ら遜色がない。従って、本実施例においても映像データに応じた画像をインパルス型の表示装置におけるそれと略同様にしてホールド型の表示装置に表示できる。また、ホールド型の画素アレイより、動画像をその輝度は損なうことなく且つこれに生じる動画ぼやけを低減して表示することも可能となる。本実施例においても、１フレーム期間における映像データの表示期間とブランキングデータの表示期間との比率を、走査開始信号ＦＬＭのタイミングの調整（例えば、上述のパルス間隔：Δｔ１，Δｔ２の配分）により適宜変更できる。また、本実施例による駆動方法の表示装置への適用範囲も、第１の実施例のそれと同様に、画素アレイ（例えば、液晶表示パネル）の解像度により制限されない。さらに、本実施例による表示装置は第１の実施例によるそれと同様に、水平クロックＣＬ１に規定される水平期間に含まれる帰線期間の比率を適宜変更することで、上記第１工程における表示信号の出力回数：Ｎや第２工程にて選択されるゲート線のライン数：Ｚを増やせ又は減らせる。
【００７６】
【発明の効果】
本発明による１フレーム期間分の映像データを画素アレイに入力する期間にブランキング・データを画素アレイに入力する期間を間欠的に挿入する方法では、１フレーム期間（又はこれに相当する期間内）内にて画素アレイによる映像表示とブランキング表示とが映像表示時の輝度を損なうことなく完結され、またフレーム期間にわたる一連の映像表示に生じる動画ぼやけ及びこれに因る画質劣化を低減できる。また、本発明を液晶表示装置に適用した場合、１フレーム期間内の映像表示期間とブランキング表示期間との割合を液晶応答速度等の特性に応じて最適化することで、画素アレイでの映像表示にてトレード・オフの関係にある動画ぼやけの低減と表示輝度の維持の効果を両立させることも可能となる。または、本発明によれば、ラインメモリ（１フレーム分のライン数よりも少ないライン分のデータを保持するためのメモリ）を用いた表示装置に対して、ブランキングデータの挿入を実現できる。
【図面の簡単な説明】
【図１】本発明による表示装置の駆動方法の第１実施例として説明される表示信号の出力タイミングとこれに呼応する走査線の駆動波形を示す図。
【図２】本発明による表示装置の駆動方法の第１実施例として説明される表示制御回路（タイミング・コントローラ）への映像データの入力波形（入力データ）とこれからの出力波形（ドライバ・データ）とのタイミングを示す図。
【図３】本発明による表示装置（液晶表示装置）の概要を示す構成図。
【図４】本発明による表示装置の駆動方法の第１実施例として説明される表示信号の出力期間に走査線の４ラインを同時に選択する駆動波形を示す図。
【図５】本発明による表示装置に備えられた複数個（例えば、４個）のライン・メモリの夫々への映像データの書込み（Ｗｒｉｔｅ）とこれからの読み出し（ＲｅａｄＯｕｔ）との夫々のタイミングを示す図。
【図６】本発明による表示装置の駆動方法の第１実施例におけるフレーム期間毎（連続する３つのフレーム期間の各々）の画像表示タイミングを示す図。
【図７】本発明による液晶表示装置（表示装置の一例）を図６に示す画像表示タイミングに則り駆動したときの、表示信号への画素の輝度応答（画素に対応する液晶層の光透過率変動）を示す図。
【図８】本発明による表示装置の駆動方法の第２実施例として説明されるゲート線Ｇ１，Ｇ２，Ｇ３，…に対応する画素行の夫々へ供給される表示信号（映像データによるｍ，ｍ＋１，ｍ＋２，…とブランキング・データによるＢ）の連続する複数のフレーム期間ｍ，ｍ＋１，ｍ＋２，…に亘る変化を示す図。
【図９】アクティブ・マトリクス型の表示装置に備えられる画素アレイの一例の概略図。
【符号の説明】
１００…表示装置（液晶表示装置）、１０１…画素アレイ（ＴＦＴ型液晶表示パネル）、１０２…データ・ドライバ、１０３…走査ドライバ、１０４…表示制御回路（タイミング・コントローラ）、１０５…ライン・メモリ回路、１２０…映像データ、１２１…映像制御信号群（垂直同期信号、水平同期信号、ドット・クロック等）、１０６…ドライバ・データ、１０７…データ・ドライバ制御信号群、ＣＬ３…走査ラインクロック。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a liquid crystal display device having a plurality of pixels each having a switching element (Switching Element), an electroluminescence type (Electro Luminescence-type) display device, and a light emitting element such as a light emitting diode (Light Emitting Diode). The present invention relates to a so-called active matrix-type display device (Active Matrix-Type Display Device) represented by a display device having a plurality of pixels each having a plurality of pixels, and particularly to a display image of a hold-type display device (Hold-Type Display Device). It relates to a blanking process (Blanking Process).
[0002]
[Prior art]
As a conventional technique, in Patent Document 1, when a moving image is reproduced on a liquid crystal display device (an example of a display device using hold-type light emission), the contour of an object is compared with that of a cathode ray tube that emits pixels in an impulse manner. The so-called blurring phenomenon (Blurring Phenomenon) that makes the image unclear is discussed. Patent Document 1 discloses that in order to solve this blur phenomenon, a pixel array (Pixels Array, a plurality of pixel groups arranged two-dimensionally) of one liquid crystal display panel is divided into upper and lower parts of a screen (image display area). A liquid crystal display device in which a data line driving circuit is provided in each of the divided pixel arrays is disclosed. This liquid crystal display device has a so-called dual scan operation in which a video signal is supplied from a data line driving circuit provided in each pixel array while selecting two gate lines one by one and two in the upper and lower pixel arrays. (Dual Scanning Operation). While performing this dual scan operation within one frame period, a signal corresponding to a display image (so-called video signal) is shifted to one side and a signal of a blanking image (Blanking Image, for example, a black image) is shifted to the other side while shifting the vertical phase. Is input to the pixel array from the data line driving circuit. Therefore, a period in which an image is displayed and a period in which a blanking display is performed are given to both the upper and lower pixel arrays in one frame period, and the period in which an image is held on the entire screen is shortened. Thereby, even in the liquid crystal display device, a moving image display performance comparable to a cathode ray tube can be obtained.
[0003]
As a conventional technique, Patent Document 1 discloses that one liquid crystal display panel is divided into two upper and lower pixel arrays, a data line driving circuit is provided for each of the divided pixel arrays, and one pixel is provided for each of the upper and lower pixel arrays. A blanking image (black image) is obtained by selecting a total of two gate lines for each of the upper and lower lines and shifting the upper and lower phases within one frame period while dual-scanning the upper and lower divided display areas by the respective drive circuits. (Interpolate) is disclosed. That is, one frame period takes the state of the video display period and the blanking period, and the video hold period can be shortened. Therefore, a liquid crystal display can provide a moving picture display performance of impulse light emission like a cathode ray tube.
[0004]
On the other hand, another technique for suppressing a blur phenomenon of a moving image displayed on a liquid crystal display device is disclosed in Patent Document 2. According to this document, a gate line selection period for supplying the video signal to the pixel group corresponding to each gate line is divided, and the video signal is supplied to the pixel group corresponding to the gate line selected in the first half. A driving method of a liquid crystal display device for supplying a voltage signal for displaying a black signal to another pixel group corresponding to another gate line selected in the latter half thereof is described.
[0005]
In the method of driving a liquid crystal display device disclosed in Patent Literature 2, in order to supply a display signal for one line of video data to each pixel row, a time period during which a corresponding gate line is selected is selected. The latter half of the time is assigned to the selection of another gate line, and a display signal for displaying this in black is supplied to the pixel row corresponding to this other gate line. The gate line to which one line of video data is selected and written during this time and the gate line to which black data (corresponding to a display signal for displaying a pixel black) are written during the subsequent time are They are selected to be separated in the pixel array. Thus, by completing video generation and erasure by writing video data to the pixel array for each frame period, this video is generated on the screen like an impulse-type display device, and the moving image blur is also reduced. .
[0006]
Comparing the liquid crystal display device described in Patent Literature 1 with that described in Patent Literature 2, the former selects two gate lines at the same time and stores one line of video data in a pixel row corresponding to one. Can be supplied to a pixel row corresponding to the other, and a display signal for displaying the same in black. As a result, a time for supplying a display signal to each of the pixels in each pixel row is secured. However, since the period during which a pixel row holds a display signal corresponding to video data in one frame period is limited to half of that period, in particular, the luminance of a pixel from the supply of a display signal to a value corresponding to this is maintained. If a delay time is required, the pixel receives a next display signal to display it black before the pixel reaches sufficient luminance. To solve this, the intensity of the display signal must be increased, and therefore the output of the data driver 102 must be increased. In addition, as described above, the liquid crystal display device described in Patent Document 1 divides the pixel array into two regions, and therefore has to provide a data line driving circuit in each region. Accordingly, the liquid crystal display panel and its peripheral circuits naturally have a complicated structure and also have a large size.
[0007]
On the other hand, the liquid crystal display device described in Patent Document 2 is more practical than that described in Patent Document 1 in view of the structure and dimensions of the liquid crystal display panel and its peripheral circuits. However, as is clear from the timing chart of FIG. 10, a part of the gate line selection period for writing one line of video data to a pixel row is different from that for writing black data to another pixel row. , The time for supplying a display signal to each pixel row is shortened. Non-Patent Document 1 describes a technique for improving the liquid crystal display device of Patent Document 2. The ratio of the time for selecting the second pixel row group to the time for selecting the first pixel row group is kept low, and the time for writing video data to the pixel rows is secured. On the other hand, the writing of black data to the pixel rows is repeated in accordance with the video data writing to the pixel rows a plurality of times, thereby compensating for the shortage of one writing time to the second pixel row group.
[0008]
In this way, the total time for writing the black data to the gate line is secured, but the shortage of the time each time is insufficient to compensate for the delay in the luminance response of the pixel. As compared with a pixel that has received a sufficient display signal by writing black data to a gate line once, a pixel that has received the display signal by dividing it into a plurality of times has a lower luminance response. For this reason, the display signal of the video data to be erased remains in the pixel even after the start of the writing of the black data, and it is undeniable that the deletion of the image from the screen by the video data to be completed in one frame period may be incomplete. .
[0009]
[Patent Document 1]
JP-A-11-109921
[Patent Document 2]
JP 2001-166280 A
[Non-patent document 1]
SID 01 Digest (The 2001 International Symposium of the Society for Information Display), pages 994-997
[0010]
[Problems to be solved by the invention]
The present invention minimizes structural changes around a pixel array of a hold-type display device represented by a liquid crystal display device, suppresses moving image blur of a moving image displayed thereon, and sufficiently maintains the display luminance. And a method for driving the display device.
[0011]
[Means for Solving the Problems]
One example of the display device according to the present invention is as follows. (1) A plurality of pixels each having a switching element (for example, a field effect element such as a thin film transistor) are provided along a first direction (for example, a horizontal direction of a display screen). A pixel array in which a plurality of pixel columns are arranged along a second direction intersecting the first direction (for example, a vertical direction of a display screen), and (2) the pixel array of the pixel array A first signal (e.g., a gate pulse) to a group of switching elements provided in the pixel row that extend along one direction and are juxtaposed along the second direction, each of which is associated with the pixel row. A plurality of first signal lines to be transmitted (for example, scanning signal lines); and (3) the first signal lines from the one end to the other end of the pixel array along the second direction to each of the plurality of first signal lines. Sequentially output signals to the first signal line A first drive circuit (e.g., a scan drive circuit) for selecting the corresponding pixel row; (4) extending along the second direction of the pixel array and being juxtaposed and along the first direction; Each of the plurality of second signal lines (for example, a plurality of second signal lines for supplying a second signal to at least one of the pixel rows selected by the first signal of the pixel provided in the pixel column corresponding thereto) (5) a second drive circuit (for example, a data drive circuit) that outputs the second signal to each of the second signal lines, and (6) the first drive circuit. A display control circuit (eg, a timing controller) for sending a first control signal for controlling a first signal output and sending a second control signal for controlling an output interval of the second signal and video data to the second drive circuit; Is provided.
[0012]
The above-described first driving circuit includes a first scanning step of outputting the first signal N times for each of the Y lines of the plurality of first signal lines, and a first scanning step of outputting the first signal to the plurality of first signal lines. The second scanning step of outputting M times for each Z line other than the (Y × N) lines receiving the first signal (in other words, a group of first signal lines not selected in the first scanning step) is alternately repeated. (Y, N, Z, and M are natural numbers that satisfy the relations of M <N and Y <N / M ≦ Z, respectively).
[0013]
The above-mentioned second drive circuit receives the video data from the display control circuit one line at a time in each horizontal scanning cycle, and outputs N times of the second signal generated for each line of the video data in the first scanning step. The output and the output of the second signal for masking the pixel array in the second scanning step M times are alternately repeated.
[0014]
The above-described video data is supplied to a display device from a video signal source external to the display device such as a television receiver, a personal computer, and a DVD player (Digital Versatile Disc Player). As for the video data, one-line data (also referred to as line data or horizontal data) is input to the display device a plurality of times for each horizontal scanning frequency, thereby giving one screen of image information to the display device. The video data is input to the display device for each image information of one screen, and a period required for this is called a frame period.
[0015]
On the other hand, the time for selecting the pixel row and inputting the display signal thereto for one output of the display signal from the second drive circuit is called a horizontal period or a horizontal period. In other words, this horizontal period also corresponds to the output interval of the second signal from the second drive circuit. By making the retrace period included in the horizontal period shorter than the horizontal retrace period included in a period (horizontal scanning period) in which one line of video data is input to the display device, the display device of the video data for each line is provided. The output interval of the display signal to the pixel array corresponding thereto becomes shorter than the input interval. For this reason, at least N line memories are provided in the display control circuit, and video data sequentially input to the display device for each line is sequentially stored for each of the N line memories. By sequentially reading, the difference between the time required to input video data for N lines to the display device and the time required to sequentially transfer the data to the second drive circuit (N times) is determined in the second scanning step. For the second signal output to the pixel array. The second signal for masking the pixel array in the second scanning step is also called a blanking signal (Blanking Signal) because the luminance of the pixel to which the pixel array is input is made lower than that before the input. The blanking signal is a signal capable of displaying data (for example, black data) having a relatively low gradation.
[0016]
Another example of the display device according to the present invention includes: (1) two-dimensionally disposing the display device in a first direction (for example, a horizontal direction of the display screen) and a second direction (for example, a vertical direction of the display screen) intersecting the first direction. And (2) a plurality of pixel rows each including a plurality of pixels arranged in the pixel array along the second direction and arranged in the first direction. A plurality of first signal lines (for example, scanning signal lines) for transmitting a scanning signal for selecting each of the pixels, and (3) the pixels arranged in the pixel array along the first direction and selected by the scanning signal A plurality of second signal lines (for example, video signal lines) for supplying a display signal for determining the luminance of each pixel included in the row; and (4) a second signal line for outputting a scanning signal to each of the plurality of first signal lines. One driving circuit (for example, a scanning signal driving circuit), and (5) A second driving circuit (for example, a data driving circuit) for outputting a display signal to each of the plurality of second signal lines; and (6) video data is supplied to a horizontal synchronization signal (for example, the above-described horizontal scanning period) every frame period. The first clock signal which is input line by line in response to the above and controls the output of the scanning signal by the first driving circuit, and the scanning start for instructing the start of the pixel row selecting step by the first clock signal A display control circuit (e.g., a timing controller) for transmitting a signal to the first driving circuit and transmitting a second clock signal to the second driving circuit together with the video data to the second driving circuit.
[0017]
In this display device, the second drive circuit responds to the second clock signal for each frame period and outputs N times (N is a natural number of 2 or more) video display signals generated from one line of the video data. ) And the output of M times (M is a natural number satisfying M <N) of the blanking signal for masking the image displayed on the pixel array are alternately repeated.
[0018]
Further, in this display device, the first drive circuit connects the first signal line to one end of the pixel array (for example, every one of the N times of the video display signal) by the scan signal output for each frame period. A step of sequentially selecting Y lines (Y <N / M) from the upper end of the screen to the other end (for example, the lower end of the screen), and successively outputting the N blanking signals every M times; The step of selecting the first signal lines other than the Y × N lines selected for the video display signal output from one end of the pixel array to the other end by Z lines (Z ≧ N / M) is alternately repeated. The Y × N first signal line group and the Z × M first signal line group selected in each step sandwich another first signal line that does not belong to any of them in the pixel array. May be separated by. When these signal line groups are adjacent to each other, Y × N first signal line groups and Z × M first signal line groups are arranged in this order from one end side of the pixel array, whereby Y The holding time of the video display signal in the pixels corresponding to the × N first signal line group becomes longer. That is, from the time when this pixel is selected by one of the Y × N first signal line groups (receives the video display signal), it is selected by one of the Z × M first signal line groups (block). This is because the period until the time when the ranking signal is received) becomes long.
[0019]
The above-described scanning start signal includes a first time at which a step of sequentially selecting a first signal line for each Y line for each frame period is started from one end of the pixel array, and a step of sequentially selecting the first signal line for each Z line. Is started from one end of the pixel array. The interval between the first time and the second time following this in a certain frame period is defined as the second time and the next first time following this (selection of the first signal line for each Y line in the next frame period is not possible). By making the interval longer than the start time, the ratio of the time during which the pixel array holds the video display signal in one frame period (in other words, the video display period on the screen) increases (the display luminance increases).
[0020]
In at least one pair of consecutive frame periods, the interval (the timing of supplying a blanking signal to the pixel array) between the first time and the second time following the scan start signal in each frame period is made different from each other. May be. When the waveform of the scan start signal includes the first pulse corresponding to the first time and the second pulse corresponding to the second time, the first pulse and the second pulse in each frame period are included in at least one continuous pair of frame periods. The intervals between the two pulses may be different from each other.
[0021]
Further, according to the present invention, (a) a pixel array in which a plurality of pixel rows each including a plurality of pixels arranged in the first direction are arranged in a second direction intersecting with the first direction, and (b) the plurality of pixels are arranged. A scan drive circuit for selecting each of the rows by a scan signal; (c) a data drive circuit for supplying a display signal to each of the pixels included in at least one row selected by the scan signals for the plurality of pixel rows; And (d) an outline of a method for driving a display device having a display control circuit for controlling the display operation of the pixel array is as follows.
(1) Video data is input to this display device one line at a time in each horizontal scanning cycle.
(2) The data driving circuit (2A) sequentially generates a display signal corresponding to each line of the video data and outputs the display signal to the pixel array N times (N is a natural number of 2 or more). And (2B) generating a display signal that makes the luminance of the pixel lower than that of the pixel in the first step (in other words, lower than the luminance before receiving the display signal by the 2B step) and displaying the display signal. The second step of outputting a signal to the pixel array M times (M is a natural number smaller than N) is alternately repeated.
(3) By this scanning drive circuit, (3A) in the first step, the plurality of pixel rows are arranged from one end of the pixel array to the other end for every Y rows (Y is a natural number smaller than N / M). A first selection step of sequentially selecting along the second direction; and (3B) Z rows (Z) except for the (Y × N) rows selected in the first selection step of the plurality of pixel rows in the second step. Is a natural number equal to or greater than N / M), and a second selection step of sequentially selecting along the second direction from one end to the other end of the pixel array is alternately repeated.
[0022]
The above steps (2A) and (3A), and steps (2B) and (3B) are performed almost in parallel.
[0023]
The operation and effects of the present invention described above, and details of the preferred embodiments thereof will become apparent in the following description.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
In a liquid crystal display device of an active matrix scheme (Active Matrix Scheme), as shown in FIG. 9, a pixel electrode PX and a video signal are applied to each of a plurality of pixels PIX arranged two-dimensionally or in a matrix (Matrix). A switching element SW (for example, a thin film transistor) to be supplied is provided. The element in which the plurality of pixels PIX are arranged in this manner is also called a pixel array (Pixels Array) 101, and the pixel array in the liquid crystal display device is also called a liquid crystal display panel. In this pixel array, the plurality of pixels PIX form a so-called screen that displays an image.
[0025]
In the pixel array 101 shown in FIG. 9, a plurality of gate lines 10 (GateLines, also referred to as scanning signal lines) extending in a horizontal direction and a plurality of data lines 12 extending in a vertical direction (a direction intersecting the gate lines 10) are provided. (Data Lines, also called video signal lines) are juxtaposed, respectively. As shown in FIG. 9, a so-called pixel row (Pixel Row) in which a plurality of pixels PIX are arranged in a horizontal direction along each gate line 10 identified by addresses G1, G2,... Gj, Gj + 1,. A so-called pixel column in which a plurality of pixels PIX are arranged in a vertical direction is formed along each data line 12 identified by addresses D1R, D1G, D1B,..., DmB. The gate line 10 is a switching element provided in a pixel PIX which forms a pixel row (lower side of each gate line in FIG. 9) corresponding to each of the scanning drivers 103 (also referred to as a scanning driver). A voltage signal is applied to SW to open and close an electrical connection between a pixel electrode PX provided in each pixel PIX and one of the data lines 12. The operation of controlling a group of switching elements SW provided in a specific pixel row by applying a voltage signal from the corresponding gate line 10 is performed by “selecting a line (Selecting Line (s))” or “scanning ( Scanning). The voltage signal applied from the scanning driver 103 to the gate line 10 is also called a scanning signal, and controls the conduction state of the switching element SW by a pulse generated in the signal waveform, for example. Further, according to the type of the switching element SW, this scanning signal is supplied as a current signal to a scanning signal line (corresponding to the gate line 10).
[0026]
On the other hand, each of the data lines 12 has a display signal (Gray Scale Voltage or Tone Voltage) called a display signal (in the case of a liquid crystal display device) called from a data driver 102 (Data Driver, also referred to as a video signal driving circuit). A voltage signal is applied, and the gradation voltage is applied to each pixel electrode PX selected by the scanning signal of the pixel PIX forming a pixel column (the right side of each data line in FIG. 9) corresponding to each of them. I do.
[0027]
When such a liquid crystal display device is incorporated in a television device, the above-described liquid crystal display device is used for one field period of video data (video signal) received in an interlace system or one frame period of video data received in a progressive system. The scanning signal is sequentially applied to G1 to Gn of the gate line 10, and the gray scale voltage generated from the video data received in one field period or one frame period is sequentially applied to a group of pixels constituting each pixel row. You. In each of the pixels, a so-called capacitance element sandwiching the liquid crystal layer LC is formed between the above-described pixel electrode PX and the counter electrode CT to which the reference voltage (Reference Voltage) or the common voltage (Common Voltage) is applied through the signal line 11, The light transmittance of the liquid crystal layer LC is controlled by an electric field generated between the pixel electrode PX and the counter electrode CT. As described above, when the operation of sequentially selecting the gate lines G1 to Gn is performed once every field period or every frame period of video data, for example, the gray scale applied to the pixel electrode PX of a certain pixel in a certain field period The voltage is theoretically held at the pixel electrode PX until another gray scale voltage is received in the next field period following this one field period. Therefore, the light transmittance of the liquid crystal layer LC sandwiched between the pixel electrode PX and the counter electrode CT (in other words, the brightness of the pixel having the pixel electrode PX) is maintained in a predetermined state every field period. Dripping. A liquid crystal display device that displays an image while maintaining the brightness of pixels in each field period or each frame period is also called a hold-type display device (Hold-type Display Device). It is distinguished from a so-called impulse-type display device such as a cathode-ray tube (Cathode-ray Tube) in which a phosphor provided for each pixel emits light by electron beam irradiation.
[0028]
Video data transmitted from a television receiver, a computer, or the like has a format corresponding to an impulse-type display device. When the above-described driving method of the liquid crystal display device is compared with television broadcasting, a scanning signal is applied to each gate line 10 for a time corresponding to the reciprocal of the horizontal scanning frequency of television broadcasting, and corresponds to the reciprocal of the vertical frequency. The scanning signal application to all the gate lines G1 to Gn is completed in time. The impulse-type display device sequentially emits the pixels arranged in the horizontal direction of the screen in an impulse manner in every horizontal scanning period in response to the horizontal synchronization pulse, whereas the hold-type display device forms a pixel row every horizontal scanning period as described above. Then, a voltage signal is simultaneously supplied to a plurality of pixels included in the pixel row, and after the end of the horizontal scanning period, these pixels hold the voltage signal.
[0029]
The operation of the hold type display device has been described with reference to FIG. 9 using a liquid crystal display device as an example. However, an electroluminescent (EL) display element in which the liquid crystal layer LC is replaced by an electroluminescent material, a liquid crystal layer The operation principle of a light emitting diode array type display device in which a capacitor in which LC is sandwiched between a pixel electrode PX and a counter electrode CT is replaced with a light emitting diode (displays an image by controlling the amount of carrier injected into the light emitting material) Does), but operates as a hold-type display device. In a display device that generates an image by injecting carriers into a light emitting material (light emitting region), the display signal is supplied as a current signal to each pixel in the pixel array.
[0030]
Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings. In the drawings referred to in the following description, those having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
<< 1st Example >>
A first embodiment of a display device and a driving method thereof according to the present invention will be described with reference to FIGS. In this embodiment, a display device (liquid crystal display device) using an active matrix liquid crystal display panel (Active Matrix Liquid Crystal Display Panel) for a pixel array (Pixels-Array) is referred to. The simple structure and driving method can be applied to a display device using an electroluminescence array (Electroluminescence array) or a light emitting diode array (Light Emitting Diode Array) as a pixel array.
[0031]
FIG. 1 is a timing chart showing a display signal output (data driver output voltage) to a pixel array of a display device according to the present invention and a selection timing of a scanning signal line G1 in the pixel array corresponding to each output signal. FIG. 2 is a timing chart showing the timing of video data input (input data) to a display control circuit (timing controller) provided in the display device and the timing of video data output (driver data) from now on. FIG. 3 is a configuration diagram (block diagram) showing an outline of the present embodiment of the display device according to the present invention. FIG. 9 shows an example of the details of the pixel array 101 and the periphery thereof. The timing charts of FIGS. 1 and 2 described above are drawn based on the configuration of the display device (liquid crystal display device) shown in FIG. FIG. 4 is a timing chart showing another example of the display signal output (data driver output voltage) to the pixel array of the display device of the present embodiment and the scanning signal line selection timing corresponding to each of them. , Four of the scanning signal lines are selected from the scanning signal lines output from the shift register type scanning driver (Shift-register type Scanning Driver), and the display signal is supplied to the pixel row corresponding to each of these scanning signal lines. Supply. FIG. 5 illustrates a case where four lines of video data are written one line at a time for each of four line memories included in a line memory circuit (Line-Memory Circuit) 105 provided in the display control circuit 104 (see FIG. 3). 4 is a timing chart showing the timing of writing, reading from each line memory (Read-Out), and transferring the data to a data driver (video signal driving circuit). FIG. 6 relates to a method of driving a display device according to the present invention, and shows the display timing of video data and blanking data according to the present embodiment in the pixel array. 7) shows the luminance response of the pixel (fluctuation in the light transmittance of the liquid crystal layer corresponding to the pixel) when driving is performed. The line memory may store data for a plurality of lines (two lines, three lines, four lines, etc.). Blanking data is data having a relatively low gradation (for example, black data).
[0032]
First, an outline of the display device 100 according to the present embodiment will be described with reference to FIG. The display device 100 includes a liquid crystal display panel (hereinafter, referred to as a liquid crystal panel) having a WXGA class resolution as the pixel array 101. The pixel array 101 having the resolution of the WXGA class is not limited to the liquid crystal panel, and is characterized in that 768 lines of pixels each having 1280 dots arranged in the horizontal direction are arranged side by side in the screen. The pixel array 101 of the display device in this embodiment is substantially the same as that already described with reference to FIG. 9, but because of its resolution, 768 gate lines 10 and 1280 lines are provided in the plane of the pixel array 101. And the data lines 12 are arranged in parallel. In the pixel array 101, 983,040 pixels PIX, each of which is selected by a scanning signal transmitted by one of the former and receives a display signal from one of the latter, are two-dimensionally arranged. Are arranged, and these are used to generate an image. When the pixel array displays a color image, each pixel is divided in the horizontal direction according to the number of primary colors used for color display. For example, in a liquid crystal panel provided with color filters corresponding to the three primary colors of light (red, green, and blue), the number of the data lines 12 is increased to 3840 lines, and the total number of pixels PIX included in the display screen is also the same as described above. Is three times the value of
[0033]
The liquid crystal panel used as the pixel array 101 in this embodiment will be described in more detail. Each of the pixels PIX included therein includes a thin film transistor (abbreviated as a thin film transistor, TFT) as a switching element SW. In addition, each pixel operates in a so-called Normally Black-displaying mode in which the higher the display signal supplied thereto, the higher the luminance. Not only the liquid crystal panel of this embodiment but also the pixels of the above-described electroluminescent array and light emitting diode array operate in the normally black display mode. In the liquid crystal panel operating in the normally black display mode, the gray scale voltage applied from the data line 12 to the pixel electrode PX provided in the pixel PIX of FIG. 9 through the switching element SW, and the pixel electrode PX with the liquid crystal layer LC interposed therebetween. As the potential difference from the counter voltage (also referred to as a reference voltage or a common voltage) applied to the counter electrode CT opposite to the pixel electrode increases, the light transmittance of the liquid crystal layer LC increases, and the luminance of the pixel PIX increases. In other words, as the value of the gray scale voltage, which is the display signal of the liquid crystal panel, increases from the value of the counter voltage, the display signal increases.
[0034]
In the pixel array (TFT type liquid crystal panel) 101 shown in FIG. 3, similarly to the pixel array 101 shown in FIG. 9, a display corresponding to display data is provided on a data line (signal line) 12 provided therein. A data driver (display signal drive circuit) 102 for providing a signal (gray scale voltage, Gray Scale Voltage, or Tone Voltage) and a scan for providing a scan signal (voltage signal) to a gate line (scan line) 10 provided in the data driver (display signal drive circuit) 102 Drivers (scanning signal driving circuits) 103-1, 103-2, and 103-3 are provided, respectively. In this embodiment, the scanning driver is divided into three along the vertical direction of the pixel array 101, but the number is not limited to this, and the scanning driver may be replaced with one scanning driver having these functions. .
[0035]
A display control circuit (timing controller) 104 sends the above-mentioned display data (driver data, Driver Data) 106 to the data driver 102 and a timing signal (data driver control) for controlling the output of a display signal corresponding thereto. A signal, Data Driver Control Signal 107, is transferred to each of the scan drivers 103-1, 103-2, 103-3, and a scan clock signal (Scanning Clock Signal) 112 and a scan start signal (Scanning Start Signal) 113 are respectively transferred. The scanning control circuit 104 also supplies the scanning drivers 103-1, 103-2, and 103-3 with scanning state selection signals (Scan-Condition Selecting Signals) 114-1, 114-2, and 114-3 corresponding to the respective scanning drivers. The transfer is performed, and its function will be described later. The scanning state selection signal is also referred to as a display operation selection signal (Display-Operation Selecting Signal) because of its function.
[0036]
The display control circuit 104 receives video data (video signal) 120 and a video control signal 121 input thereto from a video signal source external to the display device 100 such as a television receiver, a personal computer, and a DVD player. A memory circuit for temporarily storing the video data 120 is provided inside or around the display control circuit 104. In this embodiment, a line memory circuit 105 is built in the display control circuit 104. The video control signal 121 includes a vertical synchronization signal (Vertical Synchronizing Signal) VSYNC for controlling the transmission state of video data, a horizontal synchronization signal (Vertical Synchronizing Signal) HSYNC, a dot clock signal (Dot Clock Signal), and a display timing signal DOTCLK. (Display Timing Signal) including DTMG. Video data that causes the display device 100 to generate one screen of video is input to the display control circuit 104 in response to (in synchronization with) the vertical synchronization signal VSYNC. In other words, the video data is sequentially input from the video signal source to the display device 100 (display control circuit 104) every period (vertical scanning period, also called a frame period) defined by the vertical synchronization signal VSYNC, Each time, one screen image is replaced and displayed on the pixel array 101. The video data in one frame period is sequentially input to the display device by dividing a plurality of line data (Line Data) included in the frame data in a cycle (also referred to as a horizontal scanning period) defined by the above-described horizontal synchronization signal HSYNC. . In other words, each of the video data input to the display device for each frame period includes a plurality of line data, and the video of one screen generated by this is obtained by horizontally scanning a horizontal video based on each line data. It is generated by being sequentially arranged in the vertical direction for each period. Data corresponding to each of the pixels arranged in the horizontal direction on one screen is identified by each of the line data at a period defined by the dot clock signal.
[0037]
Since the image data 120 and the image control signal 121 are also input to a display device using a cathode ray tube (Cathode Ray Tube), the electron beam is swept from the scan end position to the scan start position every horizontal scanning period and every frame period. It takes time. Since this time becomes a dead time in the transmission of the video information, a region called a retrace period that does not contribute to the transmission of the video information corresponding to the dead time is also provided in the video data 120. In the video data 120, the area corresponding to the blanking period is identified by the above-described display timing signal DTMG as another area that contributes to the transmission of the video information.
[0038]
On the other hand, in the active matrix type display device 100 described in the present embodiment, the data driver 102 generates display signals for one line of video data (the above-described line data) and scans them with a scanning driver. In response to the selection of the gate line 10 by 103, the data is simultaneously output to a plurality of data lines (signal lines) 12 arranged in parallel in the pixel array 101. Therefore, theoretically, input of line data to a pixel row is continued from a horizontal scanning period to a next horizontal scanning period without a blanking period, and a pixel array of video data is transferred from a frame period to a next frame period. Input to is continued. For this reason, in the display device 100 of the present embodiment, reading of each line of video data (line data) from the memory circuit (line memory) 105 by the display control circuit 104 is performed in the horizontal scanning period (1). (Destined to store the video data for the line in the memory circuit 105) in accordance with a cycle generated by shortening the retrace period included in the video data. This cycle is also reflected in an output interval of a display signal to the pixel array 101 described later, and is hereinafter referred to as a horizontal period of the pixel array operation or simply a horizontal period. The display control circuit 104 generates a horizontal clock CL1 that defines the horizontal period, and transfers it to the data driver 102 as one of the data driver control signals 107 described above. In the present embodiment, the time for reading one line of video data from the memory circuit 105 (the above-described horizontal period) is shortened with respect to the time for storing the video data for one line in the memory circuit 105 (the above-described horizontal period). The time for inputting a blanking signal to the pixel array 101 is determined for each frame period.
[0039]
FIG. 2 is a timing chart showing an example of video data input (storage) to the memory circuit 105 by the display control circuit 104 and output (read) from the video data. The video data input to the display device for each frame period defined by the pulse interval of the vertical synchronization signal VSYNC includes a plurality of line data (one line of video data) included in the input data as shown in the waveform of the input data. Each of the L1, L2, L3,..., Including the retrace period, is sequentially input to the memory circuit 105 by the display control circuit 104 in response to (in synchronization with) the horizontal synchronization signal HSYNC. The display control circuit 104 sequentially reads the line data L1, L2, L3,... Stored in the memory circuit 105 in accordance with the above-described horizontal clock CL1 or a timing signal similar thereto, as shown in the waveform of the output data. At this time, the line data L1, L2, L3,... Input to the memory circuit 105 are separated during the retrace period separating the line data L1, L2, L3,. Are separated along the time axis. For this reason, a period required for inputting N (N is a natural number of 2 or more) line data to the memory circuit 105 and a period required for outputting these line data from the memory circuit 105 (N line data Between the output period and the output period, there occurs a time during which the memory circuit 105 can output the line data M times (M is a natural number smaller than N). In this embodiment, the pixel array 101 is caused to perform another display operation in a surplus time, ie, outputting the video data for M lines from the memory circuit 105.
[0040]
Since the video data (in FIG. 2, the line data included in the video data) is temporarily stored in the memory circuit 105 before being transferred to the data driver 102, a delay time corresponding to the storage period is set. In the display control circuit 104. When a frame memory is used as the memory circuit 105, this delay time corresponds to one frame period. When video data is input to the display device at a frequency of 30 Hz, one frame period is about 33 ms (millisecond), so that the user of the display device determines the display time of the image relative to the input time of the video data to the display device. Can not perceive the delay. However, by providing a plurality of line memories in the display device 100 instead of the frame memory as the above-described memory circuit 105, the delay time is reduced, and the circuit structure of the display control circuit 104 or its periphery is simplified or An increase in size can be suppressed.
[0041]
An example of a method for driving the display device 100 using a line memory that stores a plurality of line data as the memory circuit 105 will be described with reference to FIG. In the driving of the display device 100 according to this example, an N-line video data input period to the display control circuit 104 and an N-line video data output period (a display signal corresponding to the N-line video data is transmitted to the display control circuit 104). A display signal that masks a display signal already held in the pixel array (video data input to the pixel array in the immediately preceding frame period) in the above-described extra time generated between the pixel signal and the pixel 102 during the period of time sequentially output from the driver 102. (Hereinafter referred to as a blanking signal) is written M times. In the driving method of the display device 100, a display signal is sequentially generated from each of the N-line video data by the data driver 102, and the display signal is sequentially output to the pixel array 101 in total (N times) in response to the horizontal clock CL1. The first step and the second step of outputting the blanking signal to the pixel array 101 M times in response to the horizontal clock CL1 are repeated. A further description of the method of driving the display device will be described later with reference to FIG. 1. In FIG. 5, the value of N is set to 4 and the value of M is set to 1.
[0042]
As shown in FIG. 5, the memory circuit 105 includes four line memories 1 to 4 which can write and read data independently of each other, and are sequentially input to the display device 100 in synchronization with the horizontal synchronization signal HSYNC. The video data 120 for each line is sequentially stored in one of these line memories 1 to 4. In other words, the memory circuit 105 has a memory capacity for four lines. For example, during an acquisition period (Acquisition Period) Tin of four lines of video data 120 by the memory circuit 105, four lines of video data W1, W2, W3, and W4 are sequentially input from the line memory 1 to the line memory 4. You. The acquisition period Tin of the video data is a time corresponding to four times the horizontal scanning period defined by the pulse interval of the horizontal synchronization signal HSYNC included in the video control signal 121. However, before this video data acquisition period Tin ends with the storage of the video data in the line memory 4, the video data stored in the line memories 1, 2 and 3 during this period Are sequentially read as video data R1, R2, and R3 by the display control circuit 104. Thus, as soon as the acquisition period Tin of the video data W1, W2, W3, W4 for four lines ends, the video data W5, W6, W7, W8 for the next four lines are transferred to the line memories 1-4. Storage can begin.
[0043]
In the above description, the reference number given to each line of the video data is changed, for example, from the former W1 to the latter R1 at the time of input to the line memory and at the time of output therefrom. This is because the video data for each line includes the above-described retrace period, which is (in synchronization with) a horizontal clock CL1 having a higher frequency than the horizontal synchronization signal HSYNC from one of the line memories 1 to 4. When read, it reflects that the retrace period included in this is shortened. Therefore, for example, compared to the length of one line of video data (hereinafter, line data) W1 input to the line memory 1 along the time axis, the line data when this is output from the line memory 1 The length of R1 along the time axis is short as shown in FIG. In the period from the input of the line data to the line memory to the output thereof, the video information contained in the line data is processed (for example, one line of video is generated along the horizontal direction of the screen). Otherwise, its length along the time axis is compressed as described above. Therefore, the output end time of the four lines of video data R1, R2, R3, and R4 from the line memories 1 to 4 and the output of the four lines of video data R5, R6, R7, and R8 from the line memories 1 to 4 The surplus time Tex described above occurs between the start time and the start time.
[0044]
The four lines of video data R1, R2, R3, and R4 read from the line memories 1 to 4 are transferred to the data driver 102 as driver data 106, and the corresponding display signals L1, L2, L3, L4 is generated (display signals L5, L6, L7, and L8 are similarly generated for the next four lines of video data R5, R6, R7, and R8). These display signals are output to the pixel array 101 in response to the above-mentioned horizontal clock CL1 in the order shown in the eye diagram (Eye Diagram) of the display signal output of FIG. Therefore, by including a line memory (or an aggregate thereof) having a capacity of at least N lines in the memory circuit 105, one line of video data input to the display device in a certain frame period can be stored in the frame circuit. Input to the pixel array within the device, and the response speed of the display device to video data input is also increased.
[0045]
On the other hand, as apparent from FIG. 5, the above-mentioned surplus time Tex corresponds to the time for outputting one line of video data from the line memory in response to the above-mentioned horizontal clock CL1. In the present embodiment, another display signal is output once to the pixel array using the surplus time Tex. Another display signal according to the present embodiment is a so-called blanking signal B for lowering the luminance of a pixel to which the signal is supplied to a level lower than the luminance before the supply. For example, the brightness of a pixel that is displayed with a relatively high gradation (white or a light gray close to white in the case of monochrome image display) one frame period earlier is lower due to the blanking signal B. On the other hand, the luminance of a pixel displayed with a relatively low gradation (black in the case of monochrome image display or a dark gray such as Charcoal Gray in the case of a monochrome image display) one frame period before is almost constant even after the blanking signal B is input. No change. The blanking signal B temporarily replaces an image generated in the pixel array for each frame period with a dark image (a blanking image). With such a display operation of the pixel array, even in the hold-type display device, an image display corresponding to the video data input thereto can be performed for each frame period as in the impulse-type display device.
[0046]
The method of driving the display device which repeats the above-described first step of sequentially outputting the video data of N lines to the pixel array and the second step of outputting the blanking signal B to the pixel array M times is applied to a hold type display apparatus. By applying, an image display by this hold type display device can be performed like an impulse type display device. The method of driving the display device is not limited to a display device having a line memory having a capacity of at least N lines as the memory circuit 105 described with reference to FIG. The present invention can be applied to a display device replaced with a memory.
[0047]
The driving method of such a display device will be further described with reference to FIG. The operation of the display device in the first and second steps described above defines the output of the display signal by the data driver 102 in the display device 100 of FIG. 3, and the output of the scan signal by the scan driver 103 corresponding thereto ( The selection of a pixel row) is described as follows. In the following description, the “scanning signal” applied to the gate line (scanning signal line) 10 and selecting a pixel row (a plurality of pixels PIX arranged along the gate line) corresponding to the gate line is shown in FIG. The scanning signal applied to each of the gate lines G1, G2, G3,... Indicates a pulse (gate pulse) of the scanning signal which becomes a High state. In a pixel array as shown in FIG. 9, a switching element SW provided in a pixel PIX receives a gate pulse through a gate line 10 connected to the switching element SW, and thereby outputs a display signal supplied from a data line 12. This pixel PIX is input.
[0048]
In the period corresponding to the above-described first step, a scanning signal for selecting a corresponding pixel row is applied to the Y line of the gate line every time a display signal corresponding to video data of N lines is output. Therefore, the scanning signal is output from the scanning driver 103 N times. The application of such a scanning signal is performed from one end (for example, the upper end in FIG. 3) of the pixel array 101 to the other end (for example, the lower end in FIG. 3) every Y line of the gate line every time the display signal is output. It is performed sequentially. Therefore, in the first step, a pixel row corresponding to the (Y × N) -line gate line is selected, and a display signal generated from the video data is supplied to each of them. FIG. 1 shows the output timing of the display signal when the value of N is 4 and the value of Y is 1 (see the eye diagram of the data driver output voltage) and the corresponding gate line (scanning line). , The period of this first step corresponds to each of the data driver output voltages 1-4, 5-8, 9-12,..., 513-516,. A scanning signal is sequentially applied to the gate lines G1 to G4 for the data driver output voltages 1 to 4, and a scanning signal is sequentially applied to the gate lines G5 to G8 for the next data driver output voltages 5 to 8. Then, with respect to the data driver output voltages 513 to 516 after a further elapse of time, the scanning signals are sequentially applied to the gate lines G513 to G516. That is, the scanning signal output from the scanning driver 103 is in the direction in which the address numbers (G1, G2, G3,..., G257, G258, G259,..., G513, G514, G515,. It is performed sequentially toward.
[0049]
On the other hand, during the period corresponding to the above-described second step, a scanning signal for selecting a corresponding pixel row is applied to the Z line of the gate line every M output of the above-described display signal as a blanking signal. You. Therefore, the scanning signal is output M times from the scanning driver 103. For one output of the scanning signal from the scanning driver 103, the combination of the gate line (scanning line) to which the scanning signal is applied is not particularly limited, but the display signal supplied to the pixel row in the first step is not changed. In view of keeping this for a long time and reducing the load on the data driver 102, it is preferable to sequentially apply a scanning signal to every Z line of the gate line every time a display signal is output. The application of the scanning signal to the gate line in the second step is performed sequentially from one end of the pixel array 101 to the other end similarly to the first step. For this reason, in the second step, a pixel row corresponding to the (Z × M) -line gate line is selected, and a blanking signal is supplied to each of them. FIG. 1 shows the output timing of the blanking signal B in each of the second steps following each of the first steps when the value of M is 1 and the value of Z is 4, and the gate line corresponding thereto. (Scanning line) shows the waveform of the scanning signal applied to each of them. In the second step following the first step in which the scanning signals are sequentially applied to the gate lines G1 to G4, the scanning signals are applied to the four gate lines G257 to G260 for one blanking signal B output. However, in the second step following the first step in which the scanning signals are sequentially applied to the gate lines G5 to G8, four gate lines from G261 to G264 are output for one blanking signal B output. In the second step following the first step in which the scanning signal is sequentially applied to the gate lines G513 to G516, four signals from G1 to G4 are output for one blanking signal B output. The scanning signal is applied to each of the gate lines.
[0050]
As described above, in the first step, the scanning signal is sequentially applied to each of the four gate lines, and in the second step, the scanning signal is applied to the four gate lines all at once. In response to the display signal output, the operation of the scanning driver 103 needs to be adjusted to each process. As described above, the pixel array used in this embodiment has a resolution of the WXGA class, and 768 gate lines are juxtaposed. On the other hand, the four gate line groups (for example, G1 to G4) sequentially selected in the first step and the four gate line groups (for example, G257 to G260) subsequently selected in the second step are: Are separated by 252 gate lines along the direction in which the address numbers of the gate lines 10 in the pixel array 101 increase. Accordingly, the 768 gate lines arranged in parallel in the pixel array are divided into three groups every 256 lines along the vertical direction (or the direction in which the data lines extend). The output operation of the scanning signal is controlled independently. For this reason, in the display device shown in FIG. 3, three scan drivers 103-1, 103-2, and 103-3 are arranged along the pixel array 101, and the output operation of the scan signal from each of them is performed by the scan state selection signal 114-. 1, 114-2 and 114-3. For example, when the gate lines G1 to G4 are selected in the first step and the gate lines G257 to G260 are respectively selected in the subsequent second step, the scan state selection signal 114-1 is supplied to the scan driver 103-1 and the scan clock signal. A scanning state in which a scanning signal output for sequentially selecting a gate line for four consecutive pulses of CL3 line by line and an output pause of a scanning signal for one pulse of a scanning clock CL3 subsequent thereto is repeated is instructed. On the other hand, the scanning state selection signal 114-2 instructs the scanning driver 103-2 to suspend the output of the scanning signal for four consecutive pulses of the scanning clock CL3 and to output four scanning lines to the gate line for one pulse of the scanning clock CL3. Instructs a scanning state in which scanning signal output is repeated. Further, the scanning state selection signal 114-3 invalidates the scanning clock CL3 input to the scanning driver 103-3, thereby stopping the scanning signal output. Each of the scan drivers 103-1, 103-2, and 103-3 has two control signal transmission networks corresponding to the above two instructions by the scan state selection signals 114-1, 114-2, and 114-3. Can be
[0051]
On the other hand, the waveform of the scanning start signal FLM shown in FIG. 1 includes two pulses rising at times t1 and t2, respectively. A series of gate line selection operations in the first step are performed in response to a pulse (hereinafter, referred to as Pulse 1) of the scanning start signal FLM generated at time t1, and a series of gate lines in the second step. The selection operation is started in response to a pulse (hereinafter, referred to as Pulse 2; hereinafter, a second pulse) of the scanning start signal FLM generated at time t2. The first pulse of the scan start signal FLM also corresponds to the start of input of video data for one frame period to the display device (defined by the pulse of the vertical synchronization signal VSYNC). Therefore, the first pulse and the second pulse of the scanning start signal FLM are repeatedly generated for each frame period. Further, adjusting the interval between the first pulse of the scanning start signal FLM and the subsequent second pulse, and the interval between the second pulse and the subsequent first pulse (for example, in the next frame period). This makes it possible to adjust the time for holding the display signal based on the video data in the pixel array in one frame period. In other words, the pulse interval including the first pulse and the second pulse generated in the scanning start signal FLM can take two different values (time widths) alternately. On the other hand, the scanning start signal FLM is generated by the display control circuit (timing controller) 104. As described above, the scanning state selection signals 114-1, 114-2, and 114-3 can be generated in the display control circuit 104 with reference to the scanning start signal FLM.
[0052]
The operation of writing the blanking signal once to the pixel array every time the video data shown in FIG. 1 is written to the pixel array four times for each line is performed as described with reference to FIG. Complete within the time to input data to the display device. In response to this, the scanning signal is output to the pixel array five times. Therefore, the horizontal period required for the operation of the pixel array is 4/5 of the horizontal scanning period of the video control signal 121. In this manner, the input of the video data (display signal based thereon) and the blanking signal to all the pixels in the pixel array in one frame period is completed in this one frame period.
[0053]
The blanking signal shown in FIG. 1 generates pseudo video data (hereinafter referred to as blanking data) in the display control circuit 104 or its peripheral circuit, and transfers this to the data driver 102 so that the data driver 102 A circuit that causes the data driver 102 to generate a blanking signal in advance even when the blanking signal is generated in the pixel array 102 is provided. It may be output. In the former case, a frame memory is provided in or around the display control circuit 104, and a pixel for which a blanking signal should be strengthened from video data for each frame period stored in the display control circuit 104 (a pixel displayed with higher brightness by this video data) May be specified by the display control circuit 104, and blanking data for causing the data driver 102 to generate a blanking signal having a different darkness depending on the pixel may be generated. In the latter case, the data driver 102 counts the number of pulses of the horizontal clock CL1, and displays the pixels in black or a dark color close to this (for example, a color like Charcoal Gray) according to the counted number. Output a signal. In a part of the liquid crystal display device, a plurality of gradation voltages that determine the luminance of a pixel are generated by a display control circuit (timing converter) 104. In such a liquid crystal display device, a plurality of gray scale voltages are transferred by the data driver 102, and the data driver 102 selects the gray scale voltage corresponding to the video data and outputs the selected gray scale voltage to the pixel array. The blanking signal may be generated by the data driver 102 selecting a gradation voltage according to the pulse of the horizontal clock CL1.
[0054]
A method of outputting a display signal to a pixel array (Outputting Manner) and a method of outputting a scan signal to each gate line (scan line) corresponding thereto according to the present invention shown in FIG. It is suitable for driving a display device including the scan driver 103 having a function of simultaneously outputting a scan signal to a plurality of gate lines in accordance with 114. On the other hand, without causing each of the scan drivers 103-1, 103-2, and 103-3 to simultaneously output a scan signal to a plurality of scan lines as described above, one of the gate lines (scan lines) is output for each pulse of the scan clock CL3. The image display operation according to the present embodiment can be performed even when the scanning signal is sequentially output for each line. By such an operation of the scanning driver 103, blanking data is separated every time four lines of video data are sequentially input to one of the pixel rows one line at a time (the first step in which video data is output four times). The image display operation of the present embodiment which repeats inputting to four of the pixel rows (the above-described first step in which blanking data is output once) is performed by using the display signal and the scanning signal shown in FIG. The output waveform is described.
[0055]
The driving method of the display device described with reference to FIG. 4 refers to the display device illustrated in FIG. 3 as in FIG. Each of the scan drivers 103-1, 103-2, and 103-3 includes 256 terminals for outputting a scan signal. In other words, each scanning driver 103 can output a scanning signal to a maximum of 256 gate lines. On the other hand, the pixel array 101 (for example, a liquid crystal display panel) is provided with 768 gate lines 10 and corresponding pixel rows. Therefore, the three scanning drivers 103-1, 103-2, and 103-3 are sequentially arranged on one side along the vertical direction of the pixel array 101 (the extending direction of the data lines 12 provided thereon). The scan driver 103-1 outputs a scan signal to the gate line groups G1 to G256, the scan driver 103-2 outputs a scan signal to the gate line groups G257 to G512, and the scan driver 103-3 outputs a scan signal to the gate line groups G513 to G768. The image display on the entire 100 (the entire area of the pixel array 101) is controlled. The display device to which the driving method described with reference to FIG. 1 is applied and the display device to which the driving method described below with reference to FIG. 4 is applied are common in having the above-described scan driver arrangement. I do. Also, the waveform of the scanning start signal FLM is a first pulse for starting a series of scanning signal outputs for inputting video data to the pixel array and a second pulse for starting a series of scanning signal outputs for inputting blanking data to the pixel array. And each frame period, the driving method of the display device described with reference to FIG. 1 is common to that described with reference to FIG. Further, the scanning driver 103 captures each of the first pulse and the second pulse of the scanning start signal FLM with the scanning clock CL3, and thereafter sets a terminal (or a terminal group) to output the scanning signal in response to the scanning clock CL3. Even if the video data or blanking data is sequentially shifted in accordance with the acquisition (Acquisition) into the pixel array, the driving method of the display device based on the signal waveform in FIG. 1 and the method based on the signal waveform in FIG. 4 are common.
[0056]
However, in the driving method of the display device according to the present embodiment described with reference to FIG. 4, the role of the scanning state selection signals 114-1, 114-2, and 114-3 is the same as those described with reference to FIG. Is different from FIG. 4 shows the respective waveforms of the scanning state selection signals 114-1, 114-2, and 114-3 as DISP1, DISP2, and DISP3. First, the scanning state selection signal 114 is output from the scanning signal in this area in accordance with the operating conditions applied to the area controlled by each of them (for example, in the case of DISP2, the pixel groups corresponding to the gate line groups G257 to G512). Determine the output operation. In FIG. 4, during a period in which the data driver output voltage indicates the output of the display signals L513 to L516 corresponding to the video data of four lines (the above-described first step in which the display signals L513 to L516 are output), these display signals are output. A scan signal is applied from the scan driver 103-3 to the gate lines G513 to G516 corresponding to the input pixel rows. For this reason, the scanning state selection signal 114-3 transferred to the scanning driver 103-3 is sequentially provided for each of the gate lines G513 to G516 in response to the scanning clock CL3 (for each gate pulse output). A so-called gate line selection for each line for outputting a scanning signal is performed. As a result, the display signal L513 is displayed in the pixel row corresponding to the gate line G513, the display signal L514 is displayed in the pixel row corresponding to the gate line G514, and the display signal L515 is displayed in the pixel row corresponding to the gate line G515. The display signal L516 is supplied to the pixel row corresponding to G516 for one horizontal period (defined by the pulse interval of the horizontal clock CL1).
[0057]
On the other hand, in the second step following the first step in which the display signals L513 to L516 are sequentially output every horizontal period (in response to the pulse of the horizontal clock CL1), the display signals L513 to L516 are output in four horizontal periods corresponding to the first step. The blanking signal B is output in the next one horizontal period. In this embodiment, a blanking signal B output between the output of the display signal L516 and the output of the display signal L517 is supplied to each of the pixel rows corresponding to the gate line groups G5 to G8. For this reason, the scan driver 103-1 must perform so-called four-line simultaneous gate line selection for applying a scan signal to all four lines of the gate lines G5 to G8 during the output period of the blanking signal B. However, in the display operation of the pixel array according to FIG. 4, as described above, the scan driver 103 applies the scan signal to only one gate line (for one pulse) in response to the scan clock CL3. It starts, but does not start applying the scanning signal to the plurality of gate lines. In other words, the scanning driver 103 does not simultaneously raise the scanning signal pulses of a plurality of gate lines.
[0058]
Therefore, the scanning state selection signal 114-1 transferred to the scanning driver 103-1 scans at least (Z-1) of the Z lines of the gate lines to which the scanning signal is to be applied before outputting the blanking signal B. The scan driver 103-1 is controlled so as to apply a signal and extend the application time of the scan signal (the pulse width of the scan signal) to at least N times the horizontal period. The variables Z and N are the number of gate line selections in the second step described in the first step of writing the video data into the pixel array and the second step of writing blanking data into the pixel array: Z, and The number of output of the display signal in the first step: N. For example, from the output start time of the display signal L514 on the gate line G5, from the output start time of the display signal L515 on the gate line G6, from the output start time of the display signal L516 on the gate line G7, and from the output start time of the display signal L516 on the gate line G8. The scanning signals are applied from the output end time of the signal L516 (the output start time of the subsequent blanking signal B) to five times the horizontal period. In other words, the rising times of the gate pulses of the gate lines G5 to G8 by the scanning driver 103 are sequentially shifted every horizontal period in response to the scanning clock CL3. By delaying the falling time after the N horizontal period of the rising time, all the gate pulses of the gate line groups G5 to G8 rise (high in FIG. 4) during the blanking signal output period. In controlling the output of the gate pulse as described above, it is desirable that the scan driver 103 include a shift register operation function. The hatched areas indicated by the gate pulses of the gate lines G1 to G12 to which the blanking signal is supplied to the corresponding pixel row will be described later.
[0059]
On the other hand, during this period (the first step in which the display signals L513 to L516 are output) and the subsequent second step, each of the gate line groups G257 to G512 receiving the scan signal from the scan driver 103-2, respectively. Are not supplied with the display signal. For this reason, the scan state selection signal 114-2 transferred to the scan driver 103-2 invalidates the scan clock CL3 with respect to the scan driver 103-2 during the first step and the second step (Ineffective for). the Scanning Driver 103-2). The invalidation of the scan clock CL3 by the scan state selection signal 114 is performed even when a display signal or a blanking signal is supplied to a pixel group in a region where the scan signal is output from the scan driver 103 to which the scan clock CL3 is transferred. The timing may be applied. FIG. 4 shows a waveform of the scanning clock CL3 according to the scanning signal output from the scanning driver 103-1. Although the pulse of the scanning clock CL3 is generated in response to the pulse of the horizontal clock CL1 defining the output interval of the display signal or the blanking signal, no pulse is generated at the output start time of the display signal L513, L517,. As described above, the operation of invalidating the scan clock CL3 transferred from the display control circuit 104 to the scan driver 103 at a specific time can be performed by the scan state selection signal 114. Partial disabling of the scan clock CL3 for the scan driver 103 incorporates a corresponding signal processing path into the scan driver 103 and starts the operation of this signal processing path with a scan state selection signal 114 transferred to the scan driver 103. You may let it. Although not shown in FIG. 4, the scan driver 103-3 for controlling the writing of the video data to the pixel array also becomes insensitive to the scan clock CL3 at the output start time of the blanking signal B. This prevents the scan driver 103-3 from erroneously supplying a blanking signal to a pixel row to which a display signal based on video data is supplied in the first step following the second step based on the output of the blanking signal B.
[0060]
Next, the scanning state selection signal 114 invalidates the pulse (gate pulse) of the scanning signal sequentially generated in the region controlled by each of them at the stage when the pulse is output to the gate line. This function involves the signal processing in the scan driver 103 for supplying a blanking signal to the pixel array in the driving method of the display device shown in FIG. 4 to involve the scanning state selection signal 114 transferred thereto. The three waveforms DISP1, DISP2, DISP3 shown in FIG. 4 are scanning state selection signals 114-1, 114-2, 114-2, and 114-3 related to signal processing inside the scan drivers 103-1, 103-2, and 103-3, respectively. 114-3, which enables the output of the gate pulse when it is at low level. Further, the waveform DISP1 of the scanning state selection signal 114-1 becomes High-level during the display signal output period to the pixel array in the first step, and the gate pulse generated by the scan driver 103-1 during this period. Disable the output of
[0061]
For example, a gate pulse generated in a scanning signal corresponding to each of the gate lines G1 to G7 in four horizontal periods in which the display signals L513 to L516 are supplied to the pixel array is a scanning state selection signal DISP1 which becomes High-level in this period. , Each output is invalidated as if hatched. This prevents a display signal based on video data from being erroneously supplied to a pixel row to which a blanking signal is to be supplied during a certain period, and performs blanking display using these pixel rows (displayed on these pixel rows). (Deletion of the video that has been performed), and the loss of the intensity of the display signal itself due to the video data is prevented. In one horizontal period in which a blanking signal B is output between four horizontal periods in which the display signals L513 to L516 are output and the next four horizontal periods in which the display signals L517 to L520 are output, the scanning state selection signal DISP1 is It becomes Low-level. As a result, the gate pulses generated in the scanning signals corresponding to the gate lines G5 to G8 during this period are simultaneously output to the pixel array, and the pixel rows corresponding to the four gate lines are selected at the same time. A blanking signal B is supplied to each of them.
[0062]
As described above, in the display operation of the display device shown in FIG. 4, in accordance with the scanning state selection signal 114, the operation state of the scanning driver 103 to which the signal is transferred (the operation state in one of the first step and the second step, or , Non-operating state based on none of these), the validity of the output of the gate pulse generated by the scan driver 103 is determined according to the operating state. A series of control of the scanning driver 103 (scanning signal output from now on) by the scanning state selection signal 114 is performed by starting scanning for both display signal writing and blanking signal writing based on video data to the pixel array. The operation starts with the output of the scanning signal to the gate line G1 in response to the signal FLM. FIG. 4 mainly shows a line selection operation (four line simultaneous selection operation) of the gate lines by the scanning driver 103 sequentially shifted by the scanning state selection signal DISP1 in response to the second pulse of the scanning start signal FLM. Although not shown in FIG. 4, in the operation of the display device by this, the operation of selecting the gate line for each line by the scanning driver 103 is sequentially shifted in response to the first pulse of the scanning start signal FLM. Therefore, even in the operation of the display device in FIG. 4, it is necessary to start the scanning of the two types of pixel arrays once by the scanning start signal FLM every frame period, and the waveform of the scanning start signal FLM includes the first pulse and this. Followed by a second pulse.
[0063]
In each of the driving methods of the display device shown in FIGS. 1 and 4 described above, the number of the scanning drivers 103 arranged along one side of the pixel array 101 and the number of the scanning state selection signals 114 sent thereto are the same as those in FIGS. The function can be changed without changing the structure of the pixel array 101 described with reference to the above, and the respective functions assigned to the three scan drivers 103 may be combined into one scan driver 103 (for example, the inside of the scan driver 103 may be integrated). It is divided into circuit sections corresponding to each of the three scanning drivers 103-1, 103-2, and 103-3).
[0064]
FIG. 6 is a timing chart showing image display timing by the display device of the present embodiment over three consecutive frame periods. At the beginning of each frame period, the writing of video data from the first scanning line (corresponding to the gate line G1) to the pixel array is started by the first pulse of the scanning start signal FLM. After the lapse of time, writing of blanking data from the first scanning line to the pixel array is started by the second pulse of the scanning start signal FLM. Further, after a lapse of time: Δt2 from the generation time of the second pulse of the scanning start signal FLM, writing of video data input to the display device to the pixel array in the next frame period is performed by the first pulse of the scanning start signal FLM. Is started by In this embodiment, the time: Δt1 ′ shown in FIG. 6 is the same as the time: Δt1, and the time: Δt2 ′ is the same as the time: Δt2. The progress of writing of video data to the pixel array and the writing of blanking data are different in the number of gate lines to be selected in one horizontal period (the former one line and the latter four lines). It proceeds in substantially the same way. Therefore, regardless of the position of the scanning line in the pixel array, the period in which the corresponding pixel row holds the display signal based on the video data (including the time during which the display signal is received generally extends over the above-described time: Δt1) and this period The period in which the pixel row holds the blanking signal (including the time for receiving the blanking signal, which is substantially the above time: Δt2) is substantially uniform in the vertical direction of the pixel array. In other words, variation in display luminance of a pixel row in the pixel array can be suppressed. In the present embodiment, as shown in FIG. 6, 67% and 33% of one frame period are assigned to the display period of the video data and the display period of the blanking data in the pixel array, respectively, and the scanning is started in accordance with these. Although the timing of the signal FLM is adjusted (the time Δt1 and Δt2 are adjusted), the display period of the video data and the display period of the blanking data can be appropriately changed by changing the timing of the scanning start signal FLM. .
[0065]
FIG. 7 shows an example of the luminance response of a pixel row when the display device is operated at the image display timing shown in FIG. This luminance response is achieved by using a liquid crystal display panel having a WXGA class resolution and operating in a normally black display mode as the pixel array 101 of FIG. Display off data for displaying a pixel row in black is written as data. Therefore, the luminance response in FIG. 7 indicates a change in the light transmittance of the liquid crystal layer corresponding to the pixel row of the liquid crystal display panel. As shown in FIG. 7, the pixel row (each pixel included in the pixel row) responds to the luminance corresponding to the video data in one frame period, and then responds to the black luminance. Although the light transmittance of the liquid crystal layer responds relatively slowly to the change in the electric field applied thereto, the value is, as is clear from FIG. 7, the electric field and blanking data corresponding to the video data every frame period. Fully responds to any of the corresponding electric fields. Therefore, the image based on the video data generated on the screen (pixel row) during the frame period is sufficiently erased from the screen (pixel row) within the frame period and displayed in the same state as the impulse-type display device. Is done. Such an impulse-type response of an image based on video data makes it possible to reduce moving image blur caused by the image data. Such an effect can be obtained similarly by changing the resolution of the pixel array or changing the ratio of the retrace period in the horizontal period of the driver data shown in FIG.
[0066]
In the present embodiment described above, the display signal generated for each line of the video data in the above-mentioned first step is sequentially output to the pixel array four times, and each of the display signals is output to the pixel row corresponding to one line of the gate line. , And in a subsequent second step, a blanking signal was sequentially output to the pixel array once and supplied to pixel rows corresponding to four gate lines. However, the number of outputs of the display signal in the first step: N (this value also corresponds to the number of line data written in the pixel array) is not limited to 4, and the number of outputs of the blanking signal in the second step: M is not limited to one. Also, the number of gate lines: Y to which a scanning signal (selection pulse) is applied to one display signal output in the first step is not limited to one, and one blanking signal is applied in the second step. The number of gate lines Z to which the scanning signal is applied to the output is not limited to four. These factors N and M are natural numbers satisfying the condition of M <N, and are required to satisfy the condition that N is 2 or more. Further, it is required that the factor Y be a natural number smaller than N / M, and that the factor Z be a natural number not smaller than N / M. Further, one cycle of outputting the display signal N times and outputting the blanking signal M times is completed within a period in which the video data of N lines is input to the display device. In other words, the value of (N + M) times of the horizontal period in the operation of the pixel array is set to be equal to or less than the value of N times of the horizontal scanning period in inputting the video data to the display device. The former horizontal period is defined by the pulse interval of the horizontal clock CL1, and the latter horizontal scanning period is defined by the pulse interval of the horizontal synchronization signal HSYNC, which is one of the video control signals.
[0067]
According to such an operation condition of the pixel array, the signal output from the data driver 102 is (N + M) times during the period Tin during which the video data of N lines is input to the display device, that is, the above-described first step and subsequent steps. A one-cycle pixel array operation consisting of the second step is performed. For this reason, the time (hereinafter, Tinvention) allocated to each of the display signal output and the blanking signal output in this one cycle is one time when the display signal corresponding to the video data of N lines is sequentially output in the period Tin. (N / (N + M)) times the time required to output the signal (hereinafter, Tprior). However, as described above, since the factor M is a natural number smaller than N, the output period Tinvention of each signal in one cycle according to the present invention can secure a length equal to or more than １／ of the Tprior. That is, from the viewpoint of writing video data to the pixel array, the advantage of the technique described in Non-Patent Document 2 over the technique described in Patent Document 1 can be obtained.
[0068]
Further, in the present invention, by supplying a blanking signal to a pixel during the period Tinvention, the luminance of the pixel is quickly reduced. Therefore, compared to the technique described in Non-Patent Document 1, according to the present invention, the video display period and the blanking display period of each pixel row in one frame period are clearly separated, and moving image blur is also efficiently performed. Reduced. In the present invention, the blanking signal is supplied to the pixel intermittently every (N + M) times, but is supplied to the pixel row corresponding to the Z-line gate line for one blanking signal output. By doing so, variations in the ratio between the video display period and the blanking display period that occur between pixel rows are suppressed. Further, if a scanning signal is sequentially applied to every Z line of the gate line for each blanking signal output, the blanking signal is also supplied to the load for one output of the blanking signal from the data driver 102. The number of pixel rows is reduced.
[0069]
Therefore, the driving of the display device according to the present invention is not limited to the above-described example in which N is set to 4, M is set to 1, Y is set to 1, and Z is set to 4 as described with reference to FIGS. As long as the conditions are satisfied, the present invention can be widely applied to driving of a hold-type display device. For example, in the case of inputting either odd-numbered lines or even-numbered lines to the display device for each frame period in the interlaced video data, a scanning signal is applied to the odd-line or even-line video data for each line by two gate lines. The display signals may be sequentially applied to each line, and the display signals may be supplied to the corresponding pixel rows (in this case, at least the factor Y is 2). In the driving of the display device according to the present invention, the frequency of the horizontal clock CL1 is set to ((N + M) / N) times that of the horizontal synchronization signal HSYNC (1.25 times in the above-described examples of FIGS. 1 and 4). However, the frequency of the horizontal clock CL1 may be further increased, and the pulse interval may be reduced to secure the operation margin of the pixel array. In this case, a pulse oscillation circuit is provided in or around the display control circuit 104, and the frequency of the horizontal clock CL1 is increased with reference to a reference signal having a higher frequency than the dot clock DOTCLK included in the video control signal generated thereby. Is also good.
[0070]
In each of the above factors, N is preferably a natural number of 4 or more, and factor M is preferably 1. Further, the factor Y may be set to the same value as M, and the factor Z may be set to the same value as N.
<< 2nd Example >>
In this embodiment, as in the first embodiment, the video data input to the display device of FIG. 3 at the timing of FIG. 2 is converted into a display signal and a scanning signal with the waveforms shown in FIG. 1 or FIG. Output from the driver 102 and display in accordance with the display timing shown in FIG. 6, but the output timing of the blanking signal with respect to the output of the display signal based on the video data shown in FIG. 1 and FIG. Change every time.
[0071]
In a display device using a liquid crystal display panel as a pixel array, the output timing of the blanking signal of the present embodiment shown in FIG. And the display quality of the image is improved. In FIG. 8, periods Th1, Th2, Th3,... Corresponding to the respective pulses of the horizontal clock CL1 are sequentially arranged in the horizontal direction, and one line of the video data output from the data driver 102 in any of these periods. The eye diagrams including the display signals m, m + 1, m + 2, m + 3,... And the blanking signal B are sequentially arranged in the vertical direction in each of the continuous frame periods n, n + 1, n + 2, n + 3,. The display signals m, m + 1, m + 2, and m + 3 shown here are not limited to video data of a specific line. For example, the display signals L1, L2, L3, and L4 in FIG. Can also correspond.
[0072]
In the case where blanking data is written once every four times of writing video data to the pixel array in the manner described in the first embodiment, the application of blanking data to the pixel array shown in FIG. In the periods Th1, Th2, Th3, Th4, Th5, Th6,..., One of the groups (for example, the group of the periods Th1, Th6, Th12,. Th7, Th13,...) For each frame. For example, in the frame period n, blanking data is input to the pixel array (input of the gate line) before inputting the m-th line data to the pixel array (applying a display signal based on this to the m-th pixel row). Applied to a pixel row corresponding to four predetermined lines), and after the m-th line data is input to the pixel array and before the (m + 1) -th line data is input to the pixel array during the frame period n + 1. Input blanking data to the pixel array. The input of the (m + 1) th line data to the pixel array imitates that of the mth line data, and applies a display signal based on the (m + 1) th line data to the (m + 1) th pixel row. In the subsequent input of each line data to the pixel array, a display signal based on the line data is applied to a pixel row having the same address (order).
[0073]
In the frame period n + 2, after the (m + 1) -th line data is input to the pixel array and before the (m + 2) -th line data is input to the pixel array, the blanking data is input to the pixel array. Do. In the subsequent frame period n + 3, after the (m + 2) -th line data is input to the pixel array and before the (m + 3) -th line data is input to the pixel array, the blanking data is input to the pixel array. I do. Hereinafter, such input of the line data and the blanking data to the pixel array is repeated while shifting the timing of the blanking data every horizontal period, and the line by the frame period n in the frame period n + 4. -Return to the input pattern of data and blanking data to the pixel array. By repeating these series of operations, when a display signal based on line data as well as a blanking signal is output to each of the data lines of the pixel array, these signal waveforms which are generated along the extending direction of the data lines become dull. Is uniformly distributed to enhance the quality of the image displayed on the pixel array.
[0074]
On the other hand, in the present embodiment, the display device can be operated at the image display timing according to FIG. 6 as in the first embodiment, but as described above, the application timing of the blanking signal to the pixel array is limited to the frame period. Therefore, the generation time of the second pulse of the scanning start signal FLM for starting the scanning of the pixel array by the blanking signal is also shifted according to the frame period. In response to the variation of the second pulse generation timing of the scanning start signal FLM, the time: Δt1 shown in the frame period 1 in FIG. 6 is shorter (or longer) than the time: Δt1 in the subsequent frame period 2. : Δt1 ′, and the time: Δt2 shown in the frame period 1 becomes a time: Δt2 ′ longer (or shorter) than the time: Δt2 in the subsequent frame period 2. Considering the "shift" of the scan start time of the pixel array with the display signal based on the line data m seen in the pair of frame periods n and n + 1 or another pair of frame periods n + 3 and n + 4 shown in FIG. In this embodiment, at least one of two time intervals: Δt1 and Δt2 corresponding to the pulse interval of the scanning start signal FLM fluctuates according to the frame period.
[0075]
As described above, when the display operation according to the image display timing shown in FIG. 6 is performed according to the driving method of the display device according to the present embodiment in which the output period of the blanking signal is shifted along the time axis direction for each frame period, Although a slight change is required in the setting of the scanning start signal, the effect obtained by this is not inferior to that in the first embodiment shown in FIG. Therefore, also in this embodiment, an image corresponding to the video data can be displayed on the hold-type display device in substantially the same manner as in the impulse-type display device. In addition, a hold-type pixel array can display a moving image without deteriorating its luminance and reducing moving image blur. Also in the present embodiment, the ratio between the display period of the video data and the display period of the blanking data in one frame period is determined by adjusting the timing of the scanning start signal FLM (for example, the above-described distribution of the pulse intervals: Δt1 and Δt2). It can be changed as appropriate. Further, the application range of the driving method according to the present embodiment to the display device is not limited by the resolution of the pixel array (for example, the liquid crystal display panel), similarly to the first embodiment. Further, similarly to the display device according to the first embodiment, the display device according to the present embodiment appropriately changes the ratio of the retrace period included in the horizontal period defined by the horizontal clock CL1, thereby obtaining the display signal in the first step. The number of outputs: N or the number of lines of the gate line selected in the second step: Z can be increased or decreased.
[0076]
【The invention's effect】
According to the method of intermittently inserting a period for inputting blanking data to a pixel array into a period for inputting video data for one frame period to a pixel array according to the present invention, one frame period (or within a period corresponding thereto) In this case, the image display and the blanking display by the pixel array are completed without deteriorating the luminance at the time of displaying the image, and it is possible to reduce the moving image blur and the image quality deterioration caused by a series of image display over a frame period. In addition, when the present invention is applied to a liquid crystal display device, the ratio between the video display period and the blanking display period within one frame period is optimized according to characteristics such as the liquid crystal response speed, so that the video in the pixel array is optimized. It is also possible to achieve both the effect of reducing moving image blur and the effect of maintaining display brightness, which are in a trade-off relationship in display. Alternatively, according to the present invention, blanking data can be inserted into a display device that uses a line memory (a memory for holding data for lines less than the number of lines for one frame).
[Brief description of the drawings]
FIG. 1 is a diagram showing output timings of display signals and driving waveforms of scanning lines corresponding thereto, which are described as a first embodiment of a display device driving method according to the present invention.
FIG. 2 shows an input waveform (input data) of video data to a display control circuit (timing controller) described as a first embodiment of a display device driving method according to the present invention, and an output waveform (driver data) therefrom; FIG.
FIG. 3 is a configuration diagram showing an outline of a display device (liquid crystal display device) according to the present invention.
FIG. 4 is a diagram showing driving waveforms for simultaneously selecting four scanning lines during a display signal output period described as a first embodiment of a display device driving method according to the present invention.
FIG. 5 shows timings of writing (Write) video data to each of a plurality (for example, four) of line memories provided in a display device according to the present invention and reading (Read Out) from the video data. FIG.
FIG. 6 is a diagram showing an image display timing for each frame period (each of three consecutive frame periods) in the first embodiment of the display device driving method according to the present invention.
FIG. 7 is a diagram illustrating a luminance response of a pixel to a display signal (light transmittance of a liquid crystal layer corresponding to a pixel) when a liquid crystal display device (an example of a display device) according to the present invention is driven in accordance with the image display timing shown in FIG. FIG.
FIG. 8 shows a display signal (m, m + 1 based on video data) supplied to each of pixel rows corresponding to gate lines G1, G2, G3,... Described as a second embodiment of the display device driving method according to the present invention. , M + 2,... And B) according to blanking data, showing changes over a plurality of continuous frame periods m, m + 1, m + 2,.
FIG. 9 is a schematic diagram illustrating an example of a pixel array provided in an active matrix display device.
[Explanation of symbols]
100: display device (liquid crystal display device), 101: pixel array (TFT type liquid crystal display panel), 102: data driver, 103: scan driver, 104: display control circuit (timing controller), 105: line memory circuit , 120: video data, 121: video control signal group (vertical synchronization signal, horizontal synchronization signal, dot clock, etc.), 106: driver data, 107: data driver control signal group, CL3: scanning line clock.

Claims

A pixel array in which a plurality of pixels each having a switching element are arranged in a plurality of pixel rows along a first direction and a plurality of pixel columns along a second direction intersecting the first direction;
The pixel array extends along the first direction and is juxtaposed along the second direction, each of which transmits a first signal to a group of the switching elements provided in the corresponding pixel row. A plurality of first signal lines,
The pixel rows corresponding to each of the first signal lines by sequentially outputting the first signal to each of the plurality of first signal lines from one end of the pixel array to the other end along the second direction. A first drive circuit for selecting
The pixel array extends along the second direction and is juxtaposed along the first direction, each of which is selected by the first signal of the pixel provided in the corresponding pixel column. A plurality of second signal lines for supplying a second signal to at least one of the pixel rows;
A second drive circuit that outputs the second signal to each of the second signal lines; a first control signal that controls the first signal output to the first drive circuit; and a second control circuit that sends the first signal to the second drive circuit. A display control circuit for transmitting a second control signal for controlling an output interval of the two signals and video data;
A first scanning step of outputting the first signal N times for each Y line of the plurality of first signal lines, and a first scanning step of outputting the first signal to the first signal line of the plurality of first signal lines; The second scanning step of outputting M times for each Z line other than the (Y × N) line receiving the first signal in the scanning step is alternately repeated (Y, N, Z, and M are M <N, and , Y <N / M ≦ Z, natural numbers that satisfy the following relationships),
The second drive circuit receives video data from the display control circuit one line at a time in each horizontal scanning cycle, and outputs N times of a second signal generated for each line of the video data in the first scanning step. A display device which alternately repeats the output of the second signal and the output M times of the second signal for masking the pixel array in the second scanning step.

The number of selected lines of the first signal line in the first scanning step: Y and the number of times of output of the first signal in the second scanning step: M are 1, and the number of lines of the first signal line in the second scanning step is 1. 2. The display device according to claim 1, wherein the number of selected lines: Z and the number of times of outputting the first signal in the first scanning step: N are 4 or more.

2. The display device according to claim 1, wherein the second signal output in the second scanning step is a blanking signal that reduces the luminance of a pixel row to which the second signal is supplied to a value lower than that before the supply.

The display device according to claim 1, wherein an output interval of the second signal from the second drive circuit is shorter than a horizontal scanning cycle of the video data.

The display control circuit includes at least N line memories, and sequentially stores the one line of video data sequentially input to the display device for each of the N line memories. The display device according to claim 1, wherein the video data is sequentially transferred to the second drive circuit.

A pixel array having a plurality of pixels arranged two-dimensionally along a first direction and a second direction intersecting the first direction;
A plurality of first signals for transmitting a scanning signal for selecting each of a plurality of pixel rows, each of which is arranged in the pixel array along the second direction and each group of the plurality of pixels arranged in the first direction; Lines and,
A plurality of second signal lines that are arranged side by side in the pixel array along the first direction and supply display signals that determine respective luminances of pixels included in the pixel rows selected by the scanning signal;
A first driving circuit that outputs a scanning signal to each of the plurality of first signal lines;
A second drive circuit that outputs a display signal to each of the plurality of second signal lines;
A first clock signal for controlling the output of the scanning signal by the first driving circuit, and a selection of the pixel row by the first clock signal, in which video data is input line by line in response to the horizontal synchronization signal for each frame period. And a display control circuit for transmitting a scan start signal for instructing the start of the process to the first drive circuit and transmitting a second clock signal to the second drive circuit together with the video data to the second drive circuit.
The second drive circuit outputs N times (N is a natural number of 2 or more) of a video display signal generated from one line of the video data in response to the second clock signal in each of the frame periods. M times (M is a natural number satisfying M <N) output of a blanking signal for masking an image displayed on the pixel array is alternately repeated,
The first drive circuit is configured to output the first signal line from one end of the pixel array to the other end of the Y line (Y <N / M) sequentially, and for each of the subsequent M blanking signal outputs, the first signal lines other than Y × N selected for the N video display signal outputs Selecting alternately from one end to the other end of the pixel array for each Z line (Z ≧ N / M).

The scan start signal transmitted from the display control circuit to the first drive circuit is a first scan start signal that starts a step of sequentially selecting the first signal line for each Y line for each frame period from one end of the pixel array. The display device according to claim 6, wherein a time and a second time at which the step of sequentially selecting the first signal line for each Z line is started from one end of the pixel array are determined.

8. The display device according to claim 7, wherein an interval between the first time and the second time subsequent to the first time in the one frame period of the scanning start signal is different from each other in at least one continuous pair of the frame periods. 9.

The interval between the first time and the subsequent second time in the scanning start signal is the time at which the selection of the Y signal line of the first signal line is started in the second time and the subsequent frame period. The display device according to claim 7, wherein the display device is longer than an interval between the display device and the display device.

The display device according to claim 7, wherein a first pulse corresponding to the first time and a second pulse corresponding to the second time are generated in the scanning start signal for each frame period.

The display device according to claim 7, wherein an interval between the first pulse and the second pulse of the scanning start signal is different from each other in at least one continuous pair of the frame periods.

The display device according to claim 6, wherein the pixel array is a liquid crystal display panel, and the blanking signal is a voltage signal that minimizes light transmittance of a liquid crystal layer of the liquid crystal display panel.

A pixel array in which a plurality of pixel rows each including a plurality of pixels arranged in the first direction are arranged side by side in a second direction intersecting the first direction, and each of the plurality of pixel rows is selected by a scanning signal. A scan drive circuit, a data drive circuit for supplying a display signal to each of the pixels included in at least one row selected by the scan signal of the plurality of pixel rows, and a display control for controlling a display operation of the pixel array Video data is input to the display device equipped with the circuit one line at a time in each horizontal scanning cycle,
A first step of sequentially generating a display signal corresponding to each line of the video data by the data driving circuit and outputting the display signal to a pixel array N times (N is a natural number of 2 or more);
And a second step of generating a display signal that makes the luminance of the pixel less than that of the pixel in the first step and outputting the display signal to the pixel array M times (M is a natural number smaller than N). repetition,
By the scan drive circuit,
A first selecting step of sequentially selecting the plurality of pixel rows along the second direction from one end to the other end of the pixel array for every Y rows (Y is a natural number smaller than N / M) in the first step; When,
In the second step, other than the (Y × N) rows of the plurality of pixel rows selected in the first selecting step, every other Z rows (Z is a natural number equal to or greater than N / M), and the other from one end of the pixel array. And a second selection step of sequentially selecting along the second direction toward an end.

In response to one output of the display signal in the first step, the number of the pixel rows selected in the first selection step: Y is 1, and the number of display signals in the first step is one. The number of outputs: N is 4 or more, and the number of rows of the pixel rows selected in the second selecting step in response to one output of the display signal in the second step: Z is 4 or more. 14. The method according to claim 13, wherein the number of outputs of the display signal in the second step: N is 1.