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JP2004200203A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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JP2004200203A JP2002363396A JP2002363396A JP2004200203A JP 2004200203 A JP2004200203 A JP 2004200203A JP 2002363396 A JP2002363396 A JP 2002363396A JP 2002363396 A JP2002363396 A JP 2002363396A JP 2004200203 A JP2004200203 A JP 2004200203A
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porous
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成彦 梶
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Semiconductor Leading Edge Technologies Inc
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Abstract

【課題】層間絶縁膜の実効誘電率の増加を最小限に抑えながら、多孔性の低誘電率膜と銅配線を用いた多層配線を形成する。
【解決手段】シリコン基板１上にポーラスＭＳＱ（２）を形成し、その上にＳｉＣマスク３を形成する。このＳｉＣマスク３をマスクとしたプラズマエッチングにより、ポーラスＭＳＱ（２）に配線溝５を形成する。配線溝５の側面を含むシリコン基板１全面にフッ素化ポリ（キシリレン）膜６を形成し、配線溝５の側面以外に形成された不要なフッ素化ポリ（キシリレン）膜６を除去する。配線溝５内にバリアメタル膜及びシード層を形成し、金属を堆積する。
【選択図】 図２

Description

【０００１】
【発明が属する技術分野】
本発明は、半導体集積回路における配線構造に係り、特に多孔性の低誘電率膜からなる層間絶縁膜と銅配線とを用いた多層配線構造に関する。
【０００２】
【従来の技術】
半導体集積回路の微細化に伴い、メタル配線の信号遅延が深刻な問題となっている。
この問題を解決するため、配線材料に銅（Ｃｕ）を用いて配線抵抗を低減し、層間絶縁膜に低誘電率膜を用いて静電容量を低減することが必要不可欠となっている。
特に、次世代の半導体集積回路では、より一層の層間容量低減のため、絶縁膜中に複数の空孔を有する、いわゆる多孔性の低誘電率膜（以下「ポーラスＬｏｗ−ｋ膜」という。）の使用が検討されている。
そして、ポーラスＬｏｗ−ｋ膜への金属拡散を防止するため、配線用溝の表面にＣＶＤ酸化膜を形成する方法が提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平９−２９８２４１号公報 （第５頁、第１図）
【０００４】
【発明が解決しようとする課題】
次世代の６５ｎｍノードの半導体集積回路では、配線間の距離が一層短くなる。これに伴い、配線間のポーラスＬｏｗ−ｋ膜の幅に対して、配線用溝の側面に形成された上記ＣＶＤ酸化膜の膜厚が相対的に大きくなる。すなわち、配線用溝側面に形成された物質の比誘電率が、線間容量に与える影響が大きくなる。
しかしながら、上記ＣＶＤ酸化膜の比誘電率ｋは４．１〜４．３程度であるので、層間絶縁膜であるポーラスＬｏｗ−ｋ膜の実効誘電率ｋｅｆｆが高くなってしまい、所望の実効誘電率が得られないという問題があった。
【０００５】
本発明は、上記従来の課題を解決するためになされたもので、層間絶縁膜の実効誘電率の増加を最小限に抑えながら、多孔性の低誘電率膜と銅配線を用いた多層配線を形成することを目的とする。
【０００６】
【課題を解決する為の手段】
この発明に係る半導体装置は、基板上に形成された多孔性の低誘電率膜と、
前記低誘電率膜内に形成された配線溝と、
前記配線溝の側面のみを覆い、比誘電率が３以下である絶縁膜と、
前記配線溝内に形成された導電体膜と、
を備えたことを特徴とするものである。
【０００７】
この発明に係る半導体装置において、前記絶縁膜は、ＭＳＱ、ＨＳＱ、フッ素化ポリ（アリレン）膜、アモルファスフッ化カーボンの何れかであることが好適である。
【０００８】
この発明に係る半導体装置において、前記低誘電率膜は、ポーラスＭＳＱ、ポーラスＨＳＱ、メチル基と水素基の両方を含有するハイブリッド膜、カーボンを主成分とするポーラス有機膜、の何れかであることが好適である。
【０００９】
この発明に係る半導体装置の製造方法は、基板上に多孔性の低誘電率膜を形成する工程と、
前記低誘電率膜内に配線溝を形成する工程と、
前記配線溝の側面を含む前記基板の全面に、比誘電率が３以下である絶縁膜を形成する工程と、
前記配線溝の側面以外に形成された不要な前記絶縁膜を除去する工程と、
前記配線溝内に導電体膜を形成する工程と、
を含むことを特徴とするものである。
【００１０】
この発明に係る製造方法において、前記絶縁膜は、ＭＳＱ、ＨＳＱ、フッ素化ポリ（アリレン）膜、アモルファスフッ化カーボンの何れかであることが好適である。
【００１１】
この発明に係る製造方法において、前記低誘電率膜は、ポーラスＭＳＱ、ポーラスＨＳＱ、メチル基と水素基の両方を含有するハイブリッド膜、カーボンを主成分とするポーラス有機膜の何れかであることが好適である。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１３】
先ず、本発明の実施の形態による半導体装置について説明する。
図１は、本発明の実施の形態による半導体装置を説明するための図である。
図１に示すように、シリコン基板等の基板１上に、空孔２１を有する多孔性低誘電率膜（以下「ポーラスＬｏｗ−ｋ膜」ともいう。）２としてのポーラスＭＳＱが形成されている。このポーラスＬｏｗ−ｋ膜２は、ポーラスＭＳＱの他に、例えば、ポーラスＨＳＱ、メチル基と水素基の両方を含有するハイブリッド膜、カーボンを主成分とするポーラス有機膜がある。また、ポーラスＭＳＱ（２）上にハードマスク３としてのＳｉＣマスクが形成され、ポーラスＭＳＱ（２）内に配線埋め込み用の溝又は孔（以下「配線溝」という。）５が形成されている。この配線溝５の側面上には、比誘電率ｋが３以下、より好適には２．５以下である絶縁膜７が形成されている。この絶縁膜７は、例えば、ＭＳＱ、ＨＳＱ、又は、フッ素化ポリ（キシリレン）膜等のフッ素化ポリ（アリレン）膜、アモルファスフッ化カーボンである。配線溝５内には、バリアメタル膜及びシード層１０、金属１１としてのＣｕが導電体膜として形成されている。
【００１４】
次に、上記半導体装置の製造方法について説明する。
図２は、本実施の形態による半導体装置の製造方法を説明するための図である。詳細には、図２（ａ）はポーラスＭＳＱ上にＳｉＣマスクを形成した後の状態を示す図であり、図２（ｂ）はポーラスＭＳＱ内に配線溝を形成した後の状態を示す図であり、図２（ｃ）は基板全面に低誘電率膜を形成した状態を示す図であり、図２（ｄ）は不要な低誘電率膜をエッチングした後の状態を示す図である。なお、図２では、図１に示すバリアメタル膜及びシード層１０並びに金属（Ｃｕ）１１の形成についての図示を省略している。
【００１５】
先ず、図２（ａ）に示すように、シリコン基板１上に、複数の空孔２１を有するポーラスＭＳＱ（２）を形成する。ポーラスＭＳＱ（２）の空孔２１の大きさは、例えば数Å〜数百Å程度である。次に、ポーラスＭＳＱ（２）上に、ＳｉＣマスク３を形成する。
【００１６】
次に、図２（ｂ）に示すように、ＳｉＣマスク３をマスクとして、ポーラスＭＳＱ（２）をプラズマエッチングする。ここで、本実施の形態では、プラズマエッチング装置として、シリコン基板１を上面に載置する下部電極と、それに対向する上部電極とを備えた２周波励起平行平板型ＲＩＥ（reactive ion etching）装置を用いた（図示省略）。
ポーラスＭＳＱ（２）のプラズマエッチングについて詳述すると、先ず、上部電極に対向する下部電極上にシリコン基板１を配置する。シリコン基板１の温度は、熱交換器等を用いて約２５℃に保っておく。次に、チャンバ内にプロセスガスとしてＣ４Ｆ８／Ｎ２／Ａｒをそれぞれ１０／２２５／１４００ｓｃｃｍの流量で導入して、排気機構を用いてチャンバ内の圧力を１５０ｍＴｏｒｒに保つ。そして、上部電極に周波数６０ＭＨｚ、出力１０００ＷのＲＦ電力（高周波電力）を印加し、下部電極に周波数１３．５６ＭＨｚ、出力１４００ＷのＲＦ電力を印加すると、チャンバ内にプラズマ４が発生する。このプラズマ４でポーラスＭＳＱ（２）を異方性エッチングすることにより、ポーラスＭＳＱ（２）内に配線溝５が形成される。エッチング終了後は、配線溝５の側面が、ポーラスＭＳＱ（２）の空孔２１により凹凸形状となる。
【００１７】
次に、図２（ｃ）に示すように、配線溝５の側面を含むシリコン基板１全面に、比誘電率が３以下である絶縁膜（以下「低誘電率膜」という。）６を形成する。以下、低誘電率膜６として、比誘電率が２．２程度で空孔を有しないフッ素化ポリ（キシリレン）膜［ＣＦ２−Ｃ６Ｈ４−ＣＦ２］ｎを形成する場合について説明する。
先ず、原料収納容器においてフッ素が結合されたキシリレン化合物を加熱・気化させ、これにより得られた原料ガスを５ｓｃｃｍの流量で加熱反応機構に供給する。そして、この加熱反応機構において、６００℃の温度で原料ガスを活性化させることにより前駆体を形成する。次に、この前駆体を、２０ｍＴｏｒｒ程度に保たれた成膜チャンバ内の静電チャック上で、マイナス３０℃に保たれたシリコン基板１の表面に導く。これにより、シリコン基板１表面で前駆体の重合反応が起こり、シリコン基板１上にフッ素化ポリ（キシリレン）膜６が１０ｎｍ程度の膜厚で形成される。その後、このフッ素化ポリ（キシリレン）膜６が形成されたシリコン基板１を縦型炉に移載し、大気圧のＮ２雰囲気下、４００℃で６０分間熱処理を行うことにより、該フッ素化ポリ（キシリレン）膜６を安定化した。
【００１８】
次に、図２（ｄ）に示すように、上述したエッチング装置を用いて、配線溝５の側面以外に形成された不要なフッ素化ポリ（キシリレン）膜６を除去する。
このフッ素化ポリ（キシリレン）膜６のプラズマエッチングについて詳述すると、先ず、下部電極上に配置したシリコン基板１を熱交換器等により約２５℃に保っておく。次に、チャンバ内にプロセスガスとしてＮ２／Ｈ２をそれぞれ１５０／２５０ｓｃｃｍの流量で導入して、排気機構を用いてチャンバ内の圧力を３００ｍＴｏｒｒに保つ。そして、上部電極に周波数６０ＭＨｚ、出力１５００ＷのＲＦ電力（高周波電力）を印加し、下部電極に周波数１３．５６ＭＨｚ、出力６００ＷのＲＦ電力を印加すると、チャンバ内にプラズマ７が発生する。このプラズマ７でフッ素化ポリ（キシリレン）膜６を異方性エッチングすることにより、配線溝５の側面上にのみ低誘電率膜６を残して、それ以外の不要なフッ素化ポリ（キシリレン）膜６が除去される。
なお、上述したＮ２／Ｈ２ガスを用いたプラズマエッチングに代えて、Ａｒガスを用いたスパッタエッチングを行って、不要なフッ素化ポリ（キシリレン）膜６を除去してもよい。
以上のようにして、ポーラスＭＳＱ（２）内に形成された配線溝５の側面のみを覆うフッ素化ポリ（キシリレン）膜６が形成される。
【００１９】
最後に、図示しないが、配線溝５内に導電体膜を形成する。詳細には、バリアメタル膜及びシード層（１０）を順次形成した後、Ｃｕ等の金属（１１）を堆積させ、不要な金属をＣＭＰにより除去して平坦化する。これにより、図１に示す半導体装置が得られる。
【００２０】
以上説明したように、本実施の形態では、ポーラスＭＳＱ（２）内に配線溝５を形成した後、この配線溝５の側面にフッ素化ポリ（キシリレン）膜６を形成し、その後、配線溝５内に導電体膜を形成した。本実施の形態によれば、導電体膜を形成する際、配線溝５側面の空孔２１はフッ素化ポリ（キシリレン）膜６により覆われており、凹凸形状は緩和されている。従って、配線溝５内にカバレージ良く且つ高い密着性で導電体膜を形成することができる。
【００２１】
また、本実施の形態では、配線溝５側面を比誘電率が３以下である低誘電率膜６で覆うことにより、層間絶縁膜２の実効誘電率の増加を抑えるようにした。従って、実効誘電率の増加を最小に抑えながら、配線材料に銅を用い、層間絶縁膜にポーラスＬｏｗ−ｋ膜を用いた多層配線（Ｃｕ／Ｌｏｗ−ｋ多層配線）を形成することができる。よって、半導体装置の微細化が可能となり、半導体装置の信頼性を向上させることができる。
【００２２】
なお、本実施の形態では、フッ素化ポリ（キシリレン）膜６の膜厚を１０ｎｍ程度としたが、これに限られず、配線溝５としての溝や孔の径や、不要なフッ素化ポリ（キシリレン）膜６の膜厚を除去する際（図２（ｄ）参照）の膜減り量等を考慮して適宜設定すればよい。
【００２３】
また、本実施の形態では、低誘電率膜６として比誘電率ｋが２．２程度のフッ素化ポリ（キシリレン）膜を形成したが、所望の実効誘電率に基づいて、比誘電率ｋが２．８程度のＭＳＱ系のＣＶＤ膜を形成してもよい。このＭＳＱ系のＣＶＤ膜としては、例えば、トリメチルシランやテトラメチルシランを原料ガスとし、平行平板型のプラズマＣＶＤ装置を用いて形成される膜がある。
【００２４】
また、低誘電率膜６として空孔を全く有しない膜を用いることが、導電体膜の密着性向上の目的からは望ましい。但し、導電材料がポーラスＭＳＱ（２）内に拡散するのを防止できれば、空孔を有し且つその空隙率が低い膜を低誘電率膜６として適用することができる。この場合、空孔を有しない膜と比べて、実効誘電率の増加を防止する効果が向上する。
【００２５】
また、配線溝５としての溝と孔をそれぞれ別の工程で形成する場合に、この溝及び孔を形成した後にそれらの側面にフッ素化ポリ（キシリレン）膜６を同時に形成してもよく、溝又は孔を形成する毎にそれぞれフッ素化ポリ（キシリレン）膜６を形成してもよい。生産性の観点からは前者の方が望ましい。
【００２６】
【発明の効果】
本発明によれば、層間絶縁膜の実効誘電率の増加を最小限に抑えながら、多孔性の低誘電率膜と銅配線を用いた多層配線を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置を説明するための断面図である。
【図２】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
１ 基板（シリコン基板）
２ 多孔性低誘電率膜（ポーラスＭＳＱ）
３ ハードマスク（ＳｉＣマスク）
４ プラズマ
５ 配線溝
６ プラズマ
７ 低誘電率膜［フッ素化ポリ（キシリレン）膜］
１０ バリアメタル膜、シード層
１１ 金属（Ｃｕ）
２１ 空孔

Claims (6)

  1. 基板上に形成された多孔性の低誘電率膜と、
    前記低誘電率膜内に形成された配線溝と、
    前記配線溝の側面のみを覆い、比誘電率が３以下である絶縁膜と、
    前記配線溝内に形成された導電体膜と、
    を備えたことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記絶縁膜は、ＭＳＱ、ＨＳＱ、フッ素化ポリ（アリレン）膜、アモルファスフッ化カーボンの何れかであることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記低誘電率膜は、ポーラスＭＳＱ、ポーラスＨＳＱ、メチル基と水素基の両方を含有するハイブリッド膜、カーボンを主成分とするポーラス有機膜の何れかであることを特徴とする半導体装置
  4. 基板上に多孔性の低誘電率膜を形成する工程と、
    前記低誘電率膜内に配線溝を形成する工程と、
    前記配線溝の側面を含む前記基板の全面に、比誘電率が３以下である絶縁膜を形成する工程と、
    前記配線溝の側面以外に形成された不要な前記絶縁膜を除去する工程と、
    前記配線溝内に導電体膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 請求項４に記載の製造方法において、
    前記絶縁膜は、ＭＳＱ、ＨＳＱ、フッ素化ポリ（アリレン）膜、アモルファスフッ化カーボンの何れかであることを特徴とする半導体装置の製造方法。
  6. 請求項４又は５に記載の製造方法において、
    前記低誘電率膜は、ポーラスＭＳＱ、ポーラスＨＳＱ、メチル基と水素基の両方を含有するハイブリッド膜、カーボンを主成分とするポーラス有機膜の何れかであることを特徴とする半導体装置の製造方法。
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