JP2004296607A

JP2004296607A - Manufacturing method of semiconductor device

Info

Publication number: JP2004296607A
Application number: JP2003084654A
Authority: JP
Inventors: Hiroki Miyajima; 弘樹宮島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-03-26
Filing date: 2003-03-26
Publication date: 2004-10-21
Anticipated expiration: 2023-03-26
Also published as: JP4090923B2

Abstract

<P>PROBLEM TO BE SOLVED: To prevent shorting between the wirings, which becomes the problem when a metal film is flattened by a polishing method in a CMP method. <P>SOLUTION: A method includes a process for forming an interlayer insulating film 13 on a substrate 11 where a semiconductor element and the wiring 12 of a lower layer are formed, and for flattening it in chemical/mechanical polishing; a process for forming a connection hole 15 to wiring 12 of the lower layer in the interlayer insulating film 13; a process for depositing the metal film 16 in the connection hole 15 and on the interlayer insulating film 13, and removing the metal film protruded from the connection hole 15 by chemical/mechanical polishing; and a process for forming wiring 18 of an upper layer on the metal film 16 embedded in the connection hole 15. When wiring 18 of the upper layer is formed, the metal thin piece 17 generated on the interlayer insulating film 13 is removed by chemical/mechanical polishing of the metal film 16. The metal thin piece 17 existing between wirings 18 can effectively be removed without excessively damaging the wirings 18 and the interlayer insulating film 13. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）などの半導体集積回路装置は、高集積化、高速化および高性能化が推進されており、それに伴い半導体素子が形成されているウエハの上の段差が増大の一途をたどっていることにより、その平坦化技術がＬＳＩなどの半導体集積回路装置の製造歩留りおよび信頼度などを高めるための必須な技術となっている。
【０００３】
すなわち、半導体素子が形成された半導体基板の上に層間絶縁膜を形成した後、平坦化能力が高いＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、化学的機械研磨）法を使用して層間絶縁膜を研磨して層間絶縁膜の平坦化を行っている場合が多くなってきている。また、通常のドライエッチング法ではエッチングし難い金属についても、ＣＭＰ法が使用されている（非特許文献１、特許文献１参照）。
【０００４】
以下ＣＭＰ法を用いた従来の配線形成技術を図８〜図１０を参照して説明する。
【０００５】
まず、アスペクト比の大きい接続孔の内部を高融点金属膜、一般的にはＷ（タングステン）で埋め込んでプラグを形成するいわゆるメタルプラグ形成の従来技術について以下図面を参照して説明する。図８（ａ）〜（ｄ）は従来のメタルプラグ形成方法を用いた半導体装置の製造方法の工程順の断面構成を示している。図８において１０１は半導体基板、１０２は層間絶縁膜、１０３は下層配線、１０４は接続孔、１０５はＷ膜、１０６は上層配線である。従来のメタルプラグ形成方法は、半導体素子及び下層配線１０３が形成された半導体基板１０１の上に層間絶縁膜１０２を形成した後ＣＭＰにより層間絶縁膜１０２の平坦化を行い、図８（ａ）に示すように、フォトリソグラフィー技術及びドライエッチング技術を用いて接続孔１０４を下層配線１０３に開口する。次に、図８（ｂ）に示すように、ブランケットＣＶＤ法により、まず接続孔１０４が完全に埋め込まれ、かつ層間絶縁膜１０２の表面が完全に覆われるように高融点金属膜（ブランケット金属膜）１０５を全面堆積させる。
【０００６】
次に、図８（ｃ）に示すように、このブランケット金属膜を層間絶縁膜１０２の表面が露出するまでＣＭＰ法により、エッチバックし、この後、上層配線金属膜１０６をスパッタ法により堆積させた後、図８（ｄ）に示すように、フォトリソグラフィー技術及びドライエッチング技術を用いて上層配線１０６を形成する。
【０００７】
次に、従来技術におけるＣｕ配線の形成方法を説明する。はじめに従来におけるシングルダマシン配線形成方法について以下図面を参照して説明する。図９（ａ）〜（ｆ）は従来のシングルダマシン配線形成方法を用いた半導体装置の製造方法の工程順の断面構成を示している。
【０００８】
図９において１０１は半導体基板、１０２は層間絶縁膜、１０３は下層配線、１０４は接続孔、１０５はＷ膜、１０７は第２の層間絶縁膜、１０８は、上層の配線溝１０９はＣｕ上層配線層である。
【０００９】
従来のシングルダマシン配線形成方法は半導体素子及び下層配線１０３が形成された半導体基板１０１の上に層間絶縁膜１０２を形成した後ＣＭＰにより層間絶縁膜１０２の平坦化を行い、図９（ａ）に示すように、フォトリソグラフィー技術及びドライエッチング技術を用いて接続孔１０４を下層配線１０３に開口する。次に図９（ｂ）に示すように、ブランケットＣＶＤ法により、まず接続孔１０４が完全に埋め込まれ、かつ層間絶縁膜１０２の表面が完全に覆われるように高融点金属膜（ブランケット金属膜）１０５を全面堆積させる。次に、このブランケット金属膜１０５を層間絶縁膜１０２の表面が露出するまでＣＭＰ法により、エッチバックする。
【００１０】
その後、図９（ｃ）に示すように、層間絶縁膜１０５をドライエッチング技術を用いて、エッチバックすることによりＷが埋められた接続孔１０４を層間絶縁膜１０２より上方に露出させる。次に、第２の層間絶縁膜１０７を堆積し、図９（ｄ）に示すように、フォトリソグラフィー技術及びドライエッチング技術を用いて上層の配線溝１０８を形成する。この後、バリアメタル、シードＣｕをスパッタ法により上層の配線溝１０８に順次形成した後、図９（ｅ）に示すように、Ｃｕ上層配線層１０９を電解めっきにより形成する。次に、第２の層間絶縁膜１０７表面上に堆積したＣｕを図９（ｆ）に示すように、ＣＭＰにより除去しシングルダマシン配線が形成される。
【００１１】
次に、従来におけるデュアルダマシン配線形成方法を以下について図面を参照して説明する。図１０（ａ）〜（ｅ）は従来のデュアルダマシン配線形成方法を用いた半導体装置の製造方法の工程順の断面構成を示している。図１０において１０１は半導体基板、１０２は層間絶縁膜、１０４は接続孔、１０７は第２の層間絶縁膜、１０８は上層の配線溝、１０９はＣｕ上層配線層、１１０はＣｕ下層配線、１１１はシリコン窒化膜である。従来のデュアルダマシン配線形成方法は、半導体素子が形成された半導体基板１０１の上に層間絶縁膜１０２を形成した後、フォトリソグラフィー技術及びドライエッチング技術を用いて層間絶縁膜１０２中に下層配線用溝部を形成する。次に、バリアメタル層及びシードＣｕ層をスパッタリングで堆積した後、その上に銅配線層を電解めっきで形成し、下層絶縁層１０２表面上に堆積したＣｕをＣＭＰにより除去し、図１０（ａ）に示すようにＣｕ下層配線１１０を形成する。次に、シリコン窒化膜１１１および第２の層間絶縁膜１０７を順次形成し、第２の層間絶縁膜１０７をＣＭＰ法を用いて平坦化した後、図１０（ｂ）に示すように、フォトリソグラフィー技術及びドライエッチング技術を用いて層間配線層接続用のビア孔１０４を形成する。
【００１２】
次に、フォトリソグラフィー技術を用いて、配線パターンを形成するとともに、ビア孔１０４をレジストなどにより埋め戻した後、図１０（ｃ）に示すように、ドライエッチング技術を用いて上層配線用溝１０８を形成し、ドライエッチング技術を用いてエッチバックによりビア孔１０４底部のシリコン窒化膜１１１を除去する。次に、ビア孔１０４、上層配線用溝１０８内及び第２の層間絶縁膜１０７上にバリアメタル層及びシードＣｕ層をスパッタリングで堆積した後、図１０（ｄ）に示すように、その上に銅配線層１０９を電解めっきで形成する。次に、図１０（ｅ）に示すように、第２の層間絶縁膜１０７上に堆積したＣｕをＣＭＰにより除去し、上層のＣｕ配線を形成し、デュアルダマシン配線が形成される。
【００１３】
【非特許文献１】
詳説半導体ＣＭＰ技術土肥俊郎編著
工業調査会２００１年１月１０日初版第１刷発行
Ｐ．２８４〜Ｐ．３０６
【特許文献１】
特開平１０−６４９９７号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、ＣＭＰ法を用いて層間絶縁膜を平坦化する際、研磨痕が生じる。また、接続孔あるいは配線溝に埋め込まれた金属膜を層間絶縁膜の表面が露出するまで除去する際、金属屑が生じる。前記研磨痕及び金属屑がウエハ上に存在することにより薄片状の残渣が形成され、隣接する配線間のショート不良が発生するという課題があった。
【００１５】
したがって、この発明の目的は、ＣＭＰ法などの研磨法により、金属膜を平坦化する際に問題となる配線間のショートを防止できる半導体装置の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
上記課題を解決するためにこの発明の請求項１記載の半導体装置の製造方法は、半導体素子と下層の配線が形成されている基板上に層間絶縁膜を形成し、化学的機械研磨により平坦化する工程と、前記層間絶縁膜に前記下層の配線への接続孔を形成する工程と、前記接続孔内および前記層間絶縁膜上に金属膜を堆積し、化学的機械研磨により前記接続孔からはみ出した金属膜を除去する工程と、前記接続孔内に埋め込まれた金属膜上に上層の配線を形成する工程とを含み、前記上層の配線を形成する際に、前記金属膜の化学的機械研磨により前記層間絶縁膜上に発生する金属薄片を除去する。
【００１７】
このように、上層の配線を形成する際に、金属膜の化学的機械研磨により層間絶縁膜上に発生する金属薄片を除去するので、配線間に存在する金属薄片を配線および層間絶縁膜を過剰に損なうことなく、有効に除去することができる。これにより、同一層内の配線間の短絡を極めて効果的に防止することができる。
【００１８】
請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記金属薄片の除去は、上層の配線をドライエッチングにより形成する際に、フッ素を含むガスを添加してエッチングすることにより行う。このように、金属薄片の除去は、上層の配線をドライエッチングにより形成する際に、フッ素を含むガスを添加してエッチングすることにより行うので、上層の配線の形成時に金属薄片をエッチングにより除去できる。これはフッ素を含むガスを添加することで、上層の配線の金属薄片に対するエッチング速度の選択比が下がることによる。
【００１９】
請求項３記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記金属薄片の除去は、上層の配線をドライエッチングにより形成するときに用いるフォトレジストをアッシングする際に、フッ素を含むガスを添加してエッチングすることにより行う。このように、金属薄片の除去は、上層の配線をドライエッチングにより形成するときに用いるフォトレジストをアッシングする際に、フッ素を含むガスを添加してエッチングすることにより行うので、フォトレジストのアッシングと共に金属薄片をエッチングし除去することができる。この場合、上層の配線をエッチングする条件を自由に設定できる利点がある。
【００２０】
請求項４記載の半導体装置の製造方法は、半導体素子と下層の配線が形成されている基板上に層間絶縁膜を形成し、化学的機械研磨により平坦化する工程と、前記層間絶縁膜に前記下層の配線への接続孔を形成する工程と、前記接続孔内および前記層間絶縁膜上に金属膜を堆積し、化学的機械研磨により前記接続孔からはみ出した金属膜を除去する工程と、前記接続孔内に埋め込まれた金属膜を、前記層間絶縁膜をドライエッチングにより除去し上方に露出させる工程と、前記ドライエッチングにより後退した層間絶縁膜および前記接続孔に埋め込まれた金属膜上に第２の層間絶縁膜を形成し、上層の配線を形成するための配線溝を形成する工程とを含み、前記接続孔に埋め込まれた金属膜の上方を露出させる際に、前記金属膜の化学的機械研磨により前記層間絶縁膜上に発生する金属薄片を除去する。
【００２１】
このように、シングルダマシン配線形成工程において、接続孔に埋め込まれた金属膜の上方を露出させる際に、金属膜の化学的機械研磨により層間絶縁膜上に発生する金属薄片を除去するので、請求項１と同様に配線間に存在する金属薄片を配線および層間絶縁膜を過剰に損なうことなく、有効に除去することができ、配線間の短絡を極めて効果的に防止することができる。
【００２２】
請求項５記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法において、前記接続孔に埋め込まれた金属膜の上方を露出させる工程において、ドライエッチングガスにＣｌ_２を添加して金属薄片と層間絶縁膜をともにエッチングする。このように、接続孔に埋め込まれた金属膜の上方を露出させる工程において、ドライエッチングガスにＣｌ_２を添加して金属薄片と層間絶縁膜をともにエッチングするので、金属薄片をより除去することがきる。
【００２３】
請求項６記載の半導体装置の製造方法は、半導体素子が形成されている基板上に層間絶縁膜および下層の配線を形成する工程と、前記層間絶縁膜に第２の層間絶縁膜を形成し、前記下層の配線との接続孔および上層の配線を形成するための配線溝を形成する工程と、前記接続孔内、前記配線溝および前記第２の層間絶縁膜上に金属膜を堆積し、化学的機械研磨により除去する工程と、前記金属膜の化学的機械研磨により前記第２の層間絶縁膜上に発生する金属薄片を除去する工程とを含む。
【００２４】
このように、デュアルダマシン配線形成工程において、金属膜の化学的機械研磨により第２の層間絶縁膜上に発生する金属薄片を除去する工程とを含むので、請求項１と同様に配線間に存在する金属薄片を配線および層間絶縁膜を過剰に損なうことなく、有効に除去することができ、配線間の短絡を極めて効果的に防止することができる。
【００２５】
請求項７記載の半導体装置の製造方法は、請求項６記載の半導体装置の製造方法において、前記金属薄片を除去する工程は、金属薄片をアッシングにより酸化し、前記金属薄片の酸化物をウエットエッチングする工程である。このように、金属薄片を除去する工程は、金属薄片をアッシングにより酸化し、金属薄片の酸化物をウエットエッチングする工程であるので、金属薄片の酸化物を洗浄により選択的に除去することができる。この際、アッシング時の基板温度を調節することにより酸化量をコントロールすることができる。
【００２６】
請求項８記載の半導体装置の製造方法は、請求項６記載の半導体装置の製造方法において、前記金属薄片を除去する工程は、金属膜のアニールにＯ_２ガスを添加して行うことにより金属薄片を酸化し、前記金属薄片の酸化物をウエットエッチングする工程である。このように、金属薄片を除去する工程は、金属膜のアニールにＯ_２ガスを添加して行うことにより金属薄片を酸化し、金属薄片の酸化物をウエットエッチングする工程であるので、金属薄片の酸化物を洗浄により選択的に除去することができる。この場合、金属膜のアニールと共に金属薄片を酸化させることができる。
【００２７】
請求項９記載の半導体装置の製造方法は、請求項１又は４記載の半導体装置の製造方法において、前記金属膜は、Ｗである。これにより、接続孔にＷを埋め込んでメタルプラグを形成することができる。
【００２８】
【発明の実施の形態】
（第１の実施形態）
この発明の第１の実施の形態を図１および図２に基づいて説明する。図１は、この発明の第１の実施形態に係る配線の形成工程を用いた半導体装置の製造方法の工程順を示す断面図である。図１において１１は半導体基板、１２は下層配線、１３は層間絶縁膜、１４は研磨痕、１５は接続孔、１６はＷ膜、１７は金属薄片、１８は上層のＡｌ配線層である。なお、以下の実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【００２９】
まず、半導体素子（図示せず）が形成された半導体基板１１の上に下層配線１２及び層間絶縁膜１３を形成した後、図１（ａ）に示すようにＣＭＰにより層間絶縁膜１３の平坦化を行う。この時、図１（ｂ）に示すように、研磨痕１４が層間絶縁膜１３上に残る（以降図示しない）。次にフォトリソグラフィー技術及びドライエッチング技術を用いて接続孔１５を下層配線１２に開口する。次に、図１（ｃ）に示すように、ブランケットＣＶＤ法により、まず接続孔１５が完全に埋め込まれ、かつ層間絶縁膜１３の表面が完全に覆われるように高融点金属膜であるＷ（タングステン）膜１６を全面堆積させる。次に、このブランケットＷ１６を層間絶縁膜１３の表面が露出するまでＣＭＰ法により接続孔１５からはみ出したＷ膜１６を研磨除去する。この時、前記研磨痕１４あるいはＷの屑がウエハ上に存在することにより図１（ｄ）に示すように、薄片状の残渣（金属薄片）１７が形成されている。その後、図１（ｅ）に示すように、接続孔１５内に埋め込まれたＷ膜１６上に上層の配線層となる金属膜１８を成膜する。その後、レジストマスクを用いてドライエッチングにより配線を形成する。ここで、配線形成のドライエッチング時に合わせて金属薄片１７の除去を行う。具体的には、金属薄片１７の除去は、上層の配線１８をドライエッチングにより形成する際に、フッ素を含むガスを添加して金属薄片１７をエッチングすることにより行う。
【００３０】
例えばスパッタリング法を用いてＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉからなる積層膜を形成する。膜厚としては例えば５０／５／４５０／２０／２０ｎｍ成膜する。次に、フォトリソグラフィー技術を用いて配線パターンを形成し、図１（ｆ）に示すように、ドライエッチング技術を用いて転写する。この時、例えば誘導結合型プラズマエッチング装置を用い、ＢＣｌ_３／Ｃｌ_２＝５０／５０ｓｃｃｍ、チャンバ圧力：１０ｍＴ、ソースパワー：１０００Ｗ、バイアスパワー：２００Ｗ、ｓｔａｇｅ温度：５０℃の条件でエッチングを行う。この時、前記条件のエッチングガスにＣＦ_４を添加してエッチングを行う。例えば総流量に対して５％の濃度で添加する。本実施形態の場合、総流量が１００ｓｃｃｍであるので５ｓｃｃｍ添加する。エッチングは例えば２０％のオーバーエッチングを行う。これにより薄片状の残渣１７をエッチングにより除去できる。
【００３１】
以下前記ＣＦ_４を添加した条件で前記薄片状の残渣１７が減少する理由を述べる。図２（ａ）にＣＦ_４添加量に対するＷのエッチング速度のＡｌのエッチング速度に対する選択比依存性を示す。添加しない場合選択比は１０程度であるが５％以上添加することにより選択比は３程度まで下がる。次に図２（ｂ）ＣＦ_４添加量に対する配線のショート不良率を示す。ＣＦ_４を添加しない場合は不良率が２０％程度であるが５％以上添加することにより不良率が５％程度に下がる。なおＡｌドライエッチング条件の全般にＣＦ_４を添加したが、オーバーエッチング時のみに添加しても同様の効果が得られる。この場合はメインエッチング時のガス条件を自由に設定できるため、形状及び寸法の制御が容易であるという特徴がある。なお添加ガスとしてＣＦ_４を用いたがフッ素を含む他のガス例えばＣＨＦ_３、ＣＨ_２Ｆ_２，Ｃ_２Ｆ_６等でも同様の効果が得られる。本実施の形態により上層の配線１８間の層間絶縁膜１３上に残留する薄片状の残渣１７を除去することにより、隣接する配線１８間のショート不良の発生を防止できる。
【００３２】
（第２の実施形態）
この発明の第２の実施の形態を図３に基づいて説明する。図３は、この発明の第２の実施形態に係る配線の形成工程を用いた半導体装置の製造方法の工程順を示す断面図である。図３において１１は半導体基板、１２は下層配線、１３は層間絶縁膜、１４は研磨痕、１５は接続孔、１６はＷ膜、１７は金属薄片、１８は上層のＡｌ配線層である。
【００３３】
まず、半導体素子が形成された半導体基盤１１の上に下層配線１２及び層間絶縁膜１３を形成した後、図３（ａ）に示すようにＣＭＰにより層間絶縁膜１３の平坦化を行う。この時、図３（ｂ）に示すように、研磨痕１４が層間絶縁膜１３上に残る（以降図示しない）。次にフォトリソグラフィー技術及びドライエッチング技術を用いて接続孔１５を下層配線１３に開口し、図３（ｃ）に示すように、ブランケットＣＶＤ法により、まず接続孔１５が完全に埋め込まれ、かつ層間絶縁膜１３の表面が完全に覆われるように高融点金属膜であるＷ１６を全面堆積させる。次に、このブランケットＷ１６を層間絶縁膜１３の表面が露出するまでＣＭＰ法により、エッチバックする。この時、前記研磨痕１４あるいはＷの屑がウエハ上に存在することにより図３（ｄ）に示すように薄片状の残渣（金属薄片）１７が形成されている。その後、接続孔１５内に埋め込まれたＷ膜１６上に上層の配線層となる例えばＡｌからなる金属膜１８を成膜する。金属薄片１７の除去は、上層の配線１８をドライエッチングにより形成するときに用いるフォトレジスト２５をアッシングする際に、フッ素を含むガスを添加して金属薄片１７をエッチングすることにより行う。
【００３４】
この場合、フォトリソグラフィー技術を用いて配線パターンを形成し、次にドライエッチング技術を用いて、図３（ｅ）に示すように上層のＡｌ配線１８を形成する。例えば誘導結合型プラズマエッチング装置を用い、ＢＣｌ_３／Ｃｌ_２＝５０／５０ｓｃｃｍ、チャンバ圧力：１０ｍＴ、ソースパワー：１０００Ｗ、バイアスパワー：２００Ｗ、ｓｔａｇｅ温度：５０℃の条件でエッチングする。この後、例えば、マイクロ波プラズマアッシング装置を用いて、例えばマイクロ波パワー：１０００Ｗ、Ｏ_２：１０００ｓｃｃｍ、基板温度：２００℃、圧力：１００Ｐａ、処理時間：１ｍｉｎ．の条件によりアッシングを行う。この時、ＣＦ_４を添加してアッシングを行い、図３（ｆ）に示すように、レジスト２５のアッシングと共に前記薄片状の残渣１７をエッチングし除去する。本実施の形態により上層の配線１８間の層間絶縁膜１３上に残留するＣｕ残渣１７を除去することにより、隣接する配線１８間のショート不良の発生を防止できる。また、前記第１の実施の形態に比べＡｌをエッチングする条件を自由に設定できる特徴がある。
【００３５】
（第３の実施形態）
この発明の第３の実施の形態を図４に基づいて説明する。図４は、この発明の第３の実施形態に係るシングルダマシン配線形成工程を用いた半導体装置の製造方法の工程順を示す断面図である。図４において１１は半導体基板、１２は下層配線、１３は層間絶縁膜、１４は研磨痕、１５は接続孔、１６はＷ膜、１７は金属薄片、１９は第２の層間絶縁膜、２０はＣｕ配線層である。
【００３６】
半導体素子が形成された半導体基板１１の上に下層配線１２及び層間絶縁膜１３を形成した後、図４（ａ）に示すようにＣＭＰにより層間絶縁膜１３の平坦化を行う。この時、図４（ｂ）に示すように、研磨痕１４が層間絶縁膜１３上に残る（以降図示しない）。次に、フォトリソグラフィー技術及びドライエッチング技術を用いて下層配線１２への接続孔１５を開口した後、図４（ｃ）に示すように、ブランケットＣＶＤ法により、まず接続孔１５が完全に埋め込まれ、かつ層間絶縁膜１３の表面が完全に覆われるようにＷ（タングステン）膜１６を全面堆積させる。次に、このブランケットＷ１６を層間絶縁膜１３の表面が露出するまでＣＭＰ法により、エッチバックする。この時、図４（ｄ）に示すように、接続孔１５に埋め込まれたＷはディッシングにより層間絶縁膜１３より下方にある。またこの時、前記研磨痕１４あるいはＷの屑がウエハ上に存在することにより図４（ｄ）に示すように、薄片状の残渣（金属薄片）１７が形成されている。その後、層間絶縁膜１３の表面部分をドライエッチング技術を用いて部分的に除去することにより図４（ｅ）に示すように、Ｗ１６を層間絶縁膜１３より上方に露出させる。この工程でドライエッチングガスにＣｌ_２を添加して金属薄片１７と層間絶縁膜１３をともにエッチングする。
【００３７】
この場合、層間絶縁膜１３のエッチバックは例えば、並行平板型プラズマエッチング装置を用い、ＣＦ_４／Ａｒ／Ｏ_２＝３０／５００／１０ｓｃｃｍ、チャンバ圧力：１００ｍＴ、ソースパワー：５００Ｗ、バイアスパワー：２００Ｗ、ｓｔａｇｅ温度：４０℃の条件でエッチングを行う。この時、前記エッチング条件に例えばＣｌ_２ガスを総流量の５％添加してエッチングを行なうことにより図４（ｅ）に示すように、前記薄片状の残渣１７を層間絶縁膜１３と共にエッチングすることが出来る。次に、第２の層間絶縁膜１９を堆積し、フォトリソグラフィー技術及びドライエッチング技術を用いて上層の配線溝を形成する。この後、バリアメタル、シードＣｕをスパッタ法により上層の配線溝に順次形成した後、図４（ｆ）に示すようにＣｕ配線層２０を電解めっきにより形成する。次に、図４（ｇ）に示すように、第２の層間絶縁膜表面上に堆積したＣｕをＣＭＰにより除去しシングルダマシン配線が形成される。本実施の形態により上層の配線２０間の層間絶縁膜１３上に残留する薄片状の残渣１７を除去することにより、隣接する配線２０間のショート不良の発生を防止できる。
【００３８】
（第４の実施形態）
この発明の第４の実施の形態を図５および図６に基づいて説明する。図５は、この発明の第４の実施形態に係るデュアルダマシン配線形成工程を用いた半導体装置の製造方法の工程順を示す断面図である。図５において１１は半導体基板、１３は層間絶縁膜、１７はＣｕ金属薄片、１９は第２の層間絶縁膜、２０はＣｕ上層配線層、２１はＣｕ下層配線、２２はシリコン窒化膜、２３はビア孔である。
【００３９】
まず、半導体素子を形成したシリコン基板１１上に層間絶縁膜１３及びＣｕからなる下層配線２１が形成されている。次に例えばＣＶＤ法により図５（ａ）に示すようにシリコン窒化膜２２及び第２の層間絶縁膜１９を順次形成する。次にフォトリソグラフィー技術および選択エッチング技術を用いて下層配線２１とのビア孔２３を形成する。次に、フォトリソグラフィー技術および選択エッチング技術を用いて上層の配線溝を形成し、全面エッチバックによりビア孔２３底部のシリコン窒化膜２２を除去する。次に、バリアメタル及びシードＣｕ層をスパッタ法により順次形成し、電解めっき法により、図５（ｂ）に示すようにビア孔２３および配線溝の内部を満たし、かつ全面にＣｕ層（金属膜）２０を形成する。次に図５（ｃ）に示すように、ＣＭＰ法により第２の層間絶縁膜１９の表面が露出するまで平坦化し、上層Ｃｕ配線２０を形成する。この時、第２の層間絶縁膜１９の表面に生じる研磨痕１４あるいはＣｕの屑が存在することにより図５（ｃ）に示すように、薄片状の残渣（金属薄片）１７が形成されている。この後、金属薄片１７をアッシングにより酸化し、金属薄片１７の酸化物をウエットエッチングすることにより金属薄片１７を除去する工程を行う。
【００４０】
この場合、マイクロ波プラズマアッシング装置を用いて、例えばマイクロ波パワー：１０００Ｗ、Ｏ_２：１０００ｓｃｃｍ、基板温度：１５０℃、圧力：３５Ｐａ、処理時間：１ｍｉｎ．の条件によりアッシングを行う。この時、第２の層間絶縁膜１９の表面にできた薄片状の残渣１７が完全に酸化される。次にＣｕの酸化物を例えばフッ化アンモニウムとトリエチルアミンを主成分とするＣｕ酸化物剥離液により洗浄して図５（ｄ）に示すように、除去する。前記Ｃｕ酸化物剥離液では、Ｃｕの酸化膜のエッチングレート／Ｃｕのエッチングレートは薬液温度３５℃では７０以上でありＣｕの酸化膜のみを選択的に除去できる。
【００４１】
以下に薄片状の残渣が完全に酸化出来る理由を説明する。図６はアッシング時の基板温度とＣｕの酸化量の関係を示す。基板温度を５０℃〜２５０℃までにすることによりＣｕの酸化量を５ｎｍ〜８０ｎｍの範囲でコントロールすることが出来る。本実施の形態によりデュアルダマシン法により形成したＣｕ配線２０間の第２の層間絶縁膜１９上に残留したＣｕ残渣１７をアッシングにより酸化し、Ｃｕ酸化物を洗浄により選択的に除去することにより、隣接するＣｕ配線２０間のショート不良の発生を防止できる。
【００４２】
（第５の実施形態）
この発明の第５の実施の形態を図７に基づいて説明する。図７は、この発明の第５の実施形態に係るデュアルダマシン配線形成工程を用いた半導体装置の製造方法の工程順を示す断面図である。図７において１１は半導体基板、１３は層間絶縁膜、１７はＣｕ金属薄片、１９は第２の層間絶縁膜、２０はＣｕ上層配線層、２１はＣｕ下層配線、２２はシリコン窒化膜、２３はビア孔である。
【００４３】
まず、半導体素子を形成したシリコン基板１１上に層間絶縁膜１３及びＣｕからなる下層配線２１が形成されている。次に例えばＣＶＤ法により図７（ａ）に示すようにシリコン窒化膜２２及び第２の層間絶縁膜１９を順次形成する。次にフォトリソグラフィー技術および選択エッチング技術を用いて下層配線２１とのビア孔２３を形成する。次に、フォトリソグラフィー技術および選択エッチング技術を用いて上層の配線溝を形成し、全面エッチバックによりビア孔２３底部のシリコン窒化膜２２を除去する。次に、バリアメタル及びシードＣｕ層をスパッタ法により順次形成し、電解めっき法により、図７（ｂ）に示すようにビア孔２３および配線溝の内部を満たし、かつ全面にＣｕ層（金属膜）２０を形成する。次に図７（ｃ）に示すように、ＣＭＰ法により第２の層間絶縁膜１９の表面が露出するまで平坦化し、上層Ｃｕ配線２０を形成する。この時、第２の層間絶縁膜１９の表面に生じる研磨痕１４あるいはＣｕの屑が存在することにより図７（ｃ）に示すように、薄片状の残渣（金属薄片）１７が形成されている。この後、Ｃｕ配線２０のアニールにＯ_２ガスを添加して行うことにより金属薄片１７を酸化し、金属薄片１７の酸化物をウエットエッチングすることにより金属薄片１７を除去する工程を行う。
【００４４】
例えば縦型酸化炉を用いて、Ｎ_２流量：１２ｌ／ｍｉｎ、基板温度：１５０℃、１０ｍｉｎの条件によりアニールを行う。またこの時、アニールガスに酸素を例えば総流量の１％添加することにより、Ｃｕのアニールと共に薄片状の残渣１７を酸化させることが出来る。次にＣｕの酸化物を例えばフッ化アンモニウムとトリエチルアミンを主成分とするＣｕ酸化物剥離液により洗浄して図７（ｄ）に示すように、除去する。本実施の形態によりデュアルダマシン法により形成したＣｕ配線２０間の第２の層間絶縁膜１９上に残留したＣｕ残渣１７をＯ_２を添加したアニールにより酸化させ、Ｃｕ酸化物を洗浄により選択的に除去することにより、隣接するＣｕ配線２０間のショート不良の発生を防止できる。
【００４５】
【発明の効果】
この発明の請求項１記載の半導体装置の製造方法によれば、上層の配線を形成する際に、金属膜の化学的機械研磨により層間絶縁膜上に発生する金属薄片を除去するので、配線間に存在する金属薄片を配線および層間絶縁膜を過剰に損なうことなく、有効に除去することができる。これにより、同一層内の配線間の短絡を極めて効果的に防止することができる。したがって、半導体装置の微細化、高集積化、高性能化、歩留り向上を図る上で極めて有効である。
【００４６】
請求項２では、金属薄片の除去は、上層の配線をドライエッチングにより形成する際に、フッ素を含むガスを添加してエッチングすることにより行うので、上層の配線の形成時に金属薄片をエッチングにより除去できる。これはフッ素を含むガスを添加することで、上層の配線の金属薄片に対するエッチング速度の選択比が下がることによる。
【００４７】
請求項３では、金属薄片の除去は、上層の配線をドライエッチングにより形成するときに用いるフォトレジストをアッシングする際に、フッ素を含むガスを添加してエッチングすることにより行うので、フォトレジストのアッシングと共に金属薄片をエッチングし除去することができる。この場合、上層の配線をエッチングする条件を自由に設定できる利点がある。
【００４８】
この発明の請求項４記載の半導体装置の製造方法によれば、シングルダマシン配線形成工程において、接続孔に埋め込まれた金属膜の上方を露出させる際に、金属膜の化学的機械研磨により層間絶縁膜上に発生する金属薄片を除去するので、請求項１と同様に配線間に存在する金属薄片を配線および層間絶縁膜を過剰に損なうことなく、有効に除去することができ、配線間の短絡を極めて効果的に防止することができる。
【００４９】
請求項５では、接続孔に埋め込まれた金属膜の上方を露出させる工程で、ドライエッチングガスにＣｌ_２を添加して金属薄片と層間絶縁膜をともにエッチングするので、金属薄片をより除去することがきる。
【００５０】
この発明の請求項６記載の半導体装置の製造方法によれば、デュアルダマシン配線形成工程において、金属膜の化学的機械研磨により第２の層間絶縁膜上に発生する金属薄片を除去する工程とを含むので、請求項１と同様に配線間に存在する金属薄片を配線および層間絶縁膜を過剰に損なうことなく、有効に除去することができ、配線間の短絡を極めて効果的に防止することができる。
【００５１】
請求項７では、金属薄片を除去する工程は、金属薄片をアッシングにより酸化し、金属薄片の酸化物をウエットエッチングする工程であるので、金属薄片の酸化物を洗浄により選択的に除去することができる。この際、アッシング時の基板温度を調節することにより酸化量をコントロールすることができる。
【００５２】
請求項８では、金属薄片を除去する工程は、金属膜のアニールにＯ_２ガスを添加して行うことにより金属薄片を酸化し、金属薄片の酸化物をウエットエッチングする工程であるので、金属薄片の酸化物を洗浄により選択的に除去することができる。この場合、金属膜のアニールと共に金属薄片を酸化させることができる。
【００５３】
請求項９では、金属膜は、Ｗであるので、接続孔にＷを埋め込んでメタルプラグを形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は本発明の第１の実施形態に係るＷプラグ配線形成方法を用いた半導体装置の製造方法を示す工程順断面図である。
【図２】（ａ），（ｂ）はＡｌ配線のエッチングに用いるガス中のＣＦ_４の濃度変化に対するＡｌのＷに対するエッチング速度の選択比及び不良率をそれぞれ示すグラフである。
【図３】（ａ）〜（ｆ）は本発明の第２の実施形態に係るＷプラグ配線形成方法を用いた半導体装置の製造方法を示す工程順断面図である。
【図４】（ａ）〜（ｇ）は本発明の第３の実施形態に係るシングルダマシン配線形成方法を用いた半導体装置の製造方法を示す工程順断面図である。
【図５】（ａ）〜（ｄ）は本発明の第４の実施形態に係るデュアルダマシン配線形成方法を用いた半導体装置の製造方法を示す工程順断面図である。
【図６】アッシングにおける基板温度の変化に対するＣｕの酸化量を示すグラフである。
【図７】（ａ）〜（ｄ）は本発明の第５の実施形態に係るデュアルダマシン配線形成方法を用いた半導体装置の製造方法を示す工程順断面図である。
【図８】従来のＷプラグ配線形成方法を用いた半導体装置の製造方法を示す工程順断面図である。
【図９】従来のシングルダマシン配線形成方法を用いた半導体装置の製造方法を示す工程順断面図である。
【図１０】従来のデュアルダマシン配線形成方法を用いた半導体装置の製造方法を示す工程順断面図である。
【符号の説明】
１１半導体基板
１２下層配線
１３層間絶縁膜
１４研磨痕
１５接続孔
１６Ｗ膜
１７金属薄片
１８上層のＡｌ配線層
１９第２の層間絶縁膜
２０Ｃｕ配線層
２１Ｃｕ下層配線
２２シリコン窒化膜
２３ビア孔[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device.
[0002]
[Prior art]
2. Description of the Related Art In semiconductor integrated circuit devices such as LSIs (Large Scale Integrated Circuits), high integration, high speed, and high performance are being promoted, and accordingly, steps on a wafer on which semiconductor elements are formed are increasing. As a result, the flattening technique is an essential technique for improving the manufacturing yield and reliability of semiconductor integrated circuit devices such as LSIs.
[0003]
That is, after an interlayer insulating film is formed on a semiconductor substrate on which a semiconductor element is formed, the interlayer insulating film is polished by using a CMP (Chemical Mechanical Polishing) method having a high planarization ability to form an interlayer insulating film. In many cases, the insulating film is planarized. The CMP method is also used for metals that are difficult to be etched by a normal dry etching method (see Non-Patent Document 1 and Patent Document 1).
[0004]
Hereinafter, a conventional wiring forming technique using the CMP method will be described with reference to FIGS.
[0005]
First, a conventional technique of forming a plug by burying the inside of a connection hole having a large aspect ratio with a high melting point metal film, generally, W (tungsten) to form a plug will be described with reference to the drawings. 8A to 8D show cross-sectional configurations in the order of steps of a method for manufacturing a semiconductor device using a conventional metal plug forming method. In FIG. 8, 101 is a semiconductor substrate, 102 is an interlayer insulating film, 103 is a lower wiring, 104 is a connection hole, 105 is a W film, and 106 is an upper wiring. In the conventional method of forming a metal plug, an interlayer insulating film 102 is formed on a semiconductor substrate 101 on which a semiconductor element and a lower wiring 103 are formed, and then the interlayer insulating film 102 is planarized by CMP. As shown, a connection hole 104 is opened in the lower wiring 103 by using a photolithography technique and a dry etching technique. Next, as shown in FIG. 8B, a high melting point metal film (blanket metal film) is formed by blanket CVD so that the connection hole 104 is completely filled and the surface of the interlayer insulating film 102 is completely covered. ) 105 is deposited over the entire surface.
[0006]
Next, as shown in FIG. 8C, the blanket metal film is etched back by the CMP method until the surface of the interlayer insulating film 102 is exposed, and thereafter, the upper wiring metal film 106 is deposited by the sputtering method. After that, as shown in FIG. 8D, an upper wiring 106 is formed by using a photolithography technique and a dry etching technique.
[0007]
Next, a conventional method for forming a Cu wiring will be described. First, a conventional single damascene wiring forming method will be described with reference to the drawings. FIGS. 9A to 9F show cross-sectional configurations in the order of steps of a method for manufacturing a semiconductor device using a conventional single damascene wiring forming method.
[0008]
9, 101 is a semiconductor substrate, 102 is an interlayer insulating film, 103 is a lower wiring, 104 is a connection hole, 105 is a W film, 107 is a second interlayer insulating film, 108 is an upper wiring groove 109 is a Cu upper wiring. Layer.
[0009]
In the conventional single damascene wiring forming method, an interlayer insulating film 102 is formed on a semiconductor substrate 101 on which a semiconductor element and a lower layer wiring 103 are formed, and then the interlayer insulating film 102 is planarized by CMP. As shown, a connection hole 104 is opened in the lower wiring 103 by using a photolithography technique and a dry etching technique. Next, as shown in FIG. 9B, a refractory metal film (blanket metal film) is formed by blanket CVD so that the connection holes 104 are completely filled and the surface of the interlayer insulating film 102 is completely covered. 105 is deposited on the entire surface. Next, the blanket metal film 105 is etched back by the CMP method until the surface of the interlayer insulating film 102 is exposed.
[0010]
Thereafter, as shown in FIG. 9C, the interlayer insulating film 105 is etched back using a dry etching technique to expose the connection hole 104 filled with W above the interlayer insulating film 102. Next, a second interlayer insulating film 107 is deposited, and as shown in FIG. 9D, an upper wiring groove 108 is formed by using a photolithography technique and a dry etching technique. Thereafter, a barrier metal and seed Cu are sequentially formed in the upper wiring groove 108 by a sputtering method, and then, as shown in FIG. 9E, a Cu upper wiring layer 109 is formed by electrolytic plating. Next, as shown in FIG. 9F, the Cu deposited on the surface of the second interlayer insulating film 107 is removed by CMP to form a single damascene wiring.
[0011]
Next, a conventional dual damascene wiring forming method will be described below with reference to the drawings. 10A to 10E show cross-sectional configurations in the order of steps of a method for manufacturing a semiconductor device using a conventional dual damascene wiring forming method. 10, 101 is a semiconductor substrate, 102 is an interlayer insulating film, 104 is a connection hole, 107 is a second interlayer insulating film, 108 is an upper wiring groove, 109 is a Cu upper wiring layer, 110 is a Cu lower wiring, and 111 is a Cu lower wiring. It is a silicon nitride film. In a conventional dual damascene wiring forming method, after an interlayer insulating film 102 is formed on a semiconductor substrate 101 on which a semiconductor element is formed, a lower wiring trench is formed in the interlayer insulating film 102 by using photolithography and dry etching. To form Next, after depositing a barrier metal layer and a seed Cu layer by sputtering, a copper wiring layer is formed thereon by electrolytic plating, and Cu deposited on the surface of the lower insulating layer 102 is removed by CMP. As shown in ()), a Cu lower layer wiring 110 is formed. Next, a silicon nitride film 111 and a second interlayer insulating film 107 are sequentially formed, and the second interlayer insulating film 107 is planarized by using a CMP method. Then, as shown in FIG. A via hole 104 for connecting an interlayer wiring layer is formed by using a technique and a dry etching technique.
[0012]
Next, a wiring pattern is formed by using a photolithography technique, and the via hole 104 is back-filled with a resist or the like. Then, as shown in FIG. Is formed, and the silicon nitride film 111 at the bottom of the via hole 104 is removed by etch back using a dry etching technique. Next, after a barrier metal layer and a seed Cu layer are deposited by sputtering in the via hole 104, the upper layer wiring groove 108, and the second interlayer insulating film 107, as shown in FIG. The copper wiring layer 109 is formed by electrolytic plating. Next, as shown in FIG. 10E, Cu deposited on the second interlayer insulating film 107 is removed by CMP to form an upper Cu wiring, and a dual damascene wiring is formed.
[0013]
[Non-patent document 1]
Detailed semiconductor CMP technology Toshiro Doi Compilation
First edition of the first edition of the Industrial Research Committee issued on January 10, 2001
P. 284-P. 306
[Patent Document 1]
JP-A-10-64997
[0014]
[Problems to be solved by the invention]
However, when the interlayer insulating film is planarized by using the CMP method, polishing marks are generated. Further, when the metal film embedded in the connection hole or the wiring groove is removed until the surface of the interlayer insulating film is exposed, metal dust is generated. There is a problem that a flaky residue is formed due to the presence of the polishing mark and the metal dust on the wafer, and a short circuit between adjacent wirings occurs.
[0015]
Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device which can prevent a short circuit between wirings which is a problem when a metal film is planarized by a polishing method such as a CMP method.
[0016]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming an interlayer insulating film on a substrate on which a semiconductor element and an underlying wiring are formed; Forming a connection hole to the lower wiring in the interlayer insulating film, depositing a metal film in the connection hole and on the interlayer insulating film, and protruding from the connection hole by chemical mechanical polishing. Removing the metal film that has been removed, and forming an upper wiring on the metal film embedded in the connection hole, and forming the upper wiring by chemical mechanical polishing of the metal film. This removes metal flakes generated on the interlayer insulating film.
[0017]
As described above, when forming the upper layer wiring, since the metal flakes generated on the interlayer insulating film are removed by chemical mechanical polishing of the metal film, the metal flakes existing between the wirings are excessively used for the wiring and the interlayer insulating film. It can be effectively removed without damaging it. Thereby, a short circuit between the wirings in the same layer can be prevented very effectively.
[0018]
According to a second aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, the removing of the metal flakes is performed by adding a gas containing fluorine when forming an upper wiring by dry etching. This is performed by etching. As described above, since the removal of the metal flakes is performed by adding and etching a gas containing fluorine when forming the upper wiring by dry etching, the metal flakes can be removed by etching when forming the upper wiring. . This is because the selectivity of the etching rate with respect to the metal flake of the wiring in the upper layer is lowered by adding the gas containing fluorine.
[0019]
According to a third aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, the removal of the metal flakes is performed by ashing a photoresist used when forming an upper wiring by dry etching. The etching is performed by adding a gas containing fluorine. As described above, the removal of the metal flakes is performed by adding a fluorine-containing gas and etching when ashing a photoresist used when forming an upper layer wiring by dry etching. The metal flakes can be etched and removed. In this case, there is an advantage that the conditions for etching the upper wiring can be freely set.
[0020]
5. The method for manufacturing a semiconductor device according to claim 4, wherein an interlayer insulating film is formed on a substrate on which a semiconductor element and an underlying wiring are formed, and the interlayer insulating film is planarized by chemical mechanical polishing. Forming a connection hole to a lower layer wiring, depositing a metal film in the connection hole and on the interlayer insulating film, removing the metal film protruding from the connection hole by chemical mechanical polishing, Removing the metal film buried in the connection hole by dry etching the interlayer insulating film and exposing the metal film buried in the connection hole; and removing the metal film buried in the connection hole by the dry etching. Forming an interlayer insulating film and forming a wiring groove for forming a wiring in an upper layer, when exposing the upper part of the metal film embedded in the connection hole, machine To remove metal flakes produced on the interlayer insulating film by polishing.
[0021]
As described above, in the single damascene wiring forming step, when exposing the upper part of the metal film embedded in the connection hole, the metal flake generated on the interlayer insulating film by chemical mechanical polishing of the metal film is removed. As in the item 1, the metal flakes existing between the wirings can be effectively removed without excessively damaging the wirings and the interlayer insulating film, and a short circuit between the wirings can be prevented extremely effectively.
[0022]
According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fourth aspect, the step of exposing the upper portion of the metal film buried in the connection hole includes forming a dry etching gas containing Cl. ₂ Is added to etch both the metal flake and the interlayer insulating film. Thus, in the step of exposing the upper part of the metal film buried in the connection hole, Cl is added to the dry etching gas. ₂ Is added to etch both the metal flake and the interlayer insulating film, so that the metal flake can be further removed.
[0023]
7. A method for manufacturing a semiconductor device according to claim 6, further comprising: forming an interlayer insulating film and a lower wiring on a substrate on which the semiconductor element is formed; and forming a second interlayer insulating film on the interlayer insulating film; Forming a connection hole with the lower wiring and a wiring groove for forming an upper wiring; and depositing a metal film in the connection hole, on the wiring groove and on the second interlayer insulating film, Removing the metal flakes generated on the second interlayer insulating film by chemical mechanical polishing of the metal film.
[0024]
As described above, the step of forming the dual damascene wiring includes the step of removing metal flakes generated on the second interlayer insulating film by chemical mechanical polishing of the metal film. The metal flakes to be removed can be effectively removed without excessively damaging the wiring and the interlayer insulating film, and a short circuit between the wirings can be extremely effectively prevented.
[0025]
According to a seventh aspect of the present invention, in the method of the sixth aspect, the step of removing the metal flakes includes oxidizing the metal flakes by ashing and wet-etching the oxide of the metal flakes. This is the step of doing. As described above, the step of removing the metal flakes is a step of oxidizing the metal flakes by ashing and wet-etching the oxides of the metal flakes, so that the oxides of the metal flakes can be selectively removed by washing. . At this time, the amount of oxidation can be controlled by adjusting the substrate temperature during ashing.
[0026]
In the method of manufacturing a semiconductor device according to claim 8, in the method of manufacturing a semiconductor device according to claim 6, the step of removing the metal flakes is performed by annealing the metal film. ₂ In this step, the metal flake is oxidized by adding a gas, and the oxide of the metal flake is wet-etched. Thus, the step of removing the metal flakes is performed by annealing the metal film with O. ₂ Since the metal flake is oxidized by adding a gas and the oxide of the metal flake is wet-etched, the oxide of the metal flake can be selectively removed by washing. In this case, the metal flakes can be oxidized together with the annealing of the metal film.
[0027]
According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first or fourth aspect, the metal film is W. Thereby, the metal plug can be formed by embedding W in the connection hole.
[0028]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a cross-sectional view showing the order of steps of a method for manufacturing a semiconductor device using a wiring forming step according to the first embodiment of the present invention. In FIG. 1, reference numeral 11 denotes a semiconductor substrate, 12 denotes a lower wiring, 13 denotes an interlayer insulating film, 14 denotes a polishing mark, 15 denotes a connection hole, 16 denotes a W film, 17 denotes a metal flake, and 18 denotes an upper Al wiring layer. In all the drawings for describing the following embodiments, components having the same functions are denoted by the same reference numerals, and redundant description will be omitted.
[0029]
First, a lower wiring 12 and an interlayer insulating film 13 are formed on a semiconductor substrate 11 on which a semiconductor element (not shown) is formed, and then the interlayer insulating film 13 is planarized by CMP as shown in FIG. I do. At this time, as shown in FIG. 1B, polishing marks 14 remain on the interlayer insulating film 13 (not shown). Next, a connection hole 15 is opened in the lower wiring 12 by using a photolithography technique and a dry etching technique. Next, as shown in FIG. 1C, W (a high melting point metal film) is formed by a blanket CVD method so that the connection hole 15 is completely filled and the surface of the interlayer insulating film 13 is completely covered. A tungsten film 16 is deposited on the entire surface. Next, this blanket W16 is polished and removed from the connection hole 15 by CMP until the surface of the interlayer insulating film 13 is exposed. At this time, the flaky residue (metal flake) 17 is formed as shown in FIG. 1D due to the presence of the polishing mark 14 or the waste of W on the wafer. Thereafter, as shown in FIG. 1E, a metal film 18 serving as an upper wiring layer is formed on the W film 16 embedded in the connection hole 15. After that, wiring is formed by dry etching using a resist mask. Here, the metal flake 17 is removed at the time of dry etching for forming the wiring. Specifically, the removal of the metal flakes 17 is performed by adding a gas containing fluorine and etching the metal flakes 17 when the upper wiring 18 is formed by dry etching.
[0030]
For example, a laminated film made of TiN / Ti / Al-Cu / TiN / Ti is formed by using a sputtering method. The film thickness is, for example, 50/5/450/20/20 nm. Next, a wiring pattern is formed using a photolithography technique, and is transferred using a dry etching technique, as shown in FIG. At this time, for example, using an inductively coupled plasma etching apparatus, ₃ / Cl ₂ = 50/50 sccm, chamber pressure: 10 mT, source power: 1000 W, bias power: 200 W, stage temperature: 50 ° C. At this time, CF gas is used as the etching gas under the above conditions. ₄ Is added to perform etching. For example, it is added at a concentration of 5% with respect to the total flow rate. In the case of this embodiment, since the total flow rate is 100 sccm, 5 sccm is added. Etching is performed, for example, by 20% over-etching. Thus, the flaky residue 17 can be removed by etching.
[0031]
The following CF ₄ The reason why the flaky residue 17 is reduced under the conditions of adding the flakes will be described. FIG. 2A shows CF ₄ 4 shows the selectivity dependence of the etching rate of W to the etching rate of Al with respect to the added amount. When not added, the selectivity is about 10, but by adding 5% or more, the selectivity drops to about 3. Next, FIG. ₄ It shows the short-circuit defect rate of the wiring with respect to the addition amount. CF ₄ When no is added, the defect rate is about 20%, but adding 5% or more lowers the defect rate to about 5%. Note that CF is generally used for all Al dry etching conditions. ₄ Was added, but the same effect can be obtained by adding only during over-etching. In this case, since the gas conditions at the time of the main etching can be set freely, there is a feature that control of the shape and dimensions is easy. Note that CF is used as an additive gas. ₄ But other gases containing fluorine, such as CHF ₃ , CH ₂ F ₂ , C ₂ F ₆ The same effect can be obtained with the above method. By removing the flaky residue 17 remaining on the interlayer insulating film 13 between the upper wirings 18 according to the present embodiment, it is possible to prevent a short circuit between the adjacent wirings 18 from occurring.
[0032]
(Second embodiment)
A second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a cross-sectional view showing the order of steps of a method for manufacturing a semiconductor device using a wiring forming step according to the second embodiment of the present invention. 3, reference numeral 11 denotes a semiconductor substrate, 12 denotes a lower wiring, 13 denotes an interlayer insulating film, 14 denotes a polishing mark, 15 denotes a connection hole, 16 denotes a W film, 17 denotes a metal flake, and 18 denotes an upper Al wiring layer.
[0033]
First, after forming a lower wiring 12 and an interlayer insulating film 13 on a semiconductor substrate 11 on which a semiconductor element is formed, as shown in FIG. 3A, the interlayer insulating film 13 is planarized by CMP. At this time, as shown in FIG. 3B, polishing marks 14 remain on the interlayer insulating film 13 (not shown). Next, a connection hole 15 is opened in the lower wiring 13 by using a photolithography technique and a dry etching technique, and as shown in FIG. 3C, the connection hole 15 is first completely filled by a blanket CVD method, and W16, which is a refractory metal film, is entirely deposited so that the surface of the insulating film 13 is completely covered. Next, the blanket W16 is etched back by the CMP method until the surface of the interlayer insulating film 13 is exposed. At this time, a flake-like residue (metal flake) 17 is formed as shown in FIG. 3D due to the presence of the polishing mark 14 or W dust on the wafer. Thereafter, a metal film 18 made of, for example, Al, which is to be an upper wiring layer, is formed on the W film 16 embedded in the connection hole 15. The removal of the metal flakes 17 is performed by adding a gas containing fluorine and etching the metal flakes 17 when ashing the photoresist 25 used for forming the upper wiring 18 by dry etching.
[0034]
In this case, a wiring pattern is formed by using a photolithography technique, and then an upper Al wiring 18 is formed by using a dry etching technique as shown in FIG. For example, using an inductively coupled plasma etching apparatus, ₃ / Cl ₂ = 50/50 sccm, chamber pressure: 10 mT, source power: 1000 W, bias power: 200 W, stage temperature: 50 ° C. Thereafter, for example, using a microwave plasma ashing apparatus, for example, microwave power: 1000 W, O ₂ : 1000 sccm, substrate temperature: 200 ° C, pressure: 100 Pa, processing time: 1 min. Ashing is performed under the following conditions. At this time, CF ₄ Then, as shown in FIG. 3F, the flake-like residue 17 is etched and removed together with the ashing of the resist 25, as shown in FIG. By removing the Cu residue 17 remaining on the interlayer insulating film 13 between the upper wirings 18 according to the present embodiment, it is possible to prevent a short circuit between the adjacent wirings 18 from occurring. Also, there is a feature that the conditions for etching Al can be set freely as compared with the first embodiment.
[0035]
(Third embodiment)
A third embodiment of the present invention will be described with reference to FIG. FIG. 4 is a sectional view showing the order of steps of a method for manufacturing a semiconductor device using a single damascene wiring forming step according to the third embodiment of the present invention. 4, reference numeral 11 denotes a semiconductor substrate, 12 denotes a lower wiring, 13 denotes an interlayer insulating film, 14 denotes a polishing mark, 15 denotes a connection hole, 16 denotes a W film, 17 denotes a metal flake, 19 denotes a second interlayer insulating film, and 20 denotes a second interlayer insulating film. This is a Cu wiring layer.
[0036]
After the lower wiring 12 and the interlayer insulating film 13 are formed on the semiconductor substrate 11 on which the semiconductor element is formed, the interlayer insulating film 13 is planarized by CMP as shown in FIG. At this time, as shown in FIG. 4B, polishing marks 14 remain on the interlayer insulating film 13 (not shown). Next, after the connection hole 15 to the lower wiring 12 is opened by using the photolithography technique and the dry etching technique, as shown in FIG. 4C, the connection hole 15 is first completely filled by the blanket CVD method. In addition, a W (tungsten) film 16 is entirely deposited so that the surface of the interlayer insulating film 13 is completely covered. Next, the blanket W16 is etched back by the CMP method until the surface of the interlayer insulating film 13 is exposed. At this time, as shown in FIG. 4D, W embedded in the connection hole 15 is below the interlayer insulating film 13 due to dishing. At this time, the flake residue (metal flake) 17 is formed as shown in FIG. 4D due to the presence of the polishing mark 14 or W dust on the wafer. Thereafter, the surface portion of the interlayer insulating film 13 is partially removed by using a dry etching technique to expose W16 above the interlayer insulating film 13 as shown in FIG. In this step, the dry etching gas is Cl ₂ Is added to etch the metal flake 17 and the interlayer insulating film 13 together.
[0037]
In this case, the etch back of the interlayer insulating film 13 is performed by using, for example, a parallel plate type plasma etching apparatus, ₄ / Ar / O ₂ Etching is performed under the following conditions: 30/500/10 sccm, chamber pressure: 100 mT, source power: 500 W, bias power: 200 W, and stage temperature: 40 ° C. At this time, for example, Cl ₂ By performing etching by adding a gas at 5% of the total flow rate, the flaky residue 17 can be etched together with the interlayer insulating film 13 as shown in FIG. Next, a second interlayer insulating film 19 is deposited, and an upper wiring groove is formed by using a photolithography technique and a dry etching technique. Thereafter, a barrier metal and seed Cu are sequentially formed in the upper wiring groove by a sputtering method, and then, as shown in FIG. 4F, a Cu wiring layer 20 is formed by electrolytic plating. Next, as shown in FIG. 4G, Cu deposited on the surface of the second interlayer insulating film is removed by CMP to form a single damascene wiring. By removing the flaky residue 17 remaining on the interlayer insulating film 13 between the upper wirings 20 according to the present embodiment, it is possible to prevent a short circuit between the adjacent wirings 20 from occurring.
[0038]
(Fourth embodiment)
A fourth embodiment of the present invention will be described with reference to FIGS. FIG. 5 is a sectional view showing the order of steps of a method for manufacturing a semiconductor device using a dual damascene wiring forming step according to the fourth embodiment of the present invention. 5, reference numeral 11 denotes a semiconductor substrate, 13 denotes an interlayer insulating film, 17 denotes a Cu metal thin film, 19 denotes a second interlayer insulating film, 20 denotes a Cu upper wiring layer, 21 denotes a Cu lower wiring, 22 denotes a silicon nitride film, and 23 denotes a silicon nitride film. This is a via hole.
[0039]
First, an interlayer insulating film 13 and a lower wiring 21 made of Cu are formed on a silicon substrate 11 on which a semiconductor element is formed. Next, as shown in FIG. 5A, a silicon nitride film 22 and a second interlayer insulating film 19 are sequentially formed by, for example, a CVD method. Next, a via hole 23 with the lower wiring 21 is formed using a photolithography technique and a selective etching technique. Next, an upper wiring groove is formed using a photolithography technique and a selective etching technique, and the silicon nitride film 22 at the bottom of the via hole 23 is removed by etching back the entire surface. Next, a barrier metal and a seed Cu layer are sequentially formed by sputtering, and the inside of the via hole 23 and the wiring groove is filled by electrolytic plating as shown in FIG. ) 20 is formed. Next, as shown in FIG. 5C, the surface is planarized by a CMP method until the surface of the second interlayer insulating film 19 is exposed, and an upper Cu wiring 20 is formed. At this time, a flaky residue (metal flake) 17 is formed as shown in FIG. 5 (c) due to the presence of polishing marks 14 or Cu dust generated on the surface of the second interlayer insulating film 19. . Thereafter, a step of oxidizing the metal flake 17 by ashing and removing the metal flake 17 by wet-etching the oxide of the metal flake 17 is performed.
[0040]
In this case, using a microwave plasma ashing apparatus, for example, microwave power: 1000 W, O ₂ : 1000 sccm, substrate temperature: 150 ° C, pressure: 35 Pa, processing time: 1 min. Ashing is performed under the following conditions. At this time, the flaky residue 17 formed on the surface of the second interlayer insulating film 19 is completely oxidized. Next, the Cu oxide is washed with a Cu oxide stripper containing, for example, ammonium fluoride and triethylamine as main components, and removed as shown in FIG. In the Cu oxide stripping solution, the etching rate of the Cu oxide film / Cu etching rate is 70 or more at a chemical solution temperature of 35 ° C., and only the Cu oxide film can be selectively removed.
[0041]
The reason why the flaky residue can be completely oxidized will be described below. FIG. 6 shows the relationship between the substrate temperature during ashing and the amount of oxidation of Cu. The oxidation amount of Cu can be controlled in the range of 5 nm to 80 nm by setting the substrate temperature to 50 ° C. to 250 ° C. The Cu residue 17 remaining on the second interlayer insulating film 19 between the Cu wirings 20 formed by the dual damascene method according to the present embodiment is oxidized by ashing, and the Cu oxide is selectively removed by washing. The occurrence of short-circuit failure between adjacent Cu wirings 20 can be prevented.
[0042]
(Fifth embodiment)
A fifth embodiment of the present invention will be described with reference to FIG. FIG. 7 is a sectional view showing the order of steps of a method for manufacturing a semiconductor device using a dual damascene wiring forming step according to the fifth embodiment of the present invention. 7, reference numeral 11 denotes a semiconductor substrate, 13 denotes an interlayer insulating film, 17 denotes a Cu metal flake, 19 denotes a second interlayer insulating film, 20 denotes a Cu upper wiring layer, 21 denotes a Cu lower wiring, 22 denotes a silicon nitride film, and 23 denotes a silicon nitride film. This is a via hole.
[0043]
First, an interlayer insulating film 13 and a lower wiring 21 made of Cu are formed on a silicon substrate 11 on which a semiconductor element is formed. Next, as shown in FIG. 7A, a silicon nitride film 22 and a second interlayer insulating film 19 are sequentially formed by, for example, a CVD method. Next, a via hole 23 with the lower wiring 21 is formed using a photolithography technique and a selective etching technique. Next, an upper wiring groove is formed using a photolithography technique and a selective etching technique, and the silicon nitride film 22 at the bottom of the via hole 23 is removed by etching back the entire surface. Next, a barrier metal and a seed Cu layer are sequentially formed by a sputtering method, and the inside of the via hole 23 and the wiring groove is filled by an electrolytic plating method as shown in FIG. ) 20 is formed. Next, as shown in FIG. 7C, the surface is planarized by the CMP method until the surface of the second interlayer insulating film 19 is exposed, and an upper Cu wiring 20 is formed. At this time, a flaky residue (metal flake) 17 is formed as shown in FIG. 7C due to the presence of polishing marks 14 or Cu dust generated on the surface of the second interlayer insulating film 19. . Thereafter, annealing of the Cu wiring 20 is performed using O. ₂ A step of oxidizing the metal flakes 17 by adding a gas and removing the metal flakes 17 by wet-etching the oxide of the metal flakes 17 is performed.
[0044]
For example, using a vertical oxidation furnace, ₂ Annealing is performed under the conditions of a flow rate of 12 l / min and a substrate temperature of 150 ° C. for 10 minutes. At this time, by adding oxygen to the annealing gas, for example, at 1% of the total flow rate, the flaky residue 17 can be oxidized together with Cu annealing. Next, the Cu oxide is washed with, for example, a Cu oxide stripping solution containing ammonium fluoride and triethylamine as main components, and removed as shown in FIG. 7D. The Cu residue 17 remaining on the second interlayer insulating film 19 between the Cu wirings 20 formed by the dual damascene method according to the present embodiment ₂ Oxidation is performed by annealing to which Cu is added, and the Cu oxide is selectively removed by washing, whereby occurrence of a short circuit between adjacent Cu wirings 20 can be prevented.
[0045]
【The invention's effect】
According to the method of manufacturing a semiconductor device according to the first aspect of the present invention, when forming the upper layer wiring, metal flakes generated on the interlayer insulating film are removed by chemical mechanical polishing of the metal film. Can be effectively removed without excessively damaging the wiring and the interlayer insulating film. Thereby, a short circuit between the wirings in the same layer can be prevented very effectively. Therefore, it is extremely effective for miniaturization, high integration, high performance, and improvement in yield of a semiconductor device.
[0046]
According to the second aspect, the removal of the metal flakes is performed by adding a gas containing fluorine when etching the upper layer wiring by dry etching, so that the metal flakes are removed by etching when forming the upper layer wiring. it can. This is because the selectivity of the etching rate with respect to the metal flake of the wiring in the upper layer is lowered by adding the gas containing fluorine.
[0047]
According to the third aspect of the present invention, the metal flakes are removed by adding a fluorine-containing gas and etching the photoresist used when forming the upper wiring by dry etching. At the same time, the metal flakes can be removed by etching. In this case, there is an advantage that the conditions for etching the upper wiring can be freely set.
[0048]
According to the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, in the single damascene wiring forming step, when exposing the upper part of the metal film embedded in the connection hole, the interlayer insulation is performed by chemical mechanical polishing of the metal film. Since the metal flakes generated on the film are removed, the metal flakes existing between the wirings can be effectively removed without excessively damaging the wirings and the interlayer insulating film in the same manner as in claim 1, and a short circuit between the wirings can be achieved. Can be prevented very effectively.
[0049]
In a fifth aspect, in the step of exposing the upper part of the metal film buried in the connection hole, Cl is added to the dry etching gas. ₂ Is added to etch both the metal flake and the interlayer insulating film, so that the metal flake can be further removed.
[0050]
According to the method of manufacturing a semiconductor device of the present invention, in the dual damascene wiring forming step, the step of removing metal flakes generated on the second interlayer insulating film by chemical mechanical polishing of the metal film is included. Therefore, the metal flakes existing between the wirings can be effectively removed without excessively damaging the wirings and the interlayer insulating film as in the first aspect, and the short circuit between the wirings can be extremely effectively prevented. it can.
[0051]
According to the seventh aspect, the step of removing the metal flakes is a step of oxidizing the metal flakes by ashing and wet-etching the oxide of the metal flakes, so that the oxide of the metal flakes can be selectively removed by washing. it can. At this time, the amount of oxidation can be controlled by adjusting the substrate temperature during ashing.
[0052]
According to claim 8, the step of removing the metal flakes is performed by annealing the metal film. ₂ Since the metal flake is oxidized by adding a gas and the oxide of the metal flake is wet-etched, the oxide of the metal flake can be selectively removed by washing. In this case, the metal flakes can be oxidized together with the annealing of the metal film.
[0053]
In the ninth aspect, since the metal film is W, the metal plug can be formed by embedding W in the connection hole.
[Brief description of the drawings]
FIGS. 1A to 1F are cross-sectional views in the order of steps showing a method for manufacturing a semiconductor device using a method for forming a W plug wiring according to a first embodiment of the present invention.
FIGS. 2A and 2B show CF in a gas used for etching an Al wiring; ₄ 5 is a graph showing a selection ratio of an etching rate of Al to W and a defective rate with respect to a change in the concentration of Al.
FIGS. 3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device using a method of forming a W plug wiring according to a second embodiment of the present invention.
FIGS. 4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device using a single damascene wiring forming method according to a third embodiment of the present invention.
FIGS. 5A to 5D are cross-sectional views illustrating a method of manufacturing a semiconductor device using a dual damascene wiring forming method according to a fourth embodiment of the present invention.
FIG. 6 is a graph showing the amount of oxidation of Cu with respect to a change in substrate temperature during ashing.
FIGS. 7A to 7D are cross-sectional views illustrating a method of manufacturing a semiconductor device using a dual damascene wiring forming method according to a fifth embodiment of the present invention.
FIG. 8 is a process sectional view showing a method for manufacturing a semiconductor device using a conventional W plug wiring forming method.
FIG. 9 is a cross-sectional view illustrating a method of manufacturing a semiconductor device using a conventional method of forming a single damascene wiring, in the order of steps.
FIG. 10 is a cross-sectional view showing a method of manufacturing a semiconductor device using a conventional dual damascene wiring forming method, in the order of steps.
[Explanation of symbols]
11 Semiconductor substrate
12 Lower layer wiring
13 Interlayer insulation film
14 Polishing marks
15 Connection hole
16 W film
17 Metal flakes
18 Upper Al Wiring Layer
19 Second interlayer insulating film
20 Cu wiring layer
21 Cu lower layer wiring
22 Silicon nitride film
23 Via hole

Claims

A step of forming an interlayer insulating film on a substrate on which a semiconductor element and a lower wiring are formed, and planarizing the same by chemical mechanical polishing; and a step of forming a connection hole to the lower wiring in the interlayer insulating film. Depositing a metal film in the connection hole and on the interlayer insulating film, removing the metal film protruding from the connection hole by chemical mechanical polishing, and forming an upper layer on the metal film embedded in the connection hole. Forming a wiring of the semiconductor device, wherein a metal flake generated on the interlayer insulating film is removed by chemical mechanical polishing of the metal film in the step of forming the wiring in the upper layer. Production method.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the removal of the metal flakes is performed by adding a gas containing fluorine when etching the upper layer wiring by dry etching.

2. The method for manufacturing a semiconductor device according to claim 1, wherein said metal flakes are removed by adding a gas containing fluorine when etching a photoresist used when forming an upper wiring by dry etching. .

A step of forming an interlayer insulating film on a substrate on which a semiconductor element and a lower wiring are formed, and planarizing the same by chemical mechanical polishing; and a step of forming a connection hole to the lower wiring in the interlayer insulating film. Depositing a metal film in the connection hole and on the interlayer insulating film, removing the metal film protruding from the connection hole by chemical mechanical polishing, the metal film embedded in the connection hole, Removing the interlayer insulating film by dry etching and exposing the interlayer insulating film upward; forming a second interlayer insulating film on the interlayer insulating film recessed by the dry etching and the metal film embedded in the connection hole; Forming a wiring groove for forming a metal film formed on the interlayer insulating film by chemical mechanical polishing of the metal film when the upper part of the metal film embedded in the connection hole is exposed. Method of manufacturing a semiconductor device and removing the flakes.

5. The method of manufacturing a semiconductor device according to claim 4, wherein in the step of exposing the upper part of the metal film embedded in the connection hole, Cl ₂ is added to a dry etching gas to etch both the metal flake and the interlayer insulating film.

Forming an interlayer insulating film and a lower wiring on the substrate on which the semiconductor element is formed; forming a second interlayer insulating film on the interlayer insulating film; forming a connection hole with the lower wiring and an upper wiring; Forming a wiring groove for forming; forming a metal film in the connection hole, on the wiring groove and on the second interlayer insulating film; removing the metal film by chemical mechanical polishing; Removing metal flakes generated on the second interlayer insulating film by chemical mechanical polishing.

7. The method of manufacturing a semiconductor device according to claim 6, wherein the step of removing the metal flake is a step of oxidizing the metal flake by ashing and wet-etching the oxide of the metal flake.

7. The semiconductor device according to claim 6, wherein the step of removing the metal flakes is a step of oxidizing the metal flakes by adding O ₂ gas to the annealing of the metal film and wet-etching the oxide of the metal flakes. Manufacturing method.

The method according to claim 1, wherein the metal film is W.