JP2004271971A - 液晶表示装置 - Google Patents

Abstract

【課題】液晶の応答速度を向上させた画素を有する、画素の開口率を向上させた液晶表示装置を提供する。
【解決手段】画素領域に区分された第１の領域と第２の領域を有し、各領域は第１と第２の電極により囲まれて領域が形成され、第１と第２の電極はそれぞれ長い第１の電極部分と短い第２の電極部分とを有し、第１の電極部分と第２の電極部分は鈍角となる関係を有して接続され、第１の電極と第２の電極部分は各領域内で互いに最も遠い辺になるように配置されていて、鈍角が第１の領域と第２の領域で異なる側に形成されている。
【選択図】 図４３

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特にその画素構成の改良に関するものである。
【０００２】
【従来の技術】
液晶表示装置の画素として、液晶を介して対向配置される一方の基板の液晶側の面に、画素電極とこの画素電極との間に電界を発生せしめる対向電極とを備えたものが知られている。
【０００３】
該画素電極と対向電極との間に基板と平行な成分を有する電界によって該液晶の光透過率を制御せしめる構成のものである。
【０００４】
そして、このような各画素において、その領域内で前記電界の方向を異ならした領域を構成し、これにより視野角に依存する画像の色づきを補償した、いわゆるマルチドメイン方式のものであって、それら各領域における液晶の挙動（液晶分子の回転）を比較的電界の強い一端側から他端にかけて伝達させる工夫がなされているものが知られている。平行に配置された画素電極と対向電極との間に生じる電界のみでは液晶分子を回転させる力が弱い場合があるからである（特許文献１参照）。
【特許文献１】
特開平９−１０５９０８号公報
【０００５】
【発明が解決しようとする課題】
しかし、このように構成された画素は、液晶の挙動を比較的電界の強い一端側から他端にかけて伝達させることから、その応答速度が遅く、その改善が望まれていた。
【０００６】
また、特許文献１に示した画素はその他端側において、一方の電極が同一幅で延在された他端部を有するものであり、該他端部と他方の電極との間に生じる電界の方向が比較的不均一となり、この部分にいわゆるドメイン領域が生じ、結果として遮光しなければならず、画素のいわゆる開口率を狭めていたという指摘がなされていた。
【０００７】
それ故、本発明は、このような事情に基づいてなされたものであり、その目的は、液晶の応答速度を向上させた画素を有する液晶表示装置を提供することにある。
【０００８】
また、本発明の他の目的は、画素の開口率を向上させた液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１０】
手段１．
本発明による液晶表示装置は、たとえば、画素領域に区分された第１の領域と第２の領域を有し、
各領域は第１と第２の電極により囲まれて領域が形成され、
第１と第２の電極はそれぞれ長い第１の電極部分と短い第２の電極部分とを有し、
第１の電極部分と第２の電極部分は鈍角となる関係を有して接続され、
前記第１の電極と第２の電極それぞれの第２の電極部分は各領域内で互いに最も遠い辺になるように配置されていて、
前記鈍角が第１の領域と第２の領域で異なる側に形成されていることを特徴とするものである。
【００１１】
手段２．
本発明による液晶表示装置は、たとえば、手段１の構成を前提とし、それぞれの前記鈍角が初期配向方向に対して異なる側に位置づけられていることを特徴とするものである。
【００１２】
手段３．
本発明による液晶表示装置は、たとえば、画素領域に区分された第１と第２の領域を有し、
各領域は第１と第２の電極を有し、
かつ、第１と第２の電極が平行に延在して主領域と第１と第２の電極が徐々に近接する補助領域を有し、
補助領域は画素領域の両端に配置され、かつ、それぞれ逆方向に徐々に近接するように配置され、
前記第１の領域と第２の領域はほぼ線対称に形成されていることを特徴とするものである。
【００１３】
手段４．
本発明による液晶表示装置は、たとえば、画素領域内に、画素電極とこの画素電極との間に電界を生じせしめる対向電極とを備え、かつ、これら画素電極と対向電極とで囲まれた少なくとも２つの区分領域を備え、
これら区分領域のそれぞれは菱形状をなし、これら区分領域ほぼ液晶初期配向方向に対して線対称となって背中合わせに形成され、
これら各区分領域は、それぞれ一方の区分領域と背中合わせになる第１辺とこの第１辺の一方向側の端部にてこの第１辺と鈍角の開きを有して交差する第２辺とが前記画素電極と対向電極のうち一方の電極によって縁取られて形成されるとともに、
前記第１辺と平行となる第３辺とこの第３辺と前記一方向側と反対側の端部にて該第３辺と鈍角の開きを有して交差する第４辺とが前記画素電極と対向電極のうち他方の電極によって縁取られて形成されていることを特徴とするものである。
【００１４】
手段５．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、各区分領域の第１辺と第３辺のそれぞれの長さは該第１辺と第３辺の距離より大きく設定されていることを特徴とする請求項４に記載の液晶表示装置。
【００１５】
手段６．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されていることを特徴とするものである。
【００１６】
手段７．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、各区分領域の第１辺を縁取る電極は各区分領域における共通の電極として構成されていることを特徴とするものである。
【００１７】
手段８．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、線対称に背中合わせに形成された各区分領域は液晶初期配向方向に沿って複数形成され、これら各区分領域の第１辺と第２辺とを縁取る電極は一体として構成され、かつ、第３辺と第４辺とを縁取る電極は一体として構成されていることを特徴とするものである。
【００１８】
手段９．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、各区分領域の第２辺は前記ドレイン信号線の映像信号線の供給側に位置づけられていることを特徴とするものである。
【００１９】
手段１０．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、各区分領域の第４辺は前記ドレイン信号線の映像信号線の供給側に位置づけられていることを特徴とするものである。
【００２０】
手段１１．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、各区分領域の第１辺および第２辺を縁取る電極は画素電極であり、第３辺および第４辺を縁取る電極は対向電極であることを特徴とするものである。
【００２１】
手段１２．
本発明による液晶表示装置は、たとえば、手段１１の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、前記対向電極は前記ドレイン信号線を絶縁膜を介して被って形成されていることを特徴とするものである。
【００２２】
手段１３．
本発明による液晶表示装置は、たとえば、手段１２の構成を前提とし、前記対向電極は透光性の導電層で構成されていることを特徴とするものである。
【００２３】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００２４】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
【００２５】
実施例１．
図１は、本発明による液晶表示装置の一実施例を示す等価回路図である。
図に示す等価回路は液晶を介して互いに対向配置される各基板のうち一方の基板の液晶側の面に形成される回路を示している。
【００２６】
同図において、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬ（ＧＬ１、ＧＬ２、……、ＧＬｎ、……）とｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬ（ＤＬ１、ＤＬ２、……、ＤＬｎ、……）とが形成されている。
【００２７】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。
【００２８】
また、ｘ方向に並設される各画素領域のそれぞれにはそれら各画素領域内に走行された共通の対向電圧信号線ＣＬ（ＣＬ１、ＣＬ２、……、ＣＬｎ、……）が形成されている。この対向電圧信号線ＣＬは各画素領域の後述する対向電極ＣＴに映像信号に対して基準となる対向電圧信号を供給するための信号線となるものである。
【００２９】
各画素領域には、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されている。
【００３０】
この画素電極ＰＸは、前記対向電極ＣＴとの間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。なお、図中液晶を介して画素電極ＰＸと対向電極ＣＴの間に生じる容量をＣｌｃで示している。
【００３１】
前記ゲート信号線ＧＬのそれぞれのたとえば図中左側の一端は走査信号駆動回路Ｖに接続されている。また、前記ドレイン信号線ＤＬのそれぞれのたとえば図中上側の一端は映像信号駆動回路Ｈｅに接続されている。
【００３２】
前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっており、この選択のタイミングに合わせて、前記各ドレイン信号線ＤＬのそれぞれには、映像信号が供給されるようになっている。
【００３３】
さらに、この実施例では、前記対向電圧信号線ＣＬのそれぞれのたとえば図中右側の一端は共通電極駆動回路に接続されている。この共通電極駆動回路は映像信号に対して基準となる基準信号を各対向電圧信号線ＣＬのうち、走査信号駆動回路によって選択された画素列の対向電極ＣＴに接続されている対向電圧信号線ＣＬに供給されるようになっている。なお、前記基準信号は、以下の説明において、対向電圧信号と称する場合がある。
【００３４】
また、図１において、画素電極ＰＸと対向電圧信号線ＣＬとの間には容量素子Ｃｓｔｇが形成されている。この容量素子Ｃｓｔｇは画素電極ＰＸに供給された映像信号を比較的長い時間の間該画素電極ＰＸに蓄積させるためである。
【００３５】
図２は前記共通電極駆動回路Ｃｍの駆動方法の概念を示す図で、図１に示した薄膜トランジスタＴＦＴ、画素電極ＰＸ、対向電極ＣＴ、容量素子Ｃｓｔｇは省略して示している。
【００３６】
同図において、走査信号駆動回路Ｖからの走査信号の供給をスイッチング回路ＳＷ１の切り替えによって行い、今、ゲート信号線ＧＬ３が選択されているとする。この際、共通電極駆動回路Ｃｍからの対向電圧信号の供給をスイッチング回路ＳＷ２の切り替えによって行い、対向電圧信号線ＣＬ３が選択されるようになる。
【００３７】
ここで、ゲート信号線ＧＬ３はｘ方向に並設された画素列の各薄膜トラジスタＴＦＴを駆動するゲート信号線であるとともに、対向電圧信号線ＣＬ３は該画素列の対向電極ＣＴに接続される対向電圧信号線であり、それ以外の画素列におけるゲート信号線ＧＬおよび対向電圧信号線ＣＬはそれぞれ走査信号駆動回路Ｖおよび共通電極駆動回路Ｃｍから電気的に切り離され、フローティング状態となっている。
【００３８】
ここで、各画素領域の集合体である液晶表示部ＡＲは図示しないシール材の内側に位置づけられ、走査信号駆動回路Ｖ、映像信号駆動回路Ｈｅ、共通電極駆動回路Ｃｍのそれぞれは該シール材の外側に位置づけられている。ここで前記シール材は一方の基板に対する他方の基板の固着、かつ液晶を封止するために形成されるものである。
【００３９】
このように構成された液晶表示装置は、走査されたゲート信号線ＧＬによって選択される画素列以外の他の画素列におけるゲート信号線ＧＬおよび対向電圧信号線ＣＬはフローティングされることになる。
【００４０】
このことから、電位が変動するドレイン信号線ＤＬとゲート信号線ＧＬおよび対向電圧信号線ＣＬとの寄生容量は理想的には０となる。ここで、理想的状態で考えると、ゲート信号線ＧＬのうち、寄生容量を構成する配線は１本となり、寄生容量Ｃｇｄは１／１０２４に劇的に低減する。また、対向電圧信号線ＣＬのうち、寄生容量を構成する配線も１本となり、寄生容量Ｃｃｄは１／１０２４に劇的に低減する。このため、寄生容量全体としては１／１０２４に劇的に低減する。
【００４１】
この場合、走査信号と対向電圧信号の双方がともにＯＦＦになることが必要となる。何故なら、仮に一方のみがＯＦＦした場合、例えば寄生容量Ｃｇｄが１／１０２４になっても寄生容量Ｃｃｄが従来通りで変化しない場合には、寄生容量全体では約１／２に低減するのみであり、両方をＯＦＦにした場合の１／１０２４とは効果に２桁の差が生じることになるからである。
【００４２】
なお、この実施例では、選択される画素列以外の他の画素列におけるゲート信号線ＧＬおよび対向電圧信号線ＣＬのいずれもフローティング状態としたものである。しかし、対向電圧信号線ＣＬのみをフローティング状態とするようにしてもよい。
【００４３】
対向電圧信号線ＣＬのみをフローティング状態とすることによって、ゲート信号線ＧＬをフローティングする場合とは異なる他の効果を奏するからである。
【００４４】
すなわち、一つの対向電圧信号線ＣＬに着目した場合、その対向電圧信号線ＣＬには各画素毎の画素電極ＰＸとの間に容量素子Ｃｓｔｇが接続され、該容量素子Ｃｓｔｇの数は多数に及んでいる。
【００４５】
このような場合において、薄膜トランジスタＴＦＴのＯＮ時に画素電極ＰＸの各電位は該薄膜トランジスタＴＦＴを介して供給される映像信号Ｄの電位により決定されることになる。該薄膜トランジスタＴＦＴのＯＮ時に画素電極ＰＸに供給される電圧をＰＸｏｎとした場合、該薄膜トランジスタＴＦＴのＯＦＦへの切り替わり時の飛び込み電圧により、画素電極ＰＸは保持期間中の電位ＰＸｏｆｆとなる。ここで、飛び込み電圧とは、画素電極ＰＸの電圧差（ＰＸｏｎ−ＰＸｏｆｆ）を示す。そして、このＰＸｏｆｆと対向電極ＣＴの電位により液晶分子を駆動する。
【００４６】
前記飛び込み電圧は、薄膜トランジスタＴＦＴの各部のサイズ、交差面積、絶縁膜の膜厚等に依存する。そして、これらの値は、製造工程中である範囲のばらつきが必ず生じるものであり、個々の全ての製品において同一の値を維持することは極めて困難となっている。このため、飛び込み電圧の値も製品毎に異なった特性を示すものとなる。
【００４７】
一方、液晶は、直流電圧の蓄積によるフリッカ、残像等を回避するため、ライン単位あるいはフレーム単位等で交流化して駆動されるのが通常である。この交流化は、対向電圧信号線ＣＬの電位に対してのものであり、すなわち長時間平均で対向電圧信号線と画素電極ＰＸの電圧差に直流電圧が生じないようにするためである。
【００４８】
従来において、対向電圧信号線ＣＬの電位は薄膜トランジスタＴＦＴのＯＦＦ期間においても外部から供給され、その電圧は予め定められた電圧であった。そしてこの電圧は、直流電圧が蓄積しないように、正極、負極のＰＸｏｆｆの中心電圧に設定するようにしていた。これがいわゆる最適Ｖｃｏｍと呼ばれる電圧である。
【００４９】
しかし、この最適Ｖｃｏｍを外部から供給する方式では、前述の個々の製品での飛び込み電圧の差によるＰＸｏｆｆのばらつきに対応することが困難となっていた。さらに、薄膜トランジスタＴＦＴの特性は使用環境等により長時間の使用で変動することがある。これは、近年のパーソナルコンピュータの製品寿命の長期化、またＴＶ用途のように１０年以上の使用が当然となってきた状況では、より一層クローズアップされるべき問題となっている。
【００５０】
そしてこの薄膜トラジスタＴＦＴの特性の変動によっても、飛び込み電圧は影響を受け、製品製作時とは飛び込み電圧が異なったものとなる。さらに、ゲート電圧を発生するドライバ、そのドライバにゲート電圧を供給する電源回路も長時間の使用による特性の変動は生じうる。これも飛び込み電圧に影響を及ぼす。
【００５１】
したがって、従来の最適Ｖｃｏｍを外部から予め定まった電圧として供給する方式では、このような長時間での変動にも対応することができないことが指摘されている。
【００５２】
これに対し、上述したように、薄膜トランジスタＴＦＴのＯＦＦ時に対応させて対向電圧信号線ＣＬをフローティングすることにより、対向電圧信号線ＣＬはライン単位のＰＸｏｆｆの中心電圧となるように、容量素子Ｃｓｔｇを介して常に自己整合的に定まるようにできる。容量素子Ｃｓｔｇにより画素電極ＰＸと対向電圧信号線ＣＬの電気的容量を顕著に増大させていることが、有効に働く。
【００５３】
このため、製品個々の飛び込み電圧のばらつきや、長時間の使用による飛込み電圧の変動などが生じても、その状況の変化に合わせて最適の電圧にＣＬが自己整合的に調整される。したがって、製品個々の個体差の影響を回避でき、また長時間使用による特性変動の影響も回避することができるという、従来の方式では成し得なかった効果が得られる。
【００５４】
実施例２．
図３（ａ）は、図２に示したスイッチング回路ＳＷ１の一実施例を示す回路図である。
【００５５】
まず、走査信号駆動回路Ｖから走査信号Ｇ１、Ｇ２、……、Ｇｎ、Ｇｎ＋１がそれぞれ供給される各ゲート信号線ＧＬ１、ＧＬ２、……、ＧＬｎ、ＧＬｎ＋１のうち、たとえばゲート信号線ＧＬｎの場合を例にとると、走査信号線駆動回路Ｖから走査信号Ｇｎを供給する信号線は、まずスイッチング素子ＳＷ１（ｎ）のゲート電極Ｇに接続されている。
【００５６】
このスイッチング素子ＳＷ１（ｎ）のたとえばドレイン電極Ｄは信号線ＶｇＯＮに接続され、ソース電極Ｓは前記ゲート信号線ＧＬｎに接続されている。
【００５７】
また、このスイッチング素子ＳＷ１（ｎ）のソース電極Ｓはスイッチング素子ＳＷ２（ｎ）のソース電極Ｓに接続されている。前記スイッチング素子ＳＷ２（ｎ）のゲート電極Ｇは走査信号線駆動回路Ｖから走査信号Ｇｎ＋１を供給する信号線に接続され、そのドレイン電極は信号線ＶｇＯＦＦに接続されている。
【００５８】
ゲート信号線ＧＬｎ以外の他のゲート信号線ＧＬのそれぞれにおいても、同様の構成となっており、前記信号線ＶｇＯＮおよび信号線ＶｇＯＦＦを共通のものとしている。
【００５９】
なお、このスイッチング素子ＳＷ１は液晶を介して対向配置される各基板の一方の基板の面に形成されたものであっても、また、走査信号駆動回路Ｖに組み込まれたものであってもよいことはいうまでもない。
【００６０】
図３（ｂ）は、上述したスイッチング素子ＳＷ１の動作を示すフロー図である。
図３（ｂ）は、その上方から、走査信号駆動回路Ｖから送出される走査信号Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、その場合における走査信号線ＧＬｎ、ＧＬｎ＋１、ＧＬｎ＋２に供給される走査信号を、さらに、この際のスイッチＳＷ１（ｎ）、スイッチＳＷ１（ｎ＋１）、スイッチＳＷ１（ｎ＋２）、スイッチＳＷ２（ｎ）、スイッチＳＷ２（ｎ＋１）、スイッチＳＷ２（ｎ＋２）、のオン・オフ状態を示している。
【００６１】
換言すれば、走査信号駆動回路Ｖから送出される走査信号Ｇｎ、Ｇｎ＋１、Ｇｎ＋２のタイミングに合わせて、スイッチＳＷ１（ｎ）、スイッチＳＷ１（ｎ＋１）、スイッチＳＷ１（ｎ＋２）、スイッチＳＷ２（ｎ）、スイッチＳＷ２（ｎ＋１）、スイッチＳＷ２（ｎ＋２）を図示に示すようにオンあるいはオフさせることにより、走査信号線ＧＬｎ、ＧＬｎ＋１、ＧＬｎ＋２には図示されるような走査信号が供給されるようになる。
【００６２】
なお、ここで示すｎはそれに１あるいは２のような数字に置き換えた場合においても同様に成立するものである。
【００６３】
同図において、走査信号Ｇｎが供給されるとスイッチＳＷ１（ｎ）がＯＮになりゲート信号線ＧＬ（ｎ）には信号線ＶｇＯＮを通してＯＮ電圧が供給される。そして、該走査信号が供給されなくなって次の走査信号Ｇｎ＋１が供給されると前記スイッチＳＷ１（ｎ）がＯＦＦになりスイッチＳＷ２（ｎ）がＯＮになる。
【００６４】
これによってゲート信号線ＧＬｎには信号線ＶｇＯＦＦを通してＯＦＦ電圧が供給される。
【００６５】
その後、走査信号Ｇｎ、Ｇｎ＋１の双方が供給されなくなってスイッチＳＷ１（ｎ）、ＳＷ２（ｎ）のいずれもがＯＦＦになり、ゲート信号線ＧＬ（ｎ）はフローティング状態ＦＴとなり、以降再び走査信号Ｇｎが供給されるまでこのフローティング状態を維持する。
【００６６】
この動作における実施例では、ＯＦＦを１ライン分書き込んだ後にフローティングに移行する場合を示したが、たとえば図３（ｃ）に示すように、２ライン分（あるいはそれ以上）の時間を設けてフローティング状態に移行するようにしても良いことはいうまでもない。薄膜トランジスタＴＦＴを十分にＯＦＦ電位にし、フローティング期間での薄膜トランジスタＴＦＴからのリークを回避できるからである。
【００６７】
このようにＯＦＦ期間を延ばすには、ゲート信号線ＧＬｎを走査信号Ｇｎ＋２によって制御されて信号線ＶｇＯＦＦから信号を供給する他のスイッチＳＷ３（ｎ）を設ければよい。
【００６８】
また、図４は、図２に示したスイッチング回路ＳＷ２の一実施例を示す回路図である。
【００６９】
まず、共通電極駆動回路Ｃｍから対向電圧信号Ｃ１、Ｃ２、……、Ｃｎ、……がそれぞれ供給される各対向電圧信号線ＣＬ１、ＣＬ２、……、ＣＬｎ、……のうち、たとえば対向電圧信号線ＣＬｎの場合を例にとると、共通電極駆動回路Ｃｍから対向電圧信号を供給する信号線は、まずスイッチング素子ＳＷ４（ｎ）のゲート電極Ｇに接続されている。
【００７０】
そして、該スイッチング素子ＳＷ４（ｎ）のドレイン電極Ｄは信号線Ｖｃに接続されているとともに、ソース電極Ｓは対向電圧信号線ＣＬｎに接続されている。
【００７１】
対向電圧信号線ＣＬｎ以外の他の対向電圧信号線ＣＬのそれぞれにおいても、同様の構成となっており、前記信号線Ｖｃを共通のものとしている。
【００７２】
なお、このスイッチング素子ＳＷ４は液晶を介して対向配置される各基板の一方の基板の面に形成されたものであっても、また、走査信号駆動回路Ｖに組み込まれたものであってもよいことはいうまでもない。
【００７３】
このような構成において、共通電極駆動回路Ｃｍからの各対向電圧信号Ｃ１、Ｃ２、……、Ｃｎ、……は、それぞれ、走査信号駆動回路Ｖからの走査信号Ｇ１、Ｇ２、……、Ｇｎ、……の供給のタイミングにほぼ一致づけられて供給され、あるゲート信号線ＧＬが担当する画素列において該ゲート信号線ＧＬに走査信号Ｇが供給される場合は該該画素列内に形成されている対向電圧信号線ＣＬに対向電圧信号Ｃが供給されるようになっている。
【００７４】
このように構成されることによって、共通電極駆動回路Ｃｍから対向電圧信号が供給されていない期間の対向電圧信号線ＣＬはフローティング状態とすることができる。
【００７５】
実施例３．
図５（ａ）は、図２に示したスイッチング回路ＳＷ１の他の実施例を示す回路図で、図３（ａ）に対応した図となっている。
【００７６】
図３（ａ）の場合と比較して異なる構成は、フローティング状態となる各ゲート信号線ＧＬは、高抵抗によってフローティング電位線ＦＧと接続され、隣接しかつフローティング状態となっている他のゲート信号線ＧＬと電気的に接続される構成となっていることにある。
【００７７】
すなわち、たとえばゲート信号線ＧＬｎの場合を例にとると、スイッチング素子ＳＷ１を介して信号線ＶｇＯＮからの信号は、スイッチング素子ＳＷ３（ｎ）およびスイッチング素子ＳＷ４（ｎ）の並列接続体に入力されるようになっている。
【００７８】
ここで、スイッチング素子ＳＷ３（ｎ）は走査信号駆動回路Ｖからの信号Ｇｎによって駆動され、スイッチング素子ＳＷ４（ｎ）は走査信号駆動回路Ｖからの信号Ｇｎ＋１によって駆動されるようになっている。
【００７９】
スイッチング素子ＳＷ３（ｎ）およびスイッチング素子ＳＷ４（ｎ）の並列接続体の出力端は前記ゲート信号線ＧＬｎに接続されているとともに、フローティング電位線ＦＧと高抵抗Ｒを介して接続されている。
【００８０】
前記ゲート信号ＧＬｎ以外の他のゲート信号線ＧＬのそれぞれにおいても、同様の構成となっており、前記フローティング電位線ＦＧを共通のものとしている。
【００８１】
このように構成した場合、各ゲート信号線ＧＬはそれぞれドレイン信号線ＤＬを同じように横切る。したがって、各ゲート信号線ＧＬによりドレイン信号線ＤＬが受ける影響は、フローティング時には各ゲート信号線ＧＬ毎にほぼ同じとみなすことができる。
【００８２】
このため、フローティング時に互いにゲート信号線ＧＬ間を高抵抗を介して電気的に接続することで、フローティングによる効果は維持でき、かつ外部ノイズ等の擾乱に対する耐性を向上させることができる。
【００８３】
図５（ｂ）は、上述したスイッチング回路ＳＷ１の動作を示すフロー図であり、図３（ｂ）に対応した図となっている。
【００８４】
図３（ｂ）は、その上方から、走査信号駆動回路Ｖから送出される走査信号Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋３、その場合における走査信号線ＧＬｎ、ＧＬｎ＋１、ＧＬｎ＋２、ＧＬｎ＋３に供給される走査信号を、さらに、この際のスイッチＳＷ１（ｎ）ないしスイッチＳＷ４（ｎ）、スイッチＳＷ１（ｎ＋１）ないしスイッチＳＷ４（ｎ＋１）、スイッチＳＷ１（ｎ＋２）ないしスイッチＳＷ４（ｎ＋２）のオン・オフ状態を示している。
【００８５】
同図において、走査信号Ｇｎの供給（ＯＮ）によりスイッチＳＷ１（ｎ）とスイッチＳＷ３（ｎ）がＯＮになり、信号線ＶｇＯＮを通してゲート信号線ＧＬｎにＯＮ電圧が供給される。そして、走査信号ＧｎがＯＦＦになり、走査信号Ｇｎ＋１が供給（ＯＮ）されると、スイッチＳＷ１（ｎ）、ＳＷ３（ｎ）がＯＦＦ，ＳＷ２（ｎ）、ＳＷ４（ｎ）がＯＮになり、信号線ＶｇＯＦＦを通してＯＦＦ電圧がゲート信号線ＧＬｎに供給される。
【００８６】
さらに、走査信号Ｇｎ、Ｇｎ＋１がＯＦＦになり、走査信号Ｇｎ＋２以降がＯＮになると、スイッチＳＷ１（ｎ）〜ＳＷ４（ｎ）はいずれもＯＦＦになり、ゲート信号線ＧＬ（ｎ）は高抵抗Ｒを経由してフローティング電位線ＦＧに接続される。これにより、大部分の時間でゲート信号線ＧＬ（ｎ）はフローティング状態となる。
【００８７】
ここで、ＧＬ（ｎ）とＦＧとの接続は、Ｇ（ｎ＋１）以前及びＧ（ｎ＋２）以降でトランジスタによって行うようにしてもよい。その際、高抵抗Ｒは介在させてもあるいはさせなくても良い。トランジスタを設けない場合は、ＯＮ時の電圧の逆流を防ぐために高抵抗Ｒは必須であるが、トランジスタ回路でＯＮ／ＯＦＦ制御する場合には該トランジスタにより制御できるからである。
【００８８】
実施例４．
図６は、本発明による液晶表示装置の他の実施例を示す平面図であり、図２に対応した図となっている。
【００８９】
この実施例は、走査信号駆動回路Ｖに近接して設けられるスイッチング回路ＳＷ１を該走査信号駆動回路ＶとともにゲートドライバＧＤとして構成し、また、共通電極駆動回路Ｃｍに近接して設けられるスイッチング回路ＳＷ２を該共通電極駆動回路ＣｍとともにコモンドライバＣＤとして構成したものである。
【００９０】
このようにした場合、映像信号駆動回路（ドレインドライバＤＤ）は通常複数の半導体装置で形成されることはいうまでもなく、前記ゲートドライバＧＤおよびコモンドライバＣＤも複数の半導体装置で形成され、それらは透明基板ＳＵＢ１に対して図７（ａ）に示すように配置されるようになる。
【００９１】
しかし、このような配置に限定されることはなく、たとえば図７（ｂ）に示すように、ゲートドライバＧＤとコモンドライバＣＤを透明基板ＳＵＢ１の一方の端辺側に近接して配置させるようにし、たとえばコモンドライバＣＤをゲートドライバＧＤの外側に位置づけるようにして配置してもよい。
【００９２】
そして、図７（ｂ）に示すようにゲートドライバＧＤとコモンドライバＣＤを配置させた場合、コモンドライバＣＤ側から延在される各対向電圧信号線ＣＬを跨ぐようにしてゲートドライバＧＤを配置させるようにしてもよい。換言すれば、各対向電圧信号線ＣＬはゲートドライバＧＤの下方を走行するように構成してもよい。
【００９３】
対向電圧信号線ＣＬとゲート信号線ＧＬは同層で形成した場合であってもそれらが短絡しないように形成できるからである。なお、この場合にあって、対向電圧信号線ＣＬとゲート信号線ＧＬを絶縁膜を介して異層に形成してもよいことはもちろんである。
【００９４】
実施例５．
図８（ａ）は、前記スイッチング回路ＳＷ１の他の実施例を示す回路で、図５（ａ）と対応した図となっている。
【００９５】
図５（ａ）の場合と比較して異なる構成は、図５（ａ）に示す回路内に各対向電圧信号線ＣＬに対向電圧信号を供給する回路を組み込ませていることにある。
【００９６】
同図において、図４に示す回路に類似する回路を後段に組み込ませ、その回路の各スイッチＳＷ５（ｎ）を駆動させる信号（ゲート信号）として走査信号駆動回路Ｖからの走査信号Ｇｎを用いていることにある。
【００９７】
すなわち、走査信号Ｇｎの供給によってＯＮされるスイッチＳＷ５を介し、信号線Ｖｃを通して対向電圧信号が対向電圧信号線ＣＬ（ｎ）に供給されるようになっている。前記対向電圧信号線ＣＬ（ｎ）以外の他の対向電圧信号線ＣＬにおいても同様の構成となっており、また信号線Ｖｃは共通となっている。
【００９８】
このように構成した回路は、その部品点数を低減でき、実装スペースの削減を図ることができるようになる。
【００９９】
図８（ａ）に示す回路は走査信号駆動回路Ｖとともに半導体装置に組み込まれて構成してもよいし、また、図８（ｂ）に示すように、透明基板ＳＵＢ１の表面に形成するようにしてもよい。この場合、前記回路内に備えられるトランジスタはたとえばポリシリコンから形成されるのが通常となる。
【０１００】
なお、図８（ｂ）において、図８（ａ）に示す回路のうち走査信号駆動回路Ｖを除く他の回路を制御回路ＣＣとして示している。
【０１０１】
図９は、上述したスイッチング回路ＳＷ１の動作を示すフロー図であり、図５（ｂ）に対応した図となっている。
【０１０２】
図５（ｂ）の場合と比較して異なる部分は、対向電圧信号線ＣＬｎないしＣＬｎ＋３のそれぞれに供給される対向電圧信号を、スイッチＳＷ５（ｎ）ないしＳＷ５（ｎ＋２）のオン・オフ状態を新たに示していることにある。
【０１０３】
実施例６．
図１０（ａ）は本発明による液晶表示装置の他の実施例を示す平面図である。この実施例では、上述したように共通電極駆動回路Ｃｍ（スイッチング回路ＳＷ２が組み込まれている）から各対向電圧信号線ＣＬ１、ＣＬ２、……、ＣＬｎ、……に対向電圧信号を走査して供給することを前提として構成されるものである。
【０１０４】
液晶表示部ＡＲの外側の領域であって、各対向電圧信号線ＣＬの他端部（共通電極駆動回路Ｃｍと反対側の他端部）にそれぞれ交差し、かつ該対向電圧信号線ＣＬと絶縁膜を介して修正用配線ＡＭＬが形成とされ、この修正用配線ＡＭＬにはたとえば共通電極駆動回路Ｃｍから補助配線ＡＳＬ（液晶表示部ＡＲの外側の領域に設けられる）を介して対向電圧信号が常時供給されるようにしている。
【０１０５】
このように構成された液晶表示装置は、たとえば図１０（ｂ）に示すように、対向電圧信号線ＣＬ１に断線ＣＵＴが生じた場合に、該対向電圧信号線ＣＬ１のうち共通電極駆動回路Ｃｍから切り離された部分の画素列において表示不良が生じることになる。
【０１０６】
このような場合において、図１０（ｃ）に示すように、共通電極駆動回路Ｃｍから切り離された対向電圧信号線ＣＬ１と修正用配線ＡＭＬとの交差部にたとえばレーザ光線を照射することによって、それらを電気的に接続させる（図中矢印Ｑに示す）。これによって、共通電極駆動回路Ｃｍから切り離された対向電圧信号線ＣＬ１には前記補助配線ＡＳＬおよび修正用配線ＡＭＬを介して対向電圧信号が常時供給されるようになる。
【０１０７】
接続を回復できた部分の共通電圧信号線ＣＬ１は、フローティング状態ではなくなり、その分ドレイン信号線ＤＬとの間の寄生容量が増大することになるが、数本程度まで修正しても依然として数百分の一の寄生容量を低減させる効果を維持させることができる。
【０１０８】
実施例７．
この実施例では、上述したようにゲート信号線ＧＬがその書き込み時以外の大部分の時間でフローティングになる構成を前提に、各ドレイン信号線ＤＬへの映像信号の極性をたとえば一ライン毎において隣接して配置されるドレイン信号線に供給される映像信号の極性と同相とすることにある。
【０１０９】
図１１は、ドレイン信号線ＤＬｎおよびドレイン信号線ＤＬｎ＋１の各極性をたとえば＋とし、次の段階におけるドレイン信号線ＤＬ１ないしＤＬｎの極性を−として映像信号を供給した場合、あるライン（ゲート信号線Ｇｎ）におけるドレイン信号線ＤＬｎとドレイン信号線ＤＬｎ＋１の間の箇所における電位の変化を示した図である。
【０１１０】
この場合、前記ゲート信号線ＧＬｎがフローティング状態とされている場合、前記箇所は前記ドレイン信号線ＤＬｎ、およびＤＬｎ＋１に供給される信号の極性に応じ追随して変動することになる。
【０１１１】
すなわち、前記ゲート信号線Ｇｎの前記箇所に対するドレイン信号線ＤＬｎ、ＤＬｎ＋１のそれぞれの電位差は最初たとえばＶａとなり、次の段階におけるドレイン信号線ＤＬｎ、ＤＬｎ＋１のそれぞれの電位差もＶａとなる。
【０１１２】
このことは、フローティングされた各ゲート信号線ＧＬと映像信号が供給されるドレイン信号線ＤＬとの間に寄生容量が発生しないことを意味し、消費電力の低減が図れる効果を奏することになる。
【０１１３】
比較のため、図１２は、ドレイン信号線ＤＬｎに＋の極性、ドレイン信号線ＤＬｎ＋１に−の極性とし、次の段階においてドレイン信号線ＤＬｎに−の極性、ドレイン信号線ＤＬｎ＋１に＋の極性となるように映像信号を供給した場合、あるライン（ゲート信号線Ｇｎ）におけるドレイン信号線ＤＬｎとドレイン信号線ＤＬｎ＋１の間の箇所における電位の変化を示した図である。
【０１１４】
この場合、前記ゲート信号線ＧＬｎがフローティング状態とされている場合、前記ドレイン信号線ＤＬｎ、およびＤＬｎ＋１との間の電圧が一方においてＶａ、他方においてＶｂというように入れ替わって変動することになる。
【０１１５】
このことは、ドレイン信号線ＤＬｎおよびドレイン信号線ＤＬｎ＋１はゲート信号線ＧＬに対して充放電する必要が生じ、消費電力の低減の妨げになってしまうことになる。
【０１１６】
上述した実施例では、隣接するドレイン信号線ＤＬの極性を同層とするのは一ライン毎にする例を示したものであるが、二ライン、三ラインのような複数ライン毎であってもよく、またフレーム毎であってもよいことはいうまでもない。同様に、ゲート信号線ＧＬとドレイン信号線ＤＬとの間に寄生容量が発生せず、消費電力の低減が図れるからである。
【０１１７】
実施例８．
この実施例では、実施例７に示した構成、すなわち、各ドレイン信号線ＤＬへの映像信号の極性をたとえば一あるいは数ライン毎において隣接して配置されるドレイン信号線に供給される映像信号の極性と同相とするとともに、対向電圧信号線ＣＬをその走査時において反転駆動させることにある。
【０１１８】
このようにすることにより、ドレイン信号線ＤＬにおける信号振幅自体を半減でき、さらに消費電力の低減を実現することができる。
【０１１９】
そして、ドレイン信号線ＤＬにおける信号の振幅を低減させることにより、走査信号Ｇの振られ幅が低減し、フローティングによる消費電力低減効果を一層向上させることができる。
【０１２０】
また、従来みられたようないわゆるコモン反転は、画面全体の対向電極ＣＴの電位を常に駆動させていたため、その負荷が極めて重く、該対向電極ＣＴの駆動回路での消費電力が大きいという課題があった。
【０１２１】
しかし、上記実施例では対向電圧信号線ＣＬもその電圧供給後にフローティングにするようにしている。すなわち駆動する対向電圧信号線ＣＬの本数を数百分の１以下に大幅に低減させるため、前記共通電極駆動回路Ｃｍでの消費電力も極わずかなものとなり、映像信号駆動回路Ｈｅの消費電力低減の効果がほぼそのまま全体の消費電力低減とすることができる。
【０１２２】
さらに、各対向電極ＣＴに大電流を給電する必要が無くなり、信頼性が向上し、部品コストも低減できる。
【０１２３】
上述したように、対向電圧信号線ＣＬは、その書き込み後にフローティングとなり、ゲート信号線ＧＬの場合と同様に映像信号Ｄの電位に応じて追随するため、隣接する映像信号線ＤＬが同層であることによりフローティングの効果が十分に発揮される。
【０１２４】
すなわち、（１）ゲートが書き込み時以外の大部分の時間でフローティングになる。（２）コモンが書き込み時以外の大部分の時間でフローティングになる。（３）隣接する映像信号線が同層で駆動される。（４）コモンがコモン反転駆動される。という各構成が合わさることにより、最大限の消費電力低減効果が実現するようになる。
【０１２５】
実施例９．
図１３は、本発明による液晶表示装置の他の実施例を示す構成図で、共通電極駆動回路Ｃｍとスイッチング回路ＳＷ２を介して各対向電圧信号線ＣＬとの接続の他の実施例を示している。
【０１２６】
図１３（ａ）は、各対向電圧信号線ＣＬをたとえば上方から２つずつ接続し、この接続部を介して対向電圧信号が順次供給されることを示し、図１３（ｂ）は、各対向電圧信号線ＣＬをたとえば上方から３つずつ接続し、この接続部を介して対向電圧信号が順次供給されることを示している。図示していないが、さらに４つずつ、それ以上の数ずつ接続してもよい。
【０１２７】
このように構成した場合、図１３（ｃ）に示すように、共通電極駆動回路ＣｍのコモンドライバＣＤの数を走査信号駆動回路ＶのゲートドライバＧＤの数よりも低減させることができる。
【０１２８】
このことから、たとえば図１４に示すように、共通電極駆動回路ＣｍのコモンドライバＣＤを走査信号駆動回路ＶのゲートドライバＧＤに並設させて配置し（図１４（ａ））、あるいは映像信号駆動回路ＨｅのドレインドライバＤＤに並設させて配置させることができる（図１４（ｂ））。このため、液晶表示パネルの省スペース化を図ることができる。
【０１２９】
実施例１０．
図１５は、本発明による液晶表示装置の他の実施例を示す説明図で、図１３（ａ）に対応した図となっている。図１５（ａ）は、走査して供給される共通電極駆動回路Ｃｍからの一の走査信号が供給される複数の対向電圧信号線ＣＬがループ状に形成されている。
【０１３０】
すなわち、対向電圧信号線ＣＬの断線に対する冗長構造となっており、ゲート信号線ＧＬと対向電圧信号線ＣＬとがたとえば短絡しても該短絡部の両側で切断することにより、該短絡の不都合を解消させることができ正常な状態に復帰させることができる。
【０１３１】
また、図１５（ｂ）は、複数の対向電圧信号ＣＬはループ状に形成されていないが、一端側において互いに接続された該複数の対向電圧信号ＣＬの他端側から同時に対向電圧信号を供給させることによって、実質的には図１５（ａ）に示した構成と同様にループ状に構成され、同様の機能をもたせるようにできる。
【０１３２】
なお、図１５に示した構成は、それぞれ隣接する各対向電圧信号線ＣＬどうしを冗長構造としたものである。しかし、図１６（ａ）、（ｂ）に示すように、たとえば一の対向電圧信号線ＣＬに対してそれより３つめの対向電圧信号線ＣＬとループ状に構成するようにしてもよいことはいうまでもない。すなわち、各ループが入れ子状に形成されていてもよい。
【０１３３】
なお、図１６（ａ）は図１５（ａ）に対応し、図１６（ｂ）は図１５（ｂ）に対応した図となっている。
【０１３４】
実施例１１．
図１７（ａ）は、本発明による液晶表示装置の画素の一実施例を示す平面図であり、また、図１７（ｂ）は、図１７（ａ）のｂ−ｂ線における断面図を示している。
【０１３５】
まず、透明基板ＳＵＢ１の液晶側の面にはたとえばポリシリコン層からなる半導体層ＬＴＰＳが形成されている。この半導体層ＬＴＰＳはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をエキシマレーザによって多結晶化したものである。
【０１３６】
この半導体層ＬＴＰＳは薄膜トランジスタＴＦＴのそれで、後述するゲート信号線ＧＬをたとえば２回横切るように迂回して形成されたパターンをなしている。
【０１３７】
そして、このように半導体層ＬＴＰＳが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳをも覆ってたとえばＳｉＯ_２あるいはＳｉＮからなる第１絶縁膜ＩＮＳが形成されている。
【０１３８】
この第１絶縁膜ＩＮＳは前記薄膜トランジスタＴＦＴのゲート絶縁膜として機能するともに、後述する容量素子Ｃｓｔｇの誘電体膜の一つとして機能するようになっている。
【０１３９】
そして、第１絶縁膜ＩＮＳの上面には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、このゲート信号線ＧＬは後述するドレイン信号線ＤＬとともに矩形状の画素領域を画するようになっている。
【０１４０】
該ゲート信号線ＧＬは前述した半導体層ＬＴＰＳを２回横切るようにして走行され、該半導体層ＬＴＰＳを横切る部分は薄膜トランジスタＴＦＴのゲート電極として機能するようになっている。
【０１４１】
また、各ゲート信号線ＧＬの間には該ゲート信号線ＧＬと並行に容量信号線ＣＮＬがたとえば該ゲート信号線ＧＬと同工程で形成されるようになっている。この容量信号線ＣＮＬは画素領域内において前記容量素子Ｃｓｔｇの一の電極を構成するようになっている。
【０１４２】
なお、このゲート信号線ＧＬの形成後は、第１絶縁膜ＩＮＳを介して不純物のイオン打ち込みをし、前記半導体層ＬＴＰＳにおいて前記ゲート信号線ＧＬの直下を除く領域を導電化させることによって、薄膜トランジスタＴＦＴのソース領域およびドレイン領域が形成されるようになっている。
【０１４３】
前記ゲート信号線ＧＬおよび容量信号線ＣＮＬをも被って前記第１絶縁膜ＩＮＳの上面には第２絶縁膜ＧＩがたとえばＳｉＯ_２あるいはＳｉＮによって形成されている。
【０１４４】
この第２絶縁膜ＧＩの表面には、ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。そして、このドレイン信号線ＤＬの一部にはその下の第２絶縁膜ＧＩおよび第１絶縁膜ＩＮＳを貫通するスルーホールＴＨ１を通して前記半導体層ＬＴＰＳに接続されている。該半導体層ＬＴＰＳのドレイン信号線ＤＬと接続された部分は薄膜トランジスタＴＦＴの一方の領域、たとえばドレイン領域となる部分である。
【０１４５】
さらに、このドレイン信号線ＤＬをも被って第２絶縁膜ＧＩの表面には第３絶縁膜ＰＡＳが形成されている。この第３絶縁膜ＰＡＳはたとえば樹脂等の有機材料からなり、前記第２絶縁膜ＧＩとともに前記薄膜トランジスタＴＦＴへの液晶の直接の接触を回避するための保護膜となっている。第３絶縁膜ＰＡＳを有機材料で構成したのは保護膜としての誘電率を低減させ、かつ表面を平坦化するためである。
【０１４６】
この第３絶縁膜ＰＡＳの表面には画素電極ＰＸが形成されている。この画素電極は、たとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成され、画素領域の大部分の領域に及んで形成されている。この画素電極ＰＸは、液晶を介して対向配置される他の透明基板の液晶側の面において画素画素領域に共通に形成された対向電極（透光性の導電層）との間で電界を発生せしめ、該液晶の光透過率を制御されるようになっている。そして、画素電極ＰＸはその一部においてその下の第３絶縁膜ＰＡＳ、第２絶縁膜ＧＩ、および第１絶縁膜ＩＮＳに貫通させて設けたスルーホールＴＨ２を通して薄膜トランジスタＴＦＴの他方の領域、たとえばソース領域に接続されている。
【０１４７】
この画素電極ＰＸは、前記容量信号線ＣＮＬと重畳する領域において形成される容量素子Ｃｓｔｇの他方の電極をも兼ねている。この場合の容量素子Ｃｓｔｇの誘電体膜は第２絶縁膜ＧＩと第３絶縁膜ＰＡＳである。
【０１４８】
ここで、前記容量信号線ＣＮＬは、前述した図２において示した対向電圧信号線ＣＬに替わるもので、該図２の説明で示したように、たとえばライン毎に電圧信号が走査されて供給されるようになり、かつそれ以外の容量信号線ＣＮＬはフローティング状態となるものである。
【０１４９】
このようにすることによって、ドレイン信号線ＤＬと容量信号線ＣＮＬとの交差部における寄生容量を大幅に低減させることができるからである。
【０１５０】
実施例１２．
図１８（ａ）は、本発明による液晶表示装置の画素の一実施例を示す平面図であり、図１８（ｂ）は、図１８（ａ）のｂ−ｂ線における断面図を、図１８（ｃ）は、図１８（ａ）のｃ−ｃ線における断面図を示している。
【０１５１】
図１７に示した構成とほぼ同様であるが、対向電極ＣＴを薄膜トランジスタＴＦＴが形成された面側に形成し、この対向電極ＣＴと画素電極ＰＸとをそれぞれ帯状のパターンとして、画素領域内において一方のドレイン信号線ＤＬ側から他方のドレイン信号線ＤＬにかけて、たとえば対向電極ＣＴ、画素電極ＰＸ、対向電極ＣＴという順で配列させている。なお、これら電極の数は特定されることがないことはもちろんである。
【０１５２】
画素電極ＰＸと対向電極ＣＴとの間に透明基板ＳＵＢ１の面とほぼ平行な成分を有する電界を発生せしめ、この電界によって液晶の光透過率を制御するようにしている。
【０１５３】
画素電極ＰＸは、開口率を向上させるためたとえばＩＴＯ等のような透光性の導電層で形成し、第３絶縁膜ＰＡＳの上面に配置させている。そして、この画素電極ＰＸはその一部においてその下の第３絶縁膜ＰＡＳ、第２絶縁膜ＧＩ、および第１絶縁膜ＩＮＳに貫通して設けたスルーホールＴＨ２を通して薄膜トランジスタＴＦＴの他方の領域、たとえばソース領域に接続されている。
【０１５４】
また、対向電極ＣＴは、図１７に示した容量信号線ＣＮＬと同様の構成で形成した対向電圧信号線ＣＬから図中ｙ方向に延在させて形成した電極であり、各ドレイン信号線ＤＬにそれぞれ隣接させて形成させている。
【０１５５】
この対向電圧信号線ＣＬは、前述した図２において示したそれであり、該図２の説明で示したように、たとえばライン毎に対向電圧信号が走査されて供給されるようになり、かつそれ以外の対向電圧信号線ＣＬはフローティング状態となるものである。
【０１５６】
ドレイン信号線ＤＬと対向電圧信号線ＣＬとの交差部における寄生容量を大幅に低減させることができるからである。
【０１５７】
なお、上述した実施例では、画素電極ＰＸを第３絶縁膜ＰＡＳの上面に形成したものである。しかし、図１８（ｄ）に示すように、第３絶縁膜ＰＡＳの下層、すなわちドレイン信号線ＤＬと同層となるように形成してもよいことはいうまでもない。同様の効果を奏することができるからである。
【０１５８】
実施例１３．
図１９（ａ）は本発明による液晶表示装置の画素の他の実施例を示す平面図で、図１８（ａ）と対応した図となっている。また、図１９（ｂ）は図１９（ａ）のｂ−ｂ線における断面図を、図１９（ｃ）は図１９（ａ）のｃ−ｃ線における断面図を示している。
【０１５９】
図１８（ａ）と比較して異なる構成は、まず、第３絶縁膜ＰＡＳの上面に形成された画素電極ＰＸと同層で対向電極ＣＴおよびこの対向電極ＣＴに接続される対向電圧信号線ＣＬが形成されていることにある。
【０１６０】
そして、対向電極ＣＴおよび対向電圧信号線ＣＬはたとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成し、画素の開口率のより向上を図っている。
【０１６１】
ここで、対向電圧信号線ＣＬは当該画素を駆動させるゲート信号線ＧＬに重畳させて構成し、その中心軸は該ゲート信号線ＧＬのそれとほぼ一致づけられているとともに、その幅は該ゲート信号線ＧＬのそれよりも大きく形成されている。また、対向電極ＣＴはドレイン信号線ＤＬに重畳させて構成し、その中心軸は該ドレイン信号線Ｄのそれとほぼ一致づけられているとともに、その幅は該ドレイン信号線ＤＬのそれよりも大きく形成されている。ドレイン信号線ＤＬあるいはゲート信号線ＧＬからの電気力線がこれら対向電圧信号線ＣＬおよび対向電極ＣＴに終端させやすくし、画素電極ＰＸに終端させないようにするためである。該電極ＰＸに至る前記電気力線はノイズの発生原因となるからである。
【０１６２】
また、第３絶縁膜ＰＡＳの上層に形成された画素電極ＰＸは該第３絶縁膜ＰＡＳに形成されたスルーホールＴＨ３を通して該第３絶縁膜ＰＡＳの下層に引き出され、この引出線ＳＴＭは画素電極ＰＸと同様に第３絶縁膜ＰＡＳの上層に形成された対向電圧信号線ＣＬの一部と重ね合わされて形成されている。この重ね合わされた部分において容量素子Ｃｓｔｇを形成せんがためである。
【０１６３】
そして、このような構成において、当該画素を駆動するゲート信号線ＧＬに重畳されて形成された対向電圧信号線ＣＬとは異なる他の隣接する対向電圧信号線ＣＬと当該画素の対向電極ＣＴは分離されて、すなわち、電気的に切断されて構成されている。すなわち、図中ｘ方向に並設される画素列に共通な対向電圧信号線ＣＬはやはり図中ｘ方向に並設される画素列に共通な他の対向電圧信号線ＣＬとは電気的に分離されて形成されるようになっている。
【０１６４】
図２に示す実施例で説明したように、各対向電圧信号線ＣＬへの対向電圧信号を各対向電圧信号線ＣＬ毎に走査して供給せんがためである。
【０１６５】
ここで、当該画素の対向電極ＣＴの機能を充分に発揮させるため、前記他の対向電圧信号線ＣＬとの分離は該他の対向電圧信号線ＣＬの近傍でなされるようになっている。
【０１６６】
上述した実施例では、第３絶縁膜ＰＡＳとしてたとえば樹脂等からなる有機材料層を用いた構成としたものである。保護膜としての誘電率の低減を図るためであることは上述したとおりである。保護膜の誘電率の低減を図ることにより、ドレイン信号線ＤＬと対向電圧信号線ＣＬの交差部の寄生容量の低減の効果を奏するからである。
【０１６７】
しかし、各対向電圧信号線ＣＬへの対向電圧信号を各対向電圧信号線ＣＬ毎に走査して供給するとともに、この際に他の対向電圧信号線ＣＬをフローティング状態とすることから、ドレイン信号線ＤＬと対向電圧信号線ＣＬの交差部の寄生容量を大幅に低減させることができる。
【０１６８】
このことから、前記第３絶縁膜ＰＡＳを設けることなく、第２絶縁膜ＧＩ（無機材料層）のみで前記保護膜を形成することができる効果を有する。これによって、有機膜の形成が不要となり、工程の簡略化とコスト低減を実現することができる。また、歩留まりの向上も図れる。
【０１６９】
さらに、上述した実施例では、図中ｘ方向に並設される画素列に共通な対向電圧信号線ＣＬをやはり図中ｘ方向に並設される画素列に共通な他の隣接する対向電圧信号線ＣＬと電気的に分離した構成を示したものである。
【０１７０】
しかし、たとえば図１５あるいは図１６に示したように、複数の対向電圧信号線ＣＬをループ状に接続させる場合、あるいはそれと同様の機能をもたせる場合に、該接続部において、該複数の対向電圧信号線ＣＬとの電気的な分離を行なわなくてもよいことはいうまでもない。
【０１７１】
実施例１４．
図２０（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図１９（ａ）に対応した図となっている。また、図２０（ｂ）は図２０（ａ）のｂ−ｂ線における断面図を、図２０（ｃ）は図２０（ａ）のｃ−ｃ線における断面図を示している。
【０１７２】
図１９（ａ）と比較して異なる構成は、まず、当該画素を駆動させるゲート信号線ＧＬ（ｎ＋１）と重畳して形成される対向電圧信号線ＣＬ（ｎ＋２）は当該画素の図中下側の画素における対向電極ＣＴと接続されており、当該画素の対向電極ＣＴとは電気的に分離されて構成されている。換言すれば、当該画素の対向電極ＣＴは当該画素の上側の画素を駆動させるゲート信号線ＧＬ（ｎ）と重畳して形成される対向電圧信号線ＣＬ（ｎ＋１）に接続されて構成されている。
【０１７３】
また、当該画素の容量素子Ｃｓｔｇは当該画素の画素電極ＰＸと当該画素の上側の画素を駆動させるゲート信号線ＧＬ（ｎ）と重畳して形成される対向電圧信号線ＣＬ（ｎ＋１）との間に形成されている。
【０１７４】
この場合、図２０（ｃ）に示すように、該容量素子Ｃｓｔｇは第３絶縁膜ＰＡＳに形成されたスルーホールＴＨ３を通して該第３絶縁膜ＰＡＳの下層に引き出された引出し線ＳＴＭと前記対向電圧信号線ＣＬ（ｎ＋１）との間に前記第３絶縁膜ＰＡＳを誘電体膜として構成されている。
【０１７５】
そして、各ゲート信号線ＧＬにおける走査（スキャン）方向は図中上側から下側へゲート信号線ＧＬ（ｎ）からゲート信号線ＧＬ（ｎ＋１）へとなされるようになっている。
【０１７６】
すなわち、当該画素のゲート信号線ＧＬ（ｎ＋１）に走査信号が供給された際（オン状態）には、それに重畳される対向電圧信号線ＣＬ（ｎ＋１）はフローティング状態になり、当該画素の対向電極ＣＴには当該画素の上側の画素を駆動するゲート信号線ＧＬ（ｎ）に重畳された対向電圧信号線ＣＬ（ｎ＋１）から対向電圧信号が供給されるようになっている。
【０１７７】
図２０（ｄ）は、上述した構成において、互いに隣接するゲート信号線ＧＬ（ｎ）、ＧＬ（ｎ＋１）、ＧＬ（ｎ＋２）、および対向電圧信号線ＣＬ（ｎ）、ＣＬ（ｎ＋１）、ＣＬ（ｎ＋２）の時間に対するオン（ＯＮ）、オフ（ＯＦＦ）、フローティング（ＦＴ）状態を示す説明図である。この図から明らかとなるように、液晶表示部ＡＲの全画素に及んで、ゲート信号線ＧＬに走査信号が供給される際（ＯＮ）にはそれに重畳された対向電圧信号線ＣＬはフローティング状態となる。
【０１７８】
このため、該ゲート信号線ＧＬと対向電圧信号線ＣＬとの間の寄生容量を大幅に低減でき書き込み率の低下を回避することができる。
【０１７９】
なお、図２０（ａ）は、図１９（ａ）の場合と異なり、ドイレン信号線ＤＬ、対向電極ＣＴ、および画素電極ＰＸのそれぞれが画素の中央にて屈曲された構成となっている。これは、液晶はその分子配列が同じ状態でも、液晶表示パネルに入射する光の入射方向によって透過光の偏光状態が変化し、入射方向に対応して光の透過率が異なってしまうことに鑑み、各電極の屈曲点を結んだ仮想の線を境にし一方の領域と他方の領域とで各電極間に作用する電界の方向を異ならしめ、これにより、視野角に依存する画像の色づきを補償するようにしたものである。このような構成は前述した各画素あるいは後述する他の画素においても適用できるものである。
【０１８０】
実施例１５．
図２１（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図２０（ａ）に対応した図となっている。また、図２１（ｂ）は図２１（ａ）のｂ−ｂ線における断面図である。
【０１８１】
図２０（ａ）の場合と比較して異なる構成は、ゲート信号線ＧＬの走査方向が異なり、図中下側の画素から上側の画素にかけてそれらが駆動されるようになっているのみである。このため、隣接するどうしのゲート信号線ＧＬ（＊）および対向電圧信号線ＣＬ（＊）の命名において該＊の部分を替えて記している。
【０１８２】
また、図２１（ｃ）は、互いに隣接するゲート信号線ＧＬ（ｎ）、ＧＬ（ｎ＋１）、ＧＬ（ｎ＋２）、および対向電圧信号線ＣＬ（ｎ）、ＣＬ（ｎ＋１）、ＣＬ（ｎ＋２）の時間に対するオン（ＯＮ）、オフ（ＯＦＦ）、フローティング（ＦＴ）状態を示す説明図である。
【０１８３】
この実施例の場合においても、当該画素を駆動するゲート信号線ＧＬ（ｎ＋１）に走査信号が供給された際（ＯＮ）に、該ゲート信号線ＧＬ（ｎ＋１）に重畳されて配置されている対向電圧信号線ＣＬ（ｎ）はフローティング状態となることから、これらゲート信号線ＧＬ（ｎ＋１）と対向電圧信号線ＣＬ（ｎ）の間の寄生容量を大幅に低減させることができる。
【０１８４】
そして、さらに、前記ゲート信号線ＧＬ（ｎ＋１）が上記のＯＮからＯＦＦとなった段階でも前記対向電圧信号線ＣＬ（ｎ）がフローティング状態とすることができる。
【０１８５】
このため、ゲート信号線ＧＬは薄膜トランジスタＴＦＴにＯＮ、及びＯＦＦを書き込む連続した２ライン分の間フローティング状態とすることができるため、該薄膜トランジスタＴＦＴのＯＦＦ特性を向上させることができるようになる。
【０１８６】
実施例１６．
図２２（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図２１（ａ）に対応した図となっている。また、図２２（ｂ）は図２２（ａ）のｂ−ｂ線における断面図である。
【０１８７】
図２１（ａ）の場合と比較して異なる構成は、当該画素を駆動させるゲート信号線ＧＬ（ｎ＋１）と隣接する他のゲート信号線ＧＬ（ｎ＋２）に近接するようにして補助配線層ＣＬＡ（ｎ＋１）がたとえばゲート信号線ＧＬの形成と同工程で形成されるようになっている。これにより該補助配線層ＣＬＡ（ｎ＋１）はゲート信号線ＧＬの材料と同一の材料で形成され、その抵抗は低い値に構成される。
【０１８８】
そして、この補助配線層ＣＬＡ（ｎ＋１）の上方には前記ゲート信号線ＧＬ（ｎ＋２）とともに重畳されて形成される対向電圧信号線ＣＬ（ｎ＋１）が配置されている。前記補助配線層ＣＬＡ（ｎ＋１）の一部は第３絶縁膜ＰＡＳおよび第２絶縁膜ＧＩを貫通するスルーホールＴＨ３を通して互いに接続されている。
【０１８９】
補助配線層ＣＬＡ（ｎ＋１）をも被って前記対向電圧信号線ＣＬ（ｎ＋１）を形成するのは、該対向電圧信号線ＣＬ（ｎ＋１）にシールド機能をもたせるためである。
【０１９０】
前記対向電圧信号線ＣＬおよびこれに一体に形成される対向電極ＣＴはたとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成されている。
【０１９１】
これらの透光性の導電層は他の金属層等と比較すると配線抵抗が増大するが、その不都合を前記補助配線層ＣＬＡによって回避している。これにより前記対向電圧信号線ＣＬへ供給する対向電圧信号の波形鈍りを低減でき、該対向電圧信号の供給側とその反対側で生じる輝度差を防止することができる。
【０１９２】
なお、本実施例は図２２（ａ）に示した構成に限定されることはなく、対向電圧信号線ＣＬと対向電極ＣＴとを一体に、かつ、その材料として透光性の導電層で形成する場合に全て適用できるものである。
【０１９３】
実施例１７．
図２３（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で図２２（ａ）に対応した図となっている。また、図２３（ｂ）、図２３（ｂ’）は図２３（ａ）のｂ−ｂ線における断面図を示している。
【０１９４】
図２２（ａ）の場合と比較して異なる部分は、補助配線層ＣＬＡとこれに重畳して配置される対向電圧信号線ＣＬとの接続を容量結合で行っていることにある。
【０１９５】
たとえば、図２３（ｂ）に示すように、補助配線層ＣＬＡと前記容量結合を行なう部分の第３絶縁膜ＰＡＳにたとえば開口（凹陥部でもよい）を設け、この開口をも被って対向電圧信号線ＣＬを形成している。該容量結合を行なう部分において補助配線層ＣＬＡと対向電圧信号線ＣＬとの間には比較的膜厚の薄い第２絶縁膜ＧＩが介在され、補助配線層ＣＬＡと対向電圧信号線ＣＬとの容量結合がなされる。
【０１９６】
また、図２３（ｂ’）は、図２３（ｂ）に示す部分の他の実施例を示す図で、同図に示すように、補助配線層ＣＬＡと対向電圧信号線ＣＬとの容量結合を行なう部分にて、第２絶縁膜ＧＩと第３絶縁膜ＰＡＳとの間にフローティングされた金属層ＦＴＭを形成するようにしてもよい。
【０１９７】
実施例１８．
図２４は、本発明による液晶表示装置の画素の他の実施例を示す平面図で図２３（ａ）に対応した図となっている。
【０１９８】
図２３（ａ）の場合と比較して異なる構成は、当該画素を駆動するゲート信号線ＧＬに近接させ、かつ画素電極ＰＸおよび対向電極ＣＴと交差するように第２の補助配線層ＣＬＡ’を設け、該ゲート信号線ＧＬに重畳されて配置される対向電圧信号線ＣＬには被われない構成としている。
【０１９９】
なお、この第２の補助配線層ＣＬＡ’はたとえば前記ゲート信号線ＧＬの形成と同時に形成されるようになっている。
【０２００】
そして、図中ｘ方向に配列された画素列に共通な前記第２の補助配線層ＣＬＡ’他の同様な画素列に共通な第２の補助配線層ＣＬＡ’とそれぞれ液晶表示領域の外側の領域で接続され、これにより電気的に同機能を果たすように構成されている。
【０２０１】
これにより、第２の補助配線層ＣＬＡ’と画素電極ＰＸの交差する領域には容量素子Ｃｓｔｇを構成することができる。そして、該第２の補助配線層ＣＬＡ’の対向電極ＣＴとの交差部を設けることにより、該第２の補助配線層ＣＬＡ’および対向電極ＣＴの電位をそれぞれ安定させることができる。
【０２０２】
実施例１９．
図２５（ａ）は、本発明による液晶表示装置の画素の一実施例を示す平面図であり、たとえば図１８（ａ）に対応した図となっている。また、図２５（ｂ）は図２５（ａ）のｂ−ｂ線における断面図を、図２５（ｃ）は図２５（ａ）のｃ−ｃ線における断面図を示している。
【０２０３】
この実施例では、画素電極ＰＸおよび対向電極ＣＴのパターンが異なり、他は図１８（ａ）に示した構成とほぼ同様である。
【０２０４】
まず、第１絶縁膜ＩＮＳの上面に対向電極ＣＴが形成され、この対向電極ＣＴは画素領域のほぼ全域に形成され、しかもｘ方向に隣接する他の画素領域における対向電極ＣＴと接続されている。換言すれば、ｘ方向に並設される各画素領域において対向電極ＣＴは連続して形成され、ｙ方向側に隣接される他の画素の対向電極ＣＴとは電気的に分離されて形成されている。
【０２０５】
該対向電極ＣＴは対向電圧信号線ＣＬの機能をも合わせ持ち、その材料は、たとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成されている。
【０２０６】
また、画素電極ＰＸは第３絶縁膜ＰＡＳの上面に形成され、各画素領域においてその周辺を除く中央の大部分の領域に形成されている。この材料もたとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成されている。
【０２０７】
そして、この画素電極ＰＸは、たとえば画素領域の中央部にて頂部を有するたとえば“くの字”状の開口が図中ｙ方向に並設されて形成されている。
【０２０８】
このように構成された画素は、画素電極ＰＸと対向電極ＣＴとの間に透明基板ＳＵＢ１の面とほぼ平行な成分を有する電界を発生させることができ、開口率を向上させることができる。
【０２０９】
また、上述した説明では、対向電極ＣＴは第１絶縁膜ＩＮＳの上面に形成したものであるが、たとえば図２５（ｃ）に示すように、透明基板ＳＵＢ１の表面に形成するようにしてもよいことはもちろんである。
【０２１０】
なお、画素電極ＰＸに形成する開口のパターンを上述のようにした理由は、画素電極ＰＸと対向電極ＣＴとの間に発生する電界の方向を異ならしめる領域を形成し、視野角に依存する画像の色づきを補償するためである。
【０２１１】
図２６（ａ）は本発明による液晶表示装置の画素の他の実施例を示す平面図で、図２５（ａ）と対応した図となっている。また、図２６（ｂ）は図２６（ａ）のｂ−ｂ線における断面図を、図２６（ｂ）は図２６（ａ）のｃ−ｃ線における断面図を示している。
【０２１２】
図２５（ａ）の場合と比較して異なる構成は、画素電極ＰＸと対向電極ＣＴにある。すなわち、画素電極ＰＸは、第２絶縁膜ＧＩの表面に形成され、当該画素領域においてその周辺を除く中央の大部分の領域に形成されている。その材料は上述した透光性の導電層で形成されている。
【０２１３】
一方、対向電極ＣＴは画素領域のほぼ全域に形成され、しかもｘ方向に隣接する他の画素領域における対向電極ＣＴと接続され、対向電圧信号線ＣＬの機能を合わせ持っている。ｙ方向に隣接する画素領域の対向電極ＣＴとは電気的に分離されていることは図２５（ａ）の場合と同様である。また、その材料として透光性の導電層で形成されていることも図２５（ａ）の場合と同様である。
【０２１４】
そして、この対向電極ＣＴの各画素領域において、その中央部にて頂部を有するたとえば“くの字”状の開口が図中ｙ方向に並設されて形成されている。
【０２１５】
このように構成した画素においても、図２５（ａ）に示した構成と同様の機能を持たせることができる。
【０２１６】
実施例２０．
図２７（ａ）は上述した共通電極駆動回路Ｃｍと各対向電圧信号線ＣＬとの接続部における他の実施例を示した回路図で、図４に対応した図となっている。
【０２１７】
図４と比較して異なる構成は、該共通電極駆動回路Ｃｍからの信号によってオンされるスイッチＳＷ５（ｎ）を介して対向電圧信号線ＣＬに供給される対向電圧信号Ｖｃは、ＯＰアンプＯＰＡから供給されるように構成されていることにある。
【０２１８】
該ＯＰアンプＯＰＡはそれに供給されるＡＣ電圧波形をいわゆるブーストし、このブーストされた信号を前記対向電圧信号Ｖｃとして用いている。このブーストは、たとえばＯＰアンプあるいはそのトランジスタで生じるオーバーシュート現象を利用するもので、回路定数を適切に設定することによって、図２７（ｂ）に示すような対向電圧信号Ｖｃを得ることができる。
【０２１９】
図２７（ｂ）において、図中左側の波形Ａは前記ＯＰアンプＯＰＡを介して得られる対向電圧信号を示し、図中右側の波形Ｂは、前記対向電圧信号が対向電圧信号線ＣＬに供給される場合の対向電圧信号を示し、その供給端から近い（ｎｅａｒ）側から遠い（ｆａｒ ａｗａｙ）側へかけて波形歪みが図のように生じることを示している。この図から明らかなように、対向電圧信号線ＣＬの供給側から遠い側において波形歪みが生じた対向電圧信号は、矩形波の形状を充分に保持できるようになっている。
【０２２０】
このように構成した場合、各対向電圧信号線ＣＬには選択的に信号を供給するため、全ての対向電圧信号線ＣＬを同時に駆動した従来方式に比べ、負荷が数百分の一へと劇的に低減することになる。このため、ＯＰアンプＯＰＡ、あるいはそのトランジスタによる単純な回路のみで、上述したような波形の補正を行なうことができる。そして、負荷の軽さにより補正の効果も十分に発揮でき、さらに、補正回路に用いる部品も、負荷が劇的に軽いことにより、電流耐性の低い安価な部品で済むようになる。また、流れる電流も理想的には数百分の一となるため、信頼性が高く長寿命化を実現できるようになる。
【０２２１】
ちなみに、図２７（ｃ）は、全ての対向電圧信号線ＣＬを同時に駆動した従来方式において、図中右側の波形Ａは対向電圧信号を示し、図中右側の波形Ｂは、前記対向電圧信号が対向電圧信号線ＣＬに供給される場合の対向電圧信号を示し、その供給端から近い（ｎｅａｒ）側から遠い（ｆａｒ ａｗａｙ）側へかけて波形歪みが図のように生じ、対向電圧信号線ＣＬの供給側から遠い側においては矩形波の形状を保持できなくなっている。
【０２２２】
実施例２１．
図２８は、本発明による液晶表示装置の他の実施例を示す構成図である。
【０２２３】
ｘ方向に並設される各画素の画素列に共通な対向電圧信号線ＣＬは、多数のドレイン信号線ＤＬが横切って介在する。たとえばＳＸＧＡでは１２８０本程度を横切ることになる。
【０２２４】
そして、理想的状態として、これら各ドレイン信号線ＤＬに完全に同一の信号が与えられている場合は、ドレイン信号線ＤＬからの対向電圧信号線ＣＬへの影響はないが、実際の状態では、ユーザーの表示する画像パターンにより、図２８（ｃ）に示すように、液晶表示部ＡＲ中たとえば領域ａ、ｂのように、領域毎に異なったパターンが表示されることになる。
【０２２５】
このため、各ドレイン信号線ＤＬは領域毎に異なった電圧が供給されることにななり、この際、各対向電圧信号線ＣＬは前記領域ａにとって最適な電圧と前記領域ｂにとって最適な電圧を有することになり、それらが異なることになる。
【０２２６】
したがって、各対向電圧信号線ＣＬに対向電圧信号を供給する書き込み時に、この実際の画像に応じた値の対向電圧信号を供給することにより、いわゆるスミアを改善することができる。
【０２２７】
図２８（ａ）は、液晶表示パネルＰＮＬのゲートドライバＧＤ、ドレインドライバＤＤ、およびコモンドライバＣＤのそれぞれに映像制御回路ＴＣＯＮから各信号を供給することによって該液晶表示パネルＰＮＬの液晶表示部ＡＲに映像を行なうようになっている。また、該映像制御回路ＴＣＯＮからＶｃ生成回路ＶｃＧＮを介して対向電圧信号Ｖｃを供給するようになっている。ここで、前記Ｖｃ生成回路ＶｃＧＮは、たとえばＤＡコンバータ等により、映像制御回路ＴＣＯＮにより算出された最適データをＶｃ電圧に変換し出力するようになっている。
【０２２８】
なお、図２８（ａ）において、映像制御回路ＴＣＯＭに入力される画像信号Ｖｓｉｇは液晶表示パネルＰＮＬの外部から供給される画像信号である。
【０２２９】
図２８（ｂ）は、上述した各回路の動作フローを示す図である。まず、映像制御回路ＴＣＯＭに画像信号Ｖｓｉｇが入力され、該映像制御回路ＴＣＯＭ内では、まず映像信号のデータを計測する（ステップ１）。そして、計測した前記データより最適なＶｃを計算するようになる（ステップ２）。
【０２３０】
この場合の映像信号のデータの計測は、
（１）加算法の例では
ＤＬｔｏｔａｌ＝Σ（ＤＬｎ）：ｎ＝１〜ｍａｘ
ＤＬｂｅｓｔ＝ＤＬｔｏｔａｌ／ＤＬ本数とし、
（２）差分法の例では
ＤＬｂｅｓｔ＝ＶＣｃｅｎｔｅｒ ＋ Σ（ＤＬｎ−ＶＣｃｅｎｔｅｒ）：ｎ＝１〜ｍａｘとし、
上記ＤＬｂｅｓｔを算出し、Ｖｃ＝ＤＬｂｅｓｔ−α とする。
【０２３１】
ここで、ＤｌｂｅｓｔはＶｃの最適値算定用の計算上のＤＬの値、Ｖｃｃｅｎｔｅｒは任意に設定された計算用のＶＣ値である。この場合、ＤＬの最大−最小の平均値あるいはそれより若干低い値に設定することが望ましい。また、αは画素への飛び込み電圧等を考慮した補正値である。
【０２３２】
この映像制御回路ＴＣＯＭからゲートドライバＧＤに信号が供給され、前記画層信号内の同期信号により次のゲート信号線ＧＬを選択するようになる（ステップ３）。
【０２３３】
この際に、映像制御回路ＴＣＯＭからドレインドライバＤＤに信号が供給され、前記映像制御回路ＴＣＯＮから転送された各ライン毎の映像信号の情報を蓄積する（ステップ４）。そして、前記同期信号により映像信号を出力する（ステップ５）。
【０２３４】
また、この際に、前記映像制御回路ＴＣＯＮからＶｃ生成回路ＶｃＧＮに信号が供給され、該信号に基づきＶｃデータを生成し（ステップ６）、このデータから最適なＶｃの値に変更する（ステップ７）。
【０２３５】
また、この際に、前記映像制御回路ＴＣＯＭからコモンドライバＣＤに信号が供給され、前記画像信号Ｖｓｉｇ内の同期信号により次の対向電圧信号線ＣＬを選択するようになる（ステップ８）。
【０２３６】
なお、この実施例においても、少なくとも各対向電圧信号線ＣＬにおいて走査された対向電圧信号が供給されていない際の対向電圧信号線ＣＬをフローティング状態とするものであるが、このようにフローティングしない場合においても適用できることはいうまでもない。
【０２３７】
実施例２２．
図２９（ａ）は、本発明による液晶表示装置の他の実施例を示す平面図である。同図は、ゲート信号線ＧＬ、対向電圧信号線ＣＬ、及びドレイン信号線ＤＬ（図示せず）が形成された透明基板ＳＵＢ１上に配置されたゲートドライバＧＤ、コモンドライバＣＤ、及びドレインドライバＤＤを示した図となっている。
【０２３８】
そして、このうちゲートドライバＧＤとコモンドライバＣＤはそれぞれ透明基板ＳＵＢ１の一辺側に並列させ、これにより、液晶表示パネルＰＮＬのいわゆる額縁の幅を狭める効果を奏したものとしている。
【０２３９】
ゲートドライバＧＤとコモンドライバＣＤは交互に配列され、この実施例ではゲートドライバＧＤの数よりもコモンドライバＣＤの数を多くして配置させている。ゲートドライバＧＤとコモンドライバＣＤはそれぞれ駆動電圧が異なり、同図に示すように別チップの構成では該チップ内の構成を異なるように構成できる。したがって、それぞれに適した端子数単位でチップを形成することで各ドライバの数を削減でき、省スペース化とコスト低減を図ることができる。
【０２４０】
また、図２９（ｂ）は、本発明による液晶表示装置の他の実施例を示す平面図であり、図２９（ａ）と対応した図となっている。
【０２４１】
図２９（ａ）の場合と比較して異なる構成は、ゲートドライバＧＤの数よりもコモンドライバＣＤの数を少なくして配置させている。コモンドライバＣＤは、それからの対向電圧信号の振幅がゲートドライバＧＤからの走査信号のそれよりも小さいため、耐圧を小さく構成できる。これにより、コモンドライバＣＤの方が一チップ当りの出力を大きくすることができる。そこで、コモンドライバＣＤのチップ数をゲートドライバＧＤのそれより減らすことによって上記効果を図ることができる。
【０２４２】
この場合、走査によって対向電圧信号Ｃを供給する対向電圧信号線ＣＬを複数本ごとにすることによって、容易にコモンドライバＣＤのチップ数を減らすことができるようになる。
【０２４３】
なお、この実施例では、ゲートドライバＧＤおよびコモンドライバＣＤの近傍において、ゲート信号線ＧＬと対向電圧信号線ＣＬと交差させる部分が生じることは免れないことから、構成的には、ゲート信号線ＧＬと対向電圧信号線ＣＬをそれぞれ絶縁膜を介した異層構造とする必要が生じる。このことから、ゲート信号線ＧＬと対向電圧信号線ＣＬの配置は、たとえば図２０、図２５、あるいは図２６に示したようにすることが望ましい。
【０２４４】
実施例２３．
図３０（ａ）は、実施例２２で示したように、透明基板ＳＵＢ１の一辺側にゲートドライバＧＤとコモンドライバＣＤとを交互に配置させた場合における他の実施例を示す平面図である。図３０（ａ）ではゲートドライバＧＤの数がコモンドライバＣＤのそれよりも多く配置されている。
【０２４５】
このようにした場合、透明基板ＳＵＢ１上で信号を伝達するデータ転送方式を容易に実現できるようになる。すなわち、映像制御回路ＴＣＯＮから同一のスタートパルスが該映像制御回路ＴＣＯＮに電気的に近接して配置されるゲートドライバＧＤとコモンドライバＣＤに出力され、該ゲートドライバＧＤからはそれが担当する各ゲート信号線ＧＬに走査信号を順次走査して出力され、また、その際に、該コモンドライバＣＤからはそれが担当する各対向電圧信号線ＣＬに対向電圧信号を順次走査して出力される。
【０２４６】
そして、前記ゲートドライバＧＤによる各ゲート信号線ＧＬへの走査信号の順次供給および前記コモンドライバＣＤによる各対向電圧信号線ＣＬへの対向電圧信号の順次供給が終了した段階で、これらゲートドライバＧＤおよびコモンドライバＣＤのそれぞれから、該ゲートドライバＧＤに近接して配置される他のゲートドライバＧＤおよび該コモンドライバＣＤに近接して配置される他のコモンドライバＣＤへそれぞれ同一のスタートパルスが出力される。
【０２４７】
すなわち、１チップの出力が完了すると、次のチップに出力信号の送出を指示し、さらに次のラインに出力が引き継がれることになる。
【０２４８】
この場合、各ゲートドライバＧＤからの走査信号はゲート信号線ＧＬを１本毎に出力されるのに対し、各コモンドライバＣＤからの対向電圧信号Ｃは対向電圧信号線ＣＬを複数本ごとに出力されるようになっている。
【０２４９】
このことから、図３０（ａ）に示したように、映像制御回路ＴＣＯＮからのスタートパルスは、ゲートドライバＧＤおよびコモンドライバＣＤのそれぞれに別々に入力されるように配線することが望ましい。
【０２５０】
このように、コモンドライバＣＤからの走査信号の出力は複数の対向電圧信号線ＤＬ毎になるため、コモンドライバＣＤの出力の切り替えがゲートドライバＧＤの出力の設定されたｎ本毎になるように、該コモンドライバＣＤはチップ内での切り替えタイミングとなる一定時間をｎ倍化するよう設定することが望ましい。
【０２５１】
図３０（ｂ）は透明基板ＳＵＢ１に搭載されたゲートドライバＧＤの側面図を、また図３０（ｃ）はコモンドライバＣＤの側面図を示しており、たとえばそれらのチップにモード切り替え端子ＭＪＴを設け、これらのモード切り替え端子ＭＪＴを透明基板ＳＵＢ１面に形成した短絡配線ＳＣＬによって短絡個所を代えることでｎ倍化のｎの変更等を容易に対応することができる。
【０２５２】
たとえば、図３０（ｂ）のゲートドライバＧＤではモード切り換え端子ＭＪＴ間が開放のためｎ倍化しないが、図３０（ｃ）のコモンドライバＣＤではモード切り換え端子ＭＪＴ間を短絡し、ｎ本ごとに切り換るように設定される。ｎの値は短絡箇所にｎの数に合わせて予め複数設けることで容易に対応できる。
【０２５３】
図３０（ｄ）は、他の実施例を示す平面図で、図３０（ａ）に対応した図となっている。図３０（ｄ）では、ゲートドライバＧＤとコモンドライバＣＤにおけるそれぞれのドライバ間配線を該ドライバに対し互いに逆側に設けることで、配線の交差を防止できることを示している。ドライバ間のスタートパルスの伝送タイミングはコモンドライバＣＤの対向電圧信号Ｃの供給が複数本の対向電圧信号線ＣＬを単位としていることにより走査信号Ｇおよび対向電圧信号Ｃの供給がずれ、配線の交差部があった場合にそれらの干渉により誤動作の懸念が生じる。
【０２５４】
したがって、図３０（ｄ）に示す実施例のように、配線を互いに交差しない配置とさせることで、安定した動作を実現させることができる。
【０２５５】
また、この実施例では、上記各ドライバはチップ（半導体チップ）を例に挙げて示したものである。しかし、いわゆるテープキャリア方式で構成されたドライバＴＣＰであってもよく、この場合にあっても、上述したモード判定を透明基板ＳＵＢ１上の短絡配線ＳＣＬの有無により判定できるようにできる。
【０２５６】
ここで、テープキャリア方式で構成されたドライバＴＣＰとは、図３１（ａ）に示すように、フレキシブル基板ＦＢに半導体チップＣＨが搭載され、この半導体チップＣＨの各入力端子および各出力端子は該フレキシブル基板ＦＢの表面に形成された入力配線および出力配線を介してそれぞれ各対向辺に引き出されて構成されている。そして、このうち出力配線の端部（端子）は透明基板ＳＵＢ１の表面端辺にまで引き出されたたとえばゲート信号線ＧＬあるいは対向電圧信号線ＣＬと電気的に接続されるようになっている。
【０２５７】
この場合、半導体チップＣＨのモード判定端子のそれぞれからフレキシブル基板ＦＢ上に配線ＭＩＬを延在させて構成し、図３１（ｂ）に示すように、これら配線ＫＩＬは透明基板ＳＵＢ１上に形成した短絡配線ＳＣＬ上に位置付けられるようにすればよい。
【０２５８】
また、このような場合に限定されることはなく、図３１（ｃ）および（ｄ）に示すように、該ドライバＴＣＰをゲートドライバＧＤ用、コモンドライバＣＤ用として別に構成する場合は、該ドライバＴＣＰ上に判定用の短絡配線ＳＣＬを設けるようにしても良いことはいうまでもない。ドライバＴＣＰの変更のみで対応でき、ドライバチップ自体を共通に用いることができるからである。
【０２５９】
実施例２４．
図３２（ａ）は、実施例２３に示したと同様、透明基板ＳＵＢ１の一辺側にゲートドライバＧＤとコモンドライバＣＤとを交互に配置させた場合における他の実施例を示す平面図である。図３２（ａ）においてもゲートドライバＧＤの数がコモンドライバＣＤのそれよりも多く配置されている。
【０２６０】
図３２（ａ）に示すように、映像制御回路ＴＣＯＮからの信号は、まず、該映像制御回路ＴＣＯＮに近接するゲートドライバＧＤに供給され、さらに該ゲートドライバＧＤに近接するコモンドライバＣＤに供給されるようになっている。
【０２６１】
この場合、該コモンドライバＣＤへの信号供給は前記ゲートドライバＧＤの搭載領域を走行する透明基板ＳＵＢ１上の配線層によってなされるようになっている。
【０２６２】
また、前記ゲートドライバＧＤから次に配置される他のゲートドライバＧＤへの信号供給はそれらの間に配置されるコモンドライバＣＤの搭載領域を走行する透明基板ＳＵＢ１上の配線層によってなされるようになっている。
【０２６３】
以下、これらが繰り返されることによって、前記各配線層は交差させる必要なく、データ転送を実現させることができる。そして、データ転送のための配線層は並設された各ドライバの両脇にはみ出させないようにするため、いわゆる液晶表示パネルの額縁に占める面積を縮小させることができる。
【０２６４】
なお、図３２（ｂ）は、図３２（ａ）のゲートドライバＧＤとコモンドライバＣＤとの前記配線層との接続関係を具体的に示したもので、図中、ＯＴＧは出力端子群、ＩＴＧは入力端子群、ＳＩは信号入力、ＳＯは信号出力を示している。
【０２６５】
図３２（ｃ）は、さらに他の実施例を示す平面図で、図３２（ｂ）に対応した図となっている。
【０２６６】
図３２（ｂ）の場合と比較して異なる構成は、たとえばコモンドライバＣＤの領域を走行して該コモンドライバＣＤの両脇に配置される各ゲートドライバＧＤを接続させる配線層を該コモンドライバＣＤのチップ内に設けるようにしていることにある。すなわち、該コモンドライバＣＤ内に形成される配線層（図中点線で示す）はその両端に信号入力ＳＩおよび信号出力ＳＯの各端子を備えている。
【０２６７】
ゲートドライバＧＤの場合も該コモンドライバＣＤと同様の構成が採用されている。
【０２６８】
この場合、図３２（ｂ）に示すように、各半導体チップにモード選択端子ＭＳＴを設け、透明基板ＳＵＢ１面に設けた短絡配線ＳＣＬとの接続／非接続判定によりチップの動作を切り替えても良い。
【０２６９】
図３２（ｄ）、（ｅ）は、それぞれ、前記短絡配線ＳＣＬの接続／非接続判定によってゲートドライバＧＤとしておよびコモンドライバＧＤとして用いていることを示している。
【０２７０】
このようにすることにより、ゲートドライバＧＤおよびコモンドライバＧＤを同一の構成とすることができ、それらをゲートドライバＧＤあるいはコモンドライバＧＤとして使用することができる。したがって、部品種類の削減、組み立ての容易化を実現することができる。
【０２７１】
なお、図３２（ｆ）は、コモンドライバＣＤの数をゲートドライバＧＤのそれよりも少なくするように構成するため、ゲート信号線ＧＬとほぼ同数の対向電圧信号線ＣＬをたとえばその上方から２本づつ接続させ、これら互いに接続された対向電圧信号線にそれぞれ対向電圧信号を順次走査して供給する例を示したものである。
【０２７２】
実施例２５．
図３３（ａ）は、実施例２４等と同様、透明基板ＳＵＢ１の一辺側にゲートドライバＧＤとコモンドライバＣＤとを交互に配置させた場合において、少なくとも一対の隣接して配置されるゲートドライバＧＤとコモンドライバＣＤを一つの半導体チップに組み込んで形成した場合を示す平面図である。
【０２７３】
すなわち、該半導体チップＣＨの図中右側においてゲート信号線ＧＬおよび対向電圧信号線ＣＬが配置される場合、該半導体チップＣＨの図中右側の辺にはその辺に沿ってゲート出力端子ＧＴＯが配列され、図中左側の辺にはその辺に沿ってコモン出力端子ＣＴＯが配列されている。
【０２７４】
そして、各コモン出力端子ＣＴＯのそれぞれは隣接して配置されるゲート出力端子ＧＴＯの間に配置され、これにより、該ゲート出力端子ＧＴＯが妨害となることなく該コモン出力端子ＣＴＯへ対向電圧信号ＣＬを延在させて形成することができるようになっている。
【０２７５】
また、前記ゲート出力端子ＧＴＯおよびコモン出力端子ＣＴＯが並設された辺以外の他の辺のそれぞれにはそれに近接して電源端子ＶＶが形成され、該辺の一方には信号入力端子ＳＩが他方には信号出力端子ＳＯが形成されている。
【０２７６】
また、このように構成された半導体チップＣＨは、図３３（ｂ）に示すように、ゲート出力端子ＧＴＯ群とコモン出力端子ＣＴＯ群の間をそれらと並行に走行するグランド線ＧＮＤＬが形成され、このグランド線ＧＮＤＬをほぼ境にして、図中左側のＣ回路側ＣＣＳには共通電極駆動回路Ｃｍが形成され、図中右側のＧ回路側ＧＣＳには走査信号駆動回路Ｖが形成されるようになっている。
【０２７７】
さらに、このように構成された半導体チップＣＨは、図３３（ｃ）に示すように、ゲート出力端子ＧＴＯ群とコモン出力端子ＣＴＯ群の方向と直交する方向へ３区分に分け、その真中の領域ＬＲをロジック領域、図中左側の領域ＣＳＲをコモンスイッチ領域、図中右側の領域ＧＳＲをゲートスイッチ領域として、それぞれ回路を組み込んでいる。
【０２７８】
ここで、半導体チップＣＨにおいて上述した各構成を全て備えている必要はなく、次に述べる構成が少なくとも１つ備えられていればよい。
【０２７９】
まず、最初に、ゲート出力端子ＧＴＯとコモン出力端子ＣＴＯを対向する辺にそれぞれ設ける。チップ内部で共通電極駆動回路Ｃｍと走査信号線駆動回路Ｖを分離して形成でき、それらの干渉を防止できるからである。
【０２８０】
次に、電源端子ＶＶをコモン出力端子ＣＴＯの側に設ける。走査信号Ｇと対向電圧信号Ｃは出力される電圧が異なっており、対向電圧信号Ｃの方がそのＯＮ時の電圧が低い分だけ電源ノイズの影響を受けにくいからである。
【０２８１】
次に、コモン出力端子ＣＯＴが液晶表示部ＡＲから遠い側に配列されている。コモン電位が外側に配置されることになり、外部ノイズによるシールド効果が得られるからである。
【０２８２】
次に、半導体チップＣＨ内で、共通電極駆動回路Ｃｍと走査信号駆動回路Ｖとの間にグランド線ＧＮＤＬが延在する。各回路の互いの干渉を防止できるからである。
【０２８３】
さらに、半導体チップＣＨ内でロジック回路を中央に配置し、その一方の側にゲートスイッチ回路、他方の側にコモンスイッチ回路を配置する。駆動電圧が走査信号駆動回路Ｖ、共通電極駆動回路Ｃｍで共通のロジック部をまとめて配置し、駆動電圧が異なるスイッチ部を走査信号駆動回路Ｖ、共通電極駆動回路Ｃｍのそれぞれで分けることができ、回路規模の縮小と低消費電力化、さらに干渉の防止を実現できるからである。この場合において、最大電圧が、ゲートスイッチ領域＞コモンスイッチ領域＞ロジック領域の関係とすることができる。
【０２８４】
図３３（ｄ）は他の実施例を示す平面図で、図３３（ａ）に対応した図となっている。図３３（ａ）の場合と比較して異なる構成は、複数の対向電圧信号線ＣＬの共通接続は、半導体チップＣＨのコモン出力端子ＣＯＴの端子面積を大きくし、このコモン出力端子ＣＯＴのフェースダウンによってなされるように構成されていることにある。これにより、半導体チップＣＨ内において共通電極駆動回路Ｃｍの回路規模を低減させることができる。
【０２８５】
また、図３３（ｅ）は他の実施例を示す平面図で、図３３（ａ）に対応した図となっている。図３３（ａ）の場合と比較して異なる構成は、半導体チップの各コモン出力端子ＣＯＴから一本の配線が分岐しその後複数の対向電圧信号線ＣＬに接続された構成にある。
【０２８６】
このようにした場合、各コモン出力端子ＣＯＴでの接続面積が増大可能であり、接続抵抗が低減できる。また、各コモン出力端子のサイズを連続して作る場合と比較して小型化できる。これにより、半導体チップＣＨの接続部の製造が容易になるという効果を奏する。
【０２８７】
また、図３３（ｆ）は他の実施例を示す平面図で、図３３（ａ）に対応した図となっている。図３３（ａ）の場合と比較して異なる構成は、半導体チップＣＨの各コモン出力端子ＣＯＴはそれぞれ対向電圧信号線ＣＬに接続され、かつ、隣接する複数のコモン出力端子ＣＯＴがチップ内部で接続されていることにある。
【０２８８】
このように構成した場合、共通電極駆動回路Ｃｍの規模の低減が図れる。また、コモン出力端子ＣＯＴをゲート出力端子ＧＯＴと同様のピッチで構成できるため、たとえば異方性導電膜を介して該半導体チップＣＨと透明基板ＳＵＢ１上の端子の接続時に生じる端子相互の高さの不均一を防止できる。これにより、接続安定性が向上し、接続抵抗低減と信頼性向上ができる。さらに、直行率（接続不良により再生作業を行うことなく、１回で接続できる割合）が向上しコストの低減を実現させることができる。
【０２８９】
実施例２６．
本発明による液晶表示装置は、上述した各実施例で説明してきたように、ゲート信号線ＧＬおよび対向電圧信号線ＣＬがいずれも大部分の時間でフローティング状態となるものである。このことは、該時間の間ではそれに相当する半導体チップＣＨは遊んでいる状態にあり、時間当りの半導体チップの利用効率の悪いものとなることを意味する。
【０２９０】
それ故、この実施例では、半導体チップＣＨの１つの出力端子から走査信号Ｇと対向電圧信号Ｃの双方を時間差を設けて出力し、その信号の出力先を切り替えることにより、半導体チップの数の削減を図ることにある。
【０２９１】
このようにすることにより、たとえば走査信号Ｇと対向電圧信号Ｃを半導体チップＣＨの１端子から出力することで、該半導体チップの数を半減させることができるようになる。また、共通電極駆動回路Ｃｍと走査信号駆動回路Ｖを共有する構成とできるので、専用の共通電極駆動回路Ｃｍ、専用の走査信号駆動回路Ｖの回路を別個に設ける場合より半導体チップの占める面積を削減でき、さらにチップコストの削減を実現できる。
【０２９２】
上述のように半導体チップＣＨの同一の出力端子からゲート信号線ＧＬおよび対向電圧信号線ＣＬの双方にそれぞれ時間差をもたせて出力を供給する場合、各画素に信号を書き込む際にはゲート信号線ＧＬおよび対向電圧信号線ＣＬにそれぞれ同時に信号が供給される必要が生じる。
【０２９３】
同一の出力端子に同時に異なる値を出力することはできないため、平面的に異なる端子にそれぞれ異なる電位を有する走査信号Ｇと対向電圧信号Ｃを出力し、それら各信号を配線を交差させる工夫を採ることにより本来のゲート信号線ＧＬおよび対向電圧信号線ＣＬに供給することを要する。
【０２９４】
このとき、図３４（ａ）に示すように、同一の出力端子から先にゲート信号Ｇ−ＯＮを出力する場合には、２ライン分以上離れた出力から対向電圧信号Ｃ−ＯＮを供給する。走査信号Ｇ‐ＯＮの次に信号Ｇ‐ＯＦＦを供給する必要があり、対向電圧信号Ｃ−ＯＮの供給はそれ以降となるからである。
【０２９５】
この場合、図３４（ｂ）に示すように、ゲート信号Ｇ−ＯＮを出力した後、対向電圧信号Ｃ−ＯＮを供給するまで、３ライン以上とし、ゲート信号Ｇ−ＯＦＦとの間にフローティング状態の期間を設けても良い。ゲート信号Ｇと対向電圧信号Ｃの切り替えに要する時間を十分確保するためである。
【０２９６】
さらに、図３４（ｃ）に示すように、先に対向電圧信号Ｃ−ＯＮを供給し、次にゲート信号ＧのＯＮ、ＯＦＦを順次出力するようにしてもよく、このようにした場合、対向電圧信号Ｃからゲート信号Ｇの供給までの期間は１ライン以上離れていればよい。この場合、フローティング状態から一度対向電圧信号Ｃ−ＯＮをその電位状態に持ち上げ、その後ゲート信号Ｇ−ＯＮを供給するため、該ゲート信号Ｇ−ＯＮを見かけ上プリチャージすることになる。このため、該ゲート信号Ｇ−ＯＮの立ち上がりが急峻となり、書き込み特性の一層の向上が図れる。また配線交差数が低減するため、歩留まりの向上が実現する。なお、フローティング状態は外部からフローティング電位を高抵抗経由で供給してもよい。
【０２９７】
図３５は、上述したように、共通電極駆動回路Ｃｍと走査信号駆動回路Ｖを共有する回路の一実施例を模式的に示した説明図で、図３４（ａ）に示した信号を出力させるようになっている。
【０２９８】
まず、図３５（ａ）に示すように、図中右側に信号供給端子を有し、それらの各端子には、図中上側から、順次、Ｇ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ（対向電圧）信号、Ｇ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号、Ｇ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号、……、ＣＯＭ信号が入力されるようになっている。これらの各信号は常時供給されるようになっている。そして、たとえばＧ−ＯＮ信号が供給される端子に対し同じＧ−ＯＮ信号が供給される他の端子において、同様な信号が供給されるようになっており、他のＧ−ＯＦＦ信号等も同様となっている。
【０２９９】
また、順次Ｇ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号が供給され互いに隣接して配置される各端子は、それぞれ、上記各信号を全く受け入れないか、あるいは該各信号のうちそのいずれか一つを受け入れるたとえば走査スイッチ等を介して各端子Ｘに接続されるようになっている。たとえば、図３５（ａ）の場合、図中端子Ｘ（ｎ−２）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続され、端子Ｘ（ｎ−１）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続されている。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになっている。
【０３００】
さらに、前記各端子Ｘには、それぞれ、たとえば走査スイッチＳＳｂを介してゲート信号線ＧＬおよび対向電圧信号線ＣＬのうち、それらに該端子Ｘからの信号を全く受け入れないか、あるいは一方の特定された信号線のみに受け入れるように構成されている。たとえば、図３５（ａ）の場合、図中端子Ｘ（ｎ−２）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ）に供給され、端子Ｘ（ｎ−１）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ−１）に供給され、端子Ｘ（ｎ）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ）に供給されるようになっている。
【０３０１】
このことから、ｎライン目のゲート信号線ＧＬ（ｎ）、対向電圧信号線ＣＬ（ｎ）には、それぞれＧ−ＯＮ信号、ＣＯＭ信号が供給されるとともに、それより一つ手前の（ｎ−１）ライン目のゲート信号線ＧＬ（ｎ−１）にはＧ−ＯＦＦ信号が供給されることになる。
【０３０２】
つぎの段階では、図３５（ｂ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ−１）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続され、端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３０３】
また、図３５（ｂ）の場合、図中端子Ｘ（ｎ−１）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ＋１）に供給され、端子Ｘ（ｎ）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ）に供給され、端子Ｘ（ｎ＋１）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋１）に供給されるようになる。
【０３０４】
このことから、ｎライン目のゲート信号線ＧＬ（ｎ）にはＧ−ＯＦＦ信号が供給され、対向電圧信号線ＣＬ（ｎ）はフローティング状態となる。一方、次の（ｎ＋１）ライン目のゲート信号線ＧＬ（ｎ＋１）、対向電圧信号線ＣＬ（ｎ＋１）には、それぞれＧ−ＯＮ信号、ＣＯＭ信号が供給されるようになる。
【０３０５】
つぎの段階でも、図３５（ｃ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続され、端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋２）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３０６】
また、図３５（ｃ）の場合、図中端子Ｘ（ｎ）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ＋２）に供給され、端子Ｘ（ｎ＋１）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋１）に供給され、端子Ｘ（ｎ＋２）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋２）に供給されるようになる。
【０３０７】
このことから、（ｎ＋１）ライン目のゲート信号線ＧＬ（ｎ＋１）にはＧ−ＯＦＦ信号が供給され、対向電圧信号線ＣＬ（ｎ＋１）はフローティング状態となる。一方、次の（ｎ＋２）ライン目のゲート信号線ＧＬ（ｎ＋２）、対向電圧信号線ＣＬ（ｎ＋２）には、それぞれＧ−ＯＮ信号、ＣＯＭ信号が供給されるようになる。
【０３０８】
つぎの段階でも、図３５（ｄ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続され、端子Ｘ（ｎ＋２）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋３）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３０９】
また、図３５（ｄ）の場合、図中端子Ｘ（ｎ＋１）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ＋３）に供給され、端子Ｘ（ｎ＋２）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋２）に供給され、端子Ｘ（ｎ＋３）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋３）に供給されるようになる。
【０３１０】
このことから、（ｎ＋２）ライン目のゲート信号線ＧＬ（ｎ＋２）にはＧ−ＯＦＦ信号が供給され、対向電圧信号線ＣＬ（ｎ＋２）はフローティング状態となる。一方、次の（ｎ＋３）ライン目のゲート信号線ＧＬ（ｎ＋３）、対向電圧信号線ＣＬ（ｎ＋３）には、それぞれＧ−ＯＮ信号、ＣＯＭ信号が供給されるようになる。
【０３１１】
そして、これが順次繰り返され、最下位のラインから最上位のラインに以降する場合においても、上述した関係を維持しながら前記走査スイッチＳＳａおよびＳＳｂはシフトされる。
【０３１２】
図３６は、上述したように、共通電極駆動回路Ｃｍと走査信号駆動回路Ｖを共有する回路の他の実施例を模式的に示した説明図で、図３４（ｃ）に示した信号を出力させるようになっている。
【０３１３】
図３６は図３５と対応した図となっており、図３５の場合と比較して異なる構成は、走査スイッチＳＳａ、ＳＳｂにおいて端子Ｘに対する入力側および出力側の接続関係が相違しているのみである。
【０３１４】
図３５（ａ）に示すように、図中端子Ｘ（ｎ−２）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、端子Ｘ（ｎ−１）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続されている。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになっている。
【０３１５】
さらに、図３６（ａ）の場合、図中端子Ｘ（ｎ−２）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ−２）に供給され、端子Ｘ（ｎ−１）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ−１）に供給され、端子Ｘ（ｎ）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線（ｎ−１）に供給されるようになっている。
【０３１６】
この段階で、ｎライン目のゲート信号線ＧＬ（ｎ）、対向電圧信号線ＣＬ（ｎ）は、それぞれフローティング状態となっており、それより一つ手前の（ｎ−１）ライン目のゲート信号線ＧＬ（ｎ−１）にはＧ−ＯＮ信号が供給され、対向電圧信号線ＣＬ（ｎ−１）にはＣＯＭ信号が供給されることになる。
【０３１７】
つぎの段階では、図３６（ｂ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ−１）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３１８】
また、図３６（ｂ）の場合、図中端子Ｘ（ｎ−１）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ−１）に供給され、端子Ｘ（ｎ）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ）に供給され、端子Ｘ（ｎ＋１）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ）に供給されるようになる。
【０３１９】
このことから、ｎライン目のゲート信号線ＧＬ（ｎ）にはＧ−ＯＮ信号が供給され、対向電圧信号線ＣＬ（ｎ）にはＣＯＭ信号が供給される。
【０３２０】
つぎの段階でも、図３６（ｃ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋２）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３２１】
また、図３６（ｃ）の場合、図中端子Ｘ（ｎ）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線（ｎ）に供給され、端子Ｘ（ｎ＋１）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋１）に供給され、端子Ｘ（ｎ＋２）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ＋１）に供給されるようになる。
【０３２２】
このことから次の（ｎ＋２）ライン目のゲート信号線ＧＬ（ｎ＋２）および対向電圧信号線ＣＬ（ｎ＋２）はフローティング状態となる。
【０３２３】
つぎの段階でも、図３６（ｄ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、端子Ｘ（ｎ＋２）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋３）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３２４】
また、図３６（ｄ）の場合、図中端子Ｘ（ｎ＋１）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋１）に供給され、端子Ｘ（ｎ＋２）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋２）に供給され、端子Ｘ（ｎ＋３）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ＋２）に供給されるようになる。
【０３２５】
このことから、次の（ｎ＋３）ライン目のゲート信号線ＧＬ（ｎ＋３）はフローティング状態となり、対向電圧信号線ＣＬ（ｎ＋３）には、それぞれＧ−ＯＮ信号、ＣＯＭ信号が供給されるようになる。
【０３２６】
そして、これが順次繰り返され、最下位のラインから最上位のラインに以降する場合においても、上述した関係を維持しながら前記走査スイッチＳＳａおよびＳＳｂはシフトされる。
【０３２７】
なお、図３５、および図３６は、それぞれ、Ｇ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ（対向電圧）信号が供給される端子から各ゲート信号線ＧＬおよび各対向電圧信号線ＣＬへの信号供給タイミングは、それをわかり易くするため、走査スイッチＳＳａ、ＳＳｂの動作によって示したものである。しかし、このような構成はたとえばトランジスタ回路等を用いて行なう等のように、どのような構成としてもよいことはいうまでもない。
【０３２８】
実施例２７．
図３７は、本発明による液晶表示装置の他の実施例を示す説明図で、そのゲートドライバＧＤ、ドレインドライバＤＬ、およびコモンドライバＣＤに供給される制御信号を示したフロー図である。
【０３２９】
たとえば図２８に示した実施例（実施例２１）の説明のように、液晶表示部ＡＲに輝度の明るい領域と輝度の暗い領域が存在する場合には、各ドレイン信号線ＤＬには、それら各領域毎に異なった信号が出力されることになる。すなわち、各領域毎に映像信号Ｄの電圧が異なり、このためドレイン信号線ＤＬにとっての負荷が領域毎に異なることになる。そして、該負荷が異なるということは必要とする電流が異なってくることを意味する。
【０３３０】
従来の技術では、予め最大負荷を想定しておき、一意的に同じバイアス電流で回路を駆動していた。しかし、この場合、低電流で駆動できる領域においても必要以上の電流を供給することになり、無駄な電流消費が生じ、消費電力が増大していた。
【０３３１】
それ故、本実施例では、液晶表示部ＡＲの各領域毎にみかけの負荷容量に応じてバイアス電流を制御させることにより、消費電力の低減を実現させようとするものである。
【０３３２】
この場合、この実施例で説明する構成は、それ単独で用いてもよいが、上述した実施例で示したように、ゲート信号線ＧＬおよび対向電圧信号線ＣＬを同時にフローティング状態にする技術と組み合わせて用いる場合に特に顕著な効果を発揮するようになる。
【０３３３】
何故なら、従来においては映像信号Ｄの負荷は常に重い状態であり、これに対しゲート信号Ｇおよび対向電圧信号ＣのそれぞれをそのＯＦＦ時の大部分でフローティング状態にした場合、映像信号の負荷が理想的には数百分の一と劇的に低減しているからである。そこで、領域毎にバイアス電流をより高精度に制御することが可能となり、さらに映像信号駆動回路Ｈｅの低消費電力化を実現することができるからである。
【０３３４】
図３７（ａ）において、まず、映像制御回路ＴＣＯＮに外部から画像信号Ｖｓｉｇが入力されるようになっている。該映像制御回路ＴＣＯＭは、図３７（ｂ）に示すように、液晶表示パネルＰＮＬのゲートドライバＧＤ、ドレインドライバＤＤ、およびコモンドライバＣＤのそれぞれに信号を供給されるようになっている。なお、この実施例では、同図に示すように、バイアス量指示信号ＢＳＳがドレインドライバＤＤに入力されるようになっている。
【０３３５】
画像信号Ｖｓｉｇが入力された映像制御回路ＴＣＯＮは、まずステップ１で該画像信号Ｖｓｉｇのデータを計測する。そして、ステップ２において、計測したデータより必要なバイアス電流を計算する。
【０３３６】
ここで、必要なバイアス電流の計算は、たとえば映像信号Ｄの値により設定し、たとえば該映像信号Ｄにより定まる電圧値に比例させた値を該バイアス電流の値とすることができる。
【０３３７】
映像制御回路ＴＣＯＮからゲートドライバＧＤへは、ステップ３にて、画像信号Ｖｓｉｇ内の同期信号により次のゲート信号線ＧＬを選択するようになる。
【０３３８】
そして、映像制御回路ＴＣＯＮからドレインドライバＤＤには、まず、ステップ４にて、映像制御回路ＴＣＯＮから転送された各ライン毎の映像信号Ｄを蓄積する。
【０３３９】
そして、ステップ５にて、各映像信号線ＤＬに対応した出力アンプのバイアス電流を設定し、同期信号によってそれぞれの映像信号Ｄを出力する。
【０３４０】
さらに、ステップ６にて、映像制御回路ＴＣＯＮからゲートドライバＧＤへは、画像信号Ｖｓｉｇ内の同期信号により次の対向電圧信号線ＣＬを選択するようにする。
【０３４１】
他の実施例として、対向電圧信号線ＣＬをフローティング状態とする構成に適用させる場合、上述した実施例で示したように、各ラインのドレイン信号線ＤＬの合計による対向電圧信号線ＣＬにおける対向電圧信号の変動量を計算し、その影響を考慮して前記バイアス量指示信号ＢＳＳの値を決定してもよいことはいうまでもない。
【０３４２】
そして、本実施例の構成を、各対向電圧信号線ＣＬにおける対向電圧信号の電位をドレイン信号線ＤＬのデータに応じて制御する実施例２１に示した構成と組み合わせて用いてもよいことはもちろんである。
【０３４３】
なお、この実施例において、映像制御回路ＴＣＯＮからドレインドライバＤＤへの前記バイアス量指示信号は、図３７（ｃ）に示すように、ドレインドライバＤＤに新たに設けるバイアス量入力端子ＢＩＴに入力されるように構成しても、あるいは図３７（ｄ）に示すように、映像制御回路ＴＣＯＮからドレインドライバＤＤに送られるデータにバイアス量データＢＱＤの転送期間を設けるようにしてもよいことはいうまでもない。
【０３４４】
図３７（ｃ）において、符号ＤＩＴは画像データ入力端子、符号ＳＩＴは同期信号入力端子を示し、図３７（ｄ）において、符号ＲＤＡ、ＧＤＡ、およびＢＤＡはそれぞれ赤色用データ、緑色用データ、青色用データを示している。
【０３４５】
実施例２８．
図３８（ａ）、（ｂ）はそれぞれ走査信号駆動回路Ｖのゲート信号線ＧＬ側の周辺における他の実施例を示す回路図、共通電極駆動回路Ｃｍの対向電圧信号線ＣＬ側の周辺における他の実施例を示す回路図であり、それぞれ図３（ａ）、図４に対応した図となっている。
【０３４６】
図３（ａ）、図４に示した実施例のように、ゲート信号線ＧＬおよび対向電圧信号線ＣＬの大部分をフローティング状態とする構造では、それぞれＳＷ１、ＳＷ５をＯＮとしない場合は信号線毎が独立するため、外部からの静電気に対し弱い構造となっている。このため、製造工程中での静電気により断線や閾値変動が生じやすくなる。したがって、製造の容易化を実現するには、この静電気に対する配慮が必要となる。
【０３４７】
図３８に示す実施例では、液晶表示部ＡＲ内の信号線がフローティングとなる構造を有する場合において、各信号線をダイオードで共通線に接続することで、静電気進入時に急速な静電気の拡散を実現し、静電気に強い構造としている。
【０３４８】
すなわち、図３８（ａ）において、各ゲート信号線ＧＬのうちゲート信号線ＧＬｎの場合を例に挙げると、該ゲート信号線ＧＬのスイッチＳＷ１（ｎ）の接続部と信号線ＶｇＯＦＦとの間を双方向ダイオードＢＳＤによって接続させた構成としている。また、図３８（ｂ）において、各対向電圧信号線ＣＬのうち対向電圧信号線ＣＬｎの場合を例に挙げると、該対向電圧信号線ＣＬｎのスイッチＳＷ５（ｎ）の接続部と信号線Ｖｃとの間に双方向ダイオードＢＳＤによって接続させた構成としている。
【０３４９】
このように構成することにより、図３８（ａ）に示すように、ゲート信号線ＧＬに高電圧が加わった際に、該高電圧をゲート信号線ＧＬから信号線ＶｇＯＦＦへと速やかに逃がすことができるようになる。そして、ゲート信号線ＧＬと信号線ＶｇＯＦＦとを接続させる素子を双方向ダイオードＢＳＤとすることにより、静電気の極性に問わず対応することができる。しかし、この双方向ダイオードＢＳＤに替えて相互に逆極性のダイオードであっても、また一方向のダイオードであってもよいことはもちろんである。
【０３５０】
この実施例では、高電圧を逃すための信号線として信号線ＶｇＯＦＦを用いたものである。安定性を向上させるためである。しかし、信号線ＶｇＯＮであっても、さらに専用のバスイラインを設け、これら配線層を用いるようにしてもよいことはいうまでもない。
【０３５１】
また、図３８（ｂ）に示すように、対向電圧信号線ＣＬに高電圧が加わった際にも、該高電圧を対向電圧信号線ＣＬから信号線Ｖｃへと速やかに逃がすことができるようになる。この場合においても、専用のバスラインを設け、このバスラインを前記信号線Ｖｃに替えて用いるようにしてもよいことはいうまでもない。
【０３５２】
図３９（ａ）、（ｂ）は前記専用のバスラインに替えてフローティング電圧線ＦＶＬを用いた場合の他の実施例を示す図で、それぞれ図３８（ａ）、（ｂ）に対応した図となっている。
【０３５３】
このように構成することによって、静電気対策と同時に、フローティングしたゲート信号線ＧＬあるいは対向電圧信号線ＣＬの電位変動を抑制し、安定化させる効果を奏する。
【０３５４】
なお、この場合、ゲート信号線ＧＬ側のフローティング電圧線ＦＶＬの電位は対向電圧信号線ＣＬ側のフローティング電圧線ＦＶＬの電位よりも小さくする方が望ましい。薄膜トランジスタＴＦＴのＯＦＦを良好に維持するためである。
【０３５５】
さらに、図４０は他の実施例を示す回路図で、図３９（ａ）、（ｂ）に示したように他のバスラインとしてたとえばフローティング電圧線ＦＶＬを用いた場合に、ゲート信号線ＧＬ側のフローティング電圧線ＦＶＬと対向電圧信号線ＤＬ側のフローティング電圧線ＦＶＬどおしを双方向ダイオードＢＳＤで互いに接続させるようにしてもよいことはいうまでもない。
【０３５６】
さらに、図４１も他の実施例を示す回路図で、ゲート信号線ＧＬ側のフローティング電圧線ＦＶＬを双方向ダイオードＢＳＤを介してＧＮＤラインＧＮＤＬに接続させるとともに、対向電圧信号線ＣＬ側のフローティング電圧線ＦＶＬも他の双方向ダイオードＢＳＤを介してＧＮＤラインＧＮＤＬに接続させるようにしたものである。さらに静電気に強い構成を実現できるからである。
【０３５７】
ここで、前記双方向ダイオードＢＳＤは図４２（ａ）に示す等価回路からなっている。すなわち、一対の各ダイオードをそれらの極性を変えて並列接続させた構成となっている。このような双方向ダイオードＢＳＤは、ドライバを構成する半導体チップに組み込ませて構成してもよいが、該ドライバとは別個に透明基板ＳＵＢ１の面に形成するようにしてもよい。
【０３５８】
後者の場合、たとえば図４２（ｂ）に示すように構成することができる。図４２（ｂ）は平面図で、図４２（ａ）の等価回路と幾何学的に対応させて描いている。
【０３５９】
図４２（ａ）において、図中上側には一方のダイオードが形成され、このダイオードは半導体層ＬＴＰＳ（１）の図中左側の一端を陰極に、図中右側の一端を陽極としている。そして、該陰極と陽極との間の前記半導体層ＬＴＰＳ（１）上に絶縁膜を介してゲート電極が形成され、このゲート電極は前記陽極に接続されている。また、図中下側には他方のダイオードが形成され、このダイオードは半導体層ＬＴＰＳ（２）の図中左側の一端を陽極に、図中右側の一端を陰極としている。そして、該陽極と陰極との間の前記半導体層ＬＴＰＳ（２）上に絶縁膜を介してゲート電極が形成され、このゲート電極は前記陰極に接続されている。
【０３６０】
図４２（ｃ）は図４２（ｂ）のｃ−ｃ線における断面図を、図４２（ｄ）は図４２（ｂ）のｄ−ｄ線における断面図を示している。ここで、各半導体層ＬＴＰＳ（１）、ＬＴＰＳ（２）とそれらの上方に形成される各ゲート電極との間に介在される前記絶縁膜は第１絶縁膜ＩＮＳを用いている。
【０３６１】
該双方向ダイオードＢＳＤは、液晶表示装置の画素内の薄膜トランジスタＴＦＴと並行して形成するため、層構造における構成は該薄膜トランジスタＴＦＴと類似し、前記ゲート電極が当該ダイオードの陽極あるいは陰極に接続されているか否かの相違を有するにすぎないからである。
【０３６２】
このように構成された双方向ダイオードＢＳＤは、その配線層の一方の電位をそのままゲート電極電位として用いることで、高電圧が加わった場合のみＯＮとすることができる。またゲート電極として用いる側の配線層を逆にすれば、極性を逆にすることができる。
【０３６３】
また通常動作時のリーク電流を低減させるためには、配線層をゲート電極層で作成することが望ましい。半導体層の低抵抗化のためのイオン打ち込み時に該配線層下にイオンが打ち込まれないため、高抵抗状態となり、スルーホール近傍から半導体層イオンが打ち込まれた領域への電流リークを低減できるからである。また半導体層がアモルファスシリコンとした場合、ゲート電極の距離をスルーホール下まで延在しないようにすれば、高抵抗領域が作成できる。
【０３６４】
他に種々の形態による作成が可能であり、高電圧時に該高電圧を逃がしうる構成であればよい。
【０３６５】
実施例２９．
液晶表示装置の画素として、液晶を介して対向配置される一方の基板の液晶側の面に、画素電極とこの画素電極との間に電界を発生せしめる対向電極とを備えたものが知られている。
【０３６６】
該画素電極と対向電極との間に基板と平行な成分を有する電界によって該液晶の光透過率を制御せしめる構成のものである。
【０３６７】
そして、このような各画素において、その領域内で前記電界の方向を異ならした領域を構成し、これにより視野角に依存する画像の色づきを補償した、いわゆるマルチドメイン方式のものであって、それら各領域における液晶の挙動（液晶分子の回転）を比較的電界の強い一端側から他端にかけて伝達させる工夫がなされているものが知られている。平行に配置された画素電極と対向電極との間に生じる電界のみでは液晶分子を回転させる力が弱い場合があるからである。
【０３６８】
しかし、このように構成された画素は、液晶の挙動を比較的電界の強い一端側から他端にかけて伝達させることから、その応答速度が遅く、その改善が望しいことが判明した。
【０３６９】
また、特開平９−１０５９０８号公報に開示された画素はその他端側において、一方の電極が同一幅で延在された他端部を有するものであり、該他端部と他方の電極との間に生じる電界の方向が比較的不均一となり、この部分にいわゆるドメイン領域が生じ、結果として遮光しなければならず、画素のいわゆる開口率を狭めていたという指摘がなされていた。
【０３７０】
本実施例に続く以下の実施例では、液晶の応答速度を向上させた画素を有する液晶表示装置を提供する。
また、画素の開口率を向上させた液晶表示装置を提供する。
【０３７１】
代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）
本発明による液晶表示装置は、たとえば、画素領域に区分された第１の領域と第２の領域を有し、
各領域は第１と第２の電極により囲まれて領域が形成され、
第１と第２の電極はそれぞれ長い第１の電極部分と短い第２の電極部分とを有し、
第１の電極部分と第２の電極部分は鈍角となる関係を有して接続され、
前記第１の電極と第２の電極それぞれの第２の電極部分は各領域内で互いに最も遠い辺になるように配置されていて、
前記鈍角が第１の領域と第２の領域で異なる側に形成されていることを特徴とするものである。
【０３７２】
（２）
たとえば、（１）の構成を前提とし、それぞれの前記鈍角が初期配向方向に対して異なる側に位置づけられていることを特徴とするものである。
【０３７３】
（３）
たとえば、画素領域に区分された第１と第２の領域を有し、
各領域は第１と第２の電極を有し、
かつ、第１と第２の電極が平行に延在して主領域と第１と第２の電極が徐々に近接する補助領域を有し、
補助領域は画素領域の両端に配置され、かつ、それぞれ逆方向に徐々に近接するように配置され、
前記第１の領域と第２の領域はほぼ線対称に形成されていることを特徴とするものである。
【０３７４】
（４）
たとえば、画素領域内に、画素電極とこの画素電極との間に電界を生じせしめる対向電極とを備え、かつ、これら画素電極と対向電極とで囲まれた少なくとも２つの区分領域を備え、
これら区分領域のそれぞれは菱形状をなし、これら区分領域ほぼ液晶初期配向方向に対して線対称となって背中合わせに形成され、
これら各区分領域は、それぞれ一方の区分領域と背中合わせになる第１辺とこの第１辺の一方向側の端部にてこの第１辺と鈍角の開きを有して交差する第２辺とが前記画素電極と対向電極のうち一方の電極によって縁取られて形成されるとともに、
前記第１辺と平行となる第３辺とこの第３辺と前記一方向側と反対側の端部にて該第３辺と鈍角の開きを有して交差する第４辺とが前記画素電極と対向電極のうち他方の電極によって縁取られて形成されていることを特徴とするものである。
【０３７５】
（５）
たとえば、（４）の構成を前提とし、各区分領域の第１辺と第３辺のそれぞれの長さは該第１辺と第３辺の距離より大きく設定されていることを特徴とするものである。
【０３７６】
（６）
たとえば、（４）の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されていることを特徴とするものである。
【０３７７】
（７）
たとえば、（４）の構成を前提とし、各区分領域の第１辺を縁取る電極は各区分領域における共通の電極として構成されていることを特徴とするものである。
【０３７８】
（８）
たとえば、（４）の構成を前提とし、線対称に背中合わせに形成された各区分領域は液晶初期配向方向に沿って複数形成され、これら各区分領域の第１辺と第２辺とを縁取る電極は一体として構成され、かつ、第３辺と第４辺とを縁取る電極は一体として構成されていることを特徴とするものである。
【０３７９】
（９）
たとえば、（４）の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、各区分領域の第２辺は前記ドレイン信号線の映像信号線の供給側に位置づけられていることを特徴とするものである。
【０３８０】
（１０）
たとえば、（４）の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、各区分領域の第４辺は前記ドレイン信号線の映像信号線の供給側に位置づけられていることを特徴とするものである。
【０３８１】
（１１）
たとえば、（４）の構成を前提とし、各区分領域の第１辺および第２辺を縁取る電極は画素電極であり、第３辺および第４辺を縁取る電極は対向電極であることを特徴とするものである。
【０３８２】
（１２）
たとえば、（１１）の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、前記対向電極は前記ドレイン信号線を絶縁膜を介して被って形成されていることを特徴とするものである。
【０３８３】
（１３）
たとえば、（１２）の構成を前提とし、前記対向電極は透光性の導電層で構成されていることを特徴とするものである。
【０３８４】
以下、図面に基づきより詳細に説明する。
図４３（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、画素電極ＰＸと対向電極ＣＴのパターンと配置状態を模式的に示した図である。
【０３８５】
図４３（ａ）において、画素領域は図中ｘ方向に分割された２つの領域、すなわち第１画素領域ＰＡＥ１と第２画素領域ＰＡＥ２を有して構成されている。
【０３８６】
ここで、図中ｘ方向にはゲート信号線ＧＬ（図示せず）が走行され、ｙ方向にはドレイン信号線ＤＬ（図示せず）が走行されて、これら信号線に囲まれた領域において前記第１画素領域ＰＡＥ１と第２画素領域ＰＡＥ２を備えている。なお、この画素におけるいわゆる初期配向方向は図中ｙ方向にほぼ一致づけられている。
【０３８７】
また、前記第１画素領域ＰＡＥ１と第２画素領域ＰＡＥ２のそれぞれはｙ方向において長く形成された菱形形状をなしている。
【０３８８】
前記第１画素領域ＰＡＥ１は、その図中左側辺および下側辺において対向電極ＣＴによって画され、図中右側辺および上側辺において画素電極ＰＸによって画されて構成されている。また、前記第２画素領域ＰＡＥ２は、その図中左側辺および上側辺において画素電極ＰＸによって画され、図中右側辺および下側辺において対向電極ＣＴによって画されて構成されている。
【０３８９】
この実施例では、第１画素領域ＰＡＥ１における前記画素電極ＰＸと第２画素領域ＰＡＥ２における前記画素領域ＰＸは、第１画素領域ＰＡＥ１および第２画素領域ＰＡＥ２と画する部分で共通となっている。
【０３９０】
そして、同図に示すように、第１画素領域ＰＡＥ１は、その右側辺であって画素電極ＰＸの辺を第１辺部Ａ、上側辺であって前記画素電極ＰＸの辺を第２辺部Ｂとすると、該第１辺部Ａと第２辺部で形成される角度は鈍角（＞９０°）となっている。また、該第１画素領域ＰＡＥ１の左側辺であって対向電極ＣＴの辺を第３辺部Ｃ、下側辺であって前記対向電極ＣＴの辺を第４辺部Ｄとすると、該第３辺部Ｃと第４辺部Ｄで形成される角度は鈍角（＞９０°）となっている。すなわち、前記第１画素領域ＰＡＥ１は菱形のパターンをなし、その内角のうち一の鈍角を有する角度を構成する二辺を一方の電極の辺で形成し、他の鈍角を有する角度を構成する二辺を他方の電極の辺で形成している。
【０３９１】
また、該第２画素領域ＰＡＥ２は、第１画素領域ＰＡＥ１の画素電極ＰＸと共通化を図った画素電極ＰＸの中心軸を中心として、該第２画素領域ＰＡＥ２と背中合わせのほぼ線対称の関係にあって、第１画素領域ＰＡＥ１と同様の構成となっている。
【０３９２】
このようなパターンを有する画素電極ＰＸおよび対向電極ＣＴを有する画素は、その画素電極ＰＸと対向電極ＣＴとの間に生じる電界の分布が図４３（ｂ）に示すようになり、第１画素領域ＰＡＥ１および第２画素領域ＰＡＥ２とも、その上下の各部分、すなわち、たとえば、第１画素領域ＰＡＥ１を例に挙げると、その菱型形状の各角の前記鈍角部を除く他の鋭角部で電界が強くなるとともに、その電界方向も図４３（ｄ）に示すように液晶分子ＬＱＭの一方向への捩りによる回転運動を行い易くなるようになっている。ここで、図４３（ｄ）において、符号ＥＡＤは初期配向方向を示し、その図の左側の液晶分子ＬＱＭは第１画素領域ＰＡＥ１におけるそれを、右側の液晶分子ＬＱＭは第２画素領域ＰＡＥ２におけるそれを示している。
【０３９３】
したがって、図４３（ｃ）に示すように、第１画素領域ＰＡＥ１および第２画素領域ＰＡＥ２の前記上下の各部分、すなわち○で囲まれた各領域にあって、その領域内の液晶分子ＬＱＭは高電界で駆動され、各領域において規定される一方向への捩りによる回転運動が該各領域以外の他の領域（画素の中央における領域）にまでそのまま追随され、高速かつ正規な液晶分子の駆動を達成させることができ、スメアの発生を抑制できるようになる。
【０３９４】
また、第１画素領域ＰＡＥ１および第２画素領域ＰＡＥ２における前記第１辺部Ａと第２辺部Ｃの長さがそれら各辺の距離に比べて比較的長く、かつ平行に配置されていることから、製造が容易となり歩留まりが向上するという効果を奏する。
【０３９５】
また、配向処理時、前記第１辺部Ａと第２辺部Ｃに相当する電極の延在方向と初期配向方向ＥＡＤが略平行となるため、配向処理が容易かつ確実にでき、初期配向方向が安定するため、コントラスト費が向上するという効果を奏する。
【０３９６】
さらに、このように構成した各画素領域ＰＡＥ１、ＰＡＥ２は、それらの領域内のいずれの部分においても液晶分子が正常に挙動され、たとえばいわゆるドメイン領域となる部分を無くすことができるようになる。このため、これら各領域においてたとえばブラックマトリクスＢＭ等の他の部材によって遮光する部分を皆無とすることができる。
【０３９７】
なお、この実施例の説明では、画素の中央を走行する電極を画素電極ＰＸ、この画素電極ＰＸの両脇に配置される電極を対向電極ＣＴとして構成したものであるが、該画素電極ＰＸおよび対向電極ＣＴをそれぞれ対向電極ＣＴおよび画素電極ＰＸとなるように構成するようにしてもよいことはいうまでもない。
【０３９８】
実施例３０．
図４４（ａ）は、本発明による液晶表示装置の画素の一実施例を示す平面図である。また、図４４（ｂ）は図４４（ａ）のｂ−ｂ線における断面図を、図４４（ｃ）は図４４（ａ）のｃ−ｃ線における断面図を示している。
【０３９９】
同図において、まず、透明基板ＳＵＢ１の液晶側の面にはたとえばポリシリコン層からなる半導体層ＰＳＩが形成されている。この半導体層ＰＳＩはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をエキシマレーザによって多結晶化したものである。
【０４００】
この半導体層ＰＳＩは薄膜トランジスタＴＦＴのそれで、後述するゲート信号線ＧＬをたとえば２回横切るように迂回して形成されたパターンをなしている。
【０４０１】
そして、このように半導体層ＰＳＩが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳをも覆ってたとえばＳｉＯ_２あるいはＳｉＮからなる第１絶縁膜ＩＮＳが形成されている。
【０４０２】
この第１絶縁膜ＩＮＳは前記薄膜トランジスタＴＦＴのゲート絶縁膜として機能するようになっている。
【０４０３】
そして、第１絶縁膜ＩＮＳの上面には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、このゲート信号線ＧＬは後述するドレイン信号線ＤＬとともに矩形状の画素領域を画するようになっている。
【０４０４】
該ゲート信号線ＧＬは前述した半導体層ＰＳＩを２回横切るようにして走行され、該半導体層ＰＳＩを横切る部分は薄膜トランジスタＴＦＴのゲート電極として機能するようになっている。
【０４０５】
なお、このゲート信号線ＧＬの形成後は、第１絶縁膜ＩＮＳを介して不純物のイオン打ち込みをし、前記半導体層ＰＳＩにおいて前記ゲート信号線ＧＬの直下を除く領域を導電化させることによって、薄膜トランジスタＴＦＴのソース領域およびドレイン領域が形成されるようになっている。
【０４０６】
前記ゲート信号線ＧＬをも被って前記第１絶縁膜ＩＮＳの上面には第２絶縁膜ＧＩがたとえばＳｉＯ_２あるいはＳｉＮによって形成されている。
【０４０７】
この第２絶縁膜ＧＩの表面には、ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。そして、このドレイン信号線ＤＬの一部にはその下の第２絶縁膜ＧＩおよび第１絶縁膜ＩＮＳを貫通するスルーホールＴＨ１を通して前記半導体層ＰＳＩに接続されている。該半導体層ＰＳＩのドレイン信号線ＤＬと接続された部分は薄膜トランジスタＴＦＴの一方の領域、たとえばドレイン領域となる部分である。
【０４０８】
また、前記ドレイン信号線ＤＬとゲート信号線ＧＬで囲まれる画素領域内の前記第２絶縁膜ＧＩの表面には画素電極ＰＸが形成されている。この画素電極ＰＸは画素領域のほぼ中央をｙ方向に走行する帯状のパターンとこの帯状のパターンの左右側からそれぞれ延在した枝状のパターンとからなっている。
【０４０９】
さらに、詳述すると、前記画素電極ＰＸは、その帯状のパターンの当該画素領域の薄膜トランジスタＴＦＴ側の一端が、その下の第３絶縁膜ＰＡＳ、第２絶縁膜ＧＩ、および第１絶縁膜ＩＮＳに貫通させて設けたスルーホールＴＨ２を通して薄膜トランジスタＴＦＴの他方の領域、たとえばソース領域に接続されている。
【０４１０】
また、該帯状のパターンの該ソース領域の接続部から他端にかけて、その左右側から延在した前記枝状のパターンは、ほぼ等間隔にこの実施例では３つ設けられ、該延在方向は該帯状のパターンに対して鈍角（＞９０°）をなしている。
【０４１１】
なお、ドレイン信号線ＤＬと同層に形成される該画素電極ＰＸの前記枝状パターンの先端は該ドレイン信号線ＤＬと電気的に接続を回避させるため、物理的に分離されて構成されている。
【０４１２】
これにより、ドレイン信号線ＤＬとゲート信号線ＧＬとで囲まれた画素領域は、前記画素電極ＰＸにより画された６つの領域が形成されることになる。この６つの各領域は後述する対向電極ＣＴとの関係で、それぞれ機能的には同一の独立の画素領域を形成することになる。これについては後述する。
【０４１３】
なお、画素電極ＰＸは、その材料として金属であってもよいが、この実施例では、たとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成している。いわゆる開口率をできるだけ向上させようとする配慮からである。
【０４１４】
さらに、このドレイン信号線ＤＬおよび画素電極ＰＸをも被って第２絶縁膜ＧＩの表面には第３絶縁膜ＰＡＳが形成されている。この第３絶縁膜ＰＡＳはたとえば樹脂等の有機材料からなり、前記第２絶縁膜ＧＩとともに前記薄膜トランジスタＴＦＴへの液晶の直接の接触を回避するための保護膜となっている。第３絶縁膜ＰＡＳを有機材料で構成したのは保護膜としての誘電率を低減させ、かつ表面を平坦化するためである。
【０４１５】
そして、この第３絶縁膜ＰＡＳの上面には対向電極ＣＴが形成されている。この対向電極ＣＴは対向電圧信号線ＣＬと一体に形成され、該対向電圧信号線ＣＬは当該画素領域の薄膜トランジスタＴＦＴを駆動させるゲート信号線ＧＬ（図中下側のゲート信号線ＧＬ）を被って形成されているが、当該画素領域を挟んで形成される他のゲート信号線ＧＬ（図中上側のゲート信号線ＧＬ）を被うことなく形成されている。同図に示した画素に対して図中ｘ方向に並設される他の画素に共通な対向電圧信号線ＣＬに対向電圧信号を供給させる場合の構成としているからである。
【０４１６】
前記対向電極ＣＴは、まず前記画素電極ＰＸの帯状パターンを間に位置づけ、ドレイン信号線ＤＬのそれぞれに重畳されるようにして形成されている。この場合、該ドレイン信号線ＤＬに重畳される対向電極ＣＴはそれらの中心軸がほぼ一致づけられて配置され、かつ、その幅は該ドレイン信号線ＤＬのそれよりも大きく形成されている。ドレイン信号線ＤＬからの電気力線を該対向電極ＣＴ側に終端させ、画素電極ＰＸ側に終端させるのを回避させる配慮からである。
【０４１７】
ここで、本実施例では、一方の側のドレイン信号線ＤＬに重畳された対向電極ＣＴと他方の側のドレイン信号線ＤＬに重畳された対向電極ＣＴとは、前記画素電極ＰＸの枝状のパターンが形成された部分にて互いに接続された構成をとっている。
【０４１８】
すなわち、当該画素領域において対向電極ＣＴはいわゆる梯子状のパターンをなし、前記画素電極ＰＸの枝状のパターン上の前記接続部によって、該画素電極ＰＸの枝状のパターンとともに６つの同一機能を有する独立の画素領域を構成するようになっている。
【０４１９】
さらに詳述すれば、一方の側のドレイン信号線ＤＬに重畳された対向電極ＣＴと他方の側のドレイン信号線ＤＬに重畳された対向電極ＣＴとの前記接続部（接続パターン）は、該画素電極ＰＸの枝状のパターンとほぼ同様のパターンをなし、該枝状のパターンとは完全には重畳することなく図中上側（ｙ方向）に若干シフトされ、その結果、その一部が該枝状のパターンと重畳され残りは重畳されていない構成となっている。
【０４２０】
これにより、一の分割された画素領域を観察した場合、その画素領域の上側には画素電極ＰＸ（枝状のパターン）が対向電極ＣＴ（接続パターン）に重畳されることなく形成され、該画素領域の下側には対向電極ＣＴ（接続パターン）が画素電極ＰＸ（枝状のパターン）に重畳されることなく形成されている。このことは、その画素領域の上側において画素電極ＰＸ（枝状のパターン）の影響が大であり、下側において対向電極ＣＴ（接続パターン）の影響が大であることを意味する。
【０４２１】
すなわち、分割された各画素領域のそれぞれは、図４３（ａ）に示した各画素領域と同様な効果を奏するようになることを意味する。
【０４２２】
そして、このことから、ドレイン信号線ＤＬとゲート信号線ＧＬで囲まれた画素領域内の対向電圧信号線ＣＬに近接する分割された画素領域には、画素電極ＰＸ（枝状パターン）と重畳する接続パターンは存在しないが、画素電極ＰＸ（枝状パターン）と重畳する接続パターンを（−）ｙ方向に平行に移動させた如くのパターンとして形成されている。同様に、ドレイン信号線ＤＬとゲート信号線ＧＬで囲まれた画素領域内の対向電圧信号線ＣＬに近接する側とは反対側において、分割された画素領域も同様となっている。
【０４２３】
なお、この実施例で、画素電極ＰＸの枝状パターンと対向電極ＣＴの接続パターンとを一部重畳させて構成しているのは、この重畳させた部分において容量素子Ｃｓｔｇを形成させんがためである。
【０４２４】
また、一体に形成される対向電極ＣＴと対向電圧信号線ＣＬは、その材料として金属であってもよいが、この実施例では、たとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成している。いわゆる開口率をできるだけ向上させようとする配慮からである。
【０４２５】
また、この実施例では、たとえば透明基板ＳＵＢ１と液晶を介して対向配置される他の透明基板の液晶側の面に、ブラックマトリクスＢＭが形成され、このブラックマトリクスＢＭは薄膜トランジスタＴＦＴの形成領域を被ってゲート信号線ＧＬに沿って形成されている。
【０４２６】
このブラックマトリクスＢＭは区分された各画素領域を被うことなく形成できる。上述したように該各画素領域内のいずれの部分においても液晶が正常に挙動でき、いわゆるドメイン領域となる部分を遮光する必要がないからである。
【０４２７】
そして、区分された各画素領域を各する画素電極ＰＸおよび対向電極ＣＴはたとえそれを透光性の導電層として用いた場合でも、たとえば液晶をノーマリホワイトモードのものを用いることによってそれらが遮光膜の機能を果たすことができる。
【０４２８】
このことから、前述したブラックマトリクスＢＭは薄膜トランスタＴＦＴのみを被う構成とし、該薄膜トランジスタＴＦＴを光照射による特性劣化を図るようにすることもできるようになる。
【０４２９】
実施例３１．
図４５（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図４４（ａ）に対応した図となっている。また、図４５（ｂ）は図４５（ａ）のｂ−ｂ線における断面図を、図４５（ｃ）は図４５（ａ）のｃ−ｃ線における断面図を示している。
【０４３０】
図４４（ａ）と比較して異なる構成は、まず、画素電極ＰＸと対向電極ＣＴ（対向電圧信号線ＣＬ）は同層に形成され、それぞれ第３絶縁膜ＰＡＳの表面に形成されていることにある。
【０４３１】
そして、ドレイン信号線ＣＬとゲート信号線ＧＬとで囲まれた画素領域は画素電極ＰＸによって２つの領域に区分されている。すなわち、該画素電極ＰＸは当該薄膜トランジスタＴＦＴを駆動するゲート信号線ＧＬ側の一端からｙ方向に延在され、他のゲート信号線ＧＬに近接する他端において鈍角（＞９０°）状に幅が徐々に広くなるように形成されている。
【０４３２】
一方、対向電極ＣＴは、図４４（ａ）に示したように、当該薄膜トランジスタＴＦＴを駆動するゲート信号線ＧＬ側を被う対向電圧信号線ＣＬから各ドレイン信号線ＤＬに沿って延在するように構成され、該対向電極ＣＴと対向電圧信号線ＣＬとの接続部においてその幅が徐々に狭くなるように形成されている。この結果、対向電極ＣＴの幅は対向電圧信号線ＣＬへ近づくにつれ鈍角（＞９０°）状に幅が徐々に広くなって形成されるとともに、該鈍角の角度は、前記画素電極ＰＸの前記他端において幅が広くなる際の角度とほぼ等しくなっている。
【０４３３】
なお、画素電極ＰＸの前記一端は、その下に形成される第３絶縁膜ＰＡＳを貫通するスルーホールＴＨ３を通して第２絶縁膜ＧＩ面に形成された接続用配線ＣＭに接続され、この接続用配線ＣＭは、その下に形成される第２絶縁膜ＧＩおよび第１絶縁膜ＩＮＳを貫通するスルーホールＴＨ２を通して薄膜トランジスタＴＦＴのソース領域に接続されている。そして、この場合、前記接続用配線ＣＭはその一部において対向電圧信号線ＣＬとの重畳部を形成するようにし、この重畳部において第３絶縁膜ＰＡＳを誘電体膜とする容量素子Ｃｓｔｇを構成している。
【０４３４】
このように構成した液晶表示装置の画素は、ドレイン信号線ＤＬおよびゲート信号線ＧＬによって囲まれた画素領域が画素電極ＰＸと対向電極ＣＴによって２つの領域に区分されるようになり、それぞれの領域において前記図４３に示した構成における効果、すなわち、画素電極ＰＸと対向電極ＣＴの近接部に強電界を形成させることができ、それを駆動力として残りの面内の液晶の回転方向を制御することができる効果を奏する。
【０４３５】
実施例３２．
図４６（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図であり、図４５（ａ）に対応した図となっている。また、図４６（ｂ）は図４６（ａ）のｂ−ｂ線における断面図を、図４６（ｃ）は図４６（ａ）のｃ−ｃ線における断面図を示している。
【０４３６】
図４５（ａ）の場合と比較して異なる構成は対向電圧信号線ＣＬにあり、対向電圧信号線ＣＬは、当該画素を駆動するゲート信号線ＧＬを被う対向電圧信号線ＣＬは当該画素に形成されている対向電極ＣＴと電気的に分離されていることにある。そして、該対向電極ＣＴは当該画素を駆動するゲート信号線ＧＬと当該画素を挟んで形成される他のゲート信号線ＧＬを被う対向電圧信号線ＣＬと電気的に接続されていることにある。
【０４３７】
そして、当該画素を駆動するゲート信号線ＧＬを被う対向電圧信号線ＣＬと当該画素の対向電極ＣＴとの電気的分離箇所は遮光膜ＢＭで被う構成としている。
【０４３８】
このように構成した場合、上述の実施例で説明したように、ゲート信号線ＧＬの書き込み時に該ゲート信号線ＧＬ上の対向電圧信号線ＣＬをフローティング状態とできるため書き込み特性を向上させることができる。
【０４３９】
また、図４６（ａ）に示したと同様に、画素電極ＰＸと対向電極ＣＴの近接部に強電界を形成させることができ、それを駆動力として残りの面内の液晶の回転方向を制御することができる。したがって、発生させる電界をより強くすることが必要となり、ゲート信号線ＧＬの書き込み時に該ゲート信号線ＧＬ上の対向電圧信号線ＣＬをフローティングとできる上記構成が極めて効果的となる。
【０４４０】
実施例３３．
図４７（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図であり、図４４（ａ）に対応した図となっている。また、図４７（ｂ）は図４７（ａ）のｂ−ｂ線における断面図を、図４７（ｃ）は図４７（ａ）のｃ−ｃ線における断面図を示している。
【０４４１】
図４４（ａ）の場合と比較して異なる構成は、まず、対向電極ＣＴおよび対向電圧信号線ＣＬが第３絶縁膜ＰＡＳの表面に形成され、これら対向電極ＣＴおよび対向電圧信号線ＣＬはたとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成している。
【０４４２】
そして、これら対向電極ＣＴおよび対向電圧信号線ＣＬの全体の電気抵抗を低減させるため、金属で構成された対向電圧信号線ＣＬ’を新たに設け、この対向電圧信号線ＣＬ’を前記対向電圧信号線ＣＬとの接続を図っている。
【０４４３】
前記対向電圧信号線ＣＬ’は、当該画素を駆動するゲート信号線ＧＬと該画素を挟んで形成される他のゲート信号線ＧＬに隣接させて形成し、たとえば該他のゲート信号線ＧＬの形成の際に同時に形成しているため該他のゲート信号線ＧＬと同一の材料で構成されている。
【０４４４】
この対向電圧信号線ＣＬ’と第３絶縁膜ＰＡＳ上の対向電圧信号線ＣＬとの接続は該第３絶縁膜ＰＡＳおよび第２絶縁膜ＧＩを貫通するスルーホールＴＨ４を通してなされる（図４７（ｂ）参照）。
【０４４５】
なお、前記対向電圧信号線ＣＬ’とそれに隣接するゲート信号線ＧＬは第３絶縁膜ＰＡＳ上の対向電圧信号線ＣＬによって被われ、かつ当該画素の対向電極ＣＴと一体に接続されている。そして、当該画素の前記対向電極ＣＴは当該画素を駆動するゲート信号線ＧＬを被って形成される対向電圧信号線ＣＬとはこの対向電圧信号線ＣＬの近傍にて電気的に分離されて構成されている。
【０４４６】
このことから、この近傍に形成される遮光膜ＢＭは少なくとも対向電圧信号線ＣＬと対向電極ＣＴの電気的分離箇所を被うようにして形成されている。
【０４４７】
また、ドレイン信号線ＤＬとゲート信号線ＧＬとで囲まれる領域が、画素電極ＰＸと対向電極ＣＴとで６つの領域に区分けされていることは図４４（ａ）の場合と同様である。しかし、各領域の最外郭で形成されるパターンが図４４（ａ）の場合と比較すると上下逆になっていることに相違を有する。
【０４４８】
すなわち、図４４（ａ）の場合、ｙ方向に延在する画素電極ＰＸは、当該画素の薄膜トランジスタＴＦＴと接続される側から反対の方向にかけて鈍角（＞９０°）を有するように枝状パターンを有し、これにともない一方のドレイン信号線ＤＬ上の対向電極ＣＴと他方のドレイン信号線ＤＬ上の対向電極ＣＴとの接続パターンも前記枝状パターンに類似させた構成としているものである。
【０４４９】
これに対し、本実施例の場合、ｙ方向に延在する画素電極ＰＸは、当該画素の薄膜トランジスタＴＦＴと接続される側と反対の側から該薄膜トランジスタＴＦＴの方向にかけて鈍角（＞９０°）を有するように枝状パターンを有し、これにともない一方のドレイン信号線ＤＬ上の対向電極ＣＴと他方のドレイン信号線ＤＬ上の対向電極ＣＴとの接続パターンも前記枝状パターンに類似させた構成としているものである。
【０４５０】
対向電極ＣＴの前記接続パターンは、画素電極ＰＸの枝状パターンを薄膜トランジスタＴＦＴ側へ、該画素電極ＰＸの枝状パターンと一部重畳領域を残してシフトさせた位置に配置されている。対向電極ＣＴの前記接続パターンと画素電極ＰＸの枝状パターンとの一部重畳領域は、その部分において第３絶縁膜ＰＡＳを誘電体膜とする容量素子Ｃｓｔｇを形成せんがためである。
【０４５１】
なお、前記画素電極ＰＸは金属等で構成してもよいが、たとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成してもよいことはいうまでもない。いわゆる画素の開口率をできるだけ向上させるためである。
【０４５２】
実施例３４．
図４８は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図４６（ａ）に対応した図となっている。
【０４５３】
図４６（ａ）の場合と比較して異なる構成は、まず、当該画素を駆動するゲート信号線ＧＬと当該画素領域を挟んで配置される他のゲート信号線ＧＬと隣接させて金属で形成された対向電圧信号線ＣＬ’が形成されている。
【０４５４】
この対向電圧信号線ＣＬ’とこれに隣接される前記他のゲート信号線ＧＬの上方の第３絶縁膜ＰＡＳの上面には、前記対向電圧信号線ＣＬ’と他のゲート信号線ＧＬをも被って、透光性の導電膜で形成された対向電圧信号線ＣＬが形成されている。なお、この対向電圧信号線ＣＬは当該画素の対向電極ＣＴと一体に形成されたものである。
【０４５５】
また、ゲート信号線ＧＬとドレイン信号線ＤＬとで囲まれた画素領域を、画素電極ＰＸと対向電極ＣＴとで２つの領域に区分する構成は図４６（ａ）の場合と同様である。しかし、それら各領域は図４６（ａ）に示す各領域を上下逆にしたパターンとして形成されていることに相違を有する。
【０４５６】
すなわち、図中ｙ方向に延在する画素電極ＰＸは、薄膜トランジスタＴＦＴとの接続部に近づくにつれ、鈍角（＞９０°）に広がって、その幅が徐々に大きくなるパターンを有している。一方、対向電極ＣＴはその画素領域の中央部を除く周辺部に形成されるが、各ドレイン信号線ＤＬと重畳されて形成されたそれは、前記薄膜トランジスタＴＦＴの側とは反対側に近づくにつれ、鈍角（＞９０°）に広がって、その幅が徐々に大きくなるパターンを有している。
【０４５７】
この場合の、前記画素電極ＰＸの広がり角と対向電極ＣＴの広がり角とはほぼ等しく構成されている。
【０４５８】
このように構成された画素は、その区分された各領域が図４６（ａ）に示す各領域を上下逆にしたパターンとして形成したものであることから、図４６（ａ）に示した構成の場合と同様の効果を奏する。
【０４５９】
実施例３５．
図４９は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図４８に対応した図となっている。
【０４６０】
図４８の場合と比較して異なる構成は、ドレイン信号線ＤＬとゲート信号線ＧＬとで囲まれた画素領域が、画素電極ＰＸと対向電極ＣＴによって４つに区分されていることにある。
【０４６１】
すなわち、該画素領域の中央をｙ方向に延在する画素電極ＰＸが配置され、この画素電極ＰＸの一端およびその反対側の他端はそれぞれ、その延在方向に至るに従い徐々に幅が広がるように形成され、それが対向電圧信号線ＣＬの近傍にまで至っている。これにより、該画素電極ＰＸの各端部は放射状に広がる形状をなし、その広がり面の各辺はそれぞれ直線状に延在する部分に対して鈍角（＞９０°）となっている。
【０４６２】
一方、当該画素領域を挟む各ドレイン信号線ＤＬを被って形成されるそれぞれの対向電極ＣＴは、そのほぼ中央部において、前記画素電極ＰＸ側へ延在する突出部ＣＴｐが形成され、この突起部ＣＴｐは該画素電極ＰＸに近づくにつれその幅が徐々に狭まる形状をなし、その傾斜面の各辺はそれぞれ直線状に延在する部分に対して鈍角（＞９０°）となっている。
【０４６３】
このように構成した場合も、画素領域を画素電極ＰＸと対向電極ＣＴによって区分した各領域は、それぞれ図４６（ａ）に示した構成と同様となり、該構成の説明に示した効果を奏するようになる。
【０４６４】
また、このように区分された各領域を２つ以上設けることにより、各領域の面積が比較的小さくなり、その内部の画素電極ＰＸと対向電極ＣＴによる電界の強度が大きくなり、応答速度の向上を図ることができる。
【０４６５】
実施例３６．
図５０は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図４９に対応した図となっている。
【０４６６】
図４９の場合と比較して異なる構成は、画素領域の中央を図中ｘ方向に延在する対向電圧信号線ＣＬ’が走行して形成されていることにある。そして、該対向電圧信号線ＣＬ’は、たとえばゲート信号線ＧＬの形成の際に同時に形成されるようになっているとともに、対向電極ＣＴの突出部ＣＴｐの部分において、第３絶縁膜ＰＡＳ、第２絶縁膜ＧＩ、および第１絶縁膜ＩＮＳを貫通するスルーホールＴＨを通して該対向電極ＣＴ（対向電圧信号線ＣＬ）と接続されている。
【０４６７】
この対向電圧信号線ＣＬ’は金属等の電気的抵抗が比較的小さい材料で形成され、対向電極ＣＴと一体に形成された対向電圧信号線ＣＬの電気抵抗値を低減させるために設けられたものである。
【０４６８】
このため、対向電極ＣＴおよび対向電圧信号線ＣＬはたとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成してもよいことはいうまでもない。いわゆる画素の開口率をできるだけ向上させるためである。
【０４６９】
実施例３７．
図５１は、本発明による液晶表示装置の画素の他の実施例を示す図で、図４９と対応した図となっている。
【０４７０】
図４９の場合と比較した場合、ドレイン信号線ＤＬとゲート信号線ＧＬとで囲まれた画素領域が、画素電極ＰＸと対向電極ＣＴによって４つに区分されていることは同様であるが、該画素電極ＰＸと対向電極ＣＴのそれぞれのパターンが異なっている。
【０４７１】
すなわち、当該画素領域の中央をｙ方向に延在する画素電極ＰＸは、そのほぼ中央部において、該画素電極ＰＸを挟んで配置される各対向電極ＣＴの側へ延在する突出部ＰＸｐが形成され、この突起部ＰＸｐは各対向電極ＣＴに近づくにつれその幅が徐々に狭まる形状をなし、その傾斜面は直線状に延在する部分に対して鈍角（＞９０°）となっている。
【０４７２】
一方、当該画素領域を挟む各ドレイン信号線ＤＬを被って形成されるそれぞれの対向電極ＣＴは、それら各端部で対向電圧信号線ＣＬと接続する部分において、放射状に広がるの形状をなし、その広がり面は直線状に延在する部分に対して鈍角（＞９０°）となっている。
【０４７３】
このように構成した場合も、画素領域を画素電極ＰＸと対向電極ＣＴによって区分した各領域は、それぞれ図４６（ａ）に示した構成と同様となり、該構成の説明に示した効果を奏するようになる。
【０４７４】
また、このように区分された各領域を２つ以上設けることにより、各領域の面積が比較的小さくなり、その内部の画素電極ＰＸと対向電極ＣＴによる電界の強度が大きくなり、応答速度の向上を図ることができる。
【０４７５】
実施例３８．
図５２は、本発明による液晶表示装置の画素の他の実施例を示す図で、図５０と対応した図となっている。
【０４７６】
図５０の場合と比較して異なる構成は、画素領域の中央を図中ｘ方向に延在する対向電圧信号線ＣＬ’が走行して形成されていることにある。そして、該対向電圧信号線ＣＬ’は、たとえばゲート信号線ＧＬの形成の際に同時に形成されるようになっている。この場合、画素電極ＰＸの下方の突出部ＰＸｐの下方において、該突出部ＰＸｐからはみ出さない程度に若干その幅が広く形成されている。該対向電圧信号線ＣＬ’の電気的抵抗をできるだけ低減させようとする配慮からである。
【０４７７】
この対向電圧信号線ＣＬ’は、液晶表示部ＡＲの外側の領域で対向電圧信号線ＣＬと接続され、該対向電圧信号線ＣＬの電気抵抗値を低減させるために設けられたものである。
【０４７８】
このため、対向電極ＣＴおよび対向電圧信号線ＣＬはたとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ_２（酸化スズ）、Ｉｎ_２Ｏ_３（酸化インジウム）等の透光性の導電層で構成してもよいことはいうまでもない。いわゆる画素の開口率をできるだけ向上させるためである。
【０４７９】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【０４８０】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、液晶の応答速度を向上させた画素を有するようにすることができる。
また、画素の開口率を向上させることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の一実施例を示す等価回路図である。
【図２】本発明による液晶表示装置の一実施例を示す概念図である。
【図３】図２に示すスイッチング回路ＳＷ１の一実施例を示す具体的な回路図、及び動作図である。
【図４】図２に示すスイッチング回路ＳＷ２の一実施例を示す具体的な回路図である。
【図５】図２に示すスイッチング回路ＳＷ１の他の実施例を示す具体的な回路図、及び動作図である。
【図６】本発明による液晶表示装置の他の実施例を示す図で、上述したスイッチング回路を駆動回路に組み込んだドライバを示す図である。
【図７】前記ドライバの配置状態を示した図である。
【図８】本発明による液晶表示装置の他の実施例を示す図で、走査信号駆動回路側のスイッチング回路ＳＷ１に対向電圧信号線を切り替えるスイッチング回路ＳＷ２を組み込んだ回路図である。
【図９】図８に示す回路のタイミング動作図である。
【図１０】本発明による液晶表示装置の他の実施例を示す構成図で、対向電圧信号線の断線に対する修復可能な構成を示す図である。
【図１１】本発明による液晶表示装置の他の実施例を示す説明図で、隣接するドレイン信号線に極性の同じ映像信号を供給することを示す図である。
【図１２】隣接するドレイン信号線に極性の異なる映像信号を供給した場合の不都合を示す説明図である。
【図１３】本発明による液晶表示装置の他の実施例を示す説明図で、複数の対向電圧信号線に同時に対向電圧信号を供給する構成を示した図である。
【図１４】本発明による液晶表示装置の他の実施例を示す説明図で、透明基板面におけるドライバの配置を示した図である。
【図１５】本発明による液晶表示装置の他の実施例を示す説明図で、複数の対向電圧信号線に同時に対向電圧信号を供給する場合に、それら複数の対向電圧信号線がループ状に構成したことを示した図である。
【図１６】本発明による液晶表示装置の他の実施例を示す説明図で、対向電圧信号を同時に供給する複数の対向電圧信号線において、それら対向電圧信号線が入れ湖状となっている実施例を示した図である。
【図１７】本発明による液晶表示装置の画素の一実施例を示す構成図である。
【図１８】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図１９】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２０】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２１】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２２】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２３】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２４】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２５】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２６】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２７】本発明による液晶表示装置の他の実施例を示す構成図で、共通電極駆動回路の周辺を示す回路図とその説明図である。
【図２８】本発明による液晶表示装置の他の実施例を示す構成図で、外部からの画像信号を各ドライバを介して出力するまでの制御を示すフローチャートおよびその説明図である。
【図２９】本発明による液晶表示装置の他の実施例を示す構成図で、各ドライバの配置等を示した図である。
【図３０】本発明による液晶表示装置の他の実施例を示す構成図で、半導体チップからなるゲートドライバおよびコモンドライバをデータ転送配線で接続させた図である。
【図３１】本発明による液晶表示装置の他の実施例を示す構成図で、ＴＣＰ方式の半導体装置からなるゲートドライバおよびコモンドライバをデータ転送配線で接続させた図である。
【図３２】本発明による液晶表示装置の他の実施例を示す構成図で、半導体チップからなるゲートドライバおよびコモンドライバをデータ転送配線で接続させる場合の具体的構成を示す図である。
【図３３】本発明による液晶表示装置の他の実施例を示す構成図で、半導体チップからなるゲートドライバおよびコモンドライバをデータ転送配線で接続させる場合の他の具体的構成を示す図である。
【図３４】本発明による液晶表示装置の他の実施例を示す説明図で、一つの回路から走査信号および対向電圧信号を送出させる場合の信号波形を示した図である。
【図３５】本発明による液晶表示装置であって、一つの回路から走査信号および対向電圧信号を送出させる場合のスイッチの切り替え動作を示した図である。
【図３６】本発明による液晶表示装置であって、一つの回路から走査信号および対向電圧信号を送出させる場合のスイッチの他の切り替え動作を示した図である。
【図３７】本発明による液晶表示装置の他の実施例を示す構成図で、外部からの画像信号を各ドライバを介して出力するまでの制御を示すフローチャートおよびその説明図である。
【図３８】本発明による液晶表示装置の他の実施例を示す構成図で、静電気対策用の回路が組み込まれていることを示した図である。
【図３９】本発明による液晶表示装置の他の実施例を示す構成図で、静電気対策用の回路が組み込まれていることを示した図である。
【図４０】本発明による液晶表示装置の他の実施例を示す構成図で、静電気対策用の回路が 組み込まれていることを示した図である。
【図４１】本発明による液晶表示装置の他の実施例を示す構成図で、静電気対策用の回路が組み込まれていることを示した図である。
【図４２】本発明による液晶表示装置の他の実施例を示す構成図で、静電気対策用の回路に組み込まれる双方向性ダイオードの構成を示した図である。
【図４３】本発明による液晶表示装置の画素の他の実施例を示す説明図で、その基本的条件を示した図である。
【図４４】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４５】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４６】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４７】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４８】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４９】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図５０】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図５１】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図５２】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図５３】従来の液晶表示装置の一例を示す等価回路図である。
【符号の説明】
ＳＵＢ…透明基板、ＡＲ…液晶表示部、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＣＬ…対向電圧信号線、Ｖ…走査信号駆動回路、Ｈｅ…映像信号駆動回路、Ｃｍ…共通電極駆動回路、ＰＸ…画素電極、ＣＴ…対向電極、Ｃｓｔｇ…容量素子、ＴＦＴ…薄膜トランジスタ、ＳＷ１、ＳＷ２…スイッチング回路、ＧＤ…ゲートドライバ、ＤＤ…ドレインドライバ、ＣＤ…コモンドライバ、ＩＮＳ…第１絶縁膜、ＧＩ…第２絶縁膜、ＰＡＳ…第３絶縁膜、ＴＨ…スルーホール、ＢＭ…ブラックマトリクス、ＢＳＤ…双方向性ダイオード、ＦＶＬ…フローティング電圧線、ＥＡＤ…初期配向方向、ＰＡＥ…画素の区分された領域。

Claims (13)

1. 画素領域に区分された第１の領域と第２の領域を有し、
   各領域は第１と第２の電極により囲まれて領域が形成され、
   第１と第２の電極はそれぞれ長い第１の電極部分と短い第２の電極部分とを有し、
   第１の電極部分と第２の電極部分は鈍角となる関係を有して接続され、
   前記第１の電極と第２の電極それぞれの第２の電極部分は各領域内で互いに最も遠い辺になるように配置されていて、
   前記鈍角が第１の領域と第２の領域で異なる側に形成されていることを特徴とする液晶表示装置。
2. それぞれの前記鈍角が初期配向方向に対して異なる側に位置づけられていることを特徴とする請求項１に記載の液晶表示装置。
3. 画素領域に区分された第１と第２の領域を有し、
   各領域は第１と第２の電極を有し、
   かつ、第１と第２の電極が平行に延在して主領域と第１と第２の電極が徐々に近接する補助領域を有し、
   補助領域は画素領域の両端に配置され、かつ、それぞれ逆方向に徐々に近接するように配置され、
   前記第１の領域と第２の領域はほぼ線対称に形成されていることを特徴とする液晶表示装置。
4. 画素領域内に、画素電極とこの画素電極との間に電界を生じせしめる対向電極とを備え、かつ、これら画素電極と対向電極とで囲まれた少なくとも２つの区分領域を備え、
   これら区分領域のそれぞれは菱形状をなし、これら区分領域ほぼ液晶初期配向方向に対して線対称となって背中合わせに形成され、
   これら各区分領域は、それぞれ一方の区分領域と背中合わせになる第１辺とこの第１辺の一方向側の端部にてこの第１辺と鈍角の開きを有して交差する第２辺とが前記画素電極と対向電極のうち一方の電極によって縁取られて形成されるとともに、
   前記第１辺と平行となる第３辺とこの第３辺と前記一方向側と反対側の端部にて該第３辺と鈍角の開きを有して交差する第４辺とが前記画素電極と対向電極のうち他方の電極によって縁取られて形成されていることを特徴とする液晶表示装置。
5. 各区分領域の第１辺と第３辺のそれぞれの長さは該第１辺と第３辺の距離より大きく設定されていることを特徴とする請求項４に記載の液晶表示装置。
6. 画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されていることを特徴とする請求項４に記載の液晶表示装置。
7. 各区分領域の第１辺を縁取る電極は各区分領域における共通の電極として構成されていることを特徴とする請求項４に記載の液晶表示装置。
8. 線対称に背中合わせに形成された各区分領域は液晶初期配向方向に沿って複数形成され、これら各区分領域の第１辺と第２辺とを縁取る電極は一体として構成され、かつ、第３辺と第４辺とを縁取る電極は一体として構成されていることを特徴とする請求項４に記載の液晶表示装置。
9. 画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、各区分領域の第２辺は前記ドレイン信号線の映像信号線の供給側に位置づけられていることを特徴とする請求項４に記載の液晶表示装置。
10. 画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、各区分領域の第４辺は前記ドレイン信号線の映像信号線の供給側に位置づけられていることを特徴とする請求項４に記載の液晶表示装置。
11. 各区分領域の第１辺および第２辺を縁取る電極は画素電極であり、第３辺および第４辺を縁取る電極は対向電極であることを特徴とする請求項４に記載の液晶表示装置。
12. 画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、前記対向電極は前記ドレイン信号線を絶縁膜を介して被って形成されていることを特徴とする請求項１１に記載の液晶表示装置。
13. 前記対向電極は透光性の導電層で構成されていることを特徴とする請求項１２に記載の液晶表示装置。

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