【０００１】
【発明の属する技術分野】
本発明は、多層配線基板に関し、特に、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続用の外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板と、該多層配線基板に用いられるコア基板とその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の益々の小型化や軽量化に対応する為、多層のプリント基板（以下、多層配線基板とも言う）においては、従来の貼り合わせ型のプリント基板に比べて、微細な配線パターンを高密度に収容できるものとして、コア基板に絶縁層、配線層を順に積層形成していくビルドアップ方式のプリント基板であるビルドアップ型の多層配線基板（以下ビルドアップ基板とも言う）が、各種開発されており、その作製法も種々である。
尚、ここでは、１つの配線層を形成するための、絶縁層と配線層の組みをビルドアップ層と言う。
配線部の形成については、配線部をエッチング形成するサブトラックティブ法、配線部をめっき形成するアディティブ法（フルアディティブ法、セミアディティブ法を含む）等があり、また、ビア部の形成については、感光性絶縁樹脂をフォトプロセスにより孔開けして形成するフォトビアプロセス法、レーザにより孔開けして形成するレーザビアプロセス法等がある。
このようなビルドアップ基板によれば、従来の貼り合わせ型基板の配線が、通常、配線／間隙＝５０μｍ／５０μｍ 程度であったのに対し、２５μｍ／２５μｍ 程度に微細化することが可能となった。
また、ビルドアップ基板は、配線の微細化だけでなく、従来の貼り合わせ型基板で用いられていた貫通スルーホール（Ｔ／Ｈ）を不要とする貫通Ｔ／Ｈレスを可能としている。
技術の進歩により、１層当りの厚さは薄くなっているが、積層数が数十層になる例もあり、数ｃｍ以上の総厚になることがある。
【０００３】
一方、最近の半導体デバイスの性能向上に伴なう要求として、半導体チップをフェースダウン構造にてマザーボード等の配線回路基板に実装するフリップチップ方式が注目されており、インターポーザとして用いられる半導体パッケージ用の配線基板に半導体チップをフリップチップ方式で実装することも行われるようになってきた。
例えば、図９に示すように、多層配線基板１０のソルダーレジスト１２上にフェースダウンで半導体チップ２０をフリップチップ方式にて半田バンプ２１にて接合して搭載し、半導体チップ２０と多層配線基板１０のソルダーレジスト１２間の空隙にアンダーフィル３０を充填し、更に封止用樹脂４０で半導体チップ２０、半田バンプ２１と配線部材１１との接続部を封止したものである。
尚、フリップチップとはベアチップにＡｕや半田のバンプという接続突起をつけたもので、多ピンで高周波特性や小型化から端子は、一般に、エリアアレイ状で、実装性も狭ピッチが採用されている。
フリップチップ法はＩＢＭにより１９６３年に実用化された方法で、フリップチップのバンプを介して回路基板の配線電極と接続するもので、チップマウウントと電気的接続とを一度に行なうため、チップのピン数が増えても組み立てに要する時間が増えず、多ピン対応に優れた接続方式と言える。
【０００４】
ここで、１例として、従来のビルドアップ基板におけるコア基板の製造方法を、図７に基づいて簡単に説明しておく。
先ず、コア材７１１の両面に銅箔７１２を配設した銅張積層板７１０に、ドリルマシンを用いて機械的にスルホール７１５を形成する。（図７（ａ））
次に、スルホール７１５内を洗浄し、無電解めっきにより全面に所定の厚みで銅めっき層７２０を形成して、スルホール（図７（ａ）の７１５）内を導電化し、その後、電解銅めっきにより全面に所定の厚みで銅めっき銅めっき層７３０を形成して、スルホール内を電気的に接続させる。（図７（ｂ））
次いで、スルホール内に導電性金属材料あるいは非導電性ペーストからなる充填材料７４０を充填し、物理的研磨による表面平滑処理を行なう。（図７（ｃ））
その後、ドライフィルムレジストあるいは液状レジストにより成膜処理を行ない、所定のパターン露光、現像を行なってレジストパターンを形成し、このレジストパターンをマスクとして銅めっき層７３０、無電解銅７２０、銅箔７１２をパターンエッチングすることにより、めっきスルホール部７５０、所望の回路配線（図示せず）を形成して、コア基板７６０が形成される。 （図７（ｄ））
【０００５】
図８は、上記のようにして、製造されたコア基板（図７（ｄ）の７６０）の両面にビルドアップ法により高密度配線を形成して製造された多層配線基板の１例を示す概略断面図である。
図８に示される多層配線基板８１０は、以下のように製造することができる。即ち、コア基板（図７（ｄ）の７６０に相当）の両面にガラスクロスエポキシ樹脂（プリプレグ）のないし樹脂の絶縁層８５１、８５１ａを形成し、炭酸ガスレーザ、もしくは、ＵＶ−ＹＡＧレーザを用いてコア基板上のめっきスルホール（図７（ｄ）の７５０に相当）や回路配線の所望箇所が露出するように小径の孔部を各絶縁層８５１、８５１ａの所定位置に形成する。
そして、洗浄後、孔部内に無電解めっきにより導電層を形成し、ドライフィルムレジストをラミネートして所定のパターンをマスクとして、上記の孔部を含む露出部に電解めっきによりビア８７１を形成して１層目のビルドアップ層を形成する。
この操作を繰り返して複数のビルドアップ層（図示例では両面に各２層）を形成して多層配線基板８１０が製造される。
そして、半導体チップ搭載側のビルドアップ層には、必要な配線とともに、半導体チップ搭載用の接続パッド８６５が形成されている。
次いで、接続用パッド部８６５、８５５を開口して、ソレダーレジスト８８５を配設しておく。
このような多層配線基板８１０では、半導体チップ搭載用の接続パッド８６５に半田等の金属バンプ８９１を介して半導体チップ８９０を搭載することができる。
また、多層配線基板８１０の裏面側外部接続端子８８０が設けられており、プリント配線板（マザーボード等）に搭載することができる。
尚、図８は、多層配線基板の一部を、簡略化して示したものである。
【０００６】
しかし、めっきスルホールを備えた従来のコア基板はめっきスルホールの径、ピッチが大きいため、半導体チップの端子数増加に伴なう高密度化への対応が困難であるという問題がある。
即ち、めっきスルホール形成におけるめっき工程で発生する、図７においてコア材７１１中へのめっき液の染み出しに起因するスルホール間でのマイグレーション現象の発生の点から、めっきスルホールの狭ピッチ化には限界があり、半導体チップ搭載用の接続端子ピッチとめっきスルホールのピッチの間には大きな開きを生じることが避けられない。
従来の、めっきにて導通させためっきスルホールは、ピッチを狭めた場合に、スルホール間でのマイグレーション現象による絶縁信頼性の低下が問題となっていた。
このため、半導体ピッチ搭載用の接続パッド部からコア基板の各めっきスルホールへ接続するため、微細配線を引き回すためのビルドアップ層の積層数を多くする必要があった。
尚、図８に示す多層配線基板８１０の例では、チップ搭載用の各接続用パッド８６５からコア基板（図７（ｄ）の７６０に相当）の各めっきスルホール（図７（ｄ）の７５０に相当）への接続用の引き回しのために、チップ搭載部側に２層のビルドアップ層が必要であるが、コア基板（図７（ｄ）の７６０に相当）の裏面の２層のビルドアップ層は配線の引き回しが不要で、外部接続端子８８０への接続のためビアが形成されている。
【０００７】
【特許文献１】
特開２００２−２６１２０４号公報（図１、図２）
【０００８】
【発明が解決しようとする課題】
上記のように、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化により、コア基材に絶縁層と配線層とが交互に積層され、表面にソルダーレジストが配設されたビルドアップ型等の多層配線基板が、半導体チップをマザーボードに搭載する際のインターポーザとしての半導体パッケージ用の配線基板として用いられ、半導体チップをフェースダウン構造にてフリップチップ方式で搭載するようになってきたが、従来のめっきスルホールのみを配設した多層配線基板の場合には、微細配線を引き回すためのビルドアップ層の積層数が多くなるという問題がり、この対応が求められていた。
本発明は、これに対応するもので、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続用の外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板であって、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済む、多層配線基板を提供しようとするもので、このような配線基板に用いられるコア基板を提供しようとするものである。
同時に、そのようなコア基板の製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明のコア基板は、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板に使用する、コア基板であって、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、且つ、充填スルホール部は、半導体パッケージにおける信号線の一部となり、めっきスルホール部は、半導体パッケージにおける電源線ないしグランド線の一部となるものであることを特徴とするものである。
そして、上記において、充填スルホール部は、内径が０． ０５ｍｍ〜０． １５ｍｍ、ピッチが０． １５ｍｍ〜０． ３ｍｍの範囲であることを特徴とするものである。
そしてまた、上記において、導電性ペーストは、銀を表面にコートした銅粒子からなる導電材を含有することを特徴とするものである。
【００１０】
本発明のコア基板の製造方法は、上記本発明のコア基板の製造方法であって、順に、（ａ）絶縁基板の両面に金属層を配設した積層基材に充填スルホール部形成用およびめっきスルホール部形成用の貫通孔（スルホール）を形成する孔開け工程と、（ｂ）前記充填スルホール部形成用の貫通孔内に導電性ペーストを充填し、硬化させる導電性ペーストの充填硬化工程と、（ｃ）表面部を物理研磨して、導電性ペースト硬化部と金属層を略平坦状にする研磨工程と、（ｄ）無電解めっきにより、全面に下地給電層を形成する無電解めっき工程と、（ｅ）所望の形状に合せて、レジストパターンをめっきマスクとして形成し、電解めっきにより、めっきスルホール部形成用の貫通孔内にスルホールめっきを施す電解めっき工程と、（ｆ）レジストパターンを除去し、フラッシュエッチングにて、露出した無電解めっき部および金属層を除去するフラッシュエッチング工程とを、行なうことを特徴とするものである。
そして、上記において、研磨工程の後、更に、金属層を薄化するエッチング処理と金属層と導電性ペースト硬化部とを平坦化する物理研磨とを行なう薄化工程を施すことを特徴とするものである。
あるいは、本発明のコア基板の製造方法は、上記本発明のコア基板の製造方法であって、順に、（ａ１）絶縁基板の両面に金属層を配設した積層基材に充填スルホール部形成用およびめっきスルホール部形成用の貫通孔（スルホール）を形成する孔開け工程と、（ｂ１）前記充填スルホール部形成用の貫通孔内に導電性ペーストを充填し、硬化させる導電性ペーストの充填硬化工程と、（ｃ１）表面部を物理研磨して、導電性ペースト硬化部と金属層を略平坦状にする研磨工程と、（ｄ１）無電解めっきにより、全面に下地給電層を形成する無電解めっき工程と、（ｅ１）電解めっきにより、下地給電層上全面に導電材層を形成して、めっきスルホール部を形成する電解めっき工程と、（ｆ１）所望の形状に合せて、レジストパターンを耐エッチング性のマスクとして形成し、レジストパターンの開口から露出した導電材層、下地給電層をエッチングして除去するエッチング工程と、（ｇ１）レジストパターンを除去するレジストパターン除去工程とを、行なうことを特徴とするものである。
【００１１】
そして、上記において、孔開け工程における、充填スルホール部形成用の貫通孔（スルホール）の形成を、レーザを照射して行なうものであることを特徴とするものである。
尚、使用するレーザとしては、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザ、エキシマレーザ等を挙げることができ、この中で、特に炭酸ガスレーザが好ましい。
【００１２】
本発明の多層配線基板は、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有する半導体パッケージ用の多層配線基板であって、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、充填スルホール部を信号線の一部とし、めっきスルホール部を電源線ないしグランド線の一部としていることを特徴とするものである。
そして、上記において、多層配線基板が、コア基板の両面に複数のビルドアップ層を備えたビルドアップ型の多層配線基板で、半導体チップ搭載用の接続パッドと充填スルホール部とは、充填スルホール部の領域に設けられたスタックドビアにより接続されていることを特徴とするものである。
そして、上記において、充填スルホール部は、内径が０． ０５ｍｍ〜０． １５ｍｍ、ピッチが０． １５ｍｍ〜０． ３ｍｍの範囲であることを特徴とするものである。
【００１３】
【作用】
本発明のコア基板は、このような構成にすることにより、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続用の外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板で、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済む、多層配線基板の作製を可能としている。
具体的には、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、且つ、充填スルホール部は、半導体パッケージにおける信号線の一部となり、めっきスルホール部は、半導体パッケージにおける電源線ないしグランド線の一部となるものであることにより、これを達成している。
詳しくは、充填スルホール部を半導体パッケージにおける信号線の一部となるように配設し、めっきスルホール部を半導体パッケージにおける電源線ないしグランド線の一部となるように配設していることにより、配設していることにより、信号線用のスルホールの狭ピッチ化を可能とし、且つ、電源線ないしグランド線用のスルホールの低抵抗を維持できるものとしている。
充填スルホール部については、従来の、めっきスルホールを配設したコア基板のように、めっきスルホール形成におけるめっき工程で発生するマイグレーション（図７においてコア材７１１中へのめっき液の染み出し）の点からの、めっきスルホールの狭ピッチ化に対する限界はなく、内径が０． ０５ｍｍ〜０． １５ｍｍ、ピッチが０． １５ｍｍ〜０． ３ｍｍの範囲にすることができるものとし、こののような場合、特に、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済むことを可能にしている。
尚、充填スルホールを形成するためのコア基材に形成する貫通孔の内径ｄ１が０． １５ｍｍ未満であると孔明け加工が困難になるとともに、導電性ペーストの充填も難しくなり、一方、内径ｄ１が０． １５ｍｍを超えると、スルホールの開口部を覆うランド部が大きくなり、各充填スルホールの電気的独立を確保しながらスルホールのピッチを０． １５ｍｍ〜０． ３ｍｍの範囲とすることが困難となる。
また、導電性ペーストを用いた充填スルホールは、耐マイグレーション性に優れるものの、直流で高抵抗であり、抵抗ばらつきを抑えることが困難であるが、信号線用のスルホールとして使用する場合には、特に問題とはならない。
また、導電性ペーストとしては、銀を表面にコートした銅粒子からなる導電材を含有するものが好適なものとして挙げられる。
【００１４】
本発明のコア基板の製造方法は、このような構成にすることにより、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有する半導体パッケージ用の多層配線基板で、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済む多層配線基板に用いられるコア基板の製造を、実用レベルで可能としている。
【００１５】
本発明の多層配線基板は、このような構成にすることにより、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有する半導体パッケージ用の多層配線基板で、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板の配線の積層数に比べ、積層数を少なくて済む、多層配線基板の提供を可能としている。
【００１６】
【発明の実施の形態】
本発明の実施の形態例を挙げ、図を参照にしながらに説明する。
図１（ａ）は本発明のコア基板の実施の形態の１例の概略断面図で、図１（ｂ）は図１（ａ）のＡ１部を拡大して示した図で、図２は本発明の多層配線基板の概略断面を半導体チップと関連付けて示した概略断面図で、図３は本発明のコア基板の製造方法の実施の形態の第１の例の工程の一部を示した工程断面図で、図４は図３に続く工程を示した工程断面図で、図５は本発明のコア基板の製造方法の実施の形態の第２の例の工程の一部を示した工程断面図で、図６は図５に続く工程を示した工程断面図である。
図１〜図６中、１１０はコア基板、１１２は金属層、１１５はめっきスルホール、１１６は充填スルホール、１２０は導電性ペースト硬化物、１２１はランドパッド部とも言う）、１３０は無電解めっき層、１５０は電解めっき層、１５１はスルホール導通部、１５２はランド（パッド部とも言う）、２１０は多層配線基板、２１１はコア基材、２２１、２２１ａ、２２２、２２２ａは絶縁性層、２３１、２３２はスタックドビア、２３３はビア、２４０、２４１は配線、２６０は充填スルホール、２７０はめっきスルホール、２７１は絶縁材、２７２はめっき層、２８０は外部接続用端子、２８５はソルダーレジスト、２９０は半導体チップ、２９１は半田バンプ、３１１はコア基材（絶縁基材、絶縁性基板とも言う）、３１２、３１２ａは金属層、３１５、３１６は貫通孔、３２０、３２０ａは導電性ペースト硬化物、３２１はランドパッド部とも言う）、３３０は無電解めっき層、３４０はレジストパターン（単にレジストとも言う）、３４５は開口、３５０は電解めっき層、３５１はスルホール導通部、３５２はランド（パッド部とも言う）、３８１はめっきスルホール、３８２は充填スルホール、５１１はコア基材（絶縁基材、絶縁性基板とも言う）、５１２は金属層、５１５、５１６は貫通孔、５２０は導電性ペースト硬化物、５２１はランドパッド部とも言う）、５３０は無電解めっき層、５４０は電解めっき層、５４１はスルホール導通部、５４２はランド（パッド部とも言う）、５５０はレジストパターン（単にレジストとも言う）、５５５は開口、５８１はめっきスルホール、５８２は充填スルホールである。
【００１７】
先ず、本発明のコア基材の実施の形態例の１例を図１に基づいて説明する。
本例のコア基材は、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板に使用する、コア基板である。
そして、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部１１６と、スルホールめっきにより表裏の導通をとるめっきスルホール部１１５とを設け、且つ、充填スルホール部１１６は、半導体パッケージにおける信号線の一部とし、めっきスルホール部１１５は、半導体パッケージにおける電源線ないしグランド線の一部とするものである。
ランド１２１、スルホール導通部１５１、ランド１５２は、それぞれ、金属層１１２、無電解めっき層１３０、電解めっき層１５０を順に積層した構造となっている。
本例は、スルホールランド部のランド１２１、１５１以外には配線部を持たない構造のものである。
【００１８】
コア基材１１１としては、エポキシ系絶縁樹脂、ポリイミド系絶縁樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂、ビスマレイド・トリアジン、シアネート、ベンゾシクロブテン等をガラスクロスやアラミド繊維等で強化したもの等が用いられる。
金属層１１２は、本例では、後述する図３〜図４に示すその製造方法においてフラッシュエッチングができる程度の薄い銅箔等の金属層である。
無電解めっき層１３０としては、無電解ニッケル層、無電解銅めっき層等が挙げられる。
電解めっき層１５０としては、銅めっき層、銅めっき層とニッケルめっき層、金めっき層等を２層以上を積層したもの等が挙げられるが、これらに限定はされない。
金属層１１２、無電解めっき層１３０、電解めっき層１５０の各層の厚さについては、これらを積層した状態で電気的に十分な低抵抗が得られる厚さであれば良い。
導電性ペースト硬化物１２０としては、粒子形状の導電材をペースト中に含有した導電性ペーストを硬化したものである。
導電材としては、金、銀、銅等の金属粒子、好ましくは銀を表面にコートした銅粒子等を使用することができる。
このような導電材の粒径は、２μｍ〜８μｍ程度とすることが好ましい。
また、ペーストとしては、エポキシ樹脂、ビスフェノール樹脂等を使用することができる。
導電性ペースト中の導電材の含有量は、８０〜９０重量％、好ましくは、８５〜９０重量％の範囲である。
【００１９】
本例のコア基板においては、 充填スルホール部１１６としては、内径を０． ０５ｍｍ〜０． １５ｍｍとし、ピッチを０． １５ｍｍ〜０． ３ｍｍの範囲としており、これにより、特に、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済むことを可能にしている。
尚、めっきスルホール部１１５は、ピッチ間のマイグレーションの点から、一般には、スルホール同志の隔りを０． ３ｍｍ〜０． ８ｍｍ程度とすることが要求され、スルホール内径は、通常、０． ２ｍｍ〜０． ５ｍｍ程度である。
【００２０】
ランド１２１は充填スルホール１１６を覆うととともに、接続パッドとなるものである。
ランド１５１も接続パッドとなるものである。
【００２１】
本例の変形例としては、本例のスルホール部のランド１２１、１５１以外にも配線部を持つ構造のものも挙げられる。
また、本例の薄化した金属層１１２に代え、 銅箔等の金属層を薄化せずに形成したものも挙げられる。
【００２２】
次いで、本例のコア基板の製造方法を図３、図４に基づいて説明する。
尚、これを以って、本発明のコア基板の製造方法の実施の形態の第１の例の説明に代える。
本例は、図１（ａ）に示すコア基板の製造工程である。
先ず、コア基材となる板状の絶縁基材３１１両面に金属箔からなる金属層３１２を配設した積層基材（図３（ａ））に、充填スルホール部形成用の貫通孔３１５およびめっきスルホール部形成用の貫通孔３１６を形成する孔開け加工を行なう。（図３（ｂ））
孔開け加工における、充填スルホール部形成用の貫通孔３１５の形成は、通常、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザ、エキシマレーザ等を用い、レーザを照射して行なう。
炭酸ガスレーザによる加工がガラスクロス加工の点から好ましい。
スルホール部形成用の貫通孔３１６は、ドリルによる孔明けでもよいし、レーザを用いても良い。
次いで、充填スルホール部形成用の貫通孔３１５内に導電性ペーストを充填し、硬化させた後、表面部を物 理研磨して、導電性ペースト硬化部３２０と金属層３１２を略平坦状にする。（図３（ｃ））
導電性ペーストとしては、エポキシ樹脂、ビスフェノール樹脂等をペーストとし、粒径は、２μｍ〜７μｍ程度の、金、銀、銅等の金属粒子、好ましくは銀を表面にコートした銅粒子等の導電材をペースト中に含有したものを用いる。
導電性ペースト中の導電材の含有量は、８０〜９０重量％、好ましくは、８５〜９０重量％の範囲である。
【００２３】
次いで、金属層３１２を貫通させずに全面エッチングを行ない薄化し、これにより突出した導電性ペースト硬化部３２０を、先と同様に物理研磨する工程を、必要に応じて複数回行ない、金属層をフラッシュエッチングにて除去できる程度まで薄化するとともに金属層３１２と導電性ペースト硬化部３２０とを略平坦状にする。（図３（ｄ））
【００２４】
次いで、無電解めっきを全面に施し、下地給電層として、全面に無電解めっき層３３０を形成する。（図３（ｅ））
無電解めっきとしては、無電解ニッケルめっき、無電解銅めっき等が挙げられる。
【００２５】
次いで、無電解めっき層３３０上に、所望の形状に合せて、レジストパターン３４０をめっきマスクとして形成する。（図４（ｆ）））
レジストパターン３４０を形成するためのレジスト材としては、耐めっき性があり、処理性の良いものが好ましく。
通常、ドライエッチングレジスト等が用いられる。
次いで、電解めっきにより、レジストパターン３４０の開口３４５から露出した無電解めっき層３３０上に、形成しようとするめっきスルホール部の導通部およびランドと、充填スルホール部のランドのベースを形成する。（図４（ｇ）））
電解めっきとしては、銅めっき、銅めっきとニッケルめっき、金めっき等の組み合わせが挙げられるが、これらに限定はされない。
次いで、レジストパターン３４０を除去（図４（ｆ））した後、フラッシュエッチングにて、露出した無電解めっき層３３０および薄化されている金属層３１２を除去する。（図４（ｈ）））
これにより、図１（ａ）に示すコア基板が形成される。
【００２６】
尚、図３に示す金属層３１２を予め薄く形成しておくことにより、図３（ｃ）〜図３（ｄ）に至る金属層３１２の薄化工程をせずに、図３（ｅ）〜図４（ｉ）と同様の処理を行ない、図１（ａ）に示すコア基板を得ることができる。
【００２７】
次に、本発明のコア基板の製造方法の実施の形態の第２の例を、図５、図６に基づいて説明する。
本例は、図１（ａ）に示すコア基板において、金属層１１２をエッチングにより薄化せずに用いたコア基板を製造するものである。
尚、各処理、各部材は、第１の例と同様なものが適用でき、ここでは、これらについての説明は省き、処理のフローの説明のみを行なう。
先ず、第１の例のコア基板の製造方法と同様にして、充填スルホール部形成用の貫通孔５１５内に導電性ペーストを充填し、硬化させた後、表面部を物 理研磨して、導電性ペースト硬化部５２０と金属層５１２を略平坦状にする。（図５（ｃ））
この状態で、次いで、無電解めっきにより、全面に下地給電層として無電解めっき層５３０を形成し、更に、電解めっきにより、無電解めっき層５３０上全面に電解めっき層（導電材層）５４０を形成する。（図５（ｄ））
これにより、無電解めっき層５３０上に、形成しようとするめっきスルホール部の導通部およびランドと、充填スルホール部のランドのベースが形成される。（図６（ｅ））
次いで、電解めっき層５４０上に、所望の形状に合せて、レジストパターン５５００を耐エッチング性のマスクとして形成した（図６（ｆ））後、レジストパターン５５０の開口５５５から露出した電解めっき層５４０上導、無電解めっき層５３０、導電層５１２をエッチングして除去する。
この後、レジストパターン５５０を除去し（図６（ｇ））、所望のコア基材を得る。（図６（ｈ））
【００２８】
次に、本発明の多層配線基板の１例を、図２に基づいて、簡単に説明する。
尚、図２には、接続関係を分かり易くするため、半導体チップ２９０とそのパッド（半田バンプ２９１）を図示している。
本例は、図１（ａ）に示すコア基板を使用したもので、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッド（図１の１５２に相当）を有し、他方の面には外部回路と接続するための外部接続端子２８０を有するビルドアップ型の半導体パッケージ用の多層配線基板２１０である。
そして、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部２６０と、スルホールめっきにより表裏の導通をとるめっきスルホール部２７０とを設け、充填スルホール部２６０を信号線の一部とし、めっきスルホール部２７０を電源線ないしグランド線の一部としているものである。
本例の多層配線基板においては、多層配線基板が、コア基板の両面に各２層のビルドアップ層（配線層と絶縁性層との組み）を備えたビルドアップ型の多層配線基板で、半導体チップ搭載用の接続パッド（図１の１５２に相当）と充填スルホール部２６０とは、充填スルホール部の領域に設けられたスタックドビア２３１により接続されている。
本例の多層配線基板は、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板の配線の積層数に比べ、積層数を少なくて済む、多層配線基板の提供を可能としている。
尚、基材２１１の半導体チップ搭載側とは反対側のビルドアップ層も配線の引き回しに利用されており、この点でも図８に示す従来のビルドアップ型の多層配線基板とは異なる。
コア基板（図１（ａ）の１１０）の各部については、ここでは説明を省く。
絶縁性層２２１、２２１ａ、２２２、２２２ａとしては、優れた電気絶縁性とともに適度の強度を有するものが好ましく、例えば、エポキシ系絶縁樹脂、ポリイミド系絶縁樹脂、アクリル系絶縁樹脂、ポリフェニレンエーテル、ベンゾシクロブテン、シアネート系、ビスマレイド・トリアジン（ＢＴ）、フッ素樹脂、アラミド等の材料が用いられる。
絶縁性層２２１、２２１ａ、２２２、２２２ａの厚みは、この層の下層の内層パターン（内層配線パターンとも言う）を完全に被膜できる厚さであればよく、通常は、２５μｍ〜７０μｍの範囲である。
配線部２４０は、通常、銅箔をエッチングして形成された、あるいは銅めっきにより形成された金属層で、最表層のものは、半導体チップ２９０の半田バンプ２９１と接続するためのパッド部（明示していない）を形成するためのベース基材でもあり、パッド部は、該ベース基材上に、半田との間のバリア層となるバリア性のめっき層を配設して形成される。
【００２９】
本例のビルドアップ基板の製造方法については、先に述べた図８に示される多層配線基板８１０の作製と同様の方法、あるいはこれ以外の公知の方法により製造することができ、ここでは説明を省く。
【００３０】
勿論、本例の変形例としては、図５、図６に示す製造方法により作製されたコア基板を用いた多層配線基板も挙げられる。
また、本発明の多層配線基板の実施の形態は、ビルドアップ型の多層配線基板に限定されない。
例えば、一括積層方式で多層配線を形成した多層配線基板で、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、充填スルホール部を信号線の一部とし、めっきスルホール部を電源線ないしグランド線の一部としているものも挙げられる。
【００３１】
【発明の効果】
本発明は、上記のように、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続用の外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板で、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済む、多層配線基板と、それに用いられるコア基板の提供を可能にした。
同時に、そのようなコア基板の製造方法の提供を可能にした。
【図面の簡単な説明】
【図１】図１（ａ）は本発明のコア基板の実施の形態の１例の概略断面図で、図１（ｂ）は図１（ａ）のＡ１部を拡大して示した図である。
【図２】本発明の多層配線基板の概略断面を半導体チップと関連付けて示した概略断面図である。
【図３】本発明のコア基板の製造方法の実施の形態の第１の例の工程の一部を示した工程断面図である。
【図４】図３に続く工程を示した工程断面図である。
【図５】本発明のコア基板の製造方法の実施の形態の第２の例の工程の一部を示した工程断面図である。
【図６】図５に続く工程を示した工程断面図である。
【図７】従来のコア基板の製造方法の工程断面図である。
【図８】従来の多層配線基板の概略断面図である。
【図９】多層配線基板を使用した半導体パッケージを示した概略断面図である。
【符号の説明】
１０ 多層配線基板
１１ 配線部材
１２ ソルダーレジスト
１５ 外部接続用端子（半田ボール）
２０ 半導体チップ
２１ 半田バンプ
３０ アンダーフィル
４０ 封止用樹脂
１１０ コア基板
１１２ 金属層
１１５ めっきスルホール
１１６ 充填スルホール
１２０ 導電性ペースト硬化物
１２１ ランド（パッド部とも言う）
１３０ 無電解めっき層
１５０ 電解めっき層
１５１ スルホール導通部
１５２ ランド（パッド部とも言う）、
２１０ 多層配線基板
２１１ コア基材
２２１、２２１ａ、２２２、２２２ａ 絶縁性層
２３１、２３２ スタックドビアビア
２３３ ビア
２４０、２４１ 配線
２６０ 充填スルホール
２７０ めっきスルホール
２７１ 絶縁材
２７２ めっき層
２８０ 外部接続用端子
２８５ ソルダーレジスト
２９０ 半導体チップ
２９１ 半田バンプ
３１１ コア基材（絶縁基材、絶縁性基板とも言う）
３１２、３１２ａ 金属層
３１５、３１６ 貫通孔
３２０、３２０ａ 導電性ペースト硬化物
３２１ ランド（パッド部とも言う）
３３０ 無電解めっき層
３４０ レジストパターン（単にレジストとも言う）
３４５ 開口
３５０ 電解めっき層
３５１ スルホール導通部
３５２ ランド（パッド部とも言う）
３８１ めっきスルホール
３８２ 充填スルホール
５１１ コア基材（絶縁基材、絶縁性基板とも言う）
５１２ 金属層
５１５、５１６ 貫通孔
５２０ 導電性ペースト硬化物
５２１ ランド（パッド部とも言う）
５３０ 無電解めっき層
５４０ 電解めっき層
５４１ スルホール導通部
５４２ ランド（パッド部とも言う）
５５０ レジストパターン（単にレジストとも言う）
５５５ 開口
５８１ めっきスルホール
５８２ 充填スルホール
８１０ 多層配線基板
８１１ コア基材
８２０ 無電解めっき層
８３０ 電解めっき層
８４０ 充填材
８５１、８５１ａ 絶縁層
８５２、８５２ａ 絶縁層
８５５ 接続用パッド
８６１、８６２ 配線部
８６５ 接続パッド
８７１、８７２ ビア
８８０ 外部接続端子
８８５ ソルダーレジスト
８９０ 半導体チップ
８９１ 金属バンプ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multilayer wiring board, in particular, includes a plurality of build-up layers on both sides of a core substrate, one side has connection pads for mounting a semiconductor chip by a flip chip method, and the other side has The present invention relates to a multilayer wiring board for a build-up type semiconductor package having an external connection terminal for connection to an external circuit, a core substrate used for the multilayer wiring board, and a method of manufacturing the same.
[0002]
[Prior art]
In recent years, in order to respond to increasingly smaller and lighter electronic devices, a multilayer printed circuit board (hereinafter, also referred to as a multilayer wiring board) requires a finer wiring pattern than a conventional bonded type printed circuit board. Various types of build-up type multilayer wiring boards (hereinafter also referred to as “build-up boards”), which are build-up type printed boards in which an insulating layer and a wiring layer are sequentially laminated and formed on a core board, which can be accommodated at a high density, have been developed. And there are various production methods.
Here, a combination of an insulating layer and a wiring layer for forming one wiring layer is referred to as a build-up layer.
As for the formation of the wiring portion, there are a sub-trackive method for forming the wiring portion by etching, an additive method for forming the wiring portion by plating (including a full additive method and a semi-additive method), and the like. There are a photo via process method in which a photosensitive insulating resin is formed by making holes in a photo process, and a laser via process method in which a photosensitive insulating resin is formed by making holes in a laser.
According to such a build-up substrate, the wiring of the conventional bonded type substrate is usually about 50 μm / 50 μm, whereas the wiring / gap can be reduced to about 25 μm / 25 μm. Was.
In addition, the build-up substrate enables not only a fine wiring but also a penetrating T / H-less operation that does not require a penetrating through hole (T / H) used in a conventional bonded type substrate.
Although the thickness per layer has been reduced due to the progress of technology, the number of layers may be several tens in some cases, and the total thickness may be several cm or more.
[0003]
On the other hand, as a demand accompanying the recent improvement in the performance of semiconductor devices, a flip-chip method in which a semiconductor chip is mounted on a wiring circuit board such as a motherboard in a face-down structure has attracted attention. Mounting a semiconductor chip on a wiring board by a flip chip method has also been performed.
For example, as shown in FIG. 9, a semiconductor chip 20 is mounted face down on a solder resist 12 of a multilayer wiring board 10 by solder bumps 21 by a flip chip method and mounted. The underfill 30 is filled in the space between the solder resists 12 and the connection between the semiconductor chip 20, the solder bumps 21 and the wiring member 11 is further sealed with a sealing resin 40.
A flip chip is a bare chip with connection protrusions made of Au or solder bumps, and the terminals are generally in an area array shape and have a narrow pitch for mountability due to high pin count and high frequency characteristics and miniaturization. I have.
The flip-chip method is a method practically used by IBM in 1963. The flip-chip method is used to connect to a wiring electrode of a circuit board via a flip-chip bump. Even if the number of pins increases, the time required for assembling does not increase, and it can be said that the connection method is excellent in supporting many pins.
[0004]
Here, as an example, a method of manufacturing a core substrate in a conventional build-up substrate will be briefly described with reference to FIG.
First, through holes 715 are mechanically formed in a copper-clad laminate 710 having copper foils 712 disposed on both surfaces of a core material 711 using a drill machine. (FIG. 7 (a))
Next, the inside of the through hole 715 is washed, a copper plating layer 720 having a predetermined thickness is formed on the entire surface by electroless plating, and the inside of the through hole (715 in FIG. 7A) is made conductive. A copper-plated copper-plated layer 730 having a predetermined thickness is formed on the entire surface to electrically connect the through holes. (FIG. 7 (b))
Next, a filling material 740 made of a conductive metal material or a non-conductive paste is filled in the through holes, and the surface is smoothed by physical polishing. (FIG. 7 (c))
Thereafter, a film forming process is performed using a dry film resist or a liquid resist, and a predetermined pattern is exposed and developed to form a resist pattern. Using this resist pattern as a mask, the copper plating layer 730, the electroless copper 720, and the copper foil 712 are formed. By pattern etching, a plated through hole 750 and desired circuit wiring (not shown) are formed, and a core substrate 760 is formed. (FIG. 7 (d))
[0005]
FIG. 8 is a schematic diagram showing an example of a multilayer wiring board manufactured by forming high-density wiring on both surfaces of a core board (760 in FIG. 7D) manufactured as described above by a build-up method. It is sectional drawing.
The multilayer wiring board 810 shown in FIG. 8 can be manufactured as follows. That is, glass cloth epoxy resin (prepreg) or resin insulating layers 851 and 851a are formed on both sides of a core substrate (equivalent to 760 in FIG. 7D), and a carbon dioxide gas laser or a UV-YAG laser is used. Small-diameter holes are formed at predetermined positions of the insulating layers 851 and 851a so that plated through holes (corresponding to 750 in FIG. 7D) on the core substrate and desired portions of circuit wiring are exposed.
Then, after washing, a conductive layer is formed in the hole by electroless plating, a dry film resist is laminated, and a predetermined pattern is used as a mask to form a via 871 in the exposed portion including the hole by electrolytic plating. A first build-up layer is formed.
This operation is repeated to form a plurality of build-up layers (two layers on both sides in the illustrated example) to manufacture the multilayer wiring board 810.
The connection pads 865 for mounting the semiconductor chip are formed on the build-up layer on the side where the semiconductor chip is mounted, together with necessary wiring.
Next, the connection pad portions 865 and 855 are opened, and a solder resist 885 is provided.
In such a multilayer wiring board 810, the semiconductor chip 890 can be mounted on the connection pads 865 for mounting the semiconductor chip via the metal bumps 891 such as solder.
In addition, an external connection terminal 880 on the back side of the multilayer wiring board 810 is provided, and can be mounted on a printed wiring board (such as a motherboard).
FIG. 8 is a simplified view of a part of the multilayer wiring board.
[0006]
However, the conventional core substrate provided with plated through holes has a problem that it is difficult to cope with a high density due to an increase in the number of terminals of the semiconductor chip because the diameter and pitch of the plated through holes are large.
That is, in view of the occurrence of the migration phenomenon between the through holes caused by the seepage of the plating solution into the core material 711 in FIG. 7 which occurs in the plating step in forming the plated through holes, the narrowing of the pitch of the plated through holes is limited. Therefore, it is inevitable that there is a large gap between the pitch of the connection terminals for mounting the semiconductor chip and the pitch of the plated through holes.
Conventionally, when the pitch of a plated through hole made conductive by plating is narrowed, the insulation reliability is deteriorated due to a migration phenomenon between the through holes.
For this reason, in order to connect from the connection pad portion for mounting the semiconductor pitch to each plated through hole of the core substrate, it is necessary to increase the number of build-up layers for routing the fine wiring.
In the example of the multilayer wiring board 810 shown in FIG. 8, each of the connection pads 865 for chip mounting is connected to each plated through hole (750 in FIG. 7D) of the core substrate (corresponding to 760 in FIG. 7D). Two layers of build-up layers are required on the chip mounting part side for routing for connection to the core board (corresponding to 760 in FIG. 7D). The layer does not require wiring, and a via is formed for connection to the external connection terminal 880.
[0007]
[Patent Document 1]
JP-A-2002-261204 (FIGS. 1 and 2)
[0008]
[Problems to be solved by the invention]
As described above, with the increasing number of terminals of semiconductor elements accompanying the increasing density and functionality of semiconductor elements in recent years, insulating layers and wiring layers are alternately stacked on a core base material, and solder A multi-layer wiring board such as a build-up type on which a resist is provided is used as a wiring board for a semiconductor package as an interposer when mounting a semiconductor chip on a motherboard. However, in the case of conventional multilayer wiring boards with only plated through-holes, there is a problem that the number of build-up layers for routing fine wiring increases, and this response is required. I was
The present invention corresponds to this, includes a plurality of buildup layers on both sides of a core substrate, has connection pads for mounting a semiconductor chip by a flip chip method on one surface, and has a connection pad on the other surface. Is a multi-layer wiring board for a build-up type semiconductor package having an external connection terminal for connection with an external circuit, and the multi-terminal of the semiconductor element accompanying the increasing density and function of the semiconductor element in recent years. The purpose of the present invention is to provide a multilayer wiring board which can cope with the development of a multilayer wiring board and can reduce the number of build-up layers as compared with the number of build-up layers of a conventional multilayer wiring board having only plated through holes. It is an object of the present invention to provide a core substrate used for such a wiring substrate.
At the same time, it is intended to provide a method for manufacturing such a core substrate.
[0009]
[Means for Solving the Problems]
The core substrate of the present invention includes a plurality of build-up layers on both surfaces of the core substrate, one surface has connection pads for mounting a semiconductor chip by a flip chip method, and the other surface has an external circuit. A core substrate used for a multi-layer wiring board for a build-up type semiconductor package having external connection terminals for connection, a filled through-hole portion for providing front-to-back conduction by a filled conductive paste cured product, and a through-hole plating. And a plated through-hole portion that provides conduction between the front and back, and the filled through-hole portion becomes a part of a signal line in the semiconductor package, and the plated through-hole portion becomes a part of a power supply line or a ground line in the semiconductor package. It is characterized by having.
In the above, the filled through-hole portion has an inner diameter of 0.1 mm. 05mm-0. 15mm, pitch 0. 15 mm to 0. It is characterized in that it is within a range of 3 mm.
Further, in the above, the conductive paste contains a conductive material composed of copper particles coated on the surface with silver.
[0010]
The method for manufacturing a core substrate according to the present invention is the method for manufacturing a core substrate according to the present invention, wherein (a) a laminated base material having metal layers disposed on both sides of an insulating substrate for forming a through hole portion and plating. A hole forming step of forming a through hole for forming a through hole portion (a through hole), and (b) a filling and curing step of a conductive paste for filling and curing a conductive paste in the through hole for forming the filled through hole portion. (C) a polishing step of physically polishing the surface to make the conductive paste cured portion and the metal layer substantially flat; and (d) an electroless plating step of forming a base power supply layer on the entire surface by electroless plating. (E) an electroplating step of forming a resist pattern as a plating mask in accordance with a desired shape, and performing through-hole plating in a through hole for forming a plated through-hole portion by electrolytic plating; Removing the turn by flash etching, a flash etching process for removing the electroless plating unit and the metal layer exposed, is characterized in that to perform.
In the above, after the polishing step, further, a thinning step of performing an etching treatment for thinning the metal layer and a physical polishing for flattening the metal layer and the cured conductive paste portion is performed. It is.
Alternatively, the method for manufacturing a core substrate according to the present invention is the method for manufacturing a core substrate according to the present invention, wherein (a1) a method for forming a filled through-hole portion on a laminated base material in which metal layers are disposed on both surfaces of an insulating substrate. And a hole forming step of forming a through hole (through hole) for forming a plated through hole part, and (b1) a step of filling and curing a conductive paste in the through hole for forming the filled through hole part and curing the conductive paste. (C1) a polishing step of physically polishing the surface portion to make the conductive paste hardened portion and the metal layer substantially flat; and (d1) electroless plating for forming a base power supply layer on the entire surface by electroless plating. Step (e1), an electroplating step of forming a conductive material layer on the entire surface of the underlayer power supply layer by electrolytic plating to form a plated through-hole portion, and (f1) etching the resist pattern in accordance with a desired shape. An etching step of etching and removing the conductive material layer and the underlying power supply layer exposed from the opening of the resist pattern, and a resist pattern removing step of removing the resist pattern (g1). It is a feature.
[0011]
In the above, the formation of the through hole for forming the filled through hole portion (the through hole) in the hole forming step is performed by irradiating a laser.
In addition, as a laser to be used, a carbon dioxide laser, a UV-YAG laser, an excimer laser, and the like can be given, and among them, a carbon dioxide laser is particularly preferable.
[0012]
The multilayer wiring board of the present invention has a connection pad for mounting a semiconductor chip by a flip chip method on one surface, and an external connection terminal for connecting to an external circuit on the other surface for a semiconductor package. A multi-layered wiring board, provided with a filled through-hole portion for conducting conduction between the front and back by the filled conductive paste cured product, and a plated through-hole portion for conducting conduction between the front and back by through-hole plating, and filling the filled through-hole portion with a part of a signal line. Wherein the plated through-hole portion is part of a power supply line or a ground line.
And in the above, the multilayer wiring board is a build-up type multilayer wiring board having a plurality of build-up layers on both sides of the core substrate, and the connection pads for mounting the semiconductor chip and the filling through-hole section are the filling through-hole section. It is characterized by being connected by a stacked via provided in the region.
In the above, the filled through-hole portion has an inner diameter of 0.1 mm. 05mm-0. 15mm, pitch 0. 15 mm to 0. It is characterized in that it is within a range of 3 mm.
[0013]
[Action]
With such a configuration, the core substrate of the present invention has a plurality of buildup layers on both surfaces of the core substrate, and has connection pads for mounting a semiconductor chip by a flip chip method on one surface. On the other side, a multilayer wiring board for a build-up type semiconductor package having an external connection terminal for connection to an external circuit, and a semiconductor element accompanying the increasing density and functionality of semiconductor elements in recent years. It is possible to manufacture a multi-layer wiring board that can cope with the increase in the number of terminals and can reduce the number of build-up layers in comparison with the number of build-up layers in a multi-layer wiring board in which only conventional plated through holes are provided. And
Specifically, a filled through-hole portion for providing front-to-back conduction with the filled conductive paste cured product and a plated through-hole portion for providing front-to-back conduction by through-hole plating are provided, and the filled through-hole portion is a signal line in the semiconductor package. This is achieved by the fact that the plated through-hole portion becomes a part of the power supply line or the ground line in the semiconductor package.
Specifically, the filling through-hole portion is arranged to be a part of the signal line in the semiconductor package, and the plating through-hole portion is arranged to be a part of the power supply line or the ground line in the semiconductor package. By providing the through holes, the pitch of the through holes for the signal lines can be reduced, and the low resistance of the through holes for the power supply lines or the ground lines can be maintained.
Regarding the filled through-hole portion, from the viewpoint of migration (exudation of the plating solution into the core material 711 in FIG. 7) which occurs in the plating step in forming the plated through-hole, as in a conventional core substrate having plated through-holes. However, there is no limit to the narrowing of the pitch of the plated through hole, and 05mm-0. 15mm, pitch 0. 15 mm to 0. In such a case, in particular, it is possible to cope with an increase in the number of terminals of a semiconductor element accompanying the recent increase in density and function of the semiconductor element, This makes it possible to reduce the number of build-up layers in comparison with the number of build-up layers in a multilayer wiring board in which only plated through holes are provided.
In addition, the inner diameter d1 of the through hole formed in the core base material for forming the filled through hole is equal to 0. If the diameter is less than 15 mm, it becomes difficult to form a hole, and it is difficult to fill with a conductive paste. If it exceeds 15 mm, the land portion covering the opening of the through hole becomes large, and the pitch of the through hole is set to 0.1 while ensuring the electrical independence of each filled through hole. 15 mm to 0. It is difficult to set the range to 3 mm.
In addition, filled through holes using a conductive paste have excellent resistance to migration, but have high resistance at direct current, and it is difficult to suppress resistance variation.However, particularly when used as through holes for signal lines, It doesn't matter.
Further, as the conductive paste, a paste containing a conductive material composed of copper particles having silver coated on the surface is preferable.
[0014]
The method for manufacturing a core substrate according to the present invention, having such a structure, has a connection pad for mounting a semiconductor chip by a flip-chip method on one surface and a connection pad with an external circuit on the other surface. A multi-layer wiring board for a semiconductor package having external connection terminals for the semiconductor device, capable of coping with the increasing number of terminals of the semiconductor element accompanying the recent increase in the density and functionality of the semiconductor element, and the conventional plating. This makes it possible to manufacture a core substrate used for a multilayer wiring board, which requires a smaller number of build-up layers than the number of build-up layers of a multilayer wiring board having only through holes, at a practical level.
[0015]
With such a configuration, the multilayer wiring board of the present invention has a connection pad for mounting a semiconductor chip by a flip chip method on one surface, and a connection pad for connecting to an external circuit on the other surface. A multi-layer wiring board for semiconductor packages with external connection terminals, which can respond to the increasing number of terminals of semiconductor elements accompanying the increasing density and functionality of semiconductor elements in recent years, and only the conventional plated through holes Thus, it is possible to provide a multilayer wiring board in which the number of stacked layers is smaller than the number of stacked wirings of the multilayer wiring board on which is disposed.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings.
FIG. 1A is a schematic cross-sectional view of an example of an embodiment of a core substrate of the present invention, FIG. 1B is an enlarged view of a portion A1 in FIG. 1A, and FIG. FIG. 3 is a schematic cross-sectional view showing a schematic cross section of a multilayer wiring board of the present invention in association with a semiconductor chip. FIG. 3 shows a part of the steps of a first example of an embodiment of a method of manufacturing a core substrate of the present invention. 4 is a process sectional view showing a process following FIG. 3, and FIG. 5 is a process showing a part of a process of a second example of the embodiment of the method of manufacturing a core substrate of the present invention. FIG. 6 is a sectional view showing a step that follows the step shown in FIG. 5.
1 to 6, 110 is a core substrate, 112 is a metal layer, 115 is a plated through hole, 116 is a filled through hole, 120 is a cured conductive paste, 121 is also called a land pad portion), and 130 is an electroless plated layer , 150 is an electrolytic plating layer, 151 is a through-hole conductive portion, 152 is a land (also referred to as a pad portion), 210 is a multilayer wiring board, 211 is a core base material, 221 221a, 222, 222a are insulating layers, 231, 232 Is a stacked via, 233 is a via, 240 and 241 are wiring, 260 is a filling through hole, 270 is a plating through hole, 271 is an insulating material, 272 is a plating layer, 280 is an external connection terminal, 285 is a solder resist, 290 is a semiconductor chip, Reference numeral 291 denotes a solder bump; 311 denotes a core base material (also referred to as an insulating base material or an insulating substrate); Metal layers, 315 and 316 are through holes, 320 and 320a are conductive paste cured products, 321 is also called a land pad portion), 330 is an electroless plating layer, 340 is a resist pattern (also simply called resist), and 345 is an opening , 350 is an electrolytic plating layer, 351 is a through hole conducting portion, 352 is a land (also called a pad portion), 381 is a plated through hole, 382 is a filled through hole, 511 is a core base material (also called an insulating base material, an insulating substrate), 512 is a metal layer, 515 and 516 are through holes, 520 is a cured conductive paste, 521 is also referred to as a land pad portion), 530 is an electroless plating layer, 540 is an electrolytic plating layer, 541 is a through-hole conductive portion, and 542 is Lands (also called pad portions), 550 is a resist pattern (also simply called resist), 555 is an opening, and 581 is Come through-hole, 582 is filled through holes.
[0017]
First, an example of an embodiment of a core base material of the present invention will be described with reference to FIG.
The core substrate of the present example has a plurality of build-up layers on both sides of the core substrate, one side has connection pads for mounting a semiconductor chip by a flip chip method, and the other side has an external circuit. A core substrate used for a multi-layer wiring board for a build-up type semiconductor package having an external connection terminal for connecting to a semiconductor device.
Further, a filled through-hole portion 116 for conducting conduction between the front and back by the filled conductive paste cured product and a plated through-hole portion 115 for conducting conduction between the front and back by through-hole plating are provided, and the filled through-hole portion 116 is a signal line in the semiconductor package. And the plated through-hole portion 115 is a part of a power supply line or a ground line in the semiconductor package.
The land 121, the through-hole conducting portion 151, and the land 152 have a structure in which a metal layer 112, an electroless plating layer 130, and an electrolytic plating layer 150 are sequentially laminated.
This example has a structure having no wiring portion other than the lands 121 and 151 in the throughhole land portion.
[0018]
As the core base material 111, an epoxy-based insulating resin, a polyimide-based insulating resin, a polyphenylene ether resin, a fluororesin, bismaleide triazine, cyanate, benzocyclobutene, or the like reinforced with glass cloth, aramid fiber, or the like is used.
In this example, the metal layer 112 is a thin metal layer such as a copper foil that can be flash-etched in the manufacturing method shown in FIGS.
Examples of the electroless plating layer 130 include an electroless nickel layer and an electroless copper plating layer.
Examples of the electrolytic plating layer 150 include, but are not limited to, a copper plating layer, a laminate of two or more copper plating layers and a nickel plating layer, a gold plating layer, and the like.
The thickness of each of the metal layer 112, the electroless plating layer 130, and the electrolytic plating layer 150 may be a thickness that can provide an electrically sufficient low resistance when these layers are stacked.
The cured conductive paste 120 is obtained by curing a conductive paste containing a conductive material in the form of particles in the paste.
As the conductive material, metal particles such as gold, silver and copper, preferably copper particles coated on the surface with silver can be used.
It is preferable that the particle size of such a conductive material be about 2 μm to 8 μm.
In addition, an epoxy resin, a bisphenol resin, or the like can be used as the paste.
The content of the conductive material in the conductive paste is in the range of 80 to 90% by weight, preferably 85 to 90% by weight.
[0019]
In the core substrate of this embodiment, the filling through-hole portion 116 has an inner diameter of 0.1 mm. 05mm-0. 15 mm, and the pitch is 0.1 mm. 15 mm to 0. The range is 3 mm, which makes it possible to cope with the increasing number of terminals of the semiconductor element accompanying the recent increase in density and function of the semiconductor element, and only the conventional plated through hole is provided. This makes it possible to reduce the number of build-up layers in comparison with the number of build-up layers in a multilayer wiring board.
In addition, the plating through-hole portion 115 generally has a gap between through holes of 0.1 mm from the viewpoint of migration between pitches. 3 mm to 0. It is required to be about 8 mm, and the inner diameter of the through hole is usually 0.1 mm. 2 mm to 0. It is about 5 mm.
[0020]
The land 121 covers the filling through hole 116 and serves as a connection pad.
The lands 151 also serve as connection pads.
[0021]
As a modified example of the present example, a structure having a wiring portion in addition to the lands 121 and 151 of the through-hole portion of the present example may be mentioned.
Further, in place of the thinned metal layer 112 of the present embodiment, a metal layer such as a copper foil formed without being thinned may be used.
[0022]
Next, a method of manufacturing the core substrate of the present example will be described with reference to FIGS.
The description of the first embodiment of the embodiment of the method for manufacturing a core substrate of the present invention will be replaced with the above description.
This example is a manufacturing process of the core substrate shown in FIG.
First, a through hole 315 for forming a filled through-hole portion and plating are formed on a laminated base material (FIG. 3A) in which a metal layer 312 made of a metal foil is disposed on both sides of a plate-shaped insulating base material 311 serving as a core base material. A hole forming process for forming a through hole 316 for forming a through hole portion is performed. (FIG. 3 (b))
The formation of the through hole 315 for forming the filled through hole portion in the drilling process is usually performed by irradiating a laser using a carbon dioxide gas laser, a UV-YAG laser, an excimer laser, or the like.
Processing with a carbon dioxide laser is preferred from the viewpoint of glass cloth processing.
The through-hole 316 for forming the through-hole may be formed by drilling or using a laser.
Next, the conductive paste is filled into the through holes 315 for forming the filled through-hole portions, and after hardening, the surface is physically polished to make the conductive paste hardened portions 320 and the metal layer 312 substantially flat. . (FIG. 3 (c))
As the conductive paste, an epoxy resin, a bisphenol resin, or the like is used as a paste, and a particle size of about 2 μm to 7 μm, such as metal particles such as gold, silver, and copper, preferably copper particles having silver-coated surfaces. Used in the paste.
The content of the conductive material in the conductive paste is in the range of 80 to 90% by weight, preferably 85 to 90% by weight.
[0023]
Next, the entire surface is etched without being penetrated through the metal layer 312 to be thinned, and a step of physically polishing the conductive paste cured portion 320 protruding in the same manner as described above is performed a plurality of times, if necessary, to remove the metal layer. The metal layer 312 and the conductive paste cured part 320 are made substantially flat while being thinned to such an extent that they can be removed by flash etching. (FIG. 3 (d))
[0024]
Next, electroless plating is performed on the entire surface, and an electroless plating layer 330 is formed on the entire surface as a base power supply layer. (FIG. 3 (e))
Examples of the electroless plating include electroless nickel plating and electroless copper plating.
[0025]
Next, a resist pattern 340 is formed as a plating mask on the electroless plating layer 330 in accordance with a desired shape. (FIG. 4 (f))
As a resist material for forming the resist pattern 340, a material having plating resistance and good processability is preferable.
Usually, a dry etching resist or the like is used.
Next, by electroplating, on the electroless plating layer 330 exposed from the opening 345 of the resist pattern 340, a conductive portion and a land of a plated through-hole portion to be formed and a base of a land of a filled through-hole portion are formed. (FIG. 4 (g))
Examples of the electrolytic plating include, but are not limited to, copper plating, a combination of copper plating and nickel plating, and gold plating.
Next, after removing the resist pattern 340 (FIG. 4F), the exposed electroless plating layer 330 and the thinned metal layer 312 are removed by flash etching. (FIG. 4 (h))
Thus, the core substrate shown in FIG. 1A is formed.
[0026]
Note that, by forming the metal layer 312 shown in FIG. 3 in advance to be thin, the metal layer 312 shown in FIGS. By performing the same processing as in FIG. 4 (i), the core substrate shown in FIG. 1 (a) can be obtained.
[0027]
Next, a second example of the embodiment of the method of manufacturing a core substrate according to the present invention will be described with reference to FIGS.
In the present example, a core substrate is used in which the metal layer 112 is not thinned by etching in the core substrate shown in FIG.
The same processes and members as those in the first example can be applied, and the description thereof will be omitted, and only the flow of the process will be described.
First, in the same manner as in the method of manufacturing the core substrate of the first example, a conductive paste is filled into the through-hole 515 for forming the filled through-hole portion, and the paste is cured. The hardened paste 520 and the metal layer 512 are made substantially flat. (FIG. 5 (c))
In this state, next, an electroless plating layer 530 is formed as an underlying power supply layer on the entire surface by electroless plating, and an electrolytic plating layer (conductive material layer) 540 is further formed on the entire surface of the electroless plating layer 530 by electrolytic plating. Form. (FIG. 5 (d))
As a result, on the electroless plating layer 530, a conductive portion and a land of the plated through hole portion to be formed and a base of the land of the filled through hole portion are formed. (FIG. 6 (e))
Next, a resist pattern 5500 is formed on the electrolytic plating layer 540 according to a desired shape as an etching resistant mask (FIG. 6F), and then the electrolytic plating layer 540 exposed from the opening 555 of the resist pattern 550 is formed. The upper conductive layer, the electroless plating layer 530, and the conductive layer 512 are removed by etching.
Thereafter, the resist pattern 550 is removed (FIG. 6G) to obtain a desired core substrate. (FIG. 6 (h))
[0028]
Next, an example of the multilayer wiring board of the present invention will be briefly described based on FIG.
FIG. 2 shows a semiconductor chip 290 and its pads (solder bumps 291) for easy understanding of the connection relationship.
This example uses the core substrate shown in FIG. 1A, and has connection pads (corresponding to 152 in FIG. 1) for mounting a semiconductor chip by a flip chip method on one surface, and the other surface. Is a multilayer wiring board 210 for a build-up type semiconductor package having external connection terminals 280 for connection to an external circuit.
A filling through-hole portion 260 for conducting conduction between the front and back surfaces by the filled cured conductive paste and a plating through-hole portion 270 for conducting conduction between the front and back surfaces by through-hole plating are provided. The through hole 270 is a part of a power supply line or a ground line.
In the multilayer wiring board of the present example, the multilayer wiring board is a build-up type multilayer wiring board having two build-up layers (a combination of a wiring layer and an insulating layer) on both sides of a core substrate, and a semiconductor. The connection pad for mounting the chip (corresponding to 152 in FIG. 1) and the filling through-hole portion 260 are connected by a stacked via 231 provided in the region of the filling through-hole portion.
The multilayer wiring board of this example is capable of coping with the increasing number of terminals of the semiconductor element accompanying the recent increase in the density and functionality of the semiconductor element, and the conventional multilayer wiring board provided with only plated through holes. Thus, it is possible to provide a multilayer wiring board in which the number of layers is smaller than the number of layers of the wiring.
Note that the build-up layer on the opposite side of the base 211 from the side on which the semiconductor chip is mounted is also used for wiring, and this is also different from the conventional build-up type multilayer wiring board shown in FIG.
Description of each part of the core substrate (110 in FIG. 1A) is omitted here.
The insulating layers 221, 221 a, 222, and 222 a preferably have excellent electric insulating properties and appropriate strength. For example, epoxy insulating resins, polyimide insulating resins, acrylic insulating resins, polyphenylene ether, benzocyclo Materials such as butene, cyanate, bismaleide triazine (BT), fluororesin, and aramid are used.
The thickness of the insulating layers 221, 221 a, 222, 222 a may be a thickness capable of completely covering the inner layer pattern (also referred to as an inner layer wiring pattern) under the layer, and is usually in the range of 25 μm to 70 μm. .
The wiring portion 240 is usually a metal layer formed by etching a copper foil or formed by copper plating, and the outermost layer is a pad portion for connecting to the solder bump 291 of the semiconductor chip 290 (specified). The pad portion is formed by arranging a plating layer having a barrier property as a barrier layer between the base material and the solder on the base material.
[0029]
The method of manufacturing the build-up board of this example can be manufactured by the same method as that of manufacturing the multilayer wiring board 810 shown in FIG. 8 described above, or other known methods. Omit.
[0030]
Of course, as a modified example of the present embodiment, a multilayer wiring board using a core board manufactured by the manufacturing method shown in FIGS.
Further, the embodiment of the multilayer wiring board of the present invention is not limited to a build-up type multilayer wiring board.
For example, in a multilayer wiring board in which multilayer wiring is formed by a batch lamination method, a filled through-hole portion that provides conduction between the front and back by the filled conductive paste cured material, and a plated through-hole portion that provides conduction between the front and back by through-hole plating are provided and filled. The through hole part may be a part of the signal line, and the plated through hole part may be a part of the power supply line or the ground line.
[0031]
【The invention's effect】
As described above, the present invention includes a plurality of build-up layers on both surfaces of a core substrate, one surface having connection pads for mounting a semiconductor chip by a flip chip method, and the other surface having external pads. A multi-layer wiring board for build-up type semiconductor packages having external connection terminals for connection with circuits, which can respond to the increasing number of terminals of semiconductor elements accompanying the increasing density and functionality of semiconductor elements in recent years. In addition, it is possible to provide a multilayer wiring board and a core board used for the multilayer wiring board, in which the number of build-up layers can be reduced as compared with the number of build-up layers of a conventional multilayer wiring board having only plated through holes. I made it.
At the same time, it has become possible to provide a method for manufacturing such a core substrate.
[Brief description of the drawings]
FIG. 1A is a schematic cross-sectional view of an example of an embodiment of a core substrate of the present invention, and FIG. 1B is an enlarged view of a portion A1 in FIG. 1A. is there.
FIG. 2 is a schematic cross-sectional view showing a schematic cross section of the multilayer wiring board of the present invention in association with a semiconductor chip.
FIG. 3 is a process cross-sectional view showing a part of the process of the first example of the embodiment of the method for manufacturing a core substrate of the present invention.
FIG. 4 is a process cross-sectional view showing a process following FIG. 3;
FIG. 5 is a process cross-sectional view showing a part of the process of the second example of the embodiment of the method for manufacturing a core substrate of the present invention.
FIG. 6 is a process cross-sectional view showing a process following FIG. 5;
FIG. 7 is a process sectional view of a conventional method for manufacturing a core substrate.
FIG. 8 is a schematic sectional view of a conventional multilayer wiring board.
FIG. 9 is a schematic sectional view showing a semiconductor package using a multilayer wiring board.
[Explanation of symbols]
10 multilayer wiring board
11 Wiring members
12 Solder resist
15 External connection terminals (solder balls)
20 Semiconductor chip
21 Solder bump
30 Underfill
40 Resin for sealing
110 core substrate
112 metal layer
115 Plating Through Hole
116 Filled through hole
120 Cured conductive paste
121 land (also called pad part)
130 Electroless plating layer
150 electrolytic plating layer
151 through hole conducting part
152 lands (also called pad parts),
210 Multilayer Wiring Board
211 core substrate
221, 221a, 222, 222a insulating layer
231,232 Stacked via Via
233 via
240, 241 wiring
260 Filled through hole
270 Plating through hole
271 insulation
272 Plating layer
280 External connection terminal
285 Solder resist
290 Semiconductor chip
291 Solder bump
311 Core substrate (also called insulating substrate or insulating substrate)
312, 312a Metal layer
315, 316 through hole
320, 320a Cured conductive paste
321 land (also called pad part)
330 Electroless plating layer
340 resist pattern (also simply called resist)
345 opening
350 electrolytic plating layer
351 Through hole conduction part
352 land (also called pad part)
381 Plating Through Hole
382 Filled through hole
511 Core substrate (also called insulating substrate or insulating substrate)
512 metal layer
515, 516 Through hole
520 Cured conductive paste
521 land (also called pad part)
530 Electroless plating layer
540 electrolytic plating layer
541 Through Hole Conductor
542 land (also called pad part)
550 resist pattern (also simply called resist)
555 opening
581 Plating Through Hole
582 Filled through hole
810 multilayer wiring board
811 Core substrate
820 electroless plating layer
830 electrolytic plating layer
840 filler
851, 851a insulating layer
852, 852a insulating layer
855 pad for connection
861, 862 Wiring section
865 connection pad
871, 872 via
880 External connection terminal
885 Solder resist
890 Semiconductor chip
891 metal bump