JP2004134531A

JP2004134531A - Nonvolatile dynamic random access memory

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Publication number: JP2004134531A
Application number: JP2002296619A
Authority: JP
Inventors: Gentai Rin; 林　元　泰; Shiketsu Chin; 沈　士　傑
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2002-10-09
Filing date: 2002-10-09
Publication date: 2004-04-30

Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile dynamic random access memory for storing data over a long period without performing refreshing and attaining high speed access. <P>SOLUTION: A memory cell is composed of a substrate, a storing element and a control element. The storing element is provided with a floating gate storing charge and a control gate forming a channel. The control element is formed on the substrate, and provided with a parasitic capacitance. The control method applies a prescribed voltage on the control element, and reads the data stored in the storing element by an amount of change in the potential generated in the parasitic capacitance. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、記憶媒体に関し、特に不揮発性データ保存機能と、揮発性データ保存機能とを具える不揮発性ダイナミック・ランダムアクセスメモリに関する。
【０００２】
【従来の技術】
この数年来、ポータブルタイプの電子製品は、市場におけるニーズがますます増えている。これに伴い、フラッシュメモリに関連技術も発展を遂げ、その応用製品は、市場において急増している。いわゆるポータブルタイプの電子製品には、ディジタルカメラ、携帯電話機、ゲーム機、パーソナル・ディジタル・アシスタント、留守番電話機などが挙げられ、フラッシュメモリは、これら電子製品において、例えばディジタルカメラのフィルム、データ保存用のメモリ、もしくはプログラマブル集積回路などに広く応用されている。
【０００３】
フラッシュメモリは一種の不揮発性記憶媒体であって、その原理はトランジスタ、もしくはメモリセルの閾電圧を変更してゲートチャネルの開閉を制御し、データ保存の目的を達成する。フラッシュメモリに保存されたデータは、電源からの電気の供給が中断しても消失しない。一般にフラッシュメモリは、いわゆるＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）と称する電気的消去型プログラマブル・リードオンリー・メモリに属する一種の特殊な構造である。
【０００４】
図１に従来のフラッシュメモリ１０の構造を開示する。フラッシュメモリ１０は基板１２と、ソース１４と、ドレイン１６と、フローティングゲート１８と、コントロールゲート２０とを具え、かつフローティングゲート１８と基板１２のチャネル２２とは、酸化層２４を間に形成して隔離する。さらにコントロールゲート２０とフローティングゲートとの間酸化層２５で隔離する。基板１２は参考電圧Ｖｂｂ（一般には接地電圧を参考電圧とする）に接続する。
【０００５】
仮にフラッシュメモリ１０はｎ型金属酸化膜半導体（ＮＭＯＳと称する）構造であれば、基板１２はｐ型ドーピング領域であって、ソース１４と、ドレイン１６はｎ型ドーピング領域となる。逆に、フラッシュメモリ１０がｐ型金属酸化膜半導体（ＰＭＯＳと称する）構造であれば、基板１２はｎ型ドーピング領域となり、ソース１４とドレイン１６はｐ型ドレイン領域となる。
【０００６】
図１には、説明の便宜を図るために一メモリセル２６のみを開示したが、但しフラッシュメモリは一般に行（ｒｏｗ）と列（ｃｏｌｕｍｎ）とを組み合わせた態様で配列する複数のメモリセル２６とによってなり、それぞれのアドレスに基づいてデータを保存する。
【０００７】
以下、フラッシュメモリ１０の原理について詳述する。コントロールゲート２０のコントロール電圧Ｖｃｇを入力すると、フローティングゲート１８に保存される電子の数量が変更し、さらにフローティングゲート１８の電子保存量に対応するチャネル２２の閾電圧がフローティングゲート１８に保存された電子の変更によって変更される。このため、データを読取る場合、メモリセル２６をフローティングゲート１８に保存される電子によって、“０”か“１”の２種類のデータの状態に区別する。かかる２種類の異なるデータの状態は、チャネル２２の電子が酸化層２４を介してフローティングゲート１８に移動してフローティングゲート１８に保存される電子の数量を増加させるか、もしくはフローティングゲート１８に保存される電子を移動させて、保存される電子の数量を減少させて形成される。即ち、フローティングゲート１８に保存される電子の数量が多い場合、相対的に閾電圧が高くなり、フローティングゲートに保存される電子の数量が少ない場合には、閾電圧が相対的に低くなる。
【０００８】
メモリセル２６のソース１４とドレイン１６とが導通状態にするためには、即ちチャネル２２を発生させるためには、コントロールゲート２０に制御電圧Ｖｃｇを入力してフローティングゲート１８の閾電圧のチャネル２２に対する影響を調整しなければならない。そして、ソース１４とドレイン１６の間に流れる電流の数値を読み取ることによって、制御電圧Ｖｃｇの作用においてメモリセル２６の表わしたデータの状態が“０”か“１”かを判定する。
【０００９】
図２に、図１に開示するメモリセル２６に係る閾電圧の分布を開示する。図示の縦軸はメモリセルの数であって、横軸は閾電圧の高さを表わす。メモリセル２６に二進法の数値“１”を入力する場合、メモリセル２６をプログラム化して、フローティングゲート１８に多量の電子を保存することによって閾電圧を比較的高くする。フラッシュメモリ１０に含まれる複数のメモリセル２６について、数値“１”を保存したそれぞれのメモリセル２６の閾電圧は必ずしも一致しているとは限らず、特性曲線２８を描いて分布した状態にある。これら数値“１”を保存したメモリセル２６は、それぞれＶ１１〜Ｖ１２に分布する閾電圧を有する。
【００１０】
逆に、メモリセル２６に二進法の数値“０”を保存する場合、メモリセル２６に対して消去を実行して、フローティングゲート１８が保存する電子の数量を少なくし、低い閾電圧を有するように調整する。フラッシュメモリ１０に含まれる複数のメモリセル２６について、数値“０”を保存したそれぞれのメモリセル２６の閾電圧は必ずしも一致しているとは限らず、特性曲線３０を描いて分布した状態にある。これら数値“０”を保存したメモリセル２６は、それぞれ−Ｖ２１〜−Ｖ２２に分布する閾電圧を有する。
【００１１】
したがって、フラッシュメモリ１０に含まれるそれぞれのメモリセル２６のコントロールゲート２０にＶ１１から−Ｖ２１までの間の電圧を入力すると、数値“０”を保存するメモリセル２６は導通状態となり、数値“１”を保存するメモリセル２６は導通状態とならない。このため、例えばセンス増幅器などの回路を外部から接続し、導通状態に基づいてメモリセル２６に保存した二進法の数値を判読することができる。
【００１２】
また、図２に開示する特性曲線２８、３０に対応する閾電圧の分布は、フローティングゲート１８にある電荷の数に基づいて決定する。よって、特性曲線２８、３０はユーザーの設定によってシフトできる。即ち特性曲線２８、３０は、プラス電圧の閾電圧の分布に同時に対応するか、もしくはマイナス電圧の閾電圧の分布に同時に対応することができる。
【００１３】
フラッシュメモリ１０に対して消去、もしくはプログラミングを実行する場合、一般にファウラー・ノルドハイムトンネルか、もしくは熱電子注入などの方式が用いられ、フローティングゲート１８に保存する電子の数を制御する。例えば、ファウラー・ノルドハイムトンネルについて説明すると、コントロールゲート２０に１０Ｖの制御電圧Ｖｃｇが入力され、ドレイン１６に５Ｖの電圧Ｖｄが入力され、ソース１４には０Ｖの電圧Ｖｓが入力される。電子がチャネル２２を通過してソース１４からドレイン１６に移動すると、コントロールゲート２０とソース１４に形成される電場と、及びソース１４とドレイン１６とによって形成される電場は、電子をフローティングゲート１８に移動させる。
【００１４】
熱電子注入については、ソース１４とドレイン１６との間に電圧差を形成し、プラス電圧をコントロールゲート２０に入力する。該電圧差はチャネル２２内の高エネルギーの電子を発生させ、さらに該高エネルギーの電子が原子の連鎖を破壊し、電子なだれを発生させて、さらに多くの自由電子を生成する。最終的に、コントロールゲート２０に印加したプラス電圧によってチャネル２２内の電子がフローティングゲート１８に吸引される。
【００１５】
但し、その他の記憶装置と比較した場合、例えばダイナミック・ランダムアクセスメモリ（ＤＲＡＭと称する）のアクセス速度は１０億分の１秒（＋１秒）にも達することができるが、図１に開示するフラッシュメモリ１０がフローティングゲート１８に対して実行する充電、放電のステップは、一般にミリ秒を単位として計算され、ダイナミック・ランダムアクセスメモリに比して明らかに速度が遅い。
【００１６】
上述の如く、フラッシュメモリ１０は読取りを実行する場合コントロールゲート２０に電圧を印加し、対応する出力電流か、もしくは出力電圧を読取り、保存された二進法の数値を判断する。この場合、電子を駆動してフローティングゲート１８に移動させるステップは実行しないので、フラッシュメモリ１０の読取りの速度はダイナミック・ランダムアクセスメモリと略同等である。但し、フラッシュメモリ１０にデータの書き込みを行う場合、電子を駆動してフローティングゲート１８に移動させるステップを実行するため、フラッシュメモリ１０のパフォーマンスが低下する。よって、データの高速アクセスを必要とする環境において応用することができない。
【００１７】
但し、従来のダイナミック・ランダムアクセスメモリについては、揮発性のデータ保存媒体であるため、定期的にリフレッシュ処理を行って保存したデータを維持しなければならない。よって、電源の供給が一旦中断すると、従来のダイナミック・ランダムアクセスメモリに保存したデータが失われる。従来のダイナミック・ランダムアクセスメモリは高速で読取り、もしくは書き込みを行うことができる。但し、フラッシュメモリのように外部からの電源供給の影響を受けることなく不揮発性のデータ保存を行うことができない。
【００１８】
【発明が解決しようとする課題】
この発明は、揮発性のデータ保存の特性である高速アクセスを達成するとともに、リフレッシュ処理を行うことなくデータを長期保存できる不揮発性のデータ保存の特性を達成できる不揮発性ダイナミック・ランダムアクセスメモリを提供することを課題とする。
【００１９】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、基板と、保存素子と、制御素子とを具えるメモリセルを複数配列して構成し、該メモリセルは、基板と、保存素子と、制御素子とを具え、該保存素子は、該基板上に形成され、電荷を保存するフローティングゲートと、操作電圧を印加することによって該基板の表面に該フローティングゲート内に保存した電荷の数に対応するチャネルを形成するコントロールゲートとを具えてなり、該制御素子は、該基板上に形成され、該制御素子と保存素子との間に位置する寄生キャパシタを具え、該寄生キャパシタは該チャネルの形成によって変更される構造によって得られる不揮発性ダイナミック・ランダムアクセスメモリと、かかる揮発性ダイナミック・ランダムアクセスメモリについて、該制御素子に第１所定電圧を印加し、該第１所定電圧が該寄生キャパシタに電気的に接続することによって発生する電位の変化の量を検知して該保存素子に保存したデータを読取る制御方法によって、この発明の課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【００２０】
以下、この発明について具体的に説明する。
請求項１に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、複数のメモリセルを含んでなる不揮発性ダイナミック・ランダムアクセスメモリの制御方法であって、該メモリセルは、基板と、保存素子と、制御素子とを具え、該保存素子は、該基板上に形成され、電荷を保存するフローティングゲートと、操作電圧を印加することによって該基板の表面に該フローティングゲート内に保存した電荷の数に対応するチャネルを形成するコントロールゲートとを具えてなり、該制御素子は、該基板上に形成され、該制御素子と保存素子との間に位置する寄生キャパシタを具え、該寄生キャパシタは該チャネルの形成によって変更され、該制御素子に第１所定電圧を印加し、該第１所定電圧が該寄生キャパシタに電気的に接続することによって発生する電位の変化の量を検知して該保存素子に保存したデータを読取る。
【００２１】
請求項２に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項１における保存素子が、該基板とフローティングゲートとの間に形成されて、該ベースとフローティングゲートとを隔離する第１酸化層と、該コントロールゲートとフローティングゲートとの間に形成されて該コントロールゲートとフローティングゲートとを隔離する第２酸化層とをさらに具える。
【００２２】
請求項３に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項２におけるフローティングゲートが導電性のポリシリコンによってなる。
【００２３】
請求項４に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項２におけるフローティングゲートが非導電性の窒化層によってなる。
【００２４】
請求項５に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項１における前記制御素子が、第１電極領域と、第２電極領域と、第３電極領域とを具える金属酸化膜半導体トランジスタであって、該第１電極領域は、制御電圧が印加されることによって該制御素子の導通を制御し、該第２電極領域は、該第１所定電圧と、第２所定電圧と、及び第３所定電圧を印加することによって、該寄生キャパシタに保存される電荷を調整して対応する資料を保存し、該第３電極領域は、該寄生キャパシタに電気的に接続する。
【００２５】
請求項６に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項５における第１所定電圧が該第２所定電圧よりも低く、かつ該第３所定電圧よりも高い。
【００２６】
請求項７に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項６における第２所定電圧に対応するデータが二進法の数値である“１”を表わし、該第３所定電圧に対応するデータが二進法の数値である“０”を表わす。
【００２７】
請求項８に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項７におけるフローティングゲートに保存された電荷の数を調整し、該第３電極領域の電圧レベルを該第２所定電圧か、もしくは該第３所定電圧に近づけるステップをさらに含む。
【００２８】
請求項９に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項８におけるそれぞれのメモリセルの保存素子のコントロールゲートに入力電圧を印加して、それぞれのメモリセルの基板の表面に該フローティングに対応するチャネルを形成し、それぞれのメモリセルの寄生キャパシタを所定の電気容量値に近づけるステップステップをさらに含む。
【００２９】
請求項１０に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項１における電位の変化に基づき、該フローティングゲートに保存される電荷の数を調整して、対応するデータを保存するステップをさらに含む。
【００３０】
請求項１１に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項１０における電位の変化がプラス値であれば、該フローティングゲートに保存する電荷の数が所定の保存値よりも多くなるように調整され、かつ該電位の変化がマイナス値であれば、該フローティングゲートに保存する電荷の数が所定の保存値よりも少なくなるように調整するステップをさらに含む。
【００３１】
【発明の実施の形態】
この発明は、不揮発性データ保存機能と、揮発性データ保存機能とを具える不揮発性ダイナミック・ランダムアクセスメモリを提供するものであって、基板と、保存素子と、制御素子とを具えるメモリセルを複数配列して構成し、該メモリセルは、基板と、保存素子と、制御素子とを具える。
【００３２】
かかる不揮発性ダイナミック・ランダムアクセスメモリと、その制御方法について、構造と特徴とを詳述するために具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００３３】
【第１の実施例】
図３にこの発明による不揮発性ダイナミック・ランダムアクセスメモリ４０の部分的構造を開示する。図４は、図３に開示するメモリセル４２の第１の回路図であって、図５は図３に開示するメモリセル４２の第２の回路図である。図示によれば、不揮発性ダイナミック・ランダムアクセスメモリ４０は、二進法のデータを保存する複数のメモリセル４２を含んでなる。但し、図３においては、不揮発性ダイナミック・ランダムアクセスメモリ４０の好ましい実施例と、関連技術の開示に影響を与えないことを前提とし、説明の便宜を図るために部分的構造、即ち一メモリセルのみ開示する。該メモリセル４２は、基板４４と、保存素子４６と、制御素子４８とによって構成される。
【００３４】
該保存素子４６はコントロールゲート５０と、フローティングゲート５２と、第１酸化層５４と、第２酸化層５６とを含む。フローティングゲート５２は導電性のポリシリコンによってなる。第１酸化層５４はコントロールゲート５０とフローティングゲート５２とを隔離し、第２酸化層５６はフローティングゲート５２と基板４４とを隔離する。フローティングゲート５２は電荷を保存して、基板４４に形成されるチャネル５８に対応する閾電圧を変化させる。コントロールゲート５０は、電圧Ｖｐによって対応するフローティングゲート５２の閾電圧を制御して基板４４にチャネル５８を形成するか否かを決定する。
【００３５】
基板４４は電気的に電圧Ｖｂｂと接続する。基板４４にチャネル５８が形成されると、保存素子４６は該チャネル５８を介して電気的に制御素子４８と接続する。
【００３６】
制御素子４８は金属酸化膜半導体トランジスタであって、第１電極領域６０をゲートとしてワードラインＷＬに接続し、第２電極領域６２と、第３電極領域６４は電流の制御素子４８を流れる方向に基づいて、それぞれドレインか、もしくはソースとなる。実施例において、第２電極領域６２、第３電極領域６４はｎ型ドーピング領域であって、基板はｐ型ドーピング領域であり、また第２電極領域６２はビットラインＢＬに接続する。図４に開示するように。ワードラインＷＬに制御素子４８の第１電極領域６０の電圧が入力されると、制御素子４８の導通状態に影響を与え、即ちチャネル６５が形成される。
【００３７】
メモリセル４２が選択され、制御素子４８が導通状態になると、エンドポイントＡとビットラインＢＬとによって電流の経路が形成される。よって、ビットラインＢＬを介してメモリセル４６にアクセスすることができる。また、メモリセル４２が選択されない場合、ワードラインＷＬの電圧レベルは制御素子４８を導通させるに足りないため、ビットラインＢＬを介して保存素子４６にアクセスすることができない。
【００３８】
また、メモリセル４２の構造は、その構造自体が多くの寄生キャパシタを発生させる。その特性はメモリキャパシタと等価であるとみなすことができる。
【００３９】
図５に開示するように、コントロールゲート５０に印加された電圧Ｖｐが基板４４の表面にチャネル５８を形成するに足りるものであった場合、保存素子４６はチャネル５８の形成によって制御素子４８に電気的に接続し、同時に接続するユニットの増加によって対応する等価寄生キャパシタを増加する。したがって、該メモリキャパシタは、比較的大きな電気容量値を具えることになり、保存素子４６が制御素子４８に対して電気的に接続しない場合、該メモリキャパシタは、比較的小さい電気容量値を具えることになる。
【００４０】
以下、この発明による不揮発性ダイナミック・ランダムアクセスメモリ４０の操作と、その原理について詳述する。この発明による不揮発性ダイナミック・ランダムアクセスメモリ４０は、メモリセル４２によって不揮発性のデータ保存を行う。図１に開示する従来のメモリセル１０と同様に、フローティングゲート５２によって電子を保存して対応する不揮発性データを代表する。フローティングゲート５２は、第１酸化層５４と第２酸化層５６とによって、それぞれコントロールゲート５０と、基板４４と隔離される。よって、不揮発性ダイナミック・ランダムアクセスメモリ４０に印加する電源からの電流の供給が中断しても、フローティングゲート５２に保存された電子は失われることなく維持される。即ち、二進法に対応する数値“０”か“１”が保存される。
【００４１】
この発明による不揮発性ダイナミック・ランダムアクセスメモリ４０を設けたデバイスを再起動すると、予め保存素子４６に保存された不揮発性データが読取られる。図２に開示するように、非揮発性ダイナミック・ランダムアクセスメモリ４０の“０”が保存された保存素子４６と、“１”が保存された保存素子４６は異なる閾電圧分布の特性を具える。（特性曲線２８、３０参照）
図６は、図３に開示するビットラインＢＬの電圧レベルの変化を表わす表である。図２、図５、図６に開示するように、ワードラインＷＬを介して第１電極領域６０に電圧が印加されると、制御素子４８が導電状態になる。よって、ビットラインＢＬはチャネル６５を介してエンドポイントＡに対して電気的に接続する。仮に保存素子４６に保存した数値が“１”であれば、保存素子４６に対応する閾電圧は比較的高くなる。（Ｖ１１〜Ｖ１２）相対的に保存素子４６と制御素子４８との間に発生する寄生キャパシタは少なく、かつ対応する電気容量の少ないメモリキャパシタに対応する。
【００４２】
ワードラインＷＬを介して制御素子４８の第１電極領域６０に電圧が印加され、制御素子４８が導電状態になると、ビットラインＢＬはチャネル６５と第３電極領域６４を介してメモリキャパシタに対して電気的に接続する。この場合、ビットラインＢＬとメモリキャパシタ内に保存される残留電荷が新たに平均してビットラインＢＬとメモリキャパシタに分布する。よって、ビットラインＢＬの本来の電圧レベルがＶ１であれば、Ｔ０の時間においてメモリキャパシタに電気的に接続するときからビットラインＢＬの電圧レベルが下がり、かつＴ１の時間においてメモリキャパシタとの間に平衡状態を形成して電圧レベルＶ２を達成する。
【００４３】
同様に、保存素子４６に保存された数値が“０”であれば、保存素子４６は、これに対応して比較的低い閾電圧（−Ｖ２１〜−ｖ２２の間）となる。保存素子４６と制御素子４８との間においては、寄生キャパシタが多くなり、電気容量値の大きいメモリキャパシタに対応する。
【００４４】
ワードラインＷＬを介して制御素子４８の第１電極流域６０に電圧が印加されて制御素子４８が通電状態になると、ビットラインＢＬはチャネル６５と第３電極領域６４を介してメモリキャパシタに電気的に接続する。この場合、ビットラインＢＬと、メモリキャパシタに保存された電荷がビットラインＢＬと、メモリキャパシタとの間に、新たに平均して分布する。よって、仮にビットラインＢＬの本来の電圧レベルがＶ１であれば、Ｔ０の時間においてメモリキャパシタに電気的に接続するときからビットラインＢＬの電圧レベルが下がり、かつＴ２の時間においてメモリキャパシタとの間に平衡状態が形成されて電圧レベルＶ３を達成する。
【００４５】
したがって、保存素子４６に保存されたそれぞれの異なるデータに基づいて、ビットラインＢＬがメモリキャパシタと電気的に接続して異なる程度の電位変化を発生させることによって、該電位の変化の量を利用して対応する二進法の数値“０”か、“１”を読取ることができる。
【００４６】
次いで、読取った二進法の数値“０”か、“１”に基づいて、エンドポイントＡ《第３電極領域６４》の電位レベルをさらに調整する。
【００４７】
先ず、それぞれのメモリセル４２に、図２に開示する閾電圧Ｖ１２の電圧より高い電圧を印加する。保存素子４６のフローティングゲート５２に保存される電荷の数は、図２に開示する特性曲線２８３０の閾電圧の分布に対応する。よって、閾電圧Ｖ１２を越える電圧は、それぞれのメモリセル４２の基板４４に、保存素子４６に対応するチャネル５８を発生させる。即ち、不揮発性ダイレクト・ランダムアクセスメモリ４０において、それぞれのメモリセル４２に寄生キャパシタが形成される環境は近似しているため、それぞれのメモリセル４２は、いずれも所定の電気容量に近いメモリキャパシタを有することになる。
【００４８】
次いで、保存素子４６から既に読取った対応する二進法の数値“０”か、“１”に基づいてエンドポイントＡの電圧を駆動して第２所定電圧（例えばＶｃｃボルト）か、もしくは第３所定電圧（例えば０ボルト）とする。該第２所定電圧は“１”を表わし、該第３所定電圧は“０”を表わす。よって、本来データは、フローティングゲート５２に保存された電荷の数に対応して不揮発性の方式でメモリセル４２に保存されるが、上述の場合はデータを保存素子４６から読取、寄生キャパシタによって対応する電圧レベルを維持する。即ち、揮発性の方式でデータを保存する。この場合、不揮発性ダイレクト・ランダムアクセスメモリ４０は、従来のダイナミック・ランダムアクセスメモリと同様に、エンドポイントＡの電圧レベルを高速で変更することによって、即ちメモリキャパシタに保存した電荷を変更することによって揮発性データを保存する。
【００４９】
不揮発性ダイレクト・ランダムアクセスメモリ４０は、エンドポイントＡの電圧レベルを利用してデータの読取り、もしくは書き込みを行う。例えば、データを書き込む場合、ワードラインＷＬに電圧を印加して制御素子４８を導通させる。次に該データが“０”か“１”かに基づいて、ビットラインＢＬに対応する第２所定電圧（Ｖｃｃボルト）か、第３所定電圧（０ボルト）を印加すると、エンドポイントＡの電圧レベルはメモリキャパシタによる充電、放電の過程を経て該第２所定電圧か、もしくは第３所定電圧に近づく。また、データを読取る場合、ワードラインＷＬに電圧を印加して制御素子４８を導通させる。次いで、ビットラインＢＬに第１所定電圧（例えば１／２Ｖｃｃ）を印加する。仮にメモリセル４２に保存された数値が“１”であれば、エンドポイントＡの電圧レベルは第２所定電圧（Ｖｃｃボルト）となる。よって、該第１所定電圧はメモリキャパシタに充電されることによってエンドポイントＡの電圧を上昇させる。また、仮にメモリセル４２に保存された数値が“０”であれば、エンドポイントＡの電圧レベルは第３所定電圧（０ボルト）となる。よって、該第１所定電圧はメモリキャパシタの放電によってエンドポイントＡの電圧レベルを下降させる。よってエンドポイントＡの電圧レベルの変化の量を検知することによって、対応するデータを読取ることができる。
【００５０】
上述の通りこの発明による不揮発性ダイナミック・ランダムアクセスメモリ４０は、比較的高い電圧をコントロールゲート５０に印加して、フローティングゲート５２に保存された電荷に対応するチャネル５８の閾電圧の影響を消去する。
このためフローティングゲート５２に保存された電荷の数の多寡に係らず基板４４には、いずれも対応するチャネル５８が形成され、制御素子４８に電気的に接続する。即ち、かかる状況にあってはそれぞれのメモリセル４２の寄生キャパシタによって形成されるメモリキャパシタは、いずれも同一の電気容量に近づき、同等の特性を有する。この場合、それぞれのメモリセル４２に保存されたデータは対応する電圧に転換され、メモリキャパシタに充放電されるとともに、メモリキャパシタに該電圧を保存して該揮発性データを保存する。
【００５１】
上述の通り、本来保存素子４６のフローティングゲート５２に記録された不揮発性データは、メモリキャパシタが電圧を維持する方式によって対応する揮発性データに転換されて保存される。
【００５２】
また不揮発性ダイナミック・ランダムアクセスメモリ４０は、リフレッシュ回路図示しないに接続させる必要がある。該リフレッシュ回路は、定期的に不揮発性ダイナミック・ランダムアクセスメモリ４０に保存されたデータを更新し、揮発性のデータがメモリキャパシタの漏電などの原因で遺失、もしくはエラーが発生しないようにする。
【００５３】
この発明による不揮発性ダイナミック・ランダムアクセスメモリ４０を搭載したデバイスの電源を切る場合、揮発性のデータは、電源の供給が中断することによって失われることのないように対応する不揮発性のデータに転換する。よって不揮発性ダイナミック・ランダムアクセスメモリ４０は、メモリキャパシタの保持する揮発性データを保存素子４６のフローティングゲート５２に対応する電荷の数に回復させて、対応する不揮発性データを再度保存する。即ち、不揮発性ダイナミック・ランダムアクセスメモリ４０は、消去とプログラム化の動作によってデータをメモリセルに書き込む。例えば消去モードを実行する場合、コントロールゲート５０に印加される電圧Ｖｐは、プラス電圧であって、基板４４は、マイナス電圧に電気的に接続し、ビットラインＢＬを介してマイナス電圧が第２電極領域６２に入力される。またワードラインＷＬには接地電圧（０Ｖ）が入力される。よって、コントロールゲート５０と第３電極６４との間の電圧差と、コントロールゲート５０と基板４４との間の電圧差によって基板４４内の電子が駆動され、フローティングゲート５２に移動して二進法の数値“１”が保存される。
【００５４】
プログラム化のモードを実行する場合は、選択されたメモリセル４２のコントロールゲート５０に印加される電圧Ｖｐがマイナス電圧であって、基板４４は接地電圧に電気的に接続し、ビットラインＢＬを介してプラス電圧が第２電極領域６２に入力される。またワードラインＷＬにはプラス電圧が入力される。よって、制御素子４８が導通し、コントロールゲート５０と第３電極領域６４との間の電圧差と、コントロールゲート５０と基板４４との間の電圧差によってフローティングゲート５２に保存された電子が駆動され、第３電極領域６４に移動し、メモリセル４２に二進法の数値“０”が保存される。
【００５５】
また選択されないメモリセル４２は、コントロールゲート５０に印加される電圧Ｖｐがマイナス電圧であって、基板４４は、接地電圧に電気的に接続し、ビットラインＢＬを介して接地電圧が第２電極領域６２に入力される。またワードラインＷＬにはマイナス電圧が入力される。よって、制御素子４８は導通することなく、コントロールゲート５０と第３電極領域６４との間の電圧差と、コントロールゲート５０と基板４４との間の電圧差がフローティングゲート５２に保存された電子を駆動して第３電極領域６４に移動させるに足りないものであるため、保存素子４６はそれ以前の消去モード時において保存された二進法の数値“１”を維持する。
【００５６】
また上述の通り消去モードを実行する場合、複数のメモリセル４２のコントロールゲート５０は、互いに電気的に接続してブロック式消去の効果を達成する。
即ち、コントロールゲート５０プラス電圧と、基板４４マイナス電圧との間の電圧差によって基板４４に電子が発生する。複数のメモリセル４２のフローティングゲート５２に蓄積され、複数のメモリセル４２が同時に二進法の数値“１”を保存して消去のステップを完成させる。
【００５７】
さらに、実施例においてはその他電圧と組み合わせて消去、及びプログラム化のステップを実行してもよい。例えば、消去のステップを実行する場合、コントロールゲート５０に印加される電圧Ｖｐがマイナス電圧であって、ビットラインＢＬと、ワードラインＷＬと、及び基板４４はいずれも接地電圧か、もしくはプラス電圧に電気的に接続する。よって制御素子４８は導通することなく、コントロールゲート５０と基板４４との間の電圧差によってフローティングゲート５２に保存した電子が駆動され、追われる。よって保存素子４６には二進法の数値“１”が保存される。
【００５８】
プログラム化モードを実行する場合、選択されたメモリセル４２のコントロールゲート５０に印加される電圧Ｖｐがプラス電圧であって、基板４４はマイナス電圧に電気的に接続する。またビットラインＢＬを介して第２電極領域にマイナス電圧が印加され、ワードラインＷＬにはプラス電圧が印加される。よって制御素子４８が導通し、コントロールゲート５０と第３電極領域６４との間の電圧差と、コントロールゲート５０とチャネル５８との間の電圧差によって電子が駆動され、フローティングゲート５２に移動する。よって保存素子４６には二進法の数値“０”が保存される。
【００５９】
また選択されないメモリセル４２は、二種類の電圧の組合せで操作を実行することができる。その一は、コントロールゲート５０に印加される電圧Ｖｐがプラス電圧であって、基板４４はマイナス電圧に電気的に接続し、ビットラインＢＬを介して第２電極領域６２に接地電圧が印加され、ワードラインＷＬにはプラス電圧が印加される。他の一は、コントロールゲート５０に印加される電圧Ｖｐが接地電圧であって、基板４４はマイナス電圧に電気的に接続し、ビットラインＢＬを介して第２電極領域６２にマイナス電圧が印加され、ワードラインＷＬにはプラス電圧が印加される。
【００６０】
上述の通り、二種類の電圧の組合せはいずれも制御素子４８を導通させ、かつコントロールゲート５０と第３電極領域６４との間の電圧差と、コントロールゲート５０とチャネル５８との間の電圧差が電子を吸引してフローティングゲート５２に移動させるに足りないものとなる。よって保存素子４６は、それ以前の消去モードにおいて保存した二進法の数値“１”を変えることなく維持する。
【００６１】
ここで注意すべきは、実施例において第２電極領域６２はｎ型ドーピング領域であって、基板４４がｐ型ドーピング領域である点である。よって、ビットラインＢＬを介して第２電極領域６２に印加される電圧は、基板４４と第２電極領域６２との間に順方向バイアスが形成されることのないように、基板４４に入力される電圧Ｖｂｂと等しいか、もしくは大きくなければならない。但し、仮にメモリセル４２がＰ型ウェルに形成され、かつ該Ｐ型ウェルと基板４４との間にＮ型ウェルを設けて隔離されるのであれば、コントロールゲート５０と基板４４との間は、Ｐ型ウェルとＮ型ウェルとによって隔離されることになる。したがってコントロールゲート５０と基板４４との間の電圧差は、消去とプログラム化を順調に実行するために、上述の電圧差より大きくなければならない。例えば、消去モードを実行する場合、コントロールゲート５０に印加される電圧Ｖｐがマイナス電圧であり、ビットラインＢＬに入力される電圧がプラス電圧であり、ワードラインＷＬに入力される電圧がプラス電圧であり、かつ基板４４がプラス電圧に電気的に接続すると、コントロールゲート５０と基板４４との間には比較的大きな電圧差が発生し、フローティングゲート５２から電子を移動させる目的を達することができる。
【００６２】
【第２の実施例】
第２の実施例において、フローティングゲート５２を非導体とする。即ち、フローティングゲート５２が非導体の窒化層であれば、第１酸化層５４と、フローティングゲート５２と、及び第２酸化層５６とによって酸化−窒化−酸化誘電層（ＯＮＯ）となり、かかる構造によってもこの発明の不揮発性データ保存、及び揮発性データ保存の目的を達することができ、この発明の範囲に含まれるものとする。その原理について以下に説明する。
【００６３】
不揮発性ダイナミック・ランダムアクセスメモリ４０内のフローティングゲート５２が非導体の窒化層であって、また該フローティングゲート５２は、異なる数の電荷を保存して対応する不揮発性データを保存することができる。不揮発性ダイナミック・ランダムアクセスメモリ４０を搭載したシステムを起動した場合、保存素子４６に保存された不揮発性データは、揮発性データに転換され、メモリセル４２に対応するメモリキャパシタ（寄生キャパシタ）によって、対応する該不揮発性データの電圧レベルを保持する。次いで該メモリキャパシタによって対応する二進法の数値“０”と“１”との電圧レベルを保持する。即ち、従来のダイナミック・ランダムアクセスメモリと同様に該メモリキャパシタによって揮発性データを記録する。該システムの電源を切れる状態にすると、該揮発性データを転換して、再度不揮発性データにする。よってデータの消失を防ぐことができる。従って、該メモリキャパシタに記録された揮発性データに基づいて保存素子４６に消去とプログラム化のステップを行い、不揮発性のデータを保存する。
【００６４】
図３に開示するメモリセル４２のフローティングゲート５２は、導体である。
このためフローティングゲート５２の一端と第３電極領域６４との間に電気的接続を形成することによって、電荷の移動を制御する。但し、第２の実施例においてフローティングゲート５２は非導体であるため、電荷はフローティングゲート５２内を自由に移動することができない。よってフローティングゲート５２上の電子は、コントロールゲート５０と基板４４との間の電圧の差によって電子の増加、もしくは減少を制御しなければならない。例えば、図３に開示するように消去のステップを実行する場合、コントロールゲート５０に印加される電圧Ｖｐがマイナス電圧であり、ビットラインＢＬと、ワードラインＷＬと、及び基板４４は、いずれも接地電圧か、もしくはプラス電圧に電気的に接続する。このため、制御素子４８は、導通することなく、コントロールゲート５０と基板４４との間の電圧差によってフローティングゲート５２に保存された電子が駆動されて追われ、保存素子４６に二進法の数値“１”が保存される。
【００６５】
プログラム化モードを実行する場合、選択されたメモリセル４２のコントロールゲート５０に印加される電圧Ｖｐはプラス電圧であって、基板４４はマイナス電圧に電気的に接続する。また、ビットラインＢＬを介して第２電極領域６２にマイナス電圧が入力され、ワードラインＷＬにはプラス電圧が入力される。よって、制御素子４８が導通し、コントロールゲート５０とチャネル５８との間の電圧差によって電子が駆動され、フローティングゲート５２に移動する。よって、保存素子４６には二進法の数値“０”が保存される。
【００６６】
選択されないメモリセル４２の操作は、二種類の電圧の組合せを利用することができる。その一は、コントロールゲート５０に印加される電圧Ｖｐがプラス電圧であって、基板４４はマイナス電圧に電気的に接続する。また、ビットラインＢＬを介して第２電極領域６２に接地電圧を印加し、ワードラインＷＬにはプラス電圧を入力する。他の一は、コントロールゲート５０に印加される電圧Ｖｐが接地電圧であって、基板４４はマイナス電圧に電気的に接続する。また、ビットラインＢＬを介して第２電極領域６２にマイナス電圧を印加し、ワードラインＷＬにはプラス電圧を入力する。
【００６７】
以上の二種類の電圧の組合せは、いずれも制御素子４８を導通させることができる。但し、いずれの場合もコンロールゲート５０とチャネル５８との電圧差が電子を吸引し、フローティングゲート５２に移動させるに足りないものであるため、保存素子４６は、それ以前の消去モードで保存した二進法の数値“１”を変えることなく維持する。
【００６８】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲の範囲に属するものとする。
【００６９】
【発明の効果】
この発明による不揮発性ダイナミック・ランダムアクセスメモリは、保存素子によって不揮発性データを記録し、対応する寄生キャパシタをメモリキャパシタとして揮発性データを記録する。また、制御素子によって該保存素子に記録された不揮発性データの読取り、もしくは書込みを行う。また、該不揮発性データを対応する電圧レベル（揮発性データ）に転換し、該メモリキャパシタによって記録し、該メモリキャパシタに記録された揮発性データは、消去とプログラム化のステップによって対応する電荷の数（不揮発性データ）に転換され、該保存素子に記録される。よって、この発明による不揮発性ダイナミック・ランダムアクセスメモリは、揮発性メモリの特性である高速アクセスを達成するとともに不揮発性メモリの特性であるリフレッシュ処理を必要としないデータの長期保存を達成する効果を有する。
【図面の簡単な説明】
【図１】従来のフラッシュメモリの構造を表わす説明図である。
【図２】図１に開示するメモリセルの閾電圧の分布を表わす説明図である。
【図３】この発明による不揮発性ダイナミック・ランダムアクセスメモリの構造を表わす説明図である。
【図４】図３に開示するメモリの第１の回路を表わす説明図である。
【図５】図３に開示するメモリの第２の回路を表わす説明図である。
【図６】図３に開示するビットラインの電圧レベルの変化を表わす説明図である。
【符号の説明】
１０　　　　　　　　　　　　フラッシュメモリ
１２、４４　　　　　　　　　基板
１４　　　　　　　　　　　　ソース
１６　　　　　　　　　　　　ドレイン
１８、５２　　　　　　　　　フローティングゲート
２０、５０　　　　　　　　　コントロールゲート
２２、５８、６５　　　　　　チャネル
２４、２５、５４、５６　　　酸化層
２６、４２　　　　　　　　　メモリセル
４０　　　　　　　　　　　　不揮発性ダイナミック・ランダムアクセスメモリ
４６　　　　　　　　　　　　保存素子
４８　　　　　　　　　　　　制御素子
６０、６２、６４　　　　　　電極領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a storage medium, and more particularly, to a nonvolatile dynamic random access memory having a nonvolatile data storage function and a volatile data storage function.
[0002]
[Prior art]
In recent years, portable electronic products have been increasingly required in the market. Along with this, technologies related to flash memories have also been developed, and their application products are increasing rapidly in the market. The so-called portable electronic products include digital cameras, mobile phones, game machines, personal digital assistants, answering machines, and the like. Flash memory is used in these electronic products, for example, for digital camera films and data storage. It is widely applied to memories or programmable integrated circuits.
[0003]
A flash memory is a kind of non-volatile storage medium, and its principle is to control the opening and closing of a gate channel by changing the threshold voltage of a transistor or a memory cell to achieve the purpose of data storage. The data stored in the flash memory does not disappear even when the supply of electricity from the power supply is interrupted. Generally, a flash memory is a kind of special structure belonging to an electrically erasable programmable read-only memory called an electrically erasable programmable read only memory (EEPROM).
[0004]
FIG. 1 discloses the structure of a conventional flash memory 10. The flash memory 10 includes a substrate 12, a source 14, a drain 16, a floating gate 18, and a control gate 20, and the floating gate 18 and the channel 22 of the substrate 12 form an oxide layer 24 therebetween. Isolate. Further, an oxide layer 25 is provided between the control gate 20 and the floating gate. The substrate 12 is connected to a reference voltage Vbb (generally, a ground voltage is used as a reference voltage).
[0005]
If the flash memory 10 has an n-type metal oxide semiconductor (NMOS) structure, the substrate 12 is a p-type doping region, and the source 14 and the drain 16 are n-type doping regions. Conversely, if the flash memory 10 has a p-type metal oxide semiconductor (PMOS) structure, the substrate 12 becomes an n-type doping region, and the source 14 and the drain 16 become p-type drain regions.
[0006]
Although only one memory cell 26 is disclosed in FIG. 1 for convenience of description, a flash memory generally includes a plurality of memory cells 26 arranged in a combination of rows and columns. And stores data based on each address.
[0007]
Hereinafter, the principle of the flash memory 10 will be described in detail. When the control voltage Vcg of the control gate 20 is input, the number of electrons stored in the floating gate 18 is changed, and the threshold voltage of the channel 22 corresponding to the amount of electrons stored in the floating gate 18 is changed. Will be changed by the change. Therefore, when data is read, the memory cell 26 is distinguished into two types of data states of “0” or “1” by the electrons stored in the floating gate 18. The two different data states may be such that the electrons in the channel 22 move to the floating gate 18 via the oxide layer 24 to increase the number of electrons stored in the floating gate 18, or may be stored in the floating gate 18. By moving the electrons, the number of electrons to be stored is reduced and formed. That is, when the number of electrons stored in the floating gate 18 is large, the threshold voltage becomes relatively high, and when the number of electrons stored in the floating gate 18 is small, the threshold voltage becomes relatively low.
[0008]
In order to make the source 14 and the drain 16 of the memory cell 26 conductive, that is, to generate the channel 22, the control voltage Vcg is input to the control gate 20 and the threshold voltage of the floating gate 18 is applied to the channel 22. The effects must be adjusted. Then, by reading the numerical value of the current flowing between the source 14 and the drain 16, it is determined whether the state of the data represented by the memory cell 26 is “0” or “1” under the action of the control voltage Vcg.
[0009]
FIG. 2 discloses a threshold voltage distribution of the memory cell 26 disclosed in FIG. The vertical axis in the figure is the number of memory cells, and the horizontal axis is the height of the threshold voltage. When a binary number "1" is input to the memory cell 26, the threshold voltage is relatively high by programming the memory cell 26 and storing a large amount of electrons in the floating gate 18. Regarding the plurality of memory cells 26 included in the flash memory 10, the threshold voltages of the respective memory cells 26 storing the numerical value “1” are not always the same, and are in a state of being distributed by drawing a characteristic curve 28. . The memory cells 26 storing these numerical values “1” have threshold voltages distributed to V11 to V12, respectively.
[0010]
Conversely, when storing the binary value "0" in the memory cell 26, erasing is performed on the memory cell 26 to reduce the number of electrons stored in the floating gate 18 and to have a low threshold voltage. adjust. Regarding the plurality of memory cells 26 included in the flash memory 10, the threshold voltages of the memory cells 26 storing the numerical value “0” are not always the same, and are in a state of being distributed by drawing the characteristic curve 30. . The memory cells 26 storing these numerical values “0” have threshold voltages distributed from −V21 to −V22, respectively.
[0011]
Therefore, when a voltage between V11 and −V21 is input to the control gate 20 of each memory cell 26 included in the flash memory 10, the memory cell 26 storing the numerical value “0” becomes conductive and the numerical value “1” Is not turned on. Therefore, for example, a circuit such as a sense amplifier can be externally connected, and the binary value stored in the memory cell 26 can be read based on the conduction state.
[0012]
Further, the distribution of the threshold voltages corresponding to the characteristic curves 28 and 30 disclosed in FIG. 2 is determined based on the number of charges in the floating gate 18. Therefore, the characteristic curves 28 and 30 can be shifted by the setting of the user. That is, the characteristic curves 28, 30 can simultaneously correspond to a positive threshold voltage distribution or a negative voltage threshold voltage distribution.
[0013]
When erasing or programming is performed on the flash memory 10, a method such as Fowler-Nordheim tunnel or thermal electron injection is generally used to control the number of electrons stored in the floating gate 18. For example, to explain the Fowler-Nordheim tunnel, a control voltage Vcg of 10 V is input to the control gate 20, a voltage Vd of 5 V is input to the drain 16, and a voltage Vs of 0 V is input to the source 14. As electrons move from the source 14 to the drain 16 through the channel 22, the electric field formed by the control gate 20 and the source 14 and the electric field formed by the source 14 and the drain 16 cause the electrons to move to the floating gate 18. Move.
[0014]
As for thermionic electron injection, a voltage difference is formed between the source 14 and the drain 16, and a positive voltage is input to the control gate 20. The voltage difference generates high-energy electrons in the channel 22, which breaks the chain of atoms and causes an avalanche to produce more free electrons. Finally, the positive voltage applied to the control gate 20 causes the electrons in the channel 22 to be attracted to the floating gate 18.
[0015]
However, when compared with other storage devices, for example, the access speed of a dynamic random access memory (referred to as a DRAM) can reach one-billionth of a second (+1 second), but the flash disclosed in FIG. The charge and discharge steps performed by the memory 10 on the floating gate 18 are generally calculated in milliseconds and are clearly slower than dynamic random access memories.
[0016]
As described above, when performing a read, the flash memory 10 applies a voltage to the control gate 20 and reads the corresponding output current or output voltage to determine the stored binary value. In this case, the step of driving the electrons to move them to the floating gate 18 is not performed, so that the reading speed of the flash memory 10 is substantially equal to that of the dynamic random access memory. However, when writing data to the flash memory 10, the step of driving electrons to move them to the floating gate 18 is performed, so that the performance of the flash memory 10 is reduced. Therefore, it cannot be applied in an environment that requires high-speed data access.
[0017]
However, since the conventional dynamic random access memory is a volatile data storage medium, it is necessary to periodically perform refresh processing to maintain the stored data. Therefore, once the power supply is interrupted, the data stored in the conventional dynamic random access memory is lost. Conventional dynamic random access memories can read or write at high speed. However, non-volatile data cannot be stored without being affected by external power supply unlike a flash memory.
[0018]
[Problems to be solved by the invention]
The present invention provides a nonvolatile dynamic random access memory that achieves high-speed access, which is a characteristic of volatile data storage, and also achieves nonvolatile data storage, which can store data for a long time without performing refresh processing. The task is to
[0019]
[Means for Solving the Problems]
Therefore, the present inventor has conducted intensive studies in view of the drawbacks found in the prior art, and as a result, has configured a plurality of memory cells including a substrate, a storage element, and a control element, and the memory cell is A substrate, a storage element, and a control element, wherein the storage element is formed on the substrate and stores a charge, and a floating gate is formed on the surface of the substrate by applying an operation voltage. A control gate forming a channel corresponding to the number of stored charges, wherein the control element comprises a parasitic capacitor formed on the substrate and located between the control element and the storage element; The parasitic capacitor is a nonvolatile dynamic random access memory obtained by the structure changed by forming the channel, and the volatile dynamic random access memory. A data stored in the storage element by applying a first predetermined voltage to the control element, detecting an amount of change in potential caused by the first predetermined voltage being electrically connected to the parasitic capacitor. The present invention has been completed based on the finding that the problem of the present invention can be solved by a control method for reading the.
[0020]
Hereinafter, the present invention will be described specifically.
2. The method for controlling a nonvolatile dynamic random access memory according to claim 1, wherein the nonvolatile dynamic random access memory is a method for controlling a nonvolatile dynamic random access memory including a plurality of memory cells. And a control element, wherein the storage element is formed on the substrate and stores a charge, and a number of charges stored in the floating gate on the surface of the substrate by applying an operation voltage. A control gate forming a channel corresponding to the control element, wherein the control element comprises a parasitic capacitor formed on the substrate and located between the control element and a storage element, the parasitic capacitor comprising And applying a first predetermined voltage to the control element, and the first predetermined voltage is electrically connected to the parasitic capacitor. By detecting the amount of change in potential generated by Rukoto reading data stored in the save device.
[0021]
According to a second aspect of the present invention, there is provided a nonvolatile dynamic random access memory control method, wherein the storage element according to the first aspect is formed between the substrate and the floating gate to isolate the base and the floating gate. The semiconductor device further includes an oxide layer and a second oxide layer formed between the control gate and the floating gate to isolate the control gate and the floating gate.
[0022]
According to a third aspect of the present invention, in the method for controlling a nonvolatile dynamic random access memory, the floating gate is made of conductive polysilicon.
[0023]
According to a fourth aspect of the present invention, in the method for controlling a nonvolatile dynamic random access memory, the floating gate in the second aspect is formed of a non-conductive nitride layer.
[0024]
6. The method for controlling a nonvolatile dynamic random access memory according to claim 5, wherein the control element according to claim 1 includes a first electrode region, a second electrode region, and a third electrode region. A semiconductor transistor, wherein the first electrode region controls conduction of the control element when a control voltage is applied, and the second electrode region includes a first predetermined voltage, a second predetermined voltage, And applying a third predetermined voltage to adjust the charge stored in the parasitic capacitor to store the corresponding data, and the third electrode region is electrically connected to the parasitic capacitor.
[0025]
According to a sixth aspect of the present invention, in the method of controlling a nonvolatile dynamic random access memory, the first predetermined voltage is lower than the second predetermined voltage and higher than the third predetermined voltage.
[0026]
According to a seventh aspect of the present invention, in the control method of the nonvolatile dynamic random access memory, the data corresponding to the second predetermined voltage in the sixth aspect represents "1" which is a binary number and corresponds to the third predetermined voltage. The data represents a binary number "0".
[0027]
The method of controlling a nonvolatile dynamic random access memory according to claim 8 adjusts the number of charges stored in the floating gate according to claim 7, and adjusts the voltage level of the third electrode region to the second predetermined voltage. Or the step of approaching the third predetermined voltage.
[0028]
According to a ninth aspect of the present invention, there is provided a method for controlling a nonvolatile dynamic random access memory according to the eighth aspect, wherein an input voltage is applied to a control gate of a storage element of each memory cell to apply the input voltage to a surface of a substrate of each memory cell. The method further includes the step of forming a channel corresponding to the floating state and bringing a parasitic capacitor of each memory cell closer to a predetermined capacitance value.
[0029]
A method for controlling a nonvolatile dynamic random access memory according to claim 10, wherein the number of charges stored in the floating gate is adjusted based on the change in potential according to claim 1, and corresponding data is stored. Further included.
[0030]
According to the nonvolatile dynamic random access memory control method described in claim 11, if the change in potential in claim 10 is a positive value, the number of charges stored in the floating gate becomes larger than a predetermined stored value. And if the change in the potential is a negative value, the method further includes the step of adjusting the number of charges stored in the floating gate to be smaller than a predetermined stored value.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
The present invention provides a nonvolatile dynamic random access memory having a nonvolatile data storage function and a volatile data storage function, and includes a memory cell including a substrate, a storage element, and a control element. Are arranged in a plurality, and the memory cell includes a substrate, a storage element, and a control element.
[0032]
Such a non-volatile dynamic random access memory and a control method thereof will be described below with reference to the drawings and specific examples in order to describe the structure and characteristics in detail.
[0033]
[First Embodiment]
FIG. 3 discloses a partial structure of the nonvolatile dynamic random access memory 40 according to the present invention. FIG. 4 is a first circuit diagram of the memory cell 42 disclosed in FIG. 3, and FIG. 5 is a second circuit diagram of the memory cell 42 disclosed in FIG. As shown, the non-volatile dynamic random access memory 40 comprises a plurality of memory cells 42 for storing binary data. However, in FIG. 3, it is assumed that the preferred embodiment of the nonvolatile dynamic random access memory 40 and the disclosure of the related art are not affected, and for the sake of convenience of description, the partial structure, that is, one memory cell Only disclosed. The memory cell 42 includes a substrate 44, a storage element 46, and a control element 48.
[0034]
The storage element 46 includes a control gate 50, a floating gate 52, a first oxide layer 54, and a second oxide layer 56. The floating gate 52 is made of conductive polysilicon. The first oxide layer 54 isolates the control gate 50 from the floating gate 52, and the second oxide layer 56 isolates the floating gate 52 from the substrate 44. Floating gate 52 stores charge and changes the threshold voltage corresponding to channel 58 formed in substrate 44. The control gate 50 controls the threshold voltage of the corresponding floating gate 52 according to the voltage Vp to determine whether to form the channel 58 in the substrate 44.
[0035]
Substrate 44 is electrically connected to voltage Vbb. When the channel 58 is formed in the substrate 44, the storage element 46 is electrically connected to the control element 48 via the channel 58.
[0036]
The control element 48 is a metal oxide semiconductor transistor, and is connected to the word line WL using the first electrode region 60 as a gate. The second electrode region 62 and the third electrode region 64 are arranged in the direction in which the current flows through the control element 48. Based on this, they become drains or sources, respectively. In the embodiment, the second electrode region 62 and the third electrode region 64 are n-type doping regions, the substrate is a p-type doping region, and the second electrode region 62 is connected to the bit line BL. As disclosed in FIG. When the voltage of the first electrode region 60 of the control element 48 is input to the word line WL, the conduction state of the control element 48 is affected, that is, a channel 65 is formed.
[0037]
When the memory cell 42 is selected and the control element 48 is turned on, a current path is formed by the endpoint A and the bit line BL. Therefore, it is possible to access the memory cell 46 via the bit line BL. When the memory cell 42 is not selected, the storage element 46 cannot be accessed via the bit line BL because the voltage level of the word line WL is not enough to make the control element 48 conductive.
[0038]
Further, the structure of the memory cell 42 itself generates many parasitic capacitors. Its characteristics can be considered equivalent to a memory capacitor.
[0039]
As disclosed in FIG. 5, when the voltage Vp applied to the control gate 50 is sufficient to form a channel 58 on the surface of the substrate 44, the storage element 46 electrically connects the control element 48 by forming the channel 58. The equivalent parasitic capacitance is increased by increasing the number of units connected simultaneously and simultaneously. Thus, the memory capacitor will have a relatively large capacitance value, and if the storage element 46 is not electrically connected to the control element 48, the memory capacitor will have a relatively small capacitance value. Will be obtained.
[0040]
Hereinafter, the operation of the nonvolatile dynamic random access memory 40 according to the present invention and its principle will be described in detail. In the nonvolatile dynamic random access memory 40 according to the present invention, nonvolatile data is stored by the memory cells 42. Similar to the conventional memory cell 10 disclosed in FIG. 1, electrons are stored by the floating gate 52 to represent corresponding nonvolatile data. The floating gate 52 is isolated from the control gate 50 and the substrate 44 by the first oxide layer 54 and the second oxide layer 56, respectively. Therefore, even if the supply of the current from the power supply applied to the nonvolatile dynamic random access memory 40 is interrupted, the electrons stored in the floating gate 52 are maintained without being lost. That is, the numerical value “0” or “1” corresponding to the binary system is stored.
[0041]
When the device provided with the nonvolatile dynamic random access memory 40 according to the present invention is restarted, the nonvolatile data previously stored in the storage element 46 is read. As shown in FIG. 2, the storage element 46 storing “0” and the storage element 46 storing “1” of the nonvolatile dynamic random access memory 40 have different threshold voltage distribution characteristics. . (See characteristic curves 28 and 30)
FIG. 6 is a table showing a change in the voltage level of the bit line BL disclosed in FIG. 2, 5, and 6, when a voltage is applied to the first electrode region 60 via the word line WL, the control element 48 becomes conductive. Thus, the bit line BL is electrically connected to the endpoint A via the channel 65. If the numerical value stored in the storage element 46 is “1”, the threshold voltage corresponding to the storage element 46 becomes relatively high. (V11-V12) The parasitic capacitor generated between the storage element 46 and the control element 48 is relatively small, and corresponds to a memory capacitor having a small electric capacity.
[0042]
When a voltage is applied to the first electrode region 60 of the control element 48 via the word line WL and the control element 48 becomes conductive, the bit line BL is connected to the memory capacitor via the channel 65 and the third electrode region 64. Make an electrical connection. In this case, the residual charges stored in the bit line BL and the memory capacitor are newly averaged and distributed to the bit line BL and the memory capacitor. Therefore, if the original voltage level of the bit line BL is V1, the voltage level of the bit line BL decreases from the time when the bit line BL is electrically connected to the memory capacitor at time T0, and the voltage between the bit line BL and the memory capacitor at time T1. An equilibrium is formed to achieve voltage level V2.
[0043]
Similarly, if the numerical value stored in the storage element 46 is “0”, the storage element 46 has a correspondingly relatively low threshold voltage (between −V21 to −v22). Between the storage element 46 and the control element 48, the number of parasitic capacitors increases, which corresponds to a memory capacitor having a large electric capacitance value.
[0044]
When a voltage is applied to the first electrode basin 60 of the control element 48 via the word line WL and the control element 48 is turned on, the bit line BL is electrically connected to the memory capacitor via the channel 65 and the third electrode region 64. Connect to In this case, the charge stored in the bit line BL and the memory capacitor is newly averaged between the bit line BL and the memory capacitor. Therefore, if the original voltage level of the bit line BL is V1, the voltage level of the bit line BL decreases from the time when the bit line BL is electrically connected to the memory capacitor at the time T0, and the voltage between the bit line BL and the memory capacitor at the time T2. At a voltage level V3.
[0045]
Therefore, based on the different data stored in the storage device 46, the bit line BL is electrically connected to the memory capacitor to generate a different degree of potential change, thereby utilizing the amount of the potential change. The corresponding binary value "0" or "1" can be read.
[0046]
Next, the potential level of the endpoint A << third electrode region 64 >> is further adjusted based on the read binary value "0" or "1".
[0047]
First, a voltage higher than the threshold voltage V12 disclosed in FIG. 2 is applied to each memory cell 42. The number of charges stored in the floating gate 52 of the storage element 46 corresponds to the threshold voltage distribution of the characteristic curve 2830 disclosed in FIG. Thus, voltages above the threshold voltage V12 will create a channel 58 in the substrate 44 of each memory cell 42 corresponding to the storage element 46. That is, in the nonvolatile direct random access memory 40, since the environment in which a parasitic capacitor is formed in each memory cell 42 is similar, each of the memory cells 42 has a memory capacitor close to a predetermined capacitance. Will have.
[0048]
Then, the voltage of the endpoint A is driven based on the corresponding binary value “0” or “1” already read from the storage element 46 to drive the second predetermined voltage (for example, Vcc volts) or the third predetermined voltage. (For example, 0 volt). The second predetermined voltage represents "1", and the third predetermined voltage represents "0". Therefore, data is originally stored in the memory cell 42 in a nonvolatile manner corresponding to the number of charges stored in the floating gate 52, but in the above case, the data is read from the storage element 46, and the data is stored by the parasitic capacitor. To maintain the voltage level. That is, data is stored in a volatile manner. In this case, the nonvolatile direct random access memory 40 can change the voltage level of the endpoint A at high speed, that is, by changing the charge stored in the memory capacitor, as in the conventional dynamic random access memory. Save volatile data.
[0049]
The nonvolatile direct random access memory 40 reads or writes data using the voltage level of the endpoint A. For example, when writing data, a voltage is applied to the word line WL to make the control element 48 conductive. Next, when a second predetermined voltage (Vcc volt) or a third predetermined voltage (0 volt) corresponding to the bit line BL is applied based on whether the data is “0” or “1”, the voltage of the endpoint A is changed. The level approaches the second predetermined voltage or the third predetermined voltage through the process of charging and discharging by the memory capacitor. When reading data, a voltage is applied to the word line WL to make the control element 48 conductive. Next, a first predetermined voltage (for example, 1/2 Vcc) is applied to the bit line BL. If the numerical value stored in the memory cell 42 is "1", the voltage level of the endpoint A becomes the second predetermined voltage (Vcc volt). Therefore, the first predetermined voltage increases the voltage at the end point A by charging the memory capacitor. If the value stored in the memory cell 42 is “0”, the voltage level of the endpoint A becomes the third predetermined voltage (0 volt). Therefore, the first predetermined voltage lowers the voltage level of the end point A by discharging the memory capacitor. Therefore, by detecting the amount of change in the voltage level at the end point A, the corresponding data can be read.
[0050]
As described above, the nonvolatile dynamic random access memory 40 according to the present invention applies a relatively high voltage to the control gate 50 to eliminate the effect of the threshold voltage of the channel 58 corresponding to the charge stored in the floating gate 52. .
Therefore, regardless of the number of charges stored in the floating gate 52, a corresponding channel 58 is formed on each of the substrates 44 and electrically connected to the control element 48. That is, in such a situation, the memory capacitors formed by the parasitic capacitors of the respective memory cells 42 approach the same electric capacitance and have the same characteristics. In this case, the data stored in each memory cell 42 is converted to a corresponding voltage and charged and discharged to and from the memory capacitor, and the voltage is stored in the memory capacitor to store the volatile data.
[0051]
As described above, the non-volatile data originally recorded on the floating gate 52 of the storage device 46 is converted into the corresponding volatile data according to the method of maintaining the voltage of the memory capacitor and stored.
[0052]
The nonvolatile dynamic random access memory 40 needs to be connected to a refresh circuit (not shown). The refresh circuit periodically updates data stored in the nonvolatile dynamic random access memory 40 so that volatile data is not lost or an error does not occur due to leakage of a memory capacitor or the like.
[0053]
When a device equipped with the non-volatile dynamic random access memory 40 according to the present invention is powered off, the volatile data is converted to the corresponding non-volatile data so as not to be lost due to interruption of the power supply. I do. Therefore, the nonvolatile dynamic random access memory 40 restores the volatile data held by the memory capacitor to the number of charges corresponding to the floating gate 52 of the storage element 46, and stores the corresponding nonvolatile data again. That is, the nonvolatile dynamic random access memory 40 writes data to memory cells by erasing and programming operations. For example, when executing the erase mode, the voltage Vp applied to the control gate 50 is a plus voltage, the substrate 44 is electrically connected to a minus voltage, and the minus voltage is applied to the second electrode via the bit line BL. It is input to area 62. The ground voltage (0 V) is input to the word line WL. Therefore, the electrons in the substrate 44 are driven by the voltage difference between the control gate 50 and the third electrode 64 and the voltage difference between the control gate 50 and the substrate 44, move to the floating gate 52, and change to the binary number. “1” is stored.
[0054]
When executing the programming mode, the voltage Vp applied to the control gate 50 of the selected memory cell 42 is a negative voltage, and the substrate 44 is electrically connected to the ground voltage, and is connected via the bit line BL. Thus, a positive voltage is input to the second electrode region 62. A positive voltage is input to the word line WL. Accordingly, the control element 48 conducts, and the electrons stored in the floating gate 52 are driven by the voltage difference between the control gate 50 and the third electrode region 64 and the voltage difference between the control gate 50 and the substrate 44. Then, the binary value “0” is stored in the memory cell 42 in the third electrode region 64.
[0055]
In the unselected memory cells 42, the voltage Vp applied to the control gate 50 is a negative voltage, the substrate 44 is electrically connected to the ground voltage, and the ground voltage is applied to the second electrode region via the bit line BL. 62 is input. Further, a negative voltage is input to the word line WL. Therefore, the control element 48 does not conduct, and the voltage difference between the control gate 50 and the third electrode region 64 and the voltage difference between the control gate 50 and the substrate 44 reduce the electrons stored in the floating gate 52. Since it is not enough to drive and move to the third electrode region 64, the storage element 46 maintains the binary value "1" stored in the previous erase mode.
[0056]
When the erase mode is executed as described above, the control gates 50 of the plurality of memory cells 42 are electrically connected to each other to achieve the effect of block erase.
That is, electrons are generated on the substrate 44 due to the voltage difference between the control gate 50 plus voltage and the substrate 44 minus voltage. The data is stored in the floating gates 52 of the plurality of memory cells 42, and the plurality of memory cells 42 simultaneously store the binary value "1" to complete the erasing step.
[0057]
Further, in the embodiment, the erasing and programming steps may be executed in combination with other voltages. For example, when performing the erasing step, the voltage Vp applied to the control gate 50 is a negative voltage, and the bit line BL, the word line WL, and the substrate 44 are all set to the ground voltage or the positive voltage. Make an electrical connection. Therefore, the electrons stored in the floating gate 52 are driven and chased by the voltage difference between the control gate 50 and the substrate 44 without conducting the control element 48. Therefore, the storage element 46 stores the binary value “1”.
[0058]
When performing the programming mode, the voltage Vp applied to the control gate 50 of the selected memory cell 42 is a positive voltage, and the substrate 44 is electrically connected to a negative voltage. Further, a negative voltage is applied to the second electrode region via the bit line BL, and a positive voltage is applied to the word line WL. Accordingly, the control element 48 conducts, and electrons are driven by the voltage difference between the control gate 50 and the third electrode region 64 and the voltage difference between the control gate 50 and the channel 58, and move to the floating gate 52. Therefore, the storage element 46 stores the binary value “0”.
[0059]
Unselected memory cells 42 can perform operations with a combination of two types of voltages. One is that the voltage Vp applied to the control gate 50 is a plus voltage, the substrate 44 is electrically connected to a minus voltage, and a ground voltage is applied to the second electrode region 62 via the bit line BL, A positive voltage is applied to the word line WL. The other is that the voltage Vp applied to the control gate 50 is the ground voltage, the substrate 44 is electrically connected to the negative voltage, and the negative voltage is applied to the second electrode region 62 via the bit line BL. , A positive voltage is applied to the word line WL.
[0060]
As described above, any combination of the two types of voltages causes the control element 48 to conduct, and the voltage difference between the control gate 50 and the third electrode region 64 and the voltage difference between the control gate 50 and the channel 58. Is insufficient to attract electrons and move them to the floating gate 52. Therefore, the storage element 46 maintains the binary value “1” stored in the previous erase mode without changing.
[0061]
It should be noted here that in the embodiment, the second electrode region 62 is an n-type doping region and the substrate 44 is a p-type doping region. Therefore, the voltage applied to the second electrode region 62 via the bit line BL is input to the substrate 44 so that no forward bias is formed between the substrate 44 and the second electrode region 62. Must be equal to or greater than the voltage Vbb. However, if the memory cell 42 is formed in a P-type well and is isolated by providing an N-type well between the P-type well and the substrate 44, the space between the control gate 50 and the substrate 44 is It will be isolated by the P-type well and the N-type well. Therefore, the voltage difference between the control gate 50 and the substrate 44 must be larger than the above-mentioned voltage difference in order to perform erasure and programming smoothly. For example, when executing the erase mode, the voltage Vp applied to the control gate 50 is a negative voltage, the voltage input to the bit line BL is a positive voltage, and the voltage input to the word line WL is a positive voltage. In addition, when the substrate 44 is electrically connected to a positive voltage, a relatively large voltage difference occurs between the control gate 50 and the substrate 44, and the purpose of moving electrons from the floating gate 52 can be achieved.
[0062]
[Second embodiment]
In the second embodiment, the floating gate 52 is made non-conductive. That is, if the floating gate 52 is a non-conductive nitride layer, the first oxide layer 54, the floating gate 52, and the second oxide layer 56 form an oxide-nitride-oxide dielectric layer (ONO). Can achieve the object of storing non-volatile data and storing volatile data of the present invention, and are included in the scope of the present invention. The principle will be described below.
[0063]
The floating gate 52 in the nonvolatile dynamic random access memory 40 is a non-conductive nitride layer, and the floating gate 52 can store a different number of charges and store corresponding nonvolatile data. When a system equipped with the nonvolatile dynamic random access memory 40 is started, the nonvolatile data stored in the storage element 46 is converted into volatile data, and the nonvolatile data is converted by the memory capacitor (parasitic capacitor) corresponding to the memory cell 42. The voltage level of the corresponding nonvolatile data is held. Next, the memory capacitor holds the corresponding voltage level of the binary values "0" and "1". That is, volatile data is recorded by the memory capacitor as in the conventional dynamic random access memory. When the system is turned off, the volatile data is converted to nonvolatile data again. Therefore, loss of data can be prevented. Therefore, the erasing and programming steps are performed on the storage element 46 based on the volatile data recorded in the memory capacitor, and the nonvolatile data is stored.
[0064]
The floating gate 52 of the memory cell 42 disclosed in FIG. 3 is a conductor.
Therefore, by forming an electrical connection between one end of the floating gate 52 and the third electrode region 64, the movement of charges is controlled. However, since the floating gate 52 is a non-conductor in the second embodiment, charges cannot move freely in the floating gate 52. Therefore, electrons on the floating gate 52 must control the increase or decrease of the electrons by the voltage difference between the control gate 50 and the substrate 44. For example, when performing the erase step as disclosed in FIG. 3, the voltage Vp applied to the control gate 50 is a negative voltage, and the bit line BL, the word line WL, and the substrate 44 are all grounded. Electrically connected to voltage or positive voltage. Therefore, the control element 48 is not conducted, and the electrons stored in the floating gate 52 are driven and chased by the voltage difference between the control gate 50 and the substrate 44, and the binary number “1” is stored in the storage element 46. Is saved.
[0065]
When performing the programming mode, the voltage Vp applied to the control gate 50 of the selected memory cell 42 is a positive voltage, and the substrate 44 is electrically connected to a negative voltage. Further, a negative voltage is input to the second electrode region 62 via the bit line BL, and a positive voltage is input to the word line WL. Therefore, the control element 48 conducts, and electrons are driven by the voltage difference between the control gate 50 and the channel 58 to move to the floating gate 52. Therefore, the storage element 46 stores the binary value “0”.
[0066]
The operation of the unselected memory cell 42 can utilize a combination of two types of voltages. One is that the voltage Vp applied to the control gate 50 is a positive voltage, and the substrate 44 is electrically connected to a negative voltage. Also, a ground voltage is applied to the second electrode region 62 via the bit line BL, and a positive voltage is input to the word line WL. The other is that the voltage Vp applied to the control gate 50 is a ground voltage, and the substrate 44 is electrically connected to a negative voltage. Further, a negative voltage is applied to the second electrode region 62 via the bit line BL, and a positive voltage is input to the word line WL.
[0067]
Any combination of the above two types of voltages can make the control element 48 conductive. However, in any case, since the voltage difference between the control gate 50 and the channel 58 is insufficient to attract electrons and move them to the floating gate 52, the storage element 46 stores the binary system stored in the previous erase mode. Is maintained without changing the numerical value “1”.
[0068]
The above is a preferred embodiment of the present invention, and does not limit the scope of the present invention. Therefore, any modifications or changes that can be made by those skilled in the art, which are made in the spirit of the present invention and which have an equivalent effect on the present invention, fall within the scope of the claims of the present invention. Shall be.
[0069]
【The invention's effect】
In the nonvolatile dynamic random access memory according to the present invention, nonvolatile data is recorded by a storage element, and volatile data is recorded using a corresponding parasitic capacitor as a memory capacitor. Further, the control element reads or writes the nonvolatile data recorded in the storage element. Further, the nonvolatile data is converted to a corresponding voltage level (volatile data) and recorded by the memory capacitor, and the volatile data recorded in the memory capacitor is subjected to erasing and programming steps to store a corresponding charge. It is converted into a number (non-volatile data) and recorded on the storage element. Therefore, the nonvolatile dynamic random access memory according to the present invention has an effect of achieving high-speed access which is a characteristic of a volatile memory and achieving long-term storage of data which does not require refresh processing which is a characteristic of a nonvolatile memory. .
[Brief description of the drawings]
FIG. 1 is an explanatory diagram showing a structure of a conventional flash memory.
FIG. 2 is an explanatory diagram showing a distribution of a threshold voltage of the memory cell disclosed in FIG. 1;
FIG. 3 is an explanatory diagram showing a structure of a nonvolatile dynamic random access memory according to the present invention.
FIG. 4 is an explanatory diagram illustrating a first circuit of the memory disclosed in FIG. 3;
FIG. 5 is an explanatory diagram showing a second circuit of the memory disclosed in FIG. 3;
FIG. 6 is an explanatory diagram showing a change in a voltage level of a bit line disclosed in FIG. 3;
[Explanation of symbols]
10 Flash memory
12,44 substrate
14 Source
16 Drain
18, 52 floating gate
20, 50 control gate
22, 58, 65 channels
24, 25, 54, 56 oxide layer
26, 42 memory cells
40 Nonvolatile dynamic random access memory
46 storage element
48 control elements
60, 62, 64 electrode area

Claims

A method for controlling a nonvolatile dynamic random access memory including a plurality of memory cells,
The memory cell includes a substrate, a storage element, and a control element,
The storage element includes a floating gate formed on the substrate and storing a charge, and a control for forming a channel corresponding to the number of charges stored in the floating gate on the surface of the substrate by applying an operation voltage. With a gate,
The control element includes a parasitic capacitor formed on the substrate and located between the control element and a storage element, wherein the parasitic capacitor is modified by forming the channel;
Reading a data stored in the storage element by applying a first predetermined voltage to the control element, detecting an amount of change in potential generated by electrically connecting the first predetermined voltage to the parasitic capacitor; A method for controlling a nonvolatile dynamic random access memory, comprising:

The storage element is formed between the substrate and the floating gate, the first oxide layer isolating the base and the floating gate, and the storage element is formed between the control gate and the floating gate. 2. The method according to claim 1, further comprising a second oxide layer separating the floating gate from the floating gate.

3. The method according to claim 2, wherein the floating gate is made of conductive polysilicon.

3. The method according to claim 2, wherein the floating gate comprises a non-conductive nitride layer.

Wherein the control element is a metal oxide semiconductor transistor comprising a first electrode region, a second electrode region, and a third electrode region,
The first electrode region controls conduction of the control element by applying a control voltage,
The second electrode region stores the corresponding data by adjusting the charge stored in the parasitic capacitor by applying the first predetermined voltage, the second predetermined voltage, and the third predetermined voltage,
2. The method according to claim 1, wherein the third electrode region is electrically connected to the parasitic capacitor.

6. The method according to claim 5, wherein the first predetermined voltage is lower than the second predetermined voltage and higher than the third predetermined voltage.

7. The method according to claim 6, wherein the data corresponding to the second predetermined voltage represents a binary value "1", and the data corresponding to the third predetermined voltage represents a binary value "0". The control method of the nonvolatile dynamic random access memory according to the above.

8. The method according to claim 7, further comprising: adjusting a number of charges stored in the floating gate to bring a voltage level of the third electrode region to the second predetermined voltage or to approach the third predetermined voltage. 3. The method for controlling a nonvolatile dynamic random access memory according to 1.

An input voltage is applied to the control gate of the storage element of each memory cell, a channel corresponding to the floating gate is formed on the surface of the substrate of each memory cell, and a parasitic capacitor of each memory cell is set to a predetermined electric potential. 9. The method according to claim 8, further comprising the step of approaching a capacitance value.

2. The nonvolatile dynamic random access memory according to claim 1, further comprising: adjusting a number of charges stored in the floating gate based on the change in the potential, and storing corresponding data. Control method.

If the change in the potential is a positive value, the number of charges stored in the floating gate is adjusted to be larger than a predetermined storage value, and if the change in the potential is a negative value, the floating gate is charged. The method according to claim 10, further comprising the step of adjusting the number of stored charges to be less than a predetermined stored value.