JP2004153230A - 半導体装置及び配線板、ならびに配線板の製造方法 - Google Patents
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Abstract
【解決手段】絶縁基板の表面に配線が設けられた配線板と、前記配線板上に設けられた半導体チップと、前記配線板の配線と電気的に接続された外部接続端子とを備え、前記配線板は、前記絶縁基板のあらかじめ定められた位置に開口部が設けられ、前記配線の一部が前記絶縁基板の開口部の一端をふさぐように設けられ、前記配線の表面及び前記絶縁基板の開口部の底面に薄膜導体が設けられ、前記外部接続端子は、前記絶縁基板の開口部内で前記配線と電気的に接続された半導体装置であって、前記薄膜導体は、金のめっき層を有し、前記外部接続端子は、錫または錫を含む合金でなり、前記絶縁基板の開口部の底面に設けられた薄膜導体と前記外部接続端子との間に、前記錫または錫を含む合金に対する溶解速度が、前記金の溶解速度よりも小さい導体からなる埋め込み導体層が設けられている半導体装置である。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、半導体装置及び配線板、ならびに配線板の製造方法に関し、特に、外部接続端子として錫鉛合金を用いたBGA(Ball Grid Array)やCSP(Chip Size/Scale Package)などの半導体装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
従来、絶縁基板の表面に配線が設けられた配線板上に半導体チップを実装した半導体装置には、BGAやCSPと呼ばれる半導体装置がある。
【0003】
前記BGA型の半導体装置は、例えば、図10(a)及び図10(b)に示すように、絶縁基板1の表面に配線2が設けられた配線板上に、接着剤8により半導体チップ3が接着されており、前記配線板の配線2と前記半導体チップ3の外部電極301は、ボンディングワイヤ9で電気的に接続されている。
【0004】
また、前記配線板の前記絶縁基板1には、図10(b)及び図11に示すように、外部接続端子4を設けるための開口部101が設けられ、前記配線2の一部は、前記開口部101をふさぐように設けられている。このとき、前記外部接続端子4は、前記絶縁基板1の開口部101内で、前記配線2と電気的に接続されている。
【0005】
またこのとき、前記配線2の表面及び前記絶縁基板1の開口部101の底面には、図11に示したように、薄膜導体5が設けられている。図10(a)及び図10(b)に示したようなBGA型の半導体装置の場合、前記配線2の表面には、前記ボンディングワイヤ(金ワイヤ)9との接続性をよくするために、前記薄膜導体5として、金めっき、あるいはニッケルめっきを下地とした金めっきを設けることが多い。
【0006】
また、前記薄膜導体(金めっき)5は、製造工程上、図11に示したように、前記絶縁基板1の開口部101の底面にも設けられることが多く、前記配線2と外部接続端子4とは、前記薄膜導体(金めっき)5を介在させて電気的に接続されている。またこのとき、前記外部接続端子4は、例えば、錫鉛合金(錫鉛はんだ)のように、錫を含む合金でなり、前記外部接続端子4と前記薄膜導体5の界面には、金と錫鉛合金との金属間化合物層7’ができている。
【0007】
前記半導体装置に用いる配線板を形成するときには、まず、図12(a)に示すように、例えば、金型を用いた打ち抜き加工により前記開口部101を形成した絶縁基板1の表面に、銅箔などの導体膜2’を張り合わせる。このとき、前記手順に限らず、例えば、前記絶縁基板1に導体膜2’を張り合わせた後、炭酸ガスレーザなどのレーザ光を照射して前記絶縁基板1に開口部101を形成することもできる。
【0008】
次に、前記導体膜2’をエッチングして、図12(b)に示すように配線2を形成する。このとき、前記配線2は、アディティブ法やサブトラクティブ法により形成する。
【0009】
次に、図12(c)に示すように、前記配線2の表面及び前記絶縁基板1の開口部101の底面のあたる面に、薄膜導体5として、例えば、ニッケルめっきを下地とした金めっきを形成する。
【0010】
前記手順により形成された配線板を用いて前記半導体装置を製造するときには、例えば、図10(b)に示したように、接着剤8を用いて前記配線板上に半導体チップ3を接着し、前記半導体チップ3の外部電極301と前記配線板の配線2とをボンディングワイヤ9で電気的に接続した後、前記半導体チップ3の周囲を絶縁体10で封止し、前記配線板の前記絶縁基板1に設けられた開口部101に前記外部接続端子4を形成する。
【0011】
前記外部接続端子4を形成するときには、一般に、図13に示すように、前記絶縁基板1の開口部101上に、例えば、錫鉛合金でなるはんだボール4’を載せた後、加熱して前記はんだボール4’を溶融させる。このとき、前記溶融したはんだは、前記絶縁基板1の開口部101に流れ込み、前記絶縁基板1の開口部101の底面に設けられた薄膜導体(金めっき)5と接触し、図11に示したように、金と錫鉛合金との金属間化合物層7’が形成され、前記外部接続端子4が接続(接合)される。
【0012】
しかしながら、近年では、前記半導体装置に設ける外部接続端子4の小型化、高密度化により、前記絶縁基板1に形成する開口部101のアスペクト比、すなわち、前記開口部101の深さと開口部101の直径(開口径)の比が大きくなる傾向にある。そのため、前記外部接続端子4を形成するときに、図13に示したように、前記絶縁基板1の開口部101上に載せた前記はんだボール4’から、前記絶縁基板1の開口部101の底面の薄膜導体5までの距離が大きくなり、前記外部接続端子4と前記薄膜導体5(配線2)との接続不良が起こりやすいという問題があった。
【0013】
また、前記絶縁基板1の開口部101のアスペクト比が大きい場合、例えば、前記絶縁基板1の開口部101上に前記はんだボール4’を載せて溶融(リフロー)させたときに、前記絶縁基板1の開口部101内に流れ込むはんだの量が多くなる。そのため、前記外部接続端子4が形状不良になるという問題があった。
【0014】
前記外部接続端子4と前記薄膜導体5(配線2)との接続不良、あるいは前記外部接続端子4の形状不良といった問題を防ぐ手段として、例えば、図14に示すように、電気銅めっきなどで、前記絶縁基板1の開口部101内に埋め込み導体層6’を形成した後、前記薄膜導体5を形成した配線板が用いられるようになってきている(例えば、特許文献1を参照。)。
【0015】
前記絶縁基板1の開口部101内に埋め込み導体層6’を設けた配線板では、前記埋め込み導体層6’の厚さの分だけ前記開口部101が浅くなり、前記絶縁基板1の開口部101のアスペクト比が小さくなる。そのため、前記外部接続端子4を形成するときに、例えば、図15(a)に示すように、前記はんだボール4’と前記絶縁基板1の開口部101の底面の薄膜導体5との距離が近くなる。また、前記埋め込み導体層6’の高さを制御すれば、図15(b)に示すように、前記はんだボール4’と前記薄膜導体5とを接触させることができる。そのため、前記はんだボール4’を溶融(リフロー)させたときに、前記外部接続端子4と前記薄膜導体5(配線2)との接続不良や、前記外部接続端子4の形状不良を低減することができる。
【0016】
【特許文献1】
特開平10−41356号公報
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、前記外部接続端子4は、前記絶縁基板1の開口部101の底面に設けられた薄膜導体(金めっき)5との間で金属間化合物7’を形成して前記配線2と接続されている。従来の、図10(a)及び図10(b)に示したような半導体装置の場合、前記外部接続端子4を形成した直後は、図16(a)及び図16(b)に示すように、前記金と錫鉛合金との金属間化合物層7’は非常に薄い層であるが、前記半導体装置を実装基板に実装し、電子装置(モジュール)の部品として使用している間に、図17(a)及び図17(b)に示すように、前記金属間化合物層7’が厚く成長してくる。これは、前記半導体装置を使用している間の温度上昇などで、前記薄膜導体5の金と前記外部接続端子4の錫鉛合金との相互拡散が進行するためである。
【0017】
前記金と錫鉛合金との金属間化合物層7’は、機械的にもろいので、前記金属間化合物層7’が厚くなると、前記半導体装置を使用している間に加わる熱応力や機械的な応力により、図18(a)に示すように、前記金属間化合物層7’の内部に亀裂(クラック)CKが生じるという問題があった。
【0018】
また、図18(a)に示したように、前記金属間化合物層7’の内部にクラックCKが生じた状態で前記半導体装置の使用を続けると、最終的には、図18(b)に示すように、前記金属間化合物層7’で破断が起き、前記外部接続端子4が前記半導体装置、言い換えると前記絶縁基板1の開口部101から抜け落ちるという問題があった。
【0019】
また、前記金属間化合物層7’の成長にともなう前記外部接続端子4の抜け落ちを防ぐために、前記配線2の表面に前記薄膜導体(金めっき)5を形成するときに、マスキングテープを用いて前記絶縁基板1の開口部101をふさぎ、前記絶縁基板1の開口部101の底面に前記薄膜導体(金めっき)5を形成しない方法が提案されている(特願2001−349391号参照)。
【0020】
しかしながら、前記マスキングテープを用いる方法では、前記マスキングテープを張る工程とはがす工程が加わる。すなわち、前記配線板の製造工程が増えるため、前記配線板の製造コストが上昇するという問題があった。
【0021】
本発明の目的は、錫または錫を含む合金を用いた外部接続端子が設けられた半導体装置において、前記外部接続端子の抜け落ちを低減することが可能な技術を提供することにある。
【0022】
本発明の他の目的は、錫または錫を含む合金を用いた外部接続端子が設けられた半導体装置において、前記外部接続端子の抜け落ちを低減するとともに、前記外部接続端子の接続不良や形状不良を低減することが可能な技術を提供することにある。
【0023】
本発明の他の目的は、錫または錫を含む合金からなる外部接続端子を形成する半導体装置に用いる配線板において、前記外部接続端子の抜け落ちを低減するとともに、前記配線板の製造コストの上昇を抑えることが可能な技術を提供することにある。
【0024】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0025】
【課題を解決するための手段】
本願において開示される発明の概要を説明すれば、以下の通りである。
【0026】
(1)絶縁基板の表面に配線が設けられた配線板と、前記配線板上に設けられた半導体チップと、前記配線板の配線と電気的に接続された外部接続端子とを備え、前記配線板は、前記絶縁基板のあらかじめ定められた位置に開口部が設けられ、前記配線の一部が前記絶縁基板の開口部の一端をふさぐように設けられ、前記配線の表面及び前記絶縁基板の開口部の底面に薄膜導体が設けられており、前記外部接続端子は、前記絶縁基板の開口部内で前記配線と電気的に接続された半導体装置であって、前記薄膜導体は金のめっき層を有し、前記外部接続端子は、錫または錫を含む合金でなり、前記絶縁基板の開口部の底面に設けられた薄膜導体と前記外部接続端子との間に、前記錫または錫を含む合金に対する溶解速度が、前記金の溶解速度よりも小さい導体からなる埋め込み導体層が設けられている半導体装置である。
【0027】
前記(1)の手段によれば、前記絶縁基板の開口部の底面に設けられた薄膜導体(金めっき)と前記外部接続端子の間に前記埋め込み導体層を設けることにより、前記外部接続端子の錫または錫を含む合金への金の溶解、言い換えると、錫または錫を含む合金と金との相互拡散を防ぐことができる。このとき、前記埋め込み導体層の導体の錫または錫を含む合金への溶解速度が、前記金の溶解速度よりも小さいので、前記埋め込み導体層と前記外部接続端子との界面にできる金属間化合物層の成長速度は、前記金と錫または錫を含む合金との金属間化合物層の成長速度に比べて遅い。そのため、前記埋め込み導体層と前記外部接続端子の接合界面の金属間化合物層は、金と錫または錫を含む合金との金属間化合物層に比べて厚くなりにくく、破断が起こりにくくなり、前記外部接続端子の抜け落ちを低減することができる。
【0028】
このとき、前記埋め込み導体層の導体には、例えば、銅やニッケル、パラジウム、銀、プラチナなどを用いることができる。またこのとき、前記埋め込み導体層の導体として、従来から配線板の導体材料として用いられている銅やニッケルを用いることにより、前記埋め込み導体層の形成が容易であるとともに、前記薄膜導体や前記外部接続端子との接続性がよく、電気的特性の劣化や外部接続端子の抜け落ちを低減することが容易になる。
【0029】
また、前記埋め込み導体層を設けることにより、前記絶縁基板の開口部のアスペクト比を小さくすることができるので、前記外部接続端子と前記配線との接続不良や前記外部接続端子の形状不良を低減することができる。
【0030】
また、前記埋め込み導体層の厚さは20μm以上であることが好ましい。これにより、前記埋め込み導体層と前記外部接続端子との界面に、薄膜導体の金と外部接続端子のスズとが相互拡散することによる脆い金属間化合物を形成する現象を防止でき、はんだボールの接続信頼性を長期間維持することができる。
【0031】
(2)絶縁基板の表面に配線(導体パターン)が設けられてなり、前記絶縁基板のあらかじめ定められた位置に開口部が設けられ、前記配線の一部が前記絶縁基板の開口部をふさぐように設けられ、前記配線の表面及び前記開口部の底面に薄膜導体が設けられた配線板であって、前記薄膜導体は金のめっき層を有し、前記絶縁基板の開口部の底面に設けられた前記薄膜導体上に、錫または錫を含む合金に対する溶解速度が、金の溶解速度よりも小さい導体からなる埋め込み導体層が設けられている配線板である。
【0032】
前記(2)の手段によれば、前記絶縁基板の開口部の底面に設けられた金のめっき層(薄膜導体)上に前記薄膜導体層を設けることにより、例えば、前記配線板を用いてBGA型の半導体装置を製造したときに、外部接続端子は前記埋め込み導体層と接続(接合)される。このとき、前記埋め込み導体層の導体の錫または錫を含む合金への溶解速度が、前記金の溶解速度よりも小さいので、前記埋め込み導体層と前記外部接続端子との界面にできる金属間化合物層の成長速度は、前記金と錫または錫を含む合金の金属間化合物層の成長速度に比べて遅い。すなわち、前記埋め込み導体層と前記外部接続端子の接合界面の金属間化合物層は、金と錫または錫を含む合金との金属間化合物層に比べて厚くなりにくく、破断が起こりにくくなる。そのため、前記(2)の手段の配線板を用いて半導体装置を製造することにより、前記外部接続端子の抜け落ちを低減することができる。
【0033】
このとき、前記埋め込み導体層の導体には、例えば、銅やニッケル、パラジウム、銀、プラチナなどを用いることができる。またこのとき、前記埋め込み導体層の導体として、従来から配線板の導体材料として用いられている銅やニッケルを用いることにより、前記埋め込み導体層の形成が容易であるとともに、前記薄膜導体や前記外部接続端子との接続性がよく、電気的特性の劣化や外部接続端子の抜け落ちを低減することが容易になる。
【0034】
また、前記埋め込み導体層を設けることにより、前記配線板の開口部のアスペクト比が小さくなるので、例えば、前記配線板を用いてBGA型の半導体装置を製造するときに、外部接続端子の接続不良や形状不良を低減することができる。
【0035】
また、前記埋め込み導体層の厚さは20μm以上であることが好ましい。これにより、埋め込み導体層と外部接続端子との界面に、薄膜導体の金と外部接続端子のスズとが相互拡散することによる脆い金属間化合物を形成する現象を防止でき、はんだボールの接続信頼性を長期間維持することができる。
【0036】
(3)絶縁基板のあらかじめ定められた位置に開口部を形成する開口部形成工程と、前記絶縁基板の表面に配線(導体パターン)を形成する配線形成工程と、前記配線の表面に薄膜導体を形成する薄膜導体形成工程とを備え、前記配線形成工程は、前記絶縁基板に形成された開口部の一端をふさぐように配線を形成し、前記薄膜導体形成工程は、前記配線の表面及び前記絶縁基板の開口部の底面に金のめっき層を形成する金めっき工程を有する配線板の製造方法であって、前記薄膜導体形成工程は、前記金めっき工程の後、前記絶縁基板の開口部内に、錫または錫を含む合金に対する溶解速度が、金の溶解速度よりも小さい導体を埋め込む導体埋め込み工程を有する配線板の製造方法である。
【0037】
前記(3)の手段によれば、前記金めっき工程の後に前記導体埋め込み工程を行うことにより、前記絶縁基板の開口部の底面に金めっき層が露出するのを防ぐことができる。またこのとき、前記埋め込み導体層を電気めっきで形成すれば、従来の配線板の製造方法のように、前記金めっき工程の前後に、レジストを用いて前記開口部をふさぐ工程とレジストをはがす工程を設けなくても、前記開口部の底面に金めっき層が露出するのを防ぐことができる。そのため、従来の配線板の製造方法に比べて、前記配線板の配線と外部接続端子の接合面でのはがれを低減し、かつ、製造コストの上昇を抑えることができる。
【0038】
このとき、前記埋め込み導体層の導体には、例えば、銅やニッケル、パラジウム、銀、プラチナなどを用いることができる。またこのとき、前記埋め込み導体層の導体として、従来から配線板の導体材料として用いられている銅やニッケルを形成することにより、比較的短時間で前記埋め込み導体層の形成することができる。また、前記埋め込み導体層の導体として、銅やニッケルを用いる場合には、従来から配線板を製造するときに用いている装置(めっき装置)を用いることができる。そのため、前記配線板の製造コストの上昇を抑えることができる。
【0039】
以下、本発明について、図面を参照して実施の形態(実施例)とともに詳細に説明する。
【0040】
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【0041】
【発明の実施の形態】
(実施例)
図1及び図2は、本発明による一実施例の半導体装置の概略構成を示す模式図であり、図1(a)は半導体装置の平面図、図1(b)は図1(a)のA−A’線での断面図、図2は図1(b)の外部接続端子の周辺の拡大断面図である。
【0042】
図1及び図2において、1は絶縁基板、2は配線、3は半導体チップ、301は半導体チップの外部電極、4は外部接続端子(錫鉛合金)、5は薄膜導体(金めっき)、6は埋め込み導体層(銅めっき)、7は銅と錫鉛合金との金属間化合物層、8は接着剤、9はボンディングワイヤ、10は絶縁体(封止材)である。
【0043】
本実施例の半導体装置は、図1(a)及び図1(b)に示すように、絶縁基板1の表面に配線(導体パターン)2が設けられた配線板と、前記配線板上に設けられた半導体チップ3と、前記配線板の配線2と電気的に接続された外部接続端子4とを備えている。このとき、前記外部接続端子4は、錫または錫を含む合金でなり、本実施例の半導体装置では、錫鉛合金からなるとする。
また、前記配線板は、前記絶縁基板1のあらかじめ定められた位置に開口部101が設けられ、前記配線2の一部が前記絶縁基板1の開口部101の一端をふさぐように設けられており、前記配線板の配線2と前記外部接続端子4は、前記絶縁基板1の開口部101内で電気的に接続されている。
【0044】
また、前記配線2の表面及び前記絶縁基板1の開口部101の底面には、図2に示すように、薄膜導体5が設けられている。このとき、前記薄膜導体5は、金めっき、またはニッケルめっきを下地とした金めっきからなる。
【0045】
また、本実施例の配線板では、図2に示したように、前記外部接続端子4と前記薄膜導体5との間に、埋め込み導体層6が設けられている。このとき、前記外部接続端子4と前記埋め込み導体層6とは、前記埋め込み導体層6の導体と錫鉛合金とにより形成された金属間化合物層7により接合されている。
【0046】
このとき、前記埋め込み導体層6は、前記錫または錫を含む合金に対する溶解速度が、前記金の溶解速度よりも小さい導体からなり、本実施例の半導体装置では、前記埋め込み導体層6は、銅でなるとする。すなわち、前記金属間化合物層7は、銅と錫鉛合金とにより形成されているとする。
【0047】
また、本実施例の半導体装置では、前記半導体チップ3は、図1(a)及び図1(b)に示したように、接着剤8により前記配線板上に接着されており、前記配線板の配線2と前記半導体チップ3の外部電極301は、ボンディングワイヤ9により電気的に接続されている。また、前記半導体チップ3の周囲は、絶縁体10で封止されている。
【0048】
本実施例の半導体装置では、前記配線2の表面に設けられた薄膜導体(金めっき層)5と前記外部接続端子4の間には、図2に示したように、銅でなる埋め込み導体層6が設けられており、前記外部接続端子(錫鉛合金)4は、前記埋め込み導体層(銅)6との間で金属間化合物7を形成して接合されている。このとき、前記埋め込み導体層(銅)6は、前記外部接続端子(錫鉛合金)4に対する溶解速度が、金の溶解速度に比べて1桁から2桁小さい(竹本正,佐藤了平,高信頼度マイクロソルダリング,工業調査会(1991),p115を参照)。
【0049】
すなわち、本実施例の半導体装置は、実装基板に実装して、電子装置の部品として使用している間の前記金属間化合物層7の成長速度が、従来の、金と錫鉛合金との金属間化合物層7’の成長速度よりも小さい。つまり、本実施例の半導体装置では、機械的にもろい金属間化合物層7が厚くなりにくく、亀裂(クラック)が生じにくい。そのため、従来の半導体装置に比べて、前記金属間化合物層7は破断が起こりにくく、前記外部接続端子4の抜け落ちを防ぐことができる。
【0050】
図3乃至図6は、本実施例の半導体装置に用いる配線板の製造方法を説明するための模式図であり、図3は絶縁基板に開口部を形成する工程の平面図、図4は図3のB−B’線での断面図、図5は配線を形成する工程の平面図、図6(a)は図5のC−C’線での断面図、図6(b)は薄膜導体(金めっき)を形成する工程の断面図、図6(c)は埋め込み導体層を形成する工程の断面図である。なお、図6(b)及び図6(c)は、図6(a)と同じ断面、すなわち、図5のC−C’線での断面図であるとする。
【0051】
本実施例の半導体装置に用いる配線板を製造するときには、例えば、まず、図3及び図4に示すように、絶縁基板1に開口部101を形成し、銅箔などの導体膜2’を張り合わせる。このとき、前記絶縁基板1の開口部101は、例えば、金型(抜き型)を用いた打ち抜き加工で形成する。またこのとき、前記絶縁基板1の表面には接着剤層(図示しない)を形成しておき、前記開口部101を形成した後、前記導体膜2’を張り合わせる。
【0052】
また、前記絶縁基板1には、例えば、ポリイミドテープなどの、図3に示したような一方向に長尺なテープ状の基板を用い、前記絶縁基板1上に設けられた配線板として用いる領域AR1内に、前記開口部101を連続的に形成する。
【0053】
また、前記絶縁基板1に開口部101を形成するときには、前記手順に限らず、例えば、前記絶縁基板1に前記導体膜2’を張り合わせた後、炭酸ガスレーザなどのレーザ光を照射して前記開口部101を形成してもよい。
【0054】
次に、図5及び図6(a)に示すように、前記導体膜2’の不要な部分を除去して配線(導体パターン)2を形成する。このとき、前記配線2は、例えば、アディティブ法やサブトラクティブ法を用いて形成する。またこのとき、前記絶縁基板1の配線板として用いる領域AR1の外側には、例えば、図5に示したように、電気めっき用の給電配線PLを形成しておき、前記配線2は、前記配線板として用いる領域AR1の外側で前記給電配線PLと接続させ、短絡させておく。
【0055】
次に、図6(b)に示すように、前記配線2の露出面に薄膜導体5を形成する。前記薄膜導体5は、例えば、ニッケルめっきを下地として金めっきを形成する。またこのとき、前記薄膜導体5は、前記配線2の、前記絶縁基板1の開口部101の底面に露出した面に形成されていても構わない。
【0056】
次に、図6(c)に示すように、前記絶縁基板1の開口部101の底面に形成された薄膜導体(金めっき)5上に、埋め込み導体層6を形成する。前記埋め込み導体層6は、例えば、電気銅めっきにより形成する。このとき、前記埋め込み導体層6の厚さは、前記絶縁基板1の開口部101の開口径と深さにより決められ、例えば、前記絶縁基板1の開口部101の開口径が225μm、深さが62μmの場合には、前記埋め込み導体層6の厚さを30μm程度にするのが好ましい。
【0057】
以上の手順により、本実施例の半導体装置に用いる配線板を得ることができる。このとき、前記配線板の製造方法は、従来の図14に示したような配線板の製造方法と比較すると、前記絶縁基板1の開口部101内に導体を埋め込む工程、すなわち、前記埋め込み導体層6を形成する工程を前記薄膜導体(金めっき)5を形成する工程の後にしただけである。そのため、本実施例の半導体装置に用いる配線板は、従来の配線板を製造するときと同じ装置を用いて製造することができる。
【0058】
また、前記薄膜導体5を形成する工程において、前記配線2の、絶縁基板1の開口部101の底面にあたる面に前記薄膜導体(金めっき)5が形成されても、その後で前記埋め込み導体層6を形成することで、前記絶縁基板1の開口部101の底面に金めっき5が露出するのを防ぐことができる。そのため、従来のように、めっきレジスト、あるいはマスキングテープを用いて前記絶縁基板1の開口部101をふさがなくてもよく、前記配線板の製造コストを低減することができる。
【0059】
図7は、本実施例の半導体装置の製造方法を説明するための模式図であり、図7(a)及び図7(b)は外部接続端子を形成する工程の断面図である。
本実施例の半導体装置を製造するときには、まず、前記手順で製造した配線板上に、例えば、図1(b)に示したように、接着剤8を用いて半導体チップ3を接着し、前記配線板の配線2と前記半導体チップ3の外部電極301をボンディングワイヤ9で電気的に接続した後、前記半導体チップ3の周囲を絶縁体10で封止する。
【0060】
その後、例えば、前記半導体チップ3を実装して絶縁体10で封止した配線板を裏返し、図7(a)に示すように、前記絶縁基板1の開口部101上に、外部接続端子4を形成するためのはんだボール4’を載せる。またこのとき、前記埋め込み導体層6の厚さを制御すれば、図7(a)に示したように、前記はんだボール4’と前記埋め込み導体層6とを接触させることができるが、実際には、前記埋め込み導体層6の厚さにばらつきがあるので、図7(b)に示すように、前記はんだボール4’と前記埋め込み導体層6が接触していなくてもよい。
【0061】
次に、前記はんだボール4’を載せた状態で加熱(リフロー)し、前記はんだボール4’を溶融させると、溶融したはんだが前記絶縁基板1の開口部101に流れ込み、図2に示したように、溶融したはんだと前記埋め込み導体層6の界面に、銅と錫鉛合金との金属間化合物層7が形成され、前記外部接続端子4と前記埋め込み導体層6が接続(接合)される。
【0062】
図8は、本実施例の半導体装置の作用効果を説明するための模式図であり、図8(a)は本実施例の半導体装置における一定時間経過した後の外部接続端子の周囲の断面図、図8(b)は従来の半導体装置における一定時間経過した後の外部接続端子の周囲の断面図である。
【0063】
本実施例の半導体装置では、前記外部接続端子4を形成した直後は、前記外部接続端子4と前記埋め込み導体層6の界面に形成される金属間化合物層7は、図2に示すように、非常に薄い層であるが、形成後、前記半導体装置を実装基板に実装して、電子装置(モジュール)の部品として使用している間に、図8(a)に示すように、前記外部接続端子(錫鉛合金)4と埋め込み導体層(銅)6との相互拡散により、前記金属間化合物層7が成長して厚くなる。
【0064】
しかしながら、前記錫鉛合金に対する銅の溶解速度は、金の溶解速度に比べて非常に小さいので、例えば、図8(b)に示すように、従来の半導体装置を本実施例の半導体装置と同じ条件下で使用した場合の金と錫(錫鉛合金)との金属間化合物層7’の厚さに比べて薄い。
【0065】
そのため、本実施例の半導体装置は、前記錫鉛合金と銅との金属間化合物層7に、熱応力や外的応力による亀裂が生じにくく、破断しにくいので、前記外部接続端子4の抜け落ちを低減することができる。
【0066】
以上説明したように、本実施例の半導体装置によれば、前記外部接続端子(錫鉛合金)4と前記薄膜導体(金めっき)5の間に、前記埋め込み導体層6を設けることにより、前記外部接続端子4への金の溶解(拡散)を防ぐことができる。また、前記埋め込み導体層6を電気銅めっきで形成した場合、前記外部接続端子(錫鉛合金)4に対する銅の溶解速度が、金の溶解速度に比べて十分に小さいので、前記外部接続端子4と前記埋め込み導体層6の界面に生じる金属間化合物層7の成長速度が遅い。そのため、前記金属間化合物層7の破断による前記外部接続端子4の抜け落ちを低減することができる。
【0067】
また、前記絶縁基板1の開口部101に、前記埋め込み導体層6を形成することにより、前記開口部101のアスペクト比を小さくすることができる。そのため、前記配線板を用いて半導体装置を製造するときに、前記外部接続端子4の接続不良や形状不良を防ぐことができる。
【0068】
また、本実施例の半導体装置に用いる配線板を、前記手順により製造することにより、前記絶縁基板1の開口部101の底面に薄膜導体(金めっき)5が露出していない配線板を容易に製造することができる。またこのとき、めっきレジストやマスキングテープを用いて前記絶縁基板1の開口部101をふさぐ必要がないので、前記配線板の製造コストの上昇を抑えることができる。
【0069】
また、本実施例の半導体装置では、前記外部接続端子4として錫鉛合金を用いた例を挙げたが、これに限らず、錫、または、錫鉛合金以外の錫を含む合金を用いてもよい。
【0070】
また、前記埋め込み導体層6は、前記錫または錫を含む合金に対する溶解速度が、金の溶解速度よりも小さい導体であればよく、前記銅(電気銅めっき)に限らず、例えば、ニッケル(Ni)やパラジウム(Pd)を用いることもできる。特に、前記銅や前記ニッケルは、従来から配線板の導体材料として用いられている導体であり、従来の配線板を製造する装置(めっき装置)を利用することができるので、比較的短時間で容易に形成することができ、配線板の製造コストの上昇を抑えることができる。また、前記埋め込み導体層6として、前記銅やニッケルを用いた場合、前記薄膜導体(金めっき)5や前記外部接続端子4との接続性(接合性)もよいので、前記外部接続端子4の抜け落ちを低減することができる。
【0071】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【0072】
例えば、前記実施例では、図1(a)及び図1(b)に示したように、前記半導体チップ3をフェースアップ実装して、前記配線板の配線2と前記半導体チップ3の外部電極301をボンディングワイヤ9で接続した半導体装置を例にあげて説明したが、これに限らず、前記半導体チップ3をフリップチップ実装した半導体装置であってもよい。
【0073】
図9は、前記絶縁基板1の開口部101(ブラインドビアホール)の開口径を直径225μm、深さを62μmとした場合において、埋め込み導体層6を銅めっきとした場合の、埋め込み導体層6の厚さと外部接続端子(はんだボール)の加熱エージングにおける接合強度との関係を表すグラフである。このグラフは、試料を150℃で1000時間加熱エージングし、引張り速度0.3mm/sec、試験温度を室温として引張り試験を行った場合の、はんだボールの引っ張り強度(はんだボールプル強度(N))を示している。尚、測定装置として、DaGe社のプルテスターSeries4000Pを用いた。
【0074】
この図9のグラフから、この実験条件においては、銅めっき厚さが20μm以上になると、長期加熱エージング後も、はんだボールプル強度が高いことがわかる。したがって0.5mmピッチのビアホールを銅めっきで埋めこむ場合のめっき厚さは20μm以上であることがより好ましい。これは、埋め込み導体層6が、薄膜導体(金)の外部接続端子4への拡散を防止する、いわゆるバリア層としての役割を有することに起因すると思われる。
【0075】
これにより、埋め込み導体層6と外部接続端子4との界面に、薄膜導体5の金と外部接続端子4のスズとが相互拡散することによる脆い金属間化合物を形成する現象を防止でき、はんだボールの接続信頼性を長期間維持することができる。
【0076】
また、ニッケルは銅よりも金の拡散を防止する効果が高いことから、ニッケルに関しては銅よりも薄いめっき厚さであっても、金の拡散を防止する効果が十分にあると考えられる。
【0077】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0078】
(1)錫または錫を含む合金を用いた外部接続端子が設けられた半導体装置において、前記外部接続端子の抜け落ちを低減することができる。
【0079】
(2)錫または錫を含む合金を用いた外部接続端子が設けられた半導体装置において、前記外部接続端子抜け落ちを低減するとともに、前記外部接続端子の接続不良や形状不良を低減することができる。
【0080】
(3)錫または錫を含む合金からなる外部接続端子を形成する半導体装置に用いる配線板において、前記外部接続端子の抜け落ちを低減するとともに、前記配線板の製造コストの上昇を抑えることができる。
【図面の簡単な説明】
【図1】本発明による一実施例の半導体装置の概略構成を示す模式図であり、図1(a)は半導体装置の平面図、図1(b)は図1(a)のA−A’線での断面図である。
【図2】本実施例の半導体装置の概略構成を示す模式図であり、図1(b)の外部接続端子の周辺の拡大断面図である。
【図3】本実施例の半導体装置に用いる配線板の製造方法を説明するための模式図であり、絶縁基板に開口部を形成する工程の平面図である。
【図4】本実施例の半導体装置に用いる配線板の製造方法を説明するための模式図であり、図3のB−B’線での断面図である。
【図5】本実施例の半導体装置に用いる配線板の製造方法を説明するための模式図であり、配線を形成する工程の平面図である。
【図6】本実施例の半導体装置に用いる配線板の製造方法を説明するための模式図であり、図6(a)は図5のC−C’線での断面図、図6(b)は薄膜導体(金めっき)を形成する工程の断面図、図6(c)は埋め込み導体層を形成する工程の断面図である。
【図7】本実施例の半導体装置の製造方法を説明するための模式図であり、図7(a)及び図7(b)は外部接続端子を形成する工程の断面図である。
【図8】本実施例の半導体装置の作用効果を説明するための模式図であり、図8(a)は本実施例の半導体装置における一定時間経過した後の外部接続端子の周囲の断面図、図8(b)は従来の半導体装置における一定時間経過した後の外部接続端子の周囲の断面図である。
【図9】本発明の半導体装置におけるはんだボールプル強度と銅めっき厚さとの関係を表すグラフである。
【図10】従来の半導体装置の概略構成を示す模式図であり、図10(a)は半導体装置の平面図、図10(b)は図10(a)のA−A’線での断面図である。
【図11】従来の半導体装置の概略構成を示す模式図であり、図10(b)の外部接続端子の周辺の拡大断面図である。
【図12】従来の半導体装置に用いる配線板の製造方法を説明するための模式図であり、図12(a)は絶縁基板に開口部を形成する工程の断面図、図12(b)は配線を形成する工程の断面図、図12(c)は薄膜導体(金めっき)を形成する工程の断面図である。
【図13】従来の半導体装置の製造方法を説明するための模式図であり、外部接続端子を形成する工程の断面図である。
【図14】従来の半導体装置に用いる配線板の他の構成例を示す模式断面図である。
【図15】従来の半導体装置の製造方法を説明するための模式図であり、図15(a)及び図15(b)は外部接続端子を形成する工程の断面図である。
【図16】従来の半導体装置の課題を説明するための模式図であり、図16(a)及び図16(b)は外部接続端子を形成した直後の、外部接続端子の周囲の断面図である。
【図17】従来の半導体装置の課題を説明するための模式図であり、図17(a)及び図17(b)は半導体装置を一定時間使用した後の、外部接続端子の周囲の断面図である。
【図18】従来の半導体装置の課題を説明するための模式図であり、図18(a)及び図18(b)は外部接続端子が抜け落ちる様子を説明するための断面図である。
【符号の説明】
1 絶縁基板
101 絶縁基板の開口部
2 配線
3 半導体チップ
301 半導体チップの外部電極
4 外部接続端子
5 薄膜導体(金めっき)
6,6’ 埋め込み導体層(銅)
7 銅と錫鉛合金との金属間化合物層
7’ 金と錫鉛合金との金属間化合物層
8 接着剤
9 ボンディングワイヤ
10 絶縁体(封止材)
Claims (8)
- 絶縁基板の表面に配線が設けられた配線板と、前記配線板上に設けられた半導体チップと、前記配線板の配線と電気的に接続された外部接続端子とを備え、前記配線板は、前記絶縁基板のあらかじめ定められた位置に開口部が設けられ、前記配線の一部が前記絶縁基板の開口部の一端をふさぐように設けられ、前記配線の表面及び前記絶縁基板の開口部の底面に薄膜導体が設けられ、前記外部接続端子は、前記絶縁基板の開口部内で前記配線と電気的に接続された半導体装置であって、
前記薄膜導体は、金のめっき層を有し、
前記外部接続端子は、錫または錫を含む合金でなり、
前記絶縁基板の開口部の底面に設けられた薄膜導体と前記外部接続端子との間に、前記錫または錫を含む合金に対する溶解速度が、前記金の溶解速度よりも小さい導体からなる埋め込み導体層が設けられていることを特徴とする半導体装置。 - 前記埋め込み導体層は、銅またはニッケルでなることを特徴とする請求項1に記載の半導体装置。
- 絶縁基板の表面に配線が設けられた配線板と、前記配線板上に設けられた半導体チップと、前記配線板の配線と電気的に接続された外部接続端子とを備え、前記配線板は、前記絶縁基板のあらかじめ定められた位置に開口部が設けられ、前記配線の一部が前記絶縁基板の開口部の一端をふさぐように設けられ、前記配線の表面及び前記絶縁基板の開口部の底面に薄膜導体が設けられ、前記外部接続端子は、前記絶縁基板の開口部内で前記配線と電気的に接続された半導体装置であって、
前記薄膜導体は、金のめっき層を有し、
前記外部接続端子は、錫または錫を含む合金でなり、
前記絶縁基板の開口部の底面に設けられた薄膜導体と前記外部接続端子との間に、銅からなる埋め込み導体層を有し、
前記埋め込み導体層の厚さは、20μm以上であることを特徴とする半導体装置。 - 絶縁基板の表面に配線(導体パターン)が設けられてなり、前記絶縁基板のあらかじめ定められた位置に開口部が設けられ、前記配線の一部が前記絶縁基板の開口部をふさぐように設けられ、前記配線の表面及び前記開口部の底面に薄膜導体が設けられた配線板であって、
前記薄膜導体は、金のめっき層を有し、
前記絶縁基板の開口部の底面に設けられた前記薄膜導体上に、錫または錫を含む合金に対する溶解速度が、金の溶解速度よりも小さい導体からなる埋め込み導体層が設けられていることを特徴とする配線板。 - 前記埋め込み導体層は、銅またはニッケルでなることを特徴とする請求項4に記載の配線板。
- 絶縁基板の表面に配線(導体パターン)が設けられてなり、前記絶縁基板のあらかじめ定められた位置に開口部が設けられ、前記配線の一部が前記絶縁基板の開口部をふさぐように設けられ、前記配線の表面及び前記開口部の底面に薄膜導体が設けられた配線板であって、
前記薄膜導体は、金のめっき層を有し、
前記絶縁基板の開口部の底面に設けられた前記薄膜導体上に、銅からなる埋め込み導体層を有し、
前記埋め込み導体層の厚さは、20μm以上であることを特徴とする配線板。 - 絶縁基板のあらかじめ定められた位置に開口部を形成する開口部形成工程と、前記絶縁基板の表面に配線(導体パターン)を形成する配線形成工程と、前記配線の表面に薄膜導体を形成する薄膜導体形成工程とを備え、前記配線形成工程は、前記絶縁基板に形成された開口部の一端をふさぐように配線を形成し、前記薄膜導体形成工程は、前記配線の表面及び前記絶縁基板の開口部の底面に金のめっき層を形成する金めっき工程を有する配線板の製造方法であって、
前記薄膜導体形成工程は、
前記金めっき工程の後、前記絶縁基板の開口部内に、錫または錫を含む合金に対する溶解速度が、金の溶解速度よりも小さい導体を埋め込む導体埋め込み工程を有することを特徴とする配線板の製造方法。 - 前記導体埋め込み工程は、銅めっきまたはニッケルめっきを形成することを特徴とする請求項7に記載の配線板の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7365429B2 (en) | 2004-09-03 | 2008-04-29 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7468545B2 (en) * | 2005-05-06 | 2008-12-23 | Megica Corporation | Post passivation structure for a semiconductor device and packaging process for same |
US7582556B2 (en) * | 2005-06-24 | 2009-09-01 | Megica Corporation | Circuitry component and method for forming the same |
US20070093813A1 (en) * | 2005-10-11 | 2007-04-26 | Callahan Ronald Ii | Dynamic spinal stabilizer |
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Publication number | Priority date | Publication date | Assignee | Title |
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US6441486B1 (en) * | 2001-03-19 | 2002-08-27 | Texas Instruments Incorporated | BGA substrate via structure |
JP2003152032A (ja) | 2001-11-14 | 2003-05-23 | Hitachi Cable Ltd | 半導体装置用テープキャリアおよびその製造方法ならびに半導体装置 |
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