[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2004022693A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2004022693A
JP2004022693A JP2002173649A JP2002173649A JP2004022693A JP 2004022693 A JP2004022693 A JP 2004022693A JP 2002173649 A JP2002173649 A JP 2002173649A JP 2002173649 A JP2002173649 A JP 2002173649A JP 2004022693 A JP2004022693 A JP 2004022693A
Authority
JP
Japan
Prior art keywords
region
electric field
field relaxation
semiconductor device
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002173649A
Other languages
English (en)
Other versions
JP4537646B2 (ja
Inventor
Kazutoshi Nakamura
中村　和敏
Yoshihiro Yamaguchi
山口　好広
Yusuke Kawaguchi
川口　雄介
Shotaro Ono
小野　昇太郎
Akio Nakagawa
中川　明夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002173649A priority Critical patent/JP4537646B2/ja
Priority to US10/460,407 priority patent/US6977414B2/en
Publication of JP2004022693A publication Critical patent/JP2004022693A/ja
Application granted granted Critical
Publication of JP4537646B2 publication Critical patent/JP4537646B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28537—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】オン抵抗と帰還容量との間にトレードオフの関係を改善し、且つ、十分に高い信頼性を有する縦型または横型ＭＯＳＦＥＴ構造の半導体装置を提供することを目的とする。
【解決手段】第１導電型の半導体層（４）と、その表面に選択的に形成された第２導電型の一対のベース領域（６）と、ベース領域内の表面に選択的に形成された第１導電型のソース領域（８）と、前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第２導電型の電界緩和領域（２０）と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜（１０）を介してそれぞれ設けられた一対のゲート電極（１２）と、前記ソース領域に接続されたソース電極（１４）と、を備え、前記電界緩和領域は、前記ゲート電極及び前記ソース電極のいずれに対しても絶縁膜を介して絶縁されてなることを特徴とする半導体装置を提供する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、縦型または横型電界効果トランジスタ構造を有し、高速スイッチング用デバイスあるいはパワー用デバイスとして用いて好適な半導体装置に関する。
【０００２】
【従来の技術】
コンピュータ等のＣＰＵに使用される電源電圧が低電圧化するのに伴い、電界効果トランジスタを用いた同期整流方式による電源が多用されつつある。
【０００３】
図１９は、このような電源に用いられるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の断面構造を表す模式図である。ここでは簡単のため、ｎチャネル型について説明するが、ｐ型とｎ型とを逆転すれば、ｐチャネルでも同様の構造が可能である。
【０００４】
このＭＯＳＦＥＴは、いわゆる「縦型」の構造を有し、ｎ＋型基板１０２の上にｎ−型半導体領域１０４が設けられ、このｎ−半導体領域１０４の表面には、ｐ型ベース領域１０６が選択的に形成されている。また、ｐ型ベース領域１０６の表面には、選択的にｎ＋型ソース領域１０８が形成されており、ｎ＋型ソース領域１０８とｎ＋ソース領域１０８とに挟まれた、ｐ型ベース領域１０６、ｎ−型半導体領域１０４の上にゲート酸化膜１１０を介してゲート電極１１２が形成されている。
【０００５】
ｎ＋型ソース領域１０８には、ソース電極１１４が接続され、ｎ＋型基板１０２の裏面側にはドレイン電極１１６が接続されている。
ゲート電極１１２にバイアスを印加することにより、ｐ＋型ベース領域１０６の表面にチャネルを形成し、ソース・ドレイン間に電流を流すことができる。
【０００６】
【発明が解決しようとする課題】
しかし、図１９に例示した半導体装置においては、ゲートとドレイン間の対向面積が大きく、かつ、ゲートとドレインがゲート酸化膜１１０を介して対向しているため、ゲート・ドレイン間の帰還容量が大きい。この帰還容量は、半導体装置の高速動作を阻害し、スイッチング損失を増大させるパラメータのひとつである。従って、ゲート・ドレイン間の帰還容量を低減することが望ましい。
【０００７】
これに対して、ゲート・ドレイン間の対向面積を減らすように、ｐ型ベース領域１０６，１０６の間隔を狭くすることも考えられる。しかしこの場合、ソース・ドレイン間の電流経路が狭窄されるために、この経路の抵抗に相当するＪＦＥＴ抵抗が大きくなり、導通損失が増大する。
【０００８】
以上、説明したように、従来のＭＯＳＦＥＴにおいて、オン抵抗と帰還容量との間にトレードオフの関係があり、高速動作や導通損失、スイッチング損失の低減に限界があるという問題があった。
【０００９】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、オン抵抗と帰還容量との間のトレードオフの関係を改善し、且つ、十分に高い信頼性を有する縦型または横型ＭＯＳＦＥＴ構造の半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の半導体装置は、
第１導電型の半導体層と、前記半導体層の表面に選択的に形成された第２導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第１導電型のソース領域と、前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第２導電型の電界緩和領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられた一対のゲート電極と、前記ソース領域に接続されたソース電極と、
を備え、
前記電界緩和領域は、前記ゲート電極及び前記ソース電極のいずれに対しても絶縁膜を介して絶縁されてなることを特徴とする。
【００１１】
上記構成によれば、オン抵抗と帰還容量との間のトレードオフの関係を改善し、且つ、十分に高い信頼性を有する縦型または横型ＭＯＳＦＥＴ構造の半導体装置を提供することができる。
【００１２】
ここで、前記ベース領域は、前記電界緩和領域に向けて延出した接続部を有し、
前記電界緩和領域は、前記接続部において前記ベース領域と接続されてなるものとすることができる。
【００１３】
また、前記接続部から前記ソース電極に至る電流経路において前記ソース領域が選択的に除去されてなるものとすることができる。
【００１４】
また、前記一対のゲート電極は、前記ベース領域の表面において略平行な一対のストライプ状に形成され、これら一対のストライプ状のゲート電極は、ハシゴ状に互いに接続されてなるものとすることができる。
【００１５】
また、本発明の第２の半導体装置は、
第１導電型の半導体層と、前記半導体層の表面にマトリクス状に形成された第２導電型の複数のベース領域と、前記複数のベース領域のそれぞれのベース領域内の表面に選択的に形成された第１導電型のソース領域と、前記半導体層の表面において前記複数のベース領域の間に選択的にそれぞれ形成された第２導電型の電界緩和領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられたゲート電極と、前記ソース領域に接続されたソース電極と、
を備え、
前記ゲート電極は、略格子状の平面パターンを有することを特徴とする。
【００１６】
上記構成によっても、オン抵抗と帰還容量との間のトレードオフの関係を改善し、且つ、十分に高い信頼性を有する縦型または横型ＭＯＳＦＥＴ構造の半導体装置を提供することができる。
【００１７】
ここで、隣接する４つの前記ベース領域によって取り囲まれた前記電界緩和領域を取り囲むように前記半導体層の表面に選択的に形成された第２導電型の半導体領域をさらに備えたものとすることができる。
【００１８】
また、前記電界緩和領域は、前記ソース電極と接続されてなるものとすることもできる。
【００１９】
また、前記電界緩和領域と前記ベース領域との間に、前記半導体層よりも高い不純物濃度を有する第１導電型の半導体領域が形成されてなるものとすることもできる。
【００２０】
また、本発明の第３の半導体装置は、
第１導電型の半導体層と、前記半導体層の表面に選択的に形成された第２導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第１導電型のソース領域と、前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第２導電型の電界緩和領域と、前記電界緩和領域と前記一対のベース領域のそれぞれとの間に設けられ前記半導体層よりも高い不純物濃度を有する第１導電型の半導体領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられた一対のゲート電極と、前記ソース領域に接続されたソース電極と、
を備え、
前記電界緩和領域は、前記ソース電極と接続され、前記ゲート電極とは絶縁膜を介して絶縁されてなることを特徴とする。
【００２１】
上記構成によっても、オン抵抗と帰還容量との間のトレードオフの関係を改善し、且つ、十分に高い信頼性を有する縦型または横型ＭＯＳＦＥＴ構造の半導体装置を提供することができる。
【００２２】
ここで、上記いずれの半導体装置においても、前記半導体層の前記表面からみた前記電界緩和領域の深さは、前記ベース領域の深さよりも浅いものとすることができる。
【００２３】
また、第２導電型の不純物を含有したポリシリコン層が前記電界緩和領域の表面に接触して設けられたものとすることもできる。
【００２４】
また、本発明の第４の半導体装置は、
第１導電型の半導体層と、前記半導体層の表面に選択的に形成された第２導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第１導電型のソース領域と、前記一対のベース領域の間において前記半導体層の表面に接触して設けられた金属層と、前記ソース領域と前記金属層との間の前記ベース領域の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ソース領域に接続されたソース電極と、
を備え、
前記金属層は、前記半導体層との間でショットキー接合を形成してなることを特徴とする。
【００２５】
上記構成によっても、オン抵抗と帰還容量との間のトレードオフの関係を改善し、且つ、十分に高い信頼性を有する縦型または横型ＭＯＳＦＥＴ構造の半導体装置を提供することができる。
【００２６】
ここで、前記金属層は、前記ゲート電極及び前記ソース電極のいずれに対しても絶縁膜を介して絶縁されてなるものとすることができる。
【００２７】
また、前記金属層は、前記ソース電極と接続されてなるものとすることもできる。
【００２８】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００２９】
図１は、本発明の第１の実施の形態の基本的な概念を表す半導体装置の断面図である。
【００３０】
また、図２は、その半導体層の表面における各部の平面的な配置関係を例示する模式図であり、このＸ−Ｘ’線断面が図１に対応する。
【００３１】
すなわち、本実施形態の半導体装置においては、ｎ＋型半導体基板２の上にはｎ型エピタキシャル層４が形成されている。このｎ型エピタキシャル層４の上には、ｐ型ベース領域６が選択的に形成されている。このｐ型ベース領域６の中にｎ＋型ソース領域８とｐ＋型領域９が形成されている。隣接したｐ型ベース領域６どうしの間には、ｐ型ベース領域６から間隔をおいてｐ＋型の電界緩和領域２０が形成されている。そして、電界緩和領域２０の両側において、ｎ＋型ソース領域８に至るゲート酸化膜１０を介してゲート電極１２が形成されている。
【００３２】
各部の不純物濃度について例示すると、例えばｎ＋型半導体基板２は１×１０１９〜１×１０２０ｃｍ−３、ｎ型エピタキシャル層４は約３０ボルトのソース・ドレイン間耐圧を得るためには１×１０１６ｃｍ−３程度、１００ボルトのソース・ドレイン間耐圧を得るためには３×１０１５ｃｍ−３程度とすることができる。また、ｐ型ベース領域６の不純物濃度は、１×１０１６〜５×１０１７ｃｍ−３、ｎ＋型ソース領域８及びｐ＋型領域９は１×１０１９〜１×１０２０ｃｍ−３とすることができる。さらに、ｐ＋型電界緩和領域２０の不純物濃度は、後に詳述するように、１×１０１７ｃｍ−３以上とすることが望ましい。
【００３３】
ゲート電極１２の周囲は、絶縁層１３により覆われ、ソース領域８には、ソース電極１４が接続されている。また、ｎ＋型基板２の裏面にはドレイン電極１６が接続されている。
【００３４】
本実施形態においては、ｐ＋型電界緩和領域２０は、ソース、ドレインあるいはゲート電極のいずれとも接続されておらず、いわゆる「フローティング」の状態とされている。
【００３５】
以上説明した構成によれば、ｐ＋型の電界緩和領域２０を設けることにより、ゲート・ドレイン間の対向面積を、図１９に例示したような従来構造に比べて減少することができる。仮に、図１９に例示した構造において、ゲート電極１２を単純に２つに分割して設けると、これら分割されたゲート電極の間隙の部分においては、ゲートからＪＦＥＴ領域（ｎ型エピタキシャル層４）への空乏化の効果が減る。従って、ＪＦＥＴ領域が空乏化できず、ソース・ドレイン間耐圧が下がるという問題が生ずる。
【００３６】
これに対して、本実施形態によれば、ゲート電極１２からバイアスを印加することによりＪＦＥＴ領域を空乏化させる代わりに、ｐ＋型の電界緩和領域２０を設け、ｐｎ接合の働きにより電界緩和領域２０からＪＦＥＴ領域への空乏化を促進する。こうすることにより、ソースドレイン間耐圧をあげ、かつ、ゲート・ドレイン間容量を減らすことができる。
【００３７】
またさらに、電界緩和領域２０を「フローティング」の状態とすることにより、以下に説明するように、オン抵抗を下げることができるという効果が得られる。
【００３８】
すなわち、電界緩和領域２０の接合深さが深い場合、電界緩和領域２０とｐ型ベース領域６との間には電流が集中し、この領域の抵抗成分が無視できなくなる。ここで仮に、電界緩和領域２０とソース電極１４とを同電位とした場合、電界緩和領域２０とｐ型ベース領域６との間の領域は空乏化しやすくなる。オン状態でドレイン電極１６に電圧を印加すると、電界緩和領域２０とｐ型ベース領域６からの空乏層により電界緩和領域２０とｐ型ベース領域６との間の領域における電流の断面積を減少する。従って、オン抵抗が増大するという弊害が生ずる。
【００３９】
これに対して、電界緩和領域２０を「フローティング」とした場合、電界緩和領域２０の電位は、ゲート電極と電界緩和領域２０との間のオーバーラップ容量（酸化膜容量）と、電界緩和領域２０とＪＦＥＴ領域との接合容量における容量結合とにより決定される。ソース電極１４と電界緩和領域２０とを同電位とした場合と比べると、電界緩和領域２０の電位は、オン状態においてゲート電極の電位にひかれてソース電極１４の電位にくらべて高くなり、電界緩和領域２０からの空乏化が弱まる。従って、電界緩和領域２０とｐ型ベース領域６との間の領域における電流の断面積の減少を抑えることができ、オン抵抗が小さくなるという効果が得られる。
【００４０】
またここで、電界緩和領域２０の接合深さは、ｐ型ベース領域６の接合深さに比べて浅いほうが望ましい。この接合深さが十分浅くなると、上述した電界緩和領域２０とｐ型ベース領域６との間の領域における抵抗の影響を小さくできるからである。オン抵抗の増大を防ぐためには、電界緩和領域２０の接合深さは、ｐ型ベース領域６の接合深さの概ね半分以下とすることが望ましい。例えば、ｐ型ベース領域６の接合深さを１マイクロメータとした場合には、電界緩和領域２０の接合深さは０．５マイクロメータ以下とすることが望ましい。
【００４１】
また、この電界緩和領域２０は、動作時に完全に空乏化しないように不純物濃度を設定することが望ましい。空乏化しないようにするためには、電界緩和領域２０の正味のドーズ量を、４×１０１２ｃｍ−２以上、不純物濃度で１×１０１７ｃｍ−３以上とすることが望ましい。
【００４２】
次に、図３は、本発明の第２の実施の基本的な概念を説明するための半導体装置の断面図である。同図については、図１及び図２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００４３】
本実施形態においても、ｐ＋型の電界緩和領域２０が設けられている。こうすることにより、ソース・ドレイン間耐圧をあげ、かつ、ゲート・ドレイン間容量を減らすことができる。本実施形態においてはさらに、この電界緩和領域２０が接続経路２４によりソース電極１４あるいはｐ型ベース領域６などと接続されて同電位とされている。こうすることにより、電界緩和領域２０からＪＦＥＴ領域への空乏化を促進することができる。
【００４４】
その結果として、ＪＦＥＴ領域の不純物濃度を高くでき、電界緩和領域２０の接合深さが十分浅い場合に、オン抵抗を下げることができる。すなわち、接続経路２４を設けて電界緩和領域２０の電位を制御することによりＪＦＥＴ領域の空乏化が促進される。空乏化が促進されるため、ＪＦＥＴ領域の不純物濃度を高くできる。なお、本実施形態における接続経路２４に関しては、後に具体例を参照しつつ詳述するように、各種の特徴的な構造を挙げることができる。
【００４５】
なお、図１乃至図３においては、電界緩和領域２０として、ｐ型の不純物を有する半導体領域を例示したが、本発明はこれに限定されるものではなく、例えば後に図６に関して説明するように、金属・半導体間に形成されるショットキー接合を利用したものも含む。すなわち、ｎ型エピタキシャル層４の上に金属層を設けてショットキー接合を形成し、この接合から空乏化領域をＪＦＥＴ領域に伸ばすことによっても、ゲート・ドレイン間の容量を同様に低減することが可能である。
【００４６】
以上、図１乃至図３を参照しつつ、本発明の半導体装置の基本的な構造について説明した。以下、これら第１及び第２実施形態の半導体装置の具体例について詳細に説明する。これら具体例の図面については、前出したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００４７】
また、以下に説明する各具体例は、特に言及しない限り、上述の第１及び第２実施形態のいずれも含むものとする。すなわち、電界緩和領域２０は、フローティングでもよく、または接続経路２４を適宜設けてソース電極１４などと同電位とされていてもよい。
【００４８】
図４は、本発明の半導体装置の第１の具体例を表す断面図である。本具体例においては、ｐ＋型の電界緩和領域２０を取り囲むようにｎ型拡散領域２６が設けられている。ｎ型拡散領域２６は、ｎ型エピタキシャル層４よりも高い不純物濃度を有する。ｐ＋型の電界緩和領域２０の近傍では空乏化が促進されるため、不純物濃度が高いｎ型拡散領域２６を空乏化できる。従って、不純物濃度が高いｎ型拡散領域２６を設けることにより、ゲート・ドレイン容量の増加を抑制しつつ、ＪＦＥＴ領域の抵抗を下げることができる。
【００４９】
また、本具体例では、ゲート電極１２を形成した後、ｎ型拡散領域２６と電界緩和領域２０をセルフアライン的に形成することができる。つまり、ゲート電極１２をマスクとして、イオン注入法などの方法により、ｎ型の不純物を深く導入し、ｐ型の不純物を浅く導入することより、ｐ＋型の電界緩和領域２０と不純物濃度が高いｎ型拡散領域２６を形成することができる。
【００５０】
図５は、本発明の半導体装置の第２の具体例を表す断面図である。本具体例においては、ｐ型の不純物を含んだポリシリコン２８が半導体層の上に設けられ、このポリシリコン２８からｐ型不純物がｎ型エピタキシャル層４の表面近傍に拡散されてｐ＋型の電界緩和領域２０が形成されている。
【００５１】
ポリシリコン２８は、第１実施形態の如くフローティング状態としてもよく、あるいは第２実施形態の如くソース電極１４と同電位としてもよい。
【００５２】
図６は、本発明の半導体装置の第３の具体例を表す断面図である。本具体例においては、金属層３０が半導体層の上に設けられ、これらの間に形成された金属・半導体のショットキー接合による空乏化領域がＪＦＥＴ領域に伸びるようにされている。つまり、ｐ＋型の電界緩和領域２０を設ける代わりに、ショットキー接合による空乏化作用を利用する。このようにしても、ゲート・ドレイン間の容量を低減することができる。
【００５３】
また、本具体例においても、金属層３０は、第１実施形態の如くフローティング状態としてもよく、あるいは第２実施形態の如くソース電極１４と同電位としてもよい。
【００５４】
図７は、本発明の半導体装置の第４の具体例を表す断面図である。本具体例は、前述した第１具体例に類似したものであり、ｐ＋型の電界緩和領域２０の下にｎ型の拡散層３２が設けられている。ｎ型拡散層３２は、ｎ型エピタキシャル層４よりも高い不純物濃度を有し、ＪＦＥＴ領域の抵抗を下げることができる。そして、本具体例の場合も、電界緩和領域２０の近傍では空乏化が促進されるので、ｎ型拡散層３２を設けても、ＪＦＥＴ領域の空乏化はある程度確保できる。
【００５５】
図８は、本発明の半導体装置の第５の具体例の平面構造を表す模式図である。すなわち、同図は、半導体層の表面側から見た各要素の平面的な配置関係を表す。
【００５６】
また、図９は、そのＸ−Ｘ’線断面図である。
【００５７】
高速動作を行なう場合、ゲート・ドレイン間の容量のほかにゲート抵抗も大きな影響を及ぼす。これに対して、図２に例示したような単純なストライプ状のパターンを図８の如く変形することにより、ゲート抵抗を低減することができる。
【００５８】
すなわち、本具体例の場合、ｐ＋型電界緩和領域２０は、図８に例示したように複数の島状に設けられている。そして、一対のストライプ状のゲート電極１２は、電界緩和領域２０のパターンに対応させて「ハシゴ状」に接続されている。このように、一対のゲート電極１２を適宜連結することにより、配線抵抗を低減してゲート抵抗を下げることができる。
【００５９】
またさらに、本具体例の場合、ｐ＋型の電界緩和領域２０はフローティングにせず、ｐ型ベース領域６から接続部６Ｐを設けて接続させ、同電位にしている。このように、電界緩和領域２０をｐ型ベース領域６と同電位にすることにより、空乏化を促進させることができる。
【００６０】
なお、本具体例において、電界緩和領域２０をソース電極１４と短絡してもよいが、その場合、接続経路２４としての導電体を何処かに設ける必要がある。すると、接続経路２４とゲート電極１２とのプロセスマージンを確保しなくてはならず、素子面積が増大するというデメリットが生ずる。これに対して、本具体例の構造によれば、素子面積を増大させることなく、電界緩和領域２０の電位を制御して空乏化を促進できる。
【００６１】
なお、本具体例の変型例として、電界緩和領域２０をｐ型ベース領域６に接続させず、フローティング状態とした構造も、本発明の範囲に包含される。
【００６２】
図１０は、本発明の半導体装置の第６の具体例の平面構造を表す模式図である。すなわち、同図も、半導体層の表面における各要素の平面的な配置関係を表す。
【００６３】
ＦＥＴのチャネル抵抗を下げるためには、チャネル密度を高くしなくてはならない。これに対して、図１０に例示したように、ベース領域６をマトリクス状に形成し、これに対応してゲート電極１２を格子状に並べることにより、チャネル密度をあげることができる。
【００６４】
そして、この具体例においても、ゲート電極１２の間には、電界緩和領域２０が設けられ、ゲート・ドレイン間の容量を低減している。
【００６５】
図１１は、本発明の半導体装置の第７の具体例の平面構造を表す模式図である。すなわち、同図も、半導体層の表面における各要素の平面的な配置関係を表す。
【００６６】
本具体例においても、ゲート電極１２を格子状に並べることにより、チャネル密度を上げることができる。但し、このような格子状のレイアウトの場合、４つのｎ＋型ソース領域８の角の部分により囲まれた部分（図の中央付近の部分）は、電界が集中しやすい。これは、対角方向に見たときに、ｐ型ベース領域６とｐ型ベース領域６との間隔が広くなるためである。そこで、電界を緩和するために、４つのソース領域８により囲まれた中央部分に、ｐ型ベース領域６Ｃを形成する。こうすることで、電界が集中するポイントを無くしてソース・ドレイン間耐圧を向上できる。
【００６７】
図１２は、本発明の半導体装置の第８の具体例の断面構造を例示する模式図である。すなわち、本具体例は、いわゆる「横型」のＦＥＴであり、ｎ型エピタキシャル層４の表面にｎ＋型領域３４を設けてドレイン電極１６を表面側に接続している。この構造の場合、矢印Ｄで例示した如く、ドレイン電流のうちでｎ型エピタキシャル層４を流れる成分が多い。
【００６８】
このような横型の構造においても、図１乃至図１１に関して前述したものと同様の作用効果を得ることができる。また、この具体例の場合、不純物濃度が低いｎ型エピタキシャル層４を流れるドレイン電流成分が多いので、電流値は低めとるが、素子サイズを小さくできる点で有利である。
【００６９】
図１３は、本発明の半導体装置の第９の具体例の断面構造を例示する模式図である。すなわち、本具体例も、いわゆる「横型」のＦＥＴであり、ｎ型エピタキシャル層４を貫通してｎ＋層２に至るｎ＋型領域３６を設けてドレイン電極１６を表面側に接続している。この構造の場合、ドレイン電流は、主にｎ＋型層２を介してｎ＋型領域３６に流れる。
【００７０】
このような横型の構造においても、図１乃至図１１に関して前述したものと同様の作用効果を得ることができる。また、この具体例の場合、ドレイン電流を大きくすることができる点で有利である。
【００７１】
図１４は、本発明の半導体装置の第１０の具体例の平面構造を表す模式図である。すなわち、同図は、半導体層の表面における各要素の平面的な配置関係を表す。
【００７２】
また、図１５は、そのＸ−Ｘ’線断面図である。
【００７３】
さらに、図１６は、そのＹ−Ｙ’線断面図である。なお、図１６は、後述するように、図１４に表した部分に隣接した左側の部分の断面構造まで表す。
【００７４】
図１４乃至図１６に表した具体例によれば、アバランシェ耐量を改善することができる。以下、この点に関して、図１７及び図１８を参照しつつ説明する。
【００７５】
図１７に表したように、従来のＭＯＳＦＥＴには、ｐ型ベース領域６とｎ＋型ソース領域８とｎ型エピタキシャル層４とからなる寄生的なＮＰＮトランジスタが存在する。ここで、図１８に表したように、インダクタンスＬを負荷としてＭＯＳＦＥＴをオン状態からオフ状態に切りかえると、インダクタンスＬの逆起電力がドレイン・ソース間に印加される。
【００７６】
すると、その電圧レベルによっては、ドレイン・ソース間のダイオードがアバランシェ降伏する場合がある。アバランシェ降伏で発生した電子・正孔対のうち、電子はドレイン電極１６に流れるが、正孔はｐ型ベース領域６を通ってソース電極１４に流れる。このときｐ型ベース領域６の抵抗成分Ｒに電流が流れることで寄生ＮＰＮトランジスタのベース・エミッタ間が順方向にバイアスされてオン状態になる。素子の一部のみで寄生ＮＰＮトランジスタがオンすると、電流がその部分に集中し、最終的に物理的な破壊に至るという問題がある。
【００７７】
この問題に対して、本具体例においては、アバランシェ降伏をｐ＋型の電界緩和領域２０の下で起こすようにする。すなわち、図１４及び図１５に表したように、本具体例においては、ｐ＋型電界緩和領域２０は略ストライプ状に形成され、これに対して、ｐ型ベース領域６が接続部６Ｐにおいて接続されている。また、この接続部６Ｐからソース電極コンタクトＳＣに至る経路において、ｎ＋型ソース領域８が除去されている。
【００７８】
このような構造にすると、正孔電流は、矢印で表したようにｐ＋型の電界緩和領域２０からｐ型ベース領域６を通ってソース電極１４に流れ込む。このときｎ＋ソース領域８があると寄生ＮＰＮトランジスタが形成されるが、本具体例においては、ｎ＋型ソース領域８は、電界緩和領域２０とｐ型ベース領域６とが接続された部分には形成しない。その結果として、正孔電流の経路上には、単なるダイオードが設けられるだけであり、寄生ＮＰＮトランジスタは形成されないため、寄生ＮＰＮがオンして電流集中するという現象を回避できる。つまり、ＦＥＴのアバランシェ耐量を改善することができる。
【００７９】
ここで、ｐ＋型の電界緩和領域２０とｐ型ベース領域６とを接続する接続部６Ｐは、正孔電流が流れやすくなるように十分抵抗を下げることが望ましい。また、接続部６Ｐの幅を広くすることが望ましい。しかし。このようにすると、ＪＦＥＴ領域が狭められるため、半導体装置のオン抵抗が上昇する。
【００８０】
そこでオン抵抗の上昇を抑えるために、装置全体をアバランシェ耐量が高い構造とするのではなく、図１４に表したように、装置の一部のみをアバランシェ耐量が高い構造とし、それ以外は通常の構造にする。このようにすれば、アバランシェ耐量とオン抵抗を両立させることが可能である。
【００８１】
図１６に表した構造は、半導体装置の一部のみの耐圧を下げる具体的な施策の一つを表す断面図である。すなわち、同図において、左右のＦＥＴを比較すると、左側の電界緩和領域２０の長さＬ１よりも右側の電界緩和領域２０の長さＬ２のほうが長い。このように電界緩和領域２０を長くすると、ＪＦＥＴ領域が空乏化しにくくなり、ＦＥＴのソース・ドレイン間耐圧を下げることができる。従って、このように電界緩和領域の長さが長い部分を半導体装置の中に適宜設けることにより、その部分のみの耐圧を下げることが可能となる。
【００８２】
以上具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、ＦＥＴを構成する半導体の各部の導電型を反転した構造についても、同様の効果を得ることができる。　その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【００８３】
【発明の効果】
以上詳述したように、本発明によれば、ＦＥＴのゲート・ドレイン間容量を下げることができ、且つ、オン抵抗も下げることができる。
【００８４】
またさらに、本発明によれば、ＦＥＴのアバランシェ耐量を改善することも可能となる。
【００８５】
その結果として、従来よりもトータル損失が低く、高速動作が可能な半導体装置を提供でき、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の基本的な概念を表す半導体装置の断面図である。
【図２】半導体層の表面から見た各部の平面的な配置関係を例示する模式図である。
【図３】本発明の第２の実施の基本的な概念を説明するための半導体装置の断面図である。
【図４】本発明の半導体装置の第１の具体例を表す断面図である。
【図５】本発明の半導体装置の第２の具体例を表す断面図である。
【図６】本発明の半導体装置の第３の具体例を表す断面図である。
【図７】本発明の半導体装置の第４の具体例を表す断面図である。
【図８】本発明の半導体装置の第５の具体例の平面構造を表す模式図である。
【図９】図８のＸ−Ｘ’線断面図である。
【図１０】本発明の半導体装置の第６の具体例の平面構造を表す模式図である。
【図１１】本発明の半導体装置の第７の具体例の平面構造を表す模式図である。
【図１２】本発明の半導体装置の第８の具体例の断面構造を例示する模式図である。
【図１３】本発明の半導体装置の第９の具体例の断面構造を例示する模式図である。
【図１４】本発明の半導体装置の第１０の具体例の平面構造を表す模式図である。
【図１５】図１４のＸ−Ｘ’線断面図である。
【図１６】図１４のＹ−Ｙ’線断面図である。
【図１７】ＭＯＳＦＥＴにおける寄生的なＮＰＮトランジスタの存在を説明する模式図である。
【図１８】インダクタンスＬを負荷としてＭＯＳＦＥＴを駆動させる状態を表す回路図である。
【図１９】電源に用いられるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の断面構造を表す模式図である。
【符号の説明】
２　ｎ＋型半導体基板
４　ｎ型エピタキシャル層
６　ｐ型ベース領域
６Ｐ　接続部
８　ソース領域
８　ｎ＋型ソース領域
９　ｐ＋型領域
１０　ゲート酸化膜
１２　ゲート電極
１３　絶縁層
１４　ソース電極
１６　ドレイン電極
２０　電界緩和領域
２４　接続経路
２６　ｎ型拡散領域
２８　ポリシリコン
３０　金属層
３２　ｎ型拡散層
３４、３６　ｎ＋型領域
１０２　ｎ＋型基板
１０４　ｎ型半導体領域
１０６　ｐ型ベース領域
１０８　ｎ＋型ソース領域
１１０　ゲート酸化膜
１１２　ゲート電極
１１４　ソース電極
１１６　ドレイン電極

Claims (14)

  1. 第１導電型の半導体層と、前記半導体層の表面に選択的に形成された第２導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第１導電型のソース領域と、前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第２導電型の電界緩和領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられた一対のゲート電極と、前記ソース領域に接続されたソース電極と、
    を備え、
    前記電界緩和領域は、前記ゲート電極及び前記ソース電極のいずれに対しても絶縁膜を介して絶縁されてなることを特徴とする半導体装置。
  2. 前記ベース領域は、前記電界緩和領域に向けて延出した接続部を有し、
    前記電界緩和領域は、前記接続部において前記ベース領域と接続されてなることを特徴とする請求項１記載の半導体装置。
  3. 前記接続部から前記ソース電極に至る電流経路において前記ソース領域が選択的に除去されてなることを特徴とする請求項２記載の半導体装置。
  4. 前記一対のゲート電極は、前記ベース領域の表面において略平行な一対のストライプ状に形成され、これら一対のストライプ状のゲート電極は、ハシゴ状に互いに接続されてなることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１導電型の半導体層と、前記半導体層の表面にマトリクス状に形成された第２導電型の複数のベース領域と、前記複数のベース領域のそれぞれのベース領域内の表面に選択的に形成された第１導電型のソース領域と、前記半導体層の表面において前記複数のベース領域の間に選択的にそれぞれ形成された第２導電型の電界緩和領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられたゲート電極と、前記ソース領域に接続されたソース電極と、
    を備え、
    前記ゲート電極は、略格子状の平面パターンを有することを特徴とする半導体装置。
  6. 隣接する４つの前記ベース領域によって取り囲まれた前記電界緩和領域を取り囲むように前記半導体層の表面に選択的に形成された第２導電型の半導体領域をさらに備えたことを特徴とする請求項５記載の半導体装置。
  7. 前記電界緩和領域は、前記ソース電極と接続されてなることを特徴とする請求項５または６に記載の半導体装置。
  8. 前記電界緩和領域と前記ベース領域との間に、前記半導体層よりも高い不純物濃度を有する第１導電型の半導体領域が形成されてなることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
  9. 第１導電型の半導体層と、前記半導体層の表面に選択的に形成された第２導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第１導電型のソース領域と、前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第２導電型の電界緩和領域と、前記電界緩和領域と前記一対のベース領域のそれぞれとの間に設けられ前記半導体層よりも高い不純物濃度を有する第１導電型の半導体領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられた一対のゲート電極と、前記ソース領域に接続されたソース電極と、
    を備え、
    前記電界緩和領域は、前記ソース電極と接続され、前記ゲート電極とは絶縁膜を介して絶縁されてなることを特徴とする半導体装置。
  10. 前記半導体層の前記表面からみた前記電界緩和領域の深さは、前記ベース領域の深さよりも浅いことを特徴とする請求項１〜９のいずれか１つに記載の半導体装置。
  11. 第２導電型の不純物を含有したポリシリコン層が前記電界緩和領域の表面に接触して設けられたことを特徴とする請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 第１導電型の半導体層と、前記半導体層の表面に選択的に形成された第２導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第１導電型のソース領域と、前記一対のベース領域の間において前記半導体層の表面に接触して設けられた金属層と、前記ソース領域と前記金属層との間の前記ベース領域の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ソース領域に接続されたソース電極と、
    を備え、
    前記金属層は、前記半導体層との間でショットキー接合を形成してなることを特徴とする半導体装置。
  13. 前記金属層は、前記ゲート電極及び前記ソース電極のいずれに対しても絶縁膜を介して絶縁されてなることを特徴とする請求項１２記載の半導体装置。
  14. 前記金属層は、前記ソース電極と接続されてなることを特徴とする請求項１２記載の半導体装置。
JP2002173649A 2002-06-14 2002-06-14 半導体装置 Expired - Fee Related JP4537646B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002173649A JP4537646B2 (ja) 2002-06-14 2002-06-14 半導体装置
US10/460,407 US6977414B2 (en) 2002-06-14 2003-06-13 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002173649A JP4537646B2 (ja) 2002-06-14 2002-06-14 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009160256A Division JP4756084B2 (ja) 2009-07-06 2009-07-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2004022693A true JP2004022693A (ja) 2004-01-22
JP4537646B2 JP4537646B2 (ja) 2010-09-01

Family

ID=29727926

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002173649A Expired - Fee Related JP4537646B2 (ja) 2002-06-14 2002-06-14 半導体装置

Country Status (2)

Country Link
US (1) US6977414B2 (ja)
JP (1) JP4537646B2 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019553A (ja) * 2004-07-02 2006-01-19 Matsushita Electric Ind Co Ltd 縦型半導体装置
JP2006339321A (ja) * 2005-06-01 2006-12-14 Hitachi Ltd 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置
JP2008004872A (ja) * 2006-06-26 2008-01-10 Toshiba Corp 半導体装置
JP2011060930A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置および半導体装置の製造方法
WO2011122670A1 (ja) * 2010-03-30 2011-10-06 ローム株式会社 半導体装置
JP2011258640A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
JP2013042075A (ja) * 2011-08-19 2013-02-28 Hitachi Ltd 半導体装置および半導体装置の製造方法
US8860039B2 (en) 2010-04-26 2014-10-14 Mitsubishi Electric Corporation Semiconductor device
JP2015041719A (ja) * 2013-08-23 2015-03-02 富士電機株式会社 ワイドバンドギャップ絶縁ゲート型半導体装置
JP2015057851A (ja) * 2014-11-19 2015-03-26 三菱電機株式会社 半導体装置
JP2016506081A (ja) * 2012-12-28 2016-02-25 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． ゲート酸化膜層において電界を低下させた半導体デバイス
JP2017055145A (ja) * 2016-12-22 2017-03-16 三菱電機株式会社 半導体装置
JP2018056298A (ja) * 2016-09-28 2018-04-05 トヨタ自動車株式会社 半導体装置
JP2019012803A (ja) * 2017-07-03 2019-01-24 三菱電機株式会社 半導体装置
WO2020100534A1 (ja) * 2018-11-14 2020-05-22 株式会社日立パワーデバイス 半導体装置及びそれを用いた電力変換装置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176090B2 (en) * 2004-09-07 2007-02-13 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
TWI261891B (en) * 2004-12-24 2006-09-11 Richtek Technology Corp Power metal oxide semiconductor transistor layout with lower output resistance and high current limit
US7928470B2 (en) * 2005-11-25 2011-04-19 Denso Corporation Semiconductor device having super junction MOS transistor and method for manufacturing the same
CN102339867A (zh) * 2011-10-28 2012-02-01 上海宏力半导体制造有限公司 一种vdmos器件及其的形成方法
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US10062749B2 (en) 2013-06-18 2018-08-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
DE112015005397B4 (de) 2015-01-19 2022-06-09 Hitachi, Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben, Leistungsumsetzer, Dreiphasenmotorsystem, Kraftfahrzeug und Eisenbahnfahrzeug
CN104952929A (zh) * 2015-07-02 2015-09-30 电子科技大学 一种碳化硅vdmos器件及其制作方法
CN105161534A (zh) * 2015-07-02 2015-12-16 电子科技大学 一种碳化硅vdmos器件及其制作方法
CN105161533A (zh) * 2015-07-02 2015-12-16 电子科技大学 一种碳化硅vdmos器件及其制作方法
EP3151283A1 (en) 2015-09-29 2017-04-05 Nexperia B.V. Vertical dmos bjt semiconductor device
CN107785427A (zh) * 2016-08-31 2018-03-09 无锡华润华晶微电子有限公司 垂直双扩散金属氧化物半导体器件及其制备方法
CN107331707A (zh) * 2017-06-29 2017-11-07 电子科技大学 具有抗单粒子效应的vdmos器件
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
CN108962756A (zh) * 2018-07-12 2018-12-07 中国电子科技集团公司第五十八研究所 一种vdmos功率器件的制备方法
CN114744042A (zh) * 2022-03-24 2022-07-12 苏州迈志微半导体有限公司 功率晶体管

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607764A (ja) * 1983-06-13 1985-01-16 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン 半導体装置
JPS60262468A (ja) * 1984-06-08 1985-12-25 Matsushita Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタ
JPS63102369A (ja) * 1986-10-20 1988-05-07 Nippon Telegr & Teleph Corp <Ntt> 縦型ｍｉｓ電界効果トランジスタ
JPH01111378A (ja) * 1987-10-26 1989-04-28 Nippon Telegr & Teleph Corp <Ntt> 縦型ｍｏｓ　ｆｅｔ
JPH03228376A (ja) * 1990-02-02 1991-10-09 Nippon Telegr & Teleph Corp <Ntt> 縦形二重拡散ｍｏｓｆｅｔ
JPH05102487A (ja) * 1991-10-07 1993-04-23 Nippondenso Co Ltd 縦型半導体装置
JPH05335584A (ja) * 1992-06-01 1993-12-17 Matsushita Electron Corp 縦型ｍｏｓ電界効果トランジスタ
JPH10112545A (ja) * 1996-08-12 1998-04-28 Shindengen Electric Mfg Co Ltd 高アバランシェ耐量ｍｏｓｆｅｔ、及びその製造方法
JPH11145452A (ja) * 1997-11-11 1999-05-28 Nec Corp 縦型電界効果トランジスタを有する半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4199774A (en) 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
US4455565A (en) 1980-02-22 1984-06-19 Rca Corporation Vertical MOSFET with an aligned gate electrode and aligned drain shield electrode
US4414560A (en) * 1980-11-17 1983-11-08 International Rectifier Corporation Floating guard region and process of manufacture for semiconductor reverse conducting switching device using spaced MOS transistors having a common drain region
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
KR20010040186A (ko) 1999-10-27 2001-05-15 인터실 코포레이션 디모스, 절연게이트 바이폴라 트랜지스터, 및 금속 산화막반도체 전계 효과 트랜지스터 등의 전력 모스 소자의게이트 전하 및 게이트/드레인 정전용량 최소화기술

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607764A (ja) * 1983-06-13 1985-01-16 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン 半導体装置
JPS60262468A (ja) * 1984-06-08 1985-12-25 Matsushita Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタ
JPS63102369A (ja) * 1986-10-20 1988-05-07 Nippon Telegr & Teleph Corp <Ntt> 縦型ｍｉｓ電界効果トランジスタ
JPH01111378A (ja) * 1987-10-26 1989-04-28 Nippon Telegr & Teleph Corp <Ntt> 縦型ｍｏｓ　ｆｅｔ
JPH03228376A (ja) * 1990-02-02 1991-10-09 Nippon Telegr & Teleph Corp <Ntt> 縦形二重拡散ｍｏｓｆｅｔ
JPH05102487A (ja) * 1991-10-07 1993-04-23 Nippondenso Co Ltd 縦型半導体装置
JPH05335584A (ja) * 1992-06-01 1993-12-17 Matsushita Electron Corp 縦型ｍｏｓ電界効果トランジスタ
JPH10112545A (ja) * 1996-08-12 1998-04-28 Shindengen Electric Mfg Co Ltd 高アバランシェ耐量ｍｏｓｆｅｔ、及びその製造方法
JPH11145452A (ja) * 1997-11-11 1999-05-28 Nec Corp 縦型電界効果トランジスタを有する半導体装置

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019553A (ja) * 2004-07-02 2006-01-19 Matsushita Electric Ind Co Ltd 縦型半導体装置
JP2006339321A (ja) * 2005-06-01 2006-12-14 Hitachi Ltd 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置
JP2008004872A (ja) * 2006-06-26 2008-01-10 Toshiba Corp 半導体装置
JP2011060930A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置および半導体装置の製造方法
WO2011122670A1 (ja) * 2010-03-30 2011-10-06 ローム株式会社 半導体装置
JP2011211020A (ja) * 2010-03-30 2011-10-20 Rohm Co Ltd 半導体装置
US10727318B2 (en) 2010-03-30 2020-07-28 Rohm Co., Ltd. Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film
US10062758B2 (en) 2010-04-26 2018-08-28 Mitsubishi Electric Corporation Semiconductor device
US8860039B2 (en) 2010-04-26 2014-10-14 Mitsubishi Electric Corporation Semiconductor device
JP2011258640A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
JP2013042075A (ja) * 2011-08-19 2013-02-28 Hitachi Ltd 半導体装置および半導体装置の製造方法
US9312385B2 (en) 2011-08-19 2016-04-12 Hitachi, Ltd. Semiconductor device and manufacturing method of semiconductor device
JP2016506081A (ja) * 2012-12-28 2016-02-25 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． ゲート酸化膜層において電界を低下させた半導体デバイス
JP2015041719A (ja) * 2013-08-23 2015-03-02 富士電機株式会社 ワイドバンドギャップ絶縁ゲート型半導体装置
JP2015057851A (ja) * 2014-11-19 2015-03-26 三菱電機株式会社 半導体装置
JP2018056298A (ja) * 2016-09-28 2018-04-05 トヨタ自動車株式会社 半導体装置
JP2017055145A (ja) * 2016-12-22 2017-03-16 三菱電機株式会社 半導体装置
JP2019012803A (ja) * 2017-07-03 2019-01-24 三菱電機株式会社 半導体装置
WO2020100534A1 (ja) * 2018-11-14 2020-05-22 株式会社日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP2020080387A (ja) * 2018-11-14 2020-05-28 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP7122229B2 (ja) 2018-11-14 2022-08-19 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置

Also Published As

Publication number Publication date
US6977414B2 (en) 2005-12-20
US20030235942A1 (en) 2003-12-25
JP4537646B2 (ja) 2010-09-01

Similar Documents

Publication Publication Date Title
JP4537646B2 (ja) 半導体装置
US11069805B2 (en) Embedded JFETs for high voltage applications
JP4817827B2 (ja) 半導体装置
JP4526179B2 (ja) 半導体装置
JP2003031805A (ja) 半導体装置
JPH08264764A (ja) 半導体装置
US6462378B1 (en) Power MOSFET with decreased body resistance under source region
JP4198302B2 (ja) 半導体装置
JPH10233508A (ja) “スナップ・バック”から保護されたｄｍｏｓトランジスタ
JP2011517511A (ja) 第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続された半導体デバイス
JP4756084B2 (ja) 半導体装置
US20090050961A1 (en) Semiconductor Device
JP5246638B2 (ja) 半導体装置
JPH07135307A (ja) 半導体装置
KR102392277B1 (ko) 전력 반도체 소자
JP3119890B2 (ja) 絶縁ゲート付サイリスタ
JP2009277956A (ja) 半導体装置
KR100621556B1 (ko) 전력용 반도체 소자
JP2000114518A (ja) 半導体装置
KR100763310B1 (ko) 전력 반도체 소자
JPH0575113A (ja) 絶縁ゲート型サイリスタ
JPH05235332A (ja) 絶縁ゲート付きサイリスタ
JPH01134974A (ja) 縦型ｍｏｓｆｅｔ
JP2005311212A (ja) 高耐圧絶縁ゲート形バイポーラトランジスタ
JP2001274406A (ja) 半導体装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040528

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050613

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100521

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100618

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130625

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4537646

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees