JP2004080044A - トレンチ側壁のバッファー層を使用して半導体装置用金属配線を形成する方法及びそれにより製造された装置 - Google Patents
トレンチ側壁のバッファー層を使用して半導体装置用金属配線を形成する方法及びそれにより製造された装置 Download PDFInfo
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Abstract
【課題】 トレンチの側壁に食刻バッファー層を形成した後、犠牲充填膜を除去することによって、欠陥発生を減少、または防止することができる半導体装置のデュアルダマシーン金属配線形成方法、及びそれにより製造された装置を提供する。
【解決手段】 集積回路装置用の金属配線は、集積回路基板にトレンチと、トレンチの一部分下にビアホールとを形成して製造する。トレンチは、側壁を有し、ビアホールは犠牲膜を有する。バッファー層がトレンチの側壁に形成される。トレンチ側壁にバッファー層を有するトレンチを通じて犠牲膜を食刻して犠牲膜の少なくとも一部分をビアホールで除去する。金属配線は、犠牲膜の少なくとも一部分が除去されたビアホールとトレンチとに形成する。バッファー層は、犠牲膜を除去する時、使用されるエッチャントに対する食刻選択比を有し、犠牲膜の除去時、トレンチ側壁を保護することができる物質を有する。
【選択図】 図１５
【解決手段】 集積回路装置用の金属配線は、集積回路基板にトレンチと、トレンチの一部分下にビアホールとを形成して製造する。トレンチは、側壁を有し、ビアホールは犠牲膜を有する。バッファー層がトレンチの側壁に形成される。トレンチ側壁にバッファー層を有するトレンチを通じて犠牲膜を食刻して犠牲膜の少なくとも一部分をビアホールで除去する。金属配線は、犠牲膜の少なくとも一部分が除去されたビアホールとトレンチとに形成する。バッファー層は、犠牲膜を除去する時、使用されるエッチャントに対する食刻選択比を有し、犠牲膜の除去時、トレンチ側壁を保護することができる物質を有する。
【選択図】 図１５
Description
本発明は、集積回路装置及びその製造方法に関する。更に詳しく説明すると、集積回路装置用金属配線を形成するための方法及びそれにより製造された装置（Ｍｅｔｈｏｄ ｆｏｒ ｆｏｒｍｉｎｇ ｍｅｔａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ ｆｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ ｕｓｉｎｇ ａ ｂｕｆｆｅｒ ｌａｙｅｒ ｏｎ ａ ｔｒｅｎｃｈ ｓｉｄｅ ｗａｌｌ、ａｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ ｓｏ ｆｏｒｍｅｄ）に関する。
集積回路装置の集積度が増加することによって、集積回路のアクティブ素子及び／またはパッシブ素子の配線が素子に与える影響が増加している。銅のような低抵抗のメタル層を利用した金属配線工程及び構造が配線性能を増加させるために開発された。
特に、配線形成方法で誘電膜にビアホールを形成し、ビアホールにトレンチを形成して、ビアホール及びトレンチに銅及び／または他の金属配線を形成する「デュアルダマシーン」工程（ｄｕａｌ ｄａｍａｓｃｅｎｅ）が広く使われている。デュアルダマシーン工程で下部金属配線の損傷を減少、または防ぐためには、トレンチ食刻時、ビアホール下部に形成された拡散バリアー、または食刻停止膜に対して高い食刻選択比を提供することが要求される。
ドープされた酸化膜（ｄｏｐｅｄ ｏｘｉｄｅ）系列の低誘電率を有する層間絶縁膜を使用してデュアルダマシーン工程を実施する場合には、トレンチ食刻時、ビアホールによって露出される食刻停止膜に対する食刻選択比が低下する。食刻選択比の低下によってトレンチ食刻時、エッチストップができず、下部の金属配線が損傷する問題点があった。
前記問題点を減少、または解決するために、ビアホールに下部反射防止膜（ＢＡＲＣ、 ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔｉｏｎ ｃｏａｔｉｎg）、またはＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）等のような流動性酸化膜（ＦＯＸ：ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）を犠牲充填物質（ＳＦＭ：ｓａｃｒｉｆｉｃｉａｌ ｆｉｌｌｉｎｇ ｍａｔｅｒｉａｌ）に充填した後、トレンチ食刻工程を遂行して下部金属配線を保護する方法が提案された。
図１、図２、図３、図４、図５、図６、及び図７は、従来のデュアルダマシーン工程を利用して金属配線を形成する方法を説明するための装置の概略的断面図を図示したものである。
図１を参照すると、半導体基板１００上に、下部金属配線である銅配線１０５を具備した絶縁膜１１０を形成し、前記絶縁膜上に第１食刻停止膜１２１、低誘電率を持つ第１層間絶縁膜１３１、第２食刻停止膜１２３及び低誘電率を持つ第２層間絶縁膜１３３を順に形成する。
続いて、前記第２層間絶縁膜１３３上に後続の化学機械的研磨（ＣＭＰ）工程でバッファー層として作用する絶縁膜、例えばプラズマ酸化膜（ＰＥＯＸ）１４０を蒸着する。前記第２層間絶縁膜１３３上に研磨バッファー絶縁層１４０を蒸着する前に、前記第２層間絶縁膜１３３と研磨バッファー絶縁層１４０との界面での接着力を向上させるためにＮ２ガス等を利用してプラズマ処理をする。
図２を参照すると、前記研磨バッファー層１４０上に、ビアホールを形成するための第１感光膜パターン１５０を形成する。前記第１感光膜パターン１５０を利用して前記研磨バッファー層１４０、第１及び第２層間絶縁膜１３１、１３３そして第２食刻停止膜１２３を食刻してビアホール１６０を形成する。
図３を参照すると、前記第１感光膜パターン１５０を除去した後、前記ビアホール１６０が満たされるように犠牲充填膜１７０を研磨バッファー層１４０上に形成する。前記ビアホール１６０に満たされた犠牲充填膜１７０は、後続のトレンチ食刻工程時、下部金属配線１０５を保護するための保護膜として作用し、例えばＨＳＱのような流動性酸化膜を使用する。
図４を参照すると、前記ビアホール１６０を含むトレンチが形成される部分が露出するように前記犠牲充填膜１７０上にトレンチ形成用第２感光膜パターン１５５を形成する。
図５を参照すると、前記第２感光膜パターン１５５を利用して前記犠牲充填膜１７０、研磨バッファー層１４０、第２層間絶縁膜１３３、そして第２食刻停止膜１２３を食刻してトレンチ１６５を形成する。この時、ビアホール１６０内に犠牲充填膜１７５の一部分が存在するようになる。
図６を参照すると、前記第２感光膜パターン１５５を除去した後、残っている犠牲充填膜１７０、１７５を、ＨＦを利用した湿式食刻工程で除去する。続いて、前記ビアホール１６０内の第１食刻停止膜１２１を除去すると、ビアホール１６０とトレンチ１６５とから成るデュアルダマシーンパターンが得られる。
図７を参照すると、前記ビアホール１６０とトレンチ１６５とからなるデュアルダマシーンパターンが満たされるように銅膜のような金属膜を蒸着する。続いて、研磨バッファー層１４０を利用して前記金属膜をＣＭＰしてデュアルダマシーン金属配線１８０を形成する。
前述したように、従来のデュアルダマシーン金属配線形成方法は、犠牲充填膜１７０を前記ビアホール１６０に充填した後に低誘電率を持つ第２層間絶縁膜１３３を食刻してトレンチ１６５を形成することによって、犠牲充填膜１７０による下部金属配線１０５を保護することができた。
しかし、前記第２層間絶縁膜１３３と研磨バッファー層１４０との間の界面接着力を向上させるためのプラズマ処理時、第２層間絶縁膜１３３の表面が損傷する。このため、前記トレンチ１６５形成の後、残っている犠牲充填膜１７０、１７５を除去する時、前記犠牲充填膜１７０、１７５だけではなく、第２層間絶縁膜１３３の損傷した部分も一緒に除去され、図２のように研磨バッファー層１４０と第２層間絶縁膜１３３との界面でネッキング（ｎｅｃｋｉｎｇ）現象１９０、または他の欠陥を誘発する。
前記第２層間絶縁膜１３３と研磨バッファー層１４０との界面に発生したネック（ｎｅｃｋ）１９０、または他の欠陥によって研磨バッファー層１４０の接着不良が発生し、前記デュアルダマシーン金属配線１８０を形成する為のＣＭＰ工程時、研磨バッファー層１４０がリフティングされて求めるデュアルダマシーン金属配線１８０を形成できない問題点があった。
本発明の実施例は、集積回路基板にトレンチと、トレンチの一部分下にビアホールとを形成して集積回路装置用金属配線を形成する。トレンチは側壁を有し、ビアホールは犠牲膜を有する。バッファー層がトレンチ側壁に形成される。トレンチ側壁にバッファー層を有するトレンチを通じて犠牲膜を食刻して犠牲膜の少なくとも一部分をビアホールから除去する。金属配線は、犠牲膜の少なくとも一部分が除去されたビアホールとトレンチとに形成する。実施例で、バッファー層は、犠牲膜を除去する時、使用されるエッチャントに対する食刻選択比を有し、犠牲膜の除去時、トレンチ側壁を保護することができる物質を有する。実施例で、ネッキング、または他の欠陥などが減少、または防止される。
実施例で、バッファー層は、導電性バッファー層を有し、犠牲膜がビアホールから除去された後、そのまま残る。他の実施例で、犠牲膜がビアホールから除去された後、バッファー層がトレンチから除去されることもある。
他の実施例で、デュアルダマシーン金属配線は、基板上に層間絶縁膜及び研磨バッファー層を形成して形成する。層間絶縁膜及び研磨バッファー層を食刻してビアホールを形成する。ビアホールが満たされるように、犠牲充填膜を研磨バッファー層上に形成する。犠牲充填膜、研磨バッファー層、及び層間絶縁膜を食刻してトレンチを形成して、ビアホール及びトレンチを備えるデュアルダマシーンパターンを形成する。食刻バッファー層をトレンチ側壁に形成する。ビアホール内の犠牲充填膜の少なくとも一部分を除去する。最後に、金属配線をデュアルダマシーンパターン内に形成する。
また、他の実施例で、デュアルダマシーン金属配線は、第１食刻停止膜、第１層間絶縁膜、第２食刻停止膜、第２層間絶縁膜、及び研磨バッファー層を基板上に順次的に形成して形成する。第１、及び第２層間絶縁膜、第２食刻停止膜、及び研磨バッファー層を食刻してビアホールを形成する。犠牲充填膜を、ビアホールが満たされるように研磨バッファー層に形成する。犠牲充填膜、研磨バッファー層、第２層間絶縁膜、及び第２食刻停止膜を食刻してトレンチを形成して、ビアホール及びトレンチを有するデュアルダマシーンパターンを形成する。食刻バッファー層をトレンチの側壁に形成する。残っている犠牲充填膜を除去した後、ビアホール内の第１食刻停止膜を除去する。その後、デュアルダマシーンパターン内に金属配線を形成する。
実施例で、犠牲充填膜は、流動性酸化膜を有する。実施例で、食刻バッファー層は、犠牲充填膜に対して食刻選択比を有する物質から成り、食刻バッファー層は、ＴｉＮ及びＴａのようなバリアー金属膜、または窒化膜のような絶縁膜を有する。実施例で、金属配線は、トレンチの側壁に形成された食刻バッファー層のための第１バリアー金属膜と、デュアルダマシーンパターン内に形成された第２バリアー金属膜と、デュアルダマシーンパターンに満たされた金属膜と、を備える。他の実施例で、金属配線は、デュアルダマシーンパターン内に形成されたバリアー金属膜と、デュアルダマシーンパターン内に満たされた金属膜と、を備える。
本発明の実施例による集積回路は、トレンチと、トレンチの一部分下に形成されたビアホールを備えた集積回路基板とを含むことができる。トレンチは、トレンチ側壁を備える。集積回路基板は、半導体基板及び／または半導体基板上に形成された半導体層を有し、集積回路基板は、やはり一般的に半導体基板及び／または半導体層に形成された一つ以上の導電層及び／または絶縁層を備える。ビアホール及びトレンチは、半導体基板及び／または半導体層上に形成された一つ以上の絶縁層内に形成することができる。ビアホールを、トレンチを形成する前に形成するか、または、ビアホールを形成する前に、トレンチをすることもできる。犠牲膜がビアホール内に備えられ、バッファー層がトレンチ側壁に設けられる。実施例で、バッファー層は、犠牲膜のエッチャントに対して食刻選択比を有する物質を含むことができる。実施例で、バッファー層は、導電性バッファー層を有する。
本発明の他の実施例による集積回路は、ビアホールまで延長されず、トレンチの側壁に形成された導電性バッファー層と、ビアホール及びトレンチ内に形成された金属配線とを備える。実施例で、金属配線は、導電性バッファー層とビアホール内とにコンファーマリ（ｃｏｎｆｏｒｍａｌｌｙ）に延長された第１金属膜と、第１金属膜上に形成されたビアホールとトレンチとを満たさせる第２金属膜と、を含むことができる。
また、本発明の実施例による半導体装置の金属配線は、ビアホールとトレンチとから成るデュアルダマシーンパターンを備え、半導体基板上に形成された層間絶縁膜を備える。第１バリアー金属膜がトレンチの側壁に提供される。第２バリアー金属膜がデュアルダマシーンパターン内に提供される。金属膜がデュアルダマシーンパターンを満たす。
前述したような本発明のデュアルダマシーン工程を利用した半導体装置の金属配線形成方法は、トレンチの側壁に食刻バッファー層を形成した後、犠牲充填膜を除去する事によって、犠牲充填膜と研磨バッファー層との間のパターン不良を防止して望むデュアルダマシーン金属配線を形成することができるメリットがある。
また、トレンチの側壁に形成された食刻バッファー層をバリアー層に利用してデュアルバリアー層を形成することによって、金属配線のコンタクト抵抗を減少させると同時に金属配線の充填特性及び拡散バリアー特性を向上させることができるメリットがある。
以下、本発明の実施例を示す添付図面を参照にして本発明をより詳しく説明する。しかし、本発明は他の形態で実施することもでき、ここの実施例に限定されて構成されるものではない。まして、この実施例は掲示物が完璧で完全になり、その分野の通常の知識を持った者に本発明の範囲を十分に伝達するために提供される。図面で、層と領域の大きさ及び相対的な大きさは明確性のために拡大されている。同一な図面符号は、終始同一な要素と見なされる。
層、領域、または基板のような要素（ｅｌｅｍｅｎｔ）が他の要素「上（ｏｎ）」にあるものとして見なされる時、他の要素上に直接存在したり、または中間要素（ｉｎｔｅｒｖｅｎｉｎｇ ｅｌｅｍｅｎｔ）が存在したりすることもある。例えば導電性ラインの表面のような要素の一部分が「外部（ｏｕｔｅｒ）」として見なされる場合、要素の他の部分と言うよりも集積回路の外部に近接したものである。また、「ｂｅｎｅａｔｈ」のような相対語（ｒｅｌａｔｉｖｅ ｔｅｒｍ）は、ここで図面に図示された他の層に対する一つの層、または領域、または基板、またはベース層に対する領域との関係を説明するために使用される。このような用語は図面に図示されたオリエンテーション（ｏｒｉｅｎｔａｔｉｏｎ）外に装置の他のオリエンテーションを含む。最後に、用語「ｄｉｒｅｃｔｌｙ」は他の中間要素がないことを意味する。
図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、及び図１８は、本発明の実施例による金属配線を形成する中間ステップ（ｉｎｔｅｒｍｅｄｉａｔｅ ｆｒａｃｔｉｏｎ ｓｔｅｐｓ）の間、本発明の実施例による装置の概略的な断面図である。
図９を参照すると、半導体基板３００上に銅配線のような下部金属配線３０５を備えた絶縁膜３１０が形成される。ここで使用された半導体基板はバルク半導体基板及び／またはエピタキシャル層、絶縁層上の半導体層（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、及び／または他の半導体層のような半導体層を備える。集積回路基板は、半導体基板及び半導体基板上に形成された一つ以上の、パターニングされたりまたはパターニングされなかったりする導電膜及び／または絶縁層を具備する。
図９に図示されたように、前記絶縁膜３１０上に第１食刻停止膜３２１、低誘電率を持つ第１層間絶縁膜３３１、第２食刻停止膜３２３、及び低誘電率を持つ第２層間絶縁膜３３３を順次形成する。
前記第１及び第２層間絶縁膜３３１、３３３に、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ），ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ），ＳｉＯＣなどのようなドープされた酸化膜系列の絶縁膜が使用される。実施例で、前記第１及び第２食刻停止膜３２１，３２３には、前記第１及び第２層間絶縁膜３３１、３３３と食刻選択比を持つ物質、例えば窒化膜が含まれる。
続いて、前記第２層間絶縁膜３３３上に後続の化学機械的研磨工程でバッファー層に作用する絶縁膜、例えばプラズマ酸化膜（ＰＥＯＸ）３４０を蒸着する。前記第２層間絶縁膜３３３を蒸着した後、第２層間絶縁膜３３３と研磨バッファー層３４０との間の界面接着力を向上させるために、Ｎ２ガス、及び／または他のガスを利用してプラズマ処理をする。
図１０を参照すると、ビアホールの形成される部分が露出するように前記研磨バッファー層３４０上にビアホール形成のための第１感光膜パターン３５０を形成する。前記第１感光膜パターン３５０を利用して前記研磨バッファー層３４０、第１及び第２層間絶縁膜３３１、３３３及び第２食刻停止膜３２３を食刻してビアホール３６０を形成する。
図１１を参照すると、前記第１感光膜パターン３５０を除去した後、前記ビアホール３６０が満たされるように犠牲充填膜３７０を前記研磨バッファー層３４０上に形成する。ここで前記犠牲充填膜は、犠牲膜としても見なされる。前記犠牲充填膜３７０は、後続のトレンチを形成するための第２層間絶縁膜３３３の食刻時、下部金属配線３０５を保護する保護膜としての役割をして、実施例でＨＳＱのような流動性酸化膜（ＦＯＸ）から成る。
図１２を参照すると、トレンチの形成される部分が露出するように前記犠牲充填膜３７０上にトレンチ形成のための第２感光膜パターン３５５を形成する。続いて、前記感光膜パターン３５５を利用して前記犠牲充填膜３７０、研磨バッファー層３４０、第２層間絶縁膜３３３、及び第２食刻停止膜３２３を食刻してトレンチ３６５を形成する。
図１３を参照すると、前記第２感光膜パターン３５５を除去すると、ビアホール３６０内にトレンチ食刻時保護膜として作用する犠牲充填膜３７０の一部分３７５が残る。
従って、図９、図１０、図１１、図１２、及び図１３は、本発明の実施例による、集積回路基板に側壁を備えたトレンチと、トレンチの一部分下に犠牲膜を備えたビアホールとを形成して集積回路装置の金属配線を形成する方法を予示する。前記ビアホールは、トレンチ以前、または以後に製造することができる。
図１４を参照すると、基板全面に前記犠牲充填膜３７０と湿式食刻差を持つ膜３８０を蒸着する。実施例で、前記膜３８０には、例えばＴｉＮ膜またはＴａ膜のようなバリアー金属膜が使用されたりまたは窒化膜のような絶縁膜が使用されたりする。
図１５を参照すると、前記膜３８０を食刻して前記トレンチ３６５の側壁にスペーサ形態の食刻バッファー層３８５を形成する。ここで、食刻バッファー層３８５はバッファー層としても見なされる。前記食刻バッファー層３８５は後続の犠牲充填膜３７０の除去時、第２層間絶縁膜３３３を保護する役割をする。従って、図１５はトレンチ側壁にバッファー層を備えたトレンチを通じて犠牲膜を食刻して、ビアホールで犠牲膜の少なくとも一部分を除去することを予示する。
図１６を参照すると、犠牲膜の少なくとも一部分そして実施例で残っている前記犠牲充填膜３７０、３７５を例えばＨＦなどを利用した湿式食刻工程を通じて除去する。前記トレンチ３６５の側壁には食刻バッファー層３８５が形成されて前記第２層間絶縁膜３３３と研磨バッファー層３４０とを保護することによって、これら界面での欠陥を減少、または防ぐことができる。
図１６は、やはり本発明の実施例による、トレンチとトレンチの一部分下のビアホールを備えた集積回路基板とを含む集積回路装置を予示する。犠牲膜がビアホールに提供されバッファー層がトレンチ側壁に提供される。
図１７を参照すると、前記ビアホール３６０内の第１食刻停止膜３２１と食刻バッファー層３８５とを除去すると、ビアホール３６０とトレンチ３６５とから成るデュアルダマシーンパターンが形成される。図１８を参照すると、基板全面にＴａＮのようなバリアー金属膜３９１を蒸着した後前記デュアルダマシーンパターンが満たされるように、銅のような金属膜３９３を蒸着する。研磨バッファー層を利用してＣＭＰ工程を遂行して前記バリアー金属膜３９１及び前記金属膜３９３を食刻してデュアルダマシーン金属配線３９０を形成する。
図１９は本発明の他の実施例によって製造された、他の実施例の装置の概略的な断面図を図示したものである。
本発明の他の実施例による半導体装置のデュアルダマシーン金属配線方法は食刻バッファー層を除去しないで、デュアルバリアー金属層を形成するものである。
つまり、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、及び図１８のように、半導体基板４００上に銅配線のような下部金属配線４０５を備えた絶縁膜４１０を形成して、その上に第１食刻停止膜４２１、低誘電率を持つ第１層間絶縁膜４３１、第２食刻停止膜４２３、低誘電率持つ第２層間絶縁膜４３３、及び研磨バッファー層（図面上には図示されてない）を蒸着する。
続いて、前記研磨バッファー層、第１及び第２層間絶縁膜４３１、４３３、及び第２食刻停止膜４２３を食刻してビアホール４６０を形成し、ビアホール４６０が満たされるように犠牲充填膜を蒸着した後、前記犠牲充填膜、研磨バッファー層、第２層間絶縁膜４３３、及び第２食刻停止膜４２３を食刻してトレンチ４６５を形成する．
前記トレンチ４６５側壁に食刻バッファー層４８５を形成した後、残っている犠牲充填膜を除去して、下部金属配線４０５が露出するようにビアホール４６０内の第１食刻停止膜４２１を除去してビアホール４６０とトレンチ４６５とから成るデュアルダマシーンパターンを形成する。
続いて、トレンチ４６５の側壁に食刻バッファー層４８５の形成された前記デュアルダマシーンパターンが満たされるように基板全面にＴａＮのようなバリアー金属層４９１と銅などのような金属膜４９３とを蒸着し、前記研磨バッファー層を利用して前記バリアー金属層４９１と金属膜４９３とをＣＭＰして金属配線４９０を形成する。従って、デュアルダマシーンパターン内に食刻バッファー層４８５とＴａＮ４９１のデュアルバリアー金属層と金属膜４９３とから成る金属配線４９０が形成される。
本発明の他の実施例によるデュアルダマシーン金属配線４９０はトレンチ４６５の側壁に形成された食刻バッファー層４８５をバリアー金属膜として利用する。これは金属配線のコンタクト抵抗を減少させ、金属配線の充填（ｆｉｌｌ）特性を向上させ、及び／または金属配線４９０からの銅などのような金属の拡散バリアー特性を向上させる。
従って、図４はトレンチ側壁を備えたトレンチとトレンチの一部分下のビアホールを備えた集積回路基板とを含む本発明の他の実施例による集積回路を予示する。導電性バッファー層がビアホールまで延張されずトレンチ側壁に提供される。金属配線がビアホールとトレンチとに提供される。
３００，４００ 半導体基板
３０５，４０５ 銅配線
３１０，４１０ 絶縁膜
３２１，３２３，４２１，４２３ 食刻停止膜
３３１，３３３，４３１，４３３ 層間絶縁膜
３４０，４４０ 研磨バッファー層
３５０，３５５ 感光膜
３６０，４６０ ビアホール
３６５，４６５ トレンチ
３７０ 犠牲充填膜
３８５，４８５ 食刻バッファー層
３９０，４９０ 金属配線
３０５，４０５ 銅配線
３１０，４１０ 絶縁膜
３２１，３２３，４２１，４２３ 食刻停止膜
３３１，３３３，４３１，４３３ 層間絶縁膜
３４０，４４０ 研磨バッファー層
３５０，３５５ 感光膜
３６０，４６０ ビアホール
３６５，４６５ トレンチ
３７０ 犠牲充填膜
３８５，４８５ 食刻バッファー層
３９０，４９０ 金属配線
Claims (28)
- 半導体基板上に層間絶縁膜及び研磨バッファー層を形成する段階と、
前記層間絶縁膜及び研磨バッファー層を食刻してビアホールを形成する段階と、
前記ビアホールが満たされるように前記研磨バッファー層上に犠牲充填膜を形成する段階と、
前記犠牲充填膜、研磨バッファー層及び層間絶縁膜を食刻してトレンチを形成して、ビアホールとトレンチとでできているデュアルダマシーンパターンを形成する段階と、
前記トレンチの側壁に食刻バッファー層を形成する段階と、
ビアホール内の犠牲充填膜の少なくとも一部分を除去する段階と、
前記デュアルダマシーンパターン内に金属配線を形成する段階と、
を備えることを特徴とする半導体装置のデュアルダマシーン配線形成方法。 - 前記犠牲充填膜は、流動性酸化膜から成ることを特徴とする請求項１に記載の半導体装置のデュアルダマシーン配線形成方法。
- 前記食刻バッファー層は、ビアホール内の前記犠牲充填膜の少なくとも一部分を除去するとき、前記層間絶縁膜を保護する保護膜の役割をすることを特徴とする請求項１に記載の半導体装置のデュアルダマシーン配線形成方法。
- 前記食刻バッファー層は、前記犠牲充填膜と食刻差を有する物質から成ることを特徴とする請求項１に記載の半導体装置のデュアルダマシーン配線形成方法。
- 前記食刻バッファー層は、ＴｉＮ、Ｔａのようなバリアー金属膜から成ることを特徴とする請求項４に記載の半導体装置のデュアルダマシーン配線形成方法。
- 前記食刻バッファー層は、窒化膜のような絶縁膜から成ることを特徴とする請求項４に記載の半導体装置のデュアルダマシーン配線形成方法。
- 金属配線を形成する方法は、
前記食刻バッファー層を除去する段階と、
前記デュアルダマシーンパターンが満たされるように、バリアー金属膜及び金属膜を蒸着する段階と、
前記研磨バッファー層を利用して前記バリアー金属膜及び金属膜をＣＭＰしてバリアー金属膜を備えた金属配線を形成する段階と、
から成ることを特徴とする請求項１に記載の半導体装置のデュアルダマシーン配線形成方法。 - 前記デュアルダマシーンパターン内に金属配線を形成する方法は、
前記食刻バッファー層を具備した前記デュアルダマシーンパターンが満たされるようにバリアー金属膜及び金属膜を蒸着する段階と、
前記研磨バッファー層を利用して前記バリアー金属膜及び金属膜をＣＭＰしてデュアルバリアー金属膜を具備した金属配線を形成する段階と、
から成ることを特徴とする請求項１に記載の半導体装置のデュアルダマシーン配線形成方法。 - 前記金属配線は、バリアー金属膜から成る食刻バッファー層と前記バリアー金属膜とを備えたデュアルバリアー金属膜と、前記金属膜とから成ることを特徴とする請求項８に記載の半導体装置のデュアルダマシーン配線形成方法。
- 半導体基板上に第１食刻停止膜、第１層間絶縁膜、第２食刻停止膜、第２層間絶縁膜及び研磨バッファー層を順次形成する段階と、
前記第１及び第２層間絶縁膜、第２食刻停止膜及び研磨バッファー層を食刻してビアホールを形成する段階と、
前記ビアホールが満たされるように前記研磨バッファー層上に犠牲充填膜を形成する段階と、
前記犠牲充填膜、研磨バッファー層、第２層間絶縁膜及び第２食刻停止膜を食刻してトレンチを形成して、ビアホール及びトレンチから成るデュアルダマシーンパターンを形成する段階と、
前記トレンチの側壁に食刻バッファー層を形成する段階と、
ビアホール内に残っている犠牲充填膜を除去する段階と、
前記ビアホール内の第１食刻停止膜を除去する段階と、
前記デュアルダマシーンパターン内に金属配線を形成する段階と、
を有することを特徴とする半導体装置のデュアルダマシーン配線形成方法。 - 前記食刻バッファー層は、ビアホール内の前記犠牲充填膜除去時、前記第２層間絶縁膜を保護する保護膜として作用することを特徴とする請求項１０に記載の半導体装置のデュアルダマシーン配線形成方法。
- 前記食刻バッファー層は、前記犠牲充填膜と食刻差を有する物質から成ることを特徴とする請求項１０に記載の半導体装置のデュアルダマシーン配線形成方法。
- 前記食刻バッファー層は、ＴｉＮ、Ｔａ等のようなバリアー金属膜から成ることを特徴とする請求項１２に記載の半導体装置のデュアルダマシーン配線形成方法。
- 前記食刻バッファー層は、窒化膜のような絶縁膜から成ることを特徴とする請求項１２に記載の半導体装置のデュアルダマシーン配線形成方法。
- 前記金属配線は、
前記トレンチの側壁に形成された食刻バッファー層用第１バリアー金属膜と、
前記デュアルダマシーンパターン内に形成された第２バリアー金属膜と、
前記デュアルダマシーンパターン内に満たされた金属膜と、
から成ることを特徴とする請求項１０に記載の半導体装置のデュアルダマシーン配線形成方法。 - 前記金属配線は、
デュアルダマシーンパターン内に形成されたバリアー金属膜と、
デュアルダマシーンパターン内に満たされた金属膜と、
から成ることを特徴とする請求項１０に記載の半導体装置のデュアルダマシーン配線形成方法。 - 前記第１食刻停止膜を除去した後、前記食刻バッファー層を除去する段階をさらに設けることを特徴とする請求項１０に記載の半導体装置のデュアルダマシーン配線形成方法。
- 半導体基板と、
半導体基板上に形成され、ビアホール及びトレンチを有するデュアルダマシーンを具備した層間絶縁膜と、
前記トレンチの側壁に形成された第１バリアー金属膜と、
前記デュアルダマシーンパターン内に形成された第２バリアー金属膜と、
前記デュアルダマシーンパターン内に満たされた金属膜と、
から成ることを特徴とする半導体装置のデュアルダマシーン金属配線。 - 集積回路基板に、トレンチ側壁が設けられたトレンチと、前記トレンチの一部分下に犠牲膜を備えたビアホールとを形成する段階と、
トレンチ側壁にバッファー層を形成する段階と、
トレンチ側壁にバッファー層を具備したトレンチを通じて前記犠牲膜を食刻して犠牲膜の少なくとも一部分をビアホールから除去する段階と、
犠牲膜の少なくとも一部分が除去されたビアホールとトレンチとに金属配線を形成する段階と、
を備えることを特徴とする集積回路装置の金属配線形成方法。 - 前記バッファー層は、犠牲膜を除去するのに使用されるエッチャントに対して食刻選択比を有する物質から成り、前記除去段階の間にトレンチ側壁を保護することを特徴とする請求項１９に記載の集積回路の配線形成方法。
- 前記バッファー層は、導電性バッファー層から成ることを特徴とする請求項１９に記載の集積回路装置の配線形成方法。
- 前記除去段階と金属配線形成段階との間にトレンチの側壁のバッファー層を除去する段階を実施することを特徴とする請求項１９に記載の集積回路装置の配線形成方法。
- 前記バッファー層を形成することは、ビアホール内に延長せず、トレンチ側壁にバッファー層を形成することを含むことを特徴とする請求項１９に記載の集積回路装置の配線形成方法。
- トレンチ側壁を有するトレンチと、
前記トレンチの一部分下にビアホールを備えた集積回路基板と、
ビアホール内の犠牲膜と、
トレンチ側壁上のバッファー層と、
を備えることを特徴とする集積回路。 - 前記バッファー層は、犠牲膜のエッチャントに対して食刻選択比を有する物質を含むことを特徴とする請求項２４に記載の集積回路。
- 前記バッファー層は、導電性バッファー層を含むことを特徴とする請求項２４に記載の集積回路。
- トレンチ側壁を備えたトレンチと、前記トレンチの一部分下にビアホールを具備した集積回路基板と、
前記ビアホールに延長されずトレンチの側壁に形成された導電性バッファー層と、
トレンチ及びビアホールに形成された金属配線と、
を含むことを特徴とする集積回路。 - 前記金属配線は、導電性バッファー層とビアホール内にコンフォーマリ（ｃｏｎｆｏｒｍａｌｌｙ）に延長された第１金属膜と、
トレンチ及びビアホールを満たすように、第１金属膜上に形成された第２金属膜と、を含むことを特徴とする請求項２７に記載の集積回路。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123836A (ja) * | 2005-09-29 | 2007-05-17 | Tokyo Electron Ltd | 基板処理方法およびコンピュータ読取可能な記憶媒体 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730609B2 (en) * | 2001-10-09 | 2004-05-04 | Micron Technology, Inc. | Etch aided by electrically shorting upper and lower sidewall portions during the formation of a semiconductor device |
| KR100487948B1 (ko) * | 2003-03-06 | 2005-05-06 | 삼성전자주식회사 | 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법 |
| KR100546099B1 (ko) * | 2003-05-30 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 형성방법 |
| TW200504932A (en) * | 2003-07-31 | 2005-02-01 | Winbond Electronics Corp | Dual-damascene opening structure, and fabrication method for dual-damascene interconnect |
| KR100643568B1 (ko) * | 2004-06-30 | 2006-11-10 | 주식회사 하이닉스반도체 | 반도체소자의 깊은 콘택홀 형성 방법 |
| KR100615598B1 (ko) * | 2004-07-19 | 2006-08-25 | 삼성전자주식회사 | 평탄화 절연막을 갖는 반도체 장치들 및 그 형성방법들 |
| US7192863B2 (en) * | 2004-07-30 | 2007-03-20 | Texas Instruments Incorporated | Method of eliminating etch ridges in a dual damascene process |
| US7235479B2 (en) * | 2004-08-26 | 2007-06-26 | Applied Materials, Inc. | Organic solvents having ozone dissolved therein for semiconductor processing utilizing sacrificial materials |
| KR100876532B1 (ko) * | 2004-08-27 | 2008-12-31 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7572727B1 (en) * | 2004-09-02 | 2009-08-11 | Spansion Llc | Semiconductor formation method that utilizes multiple etch stop layers |
| KR20070063499A (ko) * | 2004-10-26 | 2007-06-19 | 로무 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR100745986B1 (ko) * | 2004-12-08 | 2007-08-06 | 삼성전자주식회사 | 다공 생성 물질을 포함하는 충전재를 사용하는 미세 전자소자의 듀얼 다마신 배선의 제조 방법 |
| KR100641068B1 (ko) * | 2005-01-21 | 2006-11-06 | 삼성전자주식회사 | 듀얼 다마신 채널 구조물과 그 제조 방법 |
| KR100689825B1 (ko) | 2005-02-14 | 2007-03-08 | 삼성전자주식회사 | 희생막을 이용한 반도체 소자의 형성방법들 |
| US7329605B2 (en) * | 2005-03-31 | 2008-02-12 | Agere Systems Inc. | Semiconductor structure formed using a sacrificial structure |
| WO2006130250A1 (en) * | 2005-05-31 | 2006-12-07 | Advanced Micro Devices, Inc. | Technique for forming copper-containing lines embedded in a low-k dielectric by providing a stiffening layer |
| US7651942B2 (en) * | 2005-08-15 | 2010-01-26 | Infineon Technologies Ag | Metal interconnect structure and method |
| US20070082477A1 (en) * | 2005-10-06 | 2007-04-12 | Applied Materials, Inc. | Integrated circuit fabricating techniques employing sacrificial liners |
| US8236702B2 (en) | 2005-10-06 | 2012-08-07 | United Microelectronics Corp. | Method of fabricating openings and contact holes |
| US8164141B2 (en) | 2005-10-06 | 2012-04-24 | United Microelectronics Corp. | Opening structure with sidewall of an opening covered with a dielectric thin film |
| JP4948278B2 (ja) * | 2006-08-30 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US20090093114A1 (en) * | 2007-10-09 | 2009-04-09 | Sean David Burns | Method of forming a dual-damascene structure using an underlayer |
| TWI422001B (zh) * | 2010-11-05 | 2014-01-01 | Unimicron Technology Corp | 半導體裝置及其製法 |
| CN103050374B (zh) * | 2011-10-17 | 2015-11-25 | 中芯国际集成电路制造(北京)有限公司 | 蚀刻后的处理方法 |
| CN103367192B (zh) * | 2013-07-09 | 2015-12-09 | 上海华力微电子有限公司 | 检测通孔蚀刻不足和通孔缺失缺陷的方法 |
| KR102201092B1 (ko) | 2014-09-16 | 2021-01-11 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| US9859156B2 (en) * | 2015-12-30 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with sidewall dielectric protection layer |
| JP6759004B2 (ja) * | 2016-08-29 | 2020-09-23 | 東京エレクトロン株式会社 | 被処理体を処理する方法 |
| CN108122822B (zh) * | 2016-11-29 | 2021-04-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制备方法 |
| KR102521222B1 (ko) * | 2017-11-15 | 2023-04-12 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US11177169B2 (en) | 2019-06-21 | 2021-11-16 | International Business Machines Corporation | Interconnects with gouged vias |
| CN112382609B (zh) * | 2020-11-04 | 2024-03-08 | 上海华力集成电路制造有限公司 | 双大马士革工艺方法 |
| US11916013B2 (en) | 2021-09-02 | 2024-02-27 | International Business Machines Corporation | Via interconnects including super vias |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6033977A (en) * | 1997-06-30 | 2000-03-07 | Siemens Aktiengesellschaft | Dual damascene structure |
| US6297149B1 (en) * | 1999-10-05 | 2001-10-02 | International Business Machines Corporation | Methods for forming metal interconnects |
| JP3346475B2 (ja) * | 2000-01-18 | 2002-11-18 | 日本電気株式会社 | 半導体集積回路の製造方法、半導体集積回路 |
| US6444557B1 (en) * | 2000-03-14 | 2002-09-03 | International Business Machines Corporation | Method of forming a damascene structure using a sacrificial conductive layer |
| US6380073B1 (en) * | 2000-08-29 | 2002-04-30 | United Microelectronics Corp. | Method for forming metal interconnection structure without corner faceted |
| US6323123B1 (en) * | 2000-09-06 | 2001-11-27 | United Microelectronics Corp. | Low-K dual damascene integration process |
| KR100399909B1 (ko) * | 2000-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 층간 절연막 형성 방법 |
| US6472310B1 (en) * | 2002-04-08 | 2002-10-29 | Advanced Micro Devices, Inc. | Tin palladium activation with maximized nuclei density and uniformity on barrier material in interconnect structure |
| US6686662B2 (en) * | 2002-05-21 | 2004-02-03 | Agere Systems Inc. | Semiconductor device barrier layer |
-
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Cited By (1)
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|---|---|---|---|---|
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