JP2004064475A - サブレンジング型アナログ／ディジタル変換器及びアナログ／ディジタル変換方法 - Google Patents
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Abstract
【課題】サブレンジング型アナログ／ディジタル変換器の高速化や低消費電力化を図ること。
【解決手段】本発明では、アナログ信号の電圧と参照電圧とを複数の比較手段で複数段階に分けて比較してアナログ信号をディジタル信号の上位ビット側から順に変換すべく構成してなるサブレンジング型アナログ／ディジタル変換器において、アナログ信号の電圧と参照電圧との比較を行わないリセットモードとアナログ信号の電圧と参照電圧とを比較する比較モードとに切換えるためのモード切換スイッチの出力部と、変換するディジタル信号に応じた参照電圧に切換えるための参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けた。
【選択図】 図２
【解決手段】本発明では、アナログ信号の電圧と参照電圧とを複数の比較手段で複数段階に分けて比較してアナログ信号をディジタル信号の上位ビット側から順に変換すべく構成してなるサブレンジング型アナログ／ディジタル変換器において、アナログ信号の電圧と参照電圧との比較を行わないリセットモードとアナログ信号の電圧と参照電圧とを比較する比較モードとに切換えるためのモード切換スイッチの出力部と、変換するディジタル信号に応じた参照電圧に切換えるための参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けた。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、サブレンジング型アナログ／ディジタル変換器及びその駆動方法に関するものである。
【０００２】
【従来の技術】
従来より、アナログ信号をディジタル信号に変換するアナログ／ディジタル変換器は、ディジタル機器の普及によって広範に使用されてきている。そして、近年のディジタル機器の小型化・低廉化に伴って、アナログ／ディジタル変換器には、処理速度の向上や消費電力の低減が要求されている。かかる処理速度の向上や消費電力の低減を図ることができるアナログ／ディジタル変換器として、近年、アナログ信号をディジタル信号の上位ビット側から順に複数段階に分けて変換するサブレンジング型アナログ／ディジタル変換器が注目されている。
【０００３】
かかるサブレンジング型アナログ／ディジタル変換器１０１は、図８に示すように、アナログ信号をサンプルホールドするサンプルホールド手段１０２と、複数の異なる参照電圧を生成する参照電圧生成手段１０３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段１０４と、同比較手段１０４の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段１０５とから構成していた。
【０００４】
ここで、参照電圧生成手段１０３は、アナログ信号を上位ビット側のディジタル信号に変換するときに使用する上位ビット側参照電圧とアナログ信号を下位ビット側のディジタル信号に変換するときに使用する下位ビット側参照電圧とをそれぞれ生成するように構成していた。
【０００５】
しかも、参照電圧生成手段１０３には、アナログ信号を上位ビット側のディジタル信号に変換するための比較手段１０４の比較結果に応じて比較手段で使用する下位ビット側参照電圧を切換えるための参照電圧切換手段１０６を設けており、同参照電圧切換手段１０６の出力部を比較手段１０４に接続していた。
【０００６】
また、比較手段１０４は、アナログ信号の電圧と参照電圧生成手段１０３で生成した上位ビット側参照電圧とを比較する上位ビット側比較手段１０７と、アナログ信号の電圧と参照電圧生成手段１０３で生成した下位ビット側参照電圧とを比較する下位ビット側比較手段１０８とから構成していた。
【０００７】
また、論理処理手段１０５は、上位ビット側比較手段１０７に接続されて、同上位ビット側比較手段１０７の出力を論理処理することによってアナログ信号に対応する上位ビット側のディジタル信号を出力する上位ビット側論理処理手段１０９と、下位ビット側比較手段１０８に接続されて、同下位ビット側比較手段１０８の出力を論理処理することによってアナログ信号に対応する下位ビット側のディジタル信号を出力する下位ビット側論理処理手段１１０とから構成していた。
【０００８】
そして、下位ビット側比較手段１０８は、図９に示すように、参照電圧入力端子１１１に参照電圧切換手段１０６から出力される参照電圧を接続するとともに、アナログ信号入力端子１１２にサンプルホールド手段１０２から出力されるアナログ信号を接続し、同アナログ信号入力端子１１２にモード切換スイッチ１１３を接続しており、同モード切換スイッチ１１３は、アナログ信号の電圧だけを有効にして参照電圧との比較を行わないリセットモードと、参照電圧を有効にしてリセットモード時に印加されたアナログ信号の電圧と参照電圧とを比較する比較モードとに切換えるように構成していた。図中、１１４はサンプリングコンデンサ、１１５は増幅手段、１１６は短絡スイッチである。
【０００９】
上記構成のサブレンジング型アナログ／ディジタル変換器１０１において、下位ビット側比較手段１０８は、モード切換スイッチ１１３の出力部と参照電圧切換手段１０６の出力部とを常に短絡していた。
【００１０】
これは、予めリセットモード時に参照電圧切換手段１０６の出力部にアナログ信号の電圧を印加しておくことによって、比較モード時に下位ビット側比較手段１０８でアナログ信号の電圧と参照電圧とを正確かつ迅速に比較することができるようにするためである。すなわち、下位ビット側比較手段１０８においては、すでに上位ビット側比較手段１０７の比較結果に基づいて参照電圧が設定されることから、アナログ信号の電圧と参照電圧とが比較的近似した電圧となっており、リセットモード時に参照電圧切換手段１０６の出力部をアナログ信号の電圧としておけば、短時間でモード切換スイッチの出力部を参照電圧にまで変化させることができるからである。
【００１１】
このように、上記従来のサブレンジング型アナログ／ディジタル変換器１０１にあっては、下位ビット側比較手段１０８のモード切換スイッチ１１３の出力部と参照電圧切換手段１０６の出力部とを常に短絡することによって、下位ビット側比較手段１０８でアナログ信号と参照電圧とを正確かつ迅速に比較することができるようにしていた。
【００１２】
【発明が解決しようとする課題】
ところが、上記従来のサブレンジング型アナログ／ディジタル変換器にあっては、上位ビット側比較手段においてアナログ信号と参照電圧とを比較するときにおいても下位ビット側比較手段のモード切換スイッチの出力部と参照電圧切換手段の出力部とが短絡していたため、サンプルホールド手段の負荷が増大しており、サブレンジング型アナログ／ディジタル変換器の高速化や低消費電力化の妨げとなっていた。
【００１３】
すなわち、上記従来のサブレンジング型アナログ／ディジタル変換器では、下位ビット側比較手段のモード切換スイッチにサンプルホールド手段が接続されていることから、下位ビット側比較手段のモード切換スイッチの出力部と参照電圧切換手段の出力部とが短絡していると、サンプルホールド手段でホールドされたアナログ信号の電圧が参照電圧切換手段の出力部に印加されていることになる。一方、参照電圧切換手段の出力部には、回路構成上、寄生容量が生じている。したがって、下位ビット側比較手段のモード切換スイッチの出力部と参照電圧切換手段の出力部とが短絡していると、サンプルホールド手段に参照電圧切換手段の出力部に生じている寄生容量が等価的に接続されていることになり、かかる寄生容量がサンプルホールド手段の負荷となっている。そのため、下位ビット側比較手段のモード切換スイッチの出力部と参照電圧切換手段の出力部とが短絡していると、上位ビット側比較手段においてアナログ信号と参照電圧とを比較するときにサンプルホールド手段の負荷が参照電圧切換手段の寄生容量分だけ増大してしまい、それに伴って、アナログ信号から上位ビット側のディジタル信号に変換するときの処理速度が低減するとともに消費電力が増大してしまうのである。
【００１４】
このように、従来のサブレンジング型アナログ／ディジタル変換器にあっては、下位ビット側比較手段のモード切換スイッチの出力部と参照電圧切換手段の出力部とを常に短絡していたため、下位ビット側比較手段でアナログ信号と参照電圧とを正確かつ迅速に比較することができるようになっていたものの、サンプルホールド手段の負荷が増大しており、サブレンジング型アナログ／ディジタル変換器をより一層高速化したり低消費電力化したりすることが困難であった。
【００１５】
【課題を解決するための手段】
そこで、本発明では、アナログ信号の電圧と参照電圧とを複数の比較手段で複数段階に分けて比較してアナログ信号をディジタル信号の上位ビット側から順に変換すべく構成してなるサブレンジング型アナログ／ディジタル変換器において、アナログ信号の電圧と参照電圧との比較を行わないリセットモードとアナログ信号の電圧と参照電圧とを比較する比較モードとに切換えるためのモード切換スイッチの出力部と、変換するディジタル信号に応じた参照電圧に切換えるための参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けることにした。
【００１６】
また、前記参照電圧切換手段の出力部にアナログ信号の電圧を印加するための電圧印加手段を断続可能に接続することにした。
【００１７】
また、アナログ信号の電圧と参照電圧との比較を行わないリセットモードとアナログ信号の電圧と参照電圧とを比較する比較モードとにモード切換スイッチによって切換えるとともに、参照電圧を参照電圧切換手段によって変換するディジタル信号に応じて切換え、アナログ信号の電圧と参照電圧とを複数の比較手段で複数段階に分けて比較してアナログ信号をディジタル信号の上位ビット側から順に変換するアナログ／ディジタル変換方法において、リセットモード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断状態とするとともに、参照電圧切換手段の出力部にアナログ信号の電圧を印加し、一方、比較モード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを接続状態とするとともに、参照電圧切換手段の出力部に参照電圧を印加してアナログ信号をディジタル信号に変換することにした。
【００１８】
【発明の実施の形態】
本発明に係るサブレンジング型アナログ／ディジタル変換器は、サンプルホールド手段でホールドしたアナログ信号の電圧と参照電圧生成手段で生成した参照電圧とを複数の比較手段で順に比較することによってアナログ信号をディジタル信号の上位ビット側から順に複数段階に分けて変換すべく構成したものである。
【００１９】
そして、参照電圧生成手段は、アナログ信号を上位ビット側のディジタル信号に変換するための比較手段の比較結果に応じて下位ビット側の比較手段で使用する参照電圧を切換える参照電圧切換手段を具備したものである。
【００２０】
また、下位ビット側の比較手段は、参照電圧入力端子に参照電圧切換手段から出力される参照電圧を接続するとともに、アナログ信号入力端子にサンプルホールド手段から出力されるアナログ信号を接続し、同アナログ信号入力端子にモード切換スイッチを接続し、同モード切換スイッチは、アナログ信号の電圧だけを有効にして参照電圧との比較を行わないリセットモードと、参照電圧を有効にして同参照電圧とリセットモード時に印加されたアナログ信号の電圧とを比較する比較モードとに切換えるように構成したものである。
【００２１】
しかも、本発明に係るサブレンジング型アナログ／ディジタル変換器では、モード切換スイッチの出力部と参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けるとともに、参照電圧切換手段の出力部にサンプルホールド手段でホールドされたアナログ信号の電圧を印加するための電圧印加手段を断続可能に接続したものである。
【００２２】
そして、リセットモード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断状態とするとともに、参照電圧切換手段の出力部にサンプルホールド手段でホールドされたアナログ信号の電圧を印加し、一方、比較モード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを接続状態とするとともに、参照電圧切換手段の出力部に参照電圧を印加することによってアナログ信号をディジタル信号に変換することにしたものである。
【００２３】
このように、モード切換スイッチの出力部と参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けているため、下位ビット側の比較手段をリセットモードとして、上位ビット側の比較手段でアナログ信号の電圧と参照電圧とを比較するときには、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断した状態にすることができ、これにより、参照電圧切換手段の出力部に生じている寄生容量の分だけサンプルホールド手段の負荷を軽減することができ、サブレンジング型アナログ／ディジタル変換器の高速化や低消費電力化を図ることができるものである。
【００２４】
一方、下位ビット側の比較手段を比較モードとして、下位ビット側の比較手段でアナログ信号の電圧と参照電圧とを比較するときには、予め参照電圧切換手段の出力部に生じている寄生容量をアナログ信号の電圧でチャージしておくことができ、下位ビット側の比較手段でアナログ信号の電圧と参照電圧とを比較するときの処理速度の低減を防止することができるものである。
【００２５】
以下に、本発明の実施の形態について図面を参照しながら説明する。なお、ここでは、アナログ信号をディジタル信号の上位２ビットに変換した後に、ディジタル信号の下位２ビットを変換する計４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、本発明の具体的な実施の形態についてはこれに限られるものではない。
【００２６】
本発明に係るサブレンジング型アナログ／ディジタル変換器１は、図１に示すように、アナログ信号をサンプルホールドするサンプルホールド手段２と、複数の異なる参照電圧を生成する参照電圧生成手段３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段４と、同比較手段４の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段５とから構成している。
【００２７】
以下に、サブレンジング型アナログ／ディジタル変換器１の各部の構成について説明する。
【００２８】
［サンプルホールド手段］
サンプルホールド手段２は、入力端子Ｔｉｎに印加されたアナログ信号の電圧を所定のタイミングで所定期間保持してホールド信号線６に出力するようにしている。
【００２９】
［参照電圧生成手段］
参照電圧生成手段３は、高電位側の基準電位となる高電位側基準電源端子Ｔｒｔと低電位側の基準電位となる低電位側基準電源端子Ｔｒｂとの間に１６個の同一抵抗値を有する抵抗Ｒ１〜Ｒ１６を直列接続し、高電位側の基準電位と低電位側の基準電位との間の電圧を１６個の抵抗Ｒ１〜Ｒ１６で分圧することによって複数の参照電圧を生成し、所定の参照電圧を上位ビット側参照電圧信号線７，８，９又は下位ビット側参照電圧信号線１０，１１，１２から出力するようにしている。
【００３０】
また、参照電圧生成手段３には、アナログ信号を上位ビット側のディジタル信号に変換するための比較手段（後述する上位ビット側比較手段１４）の比較結果に応じて下位ビット側のディジタル信号に変換するための比較手段（後述する下位ビット側比較手段１５）で使用する下位ビット側参照電圧に切換えるための参照電圧切換手段１３を設けており、かかる参照電圧切換手段１３は、４個のスイッチＳＷ１〜ＳＷ４で構成している。
【００３１】
具体的には、参照電圧生成手段３は、高電位側基準電源端子Ｔｒｔから４個目の抵抗Ｒ４と５個目の抵抗Ｒ５との間、高電位側基準電源端子Ｔｒｔから８個目の抵抗Ｒ８と９個目の抵抗Ｒ９との間、及び高電位側基準電源端子Ｔｒｔから１２個目の抵抗Ｒ１２と１３個目の抵抗Ｒ１３との間に上位ビット側の参照電圧を出力する上位ビット側参照電圧信号線７，８，９をそれぞれ接続する一方、高電位側基準電源端子Ｔｒｔから１個目の抵抗Ｒ１と２個目の抵抗Ｒ２との間、高電位側基準電源端子Ｔｒｔから２個目の抵抗Ｒ２と３個目の抵抗Ｒ３との間及び高電位側基準電源端子Ｔｒｔから３個目の抵抗Ｒ３と４個目の抵抗Ｒ４との間に下位ビット側の参照電圧を出力する下位ビット側参照電圧信号線１０，１１，１２を連動連結した３個のスイッチ群からなるスイッチＳＷ１を介してそれぞれ接続しており、同下位ビット側参照電圧信号線１０，１１，１２は、高電位側基準電源端子Ｔｒｔから５個目の抵抗Ｒ５と６個目の抵抗Ｒ６との間、高電位側基準電源端子Ｔｒｔから６個目の抵抗Ｒ６と７個目の抵抗Ｒ７との間及び高電位側基準電源端子Ｔｒｔから７個目の抵抗Ｒ７と８個目の抵抗Ｒ８との間に連動連結した３個のスイッチ群からなるスイッチＳＷ２を介して接続されるとともに、高電位側基準電源端子Ｔｒｔから９個目の抵抗Ｒ９と１０個目の抵抗Ｒ１０との間、及び高電位側基準電源端子Ｔｒｔから１０個目の抵抗Ｒ１０と１１個目の抵抗Ｒ１１との間、高電位側基準電源端子Ｔｒｔから１１個目の抵抗Ｒ１１と１２個目の抵抗Ｒ１２との間に連動連結した３個のスイッチ群からなるスイッチＳＷ３を介して接続され、さらには、高電位側基準電源端子Ｔｒｔから１３個目の抵抗Ｒ１３と１４個目の抵抗Ｒ１４との間、高電位側基準電源端子Ｔｒｔから１４個目の抵抗Ｒ１４と１５個目の抵抗Ｒ１５との間、及び高電位側基準電源端子Ｔｒｔから１５個目の抵抗Ｒ１５と１６個目の抵抗Ｒ１６との間に連動連結した３個のスイッチ群からなるスイッチＳＷ４を介して接続されている。
【００３２】
そして、参照電圧生成手段３は、アナログ信号を上位ビット側のディジタル信号に変換する場合には、全てのスイッチＳＷ１〜ＳＷ４（参照電圧切換手段１３）を切断状態として、上位ビット側参照電圧信号線７，８，９から参照電圧を出力する一方、アナログ信号を下位ビット側のディジタル信号に変換する場合には、上位ビット側の変換結果に基づいていずれか一対のスイッチＳＷ１〜ＳＷ４（参照電圧切換手段１３）だけを接続状態として、参照電圧切換手段１３を介して下位ビット側参照電圧信号線１０，１１，１２から参照電圧を出力するようにしている。
【００３３】
［比較手段］
比較手段４は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段１４とアナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段１５とから構成している。
【００３４】
上位ビット側比較手段１４は、ホールド信号線６に並列接続した３個の比較器１６，１７，１８からなり、各比較器１６，１７，１８には上位ビット側参照電圧信号線７，８，９がそれぞれ接続されている。かかる各比較器１６，１７，１８は、アナログ信号の電圧と参照電圧との差を増幅する増幅回路１９と、同増幅回路１９の出力を比較・保持する比較保持回路２０とから構成している。
【００３５】
各増幅回路１９は、図２に示すように、アナログ信号入力端子Ｔａ１と参照電圧入力端子Ｔｒ１とに連動連結した２個のスイッチＳＷ５１，ＳＷ５２からなるモード切換スイッチＳＷ５を介してサンプリングコンデンサＣ１を直列接続し、同サンプリングコンデンサＣ１に増幅手段２１を直列接続し、同増幅手段２１には、入出力間を短絡する短絡スイッチＳＷ６を並列接続している。
【００３６】
ここで、アナログ信号入力端子Ｔａ１は、サンプルホールド手段２から出力されるアナログ信号を入力する端子であり、参照電圧入力端子Ｔｒ１は、参照電圧生成手段３から出力される上位ビット側の参照電圧を入力する端子である。また。サンプリングコンデンサＣ１は、アナログ信号入力端子Ｔａ１又は参照電圧入力端子Ｔｒ１に入力された入力電圧を保持するためのコンデンサである。
【００３７】
さらに、モード切換スイッチＳＷ５は、図２（ａ）に示すように、スイッチＳＷ５１をＯＮ状態とする一方、スイッチＳＷ５２をＯＦＦ状態として、アナログ信号入力端子Ｔａ１に入力されたアナログ信号の電圧だけを有効（アナログ信号でサンプリングコンデンサＣ１をチャージする状態）にして上位ビット側比較手段１４（比較器１６，１７，１８）でアナログ信号の電圧と参照電圧との比較を行わないリセットモードと、図２（ｂ）に示すように、スイッチＳＷ５１をＯＦＦ状態とする一方、スイッチＳＷ５２をＯＮ状態として、参照電圧入力端子Ｔｒ１に入力された上位ビット側の参照電圧を有効（上位ビット側の参照電圧でサンプリングコンデンサＣ１をチャージする状態）にしてリセットモード時に印加されたアナログ信号の電圧と上位ビット側の参照電圧とを比較する比較モードとに切換えるようにしている。
【００３８】
そして、各比較器１６，１７，１８は、リセットモード時においては、図２（ａ）に示すように、スイッチＳＷ５１をＯＮ状態、スイッチＳＷ５２をＯＦＦ状態、短絡スイッチＳＷ６をＯＮ状態とすることによって、所定の電圧Ｖｔ（増幅手段２１の入出力を短絡させた時のバランス点における電圧）を出力し、一方、図２（ｂ）に示すように、スイッチＳＷ５１をＯＦＦ状態、スイッチＳＷ５２をＯＮ状態、短絡スイッチＳＷ６をＯＦＦ状態とすることによって、アナログ信号の電圧Ｖｉｎと参照電圧Ｖｒとの差を増幅手段２１で増幅した電圧と所定の電圧Ｖｔとを加算した電圧（Ｖｔ＋Ａ・（Ｖｉｎ−Ｖｒ）：ここで、Ａは増幅手段２１のゲイン）を出力し、かかる出力によってアナログ信号の電圧Ｖｉｎと参照電圧Ｖｒとの高低を判別できるようにしている。
【００３９】
下位ビット側比較手段１５は、図１に示すように、ホールド信号線６に並列接続した３個の比較器２２，２３，２４からなり、各比較器２２，２３，２４には下位ビット側参照電圧信号線１０，１１，１２がそれぞれ接続されている。かかる各比較器２２，２３，２４は、アナログ信号の電圧と参照電圧との差を増幅する増幅回路２５と、同増幅回路２５の出力を比較・保持する比較保持回路２６とから構成している。
【００４０】
各増幅回路２５は、図３に示すように、アナログ信号入力端子Ｔａ２にモード切換スイッチＳＷ７を介してサンプリングコンデンサＣ２を直列接続し、同サンプリングコンデンサＣ２に増幅手段２７を直列接続し、同増幅手段２７には、入出力間を短絡する短絡スイッチＳＷ８を並列接続している。
【００４１】
しかも、各増幅回路２５は、参照電圧入力端子Ｔｒ２とサンプリングコンデンサＣ２との間に断続スイッチＳＷ９を介設している。
【００４２】
そして、参照電圧入力端子Ｔｒ２には、参照電圧切換手段１３であるスイッチＳＷ１〜ＳＷ４の出力部がそれぞれ接続されている。
【００４３】
したがって、断続スイッチＳＷ９は、モード切換スイッチＳＷ７の出力部と参照電圧切換手段１３（スイッチＳＷ１〜ＳＷ４）の出力部との間に介在しており、両出力部間を断続する断続手段として機能している。
【００４４】
また、各増幅回路２５の参照電圧入力端子Ｔｒ２には、図１及び図２に示すように、アナログ信号の電圧を断続可能に印加するための電圧印加手段２８を接続している。かかる電圧印加手段２８は、サンプルホールド手段２に接続されたホールド信号線６の中途部から分岐した分岐信号線２９と電圧印加用増幅手段３０と電圧印加スイッチＳＷ１０とから構成している。
【００４５】
ここで、アナログ入力端子Ｔａ２は、サンプルホールド手段２から出力されるアナログ信号を入力する端子であり、参照電圧入力端子Ｔｒ２は、参照電圧生成手段３から参照電圧切換手段１３を介して出力される下位ビット側の参照電圧を入力する端子である。また。サンプリングコンデンサＣ２は、アナログ信号入力端子Ｔａ２又は参照電圧入力端子Ｔｒ２に入力された入力電圧を保持するためのコンデンサである。
【００４６】
さらに、モード切換スイッチＳＷ７は、図３（ａ）に示すように、ＯＮ状態においては、アナログ信号入力端子Ｔａ２に入力されたアナログ信号の電圧だけを有効（アナログ信号でサンプリングコンデンサＣ２をチャージする状態）にして下位ビット側比較手段１５（比較器２２，２３，２４）でアナログ信号の電圧と参照電圧との比較を行わないリセットモードとし、図３（ｂ）に示すように、ＯＦＦ状態においては、参照電圧入力端子Ｔｒ２に入力された下位ビット側の参照電圧を有効（下位ビット側の参照電圧でサンプリングコンデンサＣ２をチャージする状態）にしてリセットモード時に印加されたアナログ信号の電圧と上位ビット側の参照電圧とを比較する比較モードとするようにしている。
【００４７】
そして、各比較器２２，２３，２４は、リセットモード時においては、図３（ａ）に示すように、モード切換スイッチＳＷ７をＯＮ状態とし、断続スイッチＳＷ９をＯＦＦ状態とし、短絡スイッチＳＷ８をＯＮ状態とすることによって、所定の電圧Ｖｔ（増幅手段２７の入出力を短絡させた時のバランス点における電圧）を出力し、一方、図３（ｂ）に示すように、モード切換スイッチＳＷ７をＯＦＦ状態とし、断続スイッチＳＷ９をＯＮ状態とし、短絡スイッチＳＷ８をＯＦＦ状態とすることによって、アナログ信号の電圧Ｖｉｎと参照電圧Ｖｒとの差を増幅手段２７で増幅した電圧と所定の電圧Ｖｔとを加算した電圧（Ｖｔ＋Ａ・（Ｖｉｎ−Ｖｒ）：ここで、Ａは増幅手段２７のゲイン）を出力し、かかる出力によってアナログ信号の電圧Ｖｉｎと参照電圧Ｖｒとの高低を判別できるようにしている。
【００４８】
しかも、各比較器２２，２３，２４のリセットモード時には、電圧印加スイッチＳＷ１０をＯＮ状態として、電圧印加手段２８によって参照電圧入力端子Ｔｒ２の出力部にアナログ信号の電圧を印加し、一方、比較モード時には、電圧印加スイッチＳＷ１０をＯＦＦ状態として、参照電圧入力端子Ｔｒ２の出力部にアナログ信号の電圧を印加しないようにしている。
【００４９】
［論理処理手段］
論理処理手段５は、図１に示すように、上位ビット側比較手段１４に接続されて、同上位ビット側比較手段１４（比較器１６，１７，１８）の出力を論理処理することによってアナログ信号に対応する上位ビット側のディジタル信号を出力する上位ビット側論理処理手段３１と、下位ビット側比較手段１５に接続されて、同下位ビット側比較手段１５（比較器２２，２３，２４）の出力を論理処理することによってアナログ信号に対応する下位ビット側のディジタル信号を出力する下位ビット側論理処理手段３２とから構成している。
【００５０】
サブレンジング型アナログ／ディジタル変換器１は、上記したように構成しており、次のようにしてアナログ信号をディジタル信号に変換する（図４参照）。
【００５１】
サブレンジング型アナログ／ディジタル変換器１は、クロック信号ＣＬＫに同期して動作するようにしている。
【００５２】
そして、サンプルホールド手段２は、クロック信号ＣＬＫの立上がりに同期して所定期間（Ｔ）だけアナログ信号をトラック（サンプル）し、その後、次にクロック信号ＣＬＫが立上がるまでの所定期間（Ｈ）だけアナログ信号をホールドする。
【００５３】
上位ビット側比較手段１４の増幅回路１９は、クロック信号ＣＬＫの立上がりから所定時間（ｔ１）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号ＣＬＫの立下がりに同期して比較モードからリセットモードに再び切換わる。
【００５４】
また、上位ビット側比較手段１４の比較保持回路２０は、クロック信号ＣＬＫの立上がりに同期してリセットされ、クロック信号ＣＬＫの立下がりに同期して増幅回路１９の出力を保持する。
【００５５】
そして、上位ビット側の比較保持回路２０で保持された出力を上位ビット側論理処理手段３１で論理処理し、上位ビット側のディジタル信号を生成するとともに、それに応じて参照電圧切換手段１３によって下位ビット側参照電圧に切換えて、参照電圧生成手段３から下位ビット側参照電圧を出力する。
【００５６】
一方、下位ビット側比較手段１５の増幅回路２５は、クロック信号ＣＬＫの立上がりから所定時間（ｔ２）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号ＣＬＫの立上がりに同期して比較モードからリセットモードに再び切換わる。
【００５７】
また、下位ビット側比較手段１５の比較保持回路２６は、クロック信号ＣＬＫの立下がりに同期してリセットされ、クロック信号ＣＬＫの立上がりに同期して増幅回路２５の出力を保持する。
【００５８】
そして、下位ビット側の比較保持回路２６で保持された出力を下位ビット側論理処理手段３２で論理処理し、下位ビット側のディジタル信号を生成し、クロック信号ＣＬＫの１クロック後にアナログ信号に対応するディジタル信号を論理処理手段５から出力する。
【００５９】
本サブレンジング型アナログ／ディジタル変換器１は、以上のようにしてアナログ信号をディジタル信号に変換するものであり、しかも、本サブレンジング型アナログ／ディジタル変換器１にあっては、モード切換スイッチＳＷ７の出力部と参照電圧切換手段１３の出力部との間に両出力部間を断続するための断続手段を設けているために、下位ビット側比較手段１５をリセットモードとして、上位ビット側比較手段１４でアナログ信号の電圧と参照電圧とを比較するときに、モード切換スイッチＳＷ７の出力部と参照電圧切換手段１３の出力部とを切断した状態にすることができる。
【００６０】
そのため、参照電圧切換手段１３の出力部に生じている寄生容量Ｃ’（図１及び図３参照）をモード切換スイッチＳＷ７の出力部から分離することができ、その分だけサンプルホールド手段２の負荷を軽減することができ、サブレンジング型アナログ／ディジタル変換器１の高速化や低消費電力化を図ることができる。
【００６１】
また、本サブレンジング型アナログ／ディジタル変換器１にあっては、参照電圧切換手段１３の出力部にアナログ信号の電圧を印加するための電圧印加手段２８を断続可能に接続しているため、下位ビット側比較手段１５を比較モードとして、下位ビット側比較手段１５でアナログ信号の電圧と参照電圧とを比較するときに、予め参照電圧切換手段１３の出力部に生じている寄生容量Ｃ’をアナログ信号の電圧でチャージしておくことができる。
【００６２】
そのため、下位ビット側比較手段１５でアナログ信号の電圧と参照電圧とを比較する場合には、下位ビット側比較手段１５のサンプリングコンデンサＣ２の入力部の電圧がアナログ信号の電圧から参照電圧に変化することになり、サブレンジング型アナログ／ディジタル変換器１では下位ビット側においてはアナログ信号の電圧と参照電圧とが比較的近似した電圧値となっていることから、電圧変化に要する時間が短く、これにより、下位ビット側での処理速度の低減を防止することができる。
【００６３】
上記サブレンジング型アナログ／ディジタル変換器１において、電圧印加手段２８は、分岐信号線２９と電圧印加用増幅手段３０と電圧印加スイッチＳＷ１０とで構成していた。かかる電圧印加手段２８は、上位ビット側比較手段１４で処理している間に参照電圧切換手段１３の出力部に生じている寄生容量Ｃ’をアナログ信号の電圧でチャージできればよく、したがって、電圧印加用増幅手段３０は、比較的低速で動作する簡単な回路構成のものでよい。
【００６４】
また、電圧印加手段２８は、図５に示すように、電圧印加用増幅手段３０に替えて、抵抗Ｒ１７とコンデンサＣ３とからなる時定数を有する回路を用いてもよい。
【００６５】
さらに、電圧印加手段２８は、図６に示すように、サンプルホールド手段２とは別個のサンプルホールド手段３３を並列に設け、同サンプルホールド手段３３と電圧印加スイッチＳＷ１０とで構成してもよい。この場合、サンプルホールド手段３３は、サンプルホールド手段２ほど高精度のものを用いなくてもよい。
【００６６】
また、上記したサブレンジング型アナログ／ディジタル変換器１では、図１に示すように、比較手段４を１個の上位ビット側比較手段１４と１個の下位ビット側比較手段１５とから構成しているが、比較手段４としては、図７に示すように、サンプルホールド手段２のホールド信号線６に複数個の上位ビット側比較手段１４と複数個の下位ビット側比較手段１５をスイッチを介してそれぞれ並列に接続し、それら複数個の上位ビット側比較手段１４や複数個の下位ビット側比較手段１５を順に動作させていくことで、サブレンジング型アナログ／ディジタル変換器１の高速化を図ることができる。例えば、２個の１００ＭＳ／ｓ（Ｓａｍｐｌｉｎｇ／ｓｅｃｏｎｄ：サンプリング周波数）で動作する比較手段を交互に動作させることで２００ＭＳ／ｓで動作するサブレンジング型アナログ／ディジタル変換器１となる。
【００６７】
また、上記したサブレンジング型アナログ／ディジタル変換器１では、２ビットずつ２回に分けて変換を行う４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、これに限られず、複数段階に分けて変換を行う構成としたものでもよく、また、シングル入力型のものに限られず、差動入力型のものでもよい。また、具体的な回路についても、正電源のみのものに限られず、正負電源を用いたり、負電源だけを用いたものでもよく、また、回路を構成する具体的な素子についても適宜選択したものでよい。
【００６８】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００６９】
すなわち、請求項１に係る本発明では、モード切換スイッチの出力部と参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けているために、下位ビット側比較手段をリセットモードとして、上位ビット側比較手段でアナログ信号の電圧と参照電圧とを比較するときに、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断した状態にすることができる。これにより、参照電圧切換手段の出力部に生じている寄生容量をモード切換スイッチの出力部から分離することができ、その分だけサンプルホールド手段の負荷を軽減することができ、サブレンジング型アナログ／ディジタル変換器の高速化や低消費電力化を図ることができる。
【００７０】
また、請求項２に係る本発明では、参照電圧切換手段の出力部にアナログ信号の電圧を印加するための電圧印加手段を断続可能に接続しているため、下位ビット側比較手段を比較モードとして、下位ビット側比較手段でアナログ信号の電圧と参照電圧とを比較するときに、予め参照電圧切換手段の出力部に生じている寄生容量をアナログ信号の電圧でチャージしておくことができる。これにより、下位ビット側比較手段でアナログ信号の電圧と参照電圧とを比較する場合には、下位ビット側比較手段のサンプリングコンデンサの入力部の電圧がアナログ信号の電圧から参照電圧に変化することになり、サブレンジング型アナログ／ディジタル変換器では下位ビット側においてはアナログ信号の電圧と参照電圧とが比較的近似した電圧値となっていることから、電圧変化に要する時間が短く、これにより、下位ビット側での処理速度の低減を防止することができる。
【００７１】
また、請求項３に係る本発明では、リセットモード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断状態とするとともに、参照電圧切換手段の出力部にアナログ信号の電圧を印加し、一方、比較モード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを接続状態とするとともに、参照電圧切換手段の出力部に参照電圧を印加してアナログ信号をディジタル信号に変換しているため、下位ビット側での処理速度を低減させることなく、上位ビット側での処理時にサンプルホールド手段の負荷を軽減することができ、これによって、アナログ／ディジタル変換の高速化や低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るサブレンジング型アナログ／ディジタル変換器を示す説明図。
【図２】増幅回路（リセットモード時）を示す説明。
【図３】増幅回路（比較モード時）を示す説明図。
【図４】アナログ／ディジタル変換器の動作を示すタイミングチャート。
【図５】他のサブレンジング型アナログ／ディジタル変換器を示す説明図。
【図６】他のサブレンジング型アナログ／ディジタル変換器を示す説明図。
【図７】他の比較手段を示す説明図。
【図８】従来のサブレンジング型アナログ／ディジタル変換器を示す説明図。
【図９】比較手段を示す説明図。
【符号の説明】
１ サブレンジング型アナログ／ディジタル変換器
２ サンプルホールド手段
３ 参照電圧生成手段
４ 比較手段
５ 論理処理手段
６ ホールド信号線
７，８，９ 上位ビット側参照電圧信号線
１０，１１，１２ 下位ビット側参照電圧信号線
１３ 参照電圧切換手段
１４ 上位ビット側比較手段
１５ 下位ビット側比較手段
１６，１７，１８，２２，２３，２４ 比較器
１９，２５ 増幅回路
２０，２６ 比較保持回路
２１，２７ 増幅手段
２８ 電圧印加手段
ＳＷ７ モード切換スイッチ
ＳＷ９ 断続スイッチ
ＳＷ１０ 電圧印加スイッチ
Ｃ１，Ｃ２ サンプリングコンデンサ
【発明の属する技術分野】
本発明は、サブレンジング型アナログ／ディジタル変換器及びその駆動方法に関するものである。
【０００２】
【従来の技術】
従来より、アナログ信号をディジタル信号に変換するアナログ／ディジタル変換器は、ディジタル機器の普及によって広範に使用されてきている。そして、近年のディジタル機器の小型化・低廉化に伴って、アナログ／ディジタル変換器には、処理速度の向上や消費電力の低減が要求されている。かかる処理速度の向上や消費電力の低減を図ることができるアナログ／ディジタル変換器として、近年、アナログ信号をディジタル信号の上位ビット側から順に複数段階に分けて変換するサブレンジング型アナログ／ディジタル変換器が注目されている。
【０００３】
かかるサブレンジング型アナログ／ディジタル変換器１０１は、図８に示すように、アナログ信号をサンプルホールドするサンプルホールド手段１０２と、複数の異なる参照電圧を生成する参照電圧生成手段１０３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段１０４と、同比較手段１０４の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段１０５とから構成していた。
【０００４】
ここで、参照電圧生成手段１０３は、アナログ信号を上位ビット側のディジタル信号に変換するときに使用する上位ビット側参照電圧とアナログ信号を下位ビット側のディジタル信号に変換するときに使用する下位ビット側参照電圧とをそれぞれ生成するように構成していた。
【０００５】
しかも、参照電圧生成手段１０３には、アナログ信号を上位ビット側のディジタル信号に変換するための比較手段１０４の比較結果に応じて比較手段で使用する下位ビット側参照電圧を切換えるための参照電圧切換手段１０６を設けており、同参照電圧切換手段１０６の出力部を比較手段１０４に接続していた。
【０００６】
また、比較手段１０４は、アナログ信号の電圧と参照電圧生成手段１０３で生成した上位ビット側参照電圧とを比較する上位ビット側比較手段１０７と、アナログ信号の電圧と参照電圧生成手段１０３で生成した下位ビット側参照電圧とを比較する下位ビット側比較手段１０８とから構成していた。
【０００７】
また、論理処理手段１０５は、上位ビット側比較手段１０７に接続されて、同上位ビット側比較手段１０７の出力を論理処理することによってアナログ信号に対応する上位ビット側のディジタル信号を出力する上位ビット側論理処理手段１０９と、下位ビット側比較手段１０８に接続されて、同下位ビット側比較手段１０８の出力を論理処理することによってアナログ信号に対応する下位ビット側のディジタル信号を出力する下位ビット側論理処理手段１１０とから構成していた。
【０００８】
そして、下位ビット側比較手段１０８は、図９に示すように、参照電圧入力端子１１１に参照電圧切換手段１０６から出力される参照電圧を接続するとともに、アナログ信号入力端子１１２にサンプルホールド手段１０２から出力されるアナログ信号を接続し、同アナログ信号入力端子１１２にモード切換スイッチ１１３を接続しており、同モード切換スイッチ１１３は、アナログ信号の電圧だけを有効にして参照電圧との比較を行わないリセットモードと、参照電圧を有効にしてリセットモード時に印加されたアナログ信号の電圧と参照電圧とを比較する比較モードとに切換えるように構成していた。図中、１１４はサンプリングコンデンサ、１１５は増幅手段、１１６は短絡スイッチである。
【０００９】
上記構成のサブレンジング型アナログ／ディジタル変換器１０１において、下位ビット側比較手段１０８は、モード切換スイッチ１１３の出力部と参照電圧切換手段１０６の出力部とを常に短絡していた。
【００１０】
これは、予めリセットモード時に参照電圧切換手段１０６の出力部にアナログ信号の電圧を印加しておくことによって、比較モード時に下位ビット側比較手段１０８でアナログ信号の電圧と参照電圧とを正確かつ迅速に比較することができるようにするためである。すなわち、下位ビット側比較手段１０８においては、すでに上位ビット側比較手段１０７の比較結果に基づいて参照電圧が設定されることから、アナログ信号の電圧と参照電圧とが比較的近似した電圧となっており、リセットモード時に参照電圧切換手段１０６の出力部をアナログ信号の電圧としておけば、短時間でモード切換スイッチの出力部を参照電圧にまで変化させることができるからである。
【００１１】
このように、上記従来のサブレンジング型アナログ／ディジタル変換器１０１にあっては、下位ビット側比較手段１０８のモード切換スイッチ１１３の出力部と参照電圧切換手段１０６の出力部とを常に短絡することによって、下位ビット側比較手段１０８でアナログ信号と参照電圧とを正確かつ迅速に比較することができるようにしていた。
【００１２】
【発明が解決しようとする課題】
ところが、上記従来のサブレンジング型アナログ／ディジタル変換器にあっては、上位ビット側比較手段においてアナログ信号と参照電圧とを比較するときにおいても下位ビット側比較手段のモード切換スイッチの出力部と参照電圧切換手段の出力部とが短絡していたため、サンプルホールド手段の負荷が増大しており、サブレンジング型アナログ／ディジタル変換器の高速化や低消費電力化の妨げとなっていた。
【００１３】
すなわち、上記従来のサブレンジング型アナログ／ディジタル変換器では、下位ビット側比較手段のモード切換スイッチにサンプルホールド手段が接続されていることから、下位ビット側比較手段のモード切換スイッチの出力部と参照電圧切換手段の出力部とが短絡していると、サンプルホールド手段でホールドされたアナログ信号の電圧が参照電圧切換手段の出力部に印加されていることになる。一方、参照電圧切換手段の出力部には、回路構成上、寄生容量が生じている。したがって、下位ビット側比較手段のモード切換スイッチの出力部と参照電圧切換手段の出力部とが短絡していると、サンプルホールド手段に参照電圧切換手段の出力部に生じている寄生容量が等価的に接続されていることになり、かかる寄生容量がサンプルホールド手段の負荷となっている。そのため、下位ビット側比較手段のモード切換スイッチの出力部と参照電圧切換手段の出力部とが短絡していると、上位ビット側比較手段においてアナログ信号と参照電圧とを比較するときにサンプルホールド手段の負荷が参照電圧切換手段の寄生容量分だけ増大してしまい、それに伴って、アナログ信号から上位ビット側のディジタル信号に変換するときの処理速度が低減するとともに消費電力が増大してしまうのである。
【００１４】
このように、従来のサブレンジング型アナログ／ディジタル変換器にあっては、下位ビット側比較手段のモード切換スイッチの出力部と参照電圧切換手段の出力部とを常に短絡していたため、下位ビット側比較手段でアナログ信号と参照電圧とを正確かつ迅速に比較することができるようになっていたものの、サンプルホールド手段の負荷が増大しており、サブレンジング型アナログ／ディジタル変換器をより一層高速化したり低消費電力化したりすることが困難であった。
【００１５】
【課題を解決するための手段】
そこで、本発明では、アナログ信号の電圧と参照電圧とを複数の比較手段で複数段階に分けて比較してアナログ信号をディジタル信号の上位ビット側から順に変換すべく構成してなるサブレンジング型アナログ／ディジタル変換器において、アナログ信号の電圧と参照電圧との比較を行わないリセットモードとアナログ信号の電圧と参照電圧とを比較する比較モードとに切換えるためのモード切換スイッチの出力部と、変換するディジタル信号に応じた参照電圧に切換えるための参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けることにした。
【００１６】
また、前記参照電圧切換手段の出力部にアナログ信号の電圧を印加するための電圧印加手段を断続可能に接続することにした。
【００１７】
また、アナログ信号の電圧と参照電圧との比較を行わないリセットモードとアナログ信号の電圧と参照電圧とを比較する比較モードとにモード切換スイッチによって切換えるとともに、参照電圧を参照電圧切換手段によって変換するディジタル信号に応じて切換え、アナログ信号の電圧と参照電圧とを複数の比較手段で複数段階に分けて比較してアナログ信号をディジタル信号の上位ビット側から順に変換するアナログ／ディジタル変換方法において、リセットモード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断状態とするとともに、参照電圧切換手段の出力部にアナログ信号の電圧を印加し、一方、比較モード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを接続状態とするとともに、参照電圧切換手段の出力部に参照電圧を印加してアナログ信号をディジタル信号に変換することにした。
【００１８】
【発明の実施の形態】
本発明に係るサブレンジング型アナログ／ディジタル変換器は、サンプルホールド手段でホールドしたアナログ信号の電圧と参照電圧生成手段で生成した参照電圧とを複数の比較手段で順に比較することによってアナログ信号をディジタル信号の上位ビット側から順に複数段階に分けて変換すべく構成したものである。
【００１９】
そして、参照電圧生成手段は、アナログ信号を上位ビット側のディジタル信号に変換するための比較手段の比較結果に応じて下位ビット側の比較手段で使用する参照電圧を切換える参照電圧切換手段を具備したものである。
【００２０】
また、下位ビット側の比較手段は、参照電圧入力端子に参照電圧切換手段から出力される参照電圧を接続するとともに、アナログ信号入力端子にサンプルホールド手段から出力されるアナログ信号を接続し、同アナログ信号入力端子にモード切換スイッチを接続し、同モード切換スイッチは、アナログ信号の電圧だけを有効にして参照電圧との比較を行わないリセットモードと、参照電圧を有効にして同参照電圧とリセットモード時に印加されたアナログ信号の電圧とを比較する比較モードとに切換えるように構成したものである。
【００２１】
しかも、本発明に係るサブレンジング型アナログ／ディジタル変換器では、モード切換スイッチの出力部と参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けるとともに、参照電圧切換手段の出力部にサンプルホールド手段でホールドされたアナログ信号の電圧を印加するための電圧印加手段を断続可能に接続したものである。
【００２２】
そして、リセットモード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断状態とするとともに、参照電圧切換手段の出力部にサンプルホールド手段でホールドされたアナログ信号の電圧を印加し、一方、比較モード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを接続状態とするとともに、参照電圧切換手段の出力部に参照電圧を印加することによってアナログ信号をディジタル信号に変換することにしたものである。
【００２３】
このように、モード切換スイッチの出力部と参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けているため、下位ビット側の比較手段をリセットモードとして、上位ビット側の比較手段でアナログ信号の電圧と参照電圧とを比較するときには、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断した状態にすることができ、これにより、参照電圧切換手段の出力部に生じている寄生容量の分だけサンプルホールド手段の負荷を軽減することができ、サブレンジング型アナログ／ディジタル変換器の高速化や低消費電力化を図ることができるものである。
【００２４】
一方、下位ビット側の比較手段を比較モードとして、下位ビット側の比較手段でアナログ信号の電圧と参照電圧とを比較するときには、予め参照電圧切換手段の出力部に生じている寄生容量をアナログ信号の電圧でチャージしておくことができ、下位ビット側の比較手段でアナログ信号の電圧と参照電圧とを比較するときの処理速度の低減を防止することができるものである。
【００２５】
以下に、本発明の実施の形態について図面を参照しながら説明する。なお、ここでは、アナログ信号をディジタル信号の上位２ビットに変換した後に、ディジタル信号の下位２ビットを変換する計４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、本発明の具体的な実施の形態についてはこれに限られるものではない。
【００２６】
本発明に係るサブレンジング型アナログ／ディジタル変換器１は、図１に示すように、アナログ信号をサンプルホールドするサンプルホールド手段２と、複数の異なる参照電圧を生成する参照電圧生成手段３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段４と、同比較手段４の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段５とから構成している。
【００２７】
以下に、サブレンジング型アナログ／ディジタル変換器１の各部の構成について説明する。
【００２８】
［サンプルホールド手段］
サンプルホールド手段２は、入力端子Ｔｉｎに印加されたアナログ信号の電圧を所定のタイミングで所定期間保持してホールド信号線６に出力するようにしている。
【００２９】
［参照電圧生成手段］
参照電圧生成手段３は、高電位側の基準電位となる高電位側基準電源端子Ｔｒｔと低電位側の基準電位となる低電位側基準電源端子Ｔｒｂとの間に１６個の同一抵抗値を有する抵抗Ｒ１〜Ｒ１６を直列接続し、高電位側の基準電位と低電位側の基準電位との間の電圧を１６個の抵抗Ｒ１〜Ｒ１６で分圧することによって複数の参照電圧を生成し、所定の参照電圧を上位ビット側参照電圧信号線７，８，９又は下位ビット側参照電圧信号線１０，１１，１２から出力するようにしている。
【００３０】
また、参照電圧生成手段３には、アナログ信号を上位ビット側のディジタル信号に変換するための比較手段（後述する上位ビット側比較手段１４）の比較結果に応じて下位ビット側のディジタル信号に変換するための比較手段（後述する下位ビット側比較手段１５）で使用する下位ビット側参照電圧に切換えるための参照電圧切換手段１３を設けており、かかる参照電圧切換手段１３は、４個のスイッチＳＷ１〜ＳＷ４で構成している。
【００３１】
具体的には、参照電圧生成手段３は、高電位側基準電源端子Ｔｒｔから４個目の抵抗Ｒ４と５個目の抵抗Ｒ５との間、高電位側基準電源端子Ｔｒｔから８個目の抵抗Ｒ８と９個目の抵抗Ｒ９との間、及び高電位側基準電源端子Ｔｒｔから１２個目の抵抗Ｒ１２と１３個目の抵抗Ｒ１３との間に上位ビット側の参照電圧を出力する上位ビット側参照電圧信号線７，８，９をそれぞれ接続する一方、高電位側基準電源端子Ｔｒｔから１個目の抵抗Ｒ１と２個目の抵抗Ｒ２との間、高電位側基準電源端子Ｔｒｔから２個目の抵抗Ｒ２と３個目の抵抗Ｒ３との間及び高電位側基準電源端子Ｔｒｔから３個目の抵抗Ｒ３と４個目の抵抗Ｒ４との間に下位ビット側の参照電圧を出力する下位ビット側参照電圧信号線１０，１１，１２を連動連結した３個のスイッチ群からなるスイッチＳＷ１を介してそれぞれ接続しており、同下位ビット側参照電圧信号線１０，１１，１２は、高電位側基準電源端子Ｔｒｔから５個目の抵抗Ｒ５と６個目の抵抗Ｒ６との間、高電位側基準電源端子Ｔｒｔから６個目の抵抗Ｒ６と７個目の抵抗Ｒ７との間及び高電位側基準電源端子Ｔｒｔから７個目の抵抗Ｒ７と８個目の抵抗Ｒ８との間に連動連結した３個のスイッチ群からなるスイッチＳＷ２を介して接続されるとともに、高電位側基準電源端子Ｔｒｔから９個目の抵抗Ｒ９と１０個目の抵抗Ｒ１０との間、及び高電位側基準電源端子Ｔｒｔから１０個目の抵抗Ｒ１０と１１個目の抵抗Ｒ１１との間、高電位側基準電源端子Ｔｒｔから１１個目の抵抗Ｒ１１と１２個目の抵抗Ｒ１２との間に連動連結した３個のスイッチ群からなるスイッチＳＷ３を介して接続され、さらには、高電位側基準電源端子Ｔｒｔから１３個目の抵抗Ｒ１３と１４個目の抵抗Ｒ１４との間、高電位側基準電源端子Ｔｒｔから１４個目の抵抗Ｒ１４と１５個目の抵抗Ｒ１５との間、及び高電位側基準電源端子Ｔｒｔから１５個目の抵抗Ｒ１５と１６個目の抵抗Ｒ１６との間に連動連結した３個のスイッチ群からなるスイッチＳＷ４を介して接続されている。
【００３２】
そして、参照電圧生成手段３は、アナログ信号を上位ビット側のディジタル信号に変換する場合には、全てのスイッチＳＷ１〜ＳＷ４（参照電圧切換手段１３）を切断状態として、上位ビット側参照電圧信号線７，８，９から参照電圧を出力する一方、アナログ信号を下位ビット側のディジタル信号に変換する場合には、上位ビット側の変換結果に基づいていずれか一対のスイッチＳＷ１〜ＳＷ４（参照電圧切換手段１３）だけを接続状態として、参照電圧切換手段１３を介して下位ビット側参照電圧信号線１０，１１，１２から参照電圧を出力するようにしている。
【００３３】
［比較手段］
比較手段４は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段１４とアナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段１５とから構成している。
【００３４】
上位ビット側比較手段１４は、ホールド信号線６に並列接続した３個の比較器１６，１７，１８からなり、各比較器１６，１７，１８には上位ビット側参照電圧信号線７，８，９がそれぞれ接続されている。かかる各比較器１６，１７，１８は、アナログ信号の電圧と参照電圧との差を増幅する増幅回路１９と、同増幅回路１９の出力を比較・保持する比較保持回路２０とから構成している。
【００３５】
各増幅回路１９は、図２に示すように、アナログ信号入力端子Ｔａ１と参照電圧入力端子Ｔｒ１とに連動連結した２個のスイッチＳＷ５１，ＳＷ５２からなるモード切換スイッチＳＷ５を介してサンプリングコンデンサＣ１を直列接続し、同サンプリングコンデンサＣ１に増幅手段２１を直列接続し、同増幅手段２１には、入出力間を短絡する短絡スイッチＳＷ６を並列接続している。
【００３６】
ここで、アナログ信号入力端子Ｔａ１は、サンプルホールド手段２から出力されるアナログ信号を入力する端子であり、参照電圧入力端子Ｔｒ１は、参照電圧生成手段３から出力される上位ビット側の参照電圧を入力する端子である。また。サンプリングコンデンサＣ１は、アナログ信号入力端子Ｔａ１又は参照電圧入力端子Ｔｒ１に入力された入力電圧を保持するためのコンデンサである。
【００３７】
さらに、モード切換スイッチＳＷ５は、図２（ａ）に示すように、スイッチＳＷ５１をＯＮ状態とする一方、スイッチＳＷ５２をＯＦＦ状態として、アナログ信号入力端子Ｔａ１に入力されたアナログ信号の電圧だけを有効（アナログ信号でサンプリングコンデンサＣ１をチャージする状態）にして上位ビット側比較手段１４（比較器１６，１７，１８）でアナログ信号の電圧と参照電圧との比較を行わないリセットモードと、図２（ｂ）に示すように、スイッチＳＷ５１をＯＦＦ状態とする一方、スイッチＳＷ５２をＯＮ状態として、参照電圧入力端子Ｔｒ１に入力された上位ビット側の参照電圧を有効（上位ビット側の参照電圧でサンプリングコンデンサＣ１をチャージする状態）にしてリセットモード時に印加されたアナログ信号の電圧と上位ビット側の参照電圧とを比較する比較モードとに切換えるようにしている。
【００３８】
そして、各比較器１６，１７，１８は、リセットモード時においては、図２（ａ）に示すように、スイッチＳＷ５１をＯＮ状態、スイッチＳＷ５２をＯＦＦ状態、短絡スイッチＳＷ６をＯＮ状態とすることによって、所定の電圧Ｖｔ（増幅手段２１の入出力を短絡させた時のバランス点における電圧）を出力し、一方、図２（ｂ）に示すように、スイッチＳＷ５１をＯＦＦ状態、スイッチＳＷ５２をＯＮ状態、短絡スイッチＳＷ６をＯＦＦ状態とすることによって、アナログ信号の電圧Ｖｉｎと参照電圧Ｖｒとの差を増幅手段２１で増幅した電圧と所定の電圧Ｖｔとを加算した電圧（Ｖｔ＋Ａ・（Ｖｉｎ−Ｖｒ）：ここで、Ａは増幅手段２１のゲイン）を出力し、かかる出力によってアナログ信号の電圧Ｖｉｎと参照電圧Ｖｒとの高低を判別できるようにしている。
【００３９】
下位ビット側比較手段１５は、図１に示すように、ホールド信号線６に並列接続した３個の比較器２２，２３，２４からなり、各比較器２２，２３，２４には下位ビット側参照電圧信号線１０，１１，１２がそれぞれ接続されている。かかる各比較器２２，２３，２４は、アナログ信号の電圧と参照電圧との差を増幅する増幅回路２５と、同増幅回路２５の出力を比較・保持する比較保持回路２６とから構成している。
【００４０】
各増幅回路２５は、図３に示すように、アナログ信号入力端子Ｔａ２にモード切換スイッチＳＷ７を介してサンプリングコンデンサＣ２を直列接続し、同サンプリングコンデンサＣ２に増幅手段２７を直列接続し、同増幅手段２７には、入出力間を短絡する短絡スイッチＳＷ８を並列接続している。
【００４１】
しかも、各増幅回路２５は、参照電圧入力端子Ｔｒ２とサンプリングコンデンサＣ２との間に断続スイッチＳＷ９を介設している。
【００４２】
そして、参照電圧入力端子Ｔｒ２には、参照電圧切換手段１３であるスイッチＳＷ１〜ＳＷ４の出力部がそれぞれ接続されている。
【００４３】
したがって、断続スイッチＳＷ９は、モード切換スイッチＳＷ７の出力部と参照電圧切換手段１３（スイッチＳＷ１〜ＳＷ４）の出力部との間に介在しており、両出力部間を断続する断続手段として機能している。
【００４４】
また、各増幅回路２５の参照電圧入力端子Ｔｒ２には、図１及び図２に示すように、アナログ信号の電圧を断続可能に印加するための電圧印加手段２８を接続している。かかる電圧印加手段２８は、サンプルホールド手段２に接続されたホールド信号線６の中途部から分岐した分岐信号線２９と電圧印加用増幅手段３０と電圧印加スイッチＳＷ１０とから構成している。
【００４５】
ここで、アナログ入力端子Ｔａ２は、サンプルホールド手段２から出力されるアナログ信号を入力する端子であり、参照電圧入力端子Ｔｒ２は、参照電圧生成手段３から参照電圧切換手段１３を介して出力される下位ビット側の参照電圧を入力する端子である。また。サンプリングコンデンサＣ２は、アナログ信号入力端子Ｔａ２又は参照電圧入力端子Ｔｒ２に入力された入力電圧を保持するためのコンデンサである。
【００４６】
さらに、モード切換スイッチＳＷ７は、図３（ａ）に示すように、ＯＮ状態においては、アナログ信号入力端子Ｔａ２に入力されたアナログ信号の電圧だけを有効（アナログ信号でサンプリングコンデンサＣ２をチャージする状態）にして下位ビット側比較手段１５（比較器２２，２３，２４）でアナログ信号の電圧と参照電圧との比較を行わないリセットモードとし、図３（ｂ）に示すように、ＯＦＦ状態においては、参照電圧入力端子Ｔｒ２に入力された下位ビット側の参照電圧を有効（下位ビット側の参照電圧でサンプリングコンデンサＣ２をチャージする状態）にしてリセットモード時に印加されたアナログ信号の電圧と上位ビット側の参照電圧とを比較する比較モードとするようにしている。
【００４７】
そして、各比較器２２，２３，２４は、リセットモード時においては、図３（ａ）に示すように、モード切換スイッチＳＷ７をＯＮ状態とし、断続スイッチＳＷ９をＯＦＦ状態とし、短絡スイッチＳＷ８をＯＮ状態とすることによって、所定の電圧Ｖｔ（増幅手段２７の入出力を短絡させた時のバランス点における電圧）を出力し、一方、図３（ｂ）に示すように、モード切換スイッチＳＷ７をＯＦＦ状態とし、断続スイッチＳＷ９をＯＮ状態とし、短絡スイッチＳＷ８をＯＦＦ状態とすることによって、アナログ信号の電圧Ｖｉｎと参照電圧Ｖｒとの差を増幅手段２７で増幅した電圧と所定の電圧Ｖｔとを加算した電圧（Ｖｔ＋Ａ・（Ｖｉｎ−Ｖｒ）：ここで、Ａは増幅手段２７のゲイン）を出力し、かかる出力によってアナログ信号の電圧Ｖｉｎと参照電圧Ｖｒとの高低を判別できるようにしている。
【００４８】
しかも、各比較器２２，２３，２４のリセットモード時には、電圧印加スイッチＳＷ１０をＯＮ状態として、電圧印加手段２８によって参照電圧入力端子Ｔｒ２の出力部にアナログ信号の電圧を印加し、一方、比較モード時には、電圧印加スイッチＳＷ１０をＯＦＦ状態として、参照電圧入力端子Ｔｒ２の出力部にアナログ信号の電圧を印加しないようにしている。
【００４９】
［論理処理手段］
論理処理手段５は、図１に示すように、上位ビット側比較手段１４に接続されて、同上位ビット側比較手段１４（比較器１６，１７，１８）の出力を論理処理することによってアナログ信号に対応する上位ビット側のディジタル信号を出力する上位ビット側論理処理手段３１と、下位ビット側比較手段１５に接続されて、同下位ビット側比較手段１５（比較器２２，２３，２４）の出力を論理処理することによってアナログ信号に対応する下位ビット側のディジタル信号を出力する下位ビット側論理処理手段３２とから構成している。
【００５０】
サブレンジング型アナログ／ディジタル変換器１は、上記したように構成しており、次のようにしてアナログ信号をディジタル信号に変換する（図４参照）。
【００５１】
サブレンジング型アナログ／ディジタル変換器１は、クロック信号ＣＬＫに同期して動作するようにしている。
【００５２】
そして、サンプルホールド手段２は、クロック信号ＣＬＫの立上がりに同期して所定期間（Ｔ）だけアナログ信号をトラック（サンプル）し、その後、次にクロック信号ＣＬＫが立上がるまでの所定期間（Ｈ）だけアナログ信号をホールドする。
【００５３】
上位ビット側比較手段１４の増幅回路１９は、クロック信号ＣＬＫの立上がりから所定時間（ｔ１）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号ＣＬＫの立下がりに同期して比較モードからリセットモードに再び切換わる。
【００５４】
また、上位ビット側比較手段１４の比較保持回路２０は、クロック信号ＣＬＫの立上がりに同期してリセットされ、クロック信号ＣＬＫの立下がりに同期して増幅回路１９の出力を保持する。
【００５５】
そして、上位ビット側の比較保持回路２０で保持された出力を上位ビット側論理処理手段３１で論理処理し、上位ビット側のディジタル信号を生成するとともに、それに応じて参照電圧切換手段１３によって下位ビット側参照電圧に切換えて、参照電圧生成手段３から下位ビット側参照電圧を出力する。
【００５６】
一方、下位ビット側比較手段１５の増幅回路２５は、クロック信号ＣＬＫの立上がりから所定時間（ｔ２）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号ＣＬＫの立上がりに同期して比較モードからリセットモードに再び切換わる。
【００５７】
また、下位ビット側比較手段１５の比較保持回路２６は、クロック信号ＣＬＫの立下がりに同期してリセットされ、クロック信号ＣＬＫの立上がりに同期して増幅回路２５の出力を保持する。
【００５８】
そして、下位ビット側の比較保持回路２６で保持された出力を下位ビット側論理処理手段３２で論理処理し、下位ビット側のディジタル信号を生成し、クロック信号ＣＬＫの１クロック後にアナログ信号に対応するディジタル信号を論理処理手段５から出力する。
【００５９】
本サブレンジング型アナログ／ディジタル変換器１は、以上のようにしてアナログ信号をディジタル信号に変換するものであり、しかも、本サブレンジング型アナログ／ディジタル変換器１にあっては、モード切換スイッチＳＷ７の出力部と参照電圧切換手段１３の出力部との間に両出力部間を断続するための断続手段を設けているために、下位ビット側比較手段１５をリセットモードとして、上位ビット側比較手段１４でアナログ信号の電圧と参照電圧とを比較するときに、モード切換スイッチＳＷ７の出力部と参照電圧切換手段１３の出力部とを切断した状態にすることができる。
【００６０】
そのため、参照電圧切換手段１３の出力部に生じている寄生容量Ｃ’（図１及び図３参照）をモード切換スイッチＳＷ７の出力部から分離することができ、その分だけサンプルホールド手段２の負荷を軽減することができ、サブレンジング型アナログ／ディジタル変換器１の高速化や低消費電力化を図ることができる。
【００６１】
また、本サブレンジング型アナログ／ディジタル変換器１にあっては、参照電圧切換手段１３の出力部にアナログ信号の電圧を印加するための電圧印加手段２８を断続可能に接続しているため、下位ビット側比較手段１５を比較モードとして、下位ビット側比較手段１５でアナログ信号の電圧と参照電圧とを比較するときに、予め参照電圧切換手段１３の出力部に生じている寄生容量Ｃ’をアナログ信号の電圧でチャージしておくことができる。
【００６２】
そのため、下位ビット側比較手段１５でアナログ信号の電圧と参照電圧とを比較する場合には、下位ビット側比較手段１５のサンプリングコンデンサＣ２の入力部の電圧がアナログ信号の電圧から参照電圧に変化することになり、サブレンジング型アナログ／ディジタル変換器１では下位ビット側においてはアナログ信号の電圧と参照電圧とが比較的近似した電圧値となっていることから、電圧変化に要する時間が短く、これにより、下位ビット側での処理速度の低減を防止することができる。
【００６３】
上記サブレンジング型アナログ／ディジタル変換器１において、電圧印加手段２８は、分岐信号線２９と電圧印加用増幅手段３０と電圧印加スイッチＳＷ１０とで構成していた。かかる電圧印加手段２８は、上位ビット側比較手段１４で処理している間に参照電圧切換手段１３の出力部に生じている寄生容量Ｃ’をアナログ信号の電圧でチャージできればよく、したがって、電圧印加用増幅手段３０は、比較的低速で動作する簡単な回路構成のものでよい。
【００６４】
また、電圧印加手段２８は、図５に示すように、電圧印加用増幅手段３０に替えて、抵抗Ｒ１７とコンデンサＣ３とからなる時定数を有する回路を用いてもよい。
【００６５】
さらに、電圧印加手段２８は、図６に示すように、サンプルホールド手段２とは別個のサンプルホールド手段３３を並列に設け、同サンプルホールド手段３３と電圧印加スイッチＳＷ１０とで構成してもよい。この場合、サンプルホールド手段３３は、サンプルホールド手段２ほど高精度のものを用いなくてもよい。
【００６６】
また、上記したサブレンジング型アナログ／ディジタル変換器１では、図１に示すように、比較手段４を１個の上位ビット側比較手段１４と１個の下位ビット側比較手段１５とから構成しているが、比較手段４としては、図７に示すように、サンプルホールド手段２のホールド信号線６に複数個の上位ビット側比較手段１４と複数個の下位ビット側比較手段１５をスイッチを介してそれぞれ並列に接続し、それら複数個の上位ビット側比較手段１４や複数個の下位ビット側比較手段１５を順に動作させていくことで、サブレンジング型アナログ／ディジタル変換器１の高速化を図ることができる。例えば、２個の１００ＭＳ／ｓ（Ｓａｍｐｌｉｎｇ／ｓｅｃｏｎｄ：サンプリング周波数）で動作する比較手段を交互に動作させることで２００ＭＳ／ｓで動作するサブレンジング型アナログ／ディジタル変換器１となる。
【００６７】
また、上記したサブレンジング型アナログ／ディジタル変換器１では、２ビットずつ２回に分けて変換を行う４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、これに限られず、複数段階に分けて変換を行う構成としたものでもよく、また、シングル入力型のものに限られず、差動入力型のものでもよい。また、具体的な回路についても、正電源のみのものに限られず、正負電源を用いたり、負電源だけを用いたものでもよく、また、回路を構成する具体的な素子についても適宜選択したものでよい。
【００６８】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００６９】
すなわち、請求項１に係る本発明では、モード切換スイッチの出力部と参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けているために、下位ビット側比較手段をリセットモードとして、上位ビット側比較手段でアナログ信号の電圧と参照電圧とを比較するときに、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断した状態にすることができる。これにより、参照電圧切換手段の出力部に生じている寄生容量をモード切換スイッチの出力部から分離することができ、その分だけサンプルホールド手段の負荷を軽減することができ、サブレンジング型アナログ／ディジタル変換器の高速化や低消費電力化を図ることができる。
【００７０】
また、請求項２に係る本発明では、参照電圧切換手段の出力部にアナログ信号の電圧を印加するための電圧印加手段を断続可能に接続しているため、下位ビット側比較手段を比較モードとして、下位ビット側比較手段でアナログ信号の電圧と参照電圧とを比較するときに、予め参照電圧切換手段の出力部に生じている寄生容量をアナログ信号の電圧でチャージしておくことができる。これにより、下位ビット側比較手段でアナログ信号の電圧と参照電圧とを比較する場合には、下位ビット側比較手段のサンプリングコンデンサの入力部の電圧がアナログ信号の電圧から参照電圧に変化することになり、サブレンジング型アナログ／ディジタル変換器では下位ビット側においてはアナログ信号の電圧と参照電圧とが比較的近似した電圧値となっていることから、電圧変化に要する時間が短く、これにより、下位ビット側での処理速度の低減を防止することができる。
【００７１】
また、請求項３に係る本発明では、リセットモード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断状態とするとともに、参照電圧切換手段の出力部にアナログ信号の電圧を印加し、一方、比較モード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを接続状態とするとともに、参照電圧切換手段の出力部に参照電圧を印加してアナログ信号をディジタル信号に変換しているため、下位ビット側での処理速度を低減させることなく、上位ビット側での処理時にサンプルホールド手段の負荷を軽減することができ、これによって、アナログ／ディジタル変換の高速化や低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るサブレンジング型アナログ／ディジタル変換器を示す説明図。
【図２】増幅回路（リセットモード時）を示す説明。
【図３】増幅回路（比較モード時）を示す説明図。
【図４】アナログ／ディジタル変換器の動作を示すタイミングチャート。
【図５】他のサブレンジング型アナログ／ディジタル変換器を示す説明図。
【図６】他のサブレンジング型アナログ／ディジタル変換器を示す説明図。
【図７】他の比較手段を示す説明図。
【図８】従来のサブレンジング型アナログ／ディジタル変換器を示す説明図。
【図９】比較手段を示す説明図。
【符号の説明】
１ サブレンジング型アナログ／ディジタル変換器
２ サンプルホールド手段
３ 参照電圧生成手段
４ 比較手段
５ 論理処理手段
６ ホールド信号線
７，８，９ 上位ビット側参照電圧信号線
１０，１１，１２ 下位ビット側参照電圧信号線
１３ 参照電圧切換手段
１４ 上位ビット側比較手段
１５ 下位ビット側比較手段
１６，１７，１８，２２，２３，２４ 比較器
１９，２５ 増幅回路
２０，２６ 比較保持回路
２１，２７ 増幅手段
２８ 電圧印加手段
ＳＷ７ モード切換スイッチ
ＳＷ９ 断続スイッチ
ＳＷ１０ 電圧印加スイッチ
Ｃ１，Ｃ２ サンプリングコンデンサ
Claims (3)
- アナログ信号の電圧と参照電圧とを複数の比較手段で複数段階に分けて比較してアナログ信号をディジタル信号の上位ビット側から順に変換すべく構成してなるサブレンジング型アナログ／ディジタル変換器において、
アナログ信号の電圧と参照電圧との比較を行わないリセットモードとアナログ信号の電圧と参照電圧とを比較する比較モードとに切換えるためのモード切換スイッチの出力部と、変換するディジタル信号に応じた参照電圧に切換えるための参照電圧切換手段の出力部との間に両出力部間を断続するための断続手段を設けたことを特徴とするサブレンジング型アナログ／ディジタル変換器。 - 前記参照電圧切換手段の出力部にアナログ信号の電圧を印加するための電圧印加手段を断続可能に接続したことを特徴とする請求項１記載のサブレンジング型アナログ／ディジタル変換器。
- アナログ信号の電圧と参照電圧との比較を行わないリセットモードとアナログ信号の電圧と参照電圧とを比較する比較モードとにモード切換スイッチによって切換えるとともに、参照電圧を参照電圧切換手段によって変換するディジタル信号に応じて切換え、アナログ信号の電圧と参照電圧とを複数の比較手段で複数段階に分けて比較してアナログ信号をディジタル信号の上位ビット側から順に変換するアナログ／ディジタル変換方法において、
リセットモード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを切断状態とするとともに、参照電圧切換手段の出力部にアナログ信号の電圧を印加し、一方、比較モード時には、モード切換スイッチの出力部と参照電圧切換手段の出力部とを接続状態とするとともに、参照電圧切換手段の出力部に参照電圧を印加してアナログ信号をディジタル信号に変換することを特徴とするアナログ／ディジタル変換方法。
Priority Applications (1)
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| JP2002220893A JP2004064475A (ja) | 2002-07-30 | 2002-07-30 | サブレンジング型アナログ／ディジタル変換器及びアナログ／ディジタル変換方法 |
Applications Claiming Priority (1)
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Publications (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182513A (ja) * | 2008-01-29 | 2009-08-13 | Kagoshima Univ | Ａｄ変換器 |
| US7675451B2 (en) | 2007-10-22 | 2010-03-09 | Sony Corporation | Serial-parallel type analog-to-digital converter and analog-to-digital conversion method |
| JP2012227775A (ja) * | 2011-04-20 | 2012-11-15 | Sony Corp | アナログデジタル変換器および信号処理システム |
-
2002
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| JP4681622B2 (ja) * | 2008-01-29 | 2011-05-11 | 国立大学法人 鹿児島大学 | Ａｄ変換器 |
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