[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2003318732A - 通信用半導体集積回路および無線通信システム - Google Patents

通信用半導体集積回路および無線通信システム

Info

Publication number
JP2003318732A
JP2003318732A JP2002125631A JP2002125631A JP2003318732A JP 2003318732 A JP2003318732 A JP 2003318732A JP 2002125631 A JP2002125631 A JP 2002125631A JP 2002125631 A JP2002125631 A JP 2002125631A JP 2003318732 A JP2003318732 A JP 2003318732A
Authority
JP
Japan
Prior art keywords
circuit
frequency
oscillation
voltage
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002125631A
Other languages
English (en)
Other versions
JP2003318732A5 (ja
Inventor
Hirotaka Osawa
弘孝 大澤
Masumi Kasahara
真澄 笠原
Noriyuki Kuragami
典之 倉上
Toshiya Uozumi
俊弥 魚住
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2002125631A priority Critical patent/JP2003318732A/ja
Priority to TW092107395A priority patent/TW200307398A/zh
Priority to US10/414,149 priority patent/US7146143B2/en
Priority to KR10-2003-0026119A priority patent/KR20030084739A/ko
Publication of JP2003318732A publication Critical patent/JP2003318732A/ja
Publication of JP2003318732A5 publication Critical patent/JP2003318732A5/ja
Priority to US11/519,061 priority patent/US7242916B2/en
Priority to US11/808,285 priority patent/US20070281651A1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Transceivers (AREA)

Abstract

(57)【要約】 【課題】 ＰＬＬ回路の周波数設定可能範囲が広い場合
においても、通常動作時の充放電のための電流源とは別
途に電流源を設けることなく、所望の設定周波数に高速
で引き込むことができる通信用半導体集積回路（高周波
ＩＣ）を提供する。 【解決手段】 ＰＬＬ回路を構成する発振回路（ＶＣＯ
１０）を複数のバンドで動作可能に構成し、発振回路の
制御電圧（Ｖｃ）を所定の値（ＶDC）に固定した状態で
各バンドでの発振回路の発振周波数を測定して記憶回路
（１８）に記憶しておいて、ＰＬＬ動作時に与えられる
バンド指定用の設定値と上記記憶しておいた周波数の測
定値とを比較して、その比較結果から実際に発振回路に
おいて使用するバンドを決定するとともに、選択された
バンドの最大周波数と設定周波数との周波数差を求め、
さらに該周波数差と選択されたバンドの周波数可変範囲
とから設定周波数に最も近い制御電圧を決定し、該制御
電圧を発振回路に与えて発振動作を開始させてからＰＬ
Ｌループを閉じてロックさせるように構成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＶＣＯ（電圧制御
発振器）を備え発振周波数が切替え可能なＰＬＬ（フェ
ーズ・ロックド・ループ）回路に適用して有効な技術さ
らにはＰＬＬ回路の高速引込み技術に関し、例えば複数
バンドの信号を送受信可能な携帯電話機などの無線通信
装置において受信信号や送信信号と合成される所定の周
波数の発振信号を発生するＰＬＬ回路およびそれを備え
た高周波用半導体集積回路および無線通信システムに利
用して有効な技術に関する。
【０００２】
【従来の技術】携帯電話機のような無線通信システムに
おいては、受信信号や送信信号と合成される所定の周波
数の発振信号を発生する局部発振器としてＰＬＬ回路が
用いられている。従来、携帯電話機においては、例えば
８８０〜９１５ＭＨｚ帯のＧＳＭ（Global System for
Mobile Communication）と１７１０〜１７８５ＭＨｚ帯
のＤＣＳ（Digital Cellular System）のような２つの
周波数帯の信号を扱えるデュアルバンド方式の携帯電話
機がある。また、かかるデュアルバンド方式の携帯電話
機においては、ＰＬＬ回路の周波数を切り替えることに
より一つのＰＬＬ回路で２つのバンドに対応することが
できるようにしたものがある。
【０００３】ところが、近年においては、ＧＳＭやＤＣ
Ｓの他に例えば１８５０〜１９１５ＭＨｚ帯のＰＣＳ
（Personal Communication System）の信号を扱えるト
リプルバンド方式の携帯電話機に対する要求がある。ま
た、携帯電話機は今後さらに多くのバンドに対応できる
ものが要求されることが考えられる。このような複数の
バンドに対応できる携帯電話機に使用される送信信号の
変調や受信信号の復調を行なう高周波用半導体集積回路
（以下、高周波ＩＣと称する）には、部品点数の低減と
いう観点からダイレクトコンバージョン方式が有効であ
る。しかしながら、ダイレクトコンバージョン方式は、
複数のバンドに対応することが比較的容易ではあるが、
ＶＣＯの発振可能な周波数範囲を広くなる。ここで、一
つのＶＣＯで全ての周波数に対応しようとすると、ＶＣ
Ｏの制御電圧の感度が高くなり外来ノイズや電源電圧変
動に弱くなるという不具合がある。
【０００４】一方、部品点数の低減には、従来一般に高
周波ＩＣとは別個のモジュールとして提供されていたＶ
ＣＯを、高周波ＩＣと同一の半導体チップ上に形成する
ことが有効である。しかしながら、オンチップＶＣＯと
した場合には、製造上の理由から発振周波数の絶対値の
ばらつきが大きくなるので、製造後に発振周波数を調整
する機能が不可欠となる。そして、このばらつきの調整
を従来の半導体集積回路に用いられている一般的なマス
クオプションやボンディングワイヤオプションによるト
リミングで行なおうとすると、コストアップが避けられ
なくなる。
【０００５】そこで、本発明者等は、ＰＬＬ回路を構成
する発振回路を複数のバンドで動作可能に構成し、発振
回路の制御電圧を所定の値に固定した状態で各バンドで
の発振回路の発振周波数を測定して記憶回路に記憶して
おいて、ＰＬＬ動作時に与えられるバンド指定用の設定
値と上記記憶しておいた周波数の測定値とを比較して、
その比較結果から実際に発振回路において使用するバン
ドを決定するように構成することにより、複数のバンド
に対応するためＶＣＯの発振可能な周波数範囲を広くし
ても、ＶＣＯの制御電圧の感度が高くならず外来ノイズ
や電源電圧変動による影響を受けにくいとともに、ＶＣ
Ｏの発振周波数のばらつきを内部回路で自動的に補正す
ることができるＰＬＬ回路を備えた通信用半導体集積回
路（高周波ＩＣ）を開発し、先に出願した（特願２００
２−１１０５０号）。
【０００６】
【発明が解決しようとする課題】携帯電話機において
は、送受信動作を開始する際に使用する周波数を決定
し、ＶＣＯを起動して該周波数でＰＬＬ回路が発振動作
するように引込み制御が行なわれるが、その引込みは短
時間に行なわれることが望まれる。上記先願には、ＰＬ
Ｌ回路の引込み制御に関しては開示がされていない。Ｐ
ＬＬ回路の高速引込み技術としては、例えばＶＣＯの制
御電圧を生成するループフィルタの容量をチャージする
チャージポンプの電流を引込み開始時に増加させる方法
が知られている。しかしながら、この引込み方法にあっ
ては、チャージポンプの通常動作時の充放電のための電
流源とは別途に引込み時に電流を増加させるための電流
源が必要であるとともに、ＰＬＬ回路の周波数設定可能
範囲が広い場合に所望の設定周波数に正確に引き込むに
は面倒な時間制御が必要になるなどの課題がある。
【０００７】この発明の目的は、ＰＬＬ回路の周波数設
定可能範囲が広い場合においても、通常動作時の充放電
のための電流源とは別途に電流源を設けることなく、所
望の設定周波数に高速で引き込むことができる通信用半
導体集積回路（高周波ＩＣ）を提供することにある。こ
の発明の他の目的は、ＰＬＬ回路の周波数設定可能範囲
が広い場合においても、所望の設定周波数に正確かつ高
速で引き込むことができる通信用半導体集積回路を提供
することにある。この発明のさらに他の目的は、複数の
周波数帯の信号による通信が可能であり、しかもＶＣＯ
を同一の半導体チップ上に形成することができ、これに
よって部品点数を削減することができる通信用半導体集
積回路を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴については、本明細書の記
述および添附図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＰＬＬ回路を構成する発振回路
を複数のバンドで動作可能に構成し、また発振回路の制
御電圧を所定の直流電圧に切換え可能な回路を設け、発
振回路の制御電圧を所定の値に固定した状態で各バンド
での発振回路の発振周波数を測定して記憶回路に記憶し
ておいて、ＰＬＬ動作時に与えられるバンド指定用の設
定値と上記記憶しておいた周波数の測定値とを比較し
て、その比較結果から実際に発振回路において使用する
バンドを選択するとともに、選択されたバンドの最大周
波数と設定周波数との周波数差を求め、さらに該周波数
差と選択されたバンドの周波数可変範囲とから設定周波
数に最も近い制御電圧を決定し、該制御電圧を上記制御
電圧切換え回路から発振回路に与えて発振動作を開始さ
せてからＰＬＬループを閉じてロックさせるように構成
したものである。
【０００９】上記した手段によれば、発振動作開始時に
所望の周波数で発振回路が発振する際に印加される制御
電圧に極めて近い初期電圧を印加できるため、ＰＬＬの
引込み用の電流源を設ける必要がなくしかも正確かつ高
速に引込みを行なえるＰＬＬ回路を備えた通信用半導体
集積回路が得られる。
【００１０】
【発明の実施の形態】次に、本発明の実施例について図
面を用いて説明する。図１には、本発明を適用した高速
引込み可能なＰＬＬ回路の実施例が示されている。図に
おいて、１０はＶＣＯ（電圧制御発振器）、１１は水晶
発振子を使用した精度の高い周波数で発振する基準発振
回路（ＴＣＸＯ）、１２はＶＣＯ１０の発振信号φvco
を分周する可変分周回路、１３は基準発振回路１１の基
準発振信号φrefを１／６５に分周する固定分周回路、
１４は可変分周回路１２と固定分周回路１３で分周され
た信号の位相を比較して位相差に応じた電圧UP，DOWNを
出力する位相比較器、１５はチャージポンプ、１６はル
ープフィルタであり、チャージポンプ１５によってルー
プフィルタ１６の容量素子がチャージアップされて上記
ＶＣＯ（電圧制御発振器）１０の制御電圧Ｖｃとして出
力され、ＶＣＯ１０が所定の周波数で発振動作されるＰ
ＬＬループが構成されている。
【００１１】この実施例のＰＬＬ回路は、図１に示され
ているように、チャージポンプ１５とループフィルタ１
６との間に、周波数測定時やＰＬＬ引込み時にチャージ
ポンプ１５からの電圧Ｖｃの代わりに所定の直流電圧Ｖ
DCをループフィルタ１６に供給可能なスイッチＳＷ０
と、チャージポンプ１５に印加される直流電圧ＶDCを生
成する引込み初期電圧生成回路１７と、ＶＣＯ１０の発
振信号を計数して分周する可変分周回路１２と、該可変
分周回路１２により計数された値を記憶するレジスタな
どからなる記憶回路１８と、該記憶回路１８に記憶され
ている周波数値と外部から可変分周回路１２に設定され
る設定値Ｎ8〜Ｎ0およびＡ5，Ａ4とを比較してＶＣＯ１
０のバンド切り替え信号ＶＢ3〜ＶＢ0を生成する使用バ
ンド決定回路１９と、スイッチＳＷ０、可変分周回路１
２、記憶回路１８および使用バンド決定回路１９を制御
する制御回路２０等が設けられている。
【００１２】周波数測定時、スイッチＳＷ０によりルー
プフィルタ１６に供給される直流電圧ＶDCは、制御電圧
Ｖｃの有効可変範囲内であればどのような電圧値であっ
てもよい。本実施例では、制御電圧Ｖｃの可変範囲の上
限値（Ｖcp-max）が選択される。周波数測定中、直流電
圧ＶDCは、バンドを切り替えても同一の値とされる。Ｖ
ＣＯ１０は、例えばＬＣ共振回路を用いたコルピッツ型
発振回路で構成されるとともに、ＬＣ共振回路を構成す
る容量素子が各々スイッチ素子を介して複数個並列に設
けられており、そのスイッチ素子を上記バンド切り替え
信号ＶＢ3〜ＶＢ0で選択的にオンさせることにより、接
続される容量素子すなわちＬＣ共振回路のＣの値を切り
替えることで発振周波数を段階的に切り替えることがで
きるように構成されている。一方、ＶＣＯ１０は可変容
量素子としてバリキャップダイオードを有しており、上
記ループフィルタ１６からの制御電圧Ｖｃによってこの
バリキャップダイオードの容量値が変化され、発振周波
数が連続的に変化される。
【００１３】ＶＣＯがカバーすべき周波数範囲を広くし
たい場合、制御電圧Ｖｃによるバリキャップダイオード
の容量値の変化のみで行なおうとすると、図２（Ａ）の
ように、Ｖｃ−ｆvco特性が急峻になり、ＶＣＯの感度
すなわち周波数変化量と制御電圧変化量との比（Δｆ／
ΔＶｃ）が大きくなってノイズに弱くなる。つまり、制
御電圧Ｖｃに僅かなノイズがのっただけでＶＣＯの発振
周波数ｆvco（φvco）が大きく変化してしまう。
【００１４】そこで、この実施例のＶＣＯ１０は、ＬＣ
共振回路を構成する容量素子を複数個並列に設けて、バ
ンド切替え信号ＶＢ3〜ＶＢ0で使用する容量素子をｎ段
階に切り替えてＣの値を変化させることで、図２（Ｂ）
のように、複数のＶｃ−ｆvco特性線に従った発振制御
を行なえるように構成したものである。しかも、この実
施例では、記憶回路１８と使用バンド決定回路１９とを
設けたことにより、従来のＰＬＬ回路で行なわれている
周波数の合わせ込みという調整作業が不要になってい
る。
【００１５】すなわち、従来のＰＬＬ回路では、例えば
図２（Ｂ）のような複数のＶｃ−ｆvco特性線を有する
ＶＣＯを構成する場合にも、ＶＣＯを動作させて周波数
を測定し各複数のＶｃ−ｆvco特性線が所定の初期値と
所定の傾きとなるように、周波数の合わせ込みを行なっ
ていた。これに対し、本実施例のＰＬＬ回路は、予めス
イッチＳＷ０を切り替えて所定の直流電圧ＶDCをＶＣＯ
１０に印加して各バンドでの周波数を測定して記憶回路
１８に記憶しておき、実際の使用に際しては、外部から
可変分周回路１２に与えられる指定バンドに応じた設定
値Ｎ８〜Ｎ０およびＡ５,Ａ４と記憶回路１８に記憶さ
れている測定値を比較して、その指定バンドの周波数範
囲をカバーできるものを、図２（Ｂ）のような複数（ｎ
個）のＶｃ−ｆvco特性線の中から１つだけ選んでその
特性線に従って発振制御動作するように、ＶＣＯの切り
替え（容量素子の切り替え）を行なうようにする。
【００１６】このような方式によれば、予めカバーした
い周波数範囲よりもばらつきを考慮した分だけ少し広め
の範囲をカバーするとともに、図２（Ｂ）のようにｎ段
階のＶｃ−ｆvco特性線を隣接するもの同士で少しずつ
（望ましくは半分ずつ）周波数範囲が重なるようにＶＣ
Ｏを設計しておけば、必ず指定されたバンドをカバーで
きる特性線が存在することになる。従って、測定によっ
て分かった実際の特性に基づいて、各指定バンドに対応
しているものを選択すればよく、周波数の合わせ込みが
不要となるとともに、予め使用バンドとＶＣＯの切り替
え状態とを１対１で対応させておく必要がない。
【００１７】可変分周回路１２は、ＶＣＯ１０の発振信
号を分周するプリスケーラ２１と、プリスケーラ２１で
分周された信号をさらに分周する第１カウンタ２２Ｎお
よび第２カウンタ２２Ａからなるモジュロカウンタ２２
とにより構成されている。プリスケーラ２１とモジュロ
カウンタ２２による分周の仕方は既に公知の技術であ
る。プリスケーラ２１は、例えば１／６４分周と１／６
５分周のように、分周比の異なる２種類の分周が可能に
構成されており、第２カウンタ２２Ａのカウント終了信
号で切り替えが行なわれる。第１カウンタ２２Ｎと第２
カウンタ２２Ａはプログラマブルカウンタで、第１カウ
ンタ２２Ｎには、所望の周波数（出力として得たいＶＣ
Ｏの発振周波数ｆvco）を基準発振信号φref’の周波数
ｆref’とプリスケーラ２１の第１の分周比（実施例で
は６４）とで割り算したときの整数部が、また第２カウ
ンタ２２Ａには、その余り（ＭＯＤ）が設定され、その
設定された値を計数するとカウントを終了し、再度設定
値のカウントを行なう。
【００１８】具体的には、例えば基準発振信号φref’
の周波数ｆref’が４００ｋＨｚで、所望のＶＣＯの発
振周波数ｆvcoが３７８９．６ＭＨｚの場合を考える
と、３７８９．６÷０．４÷６４＝１４８余り２である
ので、第１カウンタ２２Ｎに設定される値Ｎは「１４
８」で、第２カウンタ２２Ａに設定される値Ａは「２」
である。このような値が設定された状態でプリスケーラ
２１とモジュロカウンタ２２が動作すると、プリスケー
ラ２１は先ず１／６４分周動作をし、その出力を第２カ
ウンタ２２Ａが設定値の「２」まで計数すると、第２カ
ウンタ２２Ａからカウント終了信号ＭＣが出力され、こ
の信号ＭＣによってプリスケーラ２１の動作が切り替え
られ、再び第２カウンタ２２Ａが設定値の「２」を計数
するまでプリスケーラ２１は１／６５分周で動作する。
【００１９】このような動作をすることによって、モジ
ュロカウンタ２２は整数比でなく、小数部を有する比で
分周を行なうことができるようになる。実施例のＰＬＬ
回路は、第１カウンタ２２Ｎの出力の周波数が基準発振
信号φref’の周波数ｆref’（４００ｋＨｚ）と一致す
るようにフィードバックがかかってＶＣＯ１０が発振制
御されるため、第１カウンタ２２Ｎに設定される値Ｎが
「１４８」で、第２カウンタ２２Ａに設定される値Ａが
「２」である上記具体例の場合には、ＶＣＯ１０の発振
周波数ｆvcoは、 ｆvco＝（６４×１４８＋２）×ｆref’＝９４７４×４
００＝３７８９６００ より、３７８９．６ＭＨｚとなる。
【００２０】なお、第１カウンタ２２Ｎと第２カウンタ
２２Ａは実際にはバイナリカウンタで構成されるので、
第１カウンタ２２Ｎに設定される値Ｎと第２カウンタ２
２Ａに設定される値Ａは、バイナリコードで与えられ
る。この実施例では、特に制限されるものでないが、Ｐ
ＬＬ動作時には第１カウンタ２２Ｎは９ビットカウンタ
として、また第２カウンタ２２Ａは６ビットカウンタと
して動作するため、第１カウンタ２２Ｎに設定される値
は９ビットコードＮ８〜Ｎ０で、また第２カウンタ２２
Ａに設定される値は、６ビットコードＡ５〜Ａ０で与え
られるようにされる。
【００２１】さらに、この実施例では、第１カウンタ２
２Ｎは周波数の測定時には１１ビットのカウンタとして
動作できるように構成されている。ＶＣＯ１０は１６バ
ンドすなわち１６段階で発振周波数を切り替えることが
できるように構成され、記憶回路１８にはこの１６バン
ドのそれぞれについて測定された周波数を記憶するため
１６個のレジスタＲＥＧ０〜ＲＥＧ１５が設けられてい
る。また、使用バンド決定回路１９は、記憶回路１８の
レジスタＲＥＧ０〜ＲＥＧ１５に記憶されている値と第
１カウンタ２２Ｎに設定される９ビットコードＮ８〜Ｎ
０および第２カウンタ２２Ａに設定される６ビットコー
ドＡ５〜Ａ０のうち上位２ビットＡ５，Ａ４とを比較す
る１１ビットのコンパレータを備え、ＶＣＯ１０に対す
るバンド切り替え信号として４ビットのコードＶＢ３〜
ＶＢ０を出力するように構成されている。
【００２２】制御回路２０は、周波数測定時には、ＶＣ
Ｏ１０に対して１６個のバンドを順番に選択するように
切り替え信号ＶＢ3〜ＶＢ0を生成して出力する。さら
に、制御回路２０は、周波数測定時には、第１カウンタ
２２Ｎを１１ビットのカウンタとして動作させるととも
に基準発振信号φref’の１周期ではなく例えば４周期
のような第１実施例よりも長い期間におけるクロック数
を計数するように第１カウンタ２２Ｎを制御する。ま
た、制御回路２０は、周波数測定時には、第２カウンタ
２２Ａの動作を停止させ、プリスケーラ２２の分周比の
切り替えが行なわれないように制御する。これによっ
て、周波数測定時には、プリスケーラ２２は１／６４の
みの分周動作を行なうようにされる。
【００２３】この実施例において、周波数測定時に基準
発振信号φref’の１周期ではなく４周期にわたって計
数動作させるようにしているのは、測定精度を高くする
ためである。すなわち、プリスケーラ２１が設けられて
いることによって、φref’の１周期の測定でカウンタ
２２Ｎにおいて生じる最大誤差つまりφref’の１周期
の測定でカウンタ２２Ｎが１パルスカウントエラーを起
こしたとすると、そのときの誤差はプリスケーラ２１の
分周比である６４倍に拡大される。そのため、基準発振
信号φref’が４００ｋＨｚの場合にはカウンタ２２Ｎ
の最大誤差は２５．６ＭＨｚ（＝４００ｋＨｚ×６４）
であるが、４周期の測定でカウンタ２２Ｎにおいて生じ
る誤差は１／４の約６．４ＭＨｚに低減される。
【００２４】周波数測定時に第１カウンタ２２Ｎによっ
て計数された１１ビットの計数値は記憶回路１８のいず
れかのレジスタに格納される。そして、この格納された
値は、ＰＬＬ動作時には、上位８ビットが整数部とみな
されて使用バンド決定回路１９において、外部から供給
される第１カウンタ２２Ｎの設定コードＮ８〜Ｎ０と比
較される。また、記憶回路１８のレジスタに格納された
値のうち下位２ビットは小数部とみなされて使用バンド
決定回路１９において、外部から供給される第２カウン
タ２２Ａの設定コードＡ５〜Ａ０のうち上位２ビットＡ
５，Ａ４と比較される。そして、記憶回路１８の各レジ
スタＲＥＧ０〜ＲＥＧ１５の格納値と設定コードＮ８〜
Ｎ０およびＡ５，Ａ４との比較結果からＶＣＯ１０の使
用バンドが決定され、そのバンドを選択するようなバン
ド切り替えコードＶＢ３〜ＶＢ０が生成されてＶＣＯ１
０に供給される。ＶＣＯ１０は、ＧＳＭのような通信シ
ステムに使用されるＰＬＬ回路の場合には、各バンドが
ＧＳＭのチャンネル間隔に応じて例えば４００ｋＨｚの
ような間隔に設定される。
【００２５】以下、この実施例のＰＬＬ回路における制
御回路２０による周波数測定動作およびＰＬＬの引込み
動作の手順を、図３のフローチャートを用いて説明す
る。なお、周波数測定は、例えばシステムの電源投入時
ごとに行なわれる。制御回路２０は、ＲＦＶＣＯの周波
数測定が開始されると、先ずスイッチＳＷ０を切り替え
てループフィルタ１６に直流電圧ＶDCを供給する（ステ
ップＳ１）。そして、ループフィルタ１６の電圧Ｖｃが
安定し、ＶＣＯ１０の発振周波数が安定するのを待つ
（ステップＳ２）。次に、プリスケーラ２１の分周比を
１／６４に固定するとともに、第１カウンタ２２Ｎが１
１ビットカウンタとして動作するように設定する（ステ
ップＳ３）。それから、選択バンドを示すポインタを参
照してＶＣＯ１０のバンドを選択するコードＶＢ３〜Ｖ
Ｂ０を出力する（ステップＳ４）。ここで、最初に選択
されるバンドは、例えば周波数範囲が最も低いＢＡＮＤ
０である。
【００２６】次に、第１カウンタ２２Ｎを基準発振信号
φref’の４周期にわたって計数動作させる（ステップ
Ｓ５）。そして、次のステップＳ６で、カウンタの計数
値を記憶回路１８のいずれかのレジスタに格納する。最
初に格納されるレジスタは第１レジスタＲＥＧ０であ
る。それから、全てのバンドの周波数測定を終了したか
判定する（ステップＳ７）。ここで、終了していなけれ
ばステップＳ８で選択バンドを示すポインタの値を加算
（＋１）してステップＳ４へ戻り、ステップＳ４〜Ｓ８
の動作を繰り返す。そして、すべてのバンドの周波数測
定を終了すると、ステップＳ７からステップＳ９のスタ
ンバイモードへ移行して、周波数測定を終了する。
【００２７】その後、スタンバイ状態で送受信開始に伴
いベースバンド回路から使用チャネルに応じた周波数設
定値が供給されると、使用バンド決定回路１９において
その周波数設定値に基づいて記憶回路１８の各レジスタ
ＲＥＧ０〜ＲＥＧ１５の格納値と設定コードＮ８〜Ｎ０
およびＡ５，Ａ４との比較結果からＶＣＯ１０の使用バ
ンドが決定され、引込み初期電圧生成回路１７において
以下に述べるような手順で引込み初期電圧が選択される
（ステップＳ１０）。
【００２８】続いて、制御回路２０によりスイッチＳＷ
０が切り換えられ、引込み初期電圧生成回路１７で生成
された電圧がループフィルタ１６に印加されて引込みが
開始される（ステップＳ１１）。そして、引込みが開始
後所定時間経過してループが安定した頃を見計らって制
御回路２０がスイッチＳＷ０を切り換えてチャージポン
プ１５とループフィルタ１６を接続してＰＬＬループを
ロックさせた後、送受信が開始される（ステップＳ１
２）。制御回路２０はこのような時間制御を行なうため
タイマＴＭＲを備えている。タイマＴＭＲは、例えば基
準発振回路１１からの基準発振信号φrefに基づいて計
時動作を行なうように構成される。
【００２９】次に、引込み初期電圧生成回路１７につい
て説明する。ベースバンド回路から周波数ｆ(ｓ)に相当
する設定値が供給され、これに応じてｎ個（例えば１６
個）のバンドの中からｉ番目のバンドが選択された場合
を考える。このバンドｉの制御電圧可変範囲内での最大
周波数をｆ(i:max)、最小周波数をｆ(i:min)とすると、
ｆ(i:min)＜ｆ(ｓ)＜ｆ(i:max)である。また、選択され
たバンドよりも１つ周波数帯の低いバンドをｉ−１とす
ると、このバンドｉ−１の制御電圧可変範囲内での最大
周波数はｆ(i-1:max)、最小周波数はｆ(i-1:min)で表わ
され、ｆ(i:min)＝ｆ(i-1:max)である。
【００３０】一方、ＰＬＬ回路が最大周波数ｆ(i:max)
でロックするときのループフィルタ１６の電圧をＶcp-m
ax、最小周波数ｆ(i:min) でロックするときのループフ
ィルタ１６の電圧をＶcp-minとおくと、設定周波数ｆ
(ｓ)でロックするときのループフィルタ１６の電圧Ｖcp
-sは、図４より、次のようにして求めることができる。
なお、前述の周波数測定時には、制御電圧可変範囲内で
の最大電圧Ｖcp-maxで測定が行なわれ、その結果が記憶
回路１８のレジスタＲＥＧ０〜ＲＥＧ１５に記憶されて
いるものとする。
【００３１】この場合、先ず設定周波数ｆ(ｓ)に応じて
選択されたバンドｉの最大周波数ｆ(i:max)とそれより
も１つ低いバンドｉ−１の最大周波数ｆ(i-1:max)を記
憶回路１８から読み出して、周波数差ΔｆＡ＝ｆ(i:ma
x)−ｆ(i-1:max)を算出する。また、選択されたバンド
ｉの最大周波数ｆ(i:max)と設定周波数ｆ(ｓ)との差Δ
ｆＢ＝ｆ(i:max)−ｆ(ｓ)を算出する。これらの周波数
差ΔｆＡとΔｆＢを用いると、設定周波数ｆ(ｓ)でＰＬ
Ｌループがロックするときのループフィルタ１６の電圧
Ｖcp-sは、次式 Ｖcp-s＝Ｖcp-min＋（Ｖcp-max−Ｖcp-min）×（１−Δ
ｆＢ／ΔｆＡ） により表わすことができる。
【００３２】従って、このような電圧Ｖcp-sを初期電圧
ＶDCiとしてループフィルタ１６に印加すれば高速でＰ
ＬＬの引込みを行なうことができる。ただし、このよう
な式で表わされる連続的な電圧を生成する回路を半導体
集積回路で実現するには高精度のＤＡ変換回路が必要と
なる。そこで、本実施例では、ループフィルタ１６に印
加する引込み初期電圧ＶDCiを周波数設定値ｆ(ｓ)に応
じて段階的に設定することとした。具体的には、図４に
示されているように、制御電圧可変範囲Ｖcp-max〜Ｖcp
-minをＭ個（例えば４個）に分割したときの分圧Ｖｃ
１，Ｖｃ２，Ｖｃ３とＶcp-maxを生成する回路を設け、
これらの電圧の中から周波数設定値ｆ(ｓ)に相当するフ
ィルタ電圧Ｖcp-sに最も近いものを選択して引込み初期
電圧ＶDciとしてループフィルタ１６に印加することと
した。
【００３３】図５は、その場合の引込み初期電圧生成回
路１７の具体的な回路例である。この実施例の引込み初
期電圧生成回路１７は、電源電圧端子Ｖｃｃと接地点と
の間に直列に接続された抵抗Ｒ１〜Ｒ５からなる抵抗分
割回路７１と、該抵抗分割回路７１で生成された電圧の
何れかを選択して出力させるスイッチＳＷ１〜ＳＷ４か
らなるセレクタ回路７２と、周波数設定値ｆ(ｓ)に対応
したフィルタ電圧に近い電圧を算出する演算回路７３
と、該演算回路７３の出力をデコードして前記セレクタ
回路７２のスイッチＳＷ１〜ＳＷ４のオン、オフ制御信
号を生成する変換回路７４などからなる。
【００３４】抵抗分割回路７１は、最大制御電圧Ｖcp-m
axと分圧Ｖｃ１，Ｖｃ２，Ｖｃ３を生成できるように抵
抗Ｒ１〜Ｒ５の抵抗値が設定されている。最小制御電圧
Ｖcp-minが不要な理由は、バンドｉを選択して電圧Ｖcp
-minを印加する代わりにそれよりも１つ周波数帯が低い
バンドｉ−１を選択して最大電圧Ｖcp-maxを印加しても
同じ結果になるためである。
【００３５】上記演算回路７３においては、次のような
演算式 VDci＝Vcp-min+{(Vcp-max−Vcp-min)・M｝×INT{(1−Δf
B・ΔfA)×M} により引込み初期電圧ＶDciが算出される。なお、上記
式において、「ＩＮＴ」は整数化を意味する。ここで、
この整数化としては四捨五入方式が望ましいが、切り捨
て方式であってもよい。切り捨て方式とすることによ
り、回路を簡略化することができる。上記演算式により
引込み初期電圧ＶDciを算出する代わりに、INT{(1−Δf
B・ΔfA) }×Mで整数値を求めこの値をデコーダなどから
なる変換回路７４で変換してセレクタ回路７２の制御信
号を生成することも可能である。
【００３６】次に、本発明のＰＬＬ回路を、マルチバン
ド方式の無線通信システムを構成する高周波ＩＣに適用
した場合について説明する。図６には高周波ＩＣの詳細
な構成例と通信機の全体の概略構成が示されている。特
に制限されないが、この実施例のシステムは、いわゆる
ダイレクトコンバージョン方式と呼ばれるものである。
【００３７】図６において、１００は信号電波の送受信
用アンテナ、２００は高周波ＩＣ、１１０は送受信切り
替え用のスイッチ、１２０は送信信号を増幅する高周波
電力増幅回路、１３０は送信用発振器（ＴＸＶＣＯ）、
１４０は送信側ＰＬＬ回路を構成するループフィルタ、
１５０は希望バンドに応じた周波数の発振信号を生成す
る高周波発振器（ＲＦＶＣＯ）１０とともにＲＦ用ＰＬ
Ｌ回路を構成する基準発振回路１１とループフィルタ１
６などの外付け回路および部品、１６０は受信信号から
不要波を除去する高周波フィルタ、３００は送信データ
をＩ，Ｑ信号に変換したり高周波ＩＣ２００を制御した
りするベースバンド回路（ＬＳＩ）である。高周波ＩＣ
２００は１つの半導体チップ上に半導体集積回路として
構成される。
【００３８】本実施例の高周波ＩＣ２００では、ＲＦＶ
ＣＯ１０と、図１に示されている分周回路１３、位相比
較回路１４、チャージポンプ１５、切換えスイッチＳＷ
０、プリスケーラ２１、モジュロカウンタ２２などから
なり上記ＲＦＶＣＯ１０や外付けの基準発振回路１１お
よびループフィルタ１６と共にＰＬＬ回路を構成するＲ
Ｆ用ＰＬＬ構成回路２０５と、引込み初期電圧生成回路
１７、記憶回路１８、使用バンド決定回路１９、制御回
路２０などからなるバンド制御回路２０６と、例えば３
２０ＭＨｚのような中間周波数の発振信号φIFを生成す
る発振回路（ＩＦＶＣＯ）２１０と、該発振回路２１０
で生成された発振信号φIFを分周して８０ＭＨｚのよう
な搬送波を生成する分周回路２２０と、分周回路２２０
から出力される搬送波をベースバンド回路３００から供
給されるＩ信号とＱ信号により直接変調をかける変調回
路２３０と、高周波発振器１０から供給される発振信号
φRFを分周する分周回路２５０と、該分周回路２５０で
分周された信号φRF’と送信用発振器（ＴＸＶＣＯ）１
３０からフィードバックされる送信信号φTXとを合成し
て２つの信号の周波数差に相当する周波数の信号φmix
を生成するミキサ２６０と、該ミキサ２６０から漏れる
高調波成分をカットするハーモニックフィルタ２４２
と、上記ミキサ２６０からの信号と上記変調回路２３０
から変調信号との位相差を検出する位相検出回路２７０
と、該位相検出回路２７０から出力される信号（ＵＰ，
ＤＯＷＮ）によって動作するチャージポンプ２８０と、
モード制御回路２９０などから送信系回路が構成されて
いる。
【００３９】また、高周波ＩＣ２００のチップ上には、
受信系を構成する回路として、受信信号を増幅するロウ
ノイズアンプ３１０、受信信号に高周波発振器１５０の
発振信号φRFが分周回路２５０で分周された信号を合成
することで復調を行なう復調回路３２０、復調された信
号を増幅してベースバンド回路３００へ出力するプログ
ラマブル・ゲイン・アンプ３３０等が設けられている。
特に制限されないが、この実施例では、前記基準発振回
路１１とループフィルタ１６などの外付け部品とチップ
上に設けられたＲＦＶＣＯ１０とＲＦ用ＰＬＬ構成回路
２０５とバンド制御回路２０６とからなるＲＦシンセサ
イザが、送信系回路と受信系回路で共用されている。
【００４０】また、チャージポンプ２８０と位相検出回
路２７０、ループフィルタ１４０、送信用発振器（ＴＸ
ＶＣＯ）１３０およびミキサ２６０によって周波数変換
を行なう送信用ＰＬＬ回路ＴｘＰＬＬが構成される。マ
ルチバンド方式の無線通信システムでは、使用するバン
ドに応じて上記高周波発振器１０の発振周波数φRFが、
例えばベースバンド回路３００からの指令によって切り
替えられることで、送信周波数の切り替えが行なわれ
る。
【００４１】制御回路２９０には、コントロールレジス
タＣＲＧが設けられ、このレジスタＣＲＧにはベースバ
ンド回路３００からの信号に基づいて設定が行なわれ
る。具体的には、ベースバンド回路３００から高周波用
ＩＣ２００に対して同期用のクロック信号ＣＬＫと、デ
ータ信号ＳＤＡＴＡと、制御信号としてロードイネーブ
ル信号ＬＥＮとが供給されており、モード制御回路２９
０は、ロードイネーブル信号ＬＥＮが有効レベルにアサ
ートされると、ベースバンド回路３００から伝送されて
くるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期
して順次取り込んで、上記コントロールレジスタＣＲＧ
にセットする。特に制限されるものでないが、データ信
号ＳＤＡＴＡはシリアルで伝送される。ベースバンド回
路３００はマイクロプロセッサなどから構成される。
【００４２】コントロールレジスタＣＲＧは、特に制限
されるものでないが、前記実施例におけるＲＦＶＣＯ１
０の周波数測定を開始させる制御ビットや、受信モー
ド、送信モード、待受け時等ごく一部の回路のみ動作し
少なくとも発振回路を含む大部分の回路が停止するスリ
ープ状態となるスタンバイモード、ＰＬＬ回路を起動さ
せたりするウォームアップモードなどのモードを指定す
るビット、送信用ＰＬＬ回路ＴｘＰＬＬにおける引込み
モードを指定するビットなどが設けられる。
【００４３】表１は、本実施例のトリプルバンド用の高
周波ＩＣにおける中間周波用発振器（ＩＦＶＣＯ）２１
０、送信用発振器（ＴＸＶＣＯ）１３０および高周波用
発振器（ＲＦＶＣＯ）１０の発振信号φIF，φTX，φRF
の周波数の設定例を、次の表１に示す。
【００４４】
【表１】
【００４５】表１に示されているように、本実施例で
は、中間周波用発振器（ＩＦＶＣＯ）２１０の発振周波
数はＧＳＭ、ＤＣＳ、ＰＣＳいずれの場合にも６４０Ｍ
Ｈｚに、これが分周回路２２０で１／８に分周されて８
０ＭＨｚの搬送波ＴＸＩＦが生成されて変調が行なわれ
る。一方、高周波用発振器（ＲＦＶＣＯ）１０の発振周
波数は、ＧＳＭの場合３８４０〜３９８０ＭＨｚに、ま
たＤＣＳの場合３５８０〜３７３０ＭＨｚに、さらにＰ
ＣＳの場合３８６０〜３９８０ＭＨｚに設定され、これ
が分周回路２５０でＧＳＭの場合は１／４に分周され、
またＤＣＳとＰＣＳの場合は１／２に分周されてφRF’
としてミキサ２６０に供給される。ミキサ２６０では、
このφRF’と送信用発振回路１３０からの送信用発振信
号φTXの周波数の差（ＦRF−ＦTX）に相当する信号が出
力され、この差信号と変調信号の周波数ＦTXIFと一致す
るように送信用ＰＬＬ（ＴｘＰＬＬ）が動作する。
【００４６】なお、図６の実施例においては、本発明の
ＰＬＬ回路を、ミキサ３２０において受信信号と合成さ
れるＲＦ信号（高周波信号）を生成するＲＦ用ＰＬＬ回
路に適用した場合が示されているが、ミキサにおいて送
信信号と合成されるＩＦ信号（中間周波数信号）を生成
するＩＦ用ＰＬＬ回路に適用することも可能である。ま
た、図示しないが、ベースバンド回路３００からのＩ信
号とＱ信号で直接送信信号を変調するダイレクトアップ
コンバージョン方式の高周波ＩＣにおいて、送信信号を
生成する送信用ＰＬＬ回路に適用することも可能であ
る。
【００４７】次に、本発明のＰＬＬ回路を、ポーラール
ープ方式の無線通信システムを構成する高周波ＩＣに適
用した場合の実施例について、図７を用いて説明する。
図７において、１２０はアンテナ１００を駆動して送信
を行なう高周波電力増幅回路（以下、パワーアンプと称
する）１２１や送信電力を検出するためのカプラ１２２
などを含むパワーモジュール、２００はＧＳＭシステム
におけるＧＭＳＫ変調やＥＤＧＥシステムにおける８−
ＰＳＫ変調を行なうことができる高周波ＩＣ、３００は
送信データ（ベースバンド信号）に基づいてＩ／Ｑ信号
を生成したり高周波ＩＣ２００の制御信号やパワーモジ
ュール１２０内のパワーアンプ１２１に対するバイアス
電圧ＶBIVGASを生成したりするベースバンド回路、Ｔｘ
ＶＣＯは位相変調された送信信号（搬送波）を生成する
送信用発振器、ＬＰＦ１は位相制御ループの帯域を制限
するループフィルタである。
【００４８】高周波ＩＣ２００とベースバンドＬＳＩ３
００はそれぞれが１つの半導体チップ上に半導体集積回
路として構成される。高周波ＩＣ２００のチップ上に
は、送信系の回路の他に、ロウノイズアンプ（ＬＮ
Ａ）、受信信号を中間周波数の信号にダウンコンバート
するミキサ（Ｒｘ−ＭＩＸ）、高ゲインのプログラマブ
ル・ゲインアンプ（ＰＧＡ）などからなる受信系回路４
１０が形成されている。
【００４９】本実施例のポーラーループ方式の無線通信
システムは、位相制御のためのフィードバックループ
（以下、位相ループと称する）の他に、振幅制御のため
のフィードバックループ（以下、振幅ループと称する）
の２つの制御ループを備える。
【００５０】この実施例のポーラーループを構成する高
周波ＩＣ２００は、高周波数の発振信号φRFを生成する
発振器（ＲＦ−ＶＣＯ）１０、中間周波数の発振信号φ
IFを生成する発振器（ＩＦ−ＶＣＯ）２１０、ＩＦ−Ｖ
ＣＯ２１０で生成された発振信号φIFから互いに位相が
９０°ずれた信号を生成する位相分周回路２２０、ベー
スバンドＬＳＩ３００から供給されるＩ／Ｑ信号と位相
分周回路２２０で分周された信号とをミキシングして直
交変調を行なう直交変調回路２３０、送信用発振器Ｔｘ
ＶＣＯからのフィードバック信号とＲＦ−ＶＣＯ１０か
らの発振信号φRFとをミキシングして８０ＭＨｚのよう
な信号にダウンコンバートするミキサ２６０、該ミキサ
２６０の出力信号と前記直交変調回路１２０の出力信号
との位相差を検出する位相検出回路２７０、パワーアン
プ１２１の出力レベルを検出する前記カプラ１２２から
の信号と高周波発振器ＲＦ−ＶＣＯ１０からの発振信号
φRFとをミキシングするミキサ１３２、該ミキサ１３２
の出力を増幅するフィードバック側可変利得増幅回路Ｍ
ＶＧＡ、増幅された信号と前記直交変調回路２３０の出
力信号とを比較して振幅差を検出する振幅検出回路４５
０、振幅検出回路４５０の出力に応じた電圧を発生する
とともに振幅ループの周波数帯域を規制するループフィ
ルタＬＰＦ２、ループフィルタＬＰＦ２の出力を増幅す
るフォワード側可変利得増幅回路ＩＶＧＡ、可変利得増
幅回路ＭＶＧＡおよびＩＶＧＡの利得を制御する利得制
御回路４６０、チップ内部の制御情報や動作モード等を
設定するためのレジスタ４７０、レジスタ４７０の設定
値に基づいてチップ内部の各回路に対するタイミング信
号を出力して動作モードに応じて所定の順序で動作させ
るシーケンサ４８０などを備える。
【００５１】本実施例の高周波ＩＣ２００では、上記Ｒ
Ｆ−ＶＣＯ１０に対応して、図１に示されている分周回
路１３、位相比較回路１４、チャージポンプ１５、切換
えスイッチＳＷ０、プリスケーラ２１、モジュロカウン
タ２２などからなり上記ＲＦ−ＶＣＯ１０や外付けの基
準発振回路１１およびループフィルタ１６と共にＰＬＬ
回路を構成するＲＦ用ＰＬＬ構成回路２０５と、引込み
初期電圧生成回路１７、記憶回路１８、使用バンド決定
回路１９、制御回路２０などからなるバンド制御回路２
０６が設けられている。これにより、自動的に最適のバ
ンドの選択と送受信開始時のＰＬＬ回路の引込みを高速
に行なうことができる。基準となる発振信号を生成する
基準発振回路１１は、外付け部品で構成される。
【００５２】この実施例では、上記カプラ１２２−ミキ
サ１３２−可変利得増幅回路ＭＶＧＡ−振幅検出回路４
５０−ループフィルタＬＰＦ２−可変利得増幅回路ＩＶ
ＧＡ−パワーアンプ１２１により振幅ループが構成され
る。また、位相検出回路２７０−ループフィルタＬＰＦ
１−送信用発振器ＴｘＶＣＯ−ミキサ２６０−位相検出
回路２７０により位相ループが構成される。位相ループ
では、直交変調回路２３０の出力信号とミキサ２６０か
らのフィードバック信号に位相差が生じていると、この
誤差を減少させるような電圧が送信用発振器ＴｘＶＣＯ
の周波数制御端子に供給され、ミキサ２６０からのフィ
ードバック信号の位相が直交変調回路２３０の出力信号
の位相と一致するようになる。この位相ループにより、
送信用発振器ＴｘＶＣＯの出力の位相が電源電圧変動や
温度変化に対してずれないような制御が行われる。な
お、送信用発振器ＴｘＶＣＯの振幅は一定である。
【００５３】さらに、この実施例では、上記可変利得増
幅回路ＭＶＧＡの出力を位相検出回路２７０にフィード
バックさせて、カプラ１２２−ミキサ１３２−可変利得
増幅回路ＭＶＧＡの経路が振幅ループと位相ループの共
通のフィードバックパスとして使用可能にするための切
替えスイッチＳＷ１０が設けられている。スイッチＳＷ
１０はベースバンドＬＳＩ３００からのレジスタ４７０
への設定状態に応じてシーケンサ４８０によって切替え
が行なわれるようにされる。
【００５４】ところで、ＥＤＧＥモードではパワーアン
プ１２０の出力に位相変調成分と振幅変調成分の両方が
含まれるので、出力側の位相成分を有する位相検出回路
２７０への帰還信号として送信用発振器ＴｘＶＣＯの出
力またはパワーアンプ１２１の出力のいずれを用いても
よい。ただし、送信開始時はパワーアンプ１２１の出力
がまだ立ち上がっていないので、振幅ループからのフィ
ードバック信号では位相ループをロックさせることがで
きない。一方、ＥＤＧＥ変調モードでは振幅ループのフ
ィードバックバスは不可欠であるので、ループがロック
した後は振幅ループを共用してミキサ２６０を含む狭義
の位相ループを遮断してもよく、それにより消費電力を
低減でき、またより精度の高い位相変調が行なえるとい
う利点が生まれる。そこで、この実施例では、出力立上
げ時はスイッチＳＷ１０を位相ループからのフィードバ
ック信号を選択する側に切り替えて動作させ、ループが
安定したら振幅ループからのフィードバック信号を選択
する側に切り替えるようにしている。
【００５５】また、位相ループ上のループフィルタＬＰ
Ｆ１は、容量Ｃ０，Ｃ１およびＣ１と直列に接続された
抵抗Ｒ１とから構成されている。ただし、ループフィル
タＬＰＦ１の周波数帯域は、位相変調のみ行なうＧＭＳ
Ｋ変調モードを考慮してノイズ抑制度の高い１．２ＭＨ
ｚのような周波数帯域となるように各容量や抵抗の値が
決定されている。
【００５６】本実施例の送信回路では、８−ＰＳＫ変調
モードで動作する場合、振幅ループにおいて、パワーア
ンプ１２０の出力がカプラ１２２により検出され、その
検出信号がミキサ１３２により中間周波数帯（ＩＦ）に
変換され、可変利得増幅回路ＭＶＧＡにより増幅されて
フィードバック信号ＳFBとして振幅検出回路４５０に供
給される。そして、振幅検出回路４５０で直交変調回路
２３０により変調された送信信号とフィードバック信号
ＳFBとが比較されて振幅差が検出され、その振幅差が可
変利得増幅回路ＭＶＧＡで増幅され、パワーアンプ２１
０の出力制御端子に制御電圧ＶAPCとして印加され、振
幅制御が行なわれる。この実施例においては、パワーア
ンプ１２１はＦＥＴなどで構成されており、このＦＥＴ
のドレイン端子もしくはソース端子にはパワーモジュー
ル１２０に設けられている電圧制御回路（図示省略）に
より前記制御電圧ＶAPCに応じた駆動電圧（Ｖｄｄ）が
生成されて印加される。また、パワーＦＥＴのゲート端
子には図示しないバイアス回路で生成された適当なバイ
アス電圧ＶBIASが印加される。
【００５７】ここで、フォワードパス上の可変利得増幅
回路ＩＶＧＡとフィードバックパス上の可変利得増幅回
路ＭＶＧＡに対する利得制御について説明する。ＥＤＧ
ＥまたはＧＳＭ対応の携帯電話端末では、パワーアンプ
の出力電力ＰOUTを一定時間内に所望の値まで増加また
は減少させるパワー制御を行なわれる。ポーラーループ
では、このパワー制御を可変利得増幅回路ＭＶＧＡのゲ
インを制御することにより行なう。具体的には、可変利
得増幅回路ＭＶＧＡのゲインを減少させれば振幅ループ
のフィードバック信号は減少するので、変調回路からの
基準信号と一致させるために、パワーアンプはゲインＧ
PA（ＰOUT／ＰIN）が増加するように制御され、出力電
力ＰOUTは増加する。出力電力ＰOUTを減少させたい時は
可変利得増幅回路ＭＶＧＡのゲインを減少させればよ
い。本実施例では、可変利得増幅回路ＭＶＧＡのゲイン
制御は、ベースバンドＬＳＩ３００からの制御電圧ＶRA
MPにより行なうようにしている。しかも、可変利得増幅
回路ＭＶＧＡのゲインＧMVGAの減少または増加の割合
と、パワーアンプのゲインＧPAの増加または減少の割合
は常に等しくされる。
【００５８】そのため、制御電圧ＶRAMPに対する可変利
得増幅回路ＭＶＧＡのゲインの変化は右下がりの直線に
なり、制御電圧ＶRAMPに対するパワーアンプ１２０のゲ
インの変化は右上がりの直線になる。また、これによっ
てパワーアンプ１２０の出力電力ＰOUTは、制御電圧ＶR
AMPに対して直線的に増加するようになる。このように
パワーアンプ１２０の出力電力ＰOUTを制御電圧ＶRAMP
により、dBの単位で線形に制御することは、振幅ループ
を安定に動作させるために有効なことである。
【００５９】一方、変調回路２３０からの基準信号は８
−ＰＳＫで変調された信号であり振幅成分は変化してい
るが、振幅制御ループの作用によりパワーアンプの出力
電力ＰOUTの振幅成分が基準信号ＳREFと一致するように
制御がなされる。このときパワーアンプ１２０の出力電
力ＰOUTは上述したパワー制御により所望の値に維持さ
れている。このようにポーラーループでは、８−ＰＳＫ
で変調された振幅成分に影響を与えることなく、所望の
出力パワーを維持できる。
【００６０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでない。例えば前記実施例のＰＬＬ回路におい
ては、制御電圧の分割数Ｍを「４」とした場合を説明し
たが、分割数は「４」限定されるものでなく、「５」あ
るいは「６」などであっても良い。分割数が多いほど引
込み初期電圧ＶDciを正確に設定して引込み時間の短縮
を図ることができる。ただし、分割数が多いと引込み初
期電圧生成回路１７の回路規模が大きくなるとともに、
引込み時間のタイマ制御が複雑になるので、回路形式に
よっては分割数を多くしすぎるとメリットよりもデメリ
ットの方が大きくなる場合がある。
【００６１】また、実施例においては、予め所定の１つ
の直流電圧（実施例ではＶcp-max）を用いて測定された
ＶＣＯ１０の周波数を記憶回路１８に記憶し、ＰＬＬ回
路の動作開始時にこの記憶回路１８から読み出した周波
数情報とベースバンド回路からの指定周波数情報とに基
づいて引込み初期電圧を選択するようにしているが、複
数の直流電圧（図４のＶcp-max，Ｖｃ３，Ｖｃ２，Ｖｃ
１等）を用いてＶＣＯ１０の周波数をそれぞれ測定して
記憶回路１８に記憶し、ＰＬＬ回路の動作開始時に使用
バンド決定回路１９が使用バンドを決定するためにこの
記憶回路１８から読み出した周波数情報に基づいて引込
み初期電圧を選択するようにしても良い。
【００６２】さらに、実施例においては、予め測定され
たＶＣＯ１０の周波数を記憶する記憶回路１８と、ＶＣ
Ｏ１０の使用バンドを決定する使用バンド決定回路１９
とを高周波ＩＣ内に設けているが、バンド決定回路１９
を省略して記憶回路１８のみ高周波ＩＣ内に設けておい
て、ＰＬＬ回路の動作開始時にベースバンド回路３００
がこの記憶回路１８から周波数情報を読み出してＶＣＯ
１０の使用バンドを決定し、バンド切り替えコードＶＢ
３〜ＶＢ０とともに引込み初期電圧生成回路１７内のセ
レクタ回路７２を制御する信号を与えるように構成して
も良い。さらに、実施例では、周波数測定時の直流電圧
ＶDCを、電圧生成回路１７からループフィルタ１６を介
してＶＣＯ１０に与えるようにしているが、電圧生成回
路１７からＶＣＯ１０にＶＣＯ制御電圧Ｖｃとして直接
与えるようにしても良い。
【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である携帯電
話機の無線通信システムに用いられるＰＬＬ回路に適用
した場合について説明したが、本発明はそれに限定され
るものでなく、ＰＬＬ回路を備えた半導体集積回路特に
ＶＣＯの可変周波数範囲が広いＰＬＬ回路を有する半導
体集積回路に利用することもできる。
【００６４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、発振動作
開始時に所望の周波数で発振回路が発振する際に印加さ
れる制御電圧に極めて近い初期電圧を印加できるため、
ＰＬＬの引込み用の電流源を設ける必要がなくしかも正
確かつ高速に引込みを行なえるＰＬＬ回路を備えた通信
用半導体集積回路を実現することができる。さらに、本
発明の通信用半導体集積回路を使用した無線通信システ
ムにおいては、複数の周波数帯の信号による通信が可能
であり、しかもＶＣＯを変復調回路などと共に一つの半
導体チップ上に形成することができ、これによってシス
テムを構成する部品点数を低減し装置の小型化を達成す
ることができる。
【図面の簡単な説明】
【図１】本発明を適用したＰＬＬ回路の一実施例を示す
ブロック図である。
【図２】ＰＬＬ回路においてＶＣＯの周波数可変範囲を
連続的に変化させる場合とバンドに分けて変化させる場
合における制御電圧Ｖｃと発振周波数ｆvcoとの関係を
示すグラフである。
【図３】実施例のＰＬＬ回路におけるＶＣＯの周波数測
定手順およびＰＬＬ回路の引込み動作手順の一例を示す
フローチャートである。
【図４】実施例のＰＬＬ回路におけるＰＬＬ回路の引込
み初期電圧の決定方法を説明するための図である。
【図５】実施例のＰＬＬ回路を構成する引込み初期電圧
生成回路の具体例を示す構成図である。
【図６】本発明に係るＰＬＬ回路を適用したダイレクト
コンバージョン方式の無線通信システムの構成例を示す
ブロック図である。
【図７】本発明に係るＰＬＬ回路を適用したポーラール
ープ方式の無線通信システムの構成例を示すブロック図
である。
【符号の説明】
１０ 高周波発振器（ＲＦＶＣＯ） １１ 基準発振回路 １４ 位相比較回路 １５ チャージポンプ １６ ループフィルタ １７ 引込み初期電圧生成回路 １８ 周波数記憶回路 １９ 使用バンド決定回路 ２０ 制御回路 ２２ モジュロカウンタ ７１ 抵抗分割回路 ７２ セレクタ回路 ７３ 演算回路 ７４ 変換回路 １００ 送受信用アンテナ １１０ 送受信切り替え用のスイッチ １２０ 高周波電力増幅回路 １３０ 送信用発振器（ＴＸＶＣＯ） １４０ ループフィルタ １５０ ＲＦＶＣＯモジュール １６０ 高周波フィルタ ２００ 高周波ＩＣ ２０５ ＲＦ用ＰＬＬ構成回路 ２０６ バンド制御回路 ２１０ 発振回路 ２２０ 分周回路 ２３０ 変調回路 ２３０ 分周回路 ２６０ ミキサ ２７０ 位相検出回路 ２８０ チャージポンプ ２９０ 制御回路 ３００ ベースバンド回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 倉上 典之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 魚住 俊弥 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5J106 AA04 BB10 CC01 CC24 CC41 CC52 CC53 DD08 DD09 DD17 DD32 DD38 FF05 GG01 HH01 HH10 KK03 PP03 QQ02 QQ09 RR03 RR07 RR14 RR17 RR20 5K011 DA07 DA26 JA01 KA15 KA18

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 所定の周波数の基準信号と帰還信号の位
    相差を検出する位相検出回路および該位相検出回路で検
    出された位相差に応答して電圧を発生するチャージポン
    プと、該チャージポンプによって充放電されるフィルタ
    容量の電圧に基づいて発振動作可能に構成された発振回
    路とを備え、指定された周波数情報に応じた周波数の発
    振信号を出力可能なＰＬＬ回路を含む通信用半導体集積
    回路であって、 上記発振回路の測定された周波数情報を記憶する記憶手
    段と、 上記記憶手段に記憶されている測定周波数情報と上記指
    定された周波数情報とを比較して上記発振回路の発振周
    波数帯を指定する信号を生成する周波数帯決定回路と、 上記記憶手段に記憶されている上記周波数帯決定回路に
    より決定された発振周波数帯に対応した測定周波数と上
    記指定された周波数情報とに基づいて上記フィルタ容量
    もしくは発振回路に印加される電圧を生成する電圧生成
    回路と、 上記発振回路の制御電圧として、上記チャージポンプの
    出力に応じた電圧または上記電圧生成回路で生成された
    電圧が選択的に供給されるように作用する制御電圧切換
    え手段と、上記制御電圧切換え手段の切換え制御を行な
    う制御回路と、 を備え、上記ＰＬＬ回路の動作開始時に上記制御電圧切
    換え手段により上記電圧生成回路で生成された電圧を初
    期電圧として上記フィルタ容量もしくは上記発振回路に
    供給して引込み動作を行なってから上記制御電圧切換え
    手段を切り換えてチャージポンプの出力に応じた電圧を
    上記発振回路に供給してＰＬＬループをロックするよう
    に構成されていることを特徴とする通信用半導体集積回
    路。
  2. 【請求項２】 上記選択されたバンドの最大周波数と設
    定周波数との周波数差および選択されたバンドの周波数
    可変範囲から設定周波数に最も近い制御電圧を決定し、
    該制御電圧を上記制御電圧切換え手段により供給するこ
    とを特徴とする請求項１に記載の通信用半導体集積回
    路。
  3. 【請求項３】 上記発振回路の発振信号の周波数測定時
    に、上記電圧生成回路で生成された所定の電圧が上記フ
    ィルタ容量もしくは上記発振回路に供給されるように構
    成されていることを特徴とする請求項１または２に記載
    の通信用半導体集積回路。
  4. 【請求項４】 上記発振回路の発振周波数を測定可能な
    周波数カウンタを備え、 上記制御回路は、上記ＰＬＬ回路を開ループにした状態
    で上記制御電圧切換え手段により供給される所定の直流
    電圧により上記発振回路を発振動作させてその周波数を
    上記周波数カウンタにより所定の周波数帯ごとに測定し
    て上記記憶手段に記憶させておいて、上記ＰＬＬ回路を
    閉ループにして動作させる際に上記周波数帯決定回路か
    らの信号に基づいて上記指定された周波数帯で上記発振
    回路を発振動作させるように構成されていることを特徴
    とする請求項１〜３のいずれかに記載の通信用半導体集
    積回路。
  5. 【請求項５】 上記発振回路と上記位相比較回路との間
    に、上記発振回路からの発振信号を分周するカウンタ回
    路が設けられ、該カウンタ回路が上記周波数測定時の周
    波数カウンタを兼用するように構成されていることを特
    徴とする請求項４に記載の通信用半導体集積回路。
  6. 【請求項６】 上記カウンタ回路は、分周比を切り替え
    可能な分周回路と、上記発振回路が出力すべき信号の周
    波数を上記基準信号の周波数で割りさらにそれを上記分
    周回路の一方の分周比で割った商に相当する値を計数可
    能な第１のプログラマブルカウンタと、前記割り算の余
    りに相当する値を計数可能な第２のプログラマブルカウ
    ンタとを含み、 上記記憶回路には上記第１のプログラマブルカウンタに
    より計数された値が記憶されるように構成されているこ
    とを特徴とする請求項５に記載の通信用半導体集積回
    路。
  7. 【請求項７】 上記周波数帯決定回路は、上記記憶手段
    に記憶されている測定周波数情報と上記第１のプログラ
    マブルカウンタと第２のプログラマブルカウンタに設定
    される周波数情報とを比較して上記発振回路の発振周波
    数帯を指定する信号を生成することを特徴とする請求項
    ６に記載の通信用半導体集積回路。
  8. 【請求項８】 上記ＰＬＬ回路から出力される発振信号
    もしくはそれを分周した信号と受信信号とを合成するこ
    とにより復調された信号を得る第１のミキサと、上記Ｐ
    ＬＬ回路から出力される発振信号もしくはそれを分周し
    た信号と送信信号とを合成することにより周波数差に相
    当する周波数の信号を得る第２のミキサとを有すること
    を特徴とする請求項１〜７のいずれかに記載の通信用半
    導体集積回路。
  9. 【請求項９】 上記ＰＬＬ回路から出力される発振信号
    とパワーアンプ出力の検出信号とを合成することにより
    周波数変換された信号を得る第３のミキサを有すること
    を特徴とする請求項１〜８のいずれかに記載の通信用半
    導体集積回路。
  10. 【請求項１０】 所定の周波数の基準信号と帰還信号の
    位相差を検出する位相検出回路および該位相検出回路で
    検出された位相差に応答して電圧を発生するチャージポ
    ンプと、該チャージポンプによって充放電されるフィル
    タ容量の電圧に基づいて複数の周波数帯で発振動作可能
    に構成された発振回路とを備え、指定された周波数情報
    に応じた周波数の発振信号を出力可能なＰＬＬ回路と、 上記発振回路の所定の周波数帯ごとに測定された周波数
    情報を記憶する記憶手段と、 上記記憶手段に記憶されている測定周波数情報と上記指
    定された周波数情報とを比較して上記発振回路の発振周
    波数帯を指定する信号を生成する周波数帯決定回路と、 上記記憶手段に記憶されている上記周波数帯決定回路に
    より決定された発振周波数帯に対応した測定周波数と上
    記指定された周波数情報とに基づいて上記フィルタ容量
    もしくは発振回路に印加される電圧を生成する電圧生成
    回路と、 上記発振回路の制御電圧として、上記チャージポンプの
    出力に応じた電圧または上記電圧生成回路で生成された
    電圧を選択的に供給する制御電圧切換え手段と、 上記制御電圧切換え手段の切換え制御を行なう制御回路
    と、 を備え、上記ＰＬＬ回路の動作開始時に上記制御電圧切
    換え手段により上記電圧生成回路で生成された電圧を初
    期電圧として上記フィルタ容量もしくは上記発振回路に
    供給して引込み動作を行なってから上記制御電圧切換え
    手段を切り換えてチャージポンプの出力に応じた電圧を
    上記発振回路に供給してＰＬＬループをロックして発振
    動作させるように構成された通信用半導体集積回路と、 該通信用半導体集積回路によって所望の周波数までダウ
    ンコンバートされた受信信号からデータを抽出したり送
    信データをＩ，Ｑ信号に変換したりするベースバンド回
    路と、 を含み、 上記指定周波数情報は、上記ベースバンド回路から上記
    通信用半導体集積回路へ与えられるように構成されてな
    ることを特徴とする無線通信システム。
  11. 【請求項１１】 送信用発振回路から出力される搬送波
    の位相を制御する位相制御ループと、電力増幅回路から
    出力される送信出力信号の振幅を制御する振幅制御ルー
    プとを有し、位相変調を行なう第１の変調モードによる
    送信と位相および振幅の変調を行なう第２の変調モード
    による送信とが可能に構成され、少なくとも９００ＭＨ
    ｚ帯のＧＳＭ方式を含む２以上の周波数帯を使用した通
    信方式に従った送受信が可能に構成されていることを特
    徴とする請求項１０に記載の無線通信システム。
  12. 【請求項１２】 所定の周波数の基準信号と帰還信号の
    位相差を検出する位相検出回路および該位相検出回路で
    検出された位相差に応答して電圧を発生する電圧発生回
    路と、該電圧発生回路の電圧に基づいて発振動作可能に
    された発振回路とを備え、指定された周波数情報に応じ
    た周波数の発振信号を出力可能なＰＬＬ回路を含む通信
    用半導体集積回路であって、 上記発振回路の測定された周波数情報を記憶する記憶手
    段と、 上記記憶手段に記憶されている測定周波数情報と上記指
    定された周波数情報とを比較して上記発振回路の発振周
    波数帯を指定する信号を生成する周波数帯決定回路と、 上記記憶手段に記憶されている上記周波数帯決定回路に
    より決定された発振周波数帯に対応した測定周波数に基
    づいて上記発振回路に印加される電圧を生成する電圧生
    成回路と、 上記発振回路の制御電圧として、上記電圧発生回路で生
    成された電圧または上記電圧生成回路で生成された電圧
    が選択的に供給されるように作用する制御電圧切換え手
    段と、 上記制御電圧切換え手段の切換え制御を行なう制御回路
    と、 を備え、上記制御電圧切換え手段により、上記電圧生成
    回路で生成された電圧を上記発振回路に供給し、その後
    で上記電圧発生回路で形成された電圧を上記発振回路に
    供給するようにされていることを特徴とする通信用半導
    体集積回路。
  13. 【請求項１３】 上記選択されたバンドの最大周波数と
    設定周波数との周波数差および選択されたバンドの周波
    数可変範囲から設定周波数に最も近い制御電圧を決定
    し、該制御電圧を上記制御電圧切換え手段により供給す
    ることを特徴とする請求項１２に記載の通信用半導体集
    積回路。
  14. 【請求項１４】 上記発振回路の発振信号の周波数測定
    時に、上記電圧生成回路で生成された所定の電圧が上記
    発振回路に供給されるように構成されていることを特徴
    とする請求項１２または１３に記載の通信用半導体集積
    回路。
  15. 【請求項１５】 上記発振回路の発振周波数を測定可能
    な周波数カウンタを備え、 上記制御回路は、上記ＰＬＬ回路を開ループにした状態
    で上記制御電圧切換え手段により供給される所定の直流
    電圧により上記発振回路を発振動作させてその周波数を
    上記周波数カウンタにより所定の周波数帯ごとに測定し
    て上記記憶手段に記憶させておいて、上記ＰＬＬ回路を
    閉ループにして動作させる際に上記周波数帯決定回路か
    らの信号に基づいて上記指定された周波数帯で上記発振
    回路を発振動作させるように構成されていることを特徴
    とする請求項１２〜１４のいずれかに記載の通信用半導
    体集積回路。
  16. 【請求項１６】 上記発振回路と上記位相比較回路との
    間に、上記発振回路からの発振信号を分周するカウンタ
    回路が設けられ、該カウンタ回路が上記周波数測定時の
    周波数カウンタを兼用するように構成されていることを
    特徴とする請求項１５に記載の通信用半導体集積回路。
  17. 【請求項１７】 上記カウンタ回路は、分周比を切り替
    え可能な分周回路と、上記発振回路が出力すべき信号の
    周波数を上記基準信号の周波数で割りさらにそれを上記
    分周回路の一方の分周比で割った商に相当する値を計数
    可能な第１のプログラマブルカウンタと、前記割り算の
    余りに相当する値を計数可能な第２のプログラマブルカ
    ウンタとを含み、 上記記憶回路には上記第１のプログラマブルカウンタに
    より計数された値が記憶されるように構成されているこ
    とを特徴とする請求項１６に記載の通信用半導体集積回
    路。
  18. 【請求項１８】 上記周波数帯決定回路は、上記記憶手
    段に記憶されている測定周波数情報と上記第１のプログ
    ラマブルカウンタと第２のプログラマブルカウンタに設
    定される周波数情報とを比較して上記発振回路の発振周
    波数帯を指定する信号を生成することを特徴とする請求
    項１７に記載の通信用半導体集積回路。
  19. 【請求項１９】 上記ＰＬＬ回路から出力される発振信
    号もしくはそれを分周した信号と受信信号とを合成する
    ことにより復調された信号を得る第１のミキサと、上記
    ＰＬＬ回路から出力される発振信号もしくはそれを分周
    した信号と送信信号とを合成することにより周波数差に
    相当する周波数の信号を得る第２のミキサとを有するこ
    とを特徴とする請求項１２〜１８のいずれかに記載の通
    信用半導体集積回路。
  20. 【請求項２０】 上記ＰＬＬ回路から出力される発振信
    号とパワーアンプ出力の検出信号とを合成することによ
    り周波数変換された信号を得る第３のミキサを有するこ
    とを特徴とする請求項１２〜１９のいずれかに記載の通
    信用半導体集積回路。
  21. 【請求項２１】 所定の周波数の基準信号と帰還信号の
    位相差を検出する位相検出回路および該位相検出回路で
    検出された位相差に応答して電圧を発生する電圧発生回
    路と、該電圧発生回路の電圧に基づいて複数の周波数帯
    で発振動作可能に構成された発振回路とを備え、指定さ
    れた周波数情報に応じた周波数の発振信号を出力可能な
    ＰＬＬ回路と、 上記発振回路の所定の周波数帯ごとに測定された周波数
    情報を記憶する記憶手段と、 上記記憶手段に記憶されている測定周波数情報と上記指
    定された周波数情報とを比較して上記発振回路の発振周
    波数帯を指定する信号を生成する周波数帯決定回路と、 上記記憶手段に記憶されている上記周波数帯決定回路に
    より決定された発振周波数帯に対応した測定周波数に基
    づいて上記発振回路に印加される電圧を生成する電圧生
    成回路と、 上記発振回路の制御電圧として、上記電圧発生回路で生
    成された電圧または上記電圧生成回路で生成された電圧
    を選択的に供給する制御電圧切換え手段と、 上記制御電圧切換え手段の切換え制御を行なう制御回路
    と、を備え、上記制御電圧切換え手段により、上記電圧
    生成回路で生成された電圧を上記発振回路に供給し、そ
    の後で、上記電圧発生回路で生成された電圧を上記発振
    回路に供給するようにされた通信用半導体集積回路と、 該通信用半導体集積回路によって所望の周波数までダウ
    ンコンバートされた受信信号からデータを抽出するベー
    スバンド回路と、 を含み、 上記指定周波数情報は、上記ベースバンド回路から上記
    通信用半導体集積回路へ与えられるようにされてなるこ
    とを特徴とする無線通信システム。
  22. 【請求項２２】 送信用発振回路から出力される搬送波
    の位相を制御する位相制御ループと、電力増幅回路から
    出力される送信出力信号の振幅を制御する振幅制御ルー
    プとを有し、位相変調を行なう第１の変調モードによる
    送信と位相および振幅の変調を行なう第２の変調モード
    による送信とが可能に構成され、少なくとも９００ＭＨ
    ｚ帯のＧＳＭ方式を含む２以上の周波数帯を使用した通
    信方式に従った送受信が可能に構成されていることを特
    徴とする請求項２１に記載の無線通信システム。
JP2002125631A 2002-04-26 2002-04-26 通信用半導体集積回路および無線通信システム Pending JP2003318732A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002125631A JP2003318732A (ja) 2002-04-26 2002-04-26 通信用半導体集積回路および無線通信システム
TW092107395A TW200307398A (en) 2002-04-26 2003-04-01 Semiconductor integrated circuit for communication and wireless communication system
US10/414,149 US7146143B2 (en) 2002-04-26 2003-04-16 Communication semiconductor integrated circuit device and wireless communication system
KR10-2003-0026119A KR20030084739A (ko) 2002-04-26 2003-04-24 통신용반도체집적회로 및 무선통신시스템
US11/519,061 US7242916B2 (en) 2002-04-26 2006-09-12 Communication semiconductor integrated circuit device and wireless communication system
US11/808,285 US20070281651A1 (en) 2002-04-26 2007-06-08 Communication semiconductor integrated circuit device and wireless communication system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002125631A JP2003318732A (ja) 2002-04-26 2002-04-26 通信用半導体集積回路および無線通信システム

Publications (2)

Publication Number Publication Date
JP2003318732A true JP2003318732A (ja) 2003-11-07
JP2003318732A5 JP2003318732A5 (ja) 2005-10-27

Family

ID=29243773

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002125631A Pending JP2003318732A (ja) 2002-04-26 2002-04-26 通信用半導体集積回路および無線通信システム

Country Status (4)

Country Link
US (3) US7146143B2 (ja)
JP (1) JP2003318732A (ja)
KR (1) KR20030084739A (ja)
TW (1) TW200307398A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006135138A1 (en) * 2005-06-13 2006-12-21 Gaintech Inc. Frequency modulated audio transmitter circuit using full-cmos and fabrication method thereof
WO2006137324A1 (ja) * 2005-06-22 2006-12-28 Matsushita Electric Industrial Co., Ltd. 無線受信装置
WO2007008043A1 (en) * 2005-07-14 2007-01-18 Fci Inc Adaptive frequency calibration device of frequency synthesizer
JP2007512792A (ja) * 2003-12-04 2007-05-17 ヴィア テクノロジーズ インコーポレイテッド マルチモードおよびマルチバンドｒｆ送受信機ならびに関連する通信方法
US7292119B2 (en) 2004-03-31 2007-11-06 Nec Electronics Corporation Phase locked loop frequency synthesizer
US7508897B2 (en) 2004-06-15 2009-03-24 Sharp Kabushiki Kaisha PLL circuit and high-frequency receiving device
JP2011517183A (ja) * 2008-03-31 2011-05-26 テレフオンアクチーボラゲット エル エム エリクソン（パブル） 無線回路
JP2022521346A (ja) * 2019-08-30 2022-04-06 浙江大学 サイクルスリップ回避の高速ロック位相ロックループ回路
US11641207B2 (en) 2019-08-30 2023-05-02 Zhejiang University Fast lock phase-locked loop circuit for avoiding cycle slip

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0127537D0 (en) * 2001-11-16 2002-01-09 Hitachi Ltd A communication semiconductor integrated circuit device and a wireless communication system
JP2003318732A (ja) * 2002-04-26 2003-11-07 Hitachi Ltd 通信用半導体集積回路および無線通信システム
GB2389253B (en) * 2002-05-31 2005-09-21 Hitachi Ltd Transmitter and semiconductor integrated circuit for communication
GB2389251B (en) * 2002-05-31 2005-09-07 Hitachi Ltd A communication semiconductor integrated circuit, a wireless communication apparatus, and a loop gain calibration method
GB2393050B (en) * 2002-09-13 2006-11-15 Hitachi Ltd Communication semiconductor integrated circuit and radio communication system
TWI222797B (en) * 2003-07-01 2004-10-21 Benq Corp Compensation method and device of the voltage-controlled crystal oscillator in mobile unit
GB2404506B (en) * 2003-07-31 2006-02-22 Renesas Tech Corp Method of ramping up output level of power amplifier of radio communication system,communication semiconductor integrated circuit,& radio communication system
JP2005109618A (ja) * 2003-09-29 2005-04-21 Renesas Technology Corp 通信用半導体集積回路および携帯端末システム
US7400690B2 (en) * 2003-10-14 2008-07-15 Agere Systems Inc. Adaptive phase controller, method of controlling a phase and transmitter employing the same
US7015735B2 (en) * 2003-12-19 2006-03-21 Renesas Technology Corp. Semiconductor integrated circuit having built-in PLL circuit
JP4391291B2 (ja) * 2004-03-31 2009-12-24 住友電工デバイス・イノベーション株式会社 無線装置
JP4327666B2 (ja) * 2004-06-23 2009-09-09 株式会社ルネサステクノロジ 無線送信回路及びそれを用いた送受信機
JP2006050778A (ja) * 2004-08-04 2006-02-16 Sanyo Electric Co Ltd チャージポンプ回路
JP4214098B2 (ja) * 2004-09-09 2009-01-28 株式会社ルネサステクノロジ シグマデルタ送信回路及びそれを用いた送受信機
US7983632B2 (en) * 2004-09-24 2011-07-19 Broadcom Corporation Feedback control loop for amplitude modulation in a polar transmitter with a translational loop
US7095287B2 (en) * 2004-12-28 2006-08-22 Silicon Laboratories Inc. Method and apparatus to achieve a process, temperature and divider modulus independent PLL loop bandwidth and damping factor using open-loop calibration techniques
US20070016835A1 (en) * 2005-07-12 2007-01-18 Integrated Device Technology, Inc. Method and apparatus for parameter adjustment, testing, and configuration
KR100723517B1 (ko) 2005-12-14 2007-05-30 삼성전자주식회사 카운팅 값을 유지한 후 출력하는 카운터 및 상기 카운터를 구비하는 위상 고정 루프
US20070205835A1 (en) * 2006-01-03 2007-09-06 Eric Iozsef Robust locking/tuning in a multi-rate, multi-range phase locked loop
US7577779B2 (en) 2006-02-14 2009-08-18 Broadcom Corporation Method and system for a RFIC master
KR100793988B1 (ko) * 2006-04-21 2008-01-16 삼성전자주식회사 자기 교정 전압 제어 발진기를 위한 시스템 및 방법
JP4885779B2 (ja) * 2007-03-29 2012-02-29 オリンパスメディカルシステムズ株式会社 静電容量型トランスデューサ装置及び体腔内超音波診断システム
US8023556B2 (en) * 2007-03-30 2011-09-20 Silicon Laboratories Inc. Autonomously generating ramp profiles in a transceiver
TW200906119A (en) * 2007-07-23 2009-02-01 Avid Electronics Corp Digital FM stereo transmitter and its digital multiplexer
US8463189B2 (en) * 2007-07-31 2013-06-11 Texas Instruments Incorporated Predistortion calibration and built in self testing of a radio frequency power amplifier using subharmonic mixing
US8369820B2 (en) * 2007-09-05 2013-02-05 General Instrument Corporation Frequency multiplier device
JP2010035098A (ja) * 2008-07-31 2010-02-12 Sony Corp 位相同期回路並びに記録再生装置および電子機器
JP4683088B2 (ja) * 2008-07-31 2011-05-11 ソニー株式会社 位相同期回路並びに記録再生装置および電子機器
US8811911B2 (en) * 2010-07-02 2014-08-19 Htc Corporation Radio-frequency processing device and method and related wireless communication device
US8513992B1 (en) * 2010-09-10 2013-08-20 Integrated Device Technology, Inc. Method and apparatus for implementation of PLL minimum frequency via voltage comparison
JP5702124B2 (ja) * 2010-12-02 2015-04-15 ラピスセミコンダクタ株式会社 無線通信装置
JP5620812B2 (ja) * 2010-12-27 2014-11-05 ルネサスエレクトロニクス株式会社 高周波モジュールおよび無線通信システム
US8803616B2 (en) 2011-03-03 2014-08-12 Qualcomm Incorporated Temperature compensation and coarse tune bank switches in a low phase noise VCO
US8681838B2 (en) * 2011-03-21 2014-03-25 Blackberry Limited Electronic device with VCO pulling compensation circuit for an input baseband signal and associated methods
DE102011017081A1 (de) 2011-04-14 2012-10-18 Jungheinrich Aktiengesellschaft Gerätesteckdose für eine Gerätesteckvorrichtung sowie Gerätestecker für eine Gerätesteckvorrichtung
JP5793253B2 (ja) * 2013-04-30 2015-10-14 株式会社フジクラ 送信装置、受信装置、送受信システム、送信方法、及び受信方法
US10893488B2 (en) 2013-06-14 2021-01-12 Microsoft Technology Licensing, Llc Radio frequency (RF) power back-off optimization for specific absorption rate (SAR) compliance
US10224974B2 (en) * 2017-03-31 2019-03-05 Microsoft Technology Licensing, Llc Proximity-independent SAR mitigation
US11489532B2 (en) * 2021-02-12 2022-11-01 Nxp B.V. Analog phase locked loop

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960004318B1 (ko) * 1989-03-28 1996-03-30 닛뽄 덴신덴와 가부시끼가이샤 다이버시티 수신회로
JPH0897711A (ja) * 1994-09-26 1996-04-12 Nec Eng Ltd Ｐｌｌ回路
JPH08204763A (ja) * 1994-11-21 1996-08-09 Sony Corp 送信機及び送受信機
JP3011039B2 (ja) * 1994-12-22 2000-02-21 双葉電子工業株式会社 高周波モジュール
JPH08223071A (ja) * 1995-02-08 1996-08-30 Sony Corp 送信機及び送受信機
JP3070442B2 (ja) * 1995-05-24 2000-07-31 日本電気株式会社 ディジタル変復調回路
SE505090C2 (sv) * 1995-10-05 1997-06-23 Ericsson Telefon Ab L M Förfarande och anordning vid generering av en signal
US5835530A (en) * 1995-12-21 1998-11-10 Corsair Communications, Inc. Bit characteristics measurement system for digitally modulated signals
JPH11127085A (ja) * 1997-10-20 1999-05-11 Fujitsu Ltd ２モード復調装置
US7092675B2 (en) * 1998-05-29 2006-08-15 Silicon Laboratories Apparatus and methods for generating radio frequencies in communication circuitry using multiple control signals
JP2000165905A (ja) * 1998-11-27 2000-06-16 Mitsubishi Electric Corp クロック発生回路
US6678512B1 (en) * 2000-04-14 2004-01-13 Lucent Technologies Inc. Receiver system using analog to digital conversion at radio frequency and method
JP3426194B2 (ja) * 2000-06-26 2003-07-14 松下電器産業株式会社 通信端末装置
US7072392B2 (en) * 2000-11-13 2006-07-04 Micronas Semiconductors, Inc. Equalizer for time domain signal processing
GB0127537D0 (en) 2001-11-16 2002-01-09 Hitachi Ltd A communication semiconductor integrated circuit device and a wireless communication system
US6882831B2 (en) * 2001-12-07 2005-04-19 Broadcom Corporation Translational loop transmitter architecture employing channel power ratio measurements for modulation accuracy calibration
US7031676B2 (en) * 2001-12-07 2006-04-18 Broadcom Corporation Radio frequency transmitter having translational loop phase equalization
JP2003318732A (ja) * 2002-04-26 2003-11-07 Hitachi Ltd 通信用半導体集積回路および無線通信システム

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007512792A (ja) * 2003-12-04 2007-05-17 ヴィア テクノロジーズ インコーポレイテッド マルチモードおよびマルチバンドｒｆ送受信機ならびに関連する通信方法
US7292119B2 (en) 2004-03-31 2007-11-06 Nec Electronics Corporation Phase locked loop frequency synthesizer
US7508897B2 (en) 2004-06-15 2009-03-24 Sharp Kabushiki Kaisha PLL circuit and high-frequency receiving device
WO2006135138A1 (en) * 2005-06-13 2006-12-21 Gaintech Inc. Frequency modulated audio transmitter circuit using full-cmos and fabrication method thereof
US8175199B2 (en) 2005-06-22 2012-05-08 Panasonic Corporation Wireless receiver
CN101204017B (zh) * 2005-06-22 2011-09-14 松下电器产业株式会社 无线接收装置
JP4842942B2 (ja) * 2005-06-22 2011-12-21 パナソニック株式会社 無線受信装置
WO2006137324A1 (ja) * 2005-06-22 2006-12-28 Matsushita Electric Industrial Co., Ltd. 無線受信装置
WO2007008043A1 (en) * 2005-07-14 2007-01-18 Fci Inc Adaptive frequency calibration device of frequency synthesizer
JP2011517183A (ja) * 2008-03-31 2011-05-26 テレフオンアクチーボラゲット エル エム エリクソン（パブル） 無線回路
US8548517B2 (en) 2008-03-31 2013-10-01 Telefonaktiebolaget L M Ericsson (Publ) Event handling in a radio circuit
US9065693B2 (en) 2008-03-31 2015-06-23 Telefonaktiebolaget L M Ericsson (Publ) Event handling in a radio circuit
JP2022521346A (ja) * 2019-08-30 2022-04-06 浙江大学 サイクルスリップ回避の高速ロック位相ロックループ回路
JP7257711B2 (ja) 2019-08-30 2023-04-14 浙江大学 サイクルスリップ回避の高速ロック位相ロックループ回路
US11641207B2 (en) 2019-08-30 2023-05-02 Zhejiang University Fast lock phase-locked loop circuit for avoiding cycle slip

Also Published As

Publication number Publication date
US20070010225A1 (en) 2007-01-11
US7242916B2 (en) 2007-07-10
US7146143B2 (en) 2006-12-05
TW200307398A (en) 2003-12-01
US20030203720A1 (en) 2003-10-30
KR20030084739A (ko) 2003-11-01
US20070281651A1 (en) 2007-12-06

Similar Documents

Publication Publication Date Title
JP2003318732A (ja) 通信用半導体集積回路および無線通信システム
JP4018393B2 (ja) 通信用半導体集積回路および無線通信システム
US7423493B2 (en) Wireless communication semiconductor integrated circuit device and mobile communication system
US6900700B2 (en) Communication semiconductor integrated circuit and radio communication system
JP3997525B2 (ja) 通信用半導体集積回路および無線通信システム
JP2004007433A (ja) 通信用半導体集積回路装置
JP4076350B2 (ja) 通信用半導体集積回路および無線通信システム
JP2006261714A (ja) 通信用半導体集積回路および携帯通信端末
US7301416B2 (en) Semiconductor integrated circuit for wireless communication
US7154341B2 (en) Communication semiconductor integrated circuit device and wireless communication system
JP3831908B2 (ja) 通信用半導体集積回路および無線通信システム
US20090128242A1 (en) Frequency generation in a wireless communication unit
JP2006041580A (ja) 通信用半導体集積回路
JPH1168564A (ja) Ｐｌｌ発振器

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050412

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050412

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070111

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070312

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070612

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070911

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080205