JP2003316452A - 制御電源 - Google Patents

Abstract

(57)【要約】 【課題】 リセット回路を含めてより少ない部品点数の
ディスクリート部品で構成することを可能にする。 【解決手段】 所定出力設定用の基準電圧を出力する基
準電源回路１１と、トランジスタＱ１が制御信号に応じ
て動作をすることで入力電源を所定出力になるように調
整して出力電圧とする電源調整回路１２と、差動増幅回
路構成の２つのトランジスタＱ１１，Ｑ１２を含み、基
準電圧および出力電圧を入力しながら入力電源を所定の
出力になるようにするための制御信号をトランジスタＱ
１のベースに出力する制御回路１３とで構成した。出力
電圧をベースに入力するトランジスタＱ１２のコレクタ
の端子であって、出力電圧が基準電圧よりも所定電圧低
い下限電圧値以下に低下したときに電流が実質的に流れ
なくなる端子を、少なくともリセット信号用の信号源の
端子とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力電源を所定の
出力になるように調整して、例えば、出力が動作可能電
圧を下回る場合にリセット信号を与える必要のあるマイ
コンなどに出力する制御電源に関するものである。

【０００２】

【従来の技術】図１１に従来の制御電源の概略構成とそ
の使用例を示す。図１１の制御電源１は、当該制御電源
１からの出力が動作可能電圧を下回る場合にリセット信
号を与える必要のあるマイコン４０を含む負荷４に使用
されており、この負荷４への電力供給経路上にトランジ
スタＱ１を直列に配置するシリーズレギュレータになっ
ている。すなわち、基準電圧Ｖref1と出力電圧Ｖout と
の差に応じて制御信号を出力する演算増幅器１０と、こ
の演算増幅器１０の制御信号に応じて増幅動作をするこ
とにより、バッテリなどの入力電源３からの変動のある
入力電圧Ｖinを、所定の出力になるように調整して出力
電圧Ｖout とするトランジスタＱ１とにより構成されて
いる。なお、制御電源には、シリーズレギュレータに代
えて、トランジスタをスイッチング素子として使用する
スイッチングレギュレータが使用されることもある。

【０００３】図１１では、負荷４が上記マイコン４０を
含む関係でリセット回路２がさらに組み込まれる構成に
なっている。このリセット回路２は、制御電源１の出力
電圧Ｖout および別の基準電圧Ｖref2をそれぞれ非反転
入力端子および反転入力端子に入力し、出力電圧Ｖout
が基準電圧Ｖref2を超えればＨｉｇｈ信号をリセット解
除信号としてマイコン４０に出力する一方、出力電圧Ｖ
out が基準電圧Ｖref2を下回ればＬｏｗ信号をリセット
信号としてマイコン４０に出力する比較器２０により構
成されている（図１２参照）。

【０００４】このような構成の制御電源によれば、入力
電源からの入力電圧に変動があっても負荷に電力を安定
に供給することができるとともに、出力が動作可能電圧
を下回る場合にはリセット信号をマイコンに与えること
ができる。

【０００５】

【発明が解決しようとする課題】しかしながら、図１１
の制御電源および特開平５−５３６６２号公報に記載の
安定化電源回路などでは、安定化制御のための演算増幅
器などを含む回路が必要になる上、リセット回路（リセ
ット信号発生回路部）が別の回路ブロックとして設けら
れることから、リセット回路用に比較器などをさらに使
用する必要が生じる。

【０００６】特に、車両などの厳しい使用環境下では、
上記のようにリセット回路を別の回路ブロックとして組
み込む場合、演算増幅器に加えて比較器や特定機能用途
ＩＣのコスト上昇を招く。

【０００７】厳しい使用環境に耐えうるようにするた
め、それぞれをディスクリート部品で構成するという手
もあるが、回路的に２回路あると、部品点数が多くなり
上記同様にコスト上昇を招く。

【０００８】本発明は、上記事情に鑑みてなされたもの
であり、リセット回路を含めてより少ない部品点数のデ
ィスクリート部品で構成することが可能な制御電源を提
供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
の請求項１記載の発明の制御電源は、所定の出力設定用
の基準電圧を出力する基準電源回路と、増幅機能を持つ
半導体素子を含み、この半導体素子が制御信号に応じて
動作をすることにより、入力電源を前記所定の出力にな
るように調整して出力とする電源調整回路と、差動増幅
回路構成で増幅機能を持つ２つの半導体素子を含み、こ
れら２つの半導体素子にそれぞれ前記基準電圧と前記電
源調整回路の出力とを入力し、この出力の電圧が前記基
準電圧よりも低くなる場合には前記電源調整回路の出力
を上げるための信号を前記制御信号として前記電源調整
回路の半導体素子に出力する一方、前記出力の電圧が前
記基準電圧よりも高くなる場合には前記電源調整回路の
出力を下げるための信号を前記制御信号として前記電源
調整回路の半導体素子に出力する制御回路とにより構成
され、前記差動増幅回路構成の２つの半導体素子のう
ち、前記電源調整回路の出力を第１の端子に入力する半
導体素子における第２の端子を少なくともリセット信号
用の信号源の端子とすることを特徴とする。

【００１０】請求項２記載の発明は、請求項１記載の制
御電源において、リセット回路をさらに組み込んで構成
され、前記信号源の端子は、前記出力の電圧が前記基準
電圧よりも所定電圧低い下限電圧値以下に低下したとき
に電流が実質的に流れなくなる端子であり、前記リセッ
ト回路は、前記信号源の端子から、前記出力の電圧が前
記下限電圧値以下に低下したことを示す信号を受けた場
合にはリセット信号を出力する一方、前記出力の電圧が
前記下限電圧値を超えたことを示す信号を受けた場合に
はリセット解除信号を出力することを特徴とする。

【００１１】請求項３記載の発明は、請求項１記載の制
御電源において、リセット回路をさらに組み込んで構成
され、前記信号源の端子は、前記出力の電圧が前記基準
電圧よりも所定電圧低い下限電圧値以下に低下したとき
に電流が実質的に流れなくなる端子であり、前記リセッ
ト回路は、ラッチ機能を有し、このラッチ機能により、
前記信号源の端子から、前記出力の電圧が前記下限電圧
値以下に低下したことを示す信号を受けるまではリセッ
ト解除信号を出力する一方、前記信号源の端子から、前
記出力の電圧が前記下限電圧値以下に低下したことを示
す信号を受けた場合にはリセット信号を出力することを
特徴とする。

【００１２】請求項４記載の発明は、請求項３記載の制
御電源において、前記リセット回路は、前記入力電源の
電圧値が所定のしきい電圧値を超えたとき、前記リセッ
ト解除信号を出力するように前記ラッチ機能をセットす
ることを特徴とする。

【００１３】請求項５記載の発明は、請求項３記載の制
御電源において、前記リセット回路は、前記入力電源の
電圧と前記電源調整回路の出力との差の値が所定の電圧
値を超えたとき、前記リセット解除信号を出力するよう
に前記ラッチ機能をセットすることを特徴とする。

【００１４】請求項６記載の発明は、請求項３記載の制
御電源において、前記リセット回路は、前記入力電源の
電圧と前記基準電圧との差の値が所定の電圧値を超えた
とき、前記リセット解除信号を出力するように前記ラッ
チ機能をセットすることを特徴とする。

【００１５】請求項７記載の発明は、請求項３から６の
いずれかに記載の制御電源において、サイリスタまたは
サイリスタと動作が等価となる複数のトランジスタで構
成されるラッチ回路によって前記ラッチ機能を持つこと
を特徴とする。

【００１６】請求項８記載の発明は、請求項７記載の制
御電源において、前記ラッチ回路は、前記入力電源の電
圧と前記電源調整回路の出力との差の値、または前記入
力電源の電圧と前記基準電圧との差の値を監視する機能
を含むことを特徴とする。

【００１７】請求項９記載の発明は、請求項１から８の
いずれかに記載の制御電源において、前記制御回路を起
動する起動回路をさらに組み込んで構成され、リセット
回路がリセット解除信号を出力するとき、前記起動回路
を等価的に切り離すことを特徴とする。

【００１８】

【発明の実施の形態】（第１実施形態）図１は本発明に
係る第１実施形態の制御電源の構成図である。

【００１９】第１実施形態の制御電源１ａは、当該制御
電源１ａからの出力が動作可能電圧を下回る場合にリセ
ット信号を与える必要のあるマイコンを含む負荷に使用
されるものであり、図１に示すように、基準電源回路１
１と、電源調整回路１２と、制御回路１３と、リセット
回路２ａとにより構成されている。

【００２０】基準電源回路１１は、所定の出力設定用の
基準電圧Ｖref を出力する直流電源回路である。電源調
整回路１２は、増幅機能を持つ半導体三端子素子として
トランジスタ（図１ではバイポーラトランジスタ）Ｑ１
を含み、このトランジスタＱ１が制御回路１３からの制
御信号（同図では「差動増幅出力」）に応じて増幅動作
をすることにより、図外の入力電源からの入力電圧Ｖin
を上記所定の出力になるように調整して出力電圧Ｖout
とする。図１では、トランジスタＱ１のエミッタおよび
コレクタがそれぞれ当該制御電源１ａの入力端子および
出力端子となるシリーズレギュレータの回路構成になっ
ている。

【００２１】制御回路１３は、差動増幅回路構成で増幅
機能を持つ２つの半導体三端子素子としてのトランジス
タＱ１１，Ｑ１２を含み、これらによる差動増幅回路の
反転入力端子および非反転入力端子に、それぞれ基準電
圧Ｖref および出力電圧Ｖout を直接ないし間接的に入
力し、出力電圧Ｖout が基準電圧Ｖref よりも低くなる
場合には電源調整回路１２の出力を上げるための信号を
上記制御信号としてトランジスタＱ１のベースに出力す
る一方、出力電圧Ｖout が基準電圧Ｖref よりも高くな
る場合には電源調整回路１２の出力を下げるための信号
を上記制御信号としてトランジスタＱ１のベースに出力
する。

【００２２】そして、第１実施形態の特徴として、トラ
ンジスタＱ１１，Ｑ１２のうち、電源調整回路１２の出
力電圧Ｖout をベースに入力するトランジスタＱ１２に
おけるコレクタの端子であって、出力電圧Ｖout が基準
電圧Ｖref よりも所定電圧低い下限電圧値以下に低下し
たときに電流が実質的に流れなくなる端子を、少なくと
もリセット信号用の信号源の端子としてあり、この信号
源の端子は、例えばディスクリート部品によりなるリセ
ット回路２ａの入力端子に接続されている。

【００２３】このように、出力電圧Ｖout が基準電圧Ｖ
ref よりも所定電圧低い下限電圧値以下に低下したとき
に電流が実質的に流れなくなる端子を、少なくともリセ
ット信号用の信号源の端子とすれば、この端子における
電流（コレクタ電流）の有無により、出力電圧Ｖout が
所定の出力に安定化されているかどうかを判別すること
ができる。そして、信号源の端子をリセット回路２ａの
入力端子に接続する構成にすることにより、信号源の端
子から得られる信号に応じてリセット信号を出力するよ
うにリセット回路２ａを設計することができるから、リ
セット回路２ａを含めてより少ない部品点数のディスク
リート部品で制御電源１ａを構成することができる。

【００２４】（第２実施形態）図２は本発明に係る第２
実施形態の制御電源の構成図である。

【００２５】第２実施形態の制御電源１ｂは、図２に示
すように、第１実施形態と同様の基準電源回路１１およ
び電源調整回路１２と、第１実施形態の具体回路例とし
ての制御回路１３ａおよびリセット回路２ｂとにより構
成されている。

【００２６】制御回路１３ａは、エミッタ同士が接続さ
れたトランジスタＱ１１，Ｑ１２による第１実施形態と
同様の差動増幅回路と、信号源回路とからなっている。
この信号源回路は、トランジスタＱ１２のコレクタと直
列に一端が接続される抵抗Ｒ１３０と、この抵抗Ｒ１３
０の一端および他端にそれぞれベースおよびエミッタが
接続されるトランジスタＱ１３とを含み、出力電圧Ｖou
t が基準電圧Ｖref よりも所定電圧低い下限電圧値を超
えているとき、トランジスタＱ１３のコレクタから後段
に電流の供給を行う一方、出力電圧Ｖout が基準電圧Ｖ
ref よりも所定電圧低い下限電圧値以下に低下したと
き、トランジスタＱ１３のコレクタから後段への電流の
供給を停止する。

【００２７】リセット回路２ｂは、トランジスタＱ１３
のコレクタと一端が接続される抵抗Ｒ２０と、この抵抗
Ｒ２０の他端とベースが接続されるエミッタ接地のトラ
ンジスタＱ２０と、このトランジスタＱ２０のベース・
エミッタ間に接続される抵抗Ｒ２１と、電源調整回路１
２の出力端子とトランジスタＱ２０のコレクタとの間に
接続される抵抗Ｒ２２と、トランジスタＱ２０のコレク
タとベースが接続されるエミッタ接地のトランジスタＱ
２１と、電源調整回路１２の出力端子とトランジスタＱ
２１のコレクタとの間に接続される抵抗Ｒ２３とを含
み、トランジスタＱ２１のコレクタをリセット出力の端
子とする回路構成になっている。つまり、トランジスタ
Ｑ２０などにより電流増幅回路が構成されるとともに、
トランジスタＱ２１などにより反転回路が構成され、ト
ランジスタＱ１３のコレクタから電流増幅回路の入力
（トランジスタＱ２０のベース側）に電流が供給される
と、反転回路の出力（リセット出力の端子）がＨｉｇｈ
レベルとなり、そうでなければＬｏｗレベルとなる構成
になっている。

【００２８】上記構成の制御電源１ｂでは、出力電圧Ｖ
out が所定の出力に安定化されているとき、トランジス
タＱ１１，Ｑ１２の双方にコレクタ電流が流れるので、
その一方のトランジスタＱ１２のコレクタ電流がトラン
ジスタＱ１３のエミッタ・ベース間の抵抗Ｒ１３０に流
れることになって、トランジスタＱ１３のコレクタに電
流が流れ、リセット回路２ｂ内の電流増幅回路の入力に
電流が供給されることになる。これにより、リセット回
路２ｂのリセット出力の端子がＨｉｇｈレベルとなり、
リセット解除信号が出力されることになる。

【００２９】これに対して、出力電圧Ｖout が基準電圧
Ｖref よりも所定電圧低い下限電圧値以下に低下したと
き、トランジスタＱ１２にコレクタ電流が実質的に流れ
なくなる（略ゼロになる）ので、トランジスタＱ１３に
もコレクタ電流が流れなくなり、リセット回路２ｂ内の
電流増幅回路の入力に電流が供給されなくなる。これに
より、リセット回路２ｂのリセット出力の端子がＬｏｗ
レベルとなり、リセット信号が出力されることになる。

【００３０】このように、第２実施形態によれば、リセ
ット回路２ａを含めてより少ない部品点数のディスクリ
ート部品で制御電源１ｂを構成することができる。

【００３１】（第３実施形態）図３は本発明に係る第３
実施形態の制御電源の構成図である。

【００３２】第３実施形態の制御電源１ｃは、図３に示
すように、第２実施形態と同様の電源調整回路１２およ
びリセット回路２ｂと、第２実施形態の具体回路例とし
ての基準電源回路１１ａおよび制御回路１３ｂとにより
構成されている。

【００３３】基準電源回路１１ａは、図外の入力電源か
らの入力電圧Ｖinを入力する端子と一端が接続される抵
抗Ｒ１１０と、この抵抗Ｒ１１０の他端およびＧＮＤ端
子にそれぞれカソードおよびアノードが接続されるツェ
ナダイオードＺＤ１１とを含み、抵抗Ｒ１１０を介して
入力電圧ＶinをツェナダイオードＺＤ１１で受けてこの
ツェナ電圧を基準電圧Ｖref として出力する回路構成に
なっている。

【００３４】制御回路１３ｂは、抵抗Ｒ１３１，Ｒ１３
２による分圧回路と、トランジスタＱ１１，Ｑ１２およ
び抵抗Ｒ１３３による差動増幅回路と、トランジスタＱ
１３および抵抗Ｒ１３０による第２実施形態と同様の信
号源回路からなっている。分圧回路は、電源調整回路１
２の出力端子と一端が接続される抵抗Ｒ１３１と、この
抵抗Ｒ１３１の他端とＧＮＤ端子との間に接続される抵
抗Ｒ１３２とを含み、この抵抗Ｒ１３２の両端電圧を電
源調整回路１２の出力電圧Ｖout の分圧電圧として出力
する。

【００３５】差動増幅回路は、トランジスタＱ１のベー
スにコレクタが接続され基準電圧Ｖref をベースに入力
するトランジスタＱ１１と、抵抗Ｒ１３０を介して入力
電圧Ｖinを入力する端子にコレクタが接続され上記分圧
電圧をベースに入力するトランジスタＱ１２と、これら
トランジスタＱ１１，Ｑ１２の両エミッタとＧＮＤ端子
との間に接続される抵抗Ｒ１３３とを含み、第１実施形
態と同様にして制御信号をトランジスタＱ１のベースに
出力する。基本的な差動増幅回路では、抵抗Ｒ１３３の
部分に電流源を用いるのが一般的であるが、安定化制御
時、エミッタの電圧が大きく変動することがないので、
抵抗でも問題ない。

【００３６】この差動増幅回路の構成では、入力電圧Ｖ
inが電源となり、トランジスタＱ１１のコレクタ電流が
差動増幅出力となり、制御信号として電源調整回路１２
のトランジスタＱ１を制御する。

【００３７】トランジスタＱ１１のベースには基準電圧
Ｖref が印加する一方、トランジスタＱ１２のベースに
は出力電圧Ｖout の分圧電圧が印加するので、理論的に
は、Ｖout ＝(１＋Ｒ１３１／Ｒ１３２)Ｖref で算出さ
れる出力電圧Ｖout に制御される。

【００３８】トランジスタＱ１１のベース・エミッタ間
電圧を無視して、抵抗Ｒ１３３の電圧が基準電圧Ｖref
と等しいとすれば、出力電圧Ｖout が低下したとき、抵
抗Ｒ１３３の電圧を基準電圧Ｖref に維持するようにト
ランジスタＱ１１のコレクタ電流が増大するので、トラ
ンジスタＱ１のベース電流が増大し、トランジスタＱ１
のコレクタ電流が増大して、電源調整回路１２の出力が
上がる。

【００３９】逆に、出力電圧Ｖout が上昇したとき、ト
ランジスタＱ１２のコレクタ電流が増大して、トランジ
スタＱ１１のコレクタ電流が減少するので、トランジス
タＱ１のベース電流が減少し、トランジスタＱ１のコレ
クタ電流が減少して、電源調整回路１２の出力が下が
る。

【００４０】なお、制御回路１３ｂ内の信号源回路の動
作は第２実施形態と同様であり、例えば、出力電圧Ｖou
t が基準電圧Ｖref よりも所定電圧低い下限電圧値以下
に低下したとき、トランジスタＱ１２において、ベース
よりエミッタの方が高電位となり、ベース電流が流れな
くなってオフ状態になるので、コレクタ電流が実質的に
流れなくなる。

【００４１】（第４実施形態）図４は本発明に係る第４
実施形態の制御電源の構成図、図５は同制御電源で使用
するリセット解除信号出力指令およびリセット信号出力
指令の説明図である。

【００４２】第４実施形態の制御電源１ｄは、図４に示
すように、第１実施形態と同様の、基準電源回路１１、
電源調整回路１２および制御回路１３と、第１実施形態
にはない入力電源監視回路１４と、第１実施形態とは異
なるリセット回路２ｃとにより構成されている。

【００４３】入力電源監視回路１４は、入力電圧Ｖinを
監視し、入力電圧Ｖinが所定電圧値Ｖi1を超えたとき、
リセット解除信号出力指令を出す回路である。所定電圧
値Ｖi1は、電源調整回路１２の所定の出力の電圧値より
高く設定される。なお、出力電圧Ｖout を安定に出力す
ることができる最低の入力電圧より高めに設定すること
がより望ましい。

【００４４】リセット回路２ｃは、入力電源監視回路１
４からリセット解除信号出力指令を受けたとき、Ｈｉｇ
ｈレベルのリセット解除信号を出力する一方、制御回路
１３から出力電圧Ｖout が基準電圧Ｖref よりも所定電
圧低い下限電圧値Ｖi2以下に低下したことを示す信号
（リセット信号出力指令）を入力したとき、Ｌｏｗレベ
ルのリセット解除信号を出力する回路である。

【００４５】上記構成の制御電源１ｄでは、入力電圧Ｖ
inが所定電圧値Ｖi1を超えたとき、入力電源監視回路１
４からリセット回路２ｃにリセット解除信号出力指令が
出されるので、リセット回路２ｃからＨｉｇｈレベルの
リセット解除信号が出力されることになる。この後、制
御回路１３からリセット回路２ｃにリセット信号出力指
令が出されたとき、リセット回路２ｃからＬｏｗレベル
のリセット解除信号が出力されることになる。

【００４６】このように、下限電圧値Ｖi2に加えて所定
電圧値Ｖi1を用いるようにすることにより、リセット回
路２ｃの出力信号にヒステリシスを持たせることができ
るので、リセット信号およびリセット解除信号のより安
定的な出力が可能になる。

【００４７】（第５実施形態）図６は本発明に係る第５
実施形態の制御電源の構成図である。

【００４８】第５実施形態の制御電源１ｅは、図６に示
すように、第３実施形態と同様の電源調整回路１２およ
び制御回路１３ｂと、第３実施形態にはない入力電源監
視回路１４ａと、第３実施形態とは異なる基準電源回路
１１ｂおよびリセット回路２ｄとにより構成されてい
る。

【００４９】入力電源監視回路１４ａは、第４実施形態
の入力電源監視回路１４と同様に、入力電圧Ｖinを監視
し、入力電圧Ｖinが所定電圧値Ｖi1を超えたとき、リセ
ット解除信号出力指令を出す回路であり、図６ではツェ
ナダイオードＺＤ１４が使用されている。

【００５０】基準電源回路１１ｂは、第３実施形態の基
準電源回路１１ａとの相違点として、抵抗Ｒ１１０およ
びツェナダイオードＺＤ１１の接続点と電源調整回路１
２の出力端子との間に接続される抵抗Ｒ１１１をさらに
含む構成になっている。

【００５１】リセット回路２ｄは、第３実施形態のリセ
ット回路２ｂと同様に、トランジスタＱ２０，Ｑ２１お
よび抵抗Ｒ２０〜Ｒ２３を含むほか、抵抗Ｒ２０の他端
およびトランジスタＱ２０のベースにそれぞれアノード
およびカソードが接続されるサイリスタＱ２２と、この
サイリスタＱ２２のカソード・ゲート間に接続される抵
抗Ｒ２４と、サイリスタＱ２２のゲートと入力電源監視
回路１４ａの出力との間に接続される抵抗Ｒ２５とを含
む構成になっている。

【００５２】このリセット回路２ｄ内のサイリスタＱ２
２および抵抗Ｒ２４，Ｒ２５は、第４実施形態で説明し
たヒステリシスをリセット回路２ｄに持たせるため、制
御回路１３ｂから出力電圧Ｖout が基準電圧Ｖref より
も所定電圧低い下限電圧値Ｖi2以下に低下したことを示
す信号（リセット信号出力指令）を入力するまで、入力
電源監視回路１４ａからのリセット解除信号出力指令に
よる出力状態を保持するラッチ回路として設けられてい
る。

【００５３】上記構成の制御電源１ｅでは、入力電圧Ｖ
inがゼロ付近から上昇し始めると、トランジスタＱ１３
がオフ状態であるため、トランジスタＱ１３からリセッ
ト回路２ｄにリセット信号出力指令が出されている状態
にある。

【００５４】この後、入力電圧Ｖinが上昇し、出力電圧
Ｖout が安定化すると、トランジスタＱ１３からリセッ
ト回路２ｄにその旨を示す信号として電流が供給される
ことになる。このとき、第３実施形態では、リセット回
路からリセット解除信号が出力されることになるが、第
５実施形態では、サイリスタＱ２２がオフ状態にあるた
め、リセット回路２ｄからリセット信号が出力され続け
ることになる。

【００５５】この後、入力電圧Ｖinがさらに上昇してツ
ェナダイオードＺＤ１４のツェナ電圧を超えると、ツェ
ナダイオードＺＤ１４からサイリスタＱ２２のゲートに
リセット解除信号出力指令としての電流が流れて、サイ
リスタＱ２２がオンになる。これにより、トランジスタ
Ｑ１３からリセット回路２ｄに電流が供給され、リセッ
ト回路２ｄからリセット解除信号が出力されることにな
る。

【００５６】この後、入力電圧Ｖinが低下し始めてツェ
ナダイオードＺＤ１４のツェナ電圧を下回ったとする
と、リセット解除信号出力指令としての電流がゼロにな
るが、トランジスタＱ１３からリセット回路２ｄに電流
が供給されているため、リセット回路２ｄからリセット
解除信号が出力され続けることになる。

【００５７】この後、入力電圧Ｖinが低下してトランジ
スタＱ１３からリセット回路２ｄにリセット信号出力指
令が出されると（トランジスタＱ１３からリセット回路
２ｄに電流が供給されなくなると）、サイリスタＱ２２
がオフになるとともに、リセット回路２ｄからリセット
信号が出力されることになる。

【００５８】ところで、基準電源回路１１ｂにおいて、
電源調整回路１２の安定な出力電圧Ｖout がツェナダイ
オードＺＤ１１にさらに重畳されているので、ツェナダ
イオードＺＤ１１から得られる基準電圧Ｖref の安定度
が向上する。もし、抵抗Ｒ１１０を設けずに抵抗Ｒ１１
１のみを設けたとすると、出力電圧Ｖout がゼロの状態
から入力電圧Ｖinが上昇しても回路が動作しない。この
ため、抵抗Ｒ１１０が起動回路の部品として使用され
る。この場合、Ｒ１１１＜Ｒ１１０の関係になるように
抵抗値を設定することにより、基準電圧Ｖref に及ぶ入
力電圧Ｖinの変動の影響を抑制することができる。

【００５９】（第６実施形態）図７は本発明に係る第６
実施形態の制御電源を構成するためのリセット回路およ
び入力電圧監視回路の回路図である。

【００６０】第６実施形態の制御電源は、第５実施形態
と同様の、基準電源回路１１ｂ、電源調整回路１２、制
御回路１３ｂおよび入力電源監視回路１４ａと、第５実
施形態とは異なる図６に示すリセット回路２ｅとにより
構成されている。

【００６１】リセット回路２ｅは、第５実施形態のリセ
ット回路２ｄ内のサイリスタＱ２２をトランジスタＱ２
０，Ｑ２３で代用した回路構成になっている。素子の配
置的には、トランジスタＱ２０，Ｑ２１および抵抗Ｒ２
０〜Ｒ２５を含むほか、トランジスタＱ２３およびダイ
オードＤ２０，Ｄ２１を含む形になっている。回路的に
は、第５実施形態でのトランジスタＱ２０がサイリスタ
の代用部品として兼用されている。そして、トランジス
タＱ１３からの電流がトランジスタＱ２１に流れ込まな
いようにするため、ダイオードＤ２０，Ｄ２１が配置さ
れている。このような構成でも第５実施形態と同様の回
路動作になる。

【００６２】（第７実施形態）図８は本発明に係る第７
実施形態の制御電源の構成図である。

【００６３】第７実施形態の制御電源１ｆは、図８に示
すように、第６実施形態と同様の電源調整回路１２およ
び制御回路１３ｂと、第６実施形態とは異なる基準電源
回路１１ｃおよびリセット回路２ｆとにより構成されて
いる。

【００６４】基準電源回路１１ｃは、第６実施形態の基
準電源回路１１ｂとの相違点として、抵抗Ｒ１１０およ
びツェナダイオードＺＤ１１の接続点と電源調整回路１
２の出力端子との間に、抵抗Ｒ１１１と直列に接続さ
れ、カソードがツェナダイオードＺＤ１１のカソードと
接続されるダイオードＤ１１０をさらに含む構成になっ
ている。

【００６５】リセット回路２ｆは、トランジスタＱ２
０，Ｑ２３および抵抗Ｒ２０〜Ｒ２３を第６実施形態の
リセット回路２ｅと同様に含むほか、トランジスタＱ２
１に代わるＦＥＴ（ＭＯＳ型電界効果トランジスタ）Ｑ
２１ａを含み、ラッチ回路を構成するトランジスタＱ２
３を入力電圧監視回路として兼用し、入力電圧と出力電
圧との差で入力電圧の監視を行い、ラッチ回路のベース
・エミッタ間電圧を主なヒステリシス電圧幅とする回路
構成になっている。

【００６６】上記構成の制御電源１ｆでは、出力電圧Ｖ
out が安定化してトランジスタＱ１３がオンになると、
ラッチ回路がサイリスタオフの状態にある場合、トラン
ジスタＱ２３のエミッタに入力電圧Ｖinとほぼ等しい電
圧が印加する。このとき、トランジスタＱ２３のベース
およびＦＥＴ−Ｑ２１ａのゲートに出力電圧Ｖout が印
加するので、ＦＥＴ−Ｑ２１ａがオンになり、リセット
信号が出力されることになる。

【００６７】トランジスタＱ２３において、エミッタ電
圧（≒Ｖin）がベースに印加する出力電圧Ｖout よりも
ベース・エミッタ間電圧以上高くなると、ベース電流が
流れるので、トランジスタＱ２３がオンになり、トラン
ジスタＱ２０がオンになる。つまり、ラッチ回路がサイ
リスタオンの状態になる。これにより、トランジスタＱ
２３のベース電圧およびＦＥＴ−Ｑ２１ａのゲート電圧
が低下して、ＦＥＴ−Ｑ２１ａがオフになるので、リセ
ット解除信号が出力されることになる。この状態は、ト
ランジスタＱ１３からリセット回路２ｆに電流が流れて
いる間保持される。

【００６８】ところで、第５実施形態の基準電源回路１
１ｂでは、出力端子に接続された負荷のインピーダンス
が小さいと、抵抗１１０を抵抗Ｒ１１１に比べてそれほ
ど大きな抵抗値にすることができない場合がある。これ
は入力電圧Ｖinが抵抗Ｒ１１０，Ｒ１１１および負荷の
インピーダンスで分圧されてしまうからであるが、ダイ
オードＤ１１０を抵抗Ｒ１１１に直列に接続することに
よりそれを防ぎ、抵抗１１０を抵抗Ｒ１１１に比べて非
常に大きな抵抗値に設定することができ、もって基準電
圧Ｖref の安定化を図ることができる。

【００６９】（第８実施形態）図９は本発明に係る第８
実施形態の制御電源を構成するためのリセット回路の回
路図である。

【００７０】第８実施形態の制御電源は、第７実施形態
と同様の、基準電源回路１１ｃ、電源調整回路１２およ
び制御回路１３ｂと、第７実施形態とは異なる図９に示
すリセット回路２ｇとにより構成されている。

【００７１】リセット回路２ｇでは、ＦＥＴ−Ｑ２１ａ
に代えてダイオードＱ２１が使用されている。トランジ
スタＱ１３からの電流がトランジスタＱ２３，Ｑ２３を
通らないようにダイオードＤ２０，Ｄ２１が接続されて
いる。抵抗Ｒ２７を介して出力電圧Ｖout がダイオード
Ｑ２３のベースに印加するようになっている。ヒステリ
シス幅を広くするため、トランジスタＱ２３のエミッタ
にダイオードＤ２３を接続し、その順方向電圧の分だけ
ヒステリシス幅を広げている。なお、ツェナダイオード
を使用するようにしてもよい。そして、リセット回路２
ｇへの入力電圧を分圧するべく、抵抗Ｒ２６を設けてあ
る。このような構成でも、第７実施形態と同様に、ラッ
チ機能などによる安定なリセット信号およびリセット解
除信号の出力が可能になる。

【００７２】（第９実施形態）図１０は本発明に係る第
９実施形態の制御電源の構成図である。

【００７３】第９実施形態の制御電源１ｈは、図１０に
示すように、第７実施形態と同様の電源調整回路１２お
よび制御回路１３ｂと、第７実施形態とは異なる基準電
源回路１１ｄおよびリセット回路２ｈとにより構成され
ている。

【００７４】基準電源回路１１ｄは、第７実施形態の基
準電源回路１１ｃとの相違点として、ダイオードＤ１１
０が抵抗Ｒ１１１ではなく抵抗Ｒ１１０と直列に接続さ
れている。

【００７５】リセット回路２ｈは、第７実施形態のリセ
ット回路２ｆとの相違点として、トランジスタＱ２０に
代わるＦＥＴ−Ｑ２０ａを含むほか、入力電圧Ｖinと出
力電圧Ｖout との差を監視するのではなく、入力電圧Ｖ
inと基準電圧との差を監視するべく、出力電圧Ｖout を
取り込むための抵抗Ｒ２２を廃止して、トランジスタＱ
２３のベースおよびＦＥＴ−Ｑ２１ａのゲートに基準電
圧を取り込む構成になっている。リセット回路２ｈへの
基準電圧は、抵抗Ｒ１１０とダイオードＤ１１０との接
続点からとられる。

【００７６】上記構成の制御電源１ｈのトランジスタＱ
２３において、トランジスタＱ１３からの入力電圧Ｖin
にほぼ等しい電圧と基準電圧との差の電圧がベース・エ
ミッタ間の電圧を超えると、トランジスタＱ２３および
ＦＥＴ−Ｑ２０ａで構成されるラッチ回路（サイリス
タ）がオンになる。これにより、リセット回路２ｈから
リセット解除信号が出力されることになる。

【００７７】トランジスタＱ２３およびＦＥＴ−Ｑ２０
ａで構成されるラッチ回路（サイリスタ）がオンになる
と、抵抗Ｒ１１０とダイオードＤ１１０との接続点の電
圧がほぼゼロとなり、ツェナダイオードＺＤ１１への電
流の供給が停止するので、ツェナ電圧がリセット解除状
態でより安定する。つまり、基準電源回路１１ｄにおけ
る起動回路がリセット解除時において基準電源回路１１
ｄから切り離させるのである。その他の動作については
第７実施形態と同様である。

【００７８】なお、第９実施形態では、リセット回路２
ｈが組み込まれて構成されているが、これに限らず、第
８実施形態と同様のリセット回路２ｇが組み込まれる構
成でもよい。

【００７９】また、リセット回路２ｈでは、ＦＥＴ−Ｑ
２０ａが使用されているが、トランジスタ（バイポーラ
トランジスタ）などの同様な半導体素子を使用してもよ
いことは言うまでもない。逆に、トランジスタ（バイポ
ーラトランジスタ）に代えてＦＥＴ（電界効果トランジ
スタ）を使用することについても同様である。

【００８０】さらに、上記各実施形態において、電源調
整回路は、シリーズレギュレータになっているが、各実
施形態の制御回路を使用することができるものであれ
ば、チョッパなどのスイッチングレギュレータでもよ
い。

【００８１】

【発明の効果】以上のことから明らかなように、請求項
１記載の発明の制御電源は、所定の出力設定用の基準電
圧を出力する基準電源回路と、増幅機能を持つ半導体素
子を含み、この半導体素子が制御信号に応じて動作をす
ることにより、入力電源を前記所定の出力になるように
調整して出力とする電源調整回路と、差動増幅回路構成
で増幅機能を持つ２つの半導体素子を含み、これら２つ
の半導体素子にそれぞれ前記基準電圧と前記電源調整回
路の出力とを入力し、この出力の電圧が前記基準電圧よ
りも低くなる場合には前記電源調整回路の出力を上げる
ための信号を前記制御信号として前記電源調整回路の半
導体素子に出力する一方、前記出力の電圧が前記基準電
圧よりも高くなる場合には前記電源調整回路の出力を下
げるための信号を前記制御信号として前記電源調整回路
の半導体素子に出力する制御回路とにより構成され、前
記差動増幅回路構成の２つの半導体素子のうち、前記電
源調整回路の出力を第１の端子に入力する半導体素子に
おける第２の端子を少なくともリセット信号用の信号源
の端子とするので、差動増幅回路構成の半導体素子が例
えばトランジスタであって第２の端子がコレクタである
とき、第２の端子を監視することにより、出力が所定の
出力に安定化されているかどうかを判別することができ
る。そして、信号源の端子をリセット回路の入力端子に
接続する構成にすることにより、信号源の端子から得ら
れる信号に応じてリセット信号を出力するようにリセッ
ト回路を設計することができるから、リセット回路を含
めてより少ない部品点数のディスクリート部品で制御電
源を構成することができる。

【００８２】請求項２記載の発明は、請求項１記載の制
御電源において、リセット回路をさらに組み込んで構成
され、前記信号源の端子は、前記出力の電圧が前記基準
電圧よりも所定電圧低い下限電圧値以下に低下したとき
に電流が実質的に流れなくなる端子であり、前記リセッ
ト回路は、前記信号源の端子から、前記出力の電圧が前
記下限電圧値以下に低下したことを示す信号を受けた場
合にはリセット信号を出力する一方、前記出力の電圧が
前記下限電圧値を超えたことを示す信号を受けた場合に
はリセット解除信号を出力するので、信号源の端子にお
ける電流の有無により、出力が所定の出力に安定化され
ているかどうかを判別することができ、これにより、リ
セット回路を含めてより少ない部品点数のディスクリー
ト部品で制御電源を構成することができる。

【００８３】請求項３記載の発明は、請求項１記載の制
御電源において、リセット回路をさらに組み込んで構成
され、前記信号源の端子は、前記出力の電圧が前記基準
電圧よりも所定電圧低い下限電圧値以下に低下したとき
に電流が実質的に流れなくなる端子であり、前記リセッ
ト回路は、ラッチ機能を有し、このラッチ機能により、
前記信号源の端子から、前記出力の電圧が前記下限電圧
値以下に低下したことを示す信号を受けるまではリセッ
ト解除信号を出力する一方、前記信号源の端子から、前
記出力の電圧が前記下限電圧値以下に低下したことを示
す信号を受けた場合にはリセット信号を出力するので、
信号源の端子における電流の有無により、出力が所定の
出力に安定化されているかどうかを判別することがで
き、これにより、リセット回路を含めてより少ない部品
点数のディスクリート部品で制御電源を構成することが
できる。

【００８４】請求項４記載の発明は、請求項３記載の制
御電源において、前記リセット回路は、前記入力電源の
電圧値が所定のしきい電圧値を超えたとき、前記リセッ
ト解除信号を出力するように前記ラッチ機能をセットす
るので、リセット信号およびリセット解除信号のより安
定的な出力が可能になる。

【００８５】請求項５記載の発明は、請求項３記載の制
御電源において、前記リセット回路は、前記入力電源の
電圧と前記電源調整回路の出力との差の値が所定の電圧
値を超えたとき、前記リセット解除信号を出力するよう
に前記ラッチ機能をセットするので、リセット信号およ
びリセット解除信号のより安定的な出力が可能になる。

【００８６】請求項６記載の発明は、請求項３記載の制
御電源において、前記リセット回路は、前記入力電源の
電圧と前記基準電圧との差の値が所定の電圧値を超えた
とき、前記リセット解除信号を出力するように前記ラッ
チ機能をセットするので、リセット信号およびリセット
解除信号のより安定的な出力が可能になる。

【００８７】請求項７記載の発明は、請求項３から６の
いずれかに記載の制御電源において、サイリスタまたは
サイリスタと動作が等価となる複数のトランジスタで構
成されるラッチ回路によって前記ラッチ機能を持つの
で、リセット回路の出力信号にヒステリシスを持たせる
ことができる。

【００８８】請求項８記載の発明は、請求項７記載の制
御電源において、前記ラッチ回路は、前記入力電源の電
圧と前記電源調整回路の出力との差の値、または前記入
力電源の電圧と前記基準電圧との差の値を監視する機能
を含むのであり、これらいずれの構成でも、リセット信
号およびリセット解除信号の出力が可能になる。

【００８９】請求項９記載の発明は、請求項１から８の
いずれかに記載の制御電源において、前記制御回路を起
動する起動回路をさらに組み込んで構成され、リセット
回路がリセット解除信号を出力するとき、前記起動回路
を等価的に切り離すので、リセット解除時において起動
回路が機能しない好適な回路動作が可能となる。

【図面の簡単な説明】

【図１】本発明に係る第１実施形態の制御電源の構成図
である。

【図２】本発明に係る第２実施形態の制御電源の構成図
である。

【図３】本発明に係る第３実施形態の制御電源の構成図
である。

【図４】本発明に係る第４実施形態の制御電源の構成図
である。

【図５】同制御電源で使用するリセット解除信号出力指
令およびリセット信号出力指令の説明図である。

【図６】本発明に係る第５実施形態の制御電源の構成図
である。

【図７】本発明に係る第６実施形態の制御電源を構成す
るためのリセット回路および入力電圧監視回路の回路図
である。

【図８】本発明に係る第７実施形態の制御電源の構成図
である。

【図９】本発明に係る第８実施形態の制御電源を構成す
るためのリセット回路の回路図である。

【図１０】図１０は本発明に係る第９実施形態の制御電
源の構成図である。

【図１１】従来の制御電源の概略構成とその使用例を示
す図である。

【図１２】図１１におけるリセット回路の出力信号の説
明図である。

【符号の説明】

１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｈ 制御電源 ２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ リ
セット回路 １１，１１ａ，１１ｂ，１１ｃ，１１ｄ 基準電源回路 １２ 電源調整回路 １３，１３ａ，１３ｂ 制御回路 １４，１４ａ 入力電圧監視回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B011 DB02 GG04 5B054 BB02 DD13 EE03 5H410 BB02 BB04 CC02 DD02 EA10 EB16 FF03 FF25 LL04 5H430 BB01 BB09 BB11 EE03 FF02 FF13 GG02 HH02 LA04 LB01 LB02

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定の出力設定用の基準電圧を出力する
   基準電源回路と、 増幅機能を持つ半導体素子を含み、この半導体素子が制
   御信号に応じて動作をすることにより、入力電源を前記
   所定の出力になるように調整して出力とする電源調整回
   路と、 差動増幅回路構成で増幅機能を持つ２つの半導体素子を
   含み、これら２つの半導体素子にそれぞれ前記基準電圧
   と前記電源調整回路の出力とを入力し、この出力の電圧
   が前記基準電圧よりも低くなる場合には前記電源調整回
   路の出力を上げるための信号を前記制御信号として前記
   電源調整回路の半導体素子に出力する一方、前記出力の
   電圧が前記基準電圧よりも高くなる場合には前記電源調
   整回路の出力を下げるための信号を前記制御信号として
   前記電源調整回路の半導体素子に出力する制御回路とに
   より構成され、 前記差動増幅回路構成の２つの半導体素子のうち、前記
   電源調整回路の出力を第１の端子に入力する半導体素子
   における第２の端子を少なくともリセット信号用の信号
   源の端子とすることを特徴とする制御電源。
2. 【請求項２】 リセット回路をさらに組み込んで構成さ
   れ、前記信号源の端子は、前記出力の電圧が前記基準電
   圧よりも所定電圧低い下限電圧値以下に低下したときに
   電流が実質的に流れなくなる端子であり、前記リセット
   回路は、前記信号源の端子から、前記出力の電圧が前記
   下限電圧値以下に低下したことを示す信号を受けた場合
   にはリセット信号を出力する一方、前記出力の電圧が前
   記下限電圧値を超えたことを示す信号を受けた場合には
   リセット解除信号を出力することを特徴とする請求項１
   記載の制御電源。
3. 【請求項３】 リセット回路をさらに組み込んで構成さ
   れ、前記信号源の端子は、前記出力の電圧が前記基準電
   圧よりも所定電圧低い下限電圧値以下に低下したときに
   電流が実質的に流れなくなる端子であり、前記リセット
   回路は、ラッチ機能を有し、このラッチ機能により、前
   記信号源の端子から、前記出力の電圧が前記下限電圧値
   以下に低下したことを示す信号を受けるまではリセット
   解除信号を出力する一方、前記信号源の端子から、前記
   出力の電圧が前記下限電圧値以下に低下したことを示す
   信号を受けた場合にはリセット信号を出力することを特
   徴とする請求項１記載の制御電源。
4. 【請求項４】 前記リセット回路は、前記入力電源の電
   圧値が所定のしきい電圧値を超えたとき、前記リセット
   解除信号を出力するように前記ラッチ機能をセットする
   ことを特徴とする請求項３記載の制御電源。
5. 【請求項５】 前記リセット回路は、前記入力電源の電
   圧と前記電源調整回路の出力との差の値が所定の電圧値
   を超えたとき、前記リセット解除信号を出力するように
   前記ラッチ機能をセットすることを特徴とする請求項３
   記載の制御電源。
6. 【請求項６】 前記リセット回路は、前記入力電源の電
   圧と前記基準電圧との差の値が所定の電圧値を超えたと
   き、前記リセット解除信号を出力するように前記ラッチ
   機能をセットすることを特徴とする請求項３記載の制御
   電源。
7. 【請求項７】 サイリスタまたはサイリスタと動作が等
   価となる複数のトランジスタで構成されるラッチ回路に
   よって前記ラッチ機能を持つことを特徴とする請求項３
   から６のいずれかに記載の制御電源。
8. 【請求項８】 前記ラッチ回路は、前記入力電源の電圧
   と前記電源調整回路の出力との差の値、または前記入力
   電源の電圧と前記基準電圧との差の値を監視する機能を
   含むことを特徴とする請求項７記載の制御電源。
9. 【請求項９】 前記制御回路を起動する起動回路をさら
   に組み込んで構成され、リセット回路がリセット解除信
   号を出力するとき、前記起動回路を等価的に切り離すこ
   とを特徴とする請求項１から８のいずれかに記載の制御
   電源。