[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2003309242A - リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法 - Google Patents

リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法

Info

Publication number
JP2003309242A
JP2003309242A JP2002112671A JP2002112671A JP2003309242A JP 2003309242 A JP2003309242 A JP 2003309242A JP 2002112671 A JP2002112671 A JP 2002112671A JP 2002112671 A JP2002112671 A JP 2002112671A JP 2003309242 A JP2003309242 A JP 2003309242A
Authority
JP
Japan
Prior art keywords
lead frame
resin
manufacturing
frame member
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002112671A
Other languages
English (en)
Inventor
Kunihiro Tsubosaki
邦宏 坪崎
Chikao Ikenaga
知加雄 池永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2002112671A priority Critical patent/JP2003309242A/ja
Publication of JP2003309242A publication Critical patent/JP2003309242A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01088—Radium [Ra]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 従来必要とされたリード固定用、且つ、樹脂
封止の際の封止用樹脂の流れ防止用の裏面テープを不要
とし、かつ、一括モールド後のダイシング工程で金バリ
の発生を全く無くすることができ、また、モールド時の
ワイヤー流れを低減できる半導体パッケージの製造方
法、及び、リードフレーム部材を提供する。 【解決手段】 ノンリードタイプ用のリードフレーム部
材１００であって、リードフレームを複数、平面状に配
列して配設し、各リードフレームの表裏の片面側の凹部
に、リードフレーム固定用、且つ、樹脂封止の際の封止
用樹脂の流れ防止用の絶縁性の樹脂を埋め込んでおり、
更に、パッケージ作製における個片化時のダイシング等
による切断部が樹脂１３０のみとなるように、各リード
フレームは、互いに分離され、且つ、前記各リードフレ
ームの各部も、互いに分離され、前記絶縁性の樹脂によ
り一体的に固定されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、片面モールドの半導体装置とそ
の製造方法に関する。
【０００２】
【従来の技術】近年、携帯機器を中心として、基板実装
の高密度化が進み、これに伴ないパッケージの小型化、
軽量化が急速に進んできている。外部端子がパッケージ
面に格子状に配列されるエリアアレイ型、あるいは、外
部端子がパッケージ面の周辺部に配列されるペリフェラ
ル型が採用されている。エリアアレイ型としては、ＬＧ
Ａ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）等があり、ペリ
フェラル型としては、アウターリードがパッケージの外
部にほとんど突出しない構造の、いわゆるノンリードタ
イプのＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−Ｌｅａｄ
ｅｄ Ｐａｃｋａｇｅ）、ＳＯＮ（Ｓｍａｌｌ Ｏｕｔ
ｌｉｎｅＮｏｎ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）が
ある。これらは、実装基板とのコンタクトをとるため、
リードがパッケージの底面において露出する構造をして
いる。そして、一般に、パッケージを小型化、薄型化す
るために、半導体素子を搭載した側を主に樹脂モールド
しており、例えば、ＱＦＮは、図１０（ａ）に示すよう
な形態を採る。尚、図１０（ｂ）は、図１０（ａ）に示
すＱＦＮを透視した状態の図である。また、図１０に示
すＱＦＮに用いられているリードフレーム７１０におい
ては、吊りリード７１３がプレスにより延ばされ、ダイ
パッド７１１が、リード７１２より上方に位置するよう
に、アップセットされており、ダイパッド７１１の下側
にも封止樹脂７４０を存在させている。
【０００３】上記ノンリードタイプの薄型のＱＦＮは、
半導体素子のサイズが小型であるため、従来、 1枚の銅
系素材あるいは４２合金（４２％ニッケル−鉄合金）素
材からなる加工用の板材に、リードフレーム複数個を１
単位として、これを１フレームとも言う）として、複数
フレーム分をエッチング形成し、１フレーム単位の状態
で、各リードフレーム毎に個別に、樹脂モールドを行な
い、更に各リードフレーム毎に切断して形成していた。
ここでは、このような個別モールド方式を採り入れた製
造方法を個別モールドタイプの半導体パッケージの製造
方法と言う。しかし、最近では、コストダウンの要求か
ら、後に図８に基づいて説明するような、一括してモー
ルドする方式を採り入れた製造方法である一括モールド
タイプの半導体パッケージの製造方法へ移行しつつあ
る。
【０００４】個別モールドタイプの半導体パッケージの
製造方法は、図９（ａ）に示すように、１枚のフレーム
６１０内に小さなサイズの個々のモールドキャビティ６
２０を別れた状態で設けるようにして、モールド後は金
型により個別に打ち抜いて図９（ｃ）に示す半導体パッ
ケージ６２０Ａを得るものである。尚、図９（ｂ）は図
９（ａ）におけるＥ１側からみた図である。すなわち、
半導体素子６４０を銀ペースト等によりリードフレーム
のダイパッド６３１上に搭載し、ワイヤーボンディング
を実施した後、個々の半導体素子を個別にモールドして
から、金型により個々の半導体パッケージ６２０Ａとし
て打ち抜くのである。一括モールドタイプの半導体パッ
ケージの製造方法は、図８（ａ）に示すように、１枚の
フレーム５１０内に大きいサイズの幾つかのモールドキ
ャビティ５２０Ｌを設けるようにし、その１つ１つのモ
ールドキャビティ５２０Ｌ内には多数の半導体素子をマ
トリックス状に配列し、それらの半導体素子を一括して
モールドした後、各リードフレームのグリッドリード５
２０Ｇのところをダイシングソーで切断して図８（ｃ）
に示す半導体パッケージ５２０Ａを得るものである。
尚、図８（ｂ）は図８（ａ）におけるＤ１側からみた図
である。すなわち、半導体素子を銀ペースト等によりリ
ードフレームのダイパッド上に搭載し、ワイヤーボンデ
ィングを実施した後、複数個配列されている半導体素子
を所定のキャビティサイズで一括モールドしてから、ダ
イシングにより個片化するのである。尚、通常、加工用
素材である金属板をエッチング加工してリードフレーム
を複数個配列した状態で作製するが、エッチング加工後
の、外形加工されたリードフレームを複数個配列させ
た、リードフレームを含む、単位の加工用素材部分を、
フレーム（５１０、６１０に相当）と言う。ここでは、
各リードフレームは互いに分離しておらず一体的に連結
されている。
【０００５】更に、図１１にもとづいて、従来の、一括
モールドタイプによる半導体パッケージ（ＱＦＮ）の製
造工程を説明しておく。先ず、フォトリソグラフィーを
用いたエッチング加工により、モールドする単位のフレ
ームを準備する。銅系材あるいは４２合金（４２％ニッ
ケル−鉄合金）を加工用素材（図１１（ａ））として、
例えば、図１１（ｂ）に示す断面形状にする。次いで、
ワイヤボンディング用、ダイボンディング用のめっき処
理を施した後、リードフレームの半導体素子を搭載する
側ではない裏面に固定用テープ８２０を貼り付け（図１
１（ｃ））、半導体素子８３０をダイボンデインングし
てダイパッド８１１上に搭載し、更に、ワイヤーボンデ
ィングにより、半導体素子８３０の端子部とリード８１
２を電気的に結線する。（図１１（ｄ）） 次いで、半導体素子搭載側から樹脂封止して、隙間を封
止用樹脂８５０で埋める。（図１１（ｅ）） ここでは、先に述べた固定用テープ８２０が、樹脂封止
の際の封止用樹脂８５０の流れ防止し、封止領域を決め
る。次いで、ダイシングによる切断を行ない（図１１
（ｆ））、個片化された状態で、目的とする半導体パッ
ケージを得る。（図１１（ｇ）） ダイシングによる個片化は、リドフレーム間を接続する
固定用バー（タイバーとも言う）を切断する。ここで
は、点線矢印の位置にて切断する。
【０００６】図１１（ｇ）に示す、従来の一括モールド
タイプによる半導体パッケージ（ＱＦＮ）の工程におい
ては、以下のような、問題点がある。(1) 従来の工程で
は、ワイヤーボンディング時のリード固定、および、樹
脂封止時の樹脂バリ発生防止を目的として、裏面にテー
プを貼る必要があり、これが生産性の低下やコストアッ
プの要因となっている。(2) 裏面のテープとリードとの
界面での接着剤が原因で、ワイヤーボンディング性を阻
害する要因にもなっている。即ち、接着剤のＴｇ（ガラ
ス転移温度）が低いため、ワイヤーボンディング温度で
接着剤がゴム状態となり、ワイヤーボンディングの超音
波振動に対してリードを固定し難くなる。あるいは、ワ
イヤーボンディングの超音波振動が吸収されてしまう。
これにより、不圧着が発生する。一括モールド後のダイ
シング工程では、タイバー部の金属をダイシングソーで
切断するために、金属バリが発生し、ひどい時には隣接
するリード端子間でショートとなる。また、このバリ発
生を抑えるためには、低速で切断することが必要であ
り、このために生産性が悪く、さらにダイシング用のブ
レードの寿命が短く、コストアップの要因になってい
る。
【０００７】
【発明が解決しようとする課題】上記のように、従来
の、一括モールドタイプによる半導体パッケージ（ＱＦ
Ｎ）の作製工程においては、種々問題があり、その対応
が求められていた。が問題となっており、この対応が求
められていた。本発明は、これらに対応するもので、具
体的には、一括モールドタイプの半導体パッケージの製
造工程で、従来必要とされたリード固定用、且つ、樹脂
封止の際の封止用樹脂の流れ防止用の裏面テープを不要
とし、かつ、一括モールド後のダイシング工程で金属バ
リの発生を全く無くすることができ、また、モールド時
のワイヤー流れを低減できる半導体パッケージの製造方
法を提供しようとするものである。さらには、このよう
な半導体パッケージの製造に用いられるリードフレーム
部材を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明のリードフレーム
部材は、一括モールドタイプの半導体パッケージの製造
方法により、ノンリードタイプの薄型の半導体パッケー
ジを製造するための、リードフレーム部材であって、リ
ードフレームを複数、平面状に配列して配設し、各リー
ドフレームの表裏の片面側の凹部に、リードフレーム固
定用、且つ、樹脂封止の際の封止用樹脂の流れ防止用の
絶縁性の樹脂を埋め込んでおり、更に、パッケージ作製
における個片化時のダイシング等による切断部が樹脂の
みとなるように、各リードフレームは、互いに分離さ
れ、且つ、前記各リードフレームの各部も、互いに分離
され、前記絶縁性の樹脂により一体的に固定されている
ことを特徴とするものである。そして、上記において、
フレーム状態で、リードフレームを配設していることを
特徴とするものである。そしてまた、上記において、リ
ードフレームの樹脂を埋め込んだ面側には、実装用配線
基板と接続するための端子部の面を、あるいは、実装用
配線基板と接続するための端子部の面とダイパッド面と
を、そのまま露出させて、あるいはめっき処理を施して
露出させていることを特徴とするものである。あるいは
また、上記において、リードフレームの樹脂を埋め込ん
だ面側には、ワイヤボンディングするための端子部の面
を、あるいは、ワイヤボンディングするための端子部の
面とダイパッド面とを、そのまま露出させて、あるいは
めっき処理を施して露出させていることを特徴とするも
のである。また、上記において、めっき処理は、順にＮ
ｉめっき、Ａｕめっきあるいは、順に粗化Ｎｉめっき、
Ｐｄめっき、薄Ａｕめっきを施すものであり、粗化は、
中心値平均粗度Ｒａが０. １〜０. ５μｍの範囲である
ことを特徴とするものである。
【０００９】尚、先にも述べたように、通常、加工用素
材である金属板をエッチング加工してリードフレーム
（単位のリードフレームとも言う）を複数個配列した状
態で作製し、エッチング加工後の、外形加工されたリー
ドフレームを複数個配列させた、リードフレームを含
む、単位の加工用素材部分を、フレーム（図８の５１
０、図９の６１０に相当）と言うが、ここで、各リード
フレームが互いに分離している場合の状態を、フレーム
状態と言う。このフレーム状態のものも、以降、ここで
は、フレームと言う。本発明のリードフレーム部材とし
ては、フレーム状態で、リードフレームを複数、平面状
に配列して配設し、各リードフレームの表裏の片面側の
凹部に、リードフレーム固定用、且つ、樹脂封止の際の
封止用樹脂の流れ防止用の絶縁性の樹脂を埋め込んでい
るものが、一般的なものとして挙げられる。
【００１０】本発明のリードフレーム部材の製造方法
は、一括モールドタイプの半導体パッケージの製造方法
により、ノンリードタイプの薄型の半導体パッケージを
製造するためのリードフレーム部材で、リードフレーム
を複数、平面状に配列して配設し、各リードフレームの
表裏の片面側の凹部に、リードフレーム固定用、且つ、
樹脂封止の際の封止用樹脂の流れ防止用の絶縁性の樹脂
を埋め込んでおり、更に、パッケージ作製における個片
化時のダイシング等による切断部が樹脂のみとなるよう
に、各リードフレームは、互いに分離され、且つ、前記
各リードフレームの各部も、互いに分離され、前記絶縁
性の樹脂により一体的に固定されているリードフレーム
部材を、製造するための、リードフレーム部材の製造方
法であって、順に、（ａ）板状の加工用素材の両面に、
配列形成するリードフレームにあわせ、所定形状のレジ
スト層を形成するレジスト層形成工程と、（ｂ）一方の
面側をカバーシートで覆い、他方の面側からレジスト層
の開口から露出した加工用素材を、所定の量だけエッチ
ングして凹部を形成する第１のエッチング工程と、
（ｃ）第１のエッチング工程により形成された凹部に耐
エッチング性の、絶縁性の樹脂を埋め込む樹脂埋め込み
工程と、（ｄ）絶縁性の樹脂を埋め込んだ前記他方の面
側の樹脂バリを研磨し、加工用素材の所定部分を露出さ
せる研磨工程と、（ｅ）前記一方の面側のカバーシート
を除去し、前記一方の面側はレジスト層を、前記他方の
面側は絶縁性の樹脂を耐めっきマスクとして、両面側
に、めっき処理を施す、めっき処理工程と、（ｆ）前記
一方の面側のレジスト層を除去した後、めっき処理工程
にて形成されためっき層を、耐エッチングマスクとし
て、前記一方の面側から露出した加工用素材を、所定の
量だけエッチングして凹部を形成する第２のエッチング
工程とを行なうもので、前記第２のエッチング工程にお
いて、各リードフレームが互いに分離されるように、且
つ、各リードフレームの各部も、互いに分離されるよう
に、加工用素材を貫通させ、パッケージ作製における個
片化時のダイシング等による切断工程の切断部が樹脂の
みとなるようにすることを特徴とするものである。ま
た、本発明のリードフレーム部材の製造方法は、一括モ
ールドタイプの半導体パッケージの製造方法により、ノ
ンリードタイプの薄型の半導体パッケージを製造するた
めのリードフレーム部材で、リードフレームを複数、平
面状に配列して配設し、各リードフレームの表裏の片面
側の凹部に、リードフレーム固定用、且つ、樹脂封止の
際の封止用樹脂の流れ防止用の絶縁性の樹脂を埋め込ん
でおり、更に、パッケージ作製における個片化時のダイ
シング等による切断部が樹脂のみとなるように、各リー
ドフレームは、互いに分離され、且つ、前記各リードフ
レームの各部も、互いに分離され、前記絶縁性の樹脂に
より一体的に固定されているリードフレーム部材を、製
造するための、リードフレーム部材の製造方法であっ
て、順に、（ａ１）板状の加工用素材の両面に、配列形
成するリードフレームにあわせ、所定形状のレジスト層
を形成するレジスト層形成工程と、（ｂ１）一方の面側
をカバーシートで覆い、他方の面側からレジスト層の開
口から露出した加工用素材を、所定の量だけエッチング
して凹部を形成する第１のエッチング工程と、（ｃ１）
前記一方の面側のカバーシートを除去し、凹部が形成さ
れた前記他方の面側をカバーシートで覆い、前記一方の
面側に対し、レジスト層を耐めっきマスクとして、めっ
き処理を施す、めっき処理工程と、（ｄ１）前記他方の
面側のカバーシートと両面のレジスト層を除去し、第１
のエッチング工程により形成された凹部に耐エッチング
性の樹脂を埋め込む樹脂埋め込み工程と、（ｅ１）樹脂
を埋め込んだ前記他方の面側の樹脂バリを研磨し、加工
用素材の所定部分を露出させる研磨工程と、（ｆ１）研
磨した面側をカバーシートで覆った後、めっき処理工程
にて形成されためっき層を、耐エッチングマスクとし
て、前記一方の面側から露出した加工用素材を、所定の
量だけエッチングして凹部を形成する第２のエッチング
工程とを行なうもので、前記第２のエッチング工程にお
いて、各リードフレームが互いに分離されるように、且
つ、各リードフレームの各部も、互いに分離されるよう
に、加工用素材を貫通させ、パッケージ作製における個
片化時のダイシング等による切断工程の切断部が樹脂の
みとなるようにすることを特徴とするものである。そし
て、上記における樹脂埋め込み工程は、加工用素材の第
１のエッチング工程が施された面側に樹脂シートを配
し、加工用素材と樹脂シートとを、耐熱性、剛性のある
板材間に挟んだ状態で、加熱、加圧して、真空中で、埋
め込むものであることを特徴とするものである。そして
また、上記において、めっき処理工程は、順にＮｉめっ
き、Ａｕめっきあるいは、順に粗化Ｎｉめっき、Ｐｄめ
っき、薄Ａｕめっきを施すめっき処理工程を施すもので
あり、粗化は、中心値平均粗度Ｒａが０. １〜０. ５μ
ｍの範囲であることを特徴とするものである。
【００１１】本発明の半導体パッケージは、ノンリード
タイプの薄型の半導体パッケージであって、リードフレ
ームの表裏の片面側の凹部に、リードフレーム固定用、
且つ、樹脂封止の際の封止用樹脂の流れ防止用の樹脂を
埋め込んでおり、配線基板に搭載して電気的に接続した
際に端子部が露出しない（外部から見えない）ように、
実装用配線基板と接続するための端子部の面を、あるい
は、実装用配線基板と接続するための端子部の面とダイ
パッド面とを、配線基板側にのみ露出させている（パッ
ケージ側面には露出させていない）ことを特徴とするも
のである。
【００１２】本発明の半導体パッケージの製造方法は、
一括モールドタイプの半導体パッケージの製造方法によ
り、リードフレームの表裏の片面側の凹部に、リードフ
レーム固定用、且つ、樹脂封止の際の封止用樹脂の流れ
防止用の樹脂を埋め込んでおり、且つ、配線基板に搭載
して電気的に接続した際に端子部が露出しない（外部か
ら見えない）ように、実装用配線基板と接続するための
端子部の面を、あるいは、実装用配線基板と接続するた
めの端子部の面とダイパッド面とを、配線基板側にのみ
露出させている（パッケージ側面には露出させていな
い）ノンリードタイプの薄型の半導体パッケージの製造
方法であって、順に、（Ａ）リードフレームの表裏の片
面側の凹部に、リードフレーム固定用、且つ、樹脂封止
の際の封止用樹脂の流れ防止用の絶縁性の樹脂を埋め込
んでおり、更に、パッケージ作製における個片化時のダ
イシング等による切断部が樹脂のみとなるように、各リ
ードフレームは、互いに分離され、且つ、前記各リード
フレームの各部も、互いに分離され、前記絶縁性の樹脂
により一体的に固定されているリードフレーム部材を形
成する、リードフレーム部材の製造工程と、（Ｂ）半導
体素子を搭載する処理、および半導体素子の端子とリー
ドフレームのリード端子とを接続する処理を行なう半導
体素子組み立て工程と、（Ｃ）半導体素子搭載側を樹脂
封止する樹脂封止工程と、（Ｄ）切断を行ない、個別の
半導体パッケージに個片化する切断処理工程とを行なう
ことを特徴とするものである。そして、上記における半
導体素子組み立て工程は、半導体素子を搭載する処理が
ダイボンディング処理で、半導体素子の端子とリードフ
レームのリード端子とを接続する処理がワイヤボンディ
ング処理であることを特徴とするものである。そしてま
た、上記におけるリードフレーム部材の製造工程が、上
記本発明のリードフレーム部材の製造であることを特徴
とするものである。
【００１３】
【作用】本発明のリードフレーム部材は、このような構
成にすることにより、一括モールドタイプの半導体パッ
ケージの製造工程で、従来必要とされた固定用、且つ、
樹脂封止の際の封止用樹脂の流れ防止用の裏面テープを
不要とし、従来の問題点を解決できる工程の半導体パッ
ケージの製造方法において用いられるリードフレーム部
材の提供を可能としている。そして、半導体パッケージ
の製造における、半導体パッケージへの個片化の際の切
断作業で、金属バリの発生が無く、切断作業を高能率
に、また、切断のためのダイシングソーの寿命を長くで
きるものとしている。詳しくは、リードフレームを複
数、平面状に配列して配設し、各リードフレームの表裏
の片面側の凹部に、リードフレーム固定用、且つ、樹脂
封止の際の封止用樹脂の流れ防止用の絶縁性の樹脂を埋
め込んでおり、更に、パッケージ作製における個片化時
のダイシング等による切断工程の切断部が樹脂のみとな
るように、各リードフレームは、互いに分離され、且
つ、前記各リードフレームの各部も、互いに分離され、
前記絶縁性の樹脂により一体的に固定されていることこ
とにより、これを達成している。具体的には、フレーム
状態で、リードフレームを配設しているもので、リード
フレームの樹脂を埋め込んだ面側に、実装用配線基板と
接続するための端子部の面を、あるいは、実装用配線基
板と接続するための端子部の面とダイパッド面とをその
まま露出させて、あるいはめっき処理を施して露出させ
ているもの、あるいは、ワイヤボンディングするための
端子部の面を、あるいは、ワイヤボンディングするため
の端子部の面とダイパッド面とをそのまま露出させて、
あるいはめっき処理を施して露出させているものが挙げ
られる。特に、リードフレームの樹脂を埋め込んだ面側
には、ワイヤボンディングするための端子部の面を、あ
るいは、ワイヤボンディングするための端子部の面とダ
イパッド面とを、そのまま露出させて、あるいはめっき
処理を施して露出させている場合には、このリードフレ
ーム部材を用いて半導体パッケージを作製し、実装用配
線基板へ半田実装する際、端子のスタンドオフが得られ
るために有利である。
【００１４】また、本発明のリードフレーム部材の製造
方法は、このような構成にすることにより、一括モール
ドタイプの半導体パッケージの製造工程で、従来必要と
されたリード固定用、且つ、樹脂封止の際の封止用樹脂
の流れ防止用の裏面テープを不要とし、従来の問題点を
解決できる工程の半導体パッケージの製造方法において
用いられるリードフレーム部材であって、フレームの表
裏の片面側の凹部に、リードフレーム固定用、且つ、樹
脂封止の際の封止用樹脂の流れ防止用の樹脂を埋め込ん
でいるリードフレーム部材を製造できる、リードフレー
ム部材の製造方法の提供を可能としている。特に、これ
により製造されたリードフレーム部材を用いることによ
り、半導体パッケージの製造における、半導体パッケー
ジへの個片化の際の切断作業で、金属バリの発生が無
く、切断作業を高能率に、また、切断のためのダイシン
グソーの寿命を長くできるものとしている。具体的に
は、順に、（ａ）板状の加工用素材の両面に、配列形成
するリードフレームにあわせ、所定形状のレジスト層を
形成するレジスト層形成工程と、（ｂ）一方の面側をカ
バーシートで覆い、他方の面側からレジスト層の開口か
ら露出した加工用素材を、所定の量だけエッチングして
凹部を形成する第１のエッチング工程と、（ｃ）第１の
エッチング工程により形成された凹部に耐エッチング性
の、絶縁性の樹脂を埋め込む樹脂埋め込み工程と、
（ｄ）絶縁性の樹脂を埋め込んだ前記他方の面側の樹脂
バリを研磨し、加工用素材の所定部分を露出させる研磨
工程と、（ｅ）前記一方の面側のカバーシートを除去
し、前記一方の面側はレジスト層を、前記他方の面側は
絶縁性の樹脂を耐めっきマスクとして、両面側に、めっ
き処理を施す、めっき処理工程と、（ｆ）前記一方の面
側のレジスト層を除去した後、めっき処理工程にて形成
されためっき層を、耐エッチングマスクとして、前記一
方の面側から露出した加工用素材を、所定の量だけエッ
チングして凹部を形成する第２のエッチング工程とを行
なうもので、前記第２のエッチング工程において、各リ
ードフレームが互いに分離されるように、且つ、各リー
ドフレームの各部も、互いに分離されるように、加工用
素材を貫通させ、パッケージ作製における個片化時のダ
イシング等による切断工程の切断部が樹脂のみとなるよ
うにすることにより、あるいは、（ａ１）板状の加工用
素材の両面に、配列形成するリードフレームにあわせ、
所定形状のレジスト層を形成するレジスト層形成工程
と、（ｂ１）一方の面側をカバーシートで覆い、他方の
面側からレジスト層の開口から露出した加工用素材を、
所定の量だけエッチングして凹部を形成する第１のエッ
チング工程と、（ｃ１）前記一方の面側のカバーシート
を除去し、凹部が形成された前記他方の面側をカバーシ
ートで覆い、前記一方の面側に対し、レジスト層を耐め
っきマスクとして、めっき処理を施す、めっき処理工程
と、（ｄ１）前記他方の面側のカバーシートと両面のレ
ジスト層を除去し、第１のエッチング工程により形成さ
れた凹部に耐エッチング性の樹脂を埋め込む樹脂埋め込
み工程と、（ｅ１）樹脂を埋め込んだ前記他方の面側の
樹脂バリを研磨し、加工用素材の所定部分を露出させる
研磨工程と、（ｆ１）研磨した面側をカバーシートで覆
った後、めっき処理工程にて形成されためっき層を、耐
エッチングマスクとして、前記一方の面側から露出した
加工用素材を、所定の量だけエッチングして凹部を形成
する第２のエッチング工程とを行なうもので、前記第２
のエッチング工程において、各リードフレームが互いに
分離されるように、且つ、各リードフレームの各部も、
互いに分離されるように、加工用素材を貫通させ、パッ
ケージ作製における個片化時のダイシング等による切断
工程の切断部が樹脂のみとなるようにすることにより、
これを達成している。
【００１５】また、本発明の半導体パッケージは、この
ような構成にすることにより、これを、一括モールドタ
イプの半導体パッケージの製造工程で作製する際、従来
必要とされたリード固定用、且つ、樹脂封止の際の封止
用樹脂の流れ防止用の裏面テープを不要とし、且つ、従
来の製造工程に起因する種々の問題点を解決できるもの
としている。
【００１６】また、本発明の半導体パッケージの製造方
法は、このような構成にすることにより、一括モールド
タイプの半導体パッケージの製造工程で、従来必要とさ
れた固定用、且つ、樹脂封止の際の封止用樹脂の流れ防
止用の裏面テープを不要とし、且つ、従来の製造工程に
起因する種々の問題点を解決できる、半導体パッケージ
の製造方法の提供を可能としている。特に、半導体パッ
ケージへの個片化の際の切断を、樹脂部のみで行なうこ
とができ、切断作業を高能率に、また、切断のためのダ
イシングソーの寿命を長くできるものとしている。
【００１７】
【発明の実施の形態】本発明の実施の形態例を図に基づ
いて説明する。図１（ａ）は本発明のリードフレーム部
材の実施の形態の第１の例の概略平面図で、図１（ｂ）
は図１（ａ）のＡ１−Ａ２における断面の一部を示した
図で、図１（ｃ）は本発明のリードフレーム部材の実施
の形態の第２の例の一部断面図で、図１（ｄ）は本発明
のリードフレーム部材の実施の形態の第３の例の一部断
面図で、図２は図１（ａ）に示すリードフレーム部材の
中の単位の部材を拡大して示した平面図で、図３は実施
の形態の第１の例のリードフレーム部材の製造方法を図
示した工程断面図で、図４は樹脂埋め込み工程を説明す
るための図で、図５は実施の形態の第２の例のリードフ
レーム部材の製造方法を図示した工程断面図で、図６
（ａ）は本発明の半導体パッケージの実施の形態の第１
の例の断面図で、図６（ｂ）は実施の形態の第２の例を
示した断面図で、図６（ｃ）は実施の形態の第３の例を
示した断面図で、図７は実施の形態の第１の例の半導体
パッケージの製造方法を示した工程断面図ある。尚、図
２中、Ａ３−Ａ４における断面は、図１中、Ａ１−Ａ２
における断面の一部とする。また図２中、点線四角内が
単位の部材１２０の領域であり、単位のリードフレーム
の領域でもある。図１〜図７中、１００、１００Ａ、１
００Ｂはリードフレーム部材、１００ａは一括モールド
領域、１１０はフレーム、１１０Ｓは加工用素材、１１
３、１１４は凹部（エッチング部とも言う）、１２０は
単位の部材、１２１はダイパッド、１２１Ｓは面、１２
２はリード、１２２Ａは端子部、１２２Ｓは面、１２８
はリードフレーム、１３０は（絶縁性の）樹脂、１３０
Ａは樹脂シート、１３５は板材、１５０はめっき層、１
６０はレジスト層、１６１は開口部、１７０、１７１、
１７２はカバーシート、１８０は半導体素子、１８１は
ボンディングワイヤ、１９０は封止用樹脂である。
【００１８】はじめに、本発明のリードフレーム部材の
実施の形態例を図に基づいて説明する。先ず、実施の形
態の第１の例のリードフレーム部材を図１、図２に基づ
いて説明する。第１の例のリードフレーム部材は、一括
モールドタイプの半導体パッケージの製造方法でノンリ
ードタイプの薄型の半導体パッケージＱＦＮを製造する
ためのリードフレーム部材１００で、図２にその平面図
を示す、単位の部材１２０を、図１（ａ）に示すよう
に、複数個、二次元的に面付けして配置（マトリックス
配列とも言う）したものである。そして、図１（ｂ）に
その断面を示すように、そのフレーム１１０の一方の面
である、実装用配線基板と接続するための端子部１２２
Ａ形成側は、その凹部に、リードフレーム固定用、且
つ、樹脂封止の際の封止用樹脂の流れ防止用の樹脂を埋
め込んでおり、且つ、実装用配線基板と接続するための
端子部１２２Ａの面１２２Ｓと、ダイパッド面１２１Ｓ
とを、めっき処理を施して、露出させている。また、実
装用配線基板と接続するための端子部１２２Ａ形成側と
は反対側の半導体素子搭載側のリード１２２の面もめっ
き処理が施されている。また、ダイパッド１２１は、半
導体素子搭載側を上側としてリード１２２より低い位置
に半導体素子搭載面が形成されている。尚、本例のリー
ドフレーム部材は、この後、半導体素子搭載、ワイヤボ
ンディングされ、一括モールド領域１００ａ毎に一括モ
ールドが行なわれる。
【００１９】各リードフレーム１２８の素材としては、
銅材、銅合金材、あるいは、４２合金（４２％ニッケル
−鉄合金）等が適用される。絶縁性の樹脂１３０として
は、配線基板用の樹脂や封止用樹脂が用いられる。具体
的には、シリカフィラー含有のＢステージエポキシが挙
げられるが、これらに限定はされない。リードフレーム
の固定と樹脂封止の際の封止用樹脂の流れ防止の面で優
れ、半導体パッケージの製造方法において、あるいは半
導体パッケージとなった際に、問題とならない材質であ
れば良い。めっき層１５０は、めっき処理により、順に
Ｎｉめっき層、Ａｕめっき層あるいは、順に粗化Ｎｉめ
っき層、Ｐｄめっき層、薄Ａｕめっき層を形成したもの
が挙げられる。尚、粗化Ｎｉめっき層としては、中心値
平均粗度Ｒａが０. １〜０. ５μｍの範囲であるものが
モールド樹脂の密着性の点で好ましい。
【００２０】第１の例のリードフレーム部材の製造方法
の１例を、図３に基づいて、簡単に、説明する。尚、こ
れを以って、本発明のリードフレーム部材の製造方法の
実施の形態の１例の説明に代える。先ず、エッチング加
工の加工用素材１１０Ｓ（図３（ａ））の両面に、形成
するリードフレーム形状に合せて、耐エッチング性のレ
ジスト層１６０を形成する。（図３（ｂ））加工用素材
１１０Ｓとしては、銅材、銅合金材、あるいは、４２合
金（４２％ニッケル−鉄合金）等が用いられる。レジス
ト層１６０としては、所望の解像性があり、耐エッチン
グ性があり、処理性の良いものであれば、特に限定はさ
れない。次いで、実装用配線基板と接続するための端子
部１２２Ａ形成側でない面側をカバーシート１７０で覆
い、実装用配線基板と接続するための端子部１２２Ａ形
成側からレジスト層１６０の開口１６１から露出した加
工用素材１１０Ｓを、所定の量だけエッチングして凹部
１１３を形成する第１のエッチングを行なう。（図３
（ｃ））カバーシート１７０としては、ポリオレフィン
系粘着フィルム等が用いられる。レジスト層１６０とし
ては、所望の解像性を有するもので、耐エッチング性が
あり、処理性の良いものが好ましいが、特に、限定はさ
れない。
【００２１】次いで、第１のエッチングにより形成され
た凹部１１３に耐エッチング性の樹脂１３０埋め込み、
更に、樹脂１３０を埋め込んだ面側を研磨し、加工用素
材１１０Ｓの端子部１２２Ａ、ダイパッド１２１を露出
させる。（図３（ｄ））樹脂の埋め込みは、図４（ａ）
に示すように、あるいは、図４（ｂ）に示すように、加
工用素材１１０Ｓの凹部１１３形成面側に樹脂シート１
３０Ａを配し、エッチング加工基板１１１と樹脂シート
１３０Ａとを、耐熱性、剛性のあるテフロン（登録商
標）等の板材１３５間に挟んだ状態で、真空中で、加
熱、加圧して（図３（ｄ））、樹脂１３０を加工用素材
１１０Ｓの凹部１１３に埋め込む。図４（ａ）の場合
は、カバーシート１７０を覆った状態で埋め込みを行な
うため、カバーシト１７０の材質としては、耐熱性を有
することが必要となる。尚、図４（ｂ）は、カバーシー
ト１７０を除去した状態で埋め込みを行なうもので、こ
の場合、カバーシート１７０には、埋め込みを行なうた
めの耐熱性は必要とされない。埋め込み用の樹脂シート
の素材としては、配線基板用の樹脂や封止用樹脂が用い
られ、具体的には、シリカフィラー含有のＢステージエ
ポキシや液晶ポリマーなどが挙げられるが、これらに限
定はされない。板材１３５としては、耐熱性、剛性があ
り、更に、樹脂１３０と易剥離性であるものが好まし
い。真空中で行なうのは、ボイド低減のためである。研
磨は、サンドブラストやバフ研磨により行なう。
【００２２】次いで、カバーシート１７０を除去し、カ
バーシート１７０を除去した面側はレジスト層１６０
を、反対側である面側は樹脂層１３０を耐めっきマスク
として、両面側に、めっき処理を施す。（図３（ｅ））
めっき処理としては、順にＮｉめっき、Ａｕめっき、あ
るいは、順に粗化Ｎｉめっき、Ｐｄめっき、薄Ａｕめっ
きを施すめっき処理工程を施すものが挙げられるが、こ
れに限定はされない。次いで、カバーシート１７０を除
去した面側のレジスト層１６０を除去した（図３
（ｆ））後、めっき処理工程にて形成されためっき層
を、耐エッチングマスクとして、カバーシート１７０を
除去した面側から露出した加工用素材１１０Ｓを、所定
の量だけエッチングして凹部１１４を形成する第２のエ
ッチングを行なう。（図３（ｇ）） このようにして、第１のエッチング、第２のエッチング
により、形成されたリードフレーム（図２の１２８）を
多数、樹脂層１３０に保持された状態で二次元的に配列
させた、第１の例のリードフレーム部材を製造すること
ができる。尚、第１のエッチングにおけるエッチング液
としては、通常、塩化第二鉄液が用いられ、また第２の
エッチングにおけるエッチング液としては、アンモニア
アルカリ性の過硫安溶液が用いられる。
【００２３】次ぎに、実施の形態の第２の例のリードフ
レーム部材を、図１（ｃ）に基づき説明する。第２の例
のリードフレーム部材１００Ａは、第１の例と同様、一
括モールドタイプの半導体パッケージの製造方法でノン
リードタイプの薄型の半導体パッケージＱＦＮを製造す
るためのリードフレーム部材で、図２にその平面図を示
す、単位の部材１２０を、図１（ａ）に示すように、多
数二次元的に面付けして配置（マトリックス配列とも言
う）したもので、簡単には、第１のリードフレーム部材
において、実装用配線基板と接続するための端子部１２
２Ａの面１２２Ｓと、ダイパッド面１２１Ｓとを、その
ままめっき処理を施さずに、露出させているものであ
る。勿論、実装用配線基板と接続するためリードフレー
ム１２８の端子部１２２Ａ形成側とは反対側の半導体素
子搭載側のリード１２２の面は、めっき処理が施されて
おり、ダイパッド１２１は、半導体素子搭載側を上側と
してリード１２２より低い位置に半導体素子搭載面が形
成されている。本例のリードフレーム部材の場合も、こ
の後、半導体素子搭載、ワイヤボンディングされ、一括
モールド領域（図１（ａ）１００ａに相当）毎に一括モ
ールドが行なわれる。
【００２４】第２の例のリードフレーム部材の製造方法
の１例を、図５に基づいて、簡単に、説明する。先ず、
図３に示す、第１の例のリードフレーム部材の製造方法
と同様に、図５（ａ）〜図５（ｃ）までを行ない、第１
のエッチングにより凹部１１３を形成する。（図３
（ａ）〜図３（ｃ）と同じ工程） 次いで、カバーシート１７０を除去し、凹部１１３が形
成された面側をカバーシート１７１で覆い（図４
（ｄ））、カバーシート１７０を除去した面側に対し、
レジスト層１６０を耐めっきマスクとして、めっき処理
を施す。めっき処理は、図３に示す、第１の例のリード
フレーム部材の製造方法と同様のものである。次いで、
カバーシート１７１と両面のレジスト層１６０を除去し
（図４（ｅ））、カバーシート１７１を覆った側に対
し、図３に示す、第１の例のリードフレーム部材の製造
方法と同様にして、第１のエッチングにより形成された
凹部１１３に耐エッチング性の樹脂を埋め込み、更に、
樹脂を埋め込んだ面側を研磨し、加工用素材１１０Ｓの
端子部１２２Ａ、ダイパッド１２１を露出させる。（図
４（ｆ）） 次いで、研磨した面側をカバーシートで覆った（図４
（ｇ））後、めっき処理工程にて形成されためっき層
を、耐エッチングマスクとして、前記一方の面側から露
出した加工用素材を、所定の量だけエッチングして凹部
を形成する第２のエッチングを行なう。（図４（ｈ）） 各処理は、第１の例と同様に行ない、このようにして、
第２の例のリードフレーム部材を製造することができ
る。
【００２５】次ぎに、実施の形態の第３の例のリードフ
レーム部材を挙げる。第３の例のリードフレーム部材１
００Ｂは、図１（ｄ）に示すように、第１の例のリード
フレーム部材において、絶縁性の樹脂１３０の配設位置
を、リードフレームの反対面側の凹部としたものであ
り、第１の例、第２の例と同様、一括モールドタイプの
半導体パッケージの製造方法でノンリードタイプの薄型
の半導体パッケージＱＦＮを製造するためのリードフレ
ーム部材である。第３の例の場合、このリードフレーム
部材１００Ｂを用いて半導体パッケージを作製し、配線
基板へ半田実装する際、端子のスタンドオフの面からは
有利である。第３の例のリードフレーム部材の製造方法
は、基本的に、第１の例のリードフレーム部材の製造方
法と同じで、ここでは、説明を省く。
【００２６】次に、本発明の半導体パッケージの実施の
形態例を、図６に基づいて説明する。先ず、実施の形態
の第１の例の半導体パッケージを挙げる。第１の例は、
ノンリードタイプの薄型の半導体パッケージＱＦＮで、
半導体素子１８０搭載側を封止用樹脂１９０で封止して
いるもので、図１（ａ）、図１（ｂ）に示す第１の例の
リードフレーム部材１００を用いて、ダイパッド１２１
上にダイボンデインングし、ワイヤボンディングした
後、一括モールドして、更に個片化して得たものであ
る。リードフレーム１２８は、その配線基板と接続する
ための端子部１２２Ａ形成側の凹部に、リードフレーム
固定用、且つ、樹脂封止の際の封止用樹脂の流れ防止用
の樹脂１３０を埋め込んでおり、且つ、配線基板と接続
するための端子部１２２Ａの面１２２Ｓと、ダイパッド
面１２１Ｓとを、めっき処理を施して、露出させている
ものである。封止用樹脂１９０としては、通常、エポキ
シ樹脂が用いられるが、これに限定はされない。他の各
部の材質については、先に、第１の例のリードフレーム
部材の説明にて、述べたので、ここでは説明を省く。
【００２７】次いで、本例の半導体パッケージの製造方
法の１例を、図７に基づいて、簡単に、説明する。尚、
これを以って、本発明の半導体パッケージの製造方法の
実施の形態の１例の説明に代える。先ず、図１（ａ）、
図１（ｂ）に示すリードフレーム部材１００を、既に述
べたようにして、作製した後、リードフレーム部材１０
０のダイパッド１２１上にダイボンディングにより半導
体素子１８０を搭載し、ワイヤボンディングを行なう。
（図７（ａ）） 次いで、半導体素子１８０搭載側を、一括モールドす
る。（図７（ｂ）） この際、樹脂１３０は封止用樹脂１９０の流れを防止す
る。次いで、ダイシングソーにより、点線矢印の位置で
切断を行ない（図７（ｃ））、個別の半導体パッケージ
に個片化する。（図７（ｄ）） このようにして、個別の半導体パッケージＱＦＮが得ら
れる。
【００２８】次いで、実施の形態の第２の例の半導体パ
ッケージを挙げる。第２の例は、図６（ｂ）に示すもの
で、ノンリードタイプの薄型の半導体パッケージＱＦＮ
で、半導体素子１８０搭載側を封止用樹脂１９０で封止
しているもので、図１（ｃ）に示す第２の例のリードフ
レーム部材１００Ａを用いて、ダイパッド１２１上にダ
イボンデインングし、ワイヤボンディングした後、一括
モールドして、更に個片化して得たものである。第２の
例においては、第１の例と同様、リードフレーム１２８
は、その配線基板と接続するための端子部１２２Ａ形成
側の凹部に、リードフレーム固定用、且つ、樹脂封止の
際の封止用樹脂の流れ防止用の樹脂１３０を埋め込んで
いるが、第１の例と異なり、配線基板と接続するための
端子部１２２Ａの面１２２Ｓと、ダイパッド面１２１Ｓ
とを、めっき処理を施さずに、露出させているものであ
る。各部の材質は、第１の例の半導体パッケージと同じ
で、ここでは説明を省く。また、製造方法は、第１の例
の半導体パッケージの製造方法と基本的には、同じで、
ここでは説明を省く。
【００２９】次いで、実施の形態の第３の例の半導体パ
ッケージを挙げる。第３の例は、図６（ｃ）に示すもの
で、第１の例、第２の例と同様、ノンリードタイプの薄
型の半導体パッケージＱＦＮで、半導体素子１８０搭載
側を封止用樹脂１９０で封止しているものであるが、図
１（ｄ）に示す第３の例のリードフレーム部材１００Ｂ
を用いて、ダイパッド１２１上にダイボンデインング
し、ワイヤボンディングした後、一括モールドして、更
に個片化して得たものである。第３の例においては、こ
れを搭載する配線基板側に、接続用の端子部１２２Ａを
突出させており、配線基板へ半田実装する際、端子のス
タンドオフの面からは有利である。
【００３０】本発明は、上記実施の形態例に限定される
ものではない。勿論、上記の各実施の形態は、ＱＦＮ用
のリードフレーム部材とその製造方法、ＱＦＮとその製
造方法にしたが、これに限定はされない。
【００３１】
【実施例】（実施例１）実施例１は、図３に示す製造工
程にて作製された実施の形態の第１のリードフレーム部
材を用い、図７に示す半導体パッケージの製造方法に
て、実施の形態の第１の例のＱＦＮを作製したものであ
る。図３、図７に基づいて、実施例の製造工程を説明す
る。先ず、古河電工製の銅合金材ＥＦＴＥＣ−６４Ｔ、
１／２Ｈ、０. １５ｍｍ厚材（図３（ａ））の表面にカ
ゼインレジストを配設し、所定の１対のパターン版を用
いその両面から表裏位置合せして密着露光し、現像処理
を行ない、両面に、所定のパターンにレジスト層１６０
を形成した。（図３（ｂ））次いで、実装用配線基板と
接続するための端子部１２２Ａ形成側でない面側をカバ
ーシート１７０で覆い、実装用配線基板と接続するため
の端子部１２２Ａ形成側から、塩化第二鉄液（４１ボー
メ）によるスプレーエッチングにて、レジスト層１６０
の開口１６１から露出した加工用素材１１０Ｓを、所定
の量だけエッチングして凹部１１３を形成する第１のエ
ッチングを行なった。（図３（ｃ））
【００３２】次いで、図４（ａ）に示すように、加工用
素材１１０Ｓの凹部１１３形成面側に樹脂シート１３０
Ａを配し、加工用素材１１０Ｓと、シリカフィラー含有
エポキシからなる樹脂シート１３０Ａとを、耐熱性、剛
性のあるテフロン（登録商標）板材１３５間に挟んだ状
態で、真空中で、加熱、加圧して、第１のエッチングに
より形成された凹部１１３に耐エッチング性の樹脂を埋
め込む樹脂１３０埋め込んだ。更に、樹脂１３０を埋め
込んだ面側を研磨し、加工用素材１１０Ｓの端子部１２
２Ａ、ダイパッド１２１を露出させた。（図３（ｄ）） 研磨はサンドブラスト、またはバフ研磨によって行なっ
た。この状態が実施の形態の第１のリードフレーム部材
１００に相当する。
【００３３】次いで、カバーシート１７０を除去し、カ
バーシート１７０を除去した面側はレジスト層１６０
を、反対側である面側は樹脂層１３０を耐めっきマスク
として、両面側に、ニッケルめっき層、金めっき層を、
それぞれ、２μｍ、０. ５μｍ厚に形成するめっき処理
を施した。（図３（ｅ）） ニッケルめっきは、ＷＨＮめっき液（日本高純度化学社
製）を用い、温度５０℃、電流密度１Ａ／ｄｍ2 で、金
めっきは、テンペレジストＫ−９１Ｓ（日本高純度化学
社製）を用い、温度６０℃、電流密度０. ４Ａ／ｄｍ2
で行った。（図３（ｆ）） 次いで、カバーシート１７０を除去した面側のレジスト
層１６０を除去した（図３（ｆ））後、めっき処理工程
にて形成されためっき層１５０を、耐エッチングマスク
として、カバーシート１７０を除去した面側から、アン
モニアアルカリ性過硫安溶液によるスプレーエッチング
にて、露出した加工用素材１１０Ｓを、所定の量だけエ
ッチングして凹部１１４を形成する、第２のエッチング
を行なった。（図３（ｇ）） このようにして、第１の例のリードフレーム部材を製造
した。
【００３４】（実施例２）実施例２は、実施例１におい
て、作製した第１のリードフレーム部材１００の表裏の
露出した端子部の面、ダイパッド面に施した、Ｎｉめっ
き、Ａｕめっきに代え、作製した第１のリードフレーム
部材１００の表裏の露出した端子部の面、ダイパッド面
に、順に、粗化Ｎｉめっき、Ｐｄめっき、薄Ａｕめっき
を、それぞれ、３μｍ、０. １μｍ、０. ０１μｍ施し
たもので、それ以外は、同じである。尚、ニッケルめっ
きは、ＷＨＮめっき液（日本高純度化学社製）を用い、
温度５０℃、電流密度２. ５Ａ／ｄｍ2 の条件で針状の
粗化めっきを行ない、パラジウムめっきは、日本高純度
化学社製パラブライトＳＳＴＬ浴を用い、温度４０℃、
電流密度３. ５Ａ／ｄｍ2 で行ない、金めっきは、ＥＥ
ＪＡ製Ａｕめっき浴（テンペレックス４０１）を用い、
温度６０℃、電流密度０. ５Ａ／ｄｍ2 で行った。
【００３５】
【発明の効果】本発明は、上記のように、一括モールド
タイプの半導体パッケージの製造工程で、従来必要とさ
れた固定用、且つ、樹脂封止の際の封止用樹脂の流れ防
止用の裏面テープを不要とし、また、半導体パッケージ
製造における半導体パッケージへの個片化の際の切断工
程で、金属バリの発生が無く、切断作業を高能率に、ま
たダイシングソーの寿命を長くできるものとした。さら
に、このような半導体パッケージの製造に用いられるリ
ードフレーム部材の提供を可能とした。
【図面の簡単な説明】
【図１】図１（ａ）は本発明のリードフレーム部材の実
施の形態の第１の例の概略平面図で、図１（ｂ）は図１
（ａ）のＡ１−Ａ２における断面の一部を示した図で、
図１（ｃ）は本発明のリードフレーム部材の実施の形態
の第２の例の一部断面図で、図１（ｄ）は本発明のリー
ドフレーム部材の実施の形態の第３の例の一部断面図で
ある。
【図２】図１（ａ）に示すリードフレーム部材の中の単
位の部材を拡大して示した平面図である。
【図３】実施の形態の第１の例のリードフレーム部材の
製造方法を図示した工程断面図である。
【図４】樹脂埋め込み工程を説明するための図である。
【図５】実施の形態の第２の例のリードフレーム部材の
製造方法を図示した工程断面図である。
【図６】図６（ａ）は本発明の半導体パッケージの実施
の形態の第１の例の断面図で、図６（ｂ）は実施の形態
の第２の例を示した断面図で、図６（ｃ）は実施の形態
の第３の例を示した断面図である。
【図７】実施の形態の第１の例の半導体パッケージの製
造方法を示した工程断面図ある。
【図８】一括モールドタイプの半導体パッケージの製造
方法を説明するための図である。
【図９】個別モールドタイプの半導体パッケージの製造
方法を説明するための図である。
【図１０】ＱＦＮを説明するための図である。
【図１１】従来のＱＦＮの製造方法を説明するための工
程断面図である。
【符号の説明】
１００、１００Ａ、１００Ｂ リードフレーム部材 １００ａ 一括モールド領域 １１０ フレーム １１０Ｓ 加工用素材 １１３、１１４ 凹部（エッチング部とも
言う） １２０ 単位の部材 １２１ ダイパッド １２１Ｓ 面 １２２ リード １２２Ａ 端子部 １２２Ｓ 面 １２８ リードフレーム １３０ （絶縁性の）樹脂 １３０Ａ 樹脂シート １３５ 板材 １５０ めっき層 １６０ レジスト層 １６１ 開口部 １７０、１７１、１７２ カバーシート １８０ 半導体素子 １８１ ボンディングワイヤ １９０ 封止用樹脂 ５１０ フレーム ５２０ 単位部 ５２０Ａ 半導体パッケージ ５２０Ｌ モールドキャビティ ５２０Ｇ グリッドリード ５３１ ダイパッド ５３２ リード ５４０ 半導体素子 ５４１ ボンディングワイヤ ５５０ 封止樹脂 ６１０ フレーム ６２０ モールドキャビティ（単位
部でもある） ６２０Ａ 半導体パッケージ ６３１ ダイパッド ６３２ リード ６４０ 半導体素子 ６４１ ボンディングワイヤ ６５０ 封止樹脂 ７１０ リードフレーム ７１１ ダイパッド ７１２ リード ７１３ 吊りリード ７２０ 半導体素子 ７３０ ボンディングワイヤ ７４０ 封止用樹脂 ８１０ リードフレーム ８１１ ダイパッド ８１２ リード ８２０ た固定用テープ ８３０ 半導体素子 ８４０ ボンディングワイヤ ８５０ 封止用樹脂
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F067 AA01 AA09 AB00 BB10 BD05 BE02 CC02 CC07 DA01 DA16 DA18 DC17 DC18 DC19

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 一括モールドタイプの半導体パッケージ
    の製造方法により、ノンリードタイプの薄型の半導体パ
    ッケージを製造するための、リードフレーム部材であっ
    て、リードフレームを複数、平面状に配列して配設し、
    各リードフレームの表裏の片面側の凹部に、リードフレ
    ーム固定用、且つ、樹脂封止の際の封止用樹脂の流れ防
    止用の絶縁性の樹脂を埋め込んでおり、更に、パッケー
    ジ作製における個片化時のダイシング等による切断部が
    樹脂のみとなるように、各リードフレームは、互いに分
    離され、且つ、前記各リードフレームの各部も、互いに
    分離され、前記絶縁性の樹脂により一体的に固定されて
    いることを特徴とするリードフレーム部材。
  2. 【請求項２】 請求項１において、フレーム状態で、リ
    ードフレームを配設していることを特徴とするリードフ
    レーム部材。
  3. 【請求項３】 請求項１ないし２において、リードフレ
    ームの樹脂を埋め込んだ面側には、実装用配線基板と接
    続するための端子部の面を、あるいは、実装用配線基板
    と接続するための端子部の面とダイパッド面とを、その
    まま露出させて、あるいはめっき処理を施して露出させ
    ていることを特徴とするリードフレーム部材。
  4. 【請求項４】 請求項１ないし２において、リードフレ
    ームの樹脂を埋め込んだ面側には、ワイヤボンディング
    するための端子部の面を、あるいは、ワイヤボンディン
    グするための端子部の面とダイパッド面とを、そのまま
    露出させて、あるいはめっき処理を施して露出させてい
    ることを特徴とするリードフレーム部材。
  5. 【請求項５】 請求項３ないし４において、めっき処理
    は、順にＮｉめっき、Ａｕめっきあるいは、順に粗化Ｎ
    ｉめっき、Ｐｄめっき、薄Ａｕめっきを施すものである
    ことを特徴とするリードフレーム部材。
  6. 【請求項６】 請求項５において、粗化は、中心値平均
    粗度Ｒａが０. １〜０. ５μｍの範囲であることを特徴
    とするリードフレーム部材。
  7. 【請求項７】 一括モールドタイプの半導体パッケージ
    の製造方法により、ノンリードタイプの薄型の半導体パ
    ッケージを製造するためのリードフレーム部材で、リー
    ドフレームを複数、平面状に配列して配設し、各リード
    フレームの表裏の片面側の凹部に、リードフレーム固定
    用、且つ、樹脂封止の際の封止用樹脂の流れ防止用の絶
    縁性の樹脂を埋め込んでおり、更に、パッケージ作製に
    おける個片化時のダイシング等による切断部が樹脂のみ
    となるように、各リードフレームは、互いに分離され、
    且つ、前記各リードフレームの各部も、互いに分離さ
    れ、前記絶縁性の樹脂により一体的に固定されているリ
    ードフレーム部材を、製造するための、リードフレーム
    部材の製造方法であって、順に、（ａ）板状の加工用素
    材の両面に、配列形成するリードフレームにあわせ、所
    定形状のレジスト層を形成するレジスト層形成工程と、
    （ｂ）一方の面側をカバーシートで覆い、他方の面側か
    らレジスト層の開口から露出した加工用素材を、所定の
    量だけエッチングして凹部を形成する第１のエッチング
    工程と、（ｃ）第１のエッチング工程により形成された
    凹部に耐エッチング性の、絶縁性の樹脂を埋め込む樹脂
    埋め込み工程と、（ｄ）絶縁性の樹脂を埋め込んだ前記
    他方の面側の樹脂バリを研磨し、加工用素材の所定部分
    を露出させる研磨工程と、（ｅ）前記一方の面側のカバ
    ーシートを除去し、前記一方の面側はレジスト層を、前
    記他方の面側は絶縁性の樹脂を耐めっきマスクとして、
    両面側に、めっき処理を施す、めっき処理工程と、
    （ｆ）前記一方の面側のレジスト層を除去した後、めっ
    き処理工程にて形成されためっき層を、耐エッチングマ
    スクとして、前記一方の面側から露出した加工用素材
    を、所定の量だけエッチングして凹部を形成する第２の
    エッチング工程とを行なうもので、前記第２のエッチン
    グ工程において、各リードフレームが互いに分離される
    ように、且つ、各リードフレームの各部も、互いに分離
    されるように、加工用素材を貫通させ、パッケージ作製
    における個片化時のダイシング等による切断部が樹脂の
    みとなるようにすることを特徴とするリードフレーム部
    材の製造方法。
  8. 【請求項８】 一括モールドタイプの半導体パッケージ
    の製造方法により、ノンリードタイプの薄型の半導体パ
    ッケージを製造するためのリードフレーム部材で、リー
    ドフレームを複数、平面状に配列して配設し、各リード
    フレームの表裏の片面側の凹部に、リードフレーム固定
    用、且つ、樹脂封止の際の封止用樹脂の流れ防止用の絶
    縁性の樹脂を埋め込んでおり、更に、パッケージ作製に
    おける個片化時のダイシング等による切断工程の切断部
    が樹脂のみとなるように、各リードフレームは、互いに
    分離され、且つ、前記各リードフレームの各部も、互い
    に分離され、前記絶縁性の樹脂により一体的に固定され
    ているリードフレーム部材を、製造するための、リード
    フレーム部材の製造方法であって、順に、（ａ１）板状
    の加工用素材の両面に、配列形成するリードフレームに
    あわせ、所定形状のレジスト層を形成するレジスト層形
    成工程と、（ｂ１）一方の面側をカバーシートで覆い、
    他方の面側からレジスト層の開口から露出した加工用素
    材を、所定の量だけエッチングして凹部を形成する第１
    のエッチング工程と、（ｃ１）前記一方の面側のカバー
    シートを除去し、凹部が形成された前記他方の面側をカ
    バーシートで覆い、前記一方の面側に対し、レジスト層
    を耐めっきマスクとして、めっき処理を施す、めっき処
    理工程と、（ｄ１）前記他方の面側のカバーシートと両
    面のレジスト層を除去し、第１のエッチング工程により
    形成された凹部に耐エッチング性の樹脂を埋め込む樹脂
    埋め込み工程と、（ｅ１）樹脂を埋め込んだ前記他方の
    面側の樹脂バリを研磨し、加工用素材の所定部分を露出
    させる研磨工程と、（ｆ１）研磨した面側をカバーシー
    トで覆った後、めっき処理工程にて形成されためっき層
    を、耐エッチングマスクとして、前記一方の面側から露
    出した加工用素材を、所定の量だけエッチングして凹部
    を形成する第２のエッチング工程とを行なうもので、前
    記第２のエッチング工程において、各リードフレームが
    互いに分離されるように、且つ、各リードフレームの各
    部も、互いに分離されるように、加工用素材を貫通さ
    せ、パッケージ作製における個片化時のダイシング等に
    よる切断工程の切断部が樹脂のみとなるようにすること
    を特徴とするリードフレーム部材の製造方法。
  9. 【請求項９】 請求項７ないし８における樹脂埋め込み
    工程は、加工用素材の第１のエッチング工程が施された
    面側に樹脂シートを配し、加工用素材と樹脂シートと
    を、耐熱性、剛性のある板材間に挟んだ状態で、加熱、
    加圧して、真空中で、埋め込むものであることを特徴と
    するリードフレーム部材の製造方法。
  10. 【請求項１０】 請求項７ないし９において、めっき処
    理工程は、順にＮｉめっき、Ａｕめっきあるいは、順に
    粗化Ｎｉめっき、Ｐｄめっき、薄Ａｕめっきを施すめっ
    き処理工程を施すものであることを特徴とするリードフ
    レーム部材の製造方法。
  11. 【請求項１１】 請求項１０において、粗化は、中心値
    平均粗度Ｒａが０.１〜０. ５μｍの範囲であることを
    特徴とするリードフレーム部材の製造方法。
  12. 【請求項１２】 ノンリードタイプの薄型の半導体パッ
    ケージであって、リードフレームの表裏の片面側の凹部
    に、リードフレーム固定用、且つ、樹脂封止の際の封止
    用樹脂の流れ防止用の樹脂を埋め込んでおり、配線基板
    に搭載して電気的に接続した際に端子部が露出しないよ
    うに、実装用配線基板と接続するための端子部の面を、
    あるいは、実装用配線基板と接続するための端子部の面
    とダイパッド面とを、配線基板側にのみ露出させている
    ことを特徴とする半導体パッケージ。
  13. 【請求項１３】 一括モールドタイプの半導体パッケー
    ジの製造方法により、リードフレームの表裏の片面側の
    凹部に、リードフレーム固定用、且つ、樹脂封止の際の
    封止用樹脂の流れ防止用の樹脂を埋め込んでおり、且
    つ、配線基板に搭載して電気的に接続した際に端子部が
    露出しないように、実装用配線基板と接続するための端
    子部の面を、あるいは、実装用配線基板と接続するため
    の端子部の面とダイパッド面とを、配線基板側にのみ露
    出させているノンリードタイプの薄型の半導体パッケー
    ジの製造方法であって、順に、（Ａ）リードフレームの
    表裏の片面側の凹部に、リードフレーム固定用、且つ、
    樹脂封止の際の封止用樹脂の流れ防止用の絶縁性の樹脂
    を埋め込んでおり、更に、パッケージ作製における個片
    化時のダイシング等による切断部が樹脂のみとなるよう
    に、各リードフレームは、互いに分離され、且つ、前記
    各リードフレームの各部も、互いに分離され、前記絶縁
    性の樹脂により一体的に固定されているリードフレーム
    部材を形成する、リードフレーム部材の製造工程と、
    （Ｂ）半導体素子を搭載する処理、および半導体素子の
    端子とリードフレームのリード端子とを接続する処理を
    行なう半導体素子組み立て工程と、（Ｃ）半導体素子搭
    載側を樹脂封止する樹脂封止工程と、（Ｄ）切断を行な
    い、個別の半導体パッケージに個片化する切断処理工程
    とを行なうことを特徴とする半導体パッケージの製造方
    法。
  14. 【請求項１４】 請求項１３における半導体素子組み立
    て工程は、半導体素子を搭載する処理がダイボンディン
    グ処理で、半導体素子の端子とリードフレームのリード
    端子とを接続する処理がワイヤボンディング処理である
    ことを特徴とする半導体パッケージの製造方法。
  15. 【請求項１５】 請求項１３ないし１４におけるリード
    フレーム部材の製造工程が、請求項７ないし１１に記載
    のリードフレーム部材の製造であることを特徴とする半
    導体パッケージの製造方法。
JP2002112671A 2002-04-15 2002-04-15 リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法 Pending JP2003309242A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002112671A JP2003309242A (ja) 2002-04-15 2002-04-15 リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002112671A JP2003309242A (ja) 2002-04-15 2002-04-15 リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法

Publications (1)

Publication Number Publication Date
JP2003309242A true JP2003309242A (ja) 2003-10-31

Family

ID=29395096

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002112671A Pending JP2003309242A (ja) 2002-04-15 2002-04-15 リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法

Country Status (1)

Country Link
JP (1) JP2003309242A (ja)

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093616A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 半導体装置およびその製造方法
JP2006303215A (ja) * 2005-04-21 2006-11-02 Denso Corp 樹脂封止型半導体装置
JP2006303492A (ja) * 2005-04-15 2006-11-02 Samsung Techwin Co Ltd 半導体パッケージ用のリードフレーム
JP2007088211A (ja) * 2005-09-22 2007-04-05 Toppan Printing Co Ltd リードフレーム及びその製造方法
JP2008091528A (ja) * 2006-09-29 2008-04-17 Sanyo Electric Co Ltd 半導体装置の製造方法及び半導体装置
JP2008182240A (ja) * 2007-01-24 2008-08-07 Asm Technology Singapore Pte Ltd インターロック構造を備えたチップキャリア
WO2010038452A1 (ja) * 2008-09-30 2010-04-08 凸版印刷株式会社 リードフレーム基板とその製造方法、及び半導体装置
WO2010038450A1 (ja) * 2008-09-30 2010-04-08 凸版印刷株式会社 リードフレーム基板及びその製造方法
JP2011137244A (ja) * 2011-04-11 2011-07-14 Mitsui High Tec Inc リードフレーム
KR20110116850A (ko) * 2010-04-20 2011-10-26 삼성테크윈 주식회사 리드프레임을 이용한 회로 기판의 제조 방법
KR20110116849A (ko) * 2010-04-20 2011-10-26 삼성테크윈 주식회사 반도체 패키지용 회로 기판의 제조 방법
JP2011228412A (ja) * 2010-04-19 2011-11-10 Panasonic Corp 樹脂封止型半導体パッケージおよびその製造方法
JP2012164877A (ja) * 2011-02-08 2012-08-30 Shinko Electric Ind Co Ltd リードフレーム、リードフレームの製造方法、半導体装置及び半導体装置の製造方法
JP2013084970A (ja) * 2012-12-03 2013-05-09 Dainippon Printing Co Ltd 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
JP2013229542A (ja) * 2012-03-27 2013-11-07 Shinko Electric Ind Co Ltd リードフレーム、半導体装置及びリードフレームの製造方法
JP2014504032A (ja) * 2011-01-28 2014-02-13 マーベル ワールド トレード リミテッド 単一層ｂｇａ基板プロセス
KR101615789B1 (ko) * 2009-03-30 2016-04-26 도판 인사츠 가부시키가이샤 반도체 소자용 기판의 제조 방법 및 반도체 장치
US9633933B2 (en) 2014-07-09 2017-04-25 Shinko Electric Industries Co., Ltd. Lead frame with anchor-shaped lead
JP2017092247A (ja) * 2015-11-10 2017-05-25 凸版印刷株式会社 樹脂付リードフレーム基板
JP2017168691A (ja) * 2016-03-16 2017-09-21 Ｓｈマテリアル株式会社 Ｌｅｄパッケージ並びに多列型ｌｅｄ用リードフレーム及びその製造方法
JP2017168689A (ja) * 2016-03-16 2017-09-21 Ｓｈマテリアル株式会社 Ｌｅｄパッケージ並びに多列型ｌｅｄ用リードフレーム及びその製造方法
JP2017168690A (ja) * 2016-03-16 2017-09-21 Ｓｈマテリアル株式会社 多列型リードフレーム及びその製造方法
JP2018129375A (ja) * 2017-02-07 2018-08-16 大日本印刷株式会社 リードフレーム基板およびその製造方法、リードフレーム用積層体、ならびに半導体装置およびその製造方法
CN110581076A (zh) * 2018-06-07 2019-12-17 德州仪器公司 引线框及层压衬底上的用于锯分割的预切割电镀线
US11024563B2 (en) 2018-03-15 2021-06-01 Ablic Inc. Semiconductor device and manufacturing method thereof
CN118156161A (zh) * 2024-03-11 2024-06-07 深圳市知音科技有限公司 一种芯片封装方法及芯片封装结构

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093616A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 半導体装置およびその製造方法
JP2006303492A (ja) * 2005-04-15 2006-11-02 Samsung Techwin Co Ltd 半導体パッケージ用のリードフレーム
JP2006303215A (ja) * 2005-04-21 2006-11-02 Denso Corp 樹脂封止型半導体装置
JP2007088211A (ja) * 2005-09-22 2007-04-05 Toppan Printing Co Ltd リードフレーム及びその製造方法
JP2008091528A (ja) * 2006-09-29 2008-04-17 Sanyo Electric Co Ltd 半導体装置の製造方法及び半導体装置
JP2008182240A (ja) * 2007-01-24 2008-08-07 Asm Technology Singapore Pte Ltd インターロック構造を備えたチップキャリア
KR20110074514A (ko) * 2008-09-30 2011-06-30 도판 인사츠 가부시키가이샤 리드 프레임 기판과 그 제조 방법, 및 반도체 장치
KR101602982B1 (ko) * 2008-09-30 2016-03-11 도판 인사츠 가부시키가이샤 리드 프레임 기판과 그 제조 방법, 및 반도체 장치
JP2010087221A (ja) * 2008-09-30 2010-04-15 Toppan Printing Co Ltd リードフレーム型基板とその製造方法、及び半導体装置
JP2010087220A (ja) * 2008-09-30 2010-04-15 Toppan Printing Co Ltd リードフレーム型基板の製造方法
TWI462253B (zh) * 2008-09-30 2014-11-21 Toppan Printing Co Ltd 導線架基板及其製造方法
WO2010038452A1 (ja) * 2008-09-30 2010-04-08 凸版印刷株式会社 リードフレーム基板とその製造方法、及び半導体装置
CN102165585A (zh) * 2008-09-30 2011-08-24 凸版印刷株式会社 引线框基板及其制造方法、半导体器件
US8558363B2 (en) 2008-09-30 2013-10-15 Toppan Printing Co., Ltd. Lead frame substrate and method of manufacturing the same, and semiconductor device
KR101609405B1 (ko) * 2008-09-30 2016-04-05 도판 인사츠 가부시키가이샤 리드 프레임 기판 및 그 제조 방법
TWI502711B (zh) * 2008-09-30 2015-10-01 Toppan Printing Co Ltd 導線架基板及其製造方法與半導體裝置
WO2010038450A1 (ja) * 2008-09-30 2010-04-08 凸版印刷株式会社 リードフレーム基板及びその製造方法
US8304294B2 (en) 2008-09-30 2012-11-06 Toppan Printing Co., Ltd. Lead frame substrate and method of manufacturing the same
KR101615789B1 (ko) * 2009-03-30 2016-04-26 도판 인사츠 가부시키가이샤 반도체 소자용 기판의 제조 방법 및 반도체 장치
JP2011228412A (ja) * 2010-04-19 2011-11-10 Panasonic Corp 樹脂封止型半導体パッケージおよびその製造方法
KR101674536B1 (ko) * 2010-04-20 2016-11-09 해성디에스 주식회사 리드프레임을 이용한 회로 기판의 제조 방법
KR20110116849A (ko) * 2010-04-20 2011-10-26 삼성테크윈 주식회사 반도체 패키지용 회로 기판의 제조 방법
KR20110116850A (ko) * 2010-04-20 2011-10-26 삼성테크윈 주식회사 리드프레임을 이용한 회로 기판의 제조 방법
KR101683825B1 (ko) * 2010-04-20 2016-12-07 해성디에스 주식회사 반도체 패키지용 회로 기판의 제조 방법
JP2014504032A (ja) * 2011-01-28 2014-02-13 マーベル ワールド トレード リミテッド 単一層ｂｇａ基板プロセス
JP2012164877A (ja) * 2011-02-08 2012-08-30 Shinko Electric Ind Co Ltd リードフレーム、リードフレームの製造方法、半導体装置及び半導体装置の製造方法
JP2011137244A (ja) * 2011-04-11 2011-07-14 Mitsui High Tec Inc リードフレーム
JP2013229542A (ja) * 2012-03-27 2013-11-07 Shinko Electric Ind Co Ltd リードフレーム、半導体装置及びリードフレームの製造方法
JP2013084970A (ja) * 2012-12-03 2013-05-09 Dainippon Printing Co Ltd 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
US9633933B2 (en) 2014-07-09 2017-04-25 Shinko Electric Industries Co., Ltd. Lead frame with anchor-shaped lead
JP2017092247A (ja) * 2015-11-10 2017-05-25 凸版印刷株式会社 樹脂付リードフレーム基板
JP2017168691A (ja) * 2016-03-16 2017-09-21 Ｓｈマテリアル株式会社 Ｌｅｄパッケージ並びに多列型ｌｅｄ用リードフレーム及びその製造方法
JP2017168689A (ja) * 2016-03-16 2017-09-21 Ｓｈマテリアル株式会社 Ｌｅｄパッケージ並びに多列型ｌｅｄ用リードフレーム及びその製造方法
JP2017168690A (ja) * 2016-03-16 2017-09-21 Ｓｈマテリアル株式会社 多列型リードフレーム及びその製造方法
JP2018129375A (ja) * 2017-02-07 2018-08-16 大日本印刷株式会社 リードフレーム基板およびその製造方法、リードフレーム用積層体、ならびに半導体装置およびその製造方法
US11024563B2 (en) 2018-03-15 2021-06-01 Ablic Inc. Semiconductor device and manufacturing method thereof
CN110581076A (zh) * 2018-06-07 2019-12-17 德州仪器公司 引线框及层压衬底上的用于锯分割的预切割电镀线
CN118156161A (zh) * 2024-03-11 2024-06-07 深圳市知音科技有限公司 一种芯片封装方法及芯片封装结构

Similar Documents

Publication Publication Date Title
JP2003309242A (ja) リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP3285815B2 (ja) リードフレーム，樹脂封止型半導体装置及びその製造方法
US6326242B1 (en) Semiconductor package with heat sink and method of fabrication
KR100557028B1 (ko) 리드프레임 및 그것을 이용한 수지봉함형 반도체장치 및그들의 제조방법
US7972906B2 (en) Semiconductor die package including exposed connections
JPH11340409A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP2002076228A (ja) 樹脂封止型半導体装置
KR20040036643A (ko) 리드프레임, 수지봉입형 반도체장치 및 그 제조방법
US8558363B2 (en) Lead frame substrate and method of manufacturing the same, and semiconductor device
TW200414473A (en) Lead frame and method of manufacturing the same
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
JP2003309241A (ja) リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
US6716675B2 (en) Semiconductor device, method of manufacturing semiconductor device, lead frame, method of manufacturing lead frame, and method of manufacturing semiconductor device with lead frame
JP4373122B2 (ja) 樹脂封止型半導体装置とその製造方法
JPH10335566A (ja) 樹脂封止型半導体装置とそれに用いられる回路部材、および樹脂封止型半導体装置の製造方法
JP2004319577A (ja) 樹脂封止型半導体装置とその製造方法、および積層型樹脂封止型半導体装置
JP2004247613A (ja) 半導体装置およびその製造方法
JP2002033345A (ja) 樹脂封止型半導体装置の製造方法
JP2006147918A (ja) 半導体装置
JP2005191158A (ja) 半導体装置及びその製造方法
JP2006216993A (ja) 樹脂封止型半導体装置
JP4066050B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP2002134654A (ja) 樹脂封止型半導体装置及びその製造方法
JP3916352B2 (ja) ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
JP2001077285A (ja) リードフレームとそれを用いた樹脂封止型半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050413

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060607

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061212