JP2003347911A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧が１．０Ｖ程度の低い電圧でも、電
源電圧が立ち上がる過程で正常なリセット信号を出力す
ることの可能なパワーオンリセット回路を提供する。 【解決手段】 電源電圧ＶＤＤＩが立ち上がり過程で内
部回路にリセット信号を出力するパワーオンリセット回
路において、第１電源端子と第１ノードＮ１ならびに第
１ノードＮ１と第２電源端子の間にそれぞれ接続された
抵抗Ｒ１０，Ｒ１１と、正極側の抵抗Ｒ１０と並列に接
続されるＰＭＯＳ ＭＰ１０と、電源電圧ＶＤＤＩの立
ち上がりに伴って変化する第１ノードＮ１の信号を整形
して出力するインバータＩＮＶ１０とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリや
マイクロプロセッサなどパワーオンリセット回路を有す
る半導体集積回路に適用して有用な技術に関し、特に低
い電源電圧で動作する半導体集積回路に利用して有用な
技術に関する。

【０００２】

【従来の技術】以前より、半導体メモリやワンチップマ
イクロコンピュータなどの論理ＬＳＩ（大規模集積回
路）の分野で電源投入時に内部回路のレジスタの値など
をリセットするパワーオンリセット回路が用いられてい
る。パワーオンリセット回路は、電源電圧ＶＤＤＩが立
ち上がる過程で出力を例えばハイレベル（上昇中の電源
電圧ＶＤＤＩの電位）からロウレベル（或いはその逆）
に変化させるように構成され、電源投入直後のハイレベ
ルの出力により内部回路のクリアを行い、その後のロウ
レベルの出力によりクリア状態を解除して内部回路をセ
ット可能な通常動作状態とする。

【０００３】従来のパワーオンリセット回路としては、
例えば、図１４に示すようなダイオードＤ５１の順方向
電圧ＶＦを基準電圧として利用したものが多く利用され
ている。この回路においては、図１５の動作波形図に示
すように、電源電圧ＶＤＤＩが０Ｖからフル電圧ＶＤＤ
Ｉに立ち上がるのに伴って、ダイオードＤ５１のカソー
ド側のノードＮ５１の電位は、電源電圧ＶＤＤＩよりダ
イオードＤ５１の順方向電圧ＶＦだけ低い電圧となって
上昇していく。

【０００４】そして、このノードＮ５１の電位がインバ
ータＩＮＶ５０に入力されて波形整形されて出力され
る。すなわち、図１５に示すように、インバータＩＮＶ
５０の出力がハイレベルからロウレベルへ切り換わる閾
値電圧は電源電圧ＶＤＤＩの立ち上がりに伴って上昇し
ていくので、ノードＮ５１の電位がこの閾値電圧よりも
低い電源投入直後の期間は、インバータＩＮＶ５０の出
力はハイレベル（上昇中の電源電圧ＶＤＤＩの電位）と
なり、その後、ノードＮ５１の電位が上記閾値電圧を超
えると、インバータＩＮＶ５０の出力はロウレベルとな
る。また、出力ノードＮ５２がロウレベルになると、Ｐ
チャネルＭＯＳＦＥＴ（以下、ＰＭＯＳと記す）ＭＰ５
０がオンされてノードＮ５１の電位を速やかにハイレベ
ルに押し上げてそのまま安定させる。

【０００５】そして、インバータＩＮＶ５０で生成され
た上記のようなリセット信号が、例えばフラグやレジス
タを構成する図１６に示すようなフリップフロップ４０
のリセット素子（ＭＯＳ ＭＮ１）に供給されて、それ
をオンさせることでフリップフロップ４０をリセットす
るのに使用される。

【０００６】

【発明が解決しようとする課題】近年、ＳＲＡＭ（Stat
ic Random Access Memory）などの半導体メモリやマイ
クロプロセッサなどの論理ＬＳＩ等においては、微細化
や低消費電力化のために電源電圧が低くなる傾向にあ
る。しかしながら、上記従来のパワーオンリセット回路
では、リセット信号がハイレベルからロウレベルに切り
換わるスレッショルド電圧Ｖ１（図１５）を決定するの
に、ダイオードの順方向電圧ＶＦ（０．６〜０．８Ｖ）
を利用していたので、電源電圧ＶＤＤＩが例えば１．０
Ｖ程度まで低くなると上記スレッショルド電圧Ｖ１は電
源電圧ＶＤＤＩのフル電圧の近傍となる。従って、ＭＯ
ＳのプロセスばらつきなどでインバータＩＮＶ５０の出
力が切り換わる閾値電圧が高い方に変位したり、ダイオ
ードの順方向電圧ＶＦが大きくなってしまった場合に
は、スレッショルド電圧Ｖ１が電源電圧ＶＤＤＩのフル
電圧を超えてしまい、リセット信号がロウレベルに切り
換わらないなど、歩留まりを下げる要因になりかねない
と云う恐れがあった。

【０００７】また、従来のパワーオンリセット回路とし
て、特開２０００−３３２５８６号には、図１７に示す
ような電源電圧ＶＤＤＩ，ＶＳＳの間にＰＭＯＳ ＭＰ
５１と容量Ｃ５１とを直列に接続し、その中間ノードＮ
５１Ａの信号をインバータＩＮＶ５１，ＩＮＶ５２で波
形整形してリセット信号として出力するようにした回路
が開示されている。

【０００８】このようなパワーオンリセット回路では、
ＰＭＯＳ ＭＰ５１のスイッチ動作と容量Ｃ５１を含む
時定数回路による遅延作用により、電源電圧ＶＤＤＩの
投入から所定期間は内部レジスタをクリアするリセット
信号（図１７の回路では２段のインバータＩＮＶ５１，
ＩＮＶ５２を波形整形に用いているのでロウレベルの信
号）が出力され、その後、クリアを解除するハイレベル
のリセット信号が出力されるようになっている。

【０００９】しかしながら、このように容量を含む時定
数回路の遅延作用を利用した回路では、例えば、電源電
圧ＶＤＤＩの立ち上がりがなだらかであった場合に、時
定数回路の遅延量が電源電圧ＶＤＤＩの立上り時間に較
べて相対的に小さくなり、その結果、まだ電源電圧ＶＤ
ＤＩが低い時点でリセット信号がハイレベルになってし
まい、電源電圧ＶＤＤＩの立上り時間に対して内部レジ
スタのクリア期間の割合が小さくなるという課題を有し
ていた。

【００１０】また、このようなパワーオンリセット回路
を１．０Ｖ程度の電源電圧で動作する半導体集積回路に
適用した場合、低い電源電圧に合わせてＰＭＯＳ ＭＰ
５１の閾値電圧も低く形成されるため、ＰＭＯＳ ＭＰ
５１のソース・ドレイン間のリーク電流（サブスレショ
ルド電流）が比較的大きくなってしまい、それにより正
常なリセット信号が生成できないという恐れがあった。
例えば、電源電圧ＶＤＤＩの立ち上がりがなだらかであ
った場合に、ＰＭＯＳ ＭＰ５１のリーク電流により容
量Ｃ５１が充電されてしまい、その結果、電源投入直後
からリセット信号がハイレベルとなって、内部回路をク
リアする期間が得られなくなると云った恐れが生じる。

【００１１】この発明の目的は、電源電圧が１．０Ｖ程
度の低い電圧でも正常な動作が得られ、且つ、電源電圧
の立ち上がりが緩やかな場合でも、電源投入からリセッ
ト信号が切り換わるまでのクリア期間を十分に得ること
の出来るパワーオンリセット回路を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明に係るパワーオンリセッ
ト回路は、第１電源端子と第１ノードならびに該第１ノ
ードと第２電源端子の間にそれぞれ接続された抵抗と、
上記第１電源端子と第１ノードとの間の抵抗と並列接続
されたＰチャネル形の第１ＭＯＳＦＥＴと、上記第１ノ
ードの信号を整形して出力する例えばインバータなどの
波形整形回路とを備えたものである。

【００１３】また、本発明に係るもう一つのパワーオン
リセット回路は、波形整形回路として、第１電源端子と
第２電源端子との間に直列に接続された抵抗およびＮチ
ャネル形の第２ＭＯＳＦＥＴとを設け、この第２ＭＯＳ
ＦＥＴのゲートに分割抵抗により電源電圧を所定比で分
割した電圧を印加し、そのドレインを出力としたもので
ある。

【００１４】このような手段によれば、電源電圧が１．
０Ｖ程度と低くなった場合でも、第１ＭＯＳＦＥＴの閾
値電圧が電源電圧に合わせて低く形成されることで、低
い電源電圧に適合した動作により正常なリセット信号を
得ることが出来る。また、容量を含む時定数回路を用い
ていないので、電源電圧の立上り時間に対するクリア期
間の割合の変化が余りなく、電源電圧の立上りが緩やか
なときでも十分なクリア期間を得ることが出来る。

【００１５】また、内部回路に供給されるクロック信号
の通過と遮断の切換えをパワーオンリセット回路のリセ
ット信号に基づいて行うクロック制御回路を備えること
で、リセット期間中に内部回路が動作を開始してしまう
と云った不都合を回避することが出来る。

【００１６】

【発明の実施の形態】以下、本発明の好適な実施例を図
１〜図９の図面に基づいて説明する。 ［第１実施例］図１は、本発明を適用して好適なパワー
オンリセット回路の第１実施例を示す回路図、図２は、
その動作を説明する動作波形図である。この実施例のパ
ワーオンリセット回路は、例えば１．０Ｖ程度の低い電
源電圧で駆動する半導体集積回路に搭載されるもので、
スイッチ動作によりリセット信号が切り換わるタイミン
グを決めるＰＭＯＳ ＭＰ１０と、このＰＭＯＳ ＭＰ
１０のドレインが接続された第１ノードＮ１の信号を波
形整形してリセット信号として出力する波形整形回路と
してのインバータＩＮＶ１０と、上記ＰＭＯＳＭＰ１０
がオフ状態のときに第１ノードＮ１の電位をインバータ
ＩＮＶ１０の閾値電圧より低く保つ抵抗Ｒ１０，Ｒ１１
とから構成される。

【００１７】抵抗Ｒ１０，Ｒ１１は、拡散抵抗あるいは
ポリシリコン抵抗などから構成され、正極側の電源電位
ＶＤＤＩが印加される第１電源端子と負極側の電源電位
ＶＳＳが印加される第２電源端子との間に直列接続され
る。

【００１８】ＰＭＯＳ ＭＰ１０は、内部回路のＭＯＳ
ＦＥＴと同一の半導体製造プロセスで形成されるもの
で、低い電源電圧に対応させて閾値電圧Ｖｔｈは例えば
０．５Ｖ〜０．６Ｖなど低くされている。ＰＭＯＳ Ｍ
Ｐ１０はソース端子とドレイン端子とを介して正極側に
接続された抵抗Ｒ１０と並列に接続され、そのゲートに
は負極側の電源端子が接続される。

【００１９】このようなパワーオンリセット回路によれ
ば、図２に示すように、電源投入により電源電圧ＶＤＤ
Ｉが０Ｖからフル電圧（例えば１．０Ｖ）に立ち上がる
過程において、先ず、ＰＭＯＳ ＭＰ１０がオフしてい
る電源投入直後の段階では、第１ノードＮ１の電位は電
源電圧ＶＤＤＩの上昇に伴って抵抗Ｒ１０，Ｒ１１の分
割比で上昇していく。

【００２０】インバータＩＮＶ１０の出力がハイレベル
からロウレベル又はその逆に遷移される閾値電位も電源
電圧ＶＤＤＩが上昇するに連れて上昇していくが、抵抗
Ｒ１０，Ｒ１１の抵抗比はその分割電圧がインバータＩ
ＮＶ１０の閾値電位より低いレベルになるように設定さ
れている。ＰＭＯＳ ＭＰ１０のサブスレショルド電流
が比較的大きくなる場合には、その影響を考慮して抵抗
Ｒ１０，Ｒ１１の大きさを適宜設定することで、サブス
レショルド電流の影響をほとんどなくすことが出来る。

【００２１】次に、電源電圧ＶＤＤＩがさらに上昇して
ＰＭＯＳ ＭＰ１０のゲート・ソース間電圧がその閾値
電圧Ｖｔｈを超えると、ＰＭＯＳ ＭＰ１０がオンされ
て第１ノードＮ１の電位がハイレベル（上昇中の電源電
圧ＶＤＤＩ）にされる。ＰＭＯＳ ＭＰ１０がオンされ
る直前には、第１ノードＮ１の電位は抵抗Ｒ１０，Ｒ１
１によりロウレベル電位より高くなっているので、ＰＭ
ＯＳ ＭＰ１０がオンされると第１ノードＮ１の電位は
速やかに上昇して、インバータＩＮＶ１０の閾値電圧を
超える。

【００２２】上記のような第１ノードＮ１の電位変化に
より、電源投入直後における第１ノードＮ１の電位がイ
ンバータＩＮＶ１０の閾値電圧より低い段階では、イン
バータＩＮＶ１０からはハイレベル（上昇中の電源電圧
ＶＤＤＩ）のリセット信号が出力され、該リセット信号
により内部回路がクリアされるクリア期間となる。その
後、インバータＩＮＶ１０の閾値電圧を超えた後の段階
では、インバータＩＮＶ１０からはロウレベルのリセッ
ト信号が出力され、該リセット信号により内部回路のク
リア状態が解除されるセット可能期間となる。

【００２３】すなわち、実施例のパワーオンリセット回
路では、電源電圧ＶＤＤＩがＰＭＯＳ ＭＰ１０の閾値
電圧Ｖｔｈを超える境界電圧Ｖ１Ａとなったときがクリ
ア期間からセット可能期間へ遷移するタイミングとな
る。

【００２４】図１１には、実施例のパワーオンリセット
回路を半導体メモリに適用した例を示す。パワーオンリ
セット回路１９から出力されたリセット信号は例えばロ
ウデコーダ１１、アドレスバッファ１２、リードライト
回路１３、カラムデコーダ１６、カラムアドレスバッフ
ァ１７などに出力され、電源投入からフル電圧になるま
での過程で各ブロックのレジスタの値をクリアして次の
値をセット可能な状態とされる。

【００２５】図３には、上記実施例のパワーオンリセッ
ト回路における動作温度やＭＯＳ特性のばらつきによる
影響を説明する図表を示す。同図中、「Ｖｔｈ」はＭＯ
Ｓの閾値電圧、「従来回路の境界電圧」は図１４の従来
回路においてリセット信号がハイレベルからロウレベル
に切り換わる電圧、「ＭＯＳモデル・ベスト」はＭＯＳ
ＦＥＴの駆動電流が大きいことを、「ＭＯＳモデル・ワ
ースト」はＭＯＳＦＥＴの駆動電流が小さいことを表わ
す。また、矢印は右向きが高くなることを、左向きが低
くなることを表わしている。

【００２６】一般に、ＭＯＳＦＥＴの閾値電圧Ｖｔｈが
高くなった場合、図１６の内部回路のレジスタ４０をク
リアするＭＯＳ ＭＮ１の閾値電圧Ｖｔｈが高くなるた
め、内部回路を十分にクリアするためにはリセット信号
がクリアからクリア解除に切り換わる境界電圧Ｖ１Ａが
高くなってクリア期間が長くなった方が良い。逆にＭＯ
ＳＦＥＴの閾値電圧Ｖｔｈが低くなればリセット信号が
切り換わる境界電圧Ｖ１Ａは低くても良い。

【００２７】図３の「Ｖｔｈ」の行に示すように、動作
温度Ｔｊが低くなればＭＯＳＦＥＴの閾値電圧Ｖｔｈは
高く、動作温度Ｔｊが高くなれば閾値電圧Ｖｔｈは低く
なる。また、ＭＯＳ特性がベストでは閾値電圧Ｖｔｈは
低く、ワーストでは閾値電圧Ｖｔｈは高くなる。

【００２８】一方、図３の「従来回路の境界電圧」の行
に示されるように、図１４の従来回路においてリセット
信号が切り換わる境界電圧Ｖ１Ａは、ＭＯＳＦＥＴの閾
値電圧Ｖｔｈの変化と逆の方向に変化するため、動作温
度やＭＯＳ特性によって動作が不安定になりかねない。
変化の方向が逆になるのは、境界電圧Ｖ１Ａがダイオー
ドＤ５１の順方向電圧ＶＦに依存し、この順方向電圧Ｖ
Ｆが動作温度やＭＯＳ特性に応じて逆の方向に変化する
ことに基づく。

【００２９】また、図３の「実施例の境界電圧」の行に
示すように、図１の実施例においてリセット信号が切り
換わる境界電圧Ｖ１Ａは、ＭＯＳＦＥＴの閾値電圧Ｖｔ
ｈと同一方向へ変化するため、動作温度ＴｊやＭＯＳ特
性がばらついても安定した動作が得られる。変化の方向
が同一になるのは、境界電圧Ｖ１ＡがＰＭＯＳ ＭＰ１
０の閾値電圧で決定されるからである。なお、ＮＭＯＳ
とＰＭＯＳのＭＯＳ特性は互いに依存しないため、図１
６のように内部レジスタ４０をリセットするＭＯＳＦＥ
ＴがＮチャネル形である場合は、ＭＯＳ特性のばらつき
に対する動作安定性は主張できないが、クリア動作する
ＭＯＳＦＥＴがＰチャネル形の場合には確実となる。

【００３０】以上のように、この実施例のパワーオンリ
セット回路によれば、電源電圧が１．０Ｖ程度の低電圧
になった場合でも、その電源電圧に適応したＰＭＯＳ
ＭＰ１０の閾値電圧（０．５〜０．６Ｖ）を基準電圧と
して、リセット信号をハイレベルからロウレベルへ切り
換えるので、このリセット信号により内部回路のリセッ
ト動作を正常に行わせることが出来る。

【００３１】また、容量を含む時定数回路を利用してい
ないので、電源電圧ＶＤＤＩの立ち上がりの勾配に関係
なく、電源電圧ＶＤＤＩが境界電圧Ｖ１Ａになるまでク
リア期間が確保される。同様に、容量を含む時定数回路
を利用していないので、例えば、電源電圧ＶＤＤＩが緩
やかに立ち上がった場合でも、上記クリア期間において
リセット信号を確実に内部回路をクリアする信号レベル
にすることが出来る。

【００３２】なお、この第１実施例の回路においてＰＭ
ＯＳ ＭＰ１０と並列にされた抵抗Ｒ１０は省略するこ
とも可能である。その場合、ＰＭＯＳ ＭＰ１０がオン
される前の第１ノードＮ１の電位は、ＰＭＯＳ ＭＰ１
０のリーク電流と抵抗Ｒ１１によりロウレベルより僅か
に高いレベルとなり、抵抗Ｒ１０がある場合に較べてリ
セット信号が切り換わるタイミングがやや遅れるだけで
ある。

【００３３】［第２実施例］図４には、第２実施例に係
るパワーオンリセット回路の回路図を示す。この実施例
は、正極側の抵抗Ｒ１０と並列となる経路上に２個のＰ
ＭＯＳ ＭＰ１０Ａ，ＭＰ１０Ｂを直列に接続し、これ
らのスイッチ動作によりリセット信号をハイレベルから
ロウレベルに切り換えるようにしたものである。２個の
ＰＭＯＳ ＭＰ１０Ａ，ＭＰ１０Ｂは、ソース端子とド
レイン端子とを介して直列に接続し、各ゲート端子には
負極側の電源端子を接続する。

【００３４】このようなパワーオンリセット回路によれ
ば、縦積みされた２段のＰＭＯＳＭＰ１０Ａ，ＭＰ１０
Ｂにより、これら両方がオンされてリセット信号がロウ
レベルに切り換わる電圧を１個の場合より少し高く設定
することが出来る。抵抗Ｒ１０と並列接続されるＰＭＯ
Ｓのサイズを変更することでリセット信号の切換り電圧
を変更することも出来るが、ＭＯＳサイズを最少にした
ときよりさらにクリア期間を延ばしたい場合に有効であ
る。

【００３５】また、抵抗Ｒ１０と並列接続されるＰＭＯ
Ｓを縦積みでなく並列に複数接続させることで、ＰＭＯ
Ｓのリーク電流の増加やオン電流が大きくなって、それ
により、リセット信号がロウレベルに切り換わる電圧を
１個の場合より少し小さく設定することも出来る。ま
た、複数個を並列接続しておくことで、１個が故障して
も他の動作で代用されるので信頼性の向上を図ることも
できる。

【００３６】［第３実施例］図５には、第３実施例に係
るパワーオンリセット回路の回路図を示す。この実施例
の回路は、図１のパワーオンリセット回路に、ソース端
子を電源電圧ＶＤＤＩ、ドレイン端子を第１ノードＮ
１、ゲート端子を出力ノードＮ２Ａにそれぞれ接続した
ＰＭＯＳ ＭＰ１１を付加したものである。このＰＭＯ
Ｓ ＭＰ１１により、リセット信号がハイレベルからロ
ウレベルへの切り換わる際の勾配を急峻にすることがで
き、さらに、その後、第１ノードＮ１の電圧の保持を安
定化することが出来る。

【００３７】［第４実施例］図６には、第４実施例に係
るパワーオンリセット回路の回路図を示す。この実施例
の回路は、図１のパワーオンリセット回路の第１ノード
Ｎ１に負荷容量Ｃ１０を付加したものである。これによ
り、第１ノードＮ１に出力されるノイズを吸収して、パ
ワーオンリセット回路のノイズ耐性を向上することがで
きる。

【００３８】［第５実施例］図７には、第５実施例に係
るパワーオンリセット回路の回路図を、図８にはその動
作例を説明する動作波形図を示す。この実施例の回路
は、正極側の電源端子と負極側の電源端子との間に接続
された抵抗Ｒ２０，Ｒ２１と、抵抗Ｒ２０，Ｒ２１の分
割電圧が出力される第１ノードＮ１Ａの信号を波形整形
してリセット信号を出力するＮＭＯＳ ＭＮ２０および
抵抗Ｒ２２からなる波形整形回路とから構成される。

【００３９】波形整形回路を構成するＮＭＯＳ ＭＮ２
０と抵抗Ｒ２２は、正極と負極の電源端子の間にＮＭＯ
Ｓ ＭＮ２０が負極がわになるように直列に接続され、
ＮＭＯＳ ＭＮ２０のゲートには上記第１ノードＮ１Ａ
の電位が印加されている。そして、ＮＭＯＳ ＭＮ２０
のドレインがリセット信号の出力される出力ノードＮ２
Ａとなっている。このＮＭＯＳ ＭＮ２０は内部回路を
構成するＮチャネル形のＭＯＳＦＥＴと同一の製造プロ
セスで形成されるもので、低い電源電圧ＶＤＤＩに合わ
せて閾値電圧が低く設定されている。

【００４０】このようなパワーオンリセット回路によれ
ば、図８に示すように、電源電圧ＶＤＤＩの上昇に伴っ
て第１ノードＮ１Ａの電位は抵抗Ｒ２０，Ｒ２１の分割
比で上昇していく。一方、ＮＭＯＳ ＭＮ２０の閾値電
圧Ｖｔｈは、電源電圧ＶＤＤＩが一定レベル以上になる
とほぼ一定値（例えば０．５Ｖ）となるので、第１ノー
ドＮ１Ａの電位がこの閾値電圧Ｖｔｈを超えたところ
で、出力ノードＮ２Ａの電位（リセット信号）はハイレ
ベル（上昇中の電源電圧ＶＤＤＩの電位）からロウレベ
ルに切り換わる。

【００４１】このパワーオンリセット回路によれば、リ
セット信号が切り換わる境界電位Ｖ１Ａが抵抗Ｒ２０，
Ｒ２１の抵抗比とＮＭＯＳ ＭＮ２０の閾値電圧Ｖｔｈ
とから決定されるので、電源電圧が例えば１．０Ｖ程度
の低い電圧であっても、その範囲内でリセット信号がハ
イレベルからロウレベルに切り換えられるように設定す
ることが出来る。

【００４２】さらに、容量を含む時定数回路を利用して
いないので、電源電圧ＶＤＤＩの立上り時間が変化して
も、この立上り時間に対するクリア期間の割合は変化せ
ず、例えば電源電圧ＶＤＤＩが緩やかに上昇した場合で
も、内部回路のクリア動作を確実に行わせることが出来
る。

【００４３】なお、この実施例の回路においても、ＮＭ
ＯＳ ＭＮ２０を複数縦積みのものや複数並列のものに
変更することで、ＮチャネルＭＯＳＦＥＴの閾値電圧は
変えずに、リセット信号が切り換わる境界電圧Ｖ１Ａを
少し変更することが出来る。また、第３実施例で説明し
たようなリセット信号の切り換わりを急峻にする構成
（図５のＰＭＯＳ ＭＰ１１）や、第４実施例で説明し
たようなノイズ耐性を向上させる構成（図６の負荷容量
Ｃ１０）を同様に付加することも出来る。

【００４４】［第６実施例］図９には、第６実施例のパ
ワーオンリセット回路の回路図を、図１０には、その動
作例を説明する動作波形図を示す。この実施例は、第１
実施例の回路の波形整形回路をインバータから第５実施
例のものに変更したものである。波形整形回路の閾値電
圧における電源電圧ＶＤＤＩの依存性が、インバータと
この実施例のものとで異なるが、ＰＭＯＳ ＭＰ１０が
オンされることで第１ノードＮ１の電位がその閾値電圧
を超えるので、第１実施例とほぼ同様の動作が得られ
る。

【００４５】［第７実施例］図１２には、パワーオンリ
セット回路が搭載された半導体集積回路の実施例を示す
ブロック図である。この実施例の半導体集積回路は、Ｓ
ＲＡＭ（Static Random Access Memory）やＤＲＡＭ（D
ynamic Random Access Memory）等の半導体メモリであ
り、ロウデコーダ１１、アドレスバッファ１２、リード
ライト回路１３、カラムデコーダ１６、カラムアドレス
バッファ１７等の内部回路に設けられたレジスタの値を
電源投入時にクリアして内部回路をリセットするパワー
オンリセット回路１９を備えたものである。パワーオン
リセット回路１９には、上記第１〜第６実施例に示した
パワーオンリセット回路を用いることができる。

【００４６】さらに、この実施例の半導体集積回路に
は、パワーオンリセット回路１９の出力に基づきクロッ
ク信号の遮断と供給の制御を行うＮＡＮＤゲートからな
るクロック制御回路２０が設けられている。このクロッ
ク制御回路２０は、クロック信号ＣＫを外部から受ける
クロックバッファ１８の後段に設けられ、パワーオンリ
セット回路１９から出力されるリセット信号に基づい
て、クロックバッファ１８から内部回路へ出力されるク
ロックを遮断又は通過させる制御を行う。

【００４７】図１３は、クロック制御回路の回路構成の
一例を示す回路図である。クロック制御回路２０は、ク
ロック信号を遮断又は通過させるＮＡＮＤ回路等の論理
ゲート２１と、該論理ゲート２１の一方の入力端子に入
力するリセット信号に遅延を及ぼす遅延回路２２とから
構成される。このようなクロック制御回路２０を備えた
半導体集積回路によれば、電源投入時のリセット期間中
に内部回路が動作を開始してエラーとなるのを回避する
ことが出来る。

【００４８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、パ
ワーオンリセット回路から出力されるリセット信号を内
部回路のレジスタの値をクリアする信号として説明した
が、それに限られず、例えば所定の信号線を所定の信号
レベルにするための信号など、種々のリセット動作に使
用される信号を含む。

【００４９】また、リセット信号として電源投入直後の
クリア期間にハイレベルとなりその後にロウレベルにな
る信号を例示したが、インバータを１段追加してリセッ
ト信号のレベルが逆になることもある。

【００５０】また、電源電圧やＭＯＳＦＥＴの閾値電圧
として実施例で具体的に示した値は適宜変更されるもの
である。

【００５１】また、第１〜第６実施例の回路において、
ＭＯＳＦＥＴのタイプをＰチャネル形のものはＮチャネ
ル形へ、Ｎチャネル形のものはＰチャネル形へ変更する
とともに、電源電圧の極性を入れ換えることで、極性を
逆にしたパワーオンリセット回路を構成することも出来
る。

【００５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
メモリに適用した例について説明したがこの発明はそれ
に限定されるものでなく、例えばＣＰＵ（Central Proc
essing Unit）あるいはＤＳＰ（Digital Signal Proces
sor）など電源投入時に内部回路をリセットする必要の
あるその他の半導体集積回路に広く利用することができ
る。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、電源電圧
が例えば１．０Ｖ程度の低い電圧であった場合でも、パ
ワーオンリセット回路により電源電圧が立ち上がる間
に、内部回路をクリアしてその後クリア状態を解除する
と云った正常なリセット動作を得ることが出来るという
効果がある。

【００５４】また、容量を含む時定数回路を利用してい
ないので、電源電圧の立上り時間に対して、パワーオン
リセット回路の出力が内部回路をクリアする信号レベル
とされるクリア期間の割合が余り変化せず、電源電圧の
立上りが緩やかなときでも十分なクリア期間が得られ、
内部回路を確実のリセットすることが出来るという効果
がある。

【００５５】また、リセット信号に基づき内部回路への
クロック信号の供給を制御するクロック制御回路を備え
ることで、リセット期間中に内部回路の動作が開始され
てエラーが発生するといった不都合を回避できるという
効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適なパワーオンリセット回
路の第１実施例を示す回路図である。

【図２】図１のパワーオンリセット回路の動作例を説明
する動作波形図である。

【図３】図１のパワーオンリセット回路における動作環
境やＭＯＳ特性のばらつきによるリセット動作の影響を
説明する図である。

【図４】本発明に係るパワーオンリセット回路の第２実
施例を示す回路図である。

【図５】本発明に係るパワーオンリセット回路の第３実
施例を示す回路図である。

【図６】本発明に係るパワーオンリセット回路の第４実
施例を示す回路図である。

【図７】本発明に係るパワーオンリセット回路の第５実
施例を示す回路図である。

【図８】図７のパワーオンリセット回路の動作例を説明
する動作波形図である。

【図９】本発明に係るパワーオンリセット回路の第６実
施例を示す回路図である。

【図１０】図９のパワーオンリセット回路の動作例を説
明する動作波形図である。

【図１１】パワーオンリセット回路を搭載した実施例の
半導体メモリを示すブロック図である。

【図１２】クロック制御回路を搭載した実施例の半導体
メモリの実施例を示すブロック図である。

【図１３】図１２のクロック制御回路を示す回路図であ
る。

【図１４】従来のパワーオンリセット回路の第１例を示
す回路図である。

【図１５】図１４のパワーオンリセット回路の動作例を
説明する動作波形図である。

【図１６】リセット信号の出力先である内部回路の一例
を示す回路図である。

【図１７】従来のパワーオンリセット回路の第２例を示
す回路図である。

【符号の説明】

ＩＮＶ１０ インバータ（波形整形回路） Ｒ１０，Ｒ１１ 抵抗 ＭＰ１０ ＰＭＯＳ（第１ＭＯＳＦＥＴ） Ｎ１ 第１ノード Ｎ２ 出力ノード Ｒ２０，Ｒ２１ 抵抗 Ｒ２２ 波形整形回路の抵抗 ＭＮ２０ 波形整形回路のＮＭＯＳ（第２ＭＯＳＦＥ
Ｔ） Ｎ１Ａ 第１ノード Ｎ２Ａ 出力ノード １８ クロックバッファ １９ パワーオンリセット回路 ２０ クロック制御回路

フロントページの続き (72)発明者 金谷 一男 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 南部 博昭 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 西山 雅彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 豊嶋 博 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5J032 AB02 AC14 5J055 AX57 BX41 CX27 DX14 EX07 EY01 EY21 FX05 FX08 FX32 GX01 GX05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電源投入時に内部回路にリセット信号を
   出力するパワーオンリセット回路を備えた半導体集積回
   路において、 上記パワーオンリセット回路は、 電源電圧の立ち上がりに伴って変化される電位を第１ノ
   ードに出力するため第１電源端子と上記第１ノードとの
   間の経路上にソース・ドレインが接続された第１ＭＯＳ
   ＦＥＴ、および、上記第１ノードと第２電源端子との間
   に接続された抵抗と、 上記第１ノードの信号を整形して出力する波形整形回路
   とを備えていることを特徴とする半導体集積回路。
2. 【請求項２】 上記第１ＭＯＳＦＥＴが接続された経路
   と並列に上記第１電源端子と上記第１ノードとの間に抵
   抗が接続されていることを特徴とする請求項１記載の半
   導体集積回路。
3. 【請求項３】 電源投入時に内部回路にリセット信号を
   出力するパワーオンリセット回路を備えた半導体集積回
   路において、 上記パワーオンリセット回路は、電源電圧の立ち上がり
   に伴って変化する電位を第１ノードに出力するため第１
   電源端子と第１ノードならびに第１ノードと第２電源端
   子の間にそれぞれ接続された抵抗と、上記第１ノードの
   信号を整形して出力する波形整形回路とを備え、 上記波形整形回路は、第１電源端子と第２電源端子との
   間に直列に接続された抵抗および第２ＭＯＳＦＥＴとを
   備え、上記第１ノードの電位を上記第２ＭＯＳＦＥＴの
   ゲートに受けて該第２ＭＯＳＦＥＴのドレイン電位を出
   力とするように構成されていることを特徴とする半導体
   集積回路。
4. 【請求項４】 上記第１電源端子は正極の電源端子、上
   記第２電源端子は負極の電源端子、上記第２ＭＯＳＦＥ
   ＴはＮチャネル形のＭＯＳＦＥＴであり、上記第２ＭＯ
   ＳＦＥＴのソースが上記第２電源端子に接続されている
   ことを特徴とする請求項３記載の半導体集積回路。
5. 【請求項５】 電源投入時に内部回路にリセット信号を
   出力するパワーオンリセット回路と、 上記リセット信号に基づいて内部回路へ供給されるクロ
   ック信号の通過又は遮断の制御を行うクロック制御回路
   とを備えたことを特徴とする半導体集積回路。