JP2003228338A - 液晶表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】本発明は、現状の制御機能を維持しながら、各
ドライバに入力する制御信号の数を最小限に抑えた液晶
表示装置を提供することを目的とする。 【解決手段】液晶表示装置は、データラインを含む液晶
パネルと、データラインを駆動するデータドライバと、
データラインを駆動するデータドライバの駆動動作を制
御するＮ個の制御機能をデータドライバに接続される
（Ｎ−１）本以下の制御信号線に出力するコントローラ
を含む。
ドライバに入力する制御信号の数を最小限に抑えた液晶
表示装置を提供することを目的とする。 【解決手段】液晶表示装置は、データラインを含む液晶
パネルと、データラインを駆動するデータドライバと、
データラインを駆動するデータドライバの駆動動作を制
御するＮ個の制御機能をデータドライバに接続される
（Ｎ−１）本以下の制御信号線に出力するコントローラ
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶パネルを駆動
するドライバに関し、詳しくは液晶パネルのゲートライ
ンを走査するためのゲートドライバと、表示データに基
づいて液晶パネルのデータラインを駆動するデータドラ
イバに関する。
するドライバに関し、詳しくは液晶パネルのゲートライ
ンを走査するためのゲートドライバと、表示データに基
づいて液晶パネルのデータラインを駆動するデータドラ
イバに関する。
【従来の技術】液晶パネル（Ｌｉｑｕｉｄ Ｃｒｙｓｔ
ａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）では、トランジスタを
含む画素が縦横に配置され、横方向に延びるゲートライ
ンが各画素のトランジスタのゲートに接続され、縦方向
に延びるデータラインがトランジスタを介して各画素の
コンデンサに接続される。液晶パネルにデータ表示する
際には、ゲートドライバによりゲートラインを１ライン
ずつ順次駆動して１ライン分のトランジスタを導通状態
にし、導通されたトランジスタを介して、データドライ
バから各画素に横１ライン分のデータを一斉に書き込
む。
ａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）では、トランジスタを
含む画素が縦横に配置され、横方向に延びるゲートライ
ンが各画素のトランジスタのゲートに接続され、縦方向
に延びるデータラインがトランジスタを介して各画素の
コンデンサに接続される。液晶パネルにデータ表示する
際には、ゲートドライバによりゲートラインを１ライン
ずつ順次駆動して１ライン分のトランジスタを導通状態
にし、導通されたトランジスタを介して、データドライ
バから各画素に横１ライン分のデータを一斉に書き込
む。
【０００２】図１は、従来の液晶表示装置の構成を示す
図である。
図である。
【０００３】図１の液晶表示装置は、ＬＣＤパネル１
０、タイミングコントローラ１１、複数のゲートドライ
バ１２、及び複数のデータドライバ１３を含む。ＬＣＤ
パネル１０には、図示されないトランジスタを含む画素
が縦横に配置され、ゲートドライバ１２から横方向に延
びるゲートラインが各画素のトランジスタのゲートに接
続され、データドライバ１３から縦方向に延びるデータ
ラインがトランジスタを介して各画素のコンデンサに接
続される。
０、タイミングコントローラ１１、複数のゲートドライ
バ１２、及び複数のデータドライバ１３を含む。ＬＣＤ
パネル１０には、図示されないトランジスタを含む画素
が縦横に配置され、ゲートドライバ１２から横方向に延
びるゲートラインが各画素のトランジスタのゲートに接
続され、データドライバ１３から縦方向に延びるデータ
ラインがトランジスタを介して各画素のコンデンサに接
続される。
【０００４】タイミングコントローラ１１は、インター
フェースＩ／Ｆを介してクロック信号ＣＸ、表示データ
ＩＸＸ、及び表示位置のタイミングを示す表示イネーブ
ル信号ＥＮＡＢを受け取る。タイミングコントローラ１
１は、表示イネーブル信号ＥＮＡＢの立ち上がりからク
ロック信号ＣＸのクロックパルスを数えることにより水
平位置のタイミングを決定し、各種制御信号を生成す
る。また更に、タイミングコントローラ１１は、表示イ
ネーブル信号ＥＮＡＢの数をカウントすることで、垂直
位置のタイミングを決定し、各種制御信号を生成する。
また、表示イネーブル信号ＥＮＡＢのＬＯＷ期間が一定
のクロックパルス数以上継続する位置を検出すること
で、各フレームの先頭の位置を検出することが出来る。
フェースＩ／Ｆを介してクロック信号ＣＸ、表示データ
ＩＸＸ、及び表示位置のタイミングを示す表示イネーブ
ル信号ＥＮＡＢを受け取る。タイミングコントローラ１
１は、表示イネーブル信号ＥＮＡＢの立ち上がりからク
ロック信号ＣＸのクロックパルスを数えることにより水
平位置のタイミングを決定し、各種制御信号を生成す
る。また更に、タイミングコントローラ１１は、表示イ
ネーブル信号ＥＮＡＢの数をカウントすることで、垂直
位置のタイミングを決定し、各種制御信号を生成する。
また、表示イネーブル信号ＥＮＡＢのＬＯＷ期間が一定
のクロックパルス数以上継続する位置を検出すること
で、各フレームの先頭の位置を検出することが出来る。
【０００５】タイミングコントローラ１１からゲートド
ライバ１２に供給される制御信号は、ゲートクロック信
号ＧＣＬＫ、スタートパルス信号ＧＳＴ、及びアウトプ
ットイネーブル信号ＧＯＥを含む。ゲートクロック信号
ＧＣＬＫは、信号の立ち上がりに同期して駆動するゲー
トラインを１ラインずつシフトさせるための同期信号で
あり、ゲートがオンになる横方向１ライン分のトランジ
スタを信号の立ち上がりに同期して１ラインずつ縦方向
にシフトさせることに相当する。スタートパルス信号Ｇ
ＳＴは、先頭のゲートラインをオンさせるタイミングを
指定する同期信号であり、フレームの開始タイミングに
相当する。アウトプットイネーブル信号ＧＯＥは、上記
動作をオンにするか或いはオフにして全てのゲートライ
ンを非駆動状態にするかを指定する信号である。
ライバ１２に供給される制御信号は、ゲートクロック信
号ＧＣＬＫ、スタートパルス信号ＧＳＴ、及びアウトプ
ットイネーブル信号ＧＯＥを含む。ゲートクロック信号
ＧＣＬＫは、信号の立ち上がりに同期して駆動するゲー
トラインを１ラインずつシフトさせるための同期信号で
あり、ゲートがオンになる横方向１ライン分のトランジ
スタを信号の立ち上がりに同期して１ラインずつ縦方向
にシフトさせることに相当する。スタートパルス信号Ｇ
ＳＴは、先頭のゲートラインをオンさせるタイミングを
指定する同期信号であり、フレームの開始タイミングに
相当する。アウトプットイネーブル信号ＧＯＥは、上記
動作をオンにするか或いはオフにして全てのゲートライ
ンを非駆動状態にするかを指定する信号である。
【０００６】タイミングコントローラ１１からデータド
ライバ１３に供給される制御信号は、ドットクロック信
号ＤＣＫ、データスタート信号ＤＳＴ、ラッチパルスＬ
Ｐ、及びポラリティ信号ＰＯＬを含む。ドットクロック
信号ＤＣＫは、表示データＤＸＸを立ち上がり同期でレ
ジスタに取りこむためのクロックパルスである。データ
スタート信号ＤＳＴは、当該データドライバ１３が表示
する分の表示データＤＸＸの開始位置を示す信号であ
る。このデータスタート信号ＤＳＴのタイミングを開始
点として、各画素に対応する表示データＤＸＸをドット
クロック信号ＤＣＫにより順次レジスタに取り込む。ラ
ッチパルスＬＰは、レジスタに順次取り込まれた表示デ
ータＤＸＸを内部ラッチにラッチするための信号であ
る。ラッチされた表示データ信号はＤＡコンバータに転
送され、ＤＡコンバータによりアナログ階調信号に変換
され、データライン駆動信号としてＬＣＤパネル１０に
出力される。またポラリティ信号ＰＯＬは、ＤＡコンバ
ータに入力される信号であり、この信号により各データ
ラインの出力極性を指示する。液晶の特性劣化を防ぐた
めに各データラインの出力極性を時間的に反転させる動
作が必要であるので、このポラリティ信号ＰＯＬを用い
てコモン電圧に対する各データラインの出力極性を選択
する。
ライバ１３に供給される制御信号は、ドットクロック信
号ＤＣＫ、データスタート信号ＤＳＴ、ラッチパルスＬ
Ｐ、及びポラリティ信号ＰＯＬを含む。ドットクロック
信号ＤＣＫは、表示データＤＸＸを立ち上がり同期でレ
ジスタに取りこむためのクロックパルスである。データ
スタート信号ＤＳＴは、当該データドライバ１３が表示
する分の表示データＤＸＸの開始位置を示す信号であ
る。このデータスタート信号ＤＳＴのタイミングを開始
点として、各画素に対応する表示データＤＸＸをドット
クロック信号ＤＣＫにより順次レジスタに取り込む。ラ
ッチパルスＬＰは、レジスタに順次取り込まれた表示デ
ータＤＸＸを内部ラッチにラッチするための信号であ
る。ラッチされた表示データ信号はＤＡコンバータに転
送され、ＤＡコンバータによりアナログ階調信号に変換
され、データライン駆動信号としてＬＣＤパネル１０に
出力される。またポラリティ信号ＰＯＬは、ＤＡコンバ
ータに入力される信号であり、この信号により各データ
ラインの出力極性を指示する。液晶の特性劣化を防ぐた
めに各データラインの出力極性を時間的に反転させる動
作が必要であるので、このポラリティ信号ＰＯＬを用い
てコモン電圧に対する各データラインの出力極性を選択
する。
【発明が解決しようとする課題】制御信号がノイズによ
り劣化すると、致命的な誤動作の原因となる可能性があ
る。従って制御信号配線に関しては、配線間クロストー
クの低減に対して細心の注意を払い、十分な余裕を持た
して実装する必要がある。しかしながらこの制御信号線
の本数が比較的多いために、配線板の面積増大をもたら
す結果となり、コスト削減に対する負担となっている。
り劣化すると、致命的な誤動作の原因となる可能性があ
る。従って制御信号配線に関しては、配線間クロストー
クの低減に対して細心の注意を払い、十分な余裕を持た
して実装する必要がある。しかしながらこの制御信号線
の本数が比較的多いために、配線板の面積増大をもたら
す結果となり、コスト削減に対する負担となっている。
【０００７】以上を鑑みて本発明は、現状の制御機能を
維持しながら、各ドライバに入力する制御信号の数を最
小限に抑えた液晶表示装置を提供することを目的とす
る。
維持しながら、各ドライバに入力する制御信号の数を最
小限に抑えた液晶表示装置を提供することを目的とす
る。
【０００８】上記は制御信号に関する問題であるが、表
示データについても同様の問題が存在する。最近の液晶
表示装置では、高精細及び高品質表示を実現するために
データドライバへのデータ線数を増加させ、偶数及び奇
数ドットの２系統の表示データを入力する構成となって
いる。これにより高精細なデータ表示を可能としながら
も、デバイスが無理なく追従できる速度に表示データの
転送速度を設定することが出来る。例えば２系統に転送
路を分割する場合には、転送周波数を１／２にすること
が出来る。
示データについても同様の問題が存在する。最近の液晶
表示装置では、高精細及び高品質表示を実現するために
データドライバへのデータ線数を増加させ、偶数及び奇
数ドットの２系統の表示データを入力する構成となって
いる。これにより高精細なデータ表示を可能としながら
も、デバイスが無理なく追従できる速度に表示データの
転送速度を設定することが出来る。例えば２系統に転送
路を分割する場合には、転送周波数を１／２にすること
が出来る。
【０００９】表示データ信号数はＲＧＢ毎に独立してお
り、表示階調数のビット分だけ必要である。従って、８
ｂｉｔ（２５６階調）のカラー表示を実現する場合、８
（ビット）×３（ＲＧＢの３色）×２（偶奇の２系統）
＝４８本の信号線が必要となる。多数の信号線を配置す
ることにより配線基板面積が増加し、結果として部材コ
ストが増加するという問題がある。
り、表示階調数のビット分だけ必要である。従って、８
ｂｉｔ（２５６階調）のカラー表示を実現する場合、８
（ビット）×３（ＲＧＢの３色）×２（偶奇の２系統）
＝４８本の信号線が必要となる。多数の信号線を配置す
ることにより配線基板面積が増加し、結果として部材コ
ストが増加するという問題がある。
【００１０】従って、本発明は更に、現状の装置側との
インターフェースの互換性を維持しながら、データドラ
イバに入力するデータ信号線の数を低減する液晶表示装
置を提供することを目的とする。
インターフェースの互換性を維持しながら、データドラ
イバに入力するデータ信号線の数を低減する液晶表示装
置を提供することを目的とする。
【課題を解決するための手段】本発明による液晶表示装
置は、データラインを含む液晶パネルと、該データライ
ンを駆動するデータドライバと、該データラインを駆動
する該データドライバの駆動動作を制御するＮ個の制御
機能を該データドライバに接続される（Ｎ−１）本以下
の制御信号線に出力するコントローラを含むことを特徴
とする。
置は、データラインを含む液晶パネルと、該データライ
ンを駆動するデータドライバと、該データラインを駆動
する該データドライバの駆動動作を制御するＮ個の制御
機能を該データドライバに接続される（Ｎ−１）本以下
の制御信号線に出力するコントローラを含むことを特徴
とする。
【００１１】上記発明においては、データドライバの駆
動動作を制御するＮ個の制御機能を（Ｎ−１）本以下の
制御信号線上の信号に纏めることにより、制御信号線の
本数を削減することが出来る。
動動作を制御するＮ個の制御機能を（Ｎ−１）本以下の
制御信号線上の信号に纏めることにより、制御信号線の
本数を削減することが出来る。
【００１２】また本発明の別の側面によれば、液晶表示
装置はゲートラインを含む液晶パネルと、該ゲートライ
ンを駆動するゲートドライバと、該ゲートラインを駆動
する該ゲートドライバの駆動動作を制御するＮ個の制御
機能を該ゲートドライバに接続される（Ｎ−１）本以下
の制御信号線に出力するコントローラを含むことを特徴
とする。
装置はゲートラインを含む液晶パネルと、該ゲートライ
ンを駆動するゲートドライバと、該ゲートラインを駆動
する該ゲートドライバの駆動動作を制御するＮ個の制御
機能を該ゲートドライバに接続される（Ｎ−１）本以下
の制御信号線に出力するコントローラを含むことを特徴
とする。
【００１３】上記発明においては、ゲートドライバの駆
動動作を制御するＮ個の制御機能を（Ｎ−１）本以下の
制御信号線上の信号に纏めることにより、制御信号線の
本数を削減することが出来る。
動動作を制御するＮ個の制御機能を（Ｎ−１）本以下の
制御信号線上の信号に纏めることにより、制御信号線の
本数を削減することが出来る。
【００１４】また本発明の別の側面によれば、液晶表示
装置は、データラインを含む液晶パネルと、該データラ
インを表示データに基づいて駆動するデータドライバ
と、外部から偶数表示データ及び奇数表示データの２系
統の表示データを受け取り該偶数表示データ及び該奇数
表示データを統合した１系統の表示データを該データド
ライバに供給するコントローラを含むことを特徴とす
る。
装置は、データラインを含む液晶パネルと、該データラ
インを表示データに基づいて駆動するデータドライバ
と、外部から偶数表示データ及び奇数表示データの２系
統の表示データを受け取り該偶数表示データ及び該奇数
表示データを統合した１系統の表示データを該データド
ライバに供給するコントローラを含むことを特徴とす
る。
【００１５】上記発明においては、装置外部から偶奇２
系統の表示データを入力して１系統の表示データに統合
した後にデータドライバに転送することにより、現状の
装置側とのインターフェースの互換性を維持しながら、
データドライバに入力するデータ信号線の数を低減する
ことが出来る。
系統の表示データを入力して１系統の表示データに統合
した後にデータドライバに転送することにより、現状の
装置側とのインターフェースの互換性を維持しながら、
データドライバに入力するデータ信号線の数を低減する
ことが出来る。
【発明の実施の形態】以下に、本発明の実施例を、添付
の図面を用いて詳細に説明する。
の図面を用いて詳細に説明する。
【００１６】図２は、本発明による液晶表示装置の第１
実施例の構成を示す図である。
実施例の構成を示す図である。
【００１７】図１の液晶表示装置は、ＬＣＤパネル１
０、タイミングコントローラ２１、複数のゲートドライ
バ２２、及び複数のデータドライバ２３を含む。ＬＣＤ
パネル１０には、図示されないトランジスタを含む画素
が縦横に配置され、ゲートドライバ２２から横方向に延
びるゲートラインが各画素のトランジスタのゲートに接
続され、データドライバ２３から縦方向に延びるデータ
ラインがトランジスタを介して各画素のコンデンサに接
続される。
０、タイミングコントローラ２１、複数のゲートドライ
バ２２、及び複数のデータドライバ２３を含む。ＬＣＤ
パネル１０には、図示されないトランジスタを含む画素
が縦横に配置され、ゲートドライバ２２から横方向に延
びるゲートラインが各画素のトランジスタのゲートに接
続され、データドライバ２３から縦方向に延びるデータ
ラインがトランジスタを介して各画素のコンデンサに接
続される。
【００１８】タイミングコントローラ２１は、インター
フェースＩ／Ｆを介してクロック信号ＣＸ、表示データ
ＩＸＸ、及び表示位置のタイミングを示す表示イネーブ
ル信号ＥＮＡＢを受け取る。タイミングコントローラ２
１は、表示イネーブル信号ＥＮＡＢの立ち上がりからク
ロック信号ＣＸのクロックパルスを数えることにより水
平位置のタイミングを決定し、各種制御信号を生成す
る。また更に、タイミングコントローラ２１は、表示イ
ネーブル信号ＥＮＡＢの数をカウントすることで、垂直
位置のタイミングを決定し、各種制御信号を生成する。
また、表示イネーブル信号ＥＮＡＢのＬＯＷ期間が一定
のクロックパルス数以上継続する位置を検出すること
で、各フレームの先頭の位置を検出することが出来る。
フェースＩ／Ｆを介してクロック信号ＣＸ、表示データ
ＩＸＸ、及び表示位置のタイミングを示す表示イネーブ
ル信号ＥＮＡＢを受け取る。タイミングコントローラ２
１は、表示イネーブル信号ＥＮＡＢの立ち上がりからク
ロック信号ＣＸのクロックパルスを数えることにより水
平位置のタイミングを決定し、各種制御信号を生成す
る。また更に、タイミングコントローラ２１は、表示イ
ネーブル信号ＥＮＡＢの数をカウントすることで、垂直
位置のタイミングを決定し、各種制御信号を生成する。
また、表示イネーブル信号ＥＮＡＢのＬＯＷ期間が一定
のクロックパルス数以上継続する位置を検出すること
で、各フレームの先頭の位置を検出することが出来る。
【００１９】タイミングコントローラ２１からゲートド
ライバ２２に供給される制御信号は、ゲート制御信号Ｇ
ＭＣである。この単一のゲート制御信号ＧＭＣには、図
１を用いて説明したゲートクロック信号ＧＣＬＫ及びス
タートパルス信号ＧＳＴが重畳して含まれている。ゲー
トドライバ２２は、受け取ったゲート制御信号ＧＭＣか
らゲートクロック信号ＧＣＬＫ及びスタートパルス信号
ＧＳＴの各論理を抽出すると共に、タイミングコントロ
ーラ２１から受け取るアウトプットイネーブル信号ＧＯ
Ｅを用いて、図１の構成と同様の所定の動作を実行す
る。
ライバ２２に供給される制御信号は、ゲート制御信号Ｇ
ＭＣである。この単一のゲート制御信号ＧＭＣには、図
１を用いて説明したゲートクロック信号ＧＣＬＫ及びス
タートパルス信号ＧＳＴが重畳して含まれている。ゲー
トドライバ２２は、受け取ったゲート制御信号ＧＭＣか
らゲートクロック信号ＧＣＬＫ及びスタートパルス信号
ＧＳＴの各論理を抽出すると共に、タイミングコントロ
ーラ２１から受け取るアウトプットイネーブル信号ＧＯ
Ｅを用いて、図１の構成と同様の所定の動作を実行す
る。
【００２０】タイミングコントローラ２１からデータド
ライバ２３に供給される制御信号は、ドットクロック信
号ＤＣＫ及びデータ制御信号ＤＭＣを含む。データ制御
信号ＤＭＣには、図１を用いて説明したデータスタート
信号ＤＳＴ、ラッチパルスＬＰ、及びポラリティ信号Ｐ
ＯＬが重畳して含まれている。データドライバ２３は、
受け取ったデータ制御信号ＤＭＣからデータスタート信
号ＤＳＴ、ラッチパルスＬＰ、及びポラリティ信号ＰＯ
Ｌの各論理を抽出すると共に、タイミングコントローラ
２１から受け取るドットクロック信号ＤＣＫと表示デー
タＤＸＸとを用いて、図１の構成と同様の所定の動作を
実行する。
ライバ２３に供給される制御信号は、ドットクロック信
号ＤＣＫ及びデータ制御信号ＤＭＣを含む。データ制御
信号ＤＭＣには、図１を用いて説明したデータスタート
信号ＤＳＴ、ラッチパルスＬＰ、及びポラリティ信号Ｐ
ＯＬが重畳して含まれている。データドライバ２３は、
受け取ったデータ制御信号ＤＭＣからデータスタート信
号ＤＳＴ、ラッチパルスＬＰ、及びポラリティ信号ＰＯ
Ｌの各論理を抽出すると共に、タイミングコントローラ
２１から受け取るドットクロック信号ＤＣＫと表示デー
タＤＸＸとを用いて、図１の構成と同様の所定の動作を
実行する。
【００２１】図３は、ゲート制御信号ＧＭＣの生成及び
検出を説明するための信号波形図である。
検出を説明するための信号波形図である。
【００２２】図３において、ゲートクロック信号ＧＣＬ
Ｋ及びスタートパルス信号ＧＳＴは、図１の従来の構成
に基づく制御信号である。またパルス信号ＧＳＴＰは、
スタートパルス信号ＧＳＴの位置で、ゲートクロック信
号ＧＣＬＫがＬＯＷになってからクロック信号ＣＫの１
クロック後にＨＩＧＨになり、ゲートクロック信号ＧＣ
ＬＫがＨＩＧＨになる１クロック前にＬＯＷになる信号
である。ゲートクロック信号ＧＣＬＫとパルス信号ＧＳ
ＴＰとのＯＲを取ることで、ゲート制御信号ＧＭＣが生
成される。図２のようにゲートドライバ２２を複数使用
する場合は、ゲートドライバ２２をカスケード接続して
ゲート制御信号ＧＭＣを供給する。
Ｋ及びスタートパルス信号ＧＳＴは、図１の従来の構成
に基づく制御信号である。またパルス信号ＧＳＴＰは、
スタートパルス信号ＧＳＴの位置で、ゲートクロック信
号ＧＣＬＫがＬＯＷになってからクロック信号ＣＫの１
クロック後にＨＩＧＨになり、ゲートクロック信号ＧＣ
ＬＫがＨＩＧＨになる１クロック前にＬＯＷになる信号
である。ゲートクロック信号ＧＣＬＫとパルス信号ＧＳ
ＴＰとのＯＲを取ることで、ゲート制御信号ＧＭＣが生
成される。図２のようにゲートドライバ２２を複数使用
する場合は、ゲートドライバ２２をカスケード接続して
ゲート制御信号ＧＭＣを供給する。
【００２３】ゲートドライバ２２内部で、入力されたゲ
ート制御信号ＧＭＣをある一定時間“ａ”だけ遅延させ
ることで、遅延ゲート制御信号ＧＭＣDを作成する。こ
の一定時間“ａ”は、スタートパルス信号ＧＳＴの存在
する位置のゲート制御信号ＧＭＣのＬＯＷ期間（図３の
“ｂ”）よりも長ければよい。但しゲートクロック信号
ＧＣＬＫの半周期よりも短い必要がある。
ート制御信号ＧＭＣをある一定時間“ａ”だけ遅延させ
ることで、遅延ゲート制御信号ＧＭＣDを作成する。こ
の一定時間“ａ”は、スタートパルス信号ＧＳＴの存在
する位置のゲート制御信号ＧＭＣのＬＯＷ期間（図３の
“ｂ”）よりも長ければよい。但しゲートクロック信号
ＧＣＬＫの半周期よりも短い必要がある。
【００２４】次に、ゲート制御信号ＧＭＣの立ち上がり
で、遅延ゲート制御信号ＧＭＣDを読み込む。これはゲ
ート制御信号ＧＭＣにおいて、立ち上がりタイミングか
ら所定の時間前のタイミングにおける信号レベルを読み
取っていることに相当する。スタートパルス信号ＧＳＴ
の存在しないゲートクロック信号ＧＣＬＫの部分では、
ゲート制御信号ＧＭＣＤのＬＯＷをゲート制御信号ＧＭ
Ｃの立ちあがりで読み込むことになる。スタートパルス
信号ＧＳＴの存在する部分では、ゲート制御信号ＧＭＣ
ＤのＨＩＧＨを、２回連続してゲート制御信号ＧＭＣの
立ちあがりで読み込むことになる。この２回連続して読
み込むＨＩＧＨ信号のうちで２番目のＨＩＧＨ信号のタ
イミングを、当該ゲートドライバ２２において先頭のゲ
ートラインを駆動するタイミングとする。以降、ゲート
制御信号ＧＭＣに含まれるゲートクロック信号ＧＣＬＫ
の立ち上がりにより、ゲートラインを順次駆動してい
く。
で、遅延ゲート制御信号ＧＭＣDを読み込む。これはゲ
ート制御信号ＧＭＣにおいて、立ち上がりタイミングか
ら所定の時間前のタイミングにおける信号レベルを読み
取っていることに相当する。スタートパルス信号ＧＳＴ
の存在しないゲートクロック信号ＧＣＬＫの部分では、
ゲート制御信号ＧＭＣＤのＬＯＷをゲート制御信号ＧＭ
Ｃの立ちあがりで読み込むことになる。スタートパルス
信号ＧＳＴの存在する部分では、ゲート制御信号ＧＭＣ
ＤのＨＩＧＨを、２回連続してゲート制御信号ＧＭＣの
立ちあがりで読み込むことになる。この２回連続して読
み込むＨＩＧＨ信号のうちで２番目のＨＩＧＨ信号のタ
イミングを、当該ゲートドライバ２２において先頭のゲ
ートラインを駆動するタイミングとする。以降、ゲート
制御信号ＧＭＣに含まれるゲートクロック信号ＧＣＬＫ
の立ち上がりにより、ゲートラインを順次駆動してい
く。
【００２５】図４は、カスケード接続される複数のゲー
トドライバ２２の各々に供給されるゲート制御信号ＧＭ
Ｃを示す図である。図４において、ＧＭＣｎは、ｎ番目
のゲートドライバ２２に供給されるゲート制御信号であ
る。
トドライバ２２の各々に供給されるゲート制御信号ＧＭ
Ｃを示す図である。図４において、ＧＭＣｎは、ｎ番目
のゲートドライバ２２に供給されるゲート制御信号であ
る。
【００２６】ゲート制御信号ＧＭＣは、図２に示される
ようにカスケード接続される。各ゲートドライバ２２か
ら次段のゲートドライバ２２に信号を伝送する際、スタ
ートパルス信号ＧＳＴの存在しないゲートクロック信号
ＧＣＬＫの部分に関しては、入力されたゲート制御信号
ＧＭＣをそのまま次段のドライバに送る。従って、ゲー
トクロック信号ＧＣＬＫの部分については、全てのゲー
トドライバ２２に略同時に信号が送られる。
ようにカスケード接続される。各ゲートドライバ２２か
ら次段のゲートドライバ２２に信号を伝送する際、スタ
ートパルス信号ＧＳＴの存在しないゲートクロック信号
ＧＣＬＫの部分に関しては、入力されたゲート制御信号
ＧＭＣをそのまま次段のドライバに送る。従って、ゲー
トクロック信号ＧＣＬＫの部分については、全てのゲー
トドライバ２２に略同時に信号が送られる。
【００２７】スタートパルス信号ＧＳＴの位置を示す信
号波形については、各々のゲートドライバ２２で、ゲー
トライン駆動開始タイミングに対応した位置に設けられ
ている必要がある。このスタートパルス信号ＧＳＴの位
置を示す信号波形は、先頭のゲートドライバ２２に対し
ては、タイミングコントローラ２１により指定される。
２番目以降のゲートドライバ２２に対しては、前段のゲ
ートドライバ２２でスタートパルス信号ＧＳＴの位置を
指定して、次段のゲートドライバ２２に供給するように
する。
号波形については、各々のゲートドライバ２２で、ゲー
トライン駆動開始タイミングに対応した位置に設けられ
ている必要がある。このスタートパルス信号ＧＳＴの位
置を示す信号波形は、先頭のゲートドライバ２２に対し
ては、タイミングコントローラ２１により指定される。
２番目以降のゲートドライバ２２に対しては、前段のゲ
ートドライバ２２でスタートパルス信号ＧＳＴの位置を
指定して、次段のゲートドライバ２２に供給するように
する。
【００２８】具体的には、図４には、２５６出力のゲー
トドライバ２２を４個カスケード接続した場合を示す。
先頭のゲートドライバ２２には、スタートパルス信号Ｇ
ＳＴに相当する部分が、先頭ラインの表示書き込みタイ
ミングでタイミングコントローラ２１から供給される。
先頭のゲートドライバ２２は、２５６番目のゲートクロ
ック信号ＧＣＬＫを内部で読み込んだタイミングで、次
のゲートドライバ２２にスタートパルス信号ＧＳＴに相
当する部分を送るようにする。同様にして、3番目のゲ
ートドライバ２２には５２２番目のクロックタイミング
で、また4番目のゲートドライバ２２には７６８番目の
クロックタイミングで、スタートパルス信号ＧＳＴに相
当する部分が供給される。このようにして、1フレーム
全体のゲート駆動動作が実行される。
トドライバ２２を４個カスケード接続した場合を示す。
先頭のゲートドライバ２２には、スタートパルス信号Ｇ
ＳＴに相当する部分が、先頭ラインの表示書き込みタイ
ミングでタイミングコントローラ２１から供給される。
先頭のゲートドライバ２２は、２５６番目のゲートクロ
ック信号ＧＣＬＫを内部で読み込んだタイミングで、次
のゲートドライバ２２にスタートパルス信号ＧＳＴに相
当する部分を送るようにする。同様にして、3番目のゲ
ートドライバ２２には５２２番目のクロックタイミング
で、また4番目のゲートドライバ２２には７６８番目の
クロックタイミングで、スタートパルス信号ＧＳＴに相
当する部分が供給される。このようにして、1フレーム
全体のゲート駆動動作が実行される。
【００２９】図５は、データ制御信号ＤＭＣを説明する
ための図である。
ための図である。
【００３０】本発明による液晶表示装置の第１実施例に
おいて、データ制御信号ＤＭＣは、データスタート信号
ＤＳＴ、ラッチパルスＬＰ、及びポラリティ信号ＰＯＬ
を時系列の符号で表現する。データスタート信号ＤＳＴ
に相当する信号は、従来のデータスタート信号ＤＳＴと
同様に生成され、１ドットクロックＤＣＸの間だけＨＩ
ＧＨになるパルスである。ラッチパルスＬＰ及びポラリ
ティ信号ＰＯＬは、図５に示されるように、“ＬＨＨＬ
Ｌ”或いは“ＨＨＬＨ”の時系列符号で表現される。
“ＬＨＨＬＬ”の場合、“ＨＨ”がラッチタイミングを
示し、“ＨＨ”から１クロックだけ間をおいた“Ｌ”に
よってポラリティ信号ＰＯＬがＬＯＷであることを示
す。“ＨＨＬＨ”の場合には、“ＨＨ”がラッチタイミ
ングを示し、“ＨＨ”から１クロックだけ間をおいた
“Ｈ”によってポラリティ信号ＰＯＬがＨＩＧＨである
ことを示す。
おいて、データ制御信号ＤＭＣは、データスタート信号
ＤＳＴ、ラッチパルスＬＰ、及びポラリティ信号ＰＯＬ
を時系列の符号で表現する。データスタート信号ＤＳＴ
に相当する信号は、従来のデータスタート信号ＤＳＴと
同様に生成され、１ドットクロックＤＣＸの間だけＨＩ
ＧＨになるパルスである。ラッチパルスＬＰ及びポラリ
ティ信号ＰＯＬは、図５に示されるように、“ＬＨＨＬ
Ｌ”或いは“ＨＨＬＨ”の時系列符号で表現される。
“ＬＨＨＬＬ”の場合、“ＨＨ”がラッチタイミングを
示し、“ＨＨ”から１クロックだけ間をおいた“Ｌ”に
よってポラリティ信号ＰＯＬがＬＯＷであることを示
す。“ＨＨＬＨ”の場合には、“ＨＨ”がラッチタイミ
ングを示し、“ＨＨ”から１クロックだけ間をおいた
“Ｈ”によってポラリティ信号ＰＯＬがＨＩＧＨである
ことを示す。
【００３１】データ制御信号ＤＭＣは、カスケード接続
されるデータドライバ２３を順次伝播していく。データ
制御信号ＤＭＣのうちでラッチパルスＬＰ及びポラリテ
ィ信号ＰＯＬに相当する信号部分は、各データドライバ
２３において、受け取った信号をそのままのタイミング
で後段のドライバに伝達しなければならない。そこで本
実施例では、信号をそのままスルーして次段に伝える期
間を定義する信号を予め設けておく。即ち、スルースタ
ートキー“ＬＨＨＨＬ”とスルーエンドキー“ＨＨＨ
Ｈ”に挟まれた期間は、ゲートドライバ２２が入力から
受け取った信号をそのまま出力にスルーする。これによ
り、ラッチパルスＬＰ及びポラリティ信号ＰＯＬを、全
てのデータドライバ２３に略同時に供給することが可能
となる。
されるデータドライバ２３を順次伝播していく。データ
制御信号ＤＭＣのうちでラッチパルスＬＰ及びポラリテ
ィ信号ＰＯＬに相当する信号部分は、各データドライバ
２３において、受け取った信号をそのままのタイミング
で後段のドライバに伝達しなければならない。そこで本
実施例では、信号をそのままスルーして次段に伝える期
間を定義する信号を予め設けておく。即ち、スルースタ
ートキー“ＬＨＨＨＬ”とスルーエンドキー“ＨＨＨ
Ｈ”に挟まれた期間は、ゲートドライバ２２が入力から
受け取った信号をそのまま出力にスルーする。これによ
り、ラッチパルスＬＰ及びポラリティ信号ＰＯＬを、全
てのデータドライバ２３に略同時に供給することが可能
となる。
【００３２】図６は、カスケード接続される複数のデー
タドライバ２３の各々に供給されるデータ制御信号ＤＭ
Ｃを示す図である。図６において、ＤＭＣｎは、ｎ番目
のデータドライバ２３に供給されるデータ制御信号であ
る。この例では、８個のデータドライバ２３をカスケー
ド接続する場合を示す。
タドライバ２３の各々に供給されるデータ制御信号ＤＭ
Ｃを示す図である。図６において、ＤＭＣｎは、ｎ番目
のデータドライバ２３に供給されるデータ制御信号であ
る。この例では、８個のデータドライバ２３をカスケー
ド接続する場合を示す。
【００３３】先頭のデータドライバ２３には、液晶表示
装置のタイミングコントローラ２１よりＤＭＣ１が入力
される。先頭のデータドライバ２３はクロック同期でＤ
ＭＣ１を取り込み、ＤＭＣ１が“ＬＨＬ”と変化したこ
とを検出すると、次のクロックタイミングから表示デー
タＤＸＸの取り込みを開始する。例えば７９番目のデー
タを取り込むときのドットクロック信号ＤＣＸの立ち上
がりで、次段のデータドライバ２３への出力ＤＭＣ２を
“Ｈ”とし、次の８０番目のデータを取り込むときのド
ットクロック信号ＤＣＸの立ち上がりで、出力ＤＭＣ２
を“Ｌ”とする。２番目のデータドライバ２３は、ＤＭ
Ｃ２が“ＬＨＬ”と変化した次のクロックタイミングか
ら表示データを取り込み始める。これによって、先頭の
データドライバ２３と２番目のデータドライバ２３との
間で、データをスムーズに繋げて取り込むことが出来
る。以降、８番目のデータドライバ２３まで同様にデー
タを取り込んでいく。
装置のタイミングコントローラ２１よりＤＭＣ１が入力
される。先頭のデータドライバ２３はクロック同期でＤ
ＭＣ１を取り込み、ＤＭＣ１が“ＬＨＬ”と変化したこ
とを検出すると、次のクロックタイミングから表示デー
タＤＸＸの取り込みを開始する。例えば７９番目のデー
タを取り込むときのドットクロック信号ＤＣＸの立ち上
がりで、次段のデータドライバ２３への出力ＤＭＣ２を
“Ｈ”とし、次の８０番目のデータを取り込むときのド
ットクロック信号ＤＣＸの立ち上がりで、出力ＤＭＣ２
を“Ｌ”とする。２番目のデータドライバ２３は、ＤＭ
Ｃ２が“ＬＨＬ”と変化した次のクロックタイミングか
ら表示データを取り込み始める。これによって、先頭の
データドライバ２３と２番目のデータドライバ２３との
間で、データをスムーズに繋げて取り込むことが出来
る。以降、８番目のデータドライバ２３まで同様にデー
タを取り込んでいく。
【００３４】次にラッチパルスＬＰ信号を送る準備とし
て、タイミングコントローラ２１から先頭のデータドラ
イバ２３にデータを通過する信号（スルースタートキ
ー：“ＬＨＨＨＬ”）を送信する。このスルースタート
キーを受け取ったデータドライバ２３は、次段のデータ
ドライバ２３に順次スルーキーを送信する。スルースタ
ートキーが最終のデータドライバ２３まで伝達された後
に、タイミングコントローラ２１は、ラッチパルスＬＰ
を示す信号を先頭のデータドライバ２３に送信する。こ
のとき全てのデータドライバ２３はスルー状態にあるの
で、ラッチパルスＬＰを示す信号は、直ちに全てのドラ
イバに転送される。その後に、タイミングコントローラ
２１はスルーエンドキー“ＨＨＨＨ”を送り、各データ
ドライバ２３に設定されたスルーモードを解除する。
て、タイミングコントローラ２１から先頭のデータドラ
イバ２３にデータを通過する信号（スルースタートキ
ー：“ＬＨＨＨＬ”）を送信する。このスルースタート
キーを受け取ったデータドライバ２３は、次段のデータ
ドライバ２３に順次スルーキーを送信する。スルースタ
ートキーが最終のデータドライバ２３まで伝達された後
に、タイミングコントローラ２１は、ラッチパルスＬＰ
を示す信号を先頭のデータドライバ２３に送信する。こ
のとき全てのデータドライバ２３はスルー状態にあるの
で、ラッチパルスＬＰを示す信号は、直ちに全てのドラ
イバに転送される。その後に、タイミングコントローラ
２１はスルーエンドキー“ＨＨＨＨ”を送り、各データ
ドライバ２３に設定されたスルーモードを解除する。
【００３５】以下に、上記第１実施例を実現する回路構
成について説明する。
成について説明する。
【００３６】図７は、タイミングコントローラ２１にお
いてゲート制御信号ＧＭＣを生成する構成を示す回路図
である。
いてゲート制御信号ＧＭＣを生成する構成を示す回路図
である。
【００３７】図７の回路は、カウンタ回路３１、デコー
ダ回路３２、ＪＫフリップフロップ３３及び３４、ＡＮ
Ｄ回路３５、及びＯＲ回路３６を含む。カウンタ回路３
１は、１水平周期内での水平位置のタイミングを指定す
るためにクロック信号ＣＫをカウントする回路であり、
イネーブル信号ＥＮＡＢに応答してゼロであるデータＤ
ＡＴＡをロードすることにより内部カウント値をリセッ
トする。その後クロック信号ＣＫをカウントすることで
得られるカウント値がデコーダ回路３２に供給される。
デコーダ回路３２は、カウンタ回路３１のカウント値を
デコードすることで、１００番目のクロックパルスでＨ
ＩＧＨになるパルス信号Ｐ１００、１０１番目のクロッ
クパルスでＨＩＧＨになるパルス信号Ｐ１０１、４９９
番目のクロックパルスでＨＩＧＨになるパルス信号Ｐ４
９９、５００番目のクロックパルスでＨＩＧＨになるパ
ルス信号Ｐ５００を生成する。
ダ回路３２、ＪＫフリップフロップ３３及び３４、ＡＮ
Ｄ回路３５、及びＯＲ回路３６を含む。カウンタ回路３
１は、１水平周期内での水平位置のタイミングを指定す
るためにクロック信号ＣＫをカウントする回路であり、
イネーブル信号ＥＮＡＢに応答してゼロであるデータＤ
ＡＴＡをロードすることにより内部カウント値をリセッ
トする。その後クロック信号ＣＫをカウントすることで
得られるカウント値がデコーダ回路３２に供給される。
デコーダ回路３２は、カウンタ回路３１のカウント値を
デコードすることで、１００番目のクロックパルスでＨ
ＩＧＨになるパルス信号Ｐ１００、１０１番目のクロッ
クパルスでＨＩＧＨになるパルス信号Ｐ１０１、４９９
番目のクロックパルスでＨＩＧＨになるパルス信号Ｐ４
９９、５００番目のクロックパルスでＨＩＧＨになるパ
ルス信号Ｐ５００を生成する。
【００３８】ＪＫフリップフロップ３３は、Ｐ５００を
Ｊ入力としまたＰ１００をＫ入力とすることで、クロッ
クタイミング１００から５００の間ＬＯＷでそれ以外の
期間ＨＩＧＨであるゲートクロック信号ＧＣＬＫを出力
する。またＪＫフリップフロップ３４は、Ｐ１０１をＪ
入力としまたＰ１９９をＫ入力とすることで、クロック
タイミング１０１から４９９の間ＨＩＧＨでそれ以外の
期間ＬＯＷである信号を生成する。ＡＮＤ回路３５は、
クロックタイミング１０１から４９９の間ＨＩＧＨでそ
れ以外の期間ＬＯＷである信号と最初の１水平周期のみ
ＨＩＧＨである信号とのＡＮＤを取ることで、ゲートス
タートを示すパルス信号ＧＳＴＰを生成する。ＯＲ回路
３６は、ゲートクロック信号ＧＣＬＫとパルス信号ＧＳ
ＴＰとのＯＲを取ることで、ゲート制御信号ＧＭＣを生
成する。ゲートクロック信号ＧＣＬＫ、パルス信号ＧＳ
ＴＰ、及びゲート制御信号ＧＭＣは、図３に示される。
Ｊ入力としまたＰ１００をＫ入力とすることで、クロッ
クタイミング１００から５００の間ＬＯＷでそれ以外の
期間ＨＩＧＨであるゲートクロック信号ＧＣＬＫを出力
する。またＪＫフリップフロップ３４は、Ｐ１０１をＪ
入力としまたＰ１９９をＫ入力とすることで、クロック
タイミング１０１から４９９の間ＨＩＧＨでそれ以外の
期間ＬＯＷである信号を生成する。ＡＮＤ回路３５は、
クロックタイミング１０１から４９９の間ＨＩＧＨでそ
れ以外の期間ＬＯＷである信号と最初の１水平周期のみ
ＨＩＧＨである信号とのＡＮＤを取ることで、ゲートス
タートを示すパルス信号ＧＳＴＰを生成する。ＯＲ回路
３６は、ゲートクロック信号ＧＣＬＫとパルス信号ＧＳ
ＴＰとのＯＲを取ることで、ゲート制御信号ＧＭＣを生
成する。ゲートクロック信号ＧＣＬＫ、パルス信号ＧＳ
ＴＰ、及びゲート制御信号ＧＭＣは、図３に示される。
【００３９】図８は、各ゲートドライバ２２においてゲ
ートスタートパルスＧＳＴを抽出すると共に次段へのゲ
ート制御信号を生成する構成を示す回路図である。
ートスタートパルスＧＳＴを抽出すると共に次段へのゲ
ート制御信号を生成する構成を示す回路図である。
【００４０】図８の回路は、Ｄフリップフロップ４１乃
至４３、ＡＮＤ回路４４及び４５、ＯＲ回路４６、ディ
レイ回路４７、バッファ回路４８、インバータ４９及び
５０、及びＸＯＲ回路５１を含む。
至４３、ＡＮＤ回路４４及び４５、ＯＲ回路４６、ディ
レイ回路４７、バッファ回路４８、インバータ４９及び
５０、及びＸＯＲ回路５１を含む。
【００４１】ディレイ回路４７は遅延素子であり、ゲー
ト制御信号ＧＭＣを遅延することで遅延ゲート制御信号
ＧＭＣＤを生成する。この遅延ゲート制御信号ＧＭＣＤ
は図３に示される。Ｄフリップフロップ４１は、ゲート
制御信号ＧＭＣをクロック入力ＣＬＫとして、その立ち
上がりで遅延ゲート制御信号ＧＭＣＤをラッチする。Ｄ
フリップフロップ４１の出力は、スタートパルス信号Ｇ
ＳＴの存在しないゲートクロック信号ＧＣＬＫの部分で
はＬＯＷである。スタートパルス信号ＧＳＴの存在する
部分では、Ｄフリップフロップ４１は、ゲート制御信号
ＧＭＣＤのＨＩＧＨを２回連続してゲート制御信号ＧＭ
Ｃの立ちあがりで読み込むことになる。Ｄフリップフロ
ップ４１の出力を更に、Ｄフリップフロップ４２により
ゲート制御信号ＧＭＣの立ち上がりで読み込み、Ｄフリ
ップフロップ４１及び４２のＡＮＤを取ることで、２回
連続してＨＩＧＨ信号が読み込まれた時にのみＡＮＤ回
路４４からゲートスタート信号ＧＳＴを出力する。
ト制御信号ＧＭＣを遅延することで遅延ゲート制御信号
ＧＭＣＤを生成する。この遅延ゲート制御信号ＧＭＣＤ
は図３に示される。Ｄフリップフロップ４１は、ゲート
制御信号ＧＭＣをクロック入力ＣＬＫとして、その立ち
上がりで遅延ゲート制御信号ＧＭＣＤをラッチする。Ｄ
フリップフロップ４１の出力は、スタートパルス信号Ｇ
ＳＴの存在しないゲートクロック信号ＧＣＬＫの部分で
はＬＯＷである。スタートパルス信号ＧＳＴの存在する
部分では、Ｄフリップフロップ４１は、ゲート制御信号
ＧＭＣＤのＨＩＧＨを２回連続してゲート制御信号ＧＭ
Ｃの立ちあがりで読み込むことになる。Ｄフリップフロ
ップ４１の出力を更に、Ｄフリップフロップ４２により
ゲート制御信号ＧＭＣの立ち上がりで読み込み、Ｄフリ
ップフロップ４１及び４２のＡＮＤを取ることで、２回
連続してＨＩＧＨ信号が読み込まれた時にのみＡＮＤ回
路４４からゲートスタート信号ＧＳＴを出力する。
【００４２】あるゲートドライバ２２から次段のゲート
ドライバ２２へ供給するゲート制御信号ＧＭＣＮは、以
下のようにして生成される。図９は、ゲート制御信号Ｇ
ＭＣＮを生成する動作を説明するための波形図である。
図８のＸＯＲ回路５１によりゲート制御信号ＧＭＣと遅
延ゲート制御信号ＧＭＣＤとの排他的論理和を取ること
で、図９に示される信号ＧＸＯＲを生成する。図９に示
される信号ＳＴＭは、Ｄフリップフロップ４１の出力で
ある。図８に示されるように、信号ＧＸＯＲと信号ＳＴ
Ｍの反転信号とをＡＮＤすることで、図９に示されるＧ
ＸＯＲの点線部分のパルスをマスクして消去する。この
マスク後の信号の立ち上がりで、Ｄフリップフロップ４
３が遅延ゲート制御信号ＧＭＣＤをラッチする。これに
よりＤフリップフロップ４３の出力は、図９の最下段に
示されるような信号となる。このＤフリップフロップ４
３の出力に、次段のゲートスタートタイミングを示すス
タートパルス信号ＧＳＴＮを付加することで、次段のゲ
ートドライバ２２に供給するゲート制御信号ＧＭＣＮが
生成される。
ドライバ２２へ供給するゲート制御信号ＧＭＣＮは、以
下のようにして生成される。図９は、ゲート制御信号Ｇ
ＭＣＮを生成する動作を説明するための波形図である。
図８のＸＯＲ回路５１によりゲート制御信号ＧＭＣと遅
延ゲート制御信号ＧＭＣＤとの排他的論理和を取ること
で、図９に示される信号ＧＸＯＲを生成する。図９に示
される信号ＳＴＭは、Ｄフリップフロップ４１の出力で
ある。図８に示されるように、信号ＧＸＯＲと信号ＳＴ
Ｍの反転信号とをＡＮＤすることで、図９に示されるＧ
ＸＯＲの点線部分のパルスをマスクして消去する。この
マスク後の信号の立ち上がりで、Ｄフリップフロップ４
３が遅延ゲート制御信号ＧＭＣＤをラッチする。これに
よりＤフリップフロップ４３の出力は、図９の最下段に
示されるような信号となる。このＤフリップフロップ４
３の出力に、次段のゲートスタートタイミングを示すス
タートパルス信号ＧＳＴＮを付加することで、次段のゲ
ートドライバ２２に供給するゲート制御信号ＧＭＣＮが
生成される。
【００４３】図１０は、タイミングコントローラ２１に
おいてデータ制御信号ＤＭＣを生成する構成を示す回路
図である。
おいてデータ制御信号ＤＭＣを生成する構成を示す回路
図である。
【００４４】図１０の回路は、ＪＫフリップフロップ６
１及び６２、カウンタ６３、ＡＮＤ回路６４及び６５、
ＯＲ回路６６乃至６８、ＮＯＲ回路６９及び７０、ＸＮ
ＯＲ回路７１、インバータ７２及び７３、及びＯＲ回路
７４及び７５を含む。
１及び６２、カウンタ６３、ＡＮＤ回路６４及び６５、
ＯＲ回路６６乃至６８、ＮＯＲ回路６９及び７０、ＸＮ
ＯＲ回路７１、インバータ７２及び７３、及びＯＲ回路
７４及び７５を含む。
【００４５】ＪＫフリップフロップ６１はラッチパルス
ＬＰをラッチして、このラッチ動作によりカウンタ６３
がゼロにリセットされる。その後カウンタ６３は、クロ
ック信号ＣＫのパルス数をカウントする。カウンタ６３
のカウント出力ＱＡ乃至ＱＤを図１０に示される論理回
路で論理演算することで、ＯＲ回路６８からラッチパル
スＬＰ及びポラリティＰＯＬを示す時系列符号が出力さ
れる。またＪＫフリップフロップ６２には、スルースタ
ートキーのタイミングを指定する信号ＴＨＳＴＲＪ及び
ＴＨＳＴＲＫが供給され、信号ＴＨＳＴＲＪのタイミン
グでＨＩＧＨになり信号ＴＨＳＴＲＫのタイミングでＬ
ＯＷになるスルースタートキー信号が出力される。また
ＪＫフリップフロップ６２には更に、スルーエンドキー
のタイミングを指定する信号ＴＨＥＮＤＪ及びＴＨＥＮ
ＤＫが供給され、スルーエンドキー信号が出力される。
ＯＲ回路６８からのラッチパルスＬＰ及びポラリティＰ
ＯＬを示す信号と、ＪＫフリップフロップ６２からのス
ルーキーと、データスタート信号ＤＳＴとが、ＯＲ回路
６７によりＯＲ演算されて、データ制御信号ＤＭＣが生
成される。
ＬＰをラッチして、このラッチ動作によりカウンタ６３
がゼロにリセットされる。その後カウンタ６３は、クロ
ック信号ＣＫのパルス数をカウントする。カウンタ６３
のカウント出力ＱＡ乃至ＱＤを図１０に示される論理回
路で論理演算することで、ＯＲ回路６８からラッチパル
スＬＰ及びポラリティＰＯＬを示す時系列符号が出力さ
れる。またＪＫフリップフロップ６２には、スルースタ
ートキーのタイミングを指定する信号ＴＨＳＴＲＪ及び
ＴＨＳＴＲＫが供給され、信号ＴＨＳＴＲＪのタイミン
グでＨＩＧＨになり信号ＴＨＳＴＲＫのタイミングでＬ
ＯＷになるスルースタートキー信号が出力される。また
ＪＫフリップフロップ６２には更に、スルーエンドキー
のタイミングを指定する信号ＴＨＥＮＤＪ及びＴＨＥＮ
ＤＫが供給され、スルーエンドキー信号が出力される。
ＯＲ回路６８からのラッチパルスＬＰ及びポラリティＰ
ＯＬを示す信号と、ＪＫフリップフロップ６２からのス
ルーキーと、データスタート信号ＤＳＴとが、ＯＲ回路
６７によりＯＲ演算されて、データ制御信号ＤＭＣが生
成される。
【００４６】図１１は、各データドライバ２３において
データ制御信号ＤＭＣから各種制御信号を抽出すると共
に次段のデータドライバ２３へのデータ制御信号を生成
する回路を示す図である。
データ制御信号ＤＭＣから各種制御信号を抽出すると共
に次段のデータドライバ２３へのデータ制御信号を生成
する回路を示す図である。
【００４７】図１１の回路は、シフトレジスタ回路８
１、デコーダ回路８２、ＪＫフリップフロップ８３及び
８５、カウンタ回路８５、ＡＮＤ回路８６、ＮＯＲ回路
８７及び８８、ＯＲ回路８９を含む。シフトレジスタ回
路８１は、供給されるデータ制御信号ＤＭＣを、ドット
クロック信号ＤＣＫに同期して内部レジスタ回路に順次
格納する。デコーダ回路８２は、シフトレジスタ回路８
１が格納するデータ制御信号ＤＭＣの複数サイクル分の
データをデコードして、検出信号ＴＨＳＴＲ、ＴＨＥＮ
Ｄ、ＤＳＴ、ＬＰＰＰＯＬ、及びＬＰＮＰＯＬを出力す
る。検出信号ＴＨＳＴＲ、ＴＨＥＮＤ、ＤＳＴ、ＬＰＰ
ＰＯＬ、及びＬＰＮＰＯＬは、それぞれスルースタート
キー検出、スルーエンドキー検出、データスタート信号
検出、ラッチパルス及び正極性検出、及びラッチパルス
及び負極性検出を示す信号である。例えば検出信号ＴＨ
ＳＴＲは、現在のＤＭＣ、１サイクル前のＤＭＣ、２サ
イクル前のＤＭＣ、３サイクル前のＤＭＣ、及び４サイ
クル前のＤＭＣが、（Ｌ、Ｈ、Ｈ、Ｈ、Ｌ）である場合
のみにＨＩＧＨとなる論理により実現される。
１、デコーダ回路８２、ＪＫフリップフロップ８３及び
８５、カウンタ回路８５、ＡＮＤ回路８６、ＮＯＲ回路
８７及び８８、ＯＲ回路８９を含む。シフトレジスタ回
路８１は、供給されるデータ制御信号ＤＭＣを、ドット
クロック信号ＤＣＫに同期して内部レジスタ回路に順次
格納する。デコーダ回路８２は、シフトレジスタ回路８
１が格納するデータ制御信号ＤＭＣの複数サイクル分の
データをデコードして、検出信号ＴＨＳＴＲ、ＴＨＥＮ
Ｄ、ＤＳＴ、ＬＰＰＰＯＬ、及びＬＰＮＰＯＬを出力す
る。検出信号ＴＨＳＴＲ、ＴＨＥＮＤ、ＤＳＴ、ＬＰＰ
ＰＯＬ、及びＬＰＮＰＯＬは、それぞれスルースタート
キー検出、スルーエンドキー検出、データスタート信号
検出、ラッチパルス及び正極性検出、及びラッチパルス
及び負極性検出を示す信号である。例えば検出信号ＴＨ
ＳＴＲは、現在のＤＭＣ、１サイクル前のＤＭＣ、２サ
イクル前のＤＭＣ、３サイクル前のＤＭＣ、及び４サイ
クル前のＤＭＣが、（Ｌ、Ｈ、Ｈ、Ｈ、Ｌ）である場合
のみにＨＩＧＨとなる論理により実現される。
【００４８】ＪＫフリップフロップ８４、カウンタ回路
８５、ＮＯＲ回路８７及び８８は、スルースタートキー
検出を開始点として、３クロック期間ＨＩＧＨである信
号を生成する。この信号は、ＯＲ回路８９を介して次段
のデータドライバ２３にスルースタートキーとして供給
される。また当該データドライバ２３内部で従来と同様
に生成される次段のデータスタートタイミングを示すデ
ータスタート信号ＤＳＴＮが生成され、ＯＲ回路８９を
介して次段のデータドライバ２３にデータスタート信号
として供給される。
８５、ＮＯＲ回路８７及び８８は、スルースタートキー
検出を開始点として、３クロック期間ＨＩＧＨである信
号を生成する。この信号は、ＯＲ回路８９を介して次段
のデータドライバ２３にスルースタートキーとして供給
される。また当該データドライバ２３内部で従来と同様
に生成される次段のデータスタートタイミングを示すデ
ータスタート信号ＤＳＴＮが生成され、ＯＲ回路８９を
介して次段のデータドライバ２３にデータスタート信号
として供給される。
【００４９】ＪＫフリップフロップ８３は、スルースタ
ートキーが検出されてからスルーエンドキーが検出され
るまでの期間、ＨＩＧＨを出力する。このＨＩＧＨ信号
により、ＡＮＤ回路８６がスルー状態となりデータ制御
信号ＤＭＣをそのまま通過させることで、スルー期間の
間は前段からのデータ制御信号ＤＭＣを後段にそのまま
のタイミングで供給する。
ートキーが検出されてからスルーエンドキーが検出され
るまでの期間、ＨＩＧＨを出力する。このＨＩＧＨ信号
により、ＡＮＤ回路８６がスルー状態となりデータ制御
信号ＤＭＣをそのまま通過させることで、スルー期間の
間は前段からのデータ制御信号ＤＭＣを後段にそのまま
のタイミングで供給する。
【００５０】図１２は、本発明による液晶表示装置の第
２実施例の構成を示す図である。
２実施例の構成を示す図である。
【００５１】第２実施例では、第１実施例と異なるのが
データ制御信号に関する部分だけであるので、データド
ライバに関連する構成部分のみを図１２に示してある。
図１２に示されるように、タイミングコントローラ２１
Ａからデータドライバ２３Ａに供給される制御信号は、
ドットクロック信号ＤＣＫ、制御信号ＤＳＴ＋ＬＰ、及
びポラリティ信号ＰＯＬを含む。単一の制御信号ＤＳＴ
＋ＬＰには、図１を用いて説明したデータスタート信号
ＤＳＴ及びラッチパルスＬＰが重畳して含まれている。
データドライバ２３Ａは、受け取った制御信号ＤＳＴ＋
ＬＰからデータスタート信号ＤＳＴ及びラッチパルスＬ
Ｐの各論理を抽出すると共に、タイミングコントローラ
２１Ａから受け取るドットクロック信号ＤＣＫ、ポラリ
ティ信号ＰＯＬ、及び表示データＤＸＸを用いて、図１
の構成と同様の所定の動作を実行する。
データ制御信号に関する部分だけであるので、データド
ライバに関連する構成部分のみを図１２に示してある。
図１２に示されるように、タイミングコントローラ２１
Ａからデータドライバ２３Ａに供給される制御信号は、
ドットクロック信号ＤＣＫ、制御信号ＤＳＴ＋ＬＰ、及
びポラリティ信号ＰＯＬを含む。単一の制御信号ＤＳＴ
＋ＬＰには、図１を用いて説明したデータスタート信号
ＤＳＴ及びラッチパルスＬＰが重畳して含まれている。
データドライバ２３Ａは、受け取った制御信号ＤＳＴ＋
ＬＰからデータスタート信号ＤＳＴ及びラッチパルスＬ
Ｐの各論理を抽出すると共に、タイミングコントローラ
２１Ａから受け取るドットクロック信号ＤＣＫ、ポラリ
ティ信号ＰＯＬ、及び表示データＤＸＸを用いて、図１
の構成と同様の所定の動作を実行する。
【００５２】図１３は、制御信号ＤＳＴ＋ＬＰを示す図
である。図１３には、先頭のデータドライバ２３Ａに対
する制御信号ＤＳＴ＋ＬＰと、８番目のデータドライバ
２３Ａに対する制御信号ＤＳＴ＋ＬＰとを例として示し
てある。またラッチパルスＬＰを示してある。
である。図１３には、先頭のデータドライバ２３Ａに対
する制御信号ＤＳＴ＋ＬＰと、８番目のデータドライバ
２３Ａに対する制御信号ＤＳＴ＋ＬＰとを例として示し
てある。またラッチパルスＬＰを示してある。
【００５３】図１３に示されるように、制御信号ＤＳＴ
＋ＬＰは、データスタート信号ＤＳＴのタイミングで立
ち上がり、ラッチパルスＬＰのタイミングで立ち下がる
信号である。データドライバ２３Ａをカスケード接続す
る場合、各データドライバ２３Ａにおいては、入力制御
信号ＤＳＴ＋ＬＰが立ち上がってから当該データドライ
バで読み込むデータが終わる１クロック前に出力制御信
号ＤＳＴ＋ＬＰを立ち上げるようにする。内部ＤＡコン
バータに表示データを転送するタイミングは全てのデー
タドライバ２３Ａで同じであることが望ましいので、入
力制御信号ＤＳＴ＋ＬＰが立ち下がると、クロック非同
期で出力制御信号ＤＳＴ＋ＬＰを立ち下げるようにす
る。
＋ＬＰは、データスタート信号ＤＳＴのタイミングで立
ち上がり、ラッチパルスＬＰのタイミングで立ち下がる
信号である。データドライバ２３Ａをカスケード接続す
る場合、各データドライバ２３Ａにおいては、入力制御
信号ＤＳＴ＋ＬＰが立ち上がってから当該データドライ
バで読み込むデータが終わる１クロック前に出力制御信
号ＤＳＴ＋ＬＰを立ち上げるようにする。内部ＤＡコン
バータに表示データを転送するタイミングは全てのデー
タドライバ２３Ａで同じであることが望ましいので、入
力制御信号ＤＳＴ＋ＬＰが立ち下がると、クロック非同
期で出力制御信号ＤＳＴ＋ＬＰを立ち下げるようにす
る。
【００５４】図１４は、タイミングコントローラ２１Ａ
において制御信号ＤＳＴ＋ＬＰを生成する構成を示す回
路図である。
において制御信号ＤＳＴ＋ＬＰを生成する構成を示す回
路図である。
【００５５】図１４の回路は、ＪＫフリップフロップ９
１を含む。Ｊ入力に従来のデータスタート信号ＤＳＴの
立ち上がりを指示する信号ＤＳＴＪを入力し、Ｋ入力に
従来のラッチパルスＬＰの立ち上がりを指示する信号Ｌ
ＰＪを入力することで制御信号ＤＳＴ＋ＬＰを生成す
る。
１を含む。Ｊ入力に従来のデータスタート信号ＤＳＴの
立ち上がりを指示する信号ＤＳＴＪを入力し、Ｋ入力に
従来のラッチパルスＬＰの立ち上がりを指示する信号Ｌ
ＰＪを入力することで制御信号ＤＳＴ＋ＬＰを生成す
る。
【００５６】図１５の回路は、データドライバ２３Ａに
おいて制御信号ＤＳＴ＋ＬＰからデータスタート信号Ｄ
ＳＴ及びラッチパルスＬＰを抽出する構成を示す回路図
である。
おいて制御信号ＤＳＴ＋ＬＰからデータスタート信号Ｄ
ＳＴ及びラッチパルスＬＰを抽出する構成を示す回路図
である。
【００５７】図１５の回路は、Ｄフリップフロップ１０
１及び１０２、インバータ１０３及び１０４、ＡＮＤ回
路１０５及び１０６、ＪＫフリップフロップ１０７、カ
ウンタ回路１０８、インバータ１０９及び１１０、及び
ＡＮＤ回路１１１を含む。
１及び１０２、インバータ１０３及び１０４、ＡＮＤ回
路１０５及び１０６、ＪＫフリップフロップ１０７、カ
ウンタ回路１０８、インバータ１０９及び１１０、及び
ＡＮＤ回路１１１を含む。
【００５８】クロック信号に同期してＤフリップフロッ
プ１０１で取り込んだ制御信号ＤＳＴ＋ＬＰの反転信号
（クロック同期による遅延を含む）と、制御信号ＤＳＴ
＋ＬＰとのＡＮＤ論理を取ることで、データスタート信
号ＤＳＴを生成する。またクロック信号に同期してＤフ
リップフロップ１０２で取り込んだ制御信号ＤＳＴ＋Ｌ
Ｐ（クロック同期による遅延を含む）と、制御信号ＤＳ
Ｔ＋ＬＰの反転信号とのＡＮＤ論理を取ることで、ラッ
チパルスＬＰのタイミングを示す信号を生成する。この
タイミング信号に基づいてＪＫフリップフロップ１０７
がカウンタ回路１０８をリセットし、このリセットタイ
ミングを起点として、カウンタ回路１０８がカウントを
開始する。カウンタ回路１０８がカウントする所定のタ
イミングで、データドライバ２３Ａ内部でのデータ出力
開始タイミングＬＰＫを生成する。
プ１０１で取り込んだ制御信号ＤＳＴ＋ＬＰの反転信号
（クロック同期による遅延を含む）と、制御信号ＤＳＴ
＋ＬＰとのＡＮＤ論理を取ることで、データスタート信
号ＤＳＴを生成する。またクロック信号に同期してＤフ
リップフロップ１０２で取り込んだ制御信号ＤＳＴ＋Ｌ
Ｐ（クロック同期による遅延を含む）と、制御信号ＤＳ
Ｔ＋ＬＰの反転信号とのＡＮＤ論理を取ることで、ラッ
チパルスＬＰのタイミングを示す信号を生成する。この
タイミング信号に基づいてＪＫフリップフロップ１０７
がカウンタ回路１０８をリセットし、このリセットタイ
ミングを起点として、カウンタ回路１０８がカウントを
開始する。カウンタ回路１０８がカウントする所定のタ
イミングで、データドライバ２３Ａ内部でのデータ出力
開始タイミングＬＰＫを生成する。
【００５９】図１６は、データドライバ２３Ａにおいて
入力制御信号ＤＳＴ＋ＬＰから次段への出力制御信号Ｄ
ＳＴ＋ＬＰを生成する構成を示す回路図である。
入力制御信号ＤＳＴ＋ＬＰから次段への出力制御信号Ｄ
ＳＴ＋ＬＰを生成する構成を示す回路図である。
【００６０】図１６の回路は、インバータ１２１、ＪＫ
フリップフロップ１２２、及びＡＮＤ回路１２３を含
む。ＪＫフリップフロップ１２２において、Ｊ入力には
次段のデータスタートタイミングを示すＤＳＴＮが供給
され、Ｋ入力には制御信号ＤＳＴ＋ＬＰの反転信号が入
力される。ＤＳＴＮによりクロック同期でフリップフロ
ップ出力が立ち上がり、制御信号ＤＳＴ＋ＬＰの反転信
号によりクロック同期でフリップフロップ出力が立ち下
がる。このＪＫフリップフロップ１２２の出力と制御信
号ＤＳＴ＋ＬＰとのＡＮＤを取ることで、図１３におい
て説明したように、次段へ出力する制御信号ＤＳＴ＋Ｌ
Ｐ（Ｎ）をクロック非同期で立ち下げるようにする。
フリップフロップ１２２、及びＡＮＤ回路１２３を含
む。ＪＫフリップフロップ１２２において、Ｊ入力には
次段のデータスタートタイミングを示すＤＳＴＮが供給
され、Ｋ入力には制御信号ＤＳＴ＋ＬＰの反転信号が入
力される。ＤＳＴＮによりクロック同期でフリップフロ
ップ出力が立ち上がり、制御信号ＤＳＴ＋ＬＰの反転信
号によりクロック同期でフリップフロップ出力が立ち下
がる。このＪＫフリップフロップ１２２の出力と制御信
号ＤＳＴ＋ＬＰとのＡＮＤを取ることで、図１３におい
て説明したように、次段へ出力する制御信号ＤＳＴ＋Ｌ
Ｐ（Ｎ）をクロック非同期で立ち下げるようにする。
【００６１】図１７は、本発明による液晶表示装置の第
３実施例の構成を示す図である。
３実施例の構成を示す図である。
【００６２】第３実施例では、第１実施例と異なるのが
データ制御信号に関する部分だけであるので、データド
ライバに関連する構成部分のみを図１７に示してある。
図１７に示されるように、タイミングコントローラ２１
Ｂからデータドライバ２３Ｂに供給される制御信号は、
ドットクロック信号ＤＣＫ、データスタート信号ＤＳ
Ｔ、及び制御信号ＬＰ＋ＰＯＬを含む。単一の制御信号
ＬＰ＋ＰＯＬには、図１を用いて説明した及びラッチパ
ルスＬＰとポラリティ信号ＰＯＬとが重畳して含まれて
いる。データドライバ２３Ｂは、受け取った制御信号Ｌ
Ｐ＋ＰＯＬからデータスタート信号ＤＳＴ及びポラリテ
ィ信号ＰＯＬの各論理を抽出すると共に、タイミングコ
ントローラ２１Ｂから受け取るドットクロック信号ＤＣ
Ｋ、データスタート信号ＤＳＴ、及び表示データＤＸＸ
を用いて、図１の構成と同様の所定の動作を実行する。
データ制御信号に関する部分だけであるので、データド
ライバに関連する構成部分のみを図１７に示してある。
図１７に示されるように、タイミングコントローラ２１
Ｂからデータドライバ２３Ｂに供給される制御信号は、
ドットクロック信号ＤＣＫ、データスタート信号ＤＳ
Ｔ、及び制御信号ＬＰ＋ＰＯＬを含む。単一の制御信号
ＬＰ＋ＰＯＬには、図１を用いて説明した及びラッチパ
ルスＬＰとポラリティ信号ＰＯＬとが重畳して含まれて
いる。データドライバ２３Ｂは、受け取った制御信号Ｌ
Ｐ＋ＰＯＬからデータスタート信号ＤＳＴ及びポラリテ
ィ信号ＰＯＬの各論理を抽出すると共に、タイミングコ
ントローラ２１Ｂから受け取るドットクロック信号ＤＣ
Ｋ、データスタート信号ＤＳＴ、及び表示データＤＸＸ
を用いて、図１の構成と同様の所定の動作を実行する。
【００６３】図１８は、制御信号ＬＰ＋ＰＯＬを示す図
である。
である。
【００６４】図１８に示されるように、制御信号ＬＰ＋
ＰＯＬは。ラッチパルスＬＰの立ち上がりのタイミング
で立ち上がる信号である。制御信号ＬＰ＋ＰＯＬが立ち
上がった後、所定のクロック数“ａ”後の所定の期間
“ｂ”がＨＩＧＨであるかＬＯＷであるかによって、ポ
ラリティ信号ＰＯＬを決定する。図１８に示される例に
おいては、立ち上がりから２クロック後の１クロック期
間がＬＯＷであれば極性は負であり、立ち上がりから２
クロック後の１クロック期間がＨＩＧＨであれば極性は
正である構成となっている。
ＰＯＬは。ラッチパルスＬＰの立ち上がりのタイミング
で立ち上がる信号である。制御信号ＬＰ＋ＰＯＬが立ち
上がった後、所定のクロック数“ａ”後の所定の期間
“ｂ”がＨＩＧＨであるかＬＯＷであるかによって、ポ
ラリティ信号ＰＯＬを決定する。図１８に示される例に
おいては、立ち上がりから２クロック後の１クロック期
間がＬＯＷであれば極性は負であり、立ち上がりから２
クロック後の１クロック期間がＨＩＧＨであれば極性は
正である構成となっている。
【００６５】図１９は、タイミングコントローラ２１Ｂ
において制御信号ＬＰ＋ＰＯＬを生成する構成を示す回
路図である。
において制御信号ＬＰ＋ＰＯＬを生成する構成を示す回
路図である。
【００６６】図１９の回路は、ＪＫフリップフロップ１
３１、カウンタ１３２、インバータ１３３及び１３４、
ＯＲ回路１３５、及びＡＮＤ回路１３６を含む。ＪＫフ
リップフロップ１３１のＪ入力に、ラッチパルスＬＰの
立ち上がりタイミングを指定するための信号ＬＰＪを入
力する。このＪＫフリップフロップ１３１により、ラッ
チパルスＬＰの立ち上がりタイミングでカウンタ１３２
にゼロデータをロードしてリセットし、その後クロック
信号ＣＫのクロックパルスをカウントする。インバータ
１３３及び１３４とＯＲ回路１３５とにより、カウンタ
１３２の出力の論理演算をすることで、図１８のｂの期
間だけＬＯＷである論理を生成する。ＯＲ回路１３５の
出力は、この生成された論理とポラリティＰＯＬとの論
理和であり、ポラリティＰＯＬがＬＯＷの時にｂの期間
だけＬＯＷであり、ポラリティＰＯＬがＨＩＧＨの時に
はＨＩＧＨが連続する信号である。このＯＲ回路１３５
の出力とラッチパルスＬＰとのＡＮＤを取ることで、制
御信号ＬＰ＋ＰＯＬが生成される。
３１、カウンタ１３２、インバータ１３３及び１３４、
ＯＲ回路１３５、及びＡＮＤ回路１３６を含む。ＪＫフ
リップフロップ１３１のＪ入力に、ラッチパルスＬＰの
立ち上がりタイミングを指定するための信号ＬＰＪを入
力する。このＪＫフリップフロップ１３１により、ラッ
チパルスＬＰの立ち上がりタイミングでカウンタ１３２
にゼロデータをロードしてリセットし、その後クロック
信号ＣＫのクロックパルスをカウントする。インバータ
１３３及び１３４とＯＲ回路１３５とにより、カウンタ
１３２の出力の論理演算をすることで、図１８のｂの期
間だけＬＯＷである論理を生成する。ＯＲ回路１３５の
出力は、この生成された論理とポラリティＰＯＬとの論
理和であり、ポラリティＰＯＬがＬＯＷの時にｂの期間
だけＬＯＷであり、ポラリティＰＯＬがＨＩＧＨの時に
はＨＩＧＨが連続する信号である。このＯＲ回路１３５
の出力とラッチパルスＬＰとのＡＮＤを取ることで、制
御信号ＬＰ＋ＰＯＬが生成される。
【００６７】図２０は、データドライバ２３Ｂにおいて
制御信号ＬＰ＋ＰＯＬからラッチパルスＬＰ及びポラリ
ティＰＯＬを抽出する構成を示す回路図である。
制御信号ＬＰ＋ＰＯＬからラッチパルスＬＰ及びポラリ
ティＰＯＬを抽出する構成を示す回路図である。
【００６８】図２０の回路は、シフトレジスタ回路１４
１、デコーダ回路１４２、及びＪＫフリップフロップ１
４３を含む。シフトレジスタ回路１４１は、供給される
制御信号ＬＰ＋ＰＯＬを、ドットクロック信号ＤＣＫに
同期して内部レジスタ回路に順次格納する。デコーダ回
路１４２は、シフトレジスタ回路１４１が格納する制御
信号ＬＰ＋ＰＯＬの複数サイクル分のデータをデコード
して、検出信号ＰＰＯＬ、ＮＰＯＬ、ＬＰＪ、及びＬＰ
Ｋを出力する。検出信号ＰＰＯＬ、ＮＰＯＬ、ＬＰＪ、
及びＬＰＫは、それぞれ正極性検出、負極性検出、ラッ
チパルス立ち上がり検出、及びラッチパルス立ち下がり
検出を示す信号である。例えば検出信号ＰＰＯＬは、現
在のＬＰ＋ＰＯＬ、１サイクル前のＬＰ＋ＰＯＬ、２サ
イクル前のＬＰ＋ＰＯＬ、３サイクル前のＬＰ＋ＰＯ
Ｌ、及び４サイクル前のＬＰ＋ＰＯＬが、（Ｈ、Ｈ、
Ｈ、Ｈ、Ｈ）である場合のみにＨＩＧＨとなる論理によ
り実現される。
１、デコーダ回路１４２、及びＪＫフリップフロップ１
４３を含む。シフトレジスタ回路１４１は、供給される
制御信号ＬＰ＋ＰＯＬを、ドットクロック信号ＤＣＫに
同期して内部レジスタ回路に順次格納する。デコーダ回
路１４２は、シフトレジスタ回路１４１が格納する制御
信号ＬＰ＋ＰＯＬの複数サイクル分のデータをデコード
して、検出信号ＰＰＯＬ、ＮＰＯＬ、ＬＰＪ、及びＬＰ
Ｋを出力する。検出信号ＰＰＯＬ、ＮＰＯＬ、ＬＰＪ、
及びＬＰＫは、それぞれ正極性検出、負極性検出、ラッ
チパルス立ち上がり検出、及びラッチパルス立ち下がり
検出を示す信号である。例えば検出信号ＰＰＯＬは、現
在のＬＰ＋ＰＯＬ、１サイクル前のＬＰ＋ＰＯＬ、２サ
イクル前のＬＰ＋ＰＯＬ、３サイクル前のＬＰ＋ＰＯ
Ｌ、及び４サイクル前のＬＰ＋ＰＯＬが、（Ｈ、Ｈ、
Ｈ、Ｈ、Ｈ）である場合のみにＨＩＧＨとなる論理によ
り実現される。
【００６９】ＪＫフリップフロップ１４３は、正極性検
出を開始点として、負極性検出までＨＩＧＨであるポラ
リティ信号ＰＯＬを生成する。この信号ＰＯＬにより、
データドライバ２３Ｂからのデータ出力の極性が制御さ
れる。
出を開始点として、負極性検出までＨＩＧＨであるポラ
リティ信号ＰＯＬを生成する。この信号ＰＯＬにより、
データドライバ２３Ｂからのデータ出力の極性が制御さ
れる。
【００７０】図２１は、本発明が適用されたデータドラ
イバの表示データ処理部分の構成例を示す図である。
イバの表示データ処理部分の構成例を示す図である。
【００７１】図２１のデータドライバは、シフトレジス
タ回路１５１、データレジスタ回路１５２、ラッチ回路
１５３、ＤＡコンバータ１５４、及び出力バッファ回路
１５５を含む。
タ回路１５１、データレジスタ回路１５２、ラッチ回路
１５３、ＤＡコンバータ１５４、及び出力バッファ回路
１５５を含む。
【００７２】データスタート信号ＤＳＴは、データドラ
イバが表示する分の表示データＤＸＸの開始位置を示す
信号である。このデータスタート信号ＤＳＴのタイミン
グを開始点とし、ドットクロック信号ＤＣＫに同期して
シフトレジスタ回路１５１が順次シフトすることで、デ
ータレジスタ回路１５２にデータサンプリング信号を供
給する。データレジスタ回路１５２は、各画素に対応す
る表示データＤＸＸをデータサンプリング信号により順
次レジスタに取り込む。ラッチパルスＬＰは、データレ
ジスタ回路１５２に順次取り込まれた表示データＤＸＸ
をラッチ回路１５３にラッチするための信号である。ラ
ッチされた表示データ信号はＤＡコンバータ１５４に転
送され、ＤＡコンバータ１５４によりアナログ階調信号
に変換され、出力バッファ１５５を介してデータライン
駆動信号としてＬＣＤパネルに出力される。またＤＡコ
ンバータ１５４は、ポラリティ信号ＰＯＬを用いてコモ
ン電圧に対する各データラインの出力極性を選択する。
イバが表示する分の表示データＤＸＸの開始位置を示す
信号である。このデータスタート信号ＤＳＴのタイミン
グを開始点とし、ドットクロック信号ＤＣＫに同期して
シフトレジスタ回路１５１が順次シフトすることで、デ
ータレジスタ回路１５２にデータサンプリング信号を供
給する。データレジスタ回路１５２は、各画素に対応す
る表示データＤＸＸをデータサンプリング信号により順
次レジスタに取り込む。ラッチパルスＬＰは、データレ
ジスタ回路１５２に順次取り込まれた表示データＤＸＸ
をラッチ回路１５３にラッチするための信号である。ラ
ッチされた表示データ信号はＤＡコンバータ１５４に転
送され、ＤＡコンバータ１５４によりアナログ階調信号
に変換され、出力バッファ１５５を介してデータライン
駆動信号としてＬＣＤパネルに出力される。またＤＡコ
ンバータ１５４は、ポラリティ信号ＰＯＬを用いてコモ
ン電圧に対する各データラインの出力極性を選択する。
【００７３】本発明においては、上述の第１乃至第３実
施例のようにして、各制御信号ＤＣＫ、ＤＳＴ、ＬＰ、
ＰＯＬを必要に応じて生成する。
施例のようにして、各制御信号ＤＣＫ、ＤＳＴ、ＬＰ、
ＰＯＬを必要に応じて生成する。
【００７４】以下に、本発明の更なる実施例について詳
細に説明する。以降の実施例は、現状の装置側とのイン
ターフェースの互換性を維持しながら、データドライバ
に入力するデータ信号線の数を低減する液晶表示装置に
関する。
細に説明する。以降の実施例は、現状の装置側とのイン
ターフェースの互換性を維持しながら、データドライバ
に入力するデータ信号線の数を低減する液晶表示装置に
関する。
【００７５】図２２は、本発明による液晶表示装置の更
なる実施例の構成を示す図である。
なる実施例の構成を示す図である。
【００７６】図２２の液晶表示装置は、ＬＣＤパネル２
１０、タイミングコントローラ２１１、複数のゲートド
ライバ２１２、及び複数のデータドライバ２１３を含
む。ＬＣＤパネル２１０には、図示されないトランジス
タを含む画素が縦横に配置され、ゲートドライバ２１２
から横方向に延びるゲートラインが各画素のトランジス
タのゲートに接続され、データドライバ２１３から縦方
向に延びるデータラインがトランジスタを介して各画素
のコンデンサに接続される。
１０、タイミングコントローラ２１１、複数のゲートド
ライバ２１２、及び複数のデータドライバ２１３を含
む。ＬＣＤパネル２１０には、図示されないトランジス
タを含む画素が縦横に配置され、ゲートドライバ２１２
から横方向に延びるゲートラインが各画素のトランジス
タのゲートに接続され、データドライバ２１３から縦方
向に延びるデータラインがトランジスタを介して各画素
のコンデンサに接続される。
【００７７】タイミングコントローラ２１１は、インタ
ーフェースＩ／Ｆを介してクロック信号ＣＸ、表示デー
タＯＤＤ及びＥＶＥＮ、及び表示位置のタイミングを示
す表示イネーブル信号ＥＮＡＢを受け取る。タイミング
コントローラ２１１は、表示イネーブル信号ＥＮＡＢの
数をカウントして垂直位置のタイミングを決定すると共
に、表示イネーブル信号ＥＮＡＢの立ち上がりからクロ
ック信号ＣＸのクロックパルスを数えることにより水平
位置のタイミングを決定し、各種制御信号及び表示デー
タＤＸＸを生成する。
ーフェースＩ／Ｆを介してクロック信号ＣＸ、表示デー
タＯＤＤ及びＥＶＥＮ、及び表示位置のタイミングを示
す表示イネーブル信号ＥＮＡＢを受け取る。タイミング
コントローラ２１１は、表示イネーブル信号ＥＮＡＢの
数をカウントして垂直位置のタイミングを決定すると共
に、表示イネーブル信号ＥＮＡＢの立ち上がりからクロ
ック信号ＣＸのクロックパルスを数えることにより水平
位置のタイミングを決定し、各種制御信号及び表示デー
タＤＸＸを生成する。
【００７８】図２２の構成は、図１の構成と表示データ
の供給方式が異なる。図１においては、特に図示してい
ないが、タイミングコントローラ１１への入力表示デー
タＩＸＸはＯＤＤ及びＥＶＥＮの２系統であり、またタ
イミングコントローラ１１からの出力表示データＤＸＸ
もまたＯＤＤ及びＥＶＥＮの２系統である。それに対し
て、図２２の構成においては、タイミングコントローラ
２１１への入力表示データＩＸＸはＯＤＤ及びＥＶＥＮ
の２系統であり、従来と同様のホスト装置側とのインタ
ーフェース構成となっているが、タイミングコントロー
ラ２１１からの出力表示データＤＸＸは、ＯＤＤ及びＥ
ＶＥＮの２系統を１つに統合した１系統の信号ＤＸＸ＿
ＯＤＤ＆ＥＶＥＮとなっている。表示データの偶奇の２
系統を１系統に統合してある以外、制御信号関係の動作
は図１の構成と同様である。
の供給方式が異なる。図１においては、特に図示してい
ないが、タイミングコントローラ１１への入力表示デー
タＩＸＸはＯＤＤ及びＥＶＥＮの２系統であり、またタ
イミングコントローラ１１からの出力表示データＤＸＸ
もまたＯＤＤ及びＥＶＥＮの２系統である。それに対し
て、図２２の構成においては、タイミングコントローラ
２１１への入力表示データＩＸＸはＯＤＤ及びＥＶＥＮ
の２系統であり、従来と同様のホスト装置側とのインタ
ーフェース構成となっているが、タイミングコントロー
ラ２１１からの出力表示データＤＸＸは、ＯＤＤ及びＥ
ＶＥＮの２系統を１つに統合した１系統の信号ＤＸＸ＿
ＯＤＤ＆ＥＶＥＮとなっている。表示データの偶奇の２
系統を１系統に統合してある以外、制御信号関係の動作
は図１の構成と同様である。
【００７９】図２３は、タイミングコントローラ２１１
において偶奇の２系統の表示データを１系統に統合する
部分の構成を示す回路図である。また図２４は、図２３
の回路における各部分の信号の信号波形を示すタイミン
グ図である。
において偶奇の２系統の表示データを１系統に統合する
部分の構成を示す回路図である。また図２４は、図２３
の回路における各部分の信号の信号波形を示すタイミン
グ図である。
【００８０】図２３の回路は、フリップフロップ２２１
乃至２２３、セレクタ回路２２４、倍速クロック発生器
２２５、及びインバータ２２６を含む。フリップフロッ
プ２２１及び２２２は、クロック信号ＣＫに同期して、
それぞれ奇数番目表示データＯＤＤ＿ＤＡＴＡ及び偶数
番目表示データＥＶＥＮ＿ＤＡＴＡを取り込む。図２４
に示されるように、取り込まれた信号はそれぞれ信号ａ
及びｂとして、セレクタ回路２２４のＡ入力及びＢ入力
に供給される。セレクタ回路２２４は、クロック信号Ｃ
Ｋを選択指示信号ＳＥＬとして用いて、Ａ入力の信号ａ
及びＢ入力のｂを交互に選択する。選択された信号は、
信号ｄとしてフリップフロップ２２３に供給される。倍
速クロック発生器２２５は、ＰＬＬ回路等により構成さ
れ、クロック信号ＣＫに基づいて２倍の周波数のクロッ
ク信号ｅを生成して、フリップフロップ２２３に供給す
る。フリップフロップ２２３は、２倍の周波数のクロッ
ク信号ｅに同期して、セレクタ回路２２４により選択さ
れた信号ｄを内部に取り込む。フリップフロップ２２３
に取り込まれた信号は、１系統の信号ＤＸＸ＿ＯＤＤ＆
ＥＶＥＮとして出力される。またインバータ２２６は、
２倍の周波数のクロック信号ｅを反転して、ドットクロ
ック信号ＤＣＫとして出力する。
乃至２２３、セレクタ回路２２４、倍速クロック発生器
２２５、及びインバータ２２６を含む。フリップフロッ
プ２２１及び２２２は、クロック信号ＣＫに同期して、
それぞれ奇数番目表示データＯＤＤ＿ＤＡＴＡ及び偶数
番目表示データＥＶＥＮ＿ＤＡＴＡを取り込む。図２４
に示されるように、取り込まれた信号はそれぞれ信号ａ
及びｂとして、セレクタ回路２２４のＡ入力及びＢ入力
に供給される。セレクタ回路２２４は、クロック信号Ｃ
Ｋを選択指示信号ＳＥＬとして用いて、Ａ入力の信号ａ
及びＢ入力のｂを交互に選択する。選択された信号は、
信号ｄとしてフリップフロップ２２３に供給される。倍
速クロック発生器２２５は、ＰＬＬ回路等により構成さ
れ、クロック信号ＣＫに基づいて２倍の周波数のクロッ
ク信号ｅを生成して、フリップフロップ２２３に供給す
る。フリップフロップ２２３は、２倍の周波数のクロッ
ク信号ｅに同期して、セレクタ回路２２４により選択さ
れた信号ｄを内部に取り込む。フリップフロップ２２３
に取り込まれた信号は、１系統の信号ＤＸＸ＿ＯＤＤ＆
ＥＶＥＮとして出力される。またインバータ２２６は、
２倍の周波数のクロック信号ｅを反転して、ドットクロ
ック信号ＤＣＫとして出力する。
【００８１】このように図２２乃至２４に示す構成で
は、タイミングコントローラ２１１において偶奇の２系
統の表示データを、１系統に統合してデータドライバ２
１３に出力する。これにより、外部装置とのインターフ
ェースを従来と同様の形態に維持しながら、タイミング
コントローラ２１１からデータドライバ２１３への表示
データ線の本数を削減することが可能となる。このデー
タドライバ２１３の基本的な構成は、表示データ線の本
数を除けば図２１に示されるものと同様である。最近の
プロセス技術の進歩によるドライバ動作速度の向上を鑑
みれば、従来２系統の転送路を１系統化することで転送
速度が倍速となっても、これに充分に対応可能なドライ
バを製造することは容易である。
は、タイミングコントローラ２１１において偶奇の２系
統の表示データを、１系統に統合してデータドライバ２
１３に出力する。これにより、外部装置とのインターフ
ェースを従来と同様の形態に維持しながら、タイミング
コントローラ２１１からデータドライバ２１３への表示
データ線の本数を削減することが可能となる。このデー
タドライバ２１３の基本的な構成は、表示データ線の本
数を除けば図２１に示されるものと同様である。最近の
プロセス技術の進歩によるドライバ動作速度の向上を鑑
みれば、従来２系統の転送路を１系統化することで転送
速度が倍速となっても、これに充分に対応可能なドライ
バを製造することは容易である。
【００８２】図２５は、タイミングコントローラ２１１
において偶奇の２系統の表示データを１系統に統合する
部分の別の構成例を示す回路図である。また図２６は、
図２５の回路における各部分の信号の信号波形を示すタ
イミング図である。
において偶奇の２系統の表示データを１系統に統合する
部分の別の構成例を示す回路図である。また図２６は、
図２５の回路における各部分の信号の信号波形を示すタ
イミング図である。
【００８３】図２５の回路は、フリップフロップ２３１
乃至２３３、セレクタ回路２３４、倍速クロック発生器
２３５、及びトグルフリップフロップ２３６を含む。フ
リップフロップ２３１及び２３２は、クロック信号ＣＫ
に同期して、それぞれ奇数番目表示データＯＤＤ＿ＤＡ
ＴＡ及び偶数番目表示データＥＶＥＮ＿ＤＡＴＡを取り
込む。取り込まれた信号はそれぞれ信号ａ及びｂとし
て、セレクタ回路２３４のＡ入力及びＢ入力に供給され
る。セレクタ回路２３４は、クロック信号ＣＫを選択指
示信号ＳＥＬとして用いて、Ａ入力の信号ａ及びＢ入力
のｂを交互に選択する。選択された信号は、図２６に示
されるように信号ｄとしてフリップフロップ２３３に供
給される。倍速クロック発生器２３５は、ＰＬＬ回路等
により構成され、クロック信号ＣＫに基づいて２倍の周
波数のクロック信号ｅを生成して、フリップフロップ２
３３に供給する。フリップフロップ２３３は、２倍の周
波数のクロック信号ｅに同期して、セレクタ回路２３４
により選択された信号ｄを内部に取り込む。フリップフ
ロップ２３３に取り込まれた信号は、１系統の信号ＤＸ
Ｘ＿ＯＤＤ＆ＥＶＥＮとして出力される。ここまでの動
作は、図２３及び２４に示される構成及び動作と同一で
ある。
乃至２３３、セレクタ回路２３４、倍速クロック発生器
２３５、及びトグルフリップフロップ２３６を含む。フ
リップフロップ２３１及び２３２は、クロック信号ＣＫ
に同期して、それぞれ奇数番目表示データＯＤＤ＿ＤＡ
ＴＡ及び偶数番目表示データＥＶＥＮ＿ＤＡＴＡを取り
込む。取り込まれた信号はそれぞれ信号ａ及びｂとし
て、セレクタ回路２３４のＡ入力及びＢ入力に供給され
る。セレクタ回路２３４は、クロック信号ＣＫを選択指
示信号ＳＥＬとして用いて、Ａ入力の信号ａ及びＢ入力
のｂを交互に選択する。選択された信号は、図２６に示
されるように信号ｄとしてフリップフロップ２３３に供
給される。倍速クロック発生器２３５は、ＰＬＬ回路等
により構成され、クロック信号ＣＫに基づいて２倍の周
波数のクロック信号ｅを生成して、フリップフロップ２
３３に供給する。フリップフロップ２３３は、２倍の周
波数のクロック信号ｅに同期して、セレクタ回路２３４
により選択された信号ｄを内部に取り込む。フリップフ
ロップ２３３に取り込まれた信号は、１系統の信号ＤＸ
Ｘ＿ＯＤＤ＆ＥＶＥＮとして出力される。ここまでの動
作は、図２３及び２４に示される構成及び動作と同一で
ある。
【００８４】図２５においては、トグルフリップフロッ
プ２３６が、２倍の周波数のクロック信号ｅの立ち上が
りエッジに同期して、出力が交互にＨＩＧＨ及びＬＯＷ
になるように出力の反転動作を繰り返す。これにより図
２６に示されるように、信号ｅの半分の周波数を有する
ドットクロック信号ＤＣＫが生成される。
プ２３６が、２倍の周波数のクロック信号ｅの立ち上が
りエッジに同期して、出力が交互にＨＩＧＨ及びＬＯＷ
になるように出力の反転動作を繰り返す。これにより図
２６に示されるように、信号ｅの半分の周波数を有する
ドットクロック信号ＤＣＫが生成される。
【００８５】図２５の構成は、ダブルエッジクロック方
式を適用する場合に相当する。ダブルエッジクロック方
式においては、ドットクロック信号ＤＣＫの立ち上がり
エッジと立ち下がりエッジの両方のエッジに同期して、
データドライバ２１３内のデータレジスタ回路に表示デ
ータを格納する。従って、立ち上がりエッジ或いは立ち
下がりエッジのみを同期タイミングとして用いる場合の
構成に比較して、ドットクロックＤＣＫの周波数を１／
２に下げることが可能になる。
式を適用する場合に相当する。ダブルエッジクロック方
式においては、ドットクロック信号ＤＣＫの立ち上がり
エッジと立ち下がりエッジの両方のエッジに同期して、
データドライバ２１３内のデータレジスタ回路に表示デ
ータを格納する。従って、立ち上がりエッジ或いは立ち
下がりエッジのみを同期タイミングとして用いる場合の
構成に比較して、ドットクロックＤＣＫの周波数を１／
２に下げることが可能になる。
【００８６】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【発明の効果】本発明によれば、ゲートドライバ或いは
データドライバに供給する制御信号の信号線本数を削減
すること、或いはデータドライバに供給する表示データ
の信号線本数を削減することで、配線基板面積を削減
し、低コストな液晶表示装置を実現することが出来る。
データドライバに供給する制御信号の信号線本数を削減
すること、或いはデータドライバに供給する表示データ
の信号線本数を削減することで、配線基板面積を削減
し、低コストな液晶表示装置を実現することが出来る。
【図１】従来の液晶表示装置の構成を示す図である。
【図２】本発明による液晶表示装置の第１実施例の構成
を示す図である。
を示す図である。
【図３】ゲート制御信号ＧＭＣの生成及び検出を説明す
るための信号波形図である。
るための信号波形図である。
【図４】カスケード接続される複数のゲートドライバの
各々に供給されるゲート制御信号ＧＭＣを示す図であ
る。
各々に供給されるゲート制御信号ＧＭＣを示す図であ
る。
【図５】データ制御信号ＤＭＣを説明するための図であ
る。
る。
【図６】カスケード接続される複数のデータドライバの
各々に供給されるデータ制御信号ＤＭＣを示す図であ
る。
各々に供給されるデータ制御信号ＤＭＣを示す図であ
る。
【図７】タイミングコントローラにおいてゲート制御信
号ＧＭＣを生成する構成を示す回路図である。
号ＧＭＣを生成する構成を示す回路図である。
【図８】各ゲートドライバにおいてゲートスタートパル
スＧＳＴを抽出すると共に次段へのゲート制御信号を生
成する構成を示す回路図である。
スＧＳＴを抽出すると共に次段へのゲート制御信号を生
成する構成を示す回路図である。
【図９】ゲート制御信号ＧＭＣＮを生成する動作を説明
するための波形図である。
するための波形図である。
【図１０】タイミングコントローラにおいてデータ制御
信号ＤＭＣを生成する構成を示す回路図である。
信号ＤＭＣを生成する構成を示す回路図である。
【図１１】各データドライバにおいてデータ制御信号Ｄ
ＭＣから各種制御信号を抽出すると共に次段のデータド
ライバへのデータ制御信号を生成する回路を示す図であ
る。
ＭＣから各種制御信号を抽出すると共に次段のデータド
ライバへのデータ制御信号を生成する回路を示す図であ
る。
【図１２】本発明による液晶表示装置の第２実施例の構
成を示す図である。
成を示す図である。
【図１３】制御信号ＤＳＴ＋ＬＰを示す図である。
【図１４】タイミングコントローラにおいて制御信号Ｄ
ＳＴ＋ＬＰを生成する構成を示す回路図である。
ＳＴ＋ＬＰを生成する構成を示す回路図である。
【図１５】データドライバにおいて制御信号ＤＳＴ＋Ｌ
Ｐからデータスタート信号ＤＳＴ及びラッチパルスＬＰ
を抽出する構成を示す回路図である。
Ｐからデータスタート信号ＤＳＴ及びラッチパルスＬＰ
を抽出する構成を示す回路図である。
【図１６】データドライバにおいて入力制御信号ＤＳＴ
＋ＬＰから次段への出力制御信号ＤＳＴ＋ＬＰを生成す
る構成を示す回路図である。
＋ＬＰから次段への出力制御信号ＤＳＴ＋ＬＰを生成す
る構成を示す回路図である。
【図１７】本発明による液晶表示装置の第３実施例の構
成を示す図である。
成を示す図である。
【図１８】制御信号ＬＰ＋ＰＯＬを示す図である。
【図１９】タイミングコントローラにおいて制御信号Ｌ
Ｐ＋ＰＯＬを生成する構成を示す回路図である。
Ｐ＋ＰＯＬを生成する構成を示す回路図である。
【図２０】データドライバにおいて制御信号ＬＰ＋ＰＯ
ＬからラッチパルスＬＰ及びポラリティＰＯＬを抽出す
る構成を示す回路図である。
ＬからラッチパルスＬＰ及びポラリティＰＯＬを抽出す
る構成を示す回路図である。
【図２１】本発明が適用されたデータドライバの表示デ
ータ処理部分の構成例を示す図である。
ータ処理部分の構成例を示す図である。
【図２２】本発明による液晶表示装置の更なる実施例の
構成を示す図である。
構成を示す図である。
【図２３】タイミングコントローラにおいて偶奇の２系
統の表示データを１系統に統合する部分の構成を示す回
路図である。
統の表示データを１系統に統合する部分の構成を示す回
路図である。
【図２４】図２３の回路における各部分の信号の信号波
形を示すタイミング図である。
形を示すタイミング図である。
【図２５】タイミングコントローラにおいて偶奇の２系
統の表示データを１系統に統合する部分の別の構成例を
示す回路図である。
統の表示データを１系統に統合する部分の別の構成例を
示す回路図である。
【図２６】図２５の回路における各部分の信号の信号波
形を示すタイミング図である。
形を示すタイミング図である。
１０ ＬＣＤパネル
２１ タイミングコントローラ
２２ ゲートドライバ
２３ データドライバ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｂ
６２３Ｇ
６３３ ６３３Ｂ
(72)発明者 抜山 和宏
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 2H093 NC09 NC13 NC21 NC22 NC26
NC49 ND50 ND54 ND55 NE07
5C006 BB16 BC03 BC12 BC14 BC16
BC24 BF03 BF04 BF22 BF26
BF49 EB05 FA42
5C080 AA10 BB05 DD23 FF11 GG11
JJ02 JJ03 JJ04
Claims (10)
- 【請求項１】データラインを含む液晶パネルと、 該データラインを駆動するデータドライバと、 該データラインを駆動する該データドライバの駆動動作
を制御するＮ個の制御機能を該データドライバに接続さ
れる（Ｎ−１）本以下の制御信号線に出力するコントロ
ーラを含むことを特徴とする液晶表示装置。 - 【請求項２】該（Ｎ−１）本以下の制御信号線は１本の
制御信号線であり、該コントローラは時系列符号を該１
本の制御信号線に出力することにより該Ｎ個の制御機能
を表現することを特徴とする請求項１記載の液晶表示装
置。 - 【請求項３】該データドライバは複数設けられ且つ該１
本の制御信号線を介してカスケード接続され、該時系列
符号は該１本の制御信号線を伝播する信号をデータドラ
イバの入出力間でそのまま通過させるモードを指定する
符号を含むことを特徴とする請求項２記載の液晶表示装
置。 - 【請求項４】該Ｎ個の制御機能は該データドライバのデ
ータ開始タイミングを指示するデータスタート機能、該
データドライバの内部ラッチに表示データを格納するタ
イミングを指示するラッチパルス機能、及び該データラ
インの極性を指示するポラリティ機能を含むことを特徴
とする請求項２記載の液晶表示装置。 - 【請求項５】該データドライバは複数設けられ、該（Ｎ
−１）本以下の制御信号線は該複数のデータドライバの
各々に接続される制御信号線と該複数のデータドライバ
間をカスケード接続する制御信号線とを含むことを特徴
とする請求項１記載の液晶表示装置。 - 【請求項６】ゲートラインを含む液晶パネルと、 該ゲートラインを駆動するゲートドライバと、 該ゲートラインを駆動する該ゲートドライバの駆動動作
を制御するＮ個の制御機能を該ゲートドライバに接続さ
れる（Ｎ−１）本以下の制御信号線に出力するコントロ
ーラを含むことを特徴とする液晶表示装置。 - 【請求項７】該（Ｎ−１）本以下の制御信号線は１本の
制御信号線であり、該コントローラは、先頭のゲートラ
インを駆動するタイミングを指示するスタートパルス機
能と、駆動するゲートラインを１ラインずつシフトさせ
るタイミングを指示するゲートクロック機能とを該１本
の制御信号線に出力する信号で表現することを特徴とす
る請求項６記載の液晶表示装置。 - 【請求項８】該ゲートドライバは、該１本の制御信号線
に伝送される信号において信号変化点の所定時刻前の信
号レベルを判定することで該スタートパルス機能を抽出
することを特徴とする請求項７記載の液晶表示装置。 - 【請求項９】データラインを含む液晶パネルと、 該データラインを表示データに基づいて駆動するデータ
ドライバと、 外部から偶数表示データ及び奇数表示データの２系統の
表示データを受け取り該偶数表示データ及び該奇数表示
データを統合した１系統の表示データを該データドライ
バに供給するコントローラを含むことを特徴とする液晶
表示装置。 - 【請求項１０】該コントローラから該データドライバへ
の該表示データの転送はクロック信号の立ち上がり及び
立ち下がりの両エッジに同期して行うことを特徴とする
請求項９記載の液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002025446A JP4117134B2 (ja) | 2002-02-01 | 2002-02-01 | 液晶表示装置 |
| KR1020030005824A KR100821016B1 (ko) | 2002-02-01 | 2003-01-29 | 액정 표시 장치 |
| TW092102275A TW584826B (en) | 2002-02-01 | 2003-01-30 | Liquid crystal display having data driver and gate driver |
| US10/356,461 US7253810B2 (en) | 2002-02-01 | 2003-01-31 | Liquid crystal display having data driver and gate driver |
| US11/505,643 US20060274016A1 (en) | 2002-02-01 | 2006-08-17 | Liquid crystal display having data driver and gate driver |
Applications Claiming Priority (1)
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