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JP2003228336A - 平面表示装置 - Google Patents

平面表示装置

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Publication number
JP2003228336A
JP2003228336A JP2002024732A JP2002024732A JP2003228336A JP 2003228336 A JP2003228336 A JP 2003228336A JP 2002024732 A JP2002024732 A JP 2002024732A JP 2002024732 A JP2002024732 A JP 2002024732A JP 2003228336 A JP2003228336 A JP 2003228336A
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pixel
display
display device
thin film
video signal
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Application number
JP2002024732A
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English (en)
Inventor
Norio Tada
典生 多田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to US10/352,889 priority patent/US7148870B2/en
Priority to KR10-2003-0005878A priority patent/KR100519468B1/ko
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Priority to CNB031200583A priority patent/CN100362563C/zh
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Abstract

(57)【要約】 【課題】点欠陥を低減して高い品質と信頼性を確保す
る。 【解決手段】平面表示装置は複数の表示画素ＰＸと、外
部から映像信号を取り込んで複数の表示画素ＰＸに印加
する複数の画素スイッチ１１と、複数の画素スイッチ１
１から複数の表示画素ＰＸに印加された映像信号を保持
する複数のスタティックメモリ部１３と、複数の表示画
素ＰＸおよび複数のスタティックメモリ部１３間の電気
的な接続を制御する複数の接続制御部１４とを備える。
特に、各接続制御部１４は対応表示画素ＰＸおよび対応
スタティックメモリ部１３間に接続されるダブルゲート
構造の薄膜トランジスタＱ６を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は静止画表示のために
表示画素毎にメモリ部を設けた平面表示装置に関し、特
に表示画素が静止画以外の通常表示のためにメモリ部か
ら電気的に分離される平面表示装置に関する。
【０００２】
【従来の技術】例えば液晶表示装置は薄型、小型、軽量
という特徴から携帯電話やＰＤＡ(Portable Digital As
sistance)のような携帯用端末機器の画像モニタとして
広く利用されている。こうした携帯用端末機器は一般に
充電池を電源として動作するため、電池の消耗率が利用
可能時間に大きく影響する。このような理由により、液
晶表示装置の低消費電力化が盛んに研究されている。
【０００３】最近では、ＳＲＡＭ（Static Random Acce
ss Memory）に代表されるメモリ技術が液晶表示装置を
低消費電力化するために用いられている。このＳＲＡＭ
技術では、複数のメモリ部が表示画面を構成する複数の
表示画素に対してそれぞれ設けられる。各メモリ部は接
続制御部を介して対応表示画素に電気的に接続される。
外部駆動回路がこの状態で映像信号を供給すると、この
映像信号が画素スイッチにより取り込まれて表示画素に
印加される。メモリ部は表示画素に印加された映像信号
を保持しこの映像信号に対応して表示画素を駆動する。
従って、映像信号の頻繁な更新を必要としない場合に外
部駆動回路の出力動作を断続的にして静止画表示を行う
ことが可能である。
【０００４】ところで、液晶表示装置の分野では、一般
に液晶材料の偏在化を防止するために複数の表示画素に
印加される映像信号電圧の極性を例えば垂直走査（フレ
ーム）期間単位で反転させるフレーム反転駆動が知られ
ている。 また、フリッカの発生を抑制するために、フレ
ーム反転駆動に加え、一又は複数行毎に表示画素に印加
される電圧の極性を反転させるＨライン反転駆動、一又
は複数列毎に表示画素に印加される電圧の極性を反転さ
せるＶライン反転駆動が知られている。さらにメモリ内
蔵型液晶表示装置にあっては、例えば通常表示モード時
はＨライン反転駆動、静止画表示モード時には一層の低
消費電力化を達成するためフレーム反転駆動が採用され
ている。接続制御部は表示画素およびメモリ部間の電気
的な接続を制御するだけでなくこのような極性反転を制
御するためにも用いられる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たメモリ内蔵型液晶表示装置では、表示画面の点欠陥が
通常表示モード時において高い発生率にあることが報告
されている。
【０００６】本発明の目的は通常表示モード時に発生す
る点欠陥を低減して高い品質と信頼性を確保できる平面
表示装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、複数の
表示画素と、外部から映像信号を取り込んで複数の表示
画素に印加する複数のスイッチ素子と、複数のスイッチ
素子から複数の表示画素に印加された映像信号を保持す
る複数のメモリ部と、複数の表示画素および複数のメモ
リ部間の電気的な接続を制御する複数の接続制御部とを
備え、各接続制御部は対応表示画素および対応メモリ部
間に接続される縦列スイッチ素子を含む平面表示装置が
提供される。
【０００８】本願発明者は、点欠陥が通常表示モード時
に高い発生率となることに着目して実験を繰り返した結
果、この点欠陥の原因が接続制御部にあることをつきと
めた。すなわち、接続制御部は一般にシングルゲート構
造の薄膜トランジスタを用いて構成されるが、通常表示
モードで表示画素をメモリ部から電気的に分離すること
により高まる薄膜トランジスタのソース−ドレイン間電
圧によってリーク電流が流れ、これが映像信号に対応し
て表示画素を正常に駆動できなくすることを確認した。
【０００９】上述の平面表示装置では、各接続制御部が
対応表示画素および対応メモリ部間に接続される縦列ス
イッチ素子を含む。この縦列スイッチ素子は例えばダブ
ルゲート構造の薄膜トランジスタ等であり、上述のよう
なリーク電流を防止して点欠陥を低減し高い品質と信頼
性を確保することを可能にする。
【００１０】
【発明の実施の形態】以下、本発明の一実施形態に係る
平面表示装置について図面を参照して説明する。この平
面表示装置は動画および静止画を表示可能な通常表示モ
ードの他に、例えば低消費電力化のために静止画を表示
する静止画表示モードを持つ携帯端末機器の画像モニタ
として用いられる液晶表示装置である。
【００１１】図１はこの平面表示装置の概略的な回路構
成を示し、図２はこの平面表示装置の概略的な断面構造
を示し、図３は図１に示す表示画素周辺の等価回路を示
す。
【００１２】この平面表示装置は、液晶表示パネル１お
よびこの液晶表示パネル１を制御する液晶コントローラ
２を備える。液晶表示パネル１は、例えば液晶層ＬＱが
アレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造
を有し、液晶コントローラ２は液晶表示パネル１から独
立した駆動回路基板上に配置される。
【００１３】アレイ基板ＡＲは、ガラス基板上の表示領
域ＤＳにおいてマトリクス状に配置される複数の画素電
極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複
数の走査線Ｙ（Ｙ1〜Ｙm）、複数の画素電極ＰＥの列に
沿って形成される複数の信号線Ｘ（Ｘ1〜Ｘn）、信号線
Ｘ1〜Ｘnおよび走査線Ｙ1〜Ｙmの交差位置にそれぞれ隣
接して配置され各々対応走査線Ｙからの走査信号に応答
して対応信号線Ｘからの映像信号Ｖpixを取り込み対応
画素電極ＰＥに印加する画素スイッチ１１、走査線Ｙ1
〜Ｙmを駆動する走査線駆動回路３、並びに信号線Ｘ1〜
Ｘnを駆動する信号線駆動回路４を備える。各画素スイ
ッチ１１は例えばＮチャネルポリシリコン薄膜トランジ
スタにより構成される。走査線駆動回路３および信号線
駆動回路４は、画素スイッチ１１の薄膜トランジスタと
同様にアレイ基板ＡＲ上に形成される複数のポリシリコ
ン薄膜トランジスタにより一体的に構成される。対向基
板ＣＴは複数の画素電極ＰＥに対向して配置されコモン
電位Ｖcomに設定される単一の対向電極ＣＥおよび図示
しないカラーフィルタ等を含む。
【００１４】液晶コントローラ２は、例えば外部から供
給される映像信号および同期信号を受取り、通常表示モ
ードで画素映像信号Ｖpix、垂直走査制御信号ＹＣＴお
よび水平走査制御信号ＸＣＴを発生する。垂直走査制御
信号ＹＣＴは例えば垂直スタートパルス、垂直クロック
信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆
動回路３に供給される。水平走査制御信号ＸＣＴは水平
スタートパルス、水平クロック信号、極性反転信号等を
含み、映像信号Ｖpixと共に信号線駆動回路４に供給さ
れる。
【００１５】走査線駆動回路３はシフトレジスタを含
み、画素スイッチ１１を導通させる走査信号を１垂直走
査（フレーム）期間毎に走査線Ｙ1〜Ｙmに順次供給する
よう垂直走査制御信号ＹＣＴによって制御される。シフ
トレジスタは１垂直走査期間毎に供給される垂直スター
トパルスを垂直クロック信号に同期してシフトさせるこ
とにより複数の走査線Ｙ1〜Ｙmのうちの１本を選択し、
出力イネーブル信号ＥＮＡＢを参照して選択走査線に走
査信号を出力する。出力イネーブル信号ＥＮＡＢは垂直
走査(フレーム）期間のうちの有効走査期間において走
査信号の出力を許可するために高レベルに維持され、こ
の垂直走査期間から有効走査期間を除いた垂直ブランキ
ング期間で走査信号の出力を禁止するために低レベルに
維持される。
【００１６】信号線駆動回路４はシフトレジスタおよび
サンプリング出力回路を有し、各走査線Ｙが走査信号に
より駆動される１水平走査期間（１Ｈ）において入力さ
れる映像信号を直並列変換してサンプリングしたアナロ
グ映像信号Ｖpixを信号線Ｘ1〜Ｘnにそれぞれ供給する
ように水平走査制御信号ＸＣＴによって制御される。
【００１７】尚、対向電極ＣＥは、図３に示すようにコ
モン電位Ｖcomに設定される。コモン電位Ｖcomは通常表
示モードにおいて1水平走査期間（Ｈ）毎に０Ｖおよび
５Ｖの一方から他方にレベル反転され、静止画表示モー
ドにおいて1フレーム期間（Ｆ）毎に０Ｖおよび５Ｖの
一方から他方にレベル反転される。また、通常表示モー
ドにおいて、本実施形態のように1水平走査期間（Ｈ）
毎にコモン電位Ｖcomをレベル反転させる代わりに、例
えば２Ｈ毎、あるいは1フレーム期間（Ｆ）毎にコモン
電位Ｖcomをレベル反転させてもかまわない。
【００１８】極性反転信号はこのコモン電位Ｖcomのレ
ベル反転に同期して信号線駆動回路４に供給される。そ
して、信号線駆動回路４は、通常表示モードにおいては
０Ｖから５Ｖの振幅を持つ映像信号Ｖpixをコモン電位
Ｖcomに対して逆極性となるように極性反転信号に応答
してレベル反転し出力し、静止画表示モードでは静止画
用に階調制限した映像信号を出力した後にその動作を停
止する。
【００１９】この液晶表示パネル１の液晶層ＬＱは、例
えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖcom
に対して５Ｖの映像信号Ｖpixを画素電極ＰＥに印加す
ることにより黒表示を行うノーマリホワイトであり、上
述したように通常表示モードでは映像信号Ｖpixおよび
コモン電位Ｖcomの電位関係が1水平走査期間（Ｈ）毎に
交互に反転されるＨコモン反転駆動が採用され、静止画
表示モードでは１フレーム毎に交互に反転されるフレー
ム反転駆動が採用されている。表示画面は複数の表示画
素ＰＸにより構成される。各表示画素ＰＸは画素電極Ｐ
Ｅおよび対向電極ＣＥ、並びにこれらの間に挟持された
液晶層ＬＱの液晶材料を含む。さらに、複数のスタティ
ックメモリ部１３および複数の接続制御部１４が複数の
表示画素ＰＸに対してそれぞれ設けられる。図３に示す
ように、画素電極ＰＥはこの信号線Ｘ上の映像信号Ｖpi
xを選択的に取り込む画素スイッチ１１に接続され、さ
らに例えば対向電極ＣＥのコモン電位Ｖcomに等しい電
位Ｖcsに設定される補助容量線に容量結合する。画素電
極ＰＥおよび対向電極ＣＥは液晶材料を介して液晶容量
を構成し、画素電極ＰＥおよび補助容量線は液晶材料を
介さず液晶容量に並列的な補助容量１２を構成する。
【００２０】画素スイッチ１１は走査線Ｙからの走査信
号によって駆動されたときに信号線Ｘ上の映像信号Ｖpi
xを表示画素ＰＸに印加する。補助容量１２は液晶容量
に比べて十分大きな容量値を有し、表示画素ＰＸに印加
された映像信号Ｖpixにより充放電される。補助容量１
２がこの充放電により映像信号Ｖpixを保持すると、こ
の映像信号Ｖpixは画素スイッチ１１が非導通となった
ときに液晶容量に保持された電位の変動を補償し、これ
により画素電極ＰＥおよび対向電極ＣＥ間の電位差が維
持される。
【００２１】さらに、各スタティックメモリ部１３はＰ
チャネルポリシリコン薄膜トランジスタＱ１，Ｑ３，Ｑ
５およびＮチャネルポリシリコン薄膜トランジスタＱ
２，Ｑ４を有すし、画素スイッチ素子から表示画素ＰＸ
に印加された映像信号Ｖsigを保持する。各接続制御部
１４はＮチャネルポリシリコン薄膜トランジスタＱ６お
よびＱ７を有し、表示画素ＰＸおよびスタティックメモ
リ部１３間の電気的な接続を制御するだけでなくスタテ
ィックメモリ部１３に保持された映像信号の出力極性を
制御する極性制御回路を兼ねる。薄膜トランジスタＱ
１，Ｑ２は電源端子Ｖｄｄ（＝５Ｖ）および電源端子Ｖ
ｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ
回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は
電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２イ
ンバータＩＮＶ２を構成する。インバータ回路ＩＮＶ１
の出力端は走査線Ｙを介して制御される薄膜トランジス
タＱ５を介してインバータ回路ＩＮＶ２の入力端に接続
され、インバータ回路ＩＮＶ２の出力端はインバータ回
路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ
５は、画素スイッチ１１が走査線Ｙからの走査信号の立
ち上がりにより導通するフレーム期間において導通せ
ず、このフレームの次のフレーム期間において導通す
る。これにより、少なくとも画素スイッチ１１が映像信
号Ｖpixを取り込むまで、薄膜トランジスタＱ５は非導
通状態に維持される。
【００２２】薄膜トランジスタＱ６は図４に示すように
２つのゲート電極Ｇ１およびＧ２がポリシリコン半導体
薄膜ＳＦ上に絶縁して形成されるダブルゲート構造を有
し、薄膜トランジスタＱ７も薄膜トランジスタＱ６と同
様なダブルゲート構造を有する。より詳しくは、薄膜ト
ランジスタＱ６，Ｑ７は、ＬＤＤ（Lightly doped drai
n）構造で構成され、例えばそれぞれのＷ／Ｌが３μm／
３μmであり、またＬＤＤ長は１μmに設定されている。
これら薄膜トランジスタＱ６およびＱ７は静止画表示モ
ードにおいて例えば１フレーム毎に交互に高レベルに設
定される極性制御信号ＰＯＬ１およびＰＯＬ２によりそ
れぞれ制御される。薄膜トランジスタＱ６は画素電極Ｐ
Ｅとインバータ回路ＩＮＶ２の入力端並びに薄膜トラン
ジスタＱ５を介してインバータ回路ＩＮＶ１の出力端と
の間に接続され、薄膜トランジスタＱ７は画素電極ＰＥ
とインバータ回路ＩＮＶ１の入力端並びにインバータ回
路ＩＮＶ２の出力端との間に接続される。
【００２３】ここで、上述の平面表示装置の動作を説明
する。図５に示すように通常表示モードでは、液晶コン
トローラ２が極性制御信号ＰＯＬ１およびＰＯＬ２を低
レベルに維持する一方で、走査線駆動回路３が走査信号
を１フレーム期間毎に順次複数の走査線Ｙ（Ｙ１からＹ
ｍ）に供給する。各走査線Ｙは走査信号により１水平走
査期間（１Ｈ）だけ高レベルに維持される。信号線駆動
回路４は各水平走査期間毎にレベル反転される１行分の
映像信号Ｖpixをそれぞれ複数の信号線Ｘ（Ｘ１〜Ｘ
ｎ）に供給する。各表示画素ＰＸの画素スイッチは対応
走査線Ｙからの走査信号により導通し、対応信号線Ｘに
供給された映像信号Ｖpixを取り込み画素電極ＰＥに印
加する。画素スイッチ１１が１水平走査期間後に非導通
となって、画素電極ＰＥを電気的なフローティング状態
にすると、この映像信号Ｖpixは再び画素スイッチ１１
が導通するまで液晶容量および補助容量１２によって保
持される。この間、表示画素ＰＸは対向電極ＣＥと画素
電極ＰＥ間の電位差に対応する光透過率に設定される。
【００２４】静止画表示モードに移行する場合には、極
性制御信号ＰＯＬ１が最初の１フレーム期間である静止
画書込期間で高レベルに、ＰＯＬ２が低レベルに維持さ
れ、静止画用の映像信号Ｖpixがこのフレーム期間にお
いて１水平走査期間毎に信号線Ｘに供給される。これに
続く静止画保持期間では、極性制御信号ＰＯＬ１および
ＰＯＬ２がスタティックメモリ部１３の出力極性を反転
させるために１フレーム期間毎に交互に高レベルに設定
される。
【００２５】極性制御信号ＰＯＬ１が上述のように静止
画表示モードの静止画書込み期間に相当する第１フレー
ム期間において高レベルに維持されると、２値の静止画
情報に対応する映像信号Ｖpixが画素スイッチ１１を介
して画素電極ＰＥに印加されると共に、薄膜トランジス
タＱ６を介してスタティックメモリ部１３に供給され
る。静止画保持期間で例えば極性制御信号ＰＯＬ１が低
レベル、ＰＯＬ２が高レベルになると、この映像信号Ｖ
pixはインバータ回路ＩＮＶ２によってレベル反転され
出力映像信号として薄膜トランジスタＱ７を介して画素
電極ＰＥに印加される。ここで、静止画表示モードの静
止画書込期間の動作について補足する。通常表示モード
の最後のフレーム期間において、第１行目から第４行目
までの表示画素ＰＸの画素電位ＶＰ１，ＶＰ２，ＶＰ
３，ＶＰ４がライン反転駆動で同じ明るさとなるように
それぞれ５Ｖ，０Ｖ，５Ｖ，０Ｖに設定されていて、さ
らに静止画用の映像信号Ｖpixが例えば第４走査線Ｙ4が
駆動される水平走査期間だけ５Ｖに設定され、それ以外
で０Ｖに設定されると仮定する。この場合、画素電位Ｖ
Ｐ１は静止画書込期間において５Ｖから０Ｖに遷移し、
画素電位ＶＰ２は静止画書込期間において０Ｖのまま遷
移しない。他方、画素電位ＶＰ３は５Ｖから０Ｖに遷移
し、画素電位ＶＰ４は０Ｖから５Ｖに遷移する。
【００２６】本実施形態の平面表示装置では、各接続制
御部１４が対応表示画素ＰＸおよび対応スタティックメ
モリ部１３間に接続される薄膜トランジスタＱ６，Ｑ７
を含む。これら薄膜トランジスタＱ６，Ｑ７の各々はＬ
ＤＤ構造のダブルゲート構造を有し、通常表示モードで
オフしたときに表示画素ＰＸおよびスタティックメモリ
部１３間に流れるリーク電流を防止して点欠陥を低減す
る。このため、平面表示装置の高い品質と信頼性を確保
することが可能となる。特にＬＤＤ構造とダブルゲート
構造（複数のゲートを有する構成）との組み合わせによ
り、単にシングルゲート構造でチャネル長を増大させる
場合に比べてＬＤＤ長を増大させることができ、これに
より効果的にオフリークを低減させることができる。し
かも、薄膜トランジスタＱ６，Ｑ７の実質的なＬＤＤ長
の増大は、ダブルゲート構造であるため、他の薄膜トラ
ンジスタのＬＤＤ長に影響することがない。これによ
り、選択的に薄膜トランジスタＱ６，Ｑ７の実質的なＬ
ＤＤ長のみを増大させることができるため、他の薄膜ト
ランジスタの動作特性に影響することもない。尚、本発
明は上述の実施形態に限定されず、その要旨を逸脱しな
い範囲で様々に変形可能である。
【００２７】図６は図３に示す回路構成の変形例を示
す。上述の実施形態では、Ｎチャネルポリシリコン薄膜
トランジスタＱ６，Ｑ７の各々がＬＤＤ構造のダブルゲ
ート構造を有したが、図６に示すように縦列接続された
一対のＬＤＤ構造のＮチャネルポリシリコン薄膜トラン
ジスタＱ８およびＱ９に薄膜トランジスタＱ６を置き換
え、縦列接続された一対のＬＤＤ構造のＮチャネルポリ
シリコン薄膜トランジスタＱ１０およびＱ１１に薄膜ト
ランジスタＱ７を置き換えてもよい。この場合において
も、通常表示モードで表示画素ＰＸおよびスタティック
メモリ部１３間に流れるリーク電流を防止することが可
能である。また、スタティックメモリ部１３の薄膜トラ
ンジスタＱ５がＮチャネル型であるような場合には、例
えば液晶コントローラ２の信号発生部から発生される制
御信号ＲＥＶにより薄膜トランジスタＱ５を独立に制御
してもよい。
【００２８】さらに、上述の実施形態では平面表示装置
が液晶表示装置である場合について説明したが、本発明
はこの他にも有機ＥＬ表示装置等にも適用可能である。
【００２９】
【発明の効果】以上のように本発明によれば、通常表示
モード時に発生する点欠陥を低減して高い品質と信頼性
を確保できる平面表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る平面表示装置の概略
的な回路構成を示す図である。
【図２】図１に示す平面表示装置の概略的な断面構造を
示す図である。
【図３】図１に示す表示画素周辺の等価回路を示す図で
ある。
【図４】図３に示すダブルゲート構造の薄膜トランジス
タの平面構造を示す図である。
【図５】図１に示す平面表示装置の動作波形を示す図で
ある。
【図６】図３に示す回路構成の変形例を示す図である。
【符号の説明】
Ｘ…信号線 Ｙ…走査線 ＰＸ…液晶表示画素 １１…画素スイッチ １２…補助容量 １３…スタテックメモリ部 １４…接続制御部 ＰＥ…画素電極 ＡＲ…アレイ基板 ＣＴ…対向基板 ＣＥ…対向電極 ＬＱ…液晶層 Ｑ６，Ｑ７…ダブルゲート構造の薄膜トランジスタ
フロントページの続き Ｆターム(参考） 2H092 GA40 JA24 JB61 KA04 NA25 2H093 NA16 NA31 NC07 NC22 NC34 ND48 5C006 AA01 AA02 AF44 AF51 AF53 AF61 AF69 BB16 BC03 BC06 BC11 BC20 BF27 BF34 EB04 EB05 FA47 5C080 AA10 BB05 DD09 DD26 EE17 FF11 JJ02 JJ03 JJ04 KK07 KK47

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の表示画素と、外部から映像信号を
    取り込んで前記複数の表示画素に印加する複数のスイッ
    チ素子と、前記複数のスイッチ素子から前記複数の表示
    画素に印加された映像信号を保持する複数のメモリ部
    と、前記複数の表示画素および前記複数のメモリ部間の
    電気的な接続を制御する複数の接続制御部とを備え、各
    接続制御部は対応表示画素および対応メモリ部間に接続
    される縦列スイッチ素子を含むことを特徴とする平面表
    示装置。
  2. 【請求項２】 前記縦列スイッチ素子はダブルゲート構
    造の薄膜トランジスタを含むことを特徴とする請求項１
    に記載の平面表示装置。
  3. 【請求項３】 前記メモリ部は第１および第２インバー
    タ回路により構成されるスタティックメモリを含むこと
    を特徴とする請求項１に記載の平面表示装置。
  4. 【請求項４】 前記接続制御部は前記第１インバータ回
    路の出力および第２インバータ回路の出力を所定周期で
    交互に前記表示画素に印加する第１および第２縦列スイ
    ッチ素子により構成される極性制御回路を含むことを特
    徴とする請求項３に記載の平面表示装置。
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