JP2003208764A - 変調装置および方法、記録媒体、並びにプログラム - Google Patents

Abstract

(57)【要約】 【課題】 変調装置を実現する回路の構成を簡単にし、
他システムへの応用を容易に行うことができるようにす
る。 【解決手段】 パターン変換部３２は、変換テーブルに
従って、DSV制御ビット決定・挿入部３１に供給された
基本データ長が２ビットのデータを、基本符号長が３ビ
ットの可変長符号に変換する。また、最小ラン連続制限
コード検出部３３は、DSV制御ビットが挿入されたデー
タ列より、パターン変換部３２において変換されたチャ
ネルビット列が最小ランの連続となる位置を検出する。
連続最小ラン置換部３４は、最小ラン連続制限コード検
出部３３に供給された位置情報に基づいて、パターン変
換部３２に供給されたチャネルビット列の所定の部分を
所定のパターンに置き換えることにより、最小ランの連
続を所定回数以内に制限する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は変調装置および方
法、記録媒体、並びにプログラムに関し、特に、データ
伝送や記録媒体への記録に用いて好適な変調装置および
方法、記録媒体、並びにプログラムに関する。

【０００２】

【従来の技術】データを所定の伝送路に伝送したり、ま
たは例えば磁気ディスク、光ディスク、光磁気ディスク
等の記録媒体に記録したりする際、伝送路や記録媒体に
適するように、データの変調が行われる。このような変
調方法の１つとして、ブロック符号が知られている。こ
のブロック符号は、データ列をｍ×ｉビットからなる単
位（以下データ語という）にブロック化し、このデータ
語を適当な符号則に従って、ｎ×ｉビットからなる符号
語に変換するものである。そしてこの符号は、ｉ＝１の
ときには固定長符号となり、またｉが複数個選べると
き、すなわち、１乃至ｉmax（最大のｉ）の範囲の所定
のｉを選択して変換したときには可変長符号となる。こ
のブロック符号化された符号は可変長符号（ｄ，ｋ；
ｍ，ｎ；ｒ）と表される。

【０００３】ここでｉは拘束長と称され、ｉmaxはｒ
（最大拘束長）となる。またｄは、連続する”１”の間
に入る、”０”の最小連続個数、例えば”０”の最小ラ
ンを示し、ｋは連続する”１”の間に入る、”０”の最
大連続個数、例えば”０”の最大ランを示している。

【０００４】ところで上述のようにして得られる可変長
符号を、光ディスクや光磁気ディスク等に記録する場
合、例えばコンパクトディスクやミニディスクでは、可
変長符号において、”１”を反転とし、”０”を無反転
として、NRZI(Non Return to Zero Inverted)変調し、N
RZI変調された可変長符号（以下、記録波形列とも称す
る）に基づいて記録が行なわれている。また、記録密度
のあまり大きくなかった初期のＩＳＯ（International
Organization for Standardization）規格の光磁気ディ
スクでは、記録変調されたビット列が、NRZI変調され
ず、そのまま記録されていた。

【０００５】記録波形列の最小反転間隔をＴminとし、
最大反転間隔をＴmaxとするとき、線速方向に高密度に
記録を行うためには、最小反転間隔Ｔminは長い方が、
すなわち最小ランｄは大きい方が良く、またクロックの
再生の面からは、最大反転間隔Ｔmaxは短い方が、すな
わち最大ランｋは小さい方が望ましく、この条件を満足
するために、種々の変調方法が提案されている。

【０００６】具体的には、例えば光ディスク、磁気ディ
スク、又は光磁気ディスク等において、提案あるいは実
際に使用されている変調方式として、可変長符号である
RLL（１−７）（（１，７；ｍ，ｎ；ｒ）とも表記され
る）やRLL（２−７）（（２，７；ｍ，ｎ；ｒ）とも表
記される）、そしてＩＳＯ規格ＭＯに用いられている固
定長RLL（１−７）（（１，７；ｍ，ｎ；１）とも表記
される）などがある。現在開発研究されている、記録密
度の高い光ディスクや光磁気ディスク等のディスク装置
では、最小ランｄ＝１のRLL符号（Run Length Limited
Code）がよく用いられている。

【０００７】可変長RLL（１−７）符号の変換テーブル
は、例えば以下のようなテーブルである。

【０００８】

【表１】

【０００９】ここで変換テーブル内の記号ｘは、次に続
くチャネルビットが”０”であるときに”１”とされ、
また次に続くチャネルビットが”１”であるときに”
０”とされる。最大拘束長ｒは２である。

【００１０】可変長RLL（１−７）のパラメータは
（１，７；２，３；２）であり、記録波形列のビット間
隔をＴとすると、（ｄ＋１）Ｔで表される最小反転間隔
Ｔminは２（＝１＋１）Ｔとなる。データ列のビット間
隔をＴdataとすると、この（ｍ／ｎ）×２で表される最
小反転間隔Ｔminは１．３３（＝（２／３）×２）Ｔdat
aとなる。また（ｋ＋１）Ｔで表される最大反転間隔Ｔm
axは８（＝７＋１）Ｔ（（＝（ｍ／ｎ）×８Ｔｄａｔａ
＝（２／３）×８Ｔｄａｔａ＝５．３３Ｔdata）であ
る。さらに検出窓幅Ｔwは（ｍ／ｎ）×Ｔdataで表さ
れ、その値は０．６７（＝２／３）Ｔdataとなる。

【００１１】ところで、表１のRLL（１−７）による変
調を行ったチャネルビット列においては、発生頻度とし
てはＴminである２Ｔが一番多く、以下３Ｔ、４Ｔと続
く。２Ｔや３Ｔのようなエッジ情報が早い周期で多く発
生するのは、クロック再生には有利となる場合が多い。

【００１２】ところが、線速方向の記録密度をさらに高
くしていくと、今度は逆に、Ｔminが問題となってく
る。すなわち最小ランである２Ｔが、連続して発生し続
けた時は、記録波形に歪みが生じやすくなってくる。な
ぜなら２Ｔの波形出力は、他の波形出力よりも小さいの
で、例えばノイズ、デフォーカス、あるいはタンジェン
シャル・チルト等による影響を受け易くなるからであ
る。

【００１３】このように、高線密度記録の際には、Ｔmi
n（２Ｔ）の連続した記録は、ノイズ等の外乱の影響を
受けやすくなり、従ってデータ再生時において、誤りが
発生し易くなる。この場合における、データ再生誤りの
パターンとしては、連続するＴmin（２Ｔ）の先頭から
最後までのエッジが一斉にシフトして誤るケースが多
く、すなわち発生するビットエラー長が長くなってしま
う。

【００１４】ところで、記録媒体へのデータの記録、あ
るいは、データの伝送の際には、記録媒体あるいは伝送
路に適した符号化変調が行われるが、これら変調符号に
直流成分が含まれていると、例えば、ディスク装置のサ
ーボの制御におけるトラッキングエラーなどの、各種の
エラー信号に変動が生じ易くなったり、あるいはジッタ
ーが発生し易くなったりする。従って、変調符号には、
直流成分をなるべく含めないようにする方が良い。

【００１５】そこで、DSV(Digital Sum Value)を制御す
ることが提案されている。このDSVとは、チャネルビッ
ト列をNRZI化し（すなわちレベル符号化し）、そのビッ
ト列（データのシンボル）の”１”を「＋１」、”０”
を「−１」として、符号を加算していったときのその総
和を意味する。符号列の直流成分の目安となるDSVの絶
対値を小さくすること、すなわち、DSV制御を行うこと
は、符号列の直流成分を抑制することになる。

【００１６】上記表１に示した、可変長RLL（１−７）
テーブルによる変調符号は、DSV制御が行われていな
い。このような場合のDSV制御は、変調後の符号化列
（チャネルビット列）において、所定の間隔でDSV計算
を行い、所定のDSV制御ビットを符号化列（チャネルビ
ット列）内に挿入することで、実現する。

【００１７】しかしながら、DSV制御ビットは、基本的
には冗長ビットである。従って符号変換の効率から考え
れば、DSV制御ビットはなるべく少ない方が良い。

【００１８】またさらに、挿入されるDSV制御ビットに
よって、最小ランｄおよび最大ランｋは、変化しない方
が良い。（ｄ，ｋ）が変化すると、記録再生特性に影響
を及ぼしてしまうからである。

【００１９】ただし実際のRLL符号は、最小ランは必ず
守る必要があるが、最大ランについてはその限りではな
い。場合によっては最大ランを破るパターンを同期信号
に用いるフォーマットも存在する。例えば、ＤＶＤ（Di
gital Versatile Disk）の８−１６符号における最大ラ
ンは１１Ｔだが、同期信号パターン部分において最大ラ
ンを超える１４Ｔを与え、同期信号の検出能力を上げて
いる。

【００２０】従って、変換効率の優れたRLL（１−７）
方式において、高密度化に対応して、高線密度に、より
適するように最小ランの連続を制御すること、および、
DSV制御制御をなるべく効率よく行うことは、重要であ
る。

【００２１】以上に対して、例えば、本件出願人が先に
出願した、特開平１１−１７７４３１号公報において、
データ列に第１のＤＳＶ制御ビットを挿入した第１のデ
ータ列と、第２のＤＳＶ制御ビットを挿入した第２のデ
ータ列を生成するＤＳＶ制御ビット挿入手段と、最小ラ
ンｄが１とされ、かつ、データ列の要素内の”１”の個
数と、変換される符号語列の要素内の”１”の個数を、
２で割った時の余りが、どちらも１あるいは０で一致す
るような変換テーブルを用いて、第１のデータ列と第２
のデータ列の両方を変調する変調手段と、変換テーブル
を用いて変調された第１のデータ列の第１の区間ＤＳＶ
と第２のデータ列の第２の区間ＤＳＶを計算し、それら
をそれまでの累積ＤＳＶと加算した値から、変換テーブ
ルを用いて変調された第１のデータ列と第２のデータ列
の一方を選択して出力するＤＳＶ計算手段とを備えるこ
とを特徴とする変調装置が開示されている。

【００２２】図１は、従来の変調装置の構成例を示すブ
ロック図である。

【００２３】図１に示すように、変調装置１０は、入力
されたデータ列に対して、所定の間隔でＤＳＶビットと
して、”１”または”０”を挿入するＤＳＶビット挿入
部１１を備える。このＤＳＶビット挿入部１１では、Ｄ
ＳＶビット”１”を挿入するデータ列と、ＤＳＶビッ
ト”０”を挿入するデータ列とが用意される。変調部１
２は、ＤＳＶビット挿入部１１でＤＳＶビットの挿入さ
れたデータ列を変調する。ＤＳＶ制御部１３は、変調部
１２で変調された符号語列をＮＲＺＩ化してレベルデー
タとした後にＤＳＶ計算を行い、最終的にＤＳＶ制御の
行われた記録符号列を出力する。

【００２４】また、他の例として、本件出願人が先に出
願した、特開平１１−３４６１５４号公報において、変
換コードとして、ｄ＝１、ｋ＝７、ｍ＝２、ｎ＝３の基
礎コードと、データ列の要素内の「１」の個数を２で割
ったときの余りと、変換される符号語列内の「１」の個
数を２で割った余りが、どちらも１あるいは０で一致す
るような変換規則と、最小ランｄの連続を所定の回数以
下に制限する第１の置き換えコードと、ラン長制限を守
るための第２の置き換えコードを有することを特徴とし
た変換テーブルが開示されている。

【００２５】図２は、従来の変調装置の他の構成例を示
すブロック図である。

【００２６】図２に示すように、変調装置２０は、DSV
制御ビットである「１」あるいは「０」を決定し、入力
されたデータ列に、任意の間隔で挿入するDSV制御ビッ
ト決定・挿入部２１、DSV制御ビットが挿入されたデー
タ列を変調する変調部２２、並びに、変調部２２の出力
を記録波形列に変換するNRZI化部２３を備える。また、
変調装置２０は、タイミング信号を生成し、各部に供給
してタイミングを管理するタイミング管理部２４を備え
る。

【００２７】

【発明が解決しようとする課題】しかしながら、上述し
たような変調装置を実現する回路の構成は複雑になって
しまうという課題があった。また、回路の構成が複雑な
ため、他システムへの応用が難しいという課題もあっ
た。

【００２８】本発明はこのような状況に鑑みてなされた
ものであり、変調装置を実現する回路の構成を簡単に
し、他システムへの応用を容易に行うことができるよう
にするものである。

【００２９】

【課題を解決するための手段】本発明の変調装置は、デ
ータ列の要素内の「１」の個数を２で割った時の余り
と、変換される符号語列の要素内の「１」の個数を２で
割った時の余りが、どちらも１あるいは０で一致するよ
うな変換規則を有する変換コードを含む変換テーブルに
従って、入力されたデータを符号語に変換する変換手段
と、変換テーブルの変換コードに含まれる、最小ランｄ
の連続を所定の回数以下に制限する最小ラン連続制限コ
ードを、入力されたデータから検出する最小ラン連続制
限コード検出手段と、最小ラン連続制限コード検出手段
による検出結果に基づいて、最小ランの連続を所定の回
数以下に制限するように、変換手段により変換された符
号語列を置き換える連続最小ラン置換手段とを備えるこ
とを特徴とする。

【００３０】前記変換手段による、変換テーブルに含ま
れる所定の変換コードに基づいた変換の回数をカウント
し、その情報を保持する変調情報保持手段をさらに備
え、最小ラン連続制限コード検出手段は、変調情報保持
手段により保持されている情報の内容に基づいて、入力
されたデータからの最小ラン連続制限コードの検出が制
御されるようにすることができる。

【００３１】前記連続最小ラン置換手段により最小ラン
の連続が所定の回数以下に制限された符号語列の任意の
位置に、変換テーブルの変換コードとして存在しないユ
ニークなパターンを含む同期信号を挿入する同期信号挿
入手段と、同期信号挿入手段により同期信号が挿入され
た符号語列をNRZI変換し、記録符号列を作成するNRZI変
換手段とをさらに備えるようにすることができる。

【００３２】前記変換手段は、ｄ＝１、ｋ＝７、ｍ＝
２、ｎ＝３の基礎コードを有する前記変換テーブルの変
換コードに含まれる所定のパターンを、入力されたデー
タから検出する変換コード検出手段と、変換テーブルの
変換コードに含まれる、符号を任意の位置において終端
させるための終端コードを、入力されたデータから検出
する終端コード検出手段と、変換テーブルの変換コード
に含まれ、直前または直後の符号語が「１」のとき
「０」となり、「０」のとき「１」となる記号を＊とす
るとき、「０００」または「１０１」となる符号「＊０
＊」を有する不確定符号を含む不確定コードを、入力さ
れたデータから検出する不確定コード検出手段と、不確
定コード検出手段により検出された不確定コードに含ま
れる不確定符号の＊に対応する符号を決定する不確定ビ
ット決定手段と、変換コード検出手段、終端コード検出
手段、および不確定コード検出手段の検出結果、並び
に、不確定ビット決定手段による符号の決定結果に基づ
いて、利用する変換テーブルの変換コードを決定する変
換パターン決定手段とを備えるようにすることができ
る。

【００３３】前記終端コード検出手段は、終端位置を特
定するための情報を供給する終端位置カウンタを有し、
入力されたデータから変換テーブルの変換コードに含ま
れる所定のパターンを検出し、終端位置カウンタにより
供給される情報が終端位置を示すことにより、終端コー
ドを検出したと判定するようにすることができる。

【００３４】前記不確定コード検出手段は、変換パター
ン決定手段により決定された変換パターンの最終ビット
の情報、および、同期信号挿入手段により挿入された同
期信号のパターンの最終ビットの情報を取得し、不確定
ビット決定手段は、不確定コード検出手段が取得した変
換パターンの最終ビットの情報、および同期信号のパタ
ーンの最終ビットの情報に基づいて、不確定符号の＊に
対応する符号を決定するようにすることができる。

【００３５】前記変換パターン決定手段は、終端コード
に基づいて、入力されたデータ列を変換する変換パター
ンを決定したか否かを判定し、同期信号挿入手段は、変
換パターン決定手段による判定結果に基づいて、所定の
処理が行われた同期信号を符号語列の任意の位置に挿入
するようにすることができる。

【００３６】前記所定の処理において、同期信号の先頭
ビットは、終端コードに基づいて変換パターンを決定し
たと変換パターン決定手段が判定した場合、「１」に設
定され、終端コードに基づいて変換パターンを決定して
いないと変換パターン決定手段が判定した場合、「０」
に設定されるようにすることができる。

【００３７】本発明の変調方法は、データ列の要素内の
「１」の個数を２で割った時の余りと、変換される符号
語列の要素内の「１」の個数を２で割った時の余りが、
どちらも１あるいは０で一致するような変換規則を有す
る変換コードを含む変換テーブルに従って、入力された
データを符号語に変換する変換ステップと、変換テーブ
ルの変換コードに含まれる、最小ランｄの連続を所定の
回数以下に制限する最小ラン連続制限コードを、入力さ
れたデータから検出する最小ラン連続制限コード検出ス
テップと、最小ラン連続制限コード検出ステップの処理
による検出結果に基づいて、最小ランの連続を所定の回
数以下に制限するように、変換ステップの処理により変
換された符号語列を置き換える連続最小ラン置換ステッ
プとを含むことを特徴とする。

【００３８】前記変換ステップの処理による、変換テー
ブルに含まれる所定の変換コードに基づいた変換の回数
をカウントし、その情報の保持を制御する変調情報保持
ステップをさらに備え、最小ラン連続制限コード検出ス
テップの処理は、変調情報保持ステップの処理により保
持が制御されている情報の内容に基づいて、入力された
データからの最小ラン連続制限コードの検出を制御する
ようにすることができる。

【００３９】前記連続最小ラン置換ステップの処理によ
り最小ランの連続が所定の回数以下に制限された符号語
列の任意の位置に、変換テーブルの変換コードとして存
在しないユニークなパターンを含む同期信号を挿入する
同期信号挿入ステップと、同期信号挿入ステップの処理
により同期信号が挿入された符号語列をNRZI変換し、記
録符号列を作成するNRZI変換ステップとをさらに含むよ
うにすることができる。

【００４０】前記変換ステップの処理は、ｄ＝１、ｋ＝
７、ｍ＝２、ｎ＝３の基礎コードを有する変換テーブル
の変換コードに含まれる所定のパターンを、入力された
データから検出する変換コード検出ステップと、変換テ
ーブルの変換コードに含まれる、符号を任意の位置にお
いて終端させるための終端コードを、入力されたデータ
から検出する終端コード検出ステップと、変換テーブル
の変換コードに含まれ、直前または直後の符号語が
「１」のとき「０」となり、「０」のとき「１」となる
記号を＊とするとき、「０００」または「１０１」とな
る符号「＊０＊」を有する不確定符号を含む不確定コー
ドを、入力されたデータから検出する不確定コード検出
ステップと、不確定コード検出ステップの処理により検
出された不確定コードに含まれる不確定符号の＊に対応
する符号を決定する不確定ビット決定ステップと、変換
コード検出ステップ、終端コード検出ステップ、および
不確定コード検出ステップの処理の検出結果、並びに、
不確定ビット決定ステップの処理による符号の決定結果
に基づいて、利用する変換テーブルの変換コードを決定
する変換パターン決定ステップとを含むようにすること
ができる。

【００４１】終端位置を特定するための情報を供給する
終端位置カウンタを有する変調装置の変調方法におい
て、終端コード検出ステップの処理は、入力されたデー
タから変換テーブルの変換コードに含まれる所定のパタ
ーンを検出し、終端位置カウンタにより供給される情報
が終端位置を示すことにより、終端コードを検出したと
判定するようにすることができる。

【００４２】前記不確定コード検出ステップの処理は、
変換パターン決定ステップの処理により決定された変換
パターンの最終ビットの情報、および、同期信号挿入ス
テップの処理により挿入された同期信号のパターンの最
終ビットの情報の取得を制御し、不確定ビット決定ステ
ップの処理は、不確定コード検出ステップの処理により
取得が制御された変換パターンの最終ビットの情報、お
よび同期信号のパターンの最終ビットの情報に基づい
て、不確定符号の＊に対応する符号を決定するようにす
ることができる。

【００４３】前記変換パターン決定ステップの処理は、
終端コードに基づいて、入力されたデータ列を変換する
変換パターンを決定したか否かを判定し、同期信号挿入
ステップの処理は、変換パターン決定ステップの処理に
よる判定結果に基づいて、所定の処理が行われた同期信
号を符号語列の任意の位置に挿入するようにすることが
できる。

【００４４】前記所定の処理において、同期信号の先頭
ビットは、終端コードに基づいて変換パターンを決定し
たと変換パターン決定手段が判定した場合、「１」に設
定され、終端コードに基づいて変換パターンを決定して
いないと変換パターン決定手段が判定した場合、「０」
に設定されるようにすることができる。

【００４５】本発明の記録媒体のプログラムは、データ
列の要素内の「１」の個数を２で割った時の余りと、変
換される符号語列の要素内の「１」の個数を２で割った
時の余りが、どちらも１あるいは０で一致するような変
換規則を有する変換コードを含む変換テーブルに従っ
て、入力されたデータを符号語に変換する変換ステップ
と、変換テーブルの変換コードに含まれる、最小ランｄ
の連続を所定の回数以下に制限する最小ラン連続制限コ
ードを、入力されたデータから検出する最小ラン連続制
限コード検出ステップと、最小ラン連続制限コード検出
ステップの処理による検出結果に基づいて、最小ランの
連続を所定の回数以下に制限するように、変換ステップ
の処理により変換された符号語列を置き換える連続最小
ラン置換ステップとを含むことを特徴とする。

【００４６】本発明のプログラムは、データ列の要素内
の「１」の個数を２で割った時の余りと、変換される符
号語列の要素内の「１」の個数を２で割った時の余り
が、どちらも１あるいは０で一致するような変換規則を
有する変換コードを含む変換テーブルに従って、入力さ
れたデータを符号語に変換する変換ステップと、変換テ
ーブルの変換コードに含まれる、最小ランｄの連続を所
定の回数以下に制限する最小ラン連続制限コードを、入
力されたデータから検出する最小ラン連続制限コード検
出ステップと、最小ラン連続制限コード検出ステップの
処理による検出結果に基づいて、最小ランの連続を所定
の回数以下に制限するように、変換ステップの処理によ
り変換された符号語列を置き換える連続最小ラン置換ス
テップとをコンピュータに実行させる。

【００４７】本発明の変調装置および方法、並びにプロ
グラムにおいては、データ列の要素内の「１」の個数を
２で割った時の余りと、変換される符号語列の要素内の
「１」の個数を２で割った時の余りが、どちらも１ある
いは０で一致するような変換規則を有する変換コードを
含む変換テーブルに従って、入力されたデータが符号語
に変換され、変換テーブルの変換コードに含まれる、最
小ランｄの連続を所定の回数以下に制限する最小ラン連
続制限コードが、入力されたデータから検出され、その
検出結果に基づいて、最小ランの連続を所定の回数以下
に制限するように、入力されたデータが変換された符号
語列が置き換えられる。

【００４８】

【発明の実施の形態】本発明の実施の形態について説明
するが、以下においては、説明の便宜上、変換される前
のデータの「０」と「１」の並び（変換前のデータ列）
を、（００００１１）のように、（ ）で区切って表
し、変換された後の符号の「０」と「１」の並び（符号
語列）を、”０００１００１００”のように、” ”で
区切って表すことにする。以下に示す表２は、本発明の
データを符号に変換する変換テーブルの例を表してい
る。

【００４９】

【表２】

【００５０】表２の変換テーブルは、最小ランｄ＝１、
最大ランｋ＝７で、データと変換されるチャネルビット
の変換比率は、ｍ：ｎ＝２：３である。また、最大拘束
長は、ｒ＝４の可変長テーブルである。この変換テーブ
ルは、変換コードとして、それがないと変換処理ができ
ない基礎コード（データ列（１１）から（００００００
１１）までのコード）、それがなくても変換処理は可能
であるが、それがあると、より効果的な変換処理が可能
となる置き換えコード（データ列（１１０１１１）のコ
ード）、および、符号を任意の位置で終端させるための
終端コード（データ列（００），（００００），（００
００１０），（００００００）のコード）により構成さ
れる終端テーブル（termination table）を含んでい
る。また、この変換テーブルには、同期信号も規定され
ている。

【００５１】また、表２は、基礎コードの要素に不確定
符号（＊を含む符号）を含んでいる。不確定符号は、直
前および直後の符号語列の如何によらず、最小ランｄと
最大ランｋを守るように、”０”か”１”に決定され
る。すなわち表２において、変換する２ビットのデータ
列が（１１）であったとき、その直前の符号語列によっ
て、”０００”または”１０１”が選択され、そのいず
れかに変換される。すなわち、直前の符号語列の１チャ
ネルビットが”１”である場合、最小ランｄを守るため
に、２ビットのデータ（１１）は、符号語”０００”に
変換され、直前の符号語列の１チャネルビットが”０”
である場合、最大ランｋが守られるように、符号語”１
０１”に変換される。

【００５２】また、表2の変換テーブルは、最小ランの
連続を制限する置き換えコードを含んでいる。データ列
が（１１０１１１）であり、さらに直後のデータデータ
列が（０１）、（００１）、若しくは（０００００）で
ある場合、または、データ列（１１０１１１）の直後の
データ列が（００００）と続き、ここで終端される場
合、データ列（１１０１１１）は符号語“００１０００
０００”に置き換えられる。なお、直後のデータ列が上
述したようなデータ列でない場合、このデータ列（１１
０１１１）は、２ビット単位（（１１），（０１），
（１１））で符号化され、符号語列“１０１０１０１０
１”または“００００１０１０１”に変換される。

【００５３】さらに、表２の変換コードは、データ列の
要素内の「１」の個数を２で割った時の余りと、変換さ
れる符号語列の要素内の「１」の個数を２で割った時の
余りが、どちらも１あるいは０で同一（対応するいずれ
の要素も、「１」の個数が奇数または偶数）となるよう
な変換規則を持っている。例えば、変換コードのうちの
データ列の要素（０００００１）は、”０１０１００１
００”の符号語列の要素に対応しているが、それぞれの
要素の「１」の個数は、データ列では１個、対応する符
号語列では３個であり、どちらも２で割ったときの余り
が１（奇数）で一致している。同様にして、変換コード
のうちのデータ列の要素（００００００００）は、”０
１０１００１００１００”の符号語列の要素に対応して
いるが、それぞれ「１」の個数は、データ列では０個、
対応する符号語列では４個であり、どちらも２で割った
ときの余りが０（偶数）で一致している。

【００５４】次に、図３を参照して、本発明に係る変調
装置の実施の形態を、図面を参照しながら説明する。こ
の実施の形態では、データ列が、表２に従って、可変長
符号（ｄ，ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）
に変換される。

【００５５】図３に示すように、変調装置３０は、DSV
制御ビットとして「１」あるいは「０」を決定し、入力
されたデータ列に、任意の間隔で挿入するDSV制御ビッ
ト決定・挿入部３１、決定されたDSV制御ビットが挿入
されたデータ列を所定の変換テーブルを用いてチャネル
ビットに変換するパターン変換部３２、パターン変換部
３２において変換された場合、変換後のチャネルビット
列が最小ランの連続となる位置を、DSV制御ビットが挿
入されたデータ列より検出し、この位置情報を出力する
最小ラン連続制限コード検出部３３、最小ラン連続制限
コード検出部３３に供給された位置情報に基づいて、パ
ターン変換部３２に供給されたチャネルビット列の所定
の部分を所定のパターンに置き換えることにより、最小
ランの連続を所定回数以内に制限する連続最小ラン置換
部３４、連続最小ラン置換部３４より供給されたチャネ
ルビット列の所定の位置に同期信号を挿入する同期信号
挿入部３５、並びに、同期信号挿入部３５の出力を記録
波形列に変換するNRZI化部３６を備える。また、変調装
置３０は、タイミング信号を生成し、DSV制御ビット決
定・挿入部３１、パターン変換部３２、最小ラン連続制
限コード検出部３３、連続最小ラン置換部３４、同期信
号挿入部３５、およびNRZI化部３６に供給してタイミン
グを管理するタイミング管理部３７を備える。

【００５６】図４は、図３の変調装置３０の処理を説明
する図である。DSV制御ビット決定・挿入部３１におい
て、DSV制御ビットの決定及び挿入は、データ列内の任
意の間隔おきに行われる。図４に示すように、入力され
たデータ語のうち、まずDATA1とDATA2の間にDSV制御ビ
ットを挿入するために、DSV制御ビット決定・挿入部３
１は、DATA1までの積算DSVを計算する。DSV値は、DATA1
を、チャネルビット列に変換し、さらにレベル符号化
（NRZI化）した各レベルを、レベルＨ（１）を「＋
１」、レベルＬ（０）を「−１」として、それらの値を
積算することによって得られる。同様に、次の区間DATA
2における区間DSVが計算される。次に、DATA1とDATA2の
間に挿入されるDSV制御ビットｘ１として、DATA1、DSV
制御ビットｘ１、およびDATA2によるDSVの絶対値が
「零」に近づくような値を決定する。

【００５７】DSV制御ビットｘ１を（１）に設定する
と、DATA1の後の区間DATA2のレベル符号は反転され、ま
た、（０）に設定すると、DATA1の後の区間DATA2のレベ
ル符号は非反転となる。なぜならば、上記表２及び表３
の各テーブル内の要素は、データ列の要素内の「１」の
個数と、変換される符号語列の要素内の「１」の個数
を、２で割った時の余りが、どちらも１あるいは０で一
致するようになっているので、データ列内において、
（１）を挿入することは、すなわち、変換される符号語
列に”１”を挿入することになる（すなわち「反転」さ
れることになる）からである。

【００５８】このようにして、図４のDSV制御ビットｘ
１が決定したら、次に所定のデータ間隔をおいて、DATA
2とDATA3の間に、DSV制御ビットｘ２を挿入し、同様にD
SV制御を行う。なお、そのときの積算DSV値は、DATA1，
ｘ１，そしてDATA2までの全てのDSV値とする。

【００５９】また、DATA１には、フレーム間で同期をと
るためのフレーム同期信号（以下、FS（Frame Sync）と
称する）が挿入される。このため、DATA１においては、
DSV制御ビットを挿入する間隔であるDSV区間は、短く設
定される。FSおよび、DATA１に対応するチャネルビット
からなるCbit１を含むDSV区間の長さであるspan１、DAT
A２に対応するチャネルビットからなるCbit２を含むDSV
区間の長さであるspan２、およびDATA３に対応するチャ
ネルビットからなるCbit３を含むDSV区間の長さであるs
pan３が全て同じ長さ（span１＝span２＝span３）とな
るように、DATA１の長さは決定される。すなわち、挿入
されたFSがFS（bit）であり、DATA２およびDATA３がと
もにｙ（bit）である場合、変換テーブルの変換率が
ｍ：ｎ＝２：３であるので、DATA１は、ｙ−FS＊２／３
（bit）となる。

【００６０】以上のように、チャネルビット列（NRZI化
後の記録符号列）は、FSが挿入された後において、等し
い間隔でDSV制御ビットが挿入されており、DSV制御が行
われる。

【００６１】図５は、変調装置３０の詳細な構成例を示
すブロック図である。図５において、入力されたデータ
列は、DSV制御ビット決定・挿入部３１において、DSV制
御ビットを挿入され、シフトレジスタ５１に供給され
る。

【００６２】シフトレジスタ５１は、データを２ビット
ずつシフトさせながら、最小ラン連続制限コード検出部
３３、並びにパターン変換部３２の不確定コード検出処
理部６１、変換コード検出部６２、および、終端コード
検出部６３に供給するようになされている。このときシ
フトレジスタ５１は、各部がその処理を行うのに必要な
ビット数を各部に供給する。

【００６３】最小ラン連続制限コード検出部３３は、入
力されたデータから表２中の（１１０１１１）のパター
ンを検出する。最小ラン連続制限コード検出部３３は、
予め所定のビット数のデータ列を記憶しており、入力さ
れたデータから（１１０１１１）を検出すると、さらに
続く入力データ列を参照する。そして、（１１０１１
１）の直後に続くパターンが（０１）、（００１）、若
しくは（０００００）である場合、または、（１１０１
１１）の直後に続くパターンが（００００）であり、さ
らに入力されたデータがここで終端される場合、最小ラ
ン連続制限コード検出部３３は、最小ラン連続制限コー
ドを検出したと判定し、その情報を連続最小ラン置換部
３４に供給する。

【００６４】なお、最小ラン連続制限コード検出部３３
は、予め所定のビット数のデータ列を記憶しており、上
記とは逆に、入力されたデータから（０１）、（００
１）、若しくは（０００００）を検出した場合、また
は、入力されたデータから（００００）を検出し、さら
に入力されたデータがここで終端される場合、その直前
の入力データ列を６データ分参照するようにし、そし
て、参照の結果が（１１０１１１）である場合、最小ラ
ン連続制限コードを検出したと判定し、その情報を連続
最小ラン置換部３４に供給するようにしてもよい。

【００６５】不確定コード検出処理部６１は、表２中の
拘束長ｒ＝１における（１１）を入力されたデータから
検出する。不確定コード検出処理部６１は、入力された
データが（１１）である場合、その情報をセレクタ部６
５および変換パターン決定部６６に供給する。そして、
直前のパターンの最終チャネルビットの情報を、変換パ
ターン決定部６６または同期信号挿入部３５から取得し
（すなわち、変調装置３０において、直前のパターンの
最終チャネルビットの情報は不確定コード検出処理部６
１にフィードバックされる）、その取得した最終チャネ
ルビットが０である場合は変換する符号を“１０１”に
決定し、最終チャネルビットが１である場合は変換する
符号を“０００”に決定するように、不確定ビット決定
部６７に情報を供給する。

【００６６】変換コード検出部６２は、表２中の（１
１）および（１１０１１１）以外のパターンを、termin
ation table以外の部分より検出する。そして、拘束長
ｒ＝１乃至４に対し、それぞれデータ列パターンが検出
された場合、その情報を、変換パターン決定部６６へ供
給する。

【００６７】終端コード検出部６３は、表２中のtermin
ation tableから終端コードのパターンを検出する。す
なわち、終端コード検出部６３は、入力されたデータか
ら（００）、（００００）、（００００１０）若しくは
（００００００）を検出し、さらに、内部に持つ終端位
置カウンタによって与えられる情報が終端位置を示すと
判定した場合、終端コードを検出したと判定し、その情
報を変換パターン決定部６６に供給する。これにより、
変調装置３０では、シフトレジスタ５１から供給された
データ、すなわちDSV制御ビットが挿入されたデータ列
から、終端位置を判定することができる。

【００６８】なお、図５において、パターン変換部３２
は、上述した不確定コード検出処理部６１、変換コード
検出部６２、および、終端コード検出部６３以外にも、
拘束長ｒ＝１乃至４の変換パターンを記憶する記憶部６
４、使用する変換パターンを選択するセレクタ部６５、
入力されたデータをチャネルビットに変換する変換パタ
ーン決定部６６、およびチャネルビット列において不確
定なビットを決定する不確定ビット決定部６７などによ
り構成される。

【００６９】記憶部６４は、表２に示すような変換テー
ブルの拘束長ｒ＝１の変換パターンである２−３変換パ
ターン７１、拘束長ｒ＝２の変換パターンである４−６
変換パターン７２、拘束長ｒ＝３の変換パターンである
６−９変換パターン７３、および、拘束長ｒ＝４の変換
パターンである８−１２変換パターン７４を記憶してお
り、各パターンをセレクタ部６５に供給する。

【００７０】上述した２−３変換パターン７１、４−６
変換パターン７２、６−９変換パターン７３、および８
−１２変換パターン７４は、不確定コード検出処理部６
１、変換コード検出部６２、終端コード検出部６３、ま
たは最小ラン連続制限コード検出部３３より供給される
情報が、例えば、変換されるチャネルビット列と１対１
に対応する識別用の情報を有するなどして、テーブルの
各要素に対して個別に識別可能な情報である場合、表２
中における、データ列からチャネルビット列への対応テ
ーブルのような構造以外の構造であっても構成すること
ができる。

【００７１】セレクタ部６５は、不確定コード検出処理
部６１に供給された情報に基づいて、記憶部６４に記憶
されている２−３変換パターン７１、４−６変換パター
ン７２、６−９変換パターン７３、および８−１２変換
パターン７４の中から、使用する変換パターンを選択し
て取得し、変換パターン決定部６６に供給する。なお、
不確定コード検出処理部６１が入力されたデータから
（１１）を検出した場合、セレクタ部６５は、取得した
２−３変換パターン７１を不確定ビット決定部６７に供
給する。

【００７２】変換パターン決定部６６は、不確定コード
検出処理部６１、変換コード検出部６２、および終端コ
ード検出部６３より取得した情報に基づいて、セレクタ
部６５、若しくは不確定ビット決定部６７より供給され
た変換パターンの中から使用する変換コードを選択し、
連続最小ラン置換部３４に供給するようになされてい
る。また、変換パターン決定部６６は、決定した変換パ
ターンの最終チャネルビットの情報を不確定コード検出
処理部６１に供給する。さらに、同期信号挿入部３５に
おいて、同期信号がチャネルビット列の所定の位置に挿
入される場合、変換パターン決定部６６は、必要に応じ
て、termination tableが使用されたか否か等の情報か
らなる終端処理情報を同期信号挿入部３５に供給する。

【００７３】不確定ビット決定部６７は、不確定コード
検出処理部６１に供給された情報に基づいて、セレクタ
部６５より供給される２−３変換パターン７１の不確定
符号を決定し、その情報を変換パターン決定部６６に供
給する。

【００７４】なお、パターン変換部３２より出力された
チャネルビット列は、最小ランの連続回数を制限されて
いない。最小ランの連続回数は、連続最小ラン置換部３
４において制限される。

【００７５】連続最小ラン置換部３４は、最小ラン連続
制限コード検出部３３より供給された情報に基づいて、
変換パターン決定部６６より供給されたチャネルビット
列の所定の部分に対して置き換え処理を行い、最小ラン
の連続を制限する。そして、連続最小ラン置換部３４
は、最小ランの連続を制限したチャネルビット列を同期
信号挿入部３５に供給する。

【００７６】同期信号挿入部３５は、連続最小ラン置換
部３４より供給されたチャネルビット列に変換テーブル
の変換コードとして存在しないユニークなパターンを含
む同期信号を挿入する。同期信号挿入部３５は、所定の
間隔においてチャネルビット列の入力を中断し、所定の
同期信号パターンを挿入する。同期信号挿入部３５によ
りチャネルビット列に挿入された同期信号パターンは、
他と区別が可能なチャネルビット列の形式で挿入されて
おり、必要に応じて変換パターン決定部６６より供給さ
れる終端処理情報を参照し、決定される。同期信号挿入
部３５は、チャネルビット列に同期信号を挿入すると、
その同期信号を挿入したチャネルビット列を、NRZI化部
３６に供給する。また、同期信号挿入部３５は、チャネ
ルビット列に挿入した同期信号の最終チャネルビットの
情報を、不確定コード検出処理部６１に供給する。

【００７７】終端処理情報は、データ列に表２のtermin
ation tableの（００）または（００００）の終端パタ
ーンが検出された場合に、変換パターン決定部６６より
同期信号挿入部３５に供給される。同期信号挿入部３５
は、復調時の整合性のために、データ列がtermination
tableを用いてチャネルビット列化されたか、否かを識
別し、同期信号を挿入する。

【００７８】例えば、同期信号内の先頭チャネルビット
に終端テーブル識別用ビットが設けられ、termination
tableが使用された場合は、この終端テーブル識別用ビ
ットに１が挿入され、通常テーブルを使用した場合は、
終端テーブル識別用ビットに０が挿入されるようにする
ことで、データ列がtermination tableを用いてチャネ
ルビット列化されたか、否かが識別される。

【００７９】NRZI化部３６は、同期信号挿入部３５に供
給されたチャネルビット列をチャネルビット列の１を反
転、０を非反転として、ビット列を並び直してNRZI化
し、記録符号列を作成する。言い換えると、NRZI化前の
チャネルビット列は、NRZI化後の記録符号列のエッジ位
置を示すビット列であり、NRZI化後の記録符号列は、記
録データのH／Lのレベルを示すビット列に相当する。

【００８０】なお、以上において、不確定ビット決定部
６７は、拘束長ｒ＝１に対してのみ設けられているよう
に説明したが、これに限らず、例えば、図６に示すよう
に、その他の拘束長に対しても設けられていてもよい。

【００８１】図６は、変調装置３０の他の詳細な構成例
を示すブロック図である。

【００８２】図６において、拘束長ｒ＝１に対しては不
確定ビット決定部６７が設けられ、拘束長ｒ＝２に対し
ては不確定ビット決定部８１が設けられ、拘束長ｒ＝３
に対しては不確定ビット決定部８２が設けられ、拘束長
ｒ＝４に対しては不確定ビット決定部８３が設けられて
いる。これにより、変調装置３０は、表２に示すような
変換テーブルが拘束長ｒ＝１、ｒ＝２、ｒ＝３、および
ｒ＝４のすべてにおいて不確定コードを持つ場合におい
ても、不確定ビットを決定することができる。

【００８３】次に、図５を参照して説明した実施の形態
の動作について説明する。

【００８４】最初に、DSV制御ビット決定・挿入部３１
において、入力されたデータ列にDSV制御ビットが挿入
され、シフトレジスタ５１に供給される。

【００８５】図７は、入力されたデータ列からチャネル
ビット列への変換における、レジスタ構成を示す模式図
である。図７において、データ列を上述した表２に基づ
いてチャネルビット列へ変換する際に最低限必要なレジ
スタの構成例が示されており、レジスタとしては、変換
前のDSV制御ビットを挿入されたデータ列を格納するた
めに、data[０：１１]の１２ビット、パターン変換部３
２の変換後のチャネルビット列を格納するために、cbit
[０：１７]の１８ビットが構成されている。また、その
他にタイミング用レジスタ等も構成される。

【００８６】図５に戻り、シフトレジスタ５１より、パ
ターン変換部３２の不確定コード検出処理部６１、変換
コード検出部６２、および終端コード検出部６３、並び
に、最小ラン連続制限コード検出部３３に、データが、
２ビット単位で、それぞれが検出等に必要なビット数だ
け供給される。

【００８７】図８は、シフトレジスタ５１よりDSV制御
ビット付きデータ列を供給された不確定コード検出処理
部６１、変換コード検出部６２、および終端コード検出
部６３の動作の具体例を示す図である。

【００８８】図８において、DSV制御ビット付きデータ
列が、data[０：１１]の１２ビットに、data[０]から順
に入力され、レジスタ数字の大きいほうへクロックごと
にシフトされていく。そして、data[１１]までシフトさ
れたデータは、次のシフト時に捨てられる。

【００８９】data[０，１]に２データ入力されると、不
確定コード検出処理部６１、変換コード検出部６２、お
よび終端コード検出部６３は、data[０，１]を参照す
る。そして、data[０，１]＝[１，１]である場合、（１
１）を検出した不確定コード検出処理部６１は、上述し
たように動作し、その情報をセレクタ部６５および変換
パターン決定部６６に供給し、変換パターン決定部６６
または同期信号挿入部３５から取得した直前のパターン
の最終チャネルビットに基づいて、“１０１”または
“０００”に変換するように、不確定ビット決定部６７
に情報を供給する。

【００９０】また、data[０，１]＝[０，１]またはdata
[０，１]＝[１，０]である場合、（１０）または（０
１）を検出した変換コード検出部６２は、表２に示すよ
うな変換テーブルの拘束長ｒ＝１の変換コードを用い
て、それぞれ“００１”または“０１０”に変換するよ
うに、その情報を変換パターン決定部６６に供給する。

【００９１】そして、data[０，１]＝[０，０]である場
合、（００）を検出した終端コード検出部６３は、上述
したように、内部に持つ終端位置カウンタを参照する。
そして、その終端位置カウンタによって与えられる情報
が終端位置を示すと判定した場合、“０００”に変換
し、終端するように、その情報を変換パターン決定部６
６に供給する。

【００９２】終端コード検出部６３の内部に持つ終端位
置カウンタによって与えられる情報が終端位置を示さな
い場合、（００）は、拘束長ｒ＝１においてパターン変
換されない。２データがシフトレジスタ５１に入力され
た時点で変換パターンが確定しない場合、シフトレジス
タ５１には、さらに２データが入力される。

【００９３】新たに２データ（合計４データ）が入力さ
れると、変換コード検出部６２および終端コード検出部
６３は、data[０，１，２，３]を参照する。そして、da
ta[０，１，２，３]＝[１，１，０，０]，data[０，
１，２，３]＝[０，１，０，０]、またはdata[０，１，
２，３]＝[１，０，０，０]である場合、（００１
１），（００１０）、または（０００１）を検出した変
換コード検出部６２は、上述したように動作し、表２に
示すような変換テーブルの拘束長ｒ＝２の変換コードを
用いて、それぞれ“０１０１００”，“０１０００
０”，または“０００１００”に変換するように、情報
を変換パターン決定部６６に供給する。

【００９４】そして、data[０，１，２，３]＝[０，
０，０，０]である場合、（００００）を検出した終端
コード検出部６３は、上述したように、内部に持つ終端
位置カウンタを参照する。そして、その終端位置カウン
タによって与えられる情報が終端位置を示すと判定した
場合、“０１０１００”に変換し、終端するように、そ
の情報を変換パターン決定部６６に供給する。

【００９５】終端コード検出部６３の内部に持つ終端位
置カウンタによって与えられる情報が終端位置を示さな
い場合、（００００）は、拘束長ｒ＝２においてパター
ン変換されない。４データがシフトレジスタ５１に入力
された時点で変換パターンが確定しない場合、シフトレ
ジスタ５１には、さらに２データが入力される。

【００９６】以上に示す拘束長ｒ＝２の場合において、
data[２，３]＝[０，０]であることは、すでに拘束長ｒ
＝１において判定済みであるので、data[０，１]につい
てのみ判定が行われるようにしてもよい。

【００９７】新たに２データ（合計６データ）が入力さ
れると、変換コード検出部６２および終端コード検出部
６３は、data[０，１，２，３，４，５]を参照する。そ
して、data[０，１，２，３，４，５]＝[１，１，０，
０，０，０]、またはdata[０，１，２，３，４，５]＝
[１，０，０，０，０，０]である場合、（００００１
１）、または（０００００１）を検出した変換コード検
出部６２は、上述したように動作し、表２に示すような
変換テーブルの拘束長ｒ＝３の変換コードを用いて、そ
れぞれ“０００１００１００”または“０１０１００１
００”に変換するように、情報を変換パターン決定部６
６に供給する。

【００９８】そして、data[０，１，２，３，４，５]＝
[０，０，０，０，０，０]またはdata[０，１，２，
３，４，５]＝[０，１，０，０，０，０]である場合、
（００００００）または（００００１０）を検出した終
端コード検出部６３は、上述したように、内部に持つ終
端位置カウンタを参照する。そして、その終端位置カウ
ンタによって与えられる情報が終端位置を示すと判定し
た場合、それぞれ“０１０１０００００”または“００
０１０００００”に変換し、終端するように、その情報
を変換パターン決定部６６に供給する。

【００９９】終端コード検出部６３の内部に持つ終端位
置カウンタによって与えられる情報が終端位置を示さな
い場合、（００００００）または（００００１０）は、
拘束長ｒ＝３においてパターン変換されない。６データ
がシフトレジスタ５１に入力された時点で変換パターン
が確定しない場合、シフトレジスタ５１には、さらに２
データが入力される。

【０１００】以上に示す拘束長ｒ＝３の場合において、
data[２，３，４，５]＝[０，０，０，０]であること
は、すでに拘束長ｒ＝２において判定済みであるので、
data[０，１]についてのみ判定が行われるようにしても
よい。

【０１０１】新たに２データ（合計８データ）が入力さ
れると、変換コード検出部６２は、data[０，１，２，
３，４，５，６，７]を参照する。そして、data[０，
１，２，３，４，５，６，７]＝[０，０，０，０，０，
０，０，０]，data[０，１，２，３，４，５，６，７]
＝[１，０，０，０，０，０，０，０] ，data[０，１，
２，３，４，５，６，７]＝[０，１，０，０，０，０，
０，０] 、若しくは、data[０，１，２，３，４，５，
６，７]＝[１，１，０，０，０，０，０，０]、また
は、data[０，１，２，３，４，５，６，７]＝[０，
０，０，１，０，０，０，０]，data[０，１，２，３，
４，５，６，７]＝[１，０，０，１，０，０，０，０]
，data[０，１，２，３，４，５，６，７]＝[０，１，
０，１，０，０，０，０] 、若しくはdata[０，１，
２，３，４，５，６，７]＝[１，１，０，１，０，０，
０，０]である場合、（００００００００），（０００
００００１），（００００００１０）、若しくは（００
００００１１）、または、（００００１０００），（０
０００１００１），（００００１０１０）、若しくは
（００００１０１１）を検出した変換コード検出部６２
は、上述したように動作し、表２に示すような変換テー
ブルの拘束長ｒ＝４の変換コードを用いて、それぞれ
“０１０１００１００１００”，“０１０１０００００
０１０”，“０１０１０００００００１”、若しくは
“０１０１０００００１０１”、または、“０００１０
０１００１００”，“０００１００００００１０”，
“０００１０００００００１”、若しくは“０００１０
００００１０１”に変換するように、情報を変換パター
ン決定部６６に供給する。

【０１０２】以上に示す拘束長ｒ＝４の場合において、
data[４，５，６，７]＝[０，０，０，０]であること
は、すでに拘束長ｒ＝２において判定済みであるので、
data[０，１，２，３]についてのみ判定が行われるよう
にしてもよい。

【０１０３】以上のように、入力されたDSV制御ビット
付データ列は、チャネルビット列に変換される。そし
て、次のパターン変換は、パターンが確定した後、再
度、拘束長１から始まるような、動作を繰り返してい
く。図７に示すように、チャネルビット列が１８ビット
のレジスタにより供給されるまでに、データ変換は終了
しており、このデータ変換が終了したチャネルビット列
が同期信号挿入３５へ供給される。

【０１０４】また、最小ラン連続制限コード検出部３３
は、DSV制御ビット付データ列が入力されたシフトレジ
スタ５１を参照し、最小ラン連続制限コードを検出す
る。

【０１０５】図９は、データ列から最小ラン連続制限コ
ードを検出する最小ラン連続制限コード検出部３３の動
作の具体例を示す図である。

【０１０６】図９において、DSV制御ビット付データ列
が、図８の場合と同様に、data[０：１１]に、data[０]
から順に入力され、レジスタ数字の大きいほうへクロッ
クごとにシフトされていく。そして、data[１１]までシ
フトされたデータは、次のシフト時に捨てられる。

【０１０７】また、最小ラン連続制限コード検出部３３
がdata[０：１１]を参照する前に、図８に示すようにし
て、データ列のチャネルビット列へのパターン変換が１
度行われ、変換されたチャネルビット列は、図７に示す
ようなチャネルビット列cbit[０：１７]のレジスタに格
納される。

【０１０８】拘束長ｒ＝１において、data[０，１]＝
[１，０]であり、直前の６データがdata[２，３，４，
５，６，７]＝[１，１，１，０，１，１]であって、変
調情報レジスタが条件に一致する場合、すなわち、（０
１）を検出し、その直前の６データにおいて（１１０１
１１）を検出し、さらに、変調情報レジスタが条件に一
致する場合、最小ラン連続制限コード検出部３３は、最
小ラン連続制限コードを検出したと判定し、その情報を
連続最小ラン置換部３４に供給する。

【０１０９】また、拘束長ｒ＝２において、data[０，
１，２，３]＝[０，１，０，０]またはdata[０，１，
２，３]＝[１，１，０，０]であり、直前の６データがd
ata[４，５，６，７，８，９]＝[１，１，１，０，１，
１]であって、変調情報レジスタが条件に一致する場
合、すなわち、（００１０）または（００１１）を検出
し、その直前の６データにおいて（１１０１１１）を検
出し、さらに、変調情報レジスタが条件に一致する場
合、最小ラン連続制限コード検出部３３は、最小ラン連
続制限コードを検出したと判定し、その情報を連続最小
ラン置換部３４に供給する。

【０１１０】さらに、拘束長ｒ＝２において、data
[０，１，２，３]＝[０，０，０，０]で終端位置を示し
ており、直前の６データがdata[４，５，６，７，８，
９]＝[１，１，１，０，１，１]であって、変調情報レ
ジスタが条件に一致する場合、すなわち、（００００）
で終端する終端位置を検出し、その直前の６データにお
いて（１１０１１１）を検出し、さらに、変調情報レジ
スタが条件に一致する場合、最小ラン連続制限コード検
出部３３は、最小ラン連続制限コードを検出したと判定
し、その情報を連続最小ラン置換部３４に供給する。

【０１１１】さらに、拘束長ｒ＝３において、data
[０，１，２，３，４，５]＝[０，０，０，０，０，０]
またはdata[０，１，２，３，４，５]＝[１，０，０，
０，０，０]であり、直前の６データがdata[６，７，
８，９，１０，１１]＝[１，１，１，０，１，１]であ
って、変調情報レジスタが条件に一致する場合、すなわ
ち、（００００００）または（０００００１）を検出
し、その直前の６データにおいて（１１０１１１）を検
出し、さらに、変調情報レジスタが条件に一致する場
合、最小ラン連続制限コード検出部３３は、最小ラン連
続制限コードを検出したと判定し、その情報を連続最小
ラン置換部３４に供給する。

【０１１２】連続最小ラン置換部３４は、最小ラン連続
制限コード検出部３３より供給された情報に基づいて、
チャネルビット列を所定のチャネルビット列に置き換え
る。このとき、data[２，３，４，５，６，７]＝[１，
１，１，０，１，１]の場合、すなわち、拘束長ｒ＝１
において最小ラン連続制限コードが検出された場合、置
き換えられるチャネルビット列は、cbit[３，４，５，
６，７，８，９，１０，１１]である。また、data[４，
５，６，７，８，９]＝[１，１，１，０，１，１]の場
合、すなわち、拘束長ｒ＝２において最小ラン連続制限
コードが検出された場合、置き換えられるチャネルビッ
ト列は、cbit[６，７，８，９，１０，１１，１２，１
３，１４]である。同様に、data[６，７，８，９，１
０，１１]＝[１，１，１，０，１，１]の場合、すなわ
ち、拘束長ｒ＝３において最小ラン連続制限コードが検
出された場合、置き換えられるチャネルビット列は、cb
it[９，１０，１１，１２，１３，１４，１５，１６，
１７]である。

【０１１３】以上のようにして、チャネルビット列から
チャネルビット列への置き換え変換が行われる。このよ
うに、変調装置３０は、置換えに際して、新たにレジス
タを追加する必要は無く、簡単な構成で実現できる。ま
た、図７に示すように、チャネルビット列は、１８ビッ
トのレジスタにより供給される前に置換処理は完了して
おり、この置換されたチャネルビット列が同期信号挿入
部３５に供給される。

【０１１４】次に、図１０を参照して、最小ラン連続制
限コード検出部３３の動作の詳細について説明する。図
１０は、最小ラン連続制限コード検出部３３が変調情報
レジスタを参照して最小ラン連続制限コードを検出する
動作の様子の詳細を示す図である。

【０１１５】図１０において、DSV制御ビット付データ
列は、順にレジスタに入力され、パターン変換部３２に
より、２データに対して３ビットのチャネルビット列に
変換される。すなわち、ｔ１、ｔ２、ｔ３、ｔ４、ｔ
５、ｔ６、ｔ７の順にDSV制御ビット付データ列が２デ
ータ単位で参照してパターン変換処理がされ、チャネル
ビット列に変換される。パターン変換部３２がDSV制御
ビット付データ列をチャネルビット列に変換できない場
合は、上述したように、さらにDSV制御ビット付データ
列が入力され、2データ単位（4データ、6データ、及び8
データ）で参照してパターン変換処理が繰り返される。

【０１１６】変調情報レジスタ９１は、２ビットのデー
タを格納できるように構成されており、データは１ビッ
トずつ入力され、次のデータが入力されると、前に入力
されたデータがシフトするように構成されている。DSV
制御ビット付データ列より（１１）が検出され、“＊０
＊”に変換された場合、変調情報レジスタ９１にはデー
タ「１」が入力され、以前に入力されたデータがシフト
される。一方、（１１）が検出されたが、“＊０＊”に
変換されなかった場合は、変調情報レジスタ９１にはデ
ータ「０」が入力され、以前に入力されたデータがシフ
トされる。

【０１１７】変調情報レジスタ９１の２ビットがともに
「１」である場合、若しくは、ともに「０」が入力され
ていない場合、最小ラン連続コード検出部３３は、変調
情報レジスタ９１が条件に一致したと判定する。そし
て、連続制限コード置換部３４により、チャネルビット
列の置き換えが行われると、変換情報レジスタ９１の２
ビットは「０」にクリアされる。

【０１１８】例えば、図１０のｔ１において、DSV制御
ビット付データ列より（１１）が検出されると、上述し
たように、（１１）は、“０００”のチャネルビット列
に変換される。このとき、初期値として[０，０]が入っ
ていた変調情報レジスタ９１には、データ「１」が入力
され、[１，０]となる。そして、ｔ２において、DSV制
御ビット付データ列より（１１）が検出され、上述した
ように、（１１）は“１０１”のチャネルビット列に変
換される。このとき、変調情報レジスタ９１には、デー
タ「１」が入力され、ｔ１において入力されたデータが
シフトされる。すなわち変調情報レジスタ９１は、
[１，１]となる。

【０１１９】ｔ３において、DSV制御ビット付データ列
より（０１）が検出され、（０１）は“０１０”に変換
される。このとき、変調情報レジスタ９１には、新たに
データは入力されず、変調情報レジスタ９１は、 [１，
１]のままである。ｔ４において、DSV制御ビット付デー
タ列より（１１）が検出され、（１１）は“１０１”に
変換される。これにより、変調情報レジスタ９１には、
データ「１」が入力され、ｔ１において入力されたデー
タがシフトされる。すなわち変調情報レジスタ９１は、
[１，１]となる。

【０１２０】ｔ５において、DSV制御ビット付データ列
より（００）が検出され、上述したように、（００）は
変換されずｔ６に移行する。同様に、ｔ６においても、
（００）が検出され、ｔ７に移行する。そして、ｔ７に
おいて（０１）が検出され、（０００００１）は“０１
０１００１００”に変換される。このとき、変調情報レ
ジスタ９１には、新たにデータは入力されないので、変
調情報レジスタ９１は前の値を保持している。そして、
図９に示すように、最小ラン連続制限コード検出部３３
は、（０００００１）を検出し、直前の６データにおい
て（１１０１１１）を検出している。さらに、直前の6
データが（１１０１１１）を検出している時点の変調情
報レジスタ９１が、[１，１]であるので、最小ラン連続
制限コード検出部３３は、最小ラン連続制限コードを検
出したと判定し、連続最小ラン置換部３４において、チ
ャネルビット列の置き換えが行われ、ｔ２乃至ｔ４にお
いて、変換されるべきチャネルビット列“１０１０１０
１０１”が“００１００００００”に置き換えられる。

【０１２１】以上のように置き換えが行われると、変調
情報レジスタ９１は、入力されたデータがクリアされ
て、[０，０]になる。

【０１２２】また、図１１は、最小ラン連続制限コード
検出部３３が変調情報レジスタを参照して最小ラン連続
制限コードを検出する動作の様子の詳細の他の例を示す
図である。

【０１２３】図１１のｔ１において、DSV制御ビット付
データ列より（００）が検出されると、上述したよう
に、（００）は変換されずｔ２に移行する。そして、ｔ
２において、DSV制御ビット付データ列より（１１）が
検出され、（００１１）は“０１０１００”のチャネル
ビット列に変換される。このとき、初期値として[０，
０]が入っていた変調情報レジスタ９１には、データ
「０」が入力され、変調情報レジスタ９１は、[０，０]
となる。

【０１２４】ｔ３において、DSV制御ビット付データ列
より（０１）が検出され、（０１）は“０１０”に変換
される。このとき、変調情報レジスタ９１には、新たに
データは入力されないので、変調情報レジスタ９１は前
の値を保持しており、 [０，０]となる。ｔ４におい
て、DSV制御ビット付データ列より（１１）が検出さ
れ、（１１）は“１０１”に変換される。これにより、
変調情報レジスタ９１には、データ「１」が入力され、
ｔ２において入力されたデータがシフトされる。すなわ
ち変調情報レジスタ９１は、[１，０]となる。

【０１２５】ｔ５において、DSV制御ビット付データ列
より（００）が検出され、上述したように、（００）は
変換されずｔ６に移行する。同様に、ｔ６においても、
（００）が検出され、ｔ７に移行する。そして、ｔ７に
おいて（０１）が検出され、（０００００１）は“０１
０１００１００”に変換される。このとき、変調情報レ
ジスタ９１には、新たにデータは入力されないので、変
調情報レジスタ９１は前の値を保持している。そして、
図９に示すように、最小ラン連続制限コード検出部３３
は、（０００００１）を検出し、直前の６データにおい
て（１１０１１１）を検出している。しかし、変調情報
レジスタ９１が、[１，０]であるので、最小ラン連続制
限コード検出部３３は、最小ラン連続制限コードを検出
していないと判定し、連続最小ラン置換部３４におい
て、チャネルビット列の置き換えは行われない。

【０１２６】以上のようにして、最小ラン連続制限コー
ド検出部３３は、変調情報レジスタ９１を参照し、最小
ラン連続制限コードを検出する。

【０１２７】以上のように構成することにより、変調装
置３０を簡単な構成にすることができる。そして、最小
ラン連続制限コード検出部３３、および連続最小ラン置
換部３４をパターン変換部３２と別に構成することによ
り、様々な仕様の他システムへの応用を容易に行うこと
ができる。

【０１２８】例えば、最小ランの連続を制限しなくても
よいシステムに応用する場合、最小ラン連続制限コード
検出部３３への接続を切断するだけで、変調装置３０を
適用することができる。

【０１２９】なお、上記したような処理を行うコンピュ
ータプログラムをユーザに提供する提供媒体としては、
磁気ディスク、CD-ROM、固体メモリなどの記録媒体の
他、ネットワーク、衛星などの通信媒体を利用すること
ができる。

【０１３０】

【発明の効果】以上のように、本発明の変調装置および
方法、記録媒体、並びにプログラムによれば、拘束長ｒ
＝３において変換されないデータ列を拘束長ｒ＝４にお
いて判定して変換するようにし、さらに、最小ラン連続
制限コード検出部および連続最小ラン置換部をパターン
変換部と別に構成するようにしたので、変調装置を実現
する回路の構成を簡単にし、他システムへの応用を容易
に行うことができる。

【図面の簡単な説明】

【図１】従来の変調装置の構成例を示すブロック図であ
る。

【図２】従来の変調装置の他の構成例を示すブロック図
である。

【図３】本発明を適用した変調装置の構成例を示すブロ
ック図である。

【図４】図１の変調装置の処理を説明する図である。

【図５】変調装置の詳細な構成例を示すブロック図であ
る。

【図６】変調装置の他の詳細な構成例を示すブロック図
である。

【図７】入力されたデータ列からチャネルビット列への
変換における、レジスタ構成を示す模式図である。

【図８】シフトレジスタより供DSV制御ビット付きデー
タ列を供給された不確定コード検出処理部、変換コード
検出部、および終端コードの動作の具体例を示す図であ
る。

【図９】データ列から最小ラン連続制限コードを検出す
る最小ラン連続制限コード検出部の動作の具体例を示す
図である。

【図１０】最小ラン連続制限コード検出部が変調情報レ
ジスタを参照して最小ラン連続制限コードを検出する動
作の様子の詳細を示す図である。

【図１１】最小ラン連続制限コード検出部が変調情報レ
ジスタを参照して最小ラン連続制限コードを検出する動
作の様子の詳細の他の例を示す図である。

【符号の説明】

３０ 変調装置， ３１ DSV制御ビット決定・挿入
部， ３２ パターン変換部， ３３ 最小ラン連続制
限コード検出部， ３４ 連続最小ラン置換部，３５
同期信号挿入部， ３６ NRZI化部， ５１ シフトレ
ジスタ， ６１不確定コード検出処理部， ６２ 変換
コード検出部， ６３ 終端コード検出部， ６４ 記
憶部， ６５ セレクタ部， ６６ 変換パターン決定
部，６７，８１，８２，８３ 不確定ビット決定部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 飛田 実 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5D044 AB01 BC02 CC06 GL01 GL13 GL19 GL21 GL28

Claims (18)

【特許請求の範囲】
1. 【請求項１】 基本データ長がｍビットのデータを、基
   本符号長がｎビットの可変長符号（ｄ，ｋ；ｍ，ｎ；
   ｒ）に変換する変調装置において、 データ列の要素内の「１」の個数を２で割った時の余り
   と、変換される符号語列の要素内の「１」の個数を２で
   割った時の余りが、どちらも１あるいは０で一致するよ
   うな変換規則を有する変換コードを含む変換テーブルに
   従って、入力されたデータを符号語に変換する変換手段
   と、 前記変換テーブルの変換コードに含まれる、最小ランｄ
   の連続を所定の回数以下に制限する最小ラン連続制限コ
   ードを、前記入力されたデータから検出する最小ラン連
   続制限コード検出手段と、 前記最小ラン連続制限コード検出手段による検出結果に
   基づいて、前記最小ランの連続を所定の回数以下に制限
   するように、前記変換手段により変換された前記符号語
   列を置き換える連続最小ラン置換手段とを備えることを
   特徴とする変調装置。
2. 【請求項２】 前記変換手段による、前記変換テーブル
   に含まれる所定の前記変換コードに基づいた変換の回数
   をカウントし、その情報を保持する変調情報保持手段を
   さらに備え、 前記最小ラン連続制限コード検出手段は、前記変調情報
   保持手段により保持されている情報の内容に基づいて、
   前記入力されたデータからの前記最小ラン連続制限コー
   ドの検出が制御されることを特徴とする請求項１に記載
   の変調装置。
3. 【請求項３】 前記連続最小ラン置換手段により前記最
   小ランの連続が所定の回数以下に制限された前記符号語
   列の任意の位置に、前記変換テーブルの変換コードとし
   て存在しないユニークなパターンを含む同期信号を挿入
   する同期信号挿入手段と、 前記同期信号挿入手段により前記同期信号が挿入された
   前記符号語列をNRZI変換し、記録符号列を作成するNRZI
   変換手段とをさらに備えることを特徴とする請求項２に
   記載の変調装置。
4. 【請求項４】 前記変換手段は、 ｄ＝１、ｋ＝７、ｍ＝２、ｎ＝３の基礎コードを有する
   前記変換テーブルの変換コードに含まれる所定のパター
   ンを、前記入力されたデータから検出する変換コード検
   出手段と、 前記変換テーブルの変換コードに含まれる、符号を任意
   の位置において終端させるための終端コードを、前記入
   力されたデータから検出する終端コード検出手段と、 前記変換テーブルの変換コードに含まれ、直前または直
   後の符号語が「１」のとき「０」となり、「０」のとき
   「１」となる記号を＊とするとき、「０００」または
   「１０１」となる符号「＊０＊」を有する不確定符号を
   含む不確定コードを、前記入力されたデータから検出す
   る不確定コード検出手段と、 前記不確定コード検出手段により検出された前記不確定
   コードに含まれる前記不確定符号の＊に対応する符号を
   決定する不確定ビット決定手段と、 前記変換コード検出手段、前記終端コード検出手段、お
   よび前記不確定コード検出手段の検出結果、並びに、前
   記不確定ビット決定手段による符号の決定結果に基づい
   て、利用する前記変換テーブルの前記変換コードを決定
   する変換パターン決定手段とを備えることを特徴とする
   請求項３に記載の変調装置。
5. 【請求項５】 前記終端コード検出手段は、 終端位置を特定するための情報を供給する終端位置カウ
   ンタを有し、 前記入力されたデータから前記変換テーブルの変換コー
   ドに含まれる所定のパターンを検出し、前記終端位置カ
   ウンタにより供給される情報が終端位置を示すことによ
   り、前記終端コードを検出したと判定することを特徴と
   する請求項４に記載の変調装置。
6. 【請求項６】 前記不確定コード検出手段は、前記変換
   パターン決定手段により決定された前記変換パターンの
   最終ビットの情報、および、前記同期信号挿入手段によ
   り挿入された前記同期信号のパターンの最終ビットの情
   報を取得し、 前記不確定ビット決定手段は、前記不確定コード検出手
   段が取得した前記変換パターンの最終ビットの情報、お
   よび前記同期信号のパターンの最終ビットの情報に基づ
   いて、前記不確定符号の＊に対応する符号を決定するこ
   とを特徴とする請求項４に記載の変調装置。
7. 【請求項７】 前記変換パターン決定手段は、前記終端
   コードに基づいて、前記入力されたデータ列を変換する
   前記変換パターンを決定したか否かを判定し、 前記同期信号挿入手段は、前記変換パターン決定手段に
   よる判定結果に基づいて、所定の処理が行われた前記同
   期信号を前記符号語列の任意の位置に挿入することを特
   徴とする請求項４に記載の変調装置。
8. 【請求項８】 前記所定の処理において、前記同期信号
   の先頭ビットは、 前記終端コードに基づいて前記変換パターンを決定した
   と前記変換パターン決定手段が判定した場合、「１」に
   設定され、 前記終端コードに基づいて前記変換パターンを決定して
   いないと前記変換パターン決定手段が判定した場合、
   「０」に設定されることを特徴とする請求項７に記載の
   変調装置。
9. 【請求項９】 基本データ長がｍビットのデータを、基
   本符号長がｎビットの可変長符号（ｄ，ｋ；ｍ，ｎ；
   ｒ）に変換する変調装置の変調方法において、 データ列の要素内の「１」の個数を２で割った時の余り
   と、変換される符号語列の要素内の「１」の個数を２で
   割った時の余りが、どちらも１あるいは０で一致するよ
   うな変換規則を有する変換コードを含む変換テーブルに
   従って、入力されたデータを符号語に変換する変換ステ
   ップと、 前記変換テーブルの変換コードに含まれる、最小ランｄ
   の連続を所定の回数以下に制限する最小ラン連続制限コ
   ードを、前記入力されたデータから検出する最小ラン連
   続制限コード検出ステップと、 前記最小ラン連続制限コード検出ステップの処理による
   検出結果に基づいて、前記最小ランの連続を所定の回数
   以下に制限するように、前記変換ステップの処理により
   変換された前記符号語列を置き換える連続最小ラン置換
   ステップとを含むことを特徴とする変調方法。
10. 【請求項１０】 前記変換ステップの処理による、前記
    変換テーブルに含まれる所定の前記変換コードに基づい
    た変換の回数をカウントし、その情報の保持を制御する
    変調情報保持ステップをさらに備え、 前記最小ラン連続制限コード検出ステップの処理は、前
    記変調情報保持ステップの処理により保持が制御されて
    いる情報の内容に基づいて、前記入力されたデータから
    の前記最小ラン連続制限コードの検出を制御することを
    特徴とする請求項９に記載の変調方法。
11. 【請求項１１】 前記連続最小ラン置換ステップの処理
    により前記最小ランの連続が所定の回数以下に制限され
    た前記符号語列の任意の位置に、前記変換テーブルの変
    換コードとして存在しないユニークなパターンを含む同
    期信号を挿入する同期信号挿入ステップと、 前記同期信号挿入ステップの処理により前記同期信号が
    挿入された前記符号語列をNRZI変換し、記録符号列を作
    成するNRZI変換ステップとをさらに含むことを特徴とす
    る請求項１０に記載の変調方法。
12. 【請求項１２】 前記変換ステップの処理は、 ｄ＝１、ｋ＝７、ｍ＝２、ｎ＝３の基礎コードを有する
    前記変換テーブルの変換コードに含まれる所定のパター
    ンを、前記入力されたデータから検出する変換コード検
    出ステップと、 前記変換テーブルの変換コードに含まれる、符号を任意
    の位置において終端させるための終端コードを、前記入
    力されたデータから検出する終端コード検出ステップ
    と、 前記変換テーブルの変換コードに含まれ、直前または直
    後の符号語が「１」のとき「０」となり、「０」のとき
    「１」となる記号を＊とするとき、「０００」または
    「１０１」となる符号「＊０＊」を有する不確定符号を
    含む不確定コードを、前記入力されたデータから検出す
    る不確定コード検出ステップと、 前記不確定コード検出ステップの処理により検出された
    前記不確定コードに含まれる前記不確定符号の＊に対応
    する符号を決定する不確定ビット決定ステップと、 前記変換コード検出ステップ、前記終端コード検出ステ
    ップ、および前記不確定コード検出ステップの処理の検
    出結果、並びに、前記不確定ビット決定ステップの処理
    による符号の決定結果に基づいて、利用する前記変換テ
    ーブルの前記変換コードを決定する変換パターン決定ス
    テップとを含むことを特徴とする請求項１１に記載の変
    調方法。
13. 【請求項１３】 終端位置を特定するための情報を供給
    する終端位置カウンタを有する変調装置の変調方法にお
    いて、 前記終端コード検出ステップの処理は、前記入力された
    データから前記変換テーブルの変換コードに含まれる所
    定のパターンを検出し、前記終端位置カウンタにより供
    給される情報が終端位置を示すことにより、前記終端コ
    ードを検出したと判定することを特徴とする請求項１２
    に記載の変調方法
14. 【請求項１４】 前記不確定コード検出ステップの処理
    は、前記変換パターン決定ステップの処理により決定さ
    れた前記変換パターンの最終ビットの情報、および、前
    記同期信号挿入ステップの処理により挿入された前記同
    期信号のパターンの最終ビットの情報の取得を制御し、 前記不確定ビット決定ステップの処理は、前記不確定コ
    ード検出ステップの処理により取得が制御された前記変
    換パターンの最終ビットの情報、および前記同期信号の
    パターンの最終ビットの情報に基づいて、前記不確定符
    号の＊に対応する符号を決定することを特徴とする請求
    項１２に記載の変調方法。
15. 【請求項１５】 前記変換パターン決定ステップの処理
    は、前記終端コードに基づいて、前記入力されたデータ
    列を変換する前記変換パターンを決定したか否かを判定
    し、 前記同期信号挿入ステップの処理は、前記変換パターン
    決定ステップの処理による判定結果に基づいて、所定の
    処理が行われた前記同期信号を前記符号語列の任意の位
    置に挿入することを特徴とする請求項１２に記載の変調
    方法。
16. 【請求項１６】 前記所定の処理において、前記同期信
    号の先頭ビットは、 前記終端コードに基づいて前記変換パターンを決定した
    と前記変換パターン決定手段が判定した場合、「１」に
    設定され、 前記終端コードに基づいて前記変換パターンを決定して
    いないと前記変換パターン決定手段が判定した場合、
    「０」に設定されることを特徴とする請求項１５に記載
    の変調方法。
17. 【請求項１７】 基本データ長がｍビットのデータを、
    基本符号長がｎビットの可変長符号（ｄ，ｋ；ｍ，ｎ；
    ｒ）に変換する変調装置用のプログラムであって、 データ列の要素内の「１」の個数を２で割った時の余り
    と、変換される符号語列の要素内の「１」の個数を２で
    割った時の余りが、どちらも１あるいは０で一致するよ
    うな変換規則を有する変換コードを含む変換テーブルに
    従って、入力されたデータを符号語に変換する変換ステ
    ップと、 前記変換テーブルの変換コードに含まれる、最小ランｄ
    の連続を所定の回数以下に制限する最小ラン連続制限コ
    ードを、前記入力されたデータから検出する最小ラン連
    続制限コード検出ステップと、 前記最小ラン連続制限コード検出ステップの処理による
    検出結果に基づいて、前記最小ランの連続を所定の回数
    以下に制限するように、前記変換ステップの処理により
    変換された前記符号語列を置き換える連続最小ラン置換
    ステップとを含むことを特徴とするコンピュータが読み
    取り可能なプログラムが記録されている記録媒体。
18. 【請求項１８】 基本データ長がｍビットのデータを、
    基本符号長がｎビットの可変長符号（ｄ，ｋ；ｍ，ｎ；
    ｒ）に変換する変調装置を制御するコンピュータが実行
    可能なプログラムであって、 データ列の要素内の「１」の個数を２で割った時の余り
    と、変換される符号語列の要素内の「１」の個数を２で
    割った時の余りが、どちらも１あるいは０で一致するよ
    うな変換規則を有する変換コードを含む変換テーブルに
    従って、入力されたデータを符号語に変換する変換ステ
    ップと、 前記変換テーブルの変換コードに含まれる、最小ランｄ
    の連続を所定の回数以下に制限する最小ラン連続制限コ
    ードを、前記入力されたデータから検出する最小ラン連
    続制限コード検出ステップと、 前記最小ラン連続制限コード検出ステップの処理による
    検出結果に基づいて、前記最小ランの連続を所定の回数
    以下に制限するように、前記変換ステップの処理により
    変換された前記符号語列を置き換える連続最小ラン置換
    ステップとを含むことを特徴とするプログラム。