JP2003204041A - 強誘電体型不揮発性半導体メモリ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】高い信頼性を有する強誘電体型不揮発性半導体
メモリの製造方法を提供する。 【解決手段】ビット線ＢＬ_Aと、選択用トランジスタＴ
Ｒ_Aと、Ｍ個のメモリセルＭＣ_AMから構成されたメモリ
ユニットＭＵ_Aと、Ｍ本のプレート線ＰＬから成り、メ
モリユニットＭＵ_Aは、半導体基板１０の上方に絶縁層
１７を介して形成されており、且つ、絶縁膜２７Ａによ
って被覆されており、各メモリセルは、共通の第１の電
極２１とキャパシタ層２２と第２の電極２３とから成
り、共通の第１の電極ＣＮ_Aは選択用トランジスタＴＲ_A
を介してビット線ＢＬ_Aに接続された強誘電体型不揮発
性半導体メモリの製造方法においては、絶縁膜２７Ａ及
び絶縁層１７を貫通し、共通の第１の電極ＣＮ_Aと選択
用トランジスタＴＲ_Aとを接続する接続孔１９を形成す
る工程を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体型不揮発
性半導体メモリ（所謂ＦＥＲＡＭ）、及び、その製造方
法に関する。

【０００２】

【従来の技術】近年、大容量の強誘電体型不揮発性半導
体メモリに関する研究が盛んに行われている。強誘電体
型不揮発性半導体メモリ（以下、不揮発性メモリと略称
する場合がある）は、高速アクセスが可能で、しかも、
不揮発性であり、また、小型で低消費電力であり、更に
は、衝撃にも強く、例えば、ファイルのストレージやレ
ジューム機能を有する各種電子機器、例えば、携帯用コ
ンピュータや携帯電話、ゲーム機の主記憶装置としての
利用、あるいは、音声や映像を記録するための記録メデ
ィアとしての利用が期待されている。

【０００３】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、強誘電体層を有す
るキャパシタ部の蓄積電荷量の変化を検出する方式の、
高速書き換えが可能な不揮発性メモリであり、基本的に
は、メモリセル（キャパシタ部）と選択用トランジスタ
とから構成されている。メモリセル（キャパシタ部）
は、例えば、下部電極、上部電極、及び、これらの電極
間に挟まれた強誘電体層から構成されている。この不揮
発性メモリにおけるデータの書込みや読出しは、図３２
に示す強誘電体のＰ−Ｅヒステリシスループを応用して
行われる。即ち、強誘電体層に外部電界を加えた後、外
部電界を除いたとき、強誘電体層は残留分極を示す。そ
して、強誘電体層の残留分極は、プラス方向の外部電界
が印加されたとき＋Ｐ_r、マイナス方向の外部電界が印
加されたとき−Ｐ_rとなる。ここで、残留分極が＋Ｐ_rの
状態（図３２の「Ｄ」参照）の場合を「０」とし、残留
分極が−Ｐ_rの状態（図３２の「Ａ」参照）の場合を
「１」とする。

【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図３２の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態
に変化する。一方、データが「１」であれば、強誘電体
層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の
状態に変化する。データが「０」の場合には、強誘電体
層の分極反転は生じない。一方、データが「１」の場合
には、強誘電体層に分極反転が生じる。その結果、メモ
リセル（キャパシタ部）の蓄積電荷量に差が生じる。選
択された不揮発性メモリの選択用トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体層の分極
状態は図３２の「Ｄ」の状態となってしまう。即ち、読
出し時、データ「１」は、一旦、破壊されてしまう。そ
れ故、データが「１」の場合、マイナス方向の外部電界
を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態
とし、データ「１」を再度書き込む。

【０００５】通常、選択用トランジスタは半導体基板に
形成されており、メモリセルは絶縁層上に形成されてお
り、下部電極が接続孔を介して選択用トランジスタの一
方のソース／ドレイン領域に接続されている。接続孔
は、通常、選択用トランジスタの一方のソース／ドレイ
ン領域の上方の絶縁層の部分に開口部を形成し、化学的
気相成長法（ＣＶＤ法）にて開口部内を含む絶縁層上
に、例えばタングステン層を形成した後、絶縁層上のタ
ングステン層を除去する方法によって形成される。

【０００６】また、強誘電体層を構成する強誘電体材料
として、ペロブスカイト構造を有する酸化物［例えば、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、（Ｂａ，Ｓｒ）ＴｉＯ₃等］
や、ビスマス系層状ペロブスカイト構造を有する酸化物
［例えば、Ｂｉ₂Ｓｒ（Ｔａ，Ｎｂ）₂Ｏ₉、（Ｂｉ，Ｌ
ａ）₄Ｔｉ₃Ｏ₁₂等］が使用されている。そして、良好な
特性を得るためには、高温での酸化熱処理を行い、酸素
欠損の無い強誘電体層を形成する必要がある。

【０００７】

【発明が解決しようとする課題】ところで、ＣＶＤ法に
てタングステンから成る接続孔を形成する場合、水素ガ
スを多量に使用する。それ故、不揮発性メモリの構造に
よっては、強誘電体層を構成する強誘電体材料としての
酸化物が水素ガス雰囲気に晒されて還元され、強誘電体
特性に劣化が生じたり、電極から強誘電体層が剥離する
といった問題がある。また、酸素ガス雰囲気中での酸化
熱処理によってタングステンから成る接続孔が酸化され
てしまうといった問題もある。更には、酸化熱処理を行
ったとき、下部電極を構成する材料の原子と接続孔を構
成する導電材料の原子（例えば、タングステン原子）と
が相互拡散するといった問題もある。そして、これらの
現象が発生すると、不揮発性メモリの信頼性の低下、導
通不良等の発生に繋がる。

【０００８】従って、本発明の目的は、上記の問題を解
決し、高い信頼性を有する強誘電体型不揮発性半導体メ
モリ及びその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る強誘電体型不揮発性半導
体メモリの製造方法は、（Ａ）ビット線と、（Ｂ）選択
用トランジスタと、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモ
リセルから構成されたメモリユニットと、（Ｄ）Ｍ本の
プレート線、から成り、メモリユニットは、半導体基板
の上方に絶縁層を介して形成されており、且つ、絶縁膜
によって被覆されており、各メモリセルは、第１の電極
とキャパシタ層と第２の電極とから成り、メモリユニッ
トにおいて、メモリセルの第１の電極は共通であり、該
共通の第１の電極は、選択用トランジスタを介してビッ
ト線に接続されており、メモリユニットにおいて、第ｍ
番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第
２の電極は、第ｍ番目のプレート線に接続されている強
誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）半導体基板に選択用トランジスタを形成する工程
と、（ｂ）全面に絶縁層を形成した後、該絶縁層上にメ
モリユニットを形成する工程と、（ｃ）全面に絶縁膜を
形成する工程と、（ｄ）絶縁膜及び絶縁層を貫通し、共
通の第１の電極と選択用トランジスタとを接続する接続
孔を形成する工程、を具備することを特徴とする。

【００１０】上記の目的を達成するための本発明の第２
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）選択用トランジスタ
と、（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
ルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニ
ットと、（Ｄ）Ｍ×Ｎ本のプレート線、から成り、Ｎ個
のメモリユニットは、層間絶縁層を介して積層されてお
り、第１層目のメモリユニットは、半導体基板の上方に
絶縁層を介して形成されており、第Ｎ層目のメモリユニ
ットは、絶縁膜によって被覆されており、各メモリセル
は、第１の電極とキャパシタ層と第２の電極とから成
り、各メモリユニットにおいて、メモリセルの第１の電
極は共通であり、該共通の第１の電極は、選択用トラン
ジスタを介してビット線に接続されており、第ｎ層目
（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにお
いて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモ
リセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の
プレート線に接続されている強誘電体型不揮発性半導体
メモリの製造方法であって、（ａ）半導体基板に選択用
トランジスタを形成する工程と、（ｂ）全面に絶縁層を
形成した後、該絶縁層上に第１層目のメモリユニットを
形成する工程と、（ｃ）全面に第ｎ’層目（但し、ｎ’
＝１，２・・・，Ｎ−１）の層間絶縁層を形成し、次い
で、該第ｎ’層目の層間絶縁層上に第（ｎ’＋１）層目
のメモリユニットを形成する工程を、ｎ’を１から（Ｎ
−１）まで１つずつインクリメントしながら繰り返す工
程と、（ｄ）全面に絶縁膜を形成する工程と、（ｅ）絶
縁膜、全ての層間絶縁層及び絶縁層を貫通し、全ての共
通の第１の電極と選択用トランジスタとを接続する１つ
の接続孔を形成する工程、を具備することを特徴とす
る。

【００１１】上記の目的を達成するための本発明の第３
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）Ｎ個（但し、Ｎ≧２）
の選択用トランジスタと、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモ
リユニットと、（Ｄ）Ｍ本のプレート線、から成り、各
メモリユニットは、半導体基板の上方に絶縁層を介して
形成されており、且つ、絶縁膜によって被覆されてお
り、各メモリセルは、第１の電極とキャパシタ層と第２
の電極とから成り、各メモリユニットにおいて、メモリ
セルの第１の電極は共通であり、第ｎ番目（但し、ｎ＝
１，２・・・，Ｎ）のメモリユニットにおける共通の第
１の電極は、第ｎ番目の選択用トランジスタを介してビ
ット線に接続されており、第ｎ番目のメモリユニットに
おいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメ
モリセルの第２の電極は、メモリユニット間で共通とさ
れた第ｍ番目のプレート線に接続されている強誘電体型
不揮発性半導体メモリの製造方法であって、（ａ）半導
体基板にＮ個の選択用トランジスタを形成する工程と、
（ｂ）全面に絶縁層を形成した後、該絶縁層上にＮ個の
メモリユニットを形成する工程と、（ｃ）全面に絶縁膜
を形成する工程と、（ｄ）絶縁膜及び絶縁層を貫通し、
メモリユニットを構成する第１の電極と選択用トランジ
スタとをそれぞれ接続するＮ個の接続孔を形成する工
程、を具備することを特徴とする。

【００１２】上記の目的を達成するための本発明の第４
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）ビット線と、（Ｂ）Ｎ個（但し、Ｎ≧２）
の選択用トランジスタと、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモ
リユニットと、（Ｄ）Ｍ本のプレート線、から成り、Ｎ
個のメモリユニットは、層間絶縁層を介して積層されて
おり、第１層目のメモリユニットは、半導体基板の上方
に絶縁層を介して形成されており、第Ｎ層目のメモリユ
ニットは、絶縁膜によって被覆されており、各メモリセ
ルは、第１の電極とキャパシタ層と第２の電極とから成
り、各メモリユニットにおいて、メモリセルの第１の電
極は共通であり、第ｎ層目（但し、ｎ＝１，２・・・，
Ｎ）のメモリユニットにおける共通の第１の電極は、第
ｎ番目の選択用トランジスタを介してビット線に接続さ
れており、第ｎ層目のメモリユニットにおいて、第ｍ番
目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２
の電極は、メモリユニット間で共通とされた第ｍ番目の
プレート線に接続されている強誘電体型不揮発性半導体
メモリの製造方法であって、（ａ）半導体基板にＮ個の
選択用トランジスタを形成する工程と、（ｂ）全面に絶
縁層を形成した後、該絶縁層上に第１層目のメモリユニ
ットを形成する工程と、（ｃ）全面に第ｎ’層目（但
し、ｎ’＝１，２・・・，Ｎ−１）の層間絶縁層を形成
し、次いで、該第ｎ’層目の層間絶縁層上に第（ｎ’＋
１）層目のメモリユニットを形成する工程を、ｎ’を１
から（Ｎ−１）まで１つずつインクリメントしながら繰
り返す工程と、（ｄ）全面に絶縁膜を形成する工程と、
（ｅ）絶縁膜、全ての層間絶縁層及び絶縁層を貫通し、
メモリユニットを構成する第１の電極と選択用トランジ
スタとをそれぞれ接続するＮ個の接続孔を形成する工
程、を具備することを特徴とする。

【００１３】上記の目的を達成するための本発明の第５
の態様に係る強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）Ｎ本（但し、Ｎ≧２）のビット線と、
（Ｂ）Ｎ個の選択用トランジスタと、（Ｃ）それぞれが
Ｍ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ
個のメモリユニットと、（Ｄ）Ｍ本のプレート線、から
成り、Ｎ個のメモリユニットは、層間絶縁層を介して積
層されており、第１層目のメモリユニットは、半導体基
板の上方に絶縁層を介して形成されており、第Ｎ層目の
メモリユニットは、絶縁膜によって被覆されており、各
メモリセルは、第１の電極とキャパシタ層と第２の電極
とから成り、各メモリユニットにおいて、メモリセルの
第１の電極は共通であり、第ｎ層目（但し、ｎ＝１，２
・・・，Ｎ）のメモリユニットにおける共通の第１の電
極は、第ｎ番目の選択用トランジスタを介して第ｎ番目
のビット線に接続されており、第ｎ層目のメモリユニッ
トにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）
のメモリセルの第２の電極は、メモリユニット間で共通
とされた第ｍ番目のプレート線に接続されている強誘電
体型不揮発性半導体メモリの製造方法であって、（ａ）
半導体基板にＮ個の選択用トランジスタを形成する工程
と、（ｂ）全面に絶縁層を形成した後、該絶縁層上に第
１層目のメモリユニットを形成する工程と、（ｃ）全面
に第ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ−１）の
層間絶縁層を形成し、次いで、該第ｎ’層目の層間絶縁
層上に第（ｎ’＋１）層目のメモリユニットを形成する
工程を、ｎ’を１から（Ｎ−１）まで１つずつインクリ
メントしながら繰り返す工程と、（ｄ）全面に絶縁膜を
形成する工程と、（ｅ）絶縁膜、全ての層間絶縁層及び
絶縁層を貫通し、メモリユニットを構成する第１の電極
と選択用トランジスタとをそれぞれ接続するＮ個の接続
孔を形成する工程、を具備することを特徴とする。

【００１４】上記の目的を達成するための本発明の第１
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たメモリユニットと、（Ｄ）Ｍ本のプレート線、から成
り、メモリユニットは、半導体基板の上方に絶縁層を介
して形成されており、且つ、絶縁膜によって被覆されて
おり、各メモリセルは、第１の電極とキャパシタ層と第
２の電極とから成り、メモリユニットにおいて、メモリ
セルの第１の電極は共通であり、該共通の第１の電極
は、選択用トランジスタを介してビット線に接続されて
おり、メモリユニットにおいて、第ｍ番目（但し、ｍ＝
１，２・・・，Ｍ）のメモリセルの第２の電極は、第ｍ
番目のプレート線に接続されている強誘電体型不揮発性
半導体メモリであって、絶縁膜及び絶縁層を貫通し、共
通の第１の電極と選択用トランジスタとを接続する接続
孔を更に具備することを特徴とする。

【００１５】上記の目的を達成するための本発明の第２
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
と、（Ｄ）Ｍ×Ｎ本のプレート線、から成り、Ｎ個のメ
モリユニットは、層間絶縁層を介して積層されており、
第１層目のメモリユニットは、半導体基板の上方に絶縁
層を介して形成されており、第Ｎ層目のメモリユニット
は、絶縁膜によって被覆されており、各メモリセルは、
第１の電極とキャパシタ層と第２の電極とから成り、各
メモリユニットにおいて、メモリセルの第１の電極は共
通であり、該共通の第１の電極は、選択用トランジスタ
を介してビット線に接続されており、第ｎ層目（但し、
ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第
ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの
第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート
線に接続されている強誘電体型不揮発性半導体メモリで
あって、絶縁膜、全ての層間絶縁層及び絶縁層を貫通
し、全ての共通の第１の電極と選択用トランジスタとを
接続する１つの接続孔を更に具備することを特徴とす
る。

【００１６】上記の目的を達成するための本発明の第３
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択
用トランジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個のメモリユニッ
トと、（Ｄ）Ｍ本のプレート線、から成り、各メモリユ
ニットは、半導体基板の上方に絶縁層を介して形成され
ており、且つ、絶縁膜によって被覆されており、各メモ
リセルは、第１の電極とキャパシタ層と第２の電極とか
ら成り、各メモリユニットにおいて、メモリセルの第１
の電極は共通であり、第ｎ番目（但し、ｎ＝１，２・・
・，Ｎ）のメモリユニットにおける共通の第１の電極
は、第ｎ番目の選択用トランジスタを介してビット線に
接続されており、第ｎ番目のメモリユニットにおいて、
第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセル
の第２の電極は、メモリユニット間で共通とされた第ｍ
番目のプレート線に接続されている強誘電体型不揮発性
半導体メモリであって、絶縁膜及び絶縁層を貫通し、メ
モリユニットを構成する第１の電極と選択用トランジス
タとをそれぞれ接続するＮ個の接続孔を更に具備するこ
とを特徴とする。

【００１７】上記の目的を達成するための本発明の第４
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択
用トランジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個のメモリユニッ
トと、（Ｄ）Ｍ本のプレート線、から成り、Ｎ個のメモ
リユニットは、層間絶縁層を介して積層されており、第
１層目のメモリユニットは、半導体基板の上方に絶縁層
を介して形成されており、第Ｎ層目のメモリユニット
は、絶縁膜によって被覆されており、各メモリセルは、
第１の電極とキャパシタ層と第２の電極とから成り、各
メモリユニットにおいて、メモリセルの第１の電極は共
通であり、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の
メモリユニットにおける共通の第１の電極は、第ｎ番目
の選択用トランジスタを介してビット線に接続されてお
り、第ｎ層目のメモリユニットにおいて、第ｍ番目（但
し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極
は、メモリユニット間で共通とされた第ｍ番目のプレー
ト線に接続されている強誘電体型不揮発性半導体メモリ
であって、絶縁膜、全ての層間絶縁層及び絶縁層を貫通
し、メモリユニットを構成する第１の電極と選択用トラ
ンジスタとをそれぞれ接続するＮ個の接続孔を更に具備
することを特徴とする。

【００１８】上記の目的を達成するための本発明の第５
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）Ｎ本（但し、Ｎ≧２）のビット線と、（Ｂ）Ｎ個
の選択用トランジスタと、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモ
リユニットと、（Ｄ）Ｍ本のプレート線、から成り、Ｎ
個のメモリユニットは、層間絶縁層を介して積層されて
おり、第１層目のメモリユニットは、半導体基板の上方
に絶縁層を介して形成されており、第Ｎ層目のメモリユ
ニットは、絶縁膜によって被覆されており、各メモリセ
ルは、第１の電極とキャパシタ層と第２の電極とから成
り、各メモリユニットにおいて、メモリセルの第１の電
極は共通であり、第ｎ層目（但し、ｎ＝１，２・・・，
Ｎ）のメモリユニットにおける共通の第１の電極は、第
ｎ番目の選択用トランジスタを介して第ｎ番目のビット
線に接続されており、第ｎ層目のメモリユニットにおい
て、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリ
セルの第２の電極は、メモリユニット間で共通とされた
第ｍ番目のプレート線に接続されている強誘電体型不揮
発性半導体メモリであって、絶縁膜、全ての層間絶縁層
及び絶縁層を貫通し、メモリユニットを構成する第１の
電極と選択用トランジスタとをそれぞれ接続するＮ個の
接続孔を更に具備することを特徴とする。

【００１９】本発明の第１の態様〜第５の態様に係る強
誘電体型不揮発性半導体メモリの製造方法、あるいは
又、本発明の第１の態様〜第５の態様に係る強誘電体型
不揮発性半導体メモリ（以下、これらを総称して、単
に、本発明と呼ぶ場合がある）において、接続孔は、例
えば、不純物がドーピングされたポリシリコンや、タン
グステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮ
Ｗ、ＷＳｉ₂、ＭｏＳｉ₂等の高融点金属や金属シリサイ
ドから構成することができ、化学的気相成長法（ＣＶＤ
法）やスパッタリング法等の物理的気相成長法（ＰＶＤ
法）に基づき形成することができる。あるいは又、接続
孔は、白金、イリジウム、パラジウム、ロジウム及びル
テニウムから成る群から選択された金属若しくはその合
金から成り、メッキ法に基づき形成することもできる。
ここで、メッキ法として、無電解メッキ法、シード層の
形成及び電気メッキ法の組合せを挙げることができる。
尚、シード層の形成方法として、無電解メッキ法、スパ
ッタリング法や蒸着法等を含む物理的気相成長法（ＰＶ
Ｄ法）、化学的気相成長法（ＣＶＤ法）を挙げることが
できる。絶縁膜、層間絶縁層、絶縁層を貫通した接続孔
の形成のためには、リソグラフィ技術及びドライエッチ
ング技術に基づき、絶縁膜、層間絶縁層、絶縁層に開口
部を形成すればよい。

【００２０】本発明においては、Ｍ≧２を満足すればよ
く、実際的なＭの値として、例えば、２のべき数（２，
４，８，１６・・・）を挙げることができる。また、本
発明の第２の態様〜第５の態様に係る強誘電体型不揮発
性半導体メモリあるいはその製造方法においては、Ｎ≧
２を満足すればよく、実際的なＮの値として、例えば、
２のべき数（２，４，８・・・）を挙げることができ
る。

【００２１】本発明の第３の態様、第４の態様、第５の
態様に係る強誘電体型不揮発性半導体メモリあるいはそ
の製造方法においては、メモリユニットを三次元積層構
造とすることにより、半導体基板表面を占有するトラン
ジスタの数に制約されることが無くなり、従来の強誘電
体型不揮発性半導体メモリに比べて飛躍的に記憶容量を
増大させることができ、ビット記憶単位の実効占有面積
を大幅に縮小することが可能となる。

【００２２】本発明の第１の態様〜第５の態様に係る強
誘電体型不揮発性半導体メモリあるいはその製造方法に
おいては、更には、ロー方向のアドレス選択は選択用ト
ランジスタとプレート線とによって構成された二次元マ
トリクスにて行うことが好ましい。例えば、８個の選択
用トランジスタとプレート線８本とでロー・アドレスの
選択単位を構成すれば、１６個のデコーダ／ドライバ回
路で、例えば、６４ビットあるいは３２ビットのメモリ
セルを選択することができる。従って、強誘電体型不揮
発性半導体メモリの集積度が従来と同等でも、記憶容量
を４倍あるいは２倍とすることができる。また、アドレ
ス選択における周辺回路や駆動配線数を削減することが
できる。

【００２３】本発明の第３の態様、第４の態様、第５の
態様に係る強誘電体型不揮発性半導体メモリあるいはそ
の製造方法においては、上方に位置するメモリユニット
のメモリセルを構成する強誘電体層の結晶化温度が、下
方に位置するメモリユニットのメモリセルを構成する強
誘電体層の結晶化温度よりも低いことが好ましい。ここ
で、メモリセルを構成する強誘電体層の結晶化温度は、
例えば、Ｘ線回折装置や表面走査型電子顕微鏡を用いて
調べることができる。具体的には、例えば、強誘電体材
料層を形成した後、強誘電体材料層の結晶化を行うため
の熱処理温度を種々変えて結晶化促進のための熱処理を
行い、熱処理後の強誘電体材料層のＸ線回折分析を行
い、強誘電体材料に特有の回折パターン強度（回折ピー
クの高さ）を評価することによって、強誘電体層の結晶
化温度を求めることができる。

【００２４】ところで、メモリユニットが積層された構
成を有する強誘電体型不揮発性半導体メモリを製造する
場合、強誘電体層、あるいは、強誘電体層を構成する強
誘電体薄膜の結晶化のために、熱処理（結晶化熱処理と
呼ぶ）を積層されたメモリユニットの段数だけ行わなけ
ればならない。従って、下段に位置するメモリユニット
ほど長時間の結晶化熱処理を受け、上段に位置するほど
メモリユニットは短時間の結晶化熱処理を受けることに
なる。それ故、上段に位置するメモリユニットに対して
最適な結晶化熱処理を施すと、下段に位置するメモリユ
ニットは過度の熱負荷を受ける虞があり、下段に位置す
るメモリユニットの特性劣化が生じる虞がある。尚、多
段のメモリユニットを作製した後、一度で結晶化熱処理
を行う方法も考えられるが、結晶化の際に強誘電体層に
大きな体積変化が生じたり、各強誘電体層から脱ガスが
生じる可能性が高く、強誘電体層にクラックや剥がれが
生じるといった問題が発生し易い。上方に位置するメモ
リユニットを構成する強誘電体層の結晶化温度を、下方
に位置するメモリユニットを構成する強誘電体層の結晶
化温度よりも低くすれば、積層されたメモリユニットの
段数だけ結晶化熱処理を行っても、下方に位置するメモ
リユニットを構成するメモリセルの特性劣化といった問
題は生じない。また、各段におけるメモリユニットを構
成するメモリセルに対して、最適な条件での結晶化熱処
理を行うことができ、特性の優れた強誘電体型不揮発性
半導体メモリを得ることができる。以下の表１に、強誘
電体層を構成する代表的な材料の結晶化温度を示すが、
強誘電体層を構成する材料をかかる材料に限定するもの
ではない。

【００２５】 ［表１］ 材料名 結晶化温度 Ｂｉ₂ＳｒＴａ₂Ｏ₉ ７００〜８００゜Ｃ Ｂｉ₂Ｓｒ（Ｔａ_1.5，Ｎｂ_0.5）Ｏ₉ ６５０〜７５０゜Ｃ Ｂｉ₄Ｔｉ₃Ｏ₁₂ ６００〜７００゜Ｃ Ｐｂ（Ｚｒ_0.48，Ｔｉ_0.52）Ｏ₃ ５５０〜６５０゜Ｃ ＰｂＴｉＯ₃ ５００〜６００゜Ｃ

【００２６】本発明における強誘電体層を構成する材料
として、ビスマス層状化合物、より具体的には、Ｂｉ系
層状構造ペロブスカイト型の強誘電体材料を挙げること
ができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体
材料は、所謂不定比化合物に属し、金属元素、アニオン
（Ｏ等）元素の両サイトにおける組成ずれに対する寛容
性がある。また、化学量論的組成からやや外れたところ
で最適な電気的特性を示すことも珍しくない。Ｂｉ系層
状構造ペロブスカイト型の強誘電体材料は、例えば、一
般式（Ｂｉ₂Ｏ₂）²⁺（Ａ_m-1Ｂ_mＯ_3m+1）^2-で表すことが
できる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、
Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選
択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、
Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択
された１種類、若しくは複数種の任意の比率による組み
合わせを表す。また、ｍは１以上の整数である。

【００２７】あるいは又、強誘電体層を構成する材料
は、 （Ｂｉ_X，Ｓｒ_1-X）₂（Ｓｒ_Y，Ｂｉ_1-Y）（Ｔａ_Z，Ｎｂ_1-Z）₂Ｏ_d 式（１） （但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、強誘電体層を構成する材料は、 Ｂｉ_XＳｒ_YＴａ₂Ｏ_d 式（２） （但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
≦９．３）で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式（１）若しく
は式（２）で表される結晶相を主たる結晶相として８５
％以上含んでいることが一層好ましい。尚、式（１）
中、（Ｂｉ_X，Ｓｒ_1-X）の意味は、結晶構造における本
来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉと
Ｓｒの割合がＸ：（１−Ｘ）であることを意味する。ま
た、（Ｓｒ_Y，Ｂｉ_1-Y）の意味は、結晶構造における本
来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒと
Ｂｉの割合がＹ：（１−Ｙ）であることを意味する。式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として含む強誘電体層を構成する材料には、Ｂｉの酸
化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸
化物が若干含まれている場合もあり得る。

【００２８】あるいは又、強誘電体層を構成する材料
は、 Ｂｉ_X（Ｓｒ，Ｃａ，Ｂａ）_Y（Ｔａ_Z，Ｎｂ_1-Z）₂Ｏ_d 式（３） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」
は、Ｓｒ、Ｃａ及びＢａから構成された群から選択され
た１種類の元素を意味する。これらの各式で表される強
誘電体層を構成する材料の組成を化学量論的組成で表せ
ば、例えば、例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉（タンタル酸
ストロンチウムビスマス）、Ｂｉ₂ＳｒＮｂ₂Ｏ₉（ニオ
ブ酸ストロンチウムビスマス）、Ｂｉ₂ＢａＴａ₂Ｏ
₉（タンタル酸バリウムビスマス）、Ｂｉ₂ＢａＮｂ₂Ｏ₉
（ニオブ酸バリウムビスマス）、Ｂｉ₂Ｓｒ（Ｔａ，Ｎ
ｂ）₂Ｏ₉（ニオブ酸タンタル酸ストロンチウムビスマ
ス）等を挙げることができる。あるいは又、強誘電体材
料として、Ｂｉ₄ＳｒＴｉ₄Ｏ₁₅（チタン酸ストロンチウ
ムビスマス）、Ｂｉ₃ＴｉＮｂＯ₉（ニオブ酸ビスマスチ
タン）、Ｂｉ₃ＴｉＴａＯ₉（タンタル酸ビスマスチタ
ン）、Ｂｉ₄Ｔｉ₃Ｏ₁₂（チタン酸ビスマス）、（Ｂｉ，
Ｌａ）₄Ｔｉ₃Ｏ₁₂（チタン酸ランタンビスマス）、Ｂｉ
₂ＰｂＴａ₂Ｏ₉（タンタル酸ビスマス鉛）等を例示する
ことができるが、これらの場合においても、各金属元素
の比率は、結晶構造が変化しない程度に変化させ得る。
即ち、金属元素及び酸素元素の両サイトにおける組成ず
れがあってもよい。

【００２９】あるいは又、強誘電体材料として、ＰｂＴ
ｉＯ₃（チタン酸鉛）、ＢａＴｉＯ₃（チタン酸バリウ
ム）、ＬｉＮｂＯ₃（ニオブ酸リチウム）、ＬｉＴａＯ₃
（タンタル酸リチウム）、ＹＭｎＯ₃（マンガン酸イッ
トリウム）、ペロブスカイト型構造を有するＰｂＺｒＯ
₃とＰｂＴｉＯ₃の固溶体であるチタン酸ジルコン酸鉛
［ＰＺＴ，Ｐｂ（Ｚｒ_1-y，Ｔｉ_y）Ｏ₃（但し、０＜ｙ
＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰ
ＬＺＴ［（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃（チタン酸
ジルコン酸ランタン鉛）］、あるいはＰＺＴにＮｂを添
加した金属酸化物であるＰＮＺＴ、ＰＺＴにストロンチ
ウム（Ｓｒ）を添加した金属酸化物であるＰＳＺＴ
［（Ｐｂ，Ｓｒ）（Ｚｒ_X，Ｔｉ_Y）Ｏ₃］、これらの混
合物を挙げることができる。

【００３０】以上に説明した強誘電体層を構成する材料
において、これらの組成を化学量論的組成から外すこと
によって、結晶化温度を変化させることが可能である。

【００３１】強誘電体層を得るためには、強誘電体薄膜
を形成した後の工程において、強誘電体薄膜をパターニ
ングすればよい。場合によっては、強誘電体薄膜のパタ
ーニングは不要である。強誘電体薄膜の形成は、例え
ば、ＭＯＣＶＤ法、ビスマス−酸素結合を有するビスマ
ス有機金属化合物（ビスマスアルコキシド化合物）を原
料としたＭＯＤ（Metal Organic Decomposition）法、
ＬＳＭＣＤ（Liquid Source Mist Chemical Depositio
n）法、パルスレーザアブレーション法、スパッタリン
グ法、ゾル−ゲル法といった強誘電体薄膜を構成する材
料に適した方法にて適宜行うことができる。また、強誘
電体薄膜のパターニングは、例えば異方性イオンエッチ
ング（ＲＩＥ）法にて行うことができる。

【００３２】本発明においては、強誘電体層の下に第１
の電極を形成し、強誘電体層の上に第２の電極を形成す
る構成（即ち、第１の電極は下部電極に相当し、第２の
電極は上部電極に相当する）とすることもできるし、強
誘電体層の上に第１の電極を形成し、強誘電体層の下に
第２の電極を形成する構成（即ち、第１の電極は上部電
極に相当し、第２の電極は下部電極に相当する）とする
こともできる。プレート線は、第２の電極から延在して
いる構成とすることが、配線構造の簡素化といった観点
から好ましい。第１の電極が共通である構造として、具
体的には、ストライプ状の第１の電極を形成し、かかる
ストライプ状の第１の電極の全面を覆うように強誘電体
層を形成する構成を挙げることができる。尚、このよう
な構造においては、第１の電極と強誘電体層と第２の電
極の重複領域がメモリセルに相当する。第１の電極が共
通である構造として、その他、第１の電極の所定の領域
に、それぞれの強誘電体層が形成され、強誘電体層上に
第２の電極が形成された構造、あるいは又、配線の所定
の表面領域に、それぞれの第１の電極が形成され、かか
るそれぞれの第１の電極上に強誘電体層が形成され、強
誘電体層上に第２の電極が形成された構造を挙げること
ができるが、これらの構成に限定するものではない。

【００３３】更には、本発明において、強誘電体層の下
に第１の電極を形成し、強誘電体層の上に第２の電極を
形成する構成の場合、メモリセルを構成する第１の電極
は所謂ダマシン構造を有しており、強誘電体層の上に第
１の電極を形成し、強誘電体層の下に第２の電極を形成
する構成の場合、メモリセルを構成する第２の電極は所
謂ダマシン構造を有していることが、強誘電体層を平坦
な下地上に形成することができるといった観点から好ま
しい。

【００３４】本発明において、第１の電極あるいは第２
の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ
_2-X、ＩｒＯ_2-X／Ｉｒ、ＳｒＩｒＯ₃、Ｒｕ、Ｒｕ
Ｏ_2-X、ＳｒＲｕＯ₃、Ｐｔ、Ｐｔ／ＩｒＯ_2-X、Ｐｔ／
ＲｕＯ_2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａ
の積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ_0.5Ｓ
ｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構
造、ＹＢａ₂Ｃｕ₃Ｏ₇を挙げることができる。ここで、
Ｘの値は、０≦Ｘ＜２である。尚、積層構造において
は、「／」の前に記載された材料が強誘電体層と接す
る。第１の電極と第２の電極とは、同じ材料から構成さ
れていてもよいし、同種の材料から構成されていてもよ
いし、異種の材料から構成されていてもよい。第１の電
極あるいは第２の電極を形成するためには、第１の電極
を構成する導電材料層あるいは第２の電極を構成する導
電材料層を形成した後の工程において、導電材料層をパ
ターニングすればよい。導電材料層の形成は、例えばス
パッタリング法、反応性スパッタリング法、電子ビーム
蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレー
ション法といった導電材料層を構成する材料に適した方
法にて適宜行うことができる。また、導電材料層のパタ
ーニングは、例えばイオンミーリング法やＲＩＥ法にて
行うことができる。

【００３５】選択用トランジスタや各種のトランジスタ
は、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴか
ら構成することができる。ビット線を構成する材料とし
て、不純物がドーピングされたポリシリコンや高融点金
属材料を挙げることができる。選択用トランジスタとビ
ット線との接続のためのコンタクトホールは、例えば、
タングステンプラグや不純物をドーピングされたポリシ
リコンを埋め込むことによって得ることができる。

【００３６】本発明において、絶縁層や層間絶縁層、絶
縁膜を構成する材料として、酸化シリコン（Ｓｉ
Ｏ₂）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、
ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例
示することができる。また、メモリセルを、例えば酸化
アルミニウム（Ａｌ₂Ｏ₃）等から成る水素ガス不透過層
で被覆してもよい。

【００３７】本発明にあっては、一対の強誘電体型不揮
発性半導体メモリを構成し、且つ、プレート線が共通と
された一対のメモリセルのそれぞれに１ビットを記憶す
ることができる。この場合、例えば、強誘電体型不揮発
性半導体メモリを一対とし（便宜上、不揮発性メモリ−
Ａ、不揮発性メモリ−Ｂと呼ぶ）、一対の不揮発性メモ
リ−Ａ及び不揮発性メモリ−Ｂを構成するビット線は、
同一のセンスアンプに接続されている構成とすることが
できるが、これに限定するものではない。そして、この
場合、不揮発性メモリ−Ａを構成する選択用トランジス
タと、不揮発性メモリ−Ｂを構成する選択用トランジス
タとは、異なるワード線に接続されている。不揮発性メ
モリ−Ａ及び不揮発性メモリ−Ｂとを対として、不揮発
性メモリ−Ａを構成する選択用トランジスタと不揮発性
メモリ−Ｂを構成する選択用トランジスタとを独立して
駆動し、これらにおいて、対となったメモリセルのそれ
ぞれに１ビットのデータを記憶する。

【００３８】あるいは又、本発明にあっては、一対の強
誘電体型不揮発性半導体メモリを構成し、且つ、プレー
ト線が共通とされた一対のメモリセルに相補的に１ビッ
トを記憶する構成とすることができる。即ち、強誘電体
型不揮発性半導体メモリを一対とし（不揮発性メモリ−
Ａ及び不揮発性メモリ−Ｂ）、一対の不揮発性メモリ−
Ａ及び不揮発性メモリ−Ｂを構成するビット線は、同一
のセンスアンプに接続されている構成とすることができ
る。そして、この場合、不揮発性メモリ−Ａを構成する
選択用トランジスタと、不揮発性メモリ−Ｂを構成する
選択用トランジスタとは、同一のワード線に接続されて
いてもよいし、異なるワード線に接続されていてもよ
い。但し、後者の場合、不揮発性メモリ−Ａを構成する
選択用トランジスタと、不揮発性メモリ−Ｂを構成する
選択用トランジスタとを、同時に駆動する。そして、不
揮発性メモリ−Ａ及び不揮発性メモリ−Ｂとを対とし
て、これらにおいて、対となったメモリセルに相補的な
データを記憶する。

【００３９】本発明の第１の態様〜第５の態様に係る強
誘電体型不揮発性半導体メモリの製造方法においては、
メモリユニットを作製した後、メモリユニットが絶縁膜
で被覆された状態で、接続孔を形成するが故に、強誘電
体層を構成する強誘電体材料としての酸化物が還元され
るといった問題の発生、強誘電体層の酸素ガス雰囲気中
での酸化熱処理によって接続孔が酸化されてしまうとい
った問題の発生、下部電極を構成する材料の原子と接続
孔を構成する導電材料の原子とが相互拡散するといった
問題の発生を、確実に回避することができる。

【００４０】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００４１】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る強誘電体型不揮発性半導体メモリ
（以下、不揮発性メモリと略称する）及びその製造方法
に関する。実施の形態１の不揮発性メモリの模式的な一
部断面図を図１に示し、回路図を図２及び図７にす。
尚、図２及び図７には、プレート線を共有する隣接した
２つの不揮発性メモリＭ_A，Ｍ_Bを示す。一方、図１にお
いては、不揮発性メモリＭ_Aを構成する選択用トランジ
スタＴＲ_A及びメモリセルＭＣ_Amを図示する。これらの
不揮発性メモリは同じ構造を有するが故に、以下、不揮
発性メモリＭ_Aについて説明する。

【００４２】実施の形態１の不揮発性メモリＭ_Aは、
（Ａ）ビット線ＢＬ_Aと、（Ｂ）選択用トランジスタＴ
Ｒ_Aと、（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態
１においては、Ｍ＝４）のメモリセルＭＣ_AMから構成さ
れたメモリユニットＭＵ_Aと、（Ｄ）Ｍ本のプレート線
ＰＬ_m（ｍ＝１，２・・・Ｍ）、から構成されている。

【００４３】そして、メモリユニットＭＵ_Aは、半導体
基板１０の上方に絶縁層１７を介して形成されており、
且つ、絶縁膜２７Ａによって被覆されている。

【００４４】各メモリセルＭＣ_Am（ｍ＝１，２・・・
Ｍ）は、第１の電極２１と強誘電体層２２と第２の電極
２３とから構成されている。また、メモリユニットＭＵ
_Aを構成するメモリセルＭＣ_Amの第１の電極２１は、メ
モリユニットＭＵ_Aにおいて共通であり、この共通の第
１の電極２１（共通ノードＣＮ_Aと呼ぶ場合がある）
は、選択用トランジスタＴＲ_Aを介してビット線ＢＬ_Aに
接続され、第２の電極２３はプレート線ＰＬ_mに接続さ
れている。具体的には、プレート線ＰＬ_mはメモリセル
ＭＣ_Amを構成する第２の電極２３から延在しており、隣
接する不揮発性メモリＭ_BのメモリセルＭＣ_Bmを構成す
る第２の電極２３と共通である。

【００４５】ビット線ＢＬ_Aは、選択用トランジスタＴ
Ｒ_Aの一方のソース／ドレイン領域１５Ａにコンタクト
プラグ１６を介して電気的に接続されている。また、共
通の第１の電極２１（共通ノードＣＮ_A）は、絶縁膜２
７Ａ及び絶縁層１７を貫通して設けられた接続孔１９に
よって選択用トランジスタＴＲ_Aの他方のソース／ドレ
イン領域１５Ｂに接続されている。尚、接続孔１９は、
絶縁膜２７Ａ及び絶縁層１７に形成された開口部２８，
１８内に形成されている。

【００４６】プレート線ＰＬ_mは、プレート線デコーダ
／ドライバＰＤに接続されている。また、選択用トラン
ジスタＴＲ_Aのゲート電極はワード線ＷＬに接続され、
ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接
続されている。更には、ビット線ＢＬ_Aはセンスアンプ
ＳＡに接続されている。センスアンプＳＡは、例えば、
カレントミラーセンスアンプから構成することができ
る。

【００４７】このような構造とすることで、１つの選択
用トランジスタＴＲ_Aを４つのメモリセルＭＣ_Amにて共
有するが故に、不揮発性メモリ全体としての縮小化を効
果的に図ることができる。尚、Ｍの値は４に限定されな
い。実際的なＭの値として、例えば、２のべき数（２，
４，８，１６・・・）を挙げることができる。

【００４８】以下、半導体基板等の模式的な一部断面図
である図３〜図５を参照して、実施の形態１の不揮発性
メモリの製造方法を説明する。

【００４９】［工程−１００］先ず、不揮発性メモリＭ
_Aにおける選択用トランジスタＴＲとして機能するＭＯ
Ｓ型トランジスタをシリコン半導体基板１０に形成す
る。そのために、例えばＬＯＣＯＳ構造を有する素子分
離領域１１を公知の方法に基づき形成する。尚、素子分
離領域は、トレンチ構造を有していてもよいし、ＬＯＣ
ＯＳ構造とトレンチ構造の組合せとしてもよい。その
後、半導体基板１０の表面を例えばパイロジェニック法
により酸化し、ゲート絶縁膜１２を形成する。次いで、
不純物がドーピングされたポリシリコン層をＣＶＤ法に
て全面に形成した後、ポリシリコン層をパターニング
し、ゲート電極１３を形成する。このゲート電極１３は
ワード線ＷＬを兼ねている。尚、ゲート電極１３をポリ
シリコン層から構成する代わりに、ポリサイドや金属シ
リサイドから構成することもできる。次に、半導体基板
１０にイオン注入を行い、ＬＤＤ構造を形成する。その
後、全面にＣＶＤ法にてＳｉＯ₂層を形成した後、この
ＳｉＯ₂層をエッチバックすることによって、ゲート電
極１３の側面にゲートサイドウオール１４を形成する。
次いで、半導体基板１０にイオン注入を施した後、イオ
ン注入された不純物の活性化アニール処理を行うことに
よって、ソース／ドレイン領域１５Ａ，１５Ｂを形成す
る。

【００５０】［工程−１１０］次いで、全面に下層絶縁
層を形成した後、この下層絶縁層上に、選択用トランジ
スタＴＲ_Aの一方のソース／ドレイン領域１５Ａにコン
タクトプラグ１６を介して電気的に接続されたビット線
ＢＬ_Aを形成する。具体的には、ＳｉＯ₂から成る下層絶
縁層をＣＶＤ法にて形成した後、一方のソース／ドレイ
ン領域１５Ａの上方の下層絶縁層に開口部をＲＩＥ法に
て形成する。そして、かかる開口部内を含む下層絶縁層
上に不純物がドーピングされたポリシリコン層をＣＶＤ
法にて形成する。これによって、コンタクトプラグ１６
が形成される。次に、下層絶縁層上のポリシリコン層を
パターニングすることによって、ビット線ＢＬ_Aを形成
する。その後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法
にて全面に形成する。尚、ＢＰＳＧから成る上層絶縁層
の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０
分間、上層絶縁層をリフローさせることが好ましい。更
には、必要に応じて、例えば化学的機械的研磨法（ＣＭ
Ｐ法）にて上層絶縁層の頂面を化学的及び機械的に研磨
し、上層絶縁層を平坦化することが望ましい。尚、下層
絶縁層と上層絶縁層を纏めて、絶縁層１７と呼ぶ。こう
して、図３に示す構造を得ることができる。

【００５１】［工程−１２０］次に、絶縁層１７上に、
スパッタリング法にて、例えばＴｉＮから成る厚さ約４
０ｎｍの密着層２０を形成することが好ましい。そし
て、密着層２０上にイリジウム（Ｉｒ）から成る厚さ約
１００ｎｍの第１電極材料層２１Ａをスパッタリング法
にて形成する。次いで、ＲＩＥ法にて第１電極材料層２
１Ａ及び密着層２０をパターニングすることによって、
第１の電極２１（共通ノードＣＮ_A）を形成することが
できる。

【００５２】［工程−１３０］その後、例えば、ＭＯＤ
法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカ
イト型の強誘電体材料から成る強誘電体薄膜２２Ａを全
面に形成する。例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る強
誘電体薄膜２２ＡのＭＯＣＶＤ法に基づく形成条件を以
下の表２に例示する。尚、表２中、「ｔｈｄ」は、テト
ラメチルヘプタンジネートの略である。また、表２に示
したソース原料はテトラヒドロフラン（ＴＨＦ）を主成
分とする溶媒中に溶解されている。

【００５３】 ［表２］ ＭＯＣＶＤ法による形成 ソース材料 ：Ｓｒ（ｔｈｄ）₂−tetraglyme Ｂｉ（Ｃ₆Ｈ₅）₃ Ｔａ（Ｏ−ｉＣ₃Ｈ₇）₄（ｔｈｄ） 形成温度 ：４００〜７００゜Ｃ プロセスガス：Ａｒ／Ｏ₂＝１０００／１０００ｃｍ³ 形成速度 ：５〜２０ｎｍ／分

【００５４】あるいは又、Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る
強誘電体薄膜をパルスレーザアブレーション法、ゾル−
ゲル法、あるいはＲＦスパッタリング法にて全面に形成
することもできる。これらの場合の形成条件を、それぞ
れ、以下の表３、表４、表５に例示する。尚、ゾル−ゲ
ル法によって厚い強誘電体薄膜を形成する場合、所望の
回数、スピンコート及び乾燥、あるいはスピンコート及
び焼成（又は、アニール処理）を繰り返せばよい。

【００５５】［表３］ パルスレーザアブレーション法による形成 ターゲット：Ｂｉ₂ＳｒＴａ₂Ｏ₉ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 形成温度 ：４００〜８００゜Ｃ 酸素濃度 ：３Ｐａ

【００５６】 ［表４］ ゾル−ゲル法による形成 原料：Ｂｉ（ＣＨ₃（ＣＨ₂）₃ＣＨ（Ｃ₂Ｈ₅）ＣＯＯ）₃ ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）₃］ Ｓｒ（ＣＨ₃（ＣＨ₂）₃ＣＨ（Ｃ₂Ｈ₅）ＣＯＯ）₂ ［ストロンチウム・２エチルヘキサン酸，Ｓｒ（ＯＯｃ）₂］ Ｔａ（ＯＥｔ）₅ ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分 焼成：７００〜８００゜Ｃ×１時間（必要に応じてＲＴＡ処理を加える）

【００５７】［表５］ ＲＦスパッタリング法による形成 ターゲット：Ｂｉ₂ＳｒＴａ₂Ｏ₉セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ² 雰囲気圧力：０．２〜１．３Ｐａ 形成温度 ：室温〜６００゜Ｃ プロセスガス：Ａｒ／Ｏ₂の流量比＝２／１〜９／１

【００５８】強誘電体層を、ＰＺＴあるいはＰＬＺＴか
ら構成するときの、マグネトロンスパッタリング法によ
るＰＺＴあるいはＰＬＺＴの形成条件を以下の表６に例
示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパ
ッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又
は、ＭＯＣＶＤ法にて形成することもできる。

【００５９】［表６］ ターゲット ：ＰＺＴあるいはＰＬＺＴ プロセスガス：Ａｒ／Ｏ₂＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 形成温度 ：５００゜Ｃ

【００６０】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の形成条件を以下の表７に例示する。

【００６１】［表７］ ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²） 形成温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ

【００６２】［工程−１４０］その後、強誘電体薄膜２
２Ａ上に第２電極材料層２３Ａを形成する。具体的に
は、強誘電体薄膜２２Ａ上に、スパッタリング法にて、
イリジウム（Ｉｒ）から成る厚さ１００ｎｍの第２電極
材料層２３Ａを形成する。次いで、フォトリソグラフィ
技術及びＲＩＥ法に基づき、第２電極材料層２３Ａ及び
強誘電体薄膜２２Ａをパターニングする。こうして、絶
縁層１７上に、第１の電極２１（Ｉｒ層から成る）、第
１の電極２１上に形成された強誘電体層２２（Ｂｉ₂Ｓ
ｒＴａ₂Ｏ₉から成る）、及び、強誘電体層２２上に形成
された第２の電極２３（Ｉｒ層から成る）から構成され
たメモリセルＭＣ_ANを得ることができる（図４の参
照）。

【００６３】次いで、エッチングダメージの回復のため
に、微量の酸化性ガスを含む不活性ガス雰囲気、具体的
には、酸素ガスを１体積％含む窒素ガス雰囲気（窒素ガ
ス：９９体積％）中で、７００゜Ｃ、１時間の熱処理を
施こしてもよい。

【００６４】［工程−１５０］次に、全面に絶縁膜２７
Ａを形成する（図５参照）。次いで、他方のソース／ド
レイン領域１５Ｂの上方の絶縁膜２７Ａ及び絶縁層１７
の部分に開口部２８，１８をリソグラフィ技術及びＲＩ
Ｅ法に基づき形成する。

【００６５】［工程−１６０］その後、開口部２８，１
８内に、例えば、タングステンを埋め込むことによって
接続孔１９を形成する。タングステンにて開口部２８，
１８を埋め込み、接続孔１９を形成する条件を、以下の
表８に例示する。尚、タングステンにて開口部２８，１
８を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマ
グネトロンスパッタ法にて開口部２８，１８内を含む絶
縁膜２７Ａの上に形成することが好ましい。ここで、Ｔ
ｉ層及びＴｉＮ層を形成する理由は、オーミックな低コ
ンタクト抵抗を得ること、ブランケットタングステンＣ
ＶＤ法における半導体基板１０の損傷発生の防止、タン
グステンの密着性向上のためである。

【００６６】［表８］ Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ形成条件 使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ₆／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ₂＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ

【００６７】［工程−１７０］その後、絶縁膜２７Ａ上
のタングステン層、ＴｉＮ層、Ｔｉ層を化学的機械的研
磨法（ＣＭＰ法）やエッチバック法によって除去する。
そして、全面にパッシベーション膜（図示せず）を形成
して、不揮発性メモリを完成させる。

【００６８】各第２の電極はプレート線を兼ねていなく
ともよい。この場合には、絶縁膜２７Ａの形成完了後、
第２の電極２３の上方の絶縁膜２７Ａに開口部を形成
し、次いで、絶縁膜２７Ａ上に、かかる開口部内にまで
延在するプレート線を形成すればよい。また、［工程−
１６０］においては、不純物を含むポリシリコンにて接
続孔１９を形成してもよい。

【００６９】更には、［工程−１６０］において、メッ
キ法にて白金（Ｐｔ）から成る接続孔１９を形成しても
よい。具体的には、開口部２８，１８内を含む絶縁膜２
７Ａ上にスパッタリング法や無電解メッキ法にてシード
層に相当する白金（Ｐｔ）層を形成する。その後、電気
メッキ法にて開口部２８，１８内を含む絶縁膜２７Ａ上
のシード層の上に白金層を形成した後、絶縁膜２７Ａ上
の白金層を化学的機械的研磨法（ＣＭＰ法）やスパッタ
エッチング法にて除去する。白金層の電気メッキ条件
を、以下の表９に例示する。

【００７０】

【００７１】あるいは又、開口部２８，１８内を含む絶
縁膜２７Ａ上にスパッタリング法や無電解メッキ法にて
シード層に相当するイリジウム（Ｉｒ）層を形成する。
その後、電気メッキ法にて開口部２８，１８内を含む絶
縁膜２７Ａ上のシード層上にイリジウム層を形成する。
その後、絶縁膜２７Ａ上のイリジウム層を化学的機械的
研磨法（ＣＭＰ法）やスパッタエッチング法にて除去す
る。イリジウム層の電気メッキ条件を、以下の表１０に
例示する。

【００７２】 ［表１０］ メッキ浴 ：（ＮＨ₄）₂ＩｒＣｌ₆あるいはＩｒＣｌ₃・３Ｈ₂Ｏ ５〜５０グラム／リットル ｐＨ １〜６ メッキ浴温度：３０〜６０゜Ｃ 電流密度 ：０．５〜５０Ａ／ｃｍ²

【００７３】あるいは又、開口部２８，１８内を含む絶
縁膜２７Ａ上にスパッタリング法や無電解メッキ法にて
シード層に相当するロジウム（Ｒｈ）層を形成する。そ
の後、電気メッキ法にて開口部２８，１８内を含む絶縁
膜２７Ａ上のシード層上にロジウム層を形成する。その
後、絶縁膜２７Ａ上のロジウム層を化学的機械的研磨法
（ＣＭＰ法）やスパッタエッチング法にて除去する。ロ
ジウム層の電気メッキ条件を、以下の表１１に例示す
る。

【００７４】 ［表１１］ メッキ浴 ：Ｒｈ（ＳＯ₄）₃あるいはＲｈＣｌ₃・３Ｈ₂Ｏ ５〜５０グラム／リットル ｐＨ １〜６ メッキ浴温度：３０〜６０゜Ｃ 電流密度 ：０．５〜５０Ａ／ｃｍ²

【００７５】あるいは又、開口部２８，１８内を含む絶
縁膜２７Ａ上にスパッタリング法や無電解メッキ法にて
シード層に相当するパラジウム（Ｐｄ）層を形成する。
その後、電気メッキ法にて開口部２８，１８内を含む絶
縁膜２７Ａ上のシード層上にパラジウム層を形成する。
その後、絶縁膜２７Ａ上のパラジウム層を化学的機械的
研磨法（ＣＭＰ法）やスパッタエッチング法にて除去す
る。パラジウム層の電気メッキ条件を、以下の表１２に
例示する。

【００７６】 ［表１２］ メッキ浴 ：ＰｄＳＯ₄・２Ｈ₂ＯあるいはＰｄＣｌ₂・４Ｈ₂Ｏ ５〜５０グラム／リットル ｐＨ １〜６ メッキ浴温度：３０〜６０゜Ｃ 電流密度 ：０．５〜５０Ａ／ｃｍ²

【００７７】あるいは又、開口部２８，１８内を含む絶
縁膜２７Ａ上にスパッタリング法や無電解メッキ法にて
シード層に相当するルテニウム（Ｒｕ）層を形成する。
その後、電気メッキ法にて開口部２８，１８内を含む絶
縁膜２７Ａ上のシード層上にルテニウム層を形成する。
その後、絶縁膜２７Ａ上のルテニウム層を化学的機械的
研磨法（ＣＭＰ法）やスパッタエッチング法にて除去す
る。ルテニウム層の電気メッキ条件を、以下の表１３に
例示する。

【００７８】

【００７９】図２に回路図を示す実施の形態１の不揮発
性メモリにおいては、対となったメモリセルＭＣ_Am，Ｍ
Ｃ_Bmに相補的なデータを書き込むことで１ビットを記憶
する。また、２つの選択用トランジスタＴＲ_A，ＴＲ
_Bと、８個のメモリセルＭＣ_Am，ＭＣ_Bmによって、１つ
のメモリユニット（アクセス単位ユニット）が構成さ
れ、４ビットを記憶する。実際の不揮発性メモリにおい
ては、この４ビットを記憶するメモリユニットの集合が
アクセス単位ユニットとしてアレイ状に配設されてい
る。

【００８０】このような不揮発性メモリからデータを読
み出し、再書き込みする方法について、以下、説明す
る。尚、一例として、対となったメモリセルＭＣ_A1，Ｍ
Ｃ_B1から相補的な１ビットのデータを読み出すものと
し、メモリセルＭＣ_A1にはデータ「１」が、メモリセル
ＭＣ_B1にはデータ「０」が記憶されているとする。図６
に動作波形を示す。尚、図６中、括弧内の数字は、以下
に説明する工程の番号と対応している。

【００８１】（１）待機状態では、ビット線ＢＬ_A，Ｂ
Ｌ_B、ワード線ＷＬ、全プレート線ＰＬ _mが０ボルトとな
っている。更には、共通ノードＣＮ_A，ＣＮ_Bも０ボルト
で浮遊状態となっている。

【００８２】（２）データ読み出し時、選択プレート線
ＰＬ₁にＶ_ccを印加する。このとき、選択メモリセルＭ
Ｃ_A1にはデータ「１」が記憶されているので、強誘電体
層に分極反転が生じ、蓄積電荷量が増加し、共通ノード
ＣＮ_Aの電位が上昇する。一方、選択メモリセルＭＣ_B1
にはデータ「０」が記憶されているので、強誘電体層に
分極反転が生ぜず、共通ノードＣＮ_Bの電位は殆ど上昇
しない。即ち、共通ノードＣＮ_A，ＣＮ_Bは、非選択メモ
リセルの強誘電体層を介して複数の非選択プレート線Ｐ
Ｌ_j（ｊ＝２，３，４）にカップリングされているの
で、共通ノードＣＮ_Bの電位は０ボルトに比較的近いレ
ベルに保たれる。このようにして、選択メモリセルＭＣ
_A1，ＭＣ_B1に記憶されたデータに依存して共通ノードＣ
Ｎ_A，ＣＮ_Bの電位に変化が生じる。従って、選択メモリ
セルＭＣ_A1の強誘電体層には、分極反転に十分な電界を
与えることができる。

【００８３】（３）次に、ビット線ＢＬ_A，ＢＬ_Bを浮遊
状態とし、ワード線ＷＬをハイレベルとすることによっ
て、選択用トランジスタＴＲ_A，ＴＲ_Bをオン状態とす
る。これによって、選択メモリセルＭＣ_A1に記憶された
データに基づき共通の第１の電極（共通ノードＣＮ_A）
に生じた電位により、ビット線ＢＬ_Aに電位が生じる。
一方、ビット線ＢＬ_Bの電位は僅かしか上昇しない。

【００８４】（４）次いで、ワード線ＷＬをローレベル
とすることによって、選択用トランジスタＴＲ_A，ＴＲ_B
をオフ状態とする。

【００８５】（５）その後、ビット線ＢＬ_A，ＢＬ_Bの電
位をセンスアンプＳＡにてラッチし、センスアンプＳＡ
を活性化してデータを増幅し、データの読み出し動作を
完了する。

【００８６】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。

【００８７】（６）そのために、先ず、ビット線Ｂ
Ｌ_A，ＢＬ_BをセンスアンプＳＡによって充放電させ、ビ
ット線ＢＬ_AにＶ_ccを印加し、ビット線ＢＬ_Bに０ボルト
を印加する。一方、非選択プレート線ＰＬ_j（ｊ＝２，
３，４）の電位を（１／２）Ｖ_ccとする。

【００８８】（７）その後、ワード線ＷＬをハイレベル
とすることによって、選択用トランジスタＴＲ_A，ＴＲ_B
をオン状態とする。これによって、共通ノードＣＮ_A，
ＣＮ_Bの電位はビット線ＢＬ_A，ＢＬ_Bの電位と等しくな
る。即ち、選択メモリセルＭＣ_A1に記憶されていたデー
タが「１」であるので、共通ノードＣＮ_Aの電位はＶ_cc
となる。一方、選択メモリセルＭＣ_B1に記憶されていた
データが「０」であるので、共通ノードＣＮ_Bの電位は
０ボルトとなる。選択プレート線ＰＬ₁の電位はＶ_ccの
ままであるが故に、また、共通ノードＣＮ_Bの電位が０
ボルトであるが故に、選択メモリセルＭＣ_B1にはデータ
「０」が再書き込みされる。

【００８９】（８）次に、選択プレート線ＰＬ₁の電位
を０ボルトとする。これによって、選択メモリセルＭＣ
_A1に記憶されていたデータが「１」であるが故に、共通
ノードＣＮ_Aの電位がＶ_ccであり、データ「１」がメモ
リセルＭＣ_A1に再書き込みされる。選択メモリセルＭＣ
_B1にデータ「０」が既に再書き込みされており、選択メ
モリセルＭＣ_B1に変化は生じない。

【００９０】（９）その後、ビット線ＢＬ_A，ＢＬ_Bを０
ボルトとする。

【００９１】（１０）最後に、非選択プレート線ＰＬ_j
を０ボルトとし、ワード線ＷＬをローレベルとすること
によって、選択用トランジスタＴＲ_A，ＴＲ_Bをオフ状態
とする。

【００９２】他のメモリセルＭＣ_Aj，ＭＣ_Bj（ｊ＝２，
３，４）からデータを読み出し、データを再書き込みす
る場合には、同様の操作を繰り返す。

【００９３】図７に回路図を示すように、不揮発性メモ
リＭ_Aを構成する選択用トランジスタＴＲ_Aと、不揮発性
メモリＭ_Bを構成する選択用トランジスタＴＲ_Bとをワー
ド線ＷＬ₁及びワード線ＷＬ₂によって独立して制御すれ
ば、メモリセルＭＣ_Am、メモリセルＭＣ_Bmのそれぞれに
１ビットのデータを記憶することができる。以下、この
ような構成の不揮発性メモリからデータを読み出し、再
書き込みする方法について説明する。尚、一例として、
メモリセルＭＣ_A1から１ビットのデータを読み出すもの
とする。図８に動作波形を示す。尚、図８中、括弧内の
数字は、以下に説明する工程の番号と対応している。

【００９４】（１）待機状態では、ビット線ＢＬ_A，Ｂ
Ｌ_B、ワード線ＷＬ₁，ＷＬ₂、全プレート線ＰＬ_mが０ボ
ルトとなっている。更には、共通ノードＣＮ_A，ＣＮ_Bも
０ボルトで浮遊状態となっている。

【００９５】（２）データ読み出しが開始されると、先
ず、選択されたメモリユニット（アクセス単位ユニッ
ト）における全プレート線ＰＬ_m（ｍ＝１，２，３，
４）を（１／２）Ｖ_cc（但し、Ｖ_ccは電源電圧）にプレ
チャージし、更に、ビット線ＢＬ_A，ＢＬ_Bを（１／２）
Ｖ_ccにプレチャージする。その後、ワード線ＷＬ₁，Ｗ
Ｌ₂をハイレベルとすることによって、選択用トランジ
スタＴＲ_A，ＴＲ_Bをオン状態とする。これによって、共
通の第１の電極２１（共通ノードＣＮ_A，ＣＮ_B）がビッ
ト線ＢＬ_A，ＢＬ_Bに接続され、共通ノードＣＮ_A，ＣＮ_B
の電位は（１／２）Ｖ _ccとなる。

【００９６】（３）次いで、非選択のワード線ＷＬ₂を
ローレベルとすることによって、選択用トランジスタＴ
Ｒ_Bをオフ状態とする。これによって、非選択の共通ノ
ードＣＮ_Bは、電位が（１／２）Ｖ_ccのまま、浮遊状態
となる。

【００９７】（４）その後、選択プレート線ＰＬ₁、及
び、ビット線ＢＬ_Aを接地線（図示せず）を介して０ボ
ルトまで放電させる。このとき、ビット線ＢＬ_Aに接続
されている共通ノードＣＮ_Aも０ボルトとなる。ビット
線ＢＬ_Aの放電が完了したならば、接地線とビット線Ｂ
Ｌ_Aとの電気的な接続を解き、ビット線ＢＬ_Aを浮遊状態
とする。

【００９８】（５）次に、選択プレート線ＰＬ₁にＶ_cc
を印加し、一方、ビット線ＢＬ_Bに（即ち、参照側ビッ
ト線に）、データ「１」の読み出し電位と、データ
「０」の読み出し電位の中間の参照電位を与える。これ
によって、データ「１」を記憶していたメモリセルＭＣ
_A1からは反転電荷が放出される。以上の結果、ビット線
ＢＬ_A，ＢＬ_Bの間に電位差が生じる。次に、センスアン
プＳＡを活性化して、かかるビット線ＢＬ_A，ＢＬ_Bの間
の電位差をデータとして読み出す。

【００９９】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。

【０１００】（６）その後、ビット線ＢＬ_A，ＢＬ_Bを、
センスアンプＳＡによって充放電させ、メモリセルＭＣ
_A1にデータ「１」が記憶されていた場合には、ビット線
ＢＬ_AにＶ_ccを印加し、メモリセルＭＣ_A1にデータ
「０」が記憶されていた場合には、ビット線ＢＬ_Aに０
ボルトを印加する。一方、ビット線ＢＬ_Bには０ボルト
を印加する。その結果、メモリセルＭＣ_A1にデータ
「０」が記憶されていた場合には、データ「０」が再び
書き込まれる。

【０１０１】（７）その後、選択プレート線ＰＬ₁を０
ボルトとすることによって、メモリセルＭＣ_A1にデータ
「１」が記憶されていた場合には、データ「１」が再び
書き込まれる。

【０１０２】（８）データの読み出しを終了する場合に
は、次いで、ビット線ＢＬ_A，ＢＬ_Bを０ボルトまで放電
する。次に、プレート線ＰＬ_m（ｍ＝１，２，３，４）
を０ボルトまで放電した後、非選択のワード線ＷＬ₂を
再びハイレベルとし、選択用トランジスタＴＲ_A，ＴＲ_B
をオン状態として、メモリユニット（アクセス単位ユニ
ット）の全ての共通ノードＣＮ_A，ＣＮ_Bを０ボルトとす
る。

【０１０３】尚、引き続き、次のメモリセルのデータを
読み出す場合には、再び、全プレート線ＰＬ_m（ｍ＝
１，２，３，４）を（１／２）Ｖ_ccにプレチャージし、
上述の（２）〜（７）の動作を繰り返す。

【０１０４】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る不揮発性メモリ及びその製造方法に
関する。実施の形態２の不揮発性メモリの模式的な一部
断面図を図９に示し、回路図を図１０及び図１１に示
す。尚、図１０及び図１１には、プレート線を共有する
隣接した２つの不揮発性メモリＭ_A，Ｍ_Bを示す。一方、
図９においては、不揮発性メモリＭ_Aを構成する選択用
トランジスタＴＲ_A及びメモリセルＭＣ_Anmを図示する。
これらの不揮発性メモリＭ_A，Ｍ_Bは同じ構造を有するが
故に、以下、不揮発性メモリＭ_Aについて説明する。

【０１０５】実施の形態２の不揮発性メモリＭ_Aは、
（Ａ）ビット線ＢＬ_Aと、（Ｂ）選択用トランジスタＴ
Ｒ_Aと、（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、
実施の形態２においては、Ｍ＝４）のメモリセルＭＣ_AM
から構成された、Ｎ個（但し、Ｎ≧２であり、実施の形
態２においては、Ｎ＝２）のメモリユニットＭＵ_ANと、
（Ｄ）Ｍ×Ｎ本のプレート線、から成る。

【０１０６】そして、Ｎ個のメモリユニットＭＵ_Anは、
層間絶縁層を介して積層されており、第１層目のメモリ
ユニットＭＵ_A1は半導体基板１０の上方に絶縁層１７を
介して形成されており、第Ｎ層目（最上層）のメモリユ
ニットＭＵ_ANは絶縁膜３７Ａによって被覆されている。

【０１０７】各メモリセルは、第１の電極２１，３１と
強誘電体層２２，３２と第２の電極２３，３３とから成
り、各メモリユニットＭＵ_Anにおいて、メモリセルＭＣ
_Anmの第１の電極は共通であり、共通の第１の電極は、
選択用トランジスタＴＲ_Aを介してビット線ＢＬ_Aに接続
されている。具体的には、メモリユニットＭＵ_A1におい
て、メモリセルＭＣ_A1mの第１の電極２１は共通であり
（この共通の第１の電極２１を第１の共通ノードＣＮ_A1
と呼ぶ）、共通の第１の電極２１（第１の共通ノードＣ
Ｎ_A1）は、接続孔１９、選択用トランジスタＴＲ_A及び
コンタクトプラグ１６を介してビット線ＢＬ_Aに接続さ
れている。また、メモリユニットＭＵ_{A 2}において、メモ
リセルＭＣ_A2mの第１の電極３１は共通であり（この共
通の第１の電極を第２の共通ノードＣＮ_A2と呼ぶ）、共
通の第１の電極３１（第２の共通ノードＣＮ_A2）は、接
続孔１９、選択用トランジスタＴＲ_A及びコンタクトプ
ラグ１６を介してビット線ＢＬ_Aに接続されている。更
には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモ
リユニットＭＵ_Anにおいて、第ｍ番目（但し、ｍ＝１，
２・・・，Ｍ）のメモリセルＭＣ_Anmの第２の電極２
３，３３は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線
ＰＬ_(n-1)M+mに接続されている。尚、このプレート線Ｐ
Ｌ_(n-1)M+mは、不揮発性メモリＭ_Bを構成する各メモリ
セルの第２の電極２３，３３にも接続されている。

【０１０８】選択用トランジスタＴＲ_Aの一方のソース
／ドレイン領域１５Ａはコンタクトプラグ１６を介して
ビット線ＢＬ_Aに接続されている。また、全ての共通の
第１の電極（具体的には、共通ノードＣＮ_A1，ＣＮ_A2）
は、絶縁膜３７Ａ、全ての層間絶縁層２７及び絶縁層１
７を貫通して設けられた１つの接続孔１９によって選択
用トランジスタＴＲ_Aに接続されている。具体的には、
選択用トランジスタＴＲ_Aの他方のソース／ドレイン領
域１５Ｂは、絶縁層１７に形成された第１層目の開口部
１８に設けられた接続孔１９を介して、第１層目のメモ
リユニットＭＵ _A1における共通の第１の電極２１（第１
の共通ノードＣＮ_A1）に接続されている。更には、選択
用トランジスタＴＲ_Aの他方のソース／ドレイン領域１
５Ｂは、絶縁層１７に形成された第１層目の開口部１８
及び層間絶縁層２７に形成された第２層目の開口部２８
に設けられた接続孔１９を介して、第２層目のメモリユ
ニットＭＵ_A2における共通の第１の電極３１（第２の共
通ノードＣＮ_A2）に接続されている。接続孔１９は、更
に、絶縁膜３７Ａに形成された第３層目の開口部３８ま
で延びている。

【０１０９】ビット線ＢＬ_AはセンスアンプＳＡに接続
されている。また、プレート線ＰＬ_{( n-1)M+m}はプレート
線デコーダ／ドライバＰＤに接続されている。更には、
ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接
続されている。ワード線ＷＬは、図９の紙面垂直方向に
延びている。また、不揮発性メモリＭ_Aを構成するメモ
リセルＭＣ_A1mの第２の電極２３は、図９の紙面垂直方
向に隣接する不揮発性メモリＭ_Bを構成するメモリセル
ＭＣ_B1mの第２の電極と共通であり、プレート線ＰＬ
_(n-1)M+mを兼ねている。更には、不揮発性メモリＭ_Aを
構成するメモリセルＭＣ_A2mの第２の電極３３は、図９
の紙面垂直方向に隣接する不揮発性メモリＭ_Bを構成す
るメモリセルＭＣ_B2mの第２の電極と共通であり、プレ
ート線ＰＬ_{(n-1) M+m}を兼ねている。また、ワード線ＷＬ
は、不揮発性メモリＭ_Aを構成する選択用トランジスタ
ＴＲ_Aと、図９の紙面垂直方向に隣接する不揮発性メモ
リＭ_Bを構成する選択用トランジスタＴＲ_Bとで共通であ
る。

【０１１０】図１０に回路図を示す不揮発性メモリにお
いては、不揮発性メモリＭ_A，Ｍ_Bを構成する選択用トラ
ンジスタＴＲ_A，ＴＲ_Bは、同じワード線ＷＬに接続され
ている。そして、対となったメモリセルＭＣ_Anm，ＭＣ
_Bnm（ｎ＝１，２・・・，Ｎ、及び、ｍ＝１，２・・
・，Ｍ）に相補的な１ビットのデータが記憶される。こ
のような実施の形態２の不揮発性メモリからデータを読
み出し、再書き込みする方法は、実質的に、図６を参照
して説明した実施の形態１の不揮発性メモリの動作と同
様とすることができるので、詳細な説明は省略する。

【０１１１】また、図１１に回路図を示す実施の形態２
の不揮発性メモリにおいては、不揮発性メモリＭ_Aを構
成する選択用トランジスタＴＲ_Aはワード線ＷＬ₁に接続
され、不揮発性メモリＭ_Bを構成する選択用トランジス
タＴＲ_Bはワード線ＷＬ₂に接続されている。ワード線Ｗ
Ｌ₁，ＷＬ₂は、ワード線デコーダ／ドライバＷＤに接続
されている。そして、メモリセルＭＣ_Anm及びメモリセ
ルＭＣ_Bnmを独立して制御し、対となったビット線Ｂ
Ｌ_A，ＢＬ_Bの一方に参照電圧を印加することによって、
メモリセルＭＣ_Anm，ＭＣ_Bnmのそれぞれから１ビットの
データを読み出す。このような実施の形態２の不揮発性
メモリからデータを読み出し、再書き込みする方法は、
実質的に、図８を参照して説明した実施の形態１の不揮
発性メモリの動作と同様とすることができるので、詳細
な説明は省略する。また、メモリセルＭＣ_Anm及びメモ
リセルＭＣ_Bnmを同時に制御すれば、対となったメモリ
セルＭＣ _Anm，ＭＣ_Bnmに相補的な１ビットのデータが記
憶される。このような実施の形態２の不揮発性メモリか
らデータを読み出し、再書き込みする方法は、実質的
に、図６を参照して説明した実施の形態１の不揮発性メ
モリの動作と同様とすることができる。

【０１１２】以下、実施の形態２の不揮発性メモリの製
造方法を説明する。

【０１１３】［工程−２００］先ず、実施の形態１の
［工程−１００］と同様にして、不揮発性メモリにおけ
る選択用トランジスタＴＲ_Aとして機能するＭＯＳ型ト
ランジスタを半導体基板１０に形成する。

【０１１４】［工程−２１０］次いで、実施の形態１の
［工程−１１０］と同様にして、全面に下層絶縁層を形
成した後、この下層絶縁層上に、選択用トランジスタＴ
Ｒ_Aの一方のソース／ドレイン領域１５Ａにコンタクト
プラグ１６を介して電気的に接続されたビット線ＢＬ_A
を形成する。その後、全面に上層絶縁層を形成する。

【０１１５】［工程−２２０］その後、実施の形態１の
［工程−１２０］〜［工程−１４０］と同様にして、上
層絶縁層（絶縁層１７）上に、第１の電極２１と強誘電
体層２２と第２の電極２３とから成る第１層目のメモリ
ユニットＭＵ_A1を形成する。

【０１１６】［工程−２３０］その後、全面に第ｎ’層
目（但し、ｎ’＝１，２・・・，Ｎ−１）の層間絶縁層
を形成し、次いで、この第ｎ’層目の層間絶縁層上に第
（ｎ’＋１）層目のメモリユニットを形成する工程を、
ｎ’を１から（Ｎ−１）まで１つずつインクリメントし
ながら繰り返す。

【０１１７】実施の形態２においては、Ｎ＝２であるが
故に、ｎ’＝１となる。

【０１１８】従って、全面に第１層目の層間絶縁層２７
を形成し、次いで、この第１層目の層間絶縁層２７上
に、第２層目のメモリユニットＭＵ_A2（第１の電極３１
と強誘電体層３２と第２の電極３３とから構成されたメ
モリセルＭＣ_A2m）を形成する。

【０１１９】［工程−２４０］その後、全面に絶縁膜３
７Ａを形成する。

【０１２０】［工程−２５０］次いで、実施の形態１の
［工程−１５０］及び［工程−１６０］と同様にして、
絶縁膜３７Ａ、全ての層間絶縁層２７及び絶縁層１７を
貫通し、全ての共通の第１の電極２１，３１（共通ノー
ドＣＮ_A1，ＣＮ_A2）と選択用トランジスタＴＲ _Aとを接
続する１つの接続孔１９を形成する。具体的には、他方
のソース／ドレイン領域１５Ｂの上方の絶縁膜３７Ａ、
層間絶縁層２７及び絶縁層１７の部分に開口部３８，２
８，１８をリソグラフィ技術及びＲＩＥ法に基づき形成
する。その後、実施の形態１の［工程−１６０］と同様
にして、開口部３８，２８，１８内を導電性材料で埋め
込み、接続孔１９を完成させる。次いで、絶縁膜３７Ａ
上の導電性材料をＣＭＰ法やエッチバック法によって除
去する。そして、全面にパッシベーション膜（図示せ
ず）を形成して、不揮発性メモリを完成させる。

【０１２１】尚、強誘電体層３２を構成する強誘電体材
料を、例えば、結晶化温度７００゜ＣのＢｉ₂Ｓｒ（Ｔ
ａ_1.5Ｎｂ_0.5）Ｏ₉から構成することが好ましく、この
場合、強誘電体層３２に対して、結晶化促進のための熱
処理を、７００゜Ｃの酸素ガス雰囲気で１時間、行えば
よい。また、各第２の電極はプレート線を兼ねていなく
ともよい。この場合には、絶縁膜３７Ａの形成完了後、
第２の電極２３及び第２の電極３３の上方の絶縁膜３７
Ａに開口部を形成し、次いで、絶縁膜３７Ａ上に、かか
る開口部内にまで延在するプレート線を形成すればよ
い。

【０１２２】（実施の形態３）実施の形態３は、本発明
の第３の態様に係る不揮発性メモリ及びその製造方法に
関する。実施の形態３の不揮発性メモリの模式的な一部
断面図を図１２に示し、回路図を図１３及び図１４に示
す。尚、図１３及び図１４には、プレート線を共有する
隣接した２つの不揮発性メモリＭ_A，Ｍ_Bを示す。一方、
図１２においては、不揮発性メモリＭ_Aを構成する選択
用トランジスタＴＲ_A1及びメモリセルＭＣ_A1mを図示す
る。不揮発性メモリＭ_Aを構成する選択用トランジスタ
ＴＲ_A2及びメモリセルＭＣ_A2mは、図１２の紙面垂直方
向に隣接して設けられている。これらの不揮発性メモリ
Ｍ_A，Ｍ_Bは同じ構造を有するが故に、更には、メモリユ
ニットＭＵ_A2及び選択用トランジスタＴＲ_A2も、メモリ
ユニットＭＵ_A1及び選択用トランジスタＴＲ_A1と同様の
構造を有するので、以下、不揮発性メモリＭ_A、メモリ
ユニットＭＵ_A1、選択用トランジスタＴＲ_A1について説
明する。

【０１２３】実施の形態３の不揮発性メモリＭ_Aは、
（Ａ）ビット線ＢＬ_Aと、（Ｂ）Ｎ個（但し、Ｎ≧２で
あり、実施の形態３においては、Ｎ＝２）の選択用トラ
ンジスタＴＲ_ANと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２であり、実施の形態３においては、Ｍ＝４）のメモリ
セルＭＣ_ANMから構成された、Ｎ個のメモリユニットＭ
Ｕ_ANと、（Ｄ）Ｍ本のプレート線ＰＬ_M、から成る。

【０１２４】そして、Ｎ個のメモリユニットＭＵ_Anは、
半導体基板１０の上方に絶縁層１７を介して形成されて
おり、且つ、絶縁膜２７Ａによって被覆されている。

【０１２５】各メモリセルは、第１の電極と強誘電体層
と第２の電極とから成る。具体的には、第１番目のメモ
リユニットＭＵ_A1を構成する各メモリセルＭＣ_A1mは、
第１の電極２１と強誘電体層２２と第２の電極２３とか
ら成り、第２番目のメモリユニットＭＵ_A2を構成する各
メモリセルＭＣ_A2mも、第１の電極２１と強誘電体層２
２と第２の電極２３とから成る。更には、各メモリユニ
ットＭＵ_Anにおいて、メモリセルＭＣ_Anmの第１の電極
２１は共通である。具体的には、第１番目のメモリユニ
ットＭＵ_A1において、メモリセルＭＣ_A1mの第１の電極
２１は共通である。この共通の第１の電極２１を第１の
共通ノードＣＮ_A1と呼ぶ場合がある。また、第２番目の
メモリユニットＭＵ_A2において、メモリセルＭＣ_A2mの
第１の電極２１は共通である。この共通の第１の電極２
１を第２の共通ノードＣＮ_A2と呼ぶ場合がある。更に
は、第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリ
ユニットＭＵ_Anにおいて、第ｍ番目（但し、ｍ＝１，２
・・・，Ｍ）のメモリセルの第２の電極２３は、メモリ
ユニットＭＵ_An間で共通とされた第ｍ番目のプレート線
ＰＬ_mに接続されている。実施の形態３においては、よ
り具体的には、各プレート線は第２の電極２３から延在
している。

【０１２６】第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットＭＵ_Anにおける共通の第１の電極２１
（共通ノードＣＮ_An）は接続孔１９、第ｎ番目の選択用
トランジスタＴＲ_An、コンタクトプラグ１６を介してビ
ット線ＢＬ_Aに接続されている。具体的には、各選択用
トランジスタＴＲ_A1，ＴＲ_A2の一方のソース／ドレイン
領域１５Ａはビット線ＢＬ_Aに接続されている。また、
各選択用トランジスタＴＲ_A1，ＴＲ_A2の他方のソース／
ドレイン領域１５Ｂは、絶縁層１７に形成された開口部
１８に設けられた接続孔１９を介して、メモリユニット
ＭＵ_A1，ＭＵ_A2における共通の第１の電極２１（第１の
共通ノードＣＮ_A1，ＣＮ_A2）に接続されている。各接続
孔１９は、絶縁膜２７Ａに形成された開口部２８内を延
びている。即ち、各メモリユニットＭＵ_A1，ＭＵ_A2を構
成する共通の第１の電極２１（第１の共通ノードＣ
Ｎ_A1，ＣＮ_A2）は、絶縁膜２７Ａ及び絶縁層１７を貫通
して設けられた接続孔１９によって選択用トランジスタ
ＴＲ_A1，ＴＲ_A2に接続されている。ここで、接続孔１９
の数はＮ（＝２）である。

【０１２７】ビット線ＢＬ_AはセンスアンプＳＡに接続
されている。また、プレート線ＰＬ_Mはプレート線デコ
ーダ／ドライバＰＤに接続されている。更には、ワード
線ＷＬ ₁，ＷＬ₂は、ワード線デコーダ／ドライバＷＤに
接続されている。ワード線ＷＬ ₁，ＷＬ₂は、図１２の紙
面垂直方向に延びている。また、不揮発性メモリＭ_Aを
構成するメモリセルＭＣ_A1mの第２の電極２３は、メモ
リセルＭＣ_A2mの第２の電極２３、図１２の紙面垂直方
向に隣接する不揮発性メモリＭ_Bを構成するメモリセル
ＭＣ_B1m，ＭＣ_B2mの第２の電極と共通であり、プレート
線ＰＬ_mを兼ねている。また、ワード線ＷＬ₁は、不揮発
性メモリＭ_Aを構成する選択用トランジスタＴＲ_A1と、
図１２の紙面垂直方向に隣接する不揮発性メモリＭ_Bを
構成する選択用トランジスタＴＲ_B1とで共通である。更
には、ワード線ＷＬ₂は、不揮発性メモリＭ_Aを構成する
選択用トランジスタＴＲ_A2と、図１２の紙面垂直方向に
隣接する不揮発性メモリＭ_Bを構成する選択用トランジ
スタＴＲ_B2とで共通である。

【０１２８】図１３に回路図を示す実施の形態３の不揮
発性メモリにおいては、不揮発性メモリＭ_A，Ｍ_Bを構成
する選択用トランジスタＴＲ_A1，ＴＲ_B1は、同じワード
線ＷＬ₁に接続され、選択用トランジスタＴＲ_A2，ＴＲ
_B2は、同じワード線ＷＬ₂に接続されている。そして、
対となったメモリセルＭＣ_Anm，ＭＣ_Bnm（ｎ＝１，２・
・・，Ｎ、及び、ｍ＝１，２・・・，Ｍ）に相補的な１
ビットのデータが記憶される。このような実施の形態３
の不揮発性メモリからデータを読み出し、再書き込みす
る方法は、実質的に、図６を参照して説明した実施の形
態１の不揮発性メモリの動作と同様とすることができる
ので、詳細な説明は省略する。

【０１２９】また、図１４に回路図を示す実施の形態３
の不揮発性メモリにおいては、不揮発性メモリＭ_Aを構
成する選択用トランジスタＴＲ_A1はワード線ＷＬ₁₁に接
続され、選択用トランジスタＴＲ_A2はワード線ＷＬ₁₂に
接続され、不揮発性メモリＭ _Bを構成する選択用トラン
ジスタＴＲ_B1はワード線ＷＬ₂₁に接続され、選択用トラ
ンジスタＴＲ_B2はワード線ＷＬ₂₂に接続されている。ワ
ード線ＷＬ₁₁，ＷＬ₁₂，ＷＬ₂₁，ＷＬ₂₂は、ワード線デ
コーダ／ドライバＷＤに接続されている。そして、メモ
リセルＭＣ_Anm及びメモリセルＭＣ_Bnmを独立して制御
し、対となったビット線ＢＬ_A，ＢＬ_Bの一方に参照電圧
を印加することによって、メモリセルＭＣ _Anm，ＭＣ_Bnm
のそれぞれから１ビットのデータを読み出す。このよう
な実施の形態３の不揮発性メモリからデータを読み出
し、再書き込みする方法は、実質的に、図８を参照して
説明した実施の形態１の不揮発性メモリの動作と同様と
することができるので、詳細な説明は省略する。また、
メモリセルＭＣ_Anm及びメモリセルＭＣ_Bnmを同時に制御
すれば、対となったメモリセルＭＣ_Anm，ＭＣ_Bnmに相補
的な１ビットのデータが記憶される。このような実施の
形態３の不揮発性メモリからデータを読み出し、再書き
込みする方法は、実質的に、図６を参照して説明した実
施の形態１の不揮発性メモリの動作と同様とすることが
できる。

【０１３０】以下、実施の形態３の不揮発性メモリの製
造方法を説明する。

【０１３１】［工程−３００］先ず、実施の形態１の
［工程−１００］と同様にして、不揮発性メモリにおけ
る選択用トランジスタＴＲ_A1，ＴＲ_A2として機能するＮ
個のＭＯＳ型トランジスタを半導体基板１０に形成す
る。

【０１３２】［工程−３１０］次いで、実施の形態１の
［工程−１１０］と同様にして、全面に下層絶縁層を形
成した後、この下層絶縁層上に、選択用トランジスタＴ
Ｒ_A1，ＴＲ_A2の一方のソース／ドレイン領域１５Ａにコ
ンタクトプラグ１６を介して電気的に接続されたビット
線ＢＬ_Aを形成する。その後、全面に上層絶縁層を形成
する。

【０１３３】［工程−３２０］その後、実施の形態１の
［工程−１２０］〜［工程−１４０］と同様にして、上
層絶縁層（絶縁層１７）上に、第１の電極２１と強誘電
体層２２と第２の電極２３とから成るＮ個のメモリユニ
ット（メモリユニットＭＵ_A1及びメモリユニットＭ
Ｕ_A2）を形成する。

【０１３４】［工程−３３０］次いで、実施の形態１の
［工程−１５０］と同様にして、全面に絶縁膜２７Ａを
形成した後、他方のソース／ドレイン領域１５Ｂの上方
の絶縁膜２７Ａ及び絶縁層１７の部分に開口部２８，１
８をリソグラフィ技術及びＲＩＥ法に基づき形成する。
そして、絶縁膜２７Ａ及び絶縁層１７を貫通し、各メモ
リユニットＭＵ _A1，ＭＵ_A2を構成する第１の電極２１
（第１の共通ノードＣＮ_A1，ＣＮ_A2）と選択用トランジ
スタＴＲ_A1，ＴＲ_A2とをそれぞれ接続するＮ個（具体的
には２個）の接続孔１９を形成する。具体的には、実施
の形態１の［工程−１６０］と同様にして、開口部２
８，１８内を導電性材料で埋め込み、接続孔１９を完成
させる。次いで、絶縁膜２７Ａ上の導電性材料をＣＭＰ
法やエッチバック法によって除去する。そして、全面に
パッシベーション膜（図示せず）を形成して、不揮発性
メモリを完成させる。

【０１３５】（実施の形態４）実施の形態４は、本発明
の第４の態様に係る不揮発性メモリ及びその製造方法に
関する。実施の形態４の不揮発性メモリの回路図は、図
１３及び図１４に示したと同様である。実施の形態４の
不揮発性メモリＭ_Aの模式的な一部断面図を図１５に示
す。プレート線が延びる方向に隣接する不揮発性メモリ
Ｍ_Bと不揮発性メモリＭ_Aとは同じ構造を有するが故に、
以下、不揮発性メモリＭ_Aについて説明する。

【０１３６】実施の形態４の不揮発性メモリＭ_Aも、
（Ａ）ビット線ＢＬ_Aと、（Ｂ）Ｎ個（但し、Ｎ≧２で
あり、実施の形態４においては、Ｎ＝２）の選択用トラ
ンジスタＴＲ_ANと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２であり、実施の形態４においては、Ｍ＝４）のメモリ
セルＭＣ_ANMから構成された、Ｎ個のメモリユニットＭ
Ｕ_ANと、（Ｄ）Ｍ本のプレート線ＰＬ_M、から成る。

【０１３７】そして、Ｎ個のメモリユニットＭＵ_Anは、
層間絶縁層を介して積層されている。また、第１層目の
メモリユニットＭＵ_A1は半導体基板１０の上方に絶縁層
１７を介して形成されており、第Ｎ層目（最上層）のメ
モリユニットＭＵ_A2は絶縁膜３７Ａによって被覆されて
いる。

【０１３８】各メモリセルは、第１の電極と強誘電体層
と第２の電極とから成る。具体的には、第１層目のメモ
リユニットＭＵ_A1を構成する各メモリセルＭＣ_A1mは、
第１の電極２１と強誘電体層２２と第２の電極２３とか
ら成り、第２層目のメモリユニットＭＵ_A2を構成する各
メモリセルＭＣ_A2mは、第１の電極３１と強誘電体層３
２と第２の電極３３とから成る。更には、各メモリユニ
ットＭＵ_Anにおいて、メモリセルＭＣ_Anmの第１の電極
２１，３１は共通である。具体的には、第１層目のメモ
リユニットＭＵ_A1において、メモリセルＭＣ_A1mの第１
の電極２１は共通である。この共通の第１の電極２１を
第１の共通ノードＣＮ_A1と呼ぶ場合がある。また、第２
層目のメモリユニットＭＵ_A2において、メモリセルＭＣ
_A2mの第１の電極３１は共通である。この共通の第１の
電極３１を第２の共通ノードＣＮ _A2と呼ぶ場合がある。
更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメ
モリユニットＭＵ_Anにおいて、第ｍ番目（但し、ｍ＝
１，２・・・，Ｍ）のメモリセルの第２の電極２３，３
３は、メモリユニットＭＵ_An間で共通とされた第ｍ番目
のプレート線ＰＬ_mに接続されている。実施の形態４に
おいては、より具体的には、各プレート線は、第２の電
極２３，３３から延在している。

【０１３９】第ｎ層目のメモリユニットＭＵ_Anを構成す
る共通の第１の電極（共通ノードＣＮ_An）は、絶縁膜、
全ての層間絶縁層及び絶縁層を貫通して設けられた第ｎ
番目の接続孔によって第ｎ番目の選択用トランジスタＴ
Ｒ_Anに接続されている。第ｎ番目の選択用トランジスタ
ＴＲ_Anは、コンタクトプラグ１６を介してビット線ＢＬ
_Aに接続されている。具体的には、各選択用トランジス
タＴＲ_A1，ＴＲ_A2の一方のソース／ドレイン領域１５Ａ
はコンタクトプラグ１６を介してビット線ＢＬ _Aに接続
されている。また、第１番目の選択用トランジスタＴＲ
_A1の他方のソース／ドレイン領域１５Ｂは、接続孔１９
₁を介して第１層目のメモリユニットＭＵ_A1における共
通の第１の電極２１（第１の共通ノードＣＮ_A1）に接続
されている。また、第２番目の選択用トランジスタＴＲ
_A2の他方のソース／ドレイン領域１５Ｂは、接続孔１９
₂を介して第２層目のメモリユニットＭＵ_A2における共
通の第１の電極３１（第２の共通ノードＣＮ_A2）に接続
されている。接続孔１９₁，１９₂は、絶縁層１７、層間
絶縁層２７及び絶縁膜３７Ａを貫通しており、絶縁層１
７に形成された開口部１８内、層間絶縁層２７に形成さ
れた開口部２８内及び絶縁膜３７Ａに形成された開口部
３８内に形成されている。

【０１４０】ビット線ＢＬ_AはセンスアンプＳＡに接続
されている。また、プレート線ＰＬ_Mはプレート線デコ
ーダ／ドライバＰＤに接続されている。更には、ワード
線ＷＬ ₁，ＷＬ₂は、ワード線デコーダ／ドライバＷＤに
接続されている。ワード線ＷＬ ₁，ＷＬ₂は、図１５の紙
面垂直方向に延びている。また、不揮発性メモリＭ_Aを
構成するメモリセルＭＣ_A1mの第２の電極２３は、図１
５の紙面垂直方向に隣接する不揮発性メモリＭ_Bを構成
するメモリセルＭＣ_B1mの第２の電極と共通であり、プ
レート線ＰＬ_mを兼ねている。更には、不揮発性メモリ
Ｍ_Aを構成するメモリセルＭＣ_A2mの第２の電極３３は、
図１５の紙面垂直方向に隣接する不揮発性メモリＭ_Bを
構成するメモリセルＭＣ_B2mの第２の電極と共通であ
り、プレート線ＰＬ_mを兼ねている。これらのプレート
線ＰＬ_mは、図示しない領域において接続されている。
また、ワード線ＷＬ₁は、不揮発性メモリＭ_Aを構成する
選択用トランジスタＴＲ_A1と、図１５の紙面垂直方向に
隣接する不揮発性メモリＭ_Bを構成する選択用トランジ
スタＴＲ_B1とで共通である。更には、ワード線ＷＬ
₂は、不揮発性メモリＭ_Aを構成する選択用トランジスタ
ＴＲ_A2と、図１５の紙面垂直方向に隣接する不揮発性メ
モリＭ_Bを構成する選択用トランジスタＴＲ_B2とで共通
である。

【０１４１】実施の形態４の不揮発性メモリからデータ
を読み出し、再書き込みする方法は、実施の形態３にて
説明した不揮発性メモリからデータを読み出し、再書き
込みする方法と同様とすることができるので、詳細な説
明は省略する。

【０１４２】以下、実施の形態４の不揮発性メモリの製
造方法を説明する。

【０１４３】［工程−４００］先ず、実施の形態１の
［工程−１００］と同様にして、不揮発性メモリにおけ
る選択用トランジスタＴＲ_A1，ＴＲ_A2として機能するＮ
個のＭＯＳ型トランジスタを半導体基板１０に形成す
る。

【０１４４】［工程−４１０］次いで、実施の形態１の
［工程−１１０］と同様にして、全面に下層絶縁層を形
成した後、この下層絶縁層上に、選択用トランジスタＴ
Ｒ_A1，ＴＲ_A2の一方のソース／ドレイン領域１５Ａにコ
ンタクトプラグ１６を介して電気的に接続されたビット
線ＢＬ_Aを形成する。その後、全面に上層絶縁層を形成
する。

【０１４５】［工程−４２０］その後、実施の形態１の
［工程−１２０］〜［工程−１４０］と同様にして、上
層絶縁層（絶縁層１７）上に、第１の電極２１と強誘電
体層２２と第２の電極２３とから成る第１層目のメモリ
ユニットＭＵ_A1を形成する。

【０１４６】［工程−４３０］その後、全面に第ｎ’層
目（但し、ｎ’＝１，２・・・，Ｎ−１）の層間絶縁層
を形成し、次いで、この第ｎ’層目の層間絶縁層上に第
（ｎ’＋１）層目のメモリユニットを形成する工程を、
ｎ’を１から（Ｎ−１）まで１つずつインクリメントし
ながら繰り返す。

【０１４７】実施の形態４においては、Ｎ＝２であるが
故に、ｎ’＝１となる。

【０１４８】従って、全面に第１層目の層間絶縁層２７
を形成し、次いで、この第１層目の層間絶縁層２７上
に、第２層目のメモリユニットＭＵ_A2（第１の電極３１
と強誘電体層３２と第２の電極３３とから構成されたメ
モリセルＭＣ_A2m）を形成する。

【０１４９】［工程−４４０］次いで、実施の形態１の
［工程−１５０］及び［工程−１６０］と同様にして、
絶縁膜３７Ａ、全ての層間絶縁層２７及び絶縁層１７を
貫通し、メモリユニットＭＵ_Anを構成する第１の電極
（共通ノードＣＮ_An）と選択用トランジスタＴＲ _Anとを
それぞれ接続するＮ個の接続孔１９_nを形成する。具体
的には、全面に絶縁膜３７Ａを形成する。そして、他方
のソース／ドレイン領域１５Ｂの上方の絶縁膜３７Ａ、
層間絶縁層２７及び絶縁層１７の部分に開口部３８，２
８，１８をリソグラフィ技術及びＲＩＥ法に基づき形成
する。その後、開口部３８，２８，１８内を導電性材料
で埋め込み、接続孔１９_nを完成させる。次いで、絶縁
膜３７Ａ上の導電性材料をＣＭＰ法やエッチバック法に
よって除去する。そして、全面にパッシベーション膜
（図示せず）を形成して、不揮発性メモリを完成させ
る。

【０１５０】実施の形態４の不揮発性メモリの変形例を
図１６に示す。この図１６に示した不揮発性メモリにお
いては、不揮発性メモリＭ_Aを構成する第１層目のメモ
リユニットＭＵ_A1が絶縁層１７上に形成され、不揮発性
メモリＭ_Aを構成する第２層目のメモリユニットＭＵ_A2
が層間絶縁層２７を介してメモリユニットＭＵ_A1の上方
に形成されており、不揮発性メモリＭ_Bを構成する第１
層目のメモリユニットＭＵ_B1が層間絶縁層３７を介して
メモリユニットＭＵ_A2の上方に形成されており、不揮発
性メモリＭ_Bを構成する第２層目のメモリユニットＭＵ
_B2が層間絶縁層４７を介してメモリユニットＭＵ_B1の上
方に形成されている。不揮発性メモリＭ _Aを構成する第
１層目のメモリユニットＭＵ_A1におけるメモリセルＭＣ
_A1mは、第１の電極２１と強誘電体層２２と第２の電極
２３から構成されており、第２層目のメモリユニットＭ
Ｕ_A2におけるメモリセルＭＣ_A2mは、第１の電極３１と
強誘電体層３２と第２の電極３３から構成されている。
不揮発性メモリＭ_Bを構成する第１層目のメモリユニッ
トＭＵ_B1におけるメモリセルＭＣ_B1mは、第１の電極４
１と強誘電体層４２と第２の電極４３から構成されてお
り、第２層目のメモリユニットＭＵ_B2におけるメモリセ
ルＭＣ_B2mは、第１の電極５１と強誘電体層５２と第２
の電極５３から構成されている。

【０１５１】そして、選択用トランジスタＴＲ_A1の他方
のソース／ドレイン領域１５Ｂは、接続孔１９₁を介し
て不揮発性メモリＭ_Aを構成する第１層目のメモリユニ
ットＭＵ_A1の共通ノードＣＮ_A1に接続されている。ま
た、選択用トランジスタＴＲ_A2の他方のソース／ドレイ
ン領域１５Ｂは、接続孔１９₂を介して不揮発性メモリ
Ｍ_Aを構成する第２層目のメモリユニットＭＵ_A2の共通
ノードＣＮ_A2に接続されている。更に、選択用トランジ
スタＴＲ_B1の他方のソース／ドレイン領域１５Ｂは、接
続孔１９₃を介して不揮発性メモリＭ_Bを構成する第１層
目のメモリユニットＭＵ_B1の共通ノードＣＮ_B1に接続さ
れている。また、選択用トランジスタＴＲ_B2の他方のソ
ース／ドレイン領域１５Ｂは、接続孔１９₄を介して不
揮発性メモリＭ_Bを構成する第２層目のメモリユニット
ＭＵ_B2の共通ノードＣＮ_B2に接続されている。

【０１５２】尚、接続孔１９₁、１９₂、１９₃、１９
₄は、絶縁層１７、全ての層間絶縁層２７，３７，４７
及び絶縁膜５７Ａを貫通しており、絶縁層１７、全ての
層間絶縁層２７，３７，４７及び絶縁膜５７Ａのそれぞ
れに形成された開口部１８，２８，３８，４８，５８内
に形成されている。また、共通ノードＣＮ_B1は接続孔１
９ ₁と接しないように延びており、共通ノードＣＮ_B2は
接続孔１９₁，１９₃と接しないように延びている。

【０１５３】図１６に示した不揮発性メモリの変形例を
図１７に示す。尚、図１７においては、半導体基板、ビ
ット線、選択用トランジスタの図示を省略した。この不
揮発性メモリにおいては、不揮発性メモリＭ_Aの第１層
目のメモリユニットＭＵ_A1を構成するメモリセルＭＣ
_A1mは、第１の電極２１Ａと強誘電体層２２Ａと第２の
電極２３とから成り、不揮発性メモリＭ_Bの第１層目の
メモリユニットＭＵ_B1を構成するメモリセルＭＣ
_B1mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の
電極２３とから成る。また、不揮発性メモリＭ_Aの第２
層目のメモリユニットＭＵ_A2を構成するメモリセルＭＣ
_A2mは、第１の電極３１Ａと強誘電体層３２Ａと第２の
電極３３とから成り、不揮発性メモリＭ_Bの第２層目の
メモリユニットＭＵ_B2を構成するメモリセルＭＣ
_B2mは、第１の電極３１Ｂと強誘電体層３２Ｂと第２の
電極３３とから成る。不揮発性メモリＭ_Aの第１層目の
メモリユニットＭＵ_A1及び不揮発性メモリＭ_Bの第１層
目のメモリユニットＭＵ_B1は絶縁層１７上に形成され、
不揮発性メモリＭ_Aの第２層目のメモリユニットＭＵ_A2
及び不揮発性メモリＭ_Bの第２層目のメモリユニットＭ
Ｕ_B2は層間絶縁層２７上に形成されている。

【０１５４】更には、メモリユニットＭＵ_A1におけるメ
モリセルＭＣ_A1mの第１の電極２１Ａはメモリユニット
ＭＵ_A1において共通であり、共通の第１の電極２１Ａ
（共通ノードＣＮ_A1）は、接続孔１９₁、選択用トラン
ジスタＴＲ_A1を介してビット線ＢＬ_Aに接続されてい
る。また、メモリユニットＭＵ_A2におけるメモリセルＭ
Ｃ_{A 2m}の第１の電極３１ＡはメモリユニットＭＵ_A2にお
いて共通であり、共通の第１の電極３１Ａ（共通ノード
ＣＮ_A2）は、接続孔１９₂、選択用トランジスタＴＲ_{A 2}
を介してビット線ＢＬ_Aに接続されている。

【０１５５】一方、メモリユニットＭＵ_B1におけるメモ
リセルＭＣ_B1mの第１の電極２１ＢはメモリユニットＭ
Ｕ_B1において共通であり、共通の第１の電極２１Ｂ（共
通ノードＣＮ_B1）は、接続孔１９₃、選択用トランジス
タＴＲ_B1を介してビット線ＢＬ_Bに接続されている。ま
た、メモリユニットＭＵ_B2におけるメモリセルＭＣ_B2m
の第１の電極３１ＢはメモリユニットＭＵ_B2において共
通であり、共通の第１の電極３１Ｂ（共通ノードＣ
Ｎ_B2）は、接続孔１９₂、選択用トランジスタＴＲ_B2を
介してビット線ＢＬ_Bに接続されている。

【０１５６】接続孔１９₁、１９₂、１９₃、１９₄は、絶
縁層１７、全ての層間絶縁層２７及び絶縁膜３７Ａを貫
通しており、絶縁層１７、全ての層間絶縁層２７及び絶
縁膜３７Ａのそれぞれに形成された開口部１８，２８，
３８内に形成されている。また、共通ノードＣＮ_A2は接
続孔１９₁と接しないように延びており、共通ノードＣ
Ｎ_B2は接続孔１９₃と接しないように延びている。

【０１５７】尚、不揮発性メモリＭ_Aの第１層目のメモ
リユニットＭＵ_A1を構成するメモリセルＭＣ_A1mは、第
１の電極２１Ａと強誘電体層２２Ａと第２の電極２３と
から成り、第２層目のメモリユニットＭＵ_A2を構成する
メモリセルＭＣ_A2mは、第１の電極２１Ｂと強誘電体層
２２Ｂと第２の電極２３とから成り、不揮発性メモリＭ
_Bの第１層目のメモリユニットＭＵ_B1を構成するメモリ
セルＭＣ_B1mは、第１の電極３１Ａと強誘電体層３２Ａ
と第２の電極３３とから成り、第２層目のメモリユニッ
トＭＵ_B2を構成するメモリセルＭＣ_B2mは、第１の電極
３１Ｂと強誘電体層３２Ｂと第２の電極３３とから成る
構成とすることもできる。即ち、不揮発性メモリＭ_Aの
第１層目のメモリユニットＭＵ_A1及び第２層目のメモリ
ユニットＭＵ_A2は絶縁層１７上に形成され、不揮発性メ
モリＭ_Bの第１層目のメモリユニットＭＵ_B1及び第２層
目のメモリユニットＭＵ_B2は層間絶縁層２７上に形成さ
れている構成とすることもできる。

【０１５８】Ｎ＝４の場合の実施の形態４の不揮発性メ
モリの回路図を図１８に示し、不揮発性メモリの模式的
な一部断面図を図１９に示す。この不揮発性メモリにお
いては、不揮発性メモリＭの第１層目のメモリユニット
ＭＵ₁を構成するメモリセルＭＣ_1mは、第１の電極２１
と強誘電体層２２と第２の電極２３とから成り、第２層
目のメモリユニットＭＵ₂を構成するメモリセルＭＣ_2m
は、第１の電極３１と強誘電体層３２と第２の電極３３
とから成る。また、第３層目のメモリユニットＭＵ₃を
構成するメモリセルＭＣ_3mは、第１の電極４１と強誘電
体層４２と第２の電極４３とから成り、第４層目のメモ
リユニットＭＵ₄を構成するメモリセルＭＣ_4mは、第１
の電極５１と強誘電体層５２と第２の電極５３とから成
る。

【０１５９】第１層目のメモリユニットＭＵ₁は、絶縁
層１７上に形成されている。第２層目のメモリユニット
ＭＵ₂は、第１層目の層間絶縁層２７を介して第１層目
のメモリユニットＭＵ₁の上方に形成されている。第３
層目のメモリユニットＭＵ₃は、第２層目の層間絶縁層
３７を介して第２層目のメモリユニットＭＵ₂の上方に
形成されている。第４層目のメモリユニットＭＵ₄は、
第３層目の層間絶縁層４７を介して第３層目のメモリユ
ニットＭＵ₃の上方に形成されている。

【０１６０】そして、メモリユニットＭＵ₁におけるメ
モリセルＭＣ_1mの第１の電極２１はメモリユニットＭＵ
₁において共通であり、選択用トランジスタＴＲ₁の他方
のソース／ドレイン領域１５Ｂは、接続孔１９₁を介し
て不揮発性メモリＭを構成する第１層目のメモリユニッ
トＭＵ₁の共通の第１の電極２１（共通ノードＣＮ₁）に
接続されている。また、メモリセルＭＣ_2mの第１の電極
３１はメモリユニットＭＵ₂において共通であり、選択
用トランジスタＴＲ₂の他方のソース／ドレイン領域１
５Ｂは、接続孔１９₂を介して第２層目のメモリユニッ
トＭＵ₂の共通の第１の電極３１（共通ノードＣＮ₂）に
接続されている。更に、メモリユニットＭＵ₃における
メモリセルＭＣ_3mの第１の電極４１はメモリユニットＭ
Ｕ₃において共通であり、選択用トランジスタＴＲ₃の他
方のソース／ドレイン領域１５Ｂは、接続孔１９₃を介
して第３層目のメモリユニットＭＵ₃の共通の第１の電
極４１（共通ノードＣＮ₃）に接続されている。また、
メモリユニットＭＵ₄におけるメモリセルＭＣ_4mの第１
の電極５１はメモリユニットＭＵ₄において共通であ
り、選択用トランジスタＴＲ₄の他方のソース／ドレイ
ン領域１５Ｂは、接続孔１９₄を介して第４層目のメモ
リユニットＭＵ₄の共通ノードＣＮ₄に接続されている。

【０１６１】尚、接続孔１９₁、１９₂、１９₃、１９
₄は、絶縁層１７、全ての層間絶縁層２７，３７，４７
及び絶縁膜５７Ａを貫通しており、絶縁層１７、全ての
層間絶縁層２７，３７，４７及び絶縁膜５７Ａのそれぞ
れに形成された開口部１８，２８，３８，４８，５８内
に形成されている。また、共通ノードＣＮ₃は接続孔１
９₁と接しないように延びており、共通ノードＣＮ₄は接
続孔１９₁，１９₃と接しないように延びている。

【０１６２】ここで、Ｎ＝４であるが故に、ｎ’＝１，
２，３となる。

【０１６３】従って、この不揮発性メモリの製造にあっ
ては、［工程−４３０］において、 全面に第１層目の層間絶縁層２７を形成し、第１層
目の層間絶縁層２７上に第２層目のメモリユニットＭＵ
₂を形成する。

【０１６４】次いで、全面に第２層目の層間絶縁層３
７を形成し、第２層目の層間絶縁層３７上に第３層目
のメモリユニットＭＵ₃を形成する。

【０１６５】次いで、全面に第３層目の層間絶縁層４
７を形成し、第３層目の層間絶縁層４７上に第４層目
のメモリユニットＭＵ₄を形成する。

【０１６６】その後、全面に絶縁膜３７Ａを形成する。
次いで、実施の形態１の［工程−１５０］及び［工程−
１６０］と同様にして、絶縁膜３７Ａ、全ての層間絶縁
層２７及び絶縁層１７を貫通し、メモリユニットＭＵ_An
を構成する第１の電極（共通ノードＣＮ_An）と選択用ト
ランジスタＴＲ_Anとをそれぞれ接続する接続孔１９_nを
形成する。具体的には、他方のソース／ドレイン領域１
５Ｂの上方の絶縁膜３７Ａ、層間絶縁層２７及び絶縁層
１７の部分に開口部３８，２８，１８をリソグラフィ技
術及びＲＩＥ法に基づき形成する。その後、開口部３
８，２８，１８内を導電性材料で埋め込み、接続孔１９
_nを完成させる。次いで、絶縁膜３７Ａ上の導電性材料
をＣＭＰ法やエッチバック法によって除去する。そし
て、全面にパッシベーション膜（図示せず）を形成し
て、不揮発性メモリを完成させる。

【０１６７】図１９に示した不揮発性メモリの変形例を
図２０に示す。尚、図２０においては、半導体基板、ビ
ット線、選択用トランジスタの図示を省略した。この不
揮発性メモリにおいては、不揮発性メモリＭの第１層目
のメモリユニットＭＵ₁を構成するメモリセルＭＣ
_1mは、第１の電極２１Ａと強誘電体層２２Ａと第２の電
極２３とから成り、第２層目のメモリユニットＭＵ₂を
構成するメモリセルＭＣ_2mは、第１の電極２１Ｂと強誘
電体層２２Ｂと第２の電極２３とから成る。また、第３
層目のメモリユニットＭＵ₃を構成するメモリセルＭＣ
_3mは、第１の電極３１Ａと強誘電体層３２Ａと第２の電
極３３とから成り、第４層目のメモリユニットＭＵ₄を
構成するメモリセルＭＣ_4mは、第１の電極３１Ｂと強誘
電体層３２Ｂと第２の電極３３とから成る。第１層目の
メモリユニットＭＵ₁及び第２層目のメモリユニットＭ
Ｕ₂は絶縁層１７上に形成されており、第３層目のメモ
リユニットＭＵ₃及び第４層目のメモリユニットＭＵ₄は
層間絶縁層２７上に形成されている。

【０１６８】更には、メモリユニットＭＵ₁におけるメ
モリセルＭＣ_1mの第１の電極２１ＡはメモリユニットＭ
Ｕ₁において共通であり、共通の第１の電極２１Ａ（共
通ノードＣＮ₁）は、接続孔１９₁、選択用トランジスタ
ＴＲ₁を介してビット線ＢＬに接続されている。また、
メモリユニットＭＵ₂におけるメモリセルＭＣ_2mの第１
の電極２１ＢはメモリユニットＭＵ₂において共通であ
り、共通の第１の電極２１Ｂ（共通ノードＣＮ₂）は、
接続孔１９₂、選択用トランジスタＴＲ₂を介してビット
線ＢＬに接続されている。一方、メモリユニットＭＵ₃
におけるメモリセルＭＣ_3mの第１の電極３１Ａはメモリ
ユニットＭＵ₃において共通であり、共通の第１の電極
３１Ａ（共通ノードＣＮ₃）は、接続孔１９₃、選択用ト
ランジスタＴＲ₃を介してビット線ＢＬに接続されてい
る。更に、メモリユニットＭＵ₄におけるメモリセルＭ
Ｃ_4mの第１の電極３１ＢはメモリユニットＭＵ₄におい
て共通であり、共通の第１の電極３１Ｂ（共通ノードＣ
Ｎ₄）は、接続孔１９₄、選択用トランジスタＴＲ₄を介
してビット線ＢＬに接続されている。

【０１６９】接続孔１９₁、１９₂、１９₃、１９₄は、絶
縁層１７、全ての層間絶縁層２７及び絶縁膜３７Ａを貫
通しており、絶縁層１７、全ての層間絶縁層２７及び絶
縁膜３７Ａのそれぞれに形成された開口部１８，２８，
３８内に形成されている。また、共通ノードＣＮ₃は接
続孔１９₁と接しないように延びており、共通ノードＣ
Ｎ₃，ＣＮ₄は接続孔１９₂と接しないように延びてい
る。

【０１７０】（実施の形態５）実施の形態５は、本発明
の第５の態様に係る不揮発性メモリ及びその製造方法に
関する。実施の形態５の不揮発性メモリの回路図概念図
を図２１及び図２２に示し、メモリユニットの回路図を
図２３に示し、不揮発性メモリの模式的な一部断面図を
図２４に示す。図２４においては、不揮発性メモリＭ_A
を図示する。プレート線が延びる方向に隣接する不揮発
性メモリＭ_Bと不揮発性メモリＭ_Aとは同じ構造を有する
が故に、以下、不揮発性メモリＭ_Aについて説明する。

【０１７１】実施の形態５の不揮発性メモリＭ_Aは、
（Ａ）Ｎ本（但し、Ｎ≧２であり、実施の形態５におい
ては、Ｎ＝２）のビット線ＢＬ_ANと、（Ｂ）Ｎ個の選択
用トランジスタＴＲ_ANと、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２であり、実施の形態５においては、Ｍ＝８）
のメモリセルＭＣ_ANMから構成された、Ｎ個のメモリユ
ニットＭＵ_ANと、（Ｄ）Ｍ本のプレート線ＰＬ_M、から
成る。

【０１７２】そして、Ｎ個のメモリユニットＭＵ_Anは、
層間絶縁層を介して積層されている。また、第１層目の
メモリユニットＭＵ_A1は半導体基板１０の上方に絶縁層
１７を介して形成されており、第Ｎ層目（最上層）のメ
モリユニットＭＵ_ANは絶縁膜３７Ａによって被覆されて
いる。

【０１７３】各メモリセルは、第１の電極と強誘電体層
と第２の電極とから成る。具体的には、第１層目のメモ
リユニットＭＵ_A1を構成する各メモリセルＭＣ_A1mは、
第１の電極２１と強誘電体層２２と第２の電極２３とか
ら成り、第２層目のメモリユニットＭＵ_A2を構成する各
メモリセルＭＣ_A2mは、第１の電極３１と強誘電体層３
２と第２の電極３３とから成る。更には、各メモリユニ
ットＭＵ_Anにおいて、メモリセルＭＣ_Anmの第１の電極
２１，３１は共通である。具体的には、第１層目のメモ
リユニットＭＵ_A1において、メモリセルＭＣ_A1mの第１
の電極２１は共通である。この共通の第１の電極２１を
第１の共通ノードＣＮ_A1と呼ぶ場合がある。また、第２
層目のメモリユニットＭＵ_A2において、メモリセルＭＣ
_A2mの第１の電極３１は共通である。この共通の第１の
電極３１を第２の共通ノードＣＮ _A2と呼ぶ場合がある。
更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメ
モリユニットＭＵ_Anにおいて、第ｍ番目（但し、ｍ＝
１，２・・・，Ｍ）のメモリセルの第２の電極２３，３
３は、メモリユニットＭＵ_An間で共通とされた第ｍ番目
のプレート線ＰＬ_mに接続されている。実施の形態５に
おいては、より具体的には、各プレート線は、第２の電
極２３，３３から延在しており、図示しない領域で接続
されている。

【０１７４】第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットＭＵ_Anにおける共通の第１の電極は、
第ｎ番目の選択用トランジスタＴＲ_Anを介して第ｎ番目
のビット線ＢＬ_Anに接続されている。具体的には、第ｎ
番目の選択用トランジスタＴＲ_Anの一方のソース／ドレ
イン領域１５Ａはコンタクトプラグ１６を介して第ｎ番
目のビット線ＢＬ_Anに接続されている。一方、第１番目
の選択用トランジスタＴＲ_A1の他方のソース／ドレイン
領域１５Ｂは、接続孔１９₁を介して第１層目のメモリ
ユニットＭＵ_A1における共通の第１の電極２１（第１の
共通ノードＣＮ _A1）に接続されている。また、第２番目
の選択用トランジスタＴＲ_A2の他方のソース／ドレイン
領域１５Ｂは、接続孔１９₂を介して第２層目のメモリ
ユニットＭＵ_A2における共通の第１の電極３１（第２の
共通ノードＣＮ_A2）に接続されている。

【０１７５】接続孔１９₁、１９₂は、絶縁層１７、全て
の層間絶縁層２７及び絶縁膜３７Ａを貫通しており、絶
縁層１７、全ての層間絶縁層２７及び絶縁膜３７Ａのそ
れぞれに形成された開口部１８，２８，３８内に形成さ
れている。

【０１７６】ビット線ＢＬ_AnはセンスアンプＳＡに接続
されている。また、プレート線ＰＬ _Mはプレート線デコ
ーダ／ドライバＰＤに接続されている。更には、ワード
線ＷＬ₁，ＷＬ₂は、ワード線デコーダ／ドライバＷＤに
接続されている。ワード線ＷＬ₁，ＷＬ₂は、図２４の紙
面垂直方向に延びている。また、不揮発性メモリＭ_Aを
構成するメモリセルＭＣ_A1mの第２の電極２３は、図２
４の紙面垂直方向に隣接する不揮発性メモリＭ_Bを構成
するメモリセルＭＣ_B1mの第２の電極と共通であり、プ
レート線ＰＬ_mを兼ねている。更には、不揮発性メモリ
Ｍ_Aを構成するメモリセルＭＣ_A2mの第２の電極３３は、
図２４の紙面垂直方向に隣接する不揮発性メモリＭ_Bを
構成するメモリセルＭＣ_B2mの第２の電極と共通であ
り、プレート線ＰＬ_mを兼ねている。これらのプレート
線ＰＬ_mは、図示しない領域において接続されている。
また、ワード線ＷＬ₁は、不揮発性メモリＭ_Aを構成する
選択用トランジスタＴＲ_A1と、図２４の紙面垂直方向に
隣接する不揮発性メモリＭ_Bを構成する選択用トランジ
スタＴＲ_B1とで共通である。更には、ワード線ＷＬ
₂は、不揮発性メモリＭ_Aを構成する選択用トランジスタ
ＴＲ_A2と、図２４の紙面垂直方向に隣接する不揮発性メ
モリＭ_Bを構成する選択用トランジスタＴＲ_B2とで共通
である。

【０１７７】図２１及び図２２に回路図を示す実施の形
態５の不揮発性メモリにおいては、不揮発性メモリ
Ｍ_A，Ｍ_Bを構成する選択用トランジスタＴＲ_A1，ＴＲ_B1
は同じワード線ＷＬ₁に接続され、選択用トランジスタ
ＴＲ_A2，ＴＲ_B2は同じワード線ＷＬ₂に接続されてい
る。

【０１７８】そして、図２１に回路図を示す不揮発性メ
モリにおいては、対となったメモリセルＭＣ_A1m，ＭＣ
_A2m（ｍ＝１，２・・・，Ｍ）に相補的な１ビットのデ
ータが記憶される。このような実施の形態５の不揮発性
メモリからデータを読み出し、再書き込みする方法は、
実質的に、図６を参照して説明した実施の形態１の不揮
発性メモリの動作と同様とすることができるので、詳細
な説明は省略する。あるいは又、メモリセルＭＣ_A1m及
びメモリセルＭＣ_A2mを独立して制御し、対となったビ
ット線ＢＬ_A1，ＢＬ_A2の一方に参照電圧を印加すること
によって、メモリセルＭＣ_A1m，ＭＣ_A2mのそれぞれから
１ビットのデータを読み出す。このような実施の形態５
の不揮発性メモリからデータを読み出し、再書き込みす
る方法は、実質的に、図８を参照して説明した実施の形
態１の不揮発性メモリの動作と同様とすることができる
ので、詳細な説明は省略する。

【０１７９】あるいは又、図２２に回路図を示す不揮発
性メモリにおいては、対となったメモリセルＭＣ_Anm，
ＭＣ_Bnm（ｎ＝１、２・・・，Ｎであり、ｍ＝１，２・
・・，Ｍ）に相補的な１ビットのデータが記憶される。
このような実施の形態５の不揮発性メモリからデータを
読み出し、再書き込みする方法は、実質的に、図６を参
照して説明した実施の形態１の不揮発性メモリの動作と
同様とすることができるので、詳細な説明は省略する。

【０１８０】尚、ビット線ＢＬ_A1とビット線ＢＬ_B2をセ
ンスアンプＳＡ₁に接続し、ビット線ＢＬ_A2とビット線
ＢＬ_B1をセンスアンプＳＡ₂に接続する構成とすること
もできる。この場合、対となったメモリセルＭＣ_A1m，
ＭＣ_B2m、あるいは、対となったメモリセルＭＣ_A2m，Ｍ
Ｃ_B1m（ｍ＝１，２・・・，Ｍ）に相補的な１ビットの
データが記憶される。このような実施の形態５の不揮発
性メモリからデータを読み出し、再書き込みする方法
は、実質的に、図６を参照して説明した実施の形態１の
不揮発性メモリの動作と同様とすることができるので、
詳細な説明は省略する。あるいは又、メモリセルＭＣ
_Anm及びメモリセルＭＣ_Bnmを独立して制御し、対となっ
たビット線の一方に参照電圧を印加することによって、
メモリセルＭＣ _Anm，ＭＣ_Bnmのそれぞれから１ビットの
データを読み出す。このような実施の形態５の不揮発性
メモリからデータを読み出し、再書き込みする方法は、
実質的に、図８を参照して説明した実施の形態１の不揮
発性メモリの動作と同様とすることができるので、詳細
な説明は省略する。

【０１８１】以下、実施の形態５の不揮発性メモリの製
造方法を説明する。

【０１８２】［工程−５００］先ず、実施の形態１の
［工程−１００］と同様にして、不揮発性メモリにおけ
る選択用トランジスタＴＲ_A1，ＴＲ_A2として機能するＮ
個のＭＯＳ型トランジスタを半導体基板１０に形成す
る。

【０１８３】［工程−５１０］次いで、実施の形態１の
［工程−１１０］と同様にして、全面に下層絶縁層を形
成した後、この下層絶縁層上に、選択用トランジスタＴ
Ｒ_A1，ＴＲ_A2の一方のソース／ドレイン領域１５Ａにコ
ンタクトプラグ１６を介して電気的に接続されたビット
線ＢＬ_A1，ＢＬ_A2を形成する。その後、全面に上層絶縁
層を形成する。

【０１８４】［工程−５２０］その後、実施の形態１の
［工程−１２０］〜［工程−１４０］と同様にして、上
層絶縁層（絶縁層１７）上に、第１の電極２１と強誘電
体層２２と第２の電極２３とから成る第１層目のメモリ
ユニットＭＵ_A1を得ることができる。

【０１８５】［工程−５３０］その後、全面に第ｎ’層
目（但し、ｎ’＝１，２・・・，Ｎ−１）の層間絶縁層
を形成し、次いで、この第ｎ’層目の層間絶縁層上に第
（ｎ’＋１）層目のメモリユニットを形成する工程を、
ｎ’を１から（Ｎ−１）まで１つずつインクリメントし
ながら繰り返す。

【０１８６】実施の形態４においては、Ｎ＝２であるが
故に、ｎ’＝１となる。

【０１８７】従って、全面に第１層目の層間絶縁層２７
を形成し、次いで、この第１層目の層間絶縁層２７上に
第２層目のメモリユニットＭＵ_A2（第１の電極３１と強
誘電体層３２と第２の電極３３とから構成されたメモリ
セルＭＣ_A2m）を形成する。

【０１８８】［工程−５４０］次いで、実施の形態１の
［工程−１５０］及び［工程−１６０］と同様にして、
絶縁膜３７Ａ、全ての層間絶縁層２７及び絶縁層１７を
貫通し、メモリユニットＭＵ_Anを構成する第１の電極
（共通ノードＣＮ_An）と選択用トランジスタＴＲ _Anとを
それぞれ接続する接続孔１９_nを形成する。具体的に
は、全面に絶縁膜３７Ａを形成する。そして、他方のソ
ース／ドレイン領域１５Ｂの上方の絶縁膜３７Ａ、層間
絶縁層２７及び絶縁層１７の部分に開口部３８，２８，
１８をリソグラフィ技術及びＲＩＥ法に基づき形成す
る。その後、開口部３８，２８，１８内を導電性材料で
埋め込み、接続孔１９_nを完成させる。次いで、絶縁膜
３７Ａ上の導電性材料をＣＭＰ法やエッチバック法によ
って除去する。そして、全面にパッシベーション膜（図
示せず）を形成して、不揮発性メモリを完成させる。

【０１８９】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性メモリの構
造、使用した材料、各種の形成条件、回路構成、駆動方
法等は例示であり、適宜変更することができる。

【０１９０】本発明の不揮発性メモリの製造方法によっ
て製造される不揮発性メモリ、あるいは又、本発明の不
揮発性メモリを、所謂ゲインセル型とすることもでき
る。ゲインセル型の不揮発性メモリを実施の形態１にて
説明した不揮発性メモリに適用した場合の回路図を図２
５に示し、この不揮発性メモリを構成する各種のトラン
ジスタの模式的なレイアウトを図２６に示し、この不揮
発性メモリの模式的な一部断面図を図２７及び図２８に
示す。また、ゲインセル型の不揮発性メモリを実施の形
態４にて説明した不揮発性メモリに適用した場合の回路
図を図２９に例示する。尚、図２６において、各種のト
ランジスタの領域を点線で囲み、活性領域及び配線層を
実線で示し、ゲート電極あるいはワード線を一点鎖線で
示した。また、図２７に示す不揮発性メモリの模式的な
一部断面図は、図２６の線Ａ−Ａに沿った模式的な一部
断面図であり、図２８に示す不揮発性メモリの模式的な
一部断面図は、図２６の線Ｂ−Ｂに沿った模式的な一部
断面図である。

【０１９１】この不揮発性メモリＭ_Aは、例えば、ビッ
ト線ＢＬ_Aと、書込用トランジスタ（実施の形態１にお
ける選択用トランジスタである）ＴＲ_AWと、Ｍ個（但
し、Ｍ≧２であり、例えば、Ｍ＝８）のメモリセルＭＣ
_AMから構成されたメモリユニットＭＵ_Aと、Ｍ本のプレ
ート線ＰＬ_Mから構成されている。そして、各メモリセ
ルＭＣ_AMは、第１の電極２１と強誘電体層２２と第２の
電極２３とから成り、メモリユニットＭＵ_Aを構成する
メモリセルＭＣ_AMの第１の電極２１は、メモリユニット
ＭＵ_Aにおいて共通であり、この共通の第１の電極（共
通ノードＣＮ_A）は、接続孔１９、書込用トランジスタ
ＴＲ_AWを介してビット線ＢＬ_Aに接続され、各メモリセ
ルＭＣ_Amを構成する第２の電極２３はプレート線ＰＬ_m
に接続されている。尚、密着層の図示は省略した。不揮
発性メモリのメモリユニットＭＵ_Aを構成するメモリセ
ルの数（Ｍ）は８個に限定されず、一般には、Ｍ≧２を
満足すればよく、２のべき数（Ｍ＝２，４，８，１６・
・・）とすることが好ましい。

【０１９２】更には、共通の第１の電極の電位変化を検
出し、この検出結果をビット線ＢＬ _Aに電流又は電圧と
して伝達する信号検出回路を備えている。言い換えれ
ば、検出用トランジスタＴＲ_AS、及び、読出用トランジ
スタＴＲ_ARを備えている。即ち、信号検出回路は、検出
用トランジスタＴＲ_AS及び読出用トランジスタＴＲ_ARか
ら構成されている。そして、検出用トランジスタＴＲ_AS
の一端は所定の電位Ｖ_ccを有する配線層（例えば、不純
物層から構成された電源線）に接続され、他端は読出用
トランジスタＴＲ_ARを介してビット線ＢＬ_Aに接続さ
れ、各メモリセルＭＣ_Amに記憶されたデータの読み出し
時、読出用トランジスタＴＲ_ARが導通状態とされ、各メ
モリセルＭＣ_Amに記憶されたデータに基づき共通の第１
の電極（共通ノードＣＮ_A）に生じた電位により、検出
用トランジスタＴＲ_ASの動作が制御される。

【０１９３】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、書込用トランジスタ（選
択用トランジスタ）ＴＲ_AWの一方のソース／ドレイン領
域１５Ａは絶縁層１７に形成されたコンタクトホール１
６を介してビット線ＢＬ_Aに接続され、他方のソース／
ドレイン領域１５Ｂは、接続孔１９を介して共通の第１
の電極（共通ノードＣＮ_A）に接続されている。また、
検出用トランジスタＴＲ_ASの一方のソース／ドレイン領
域は、所定の電位Ｖ_ccを有する配線層に接続され、他方
のソース／ドレイン領域は、読出用トランジスタＴＲ_AR
の一方のソース／ドレイン領域に接続されている。より
具体的には、検出用トランジスタＴＲ_ASの他方のソース
／ドレイン領域と読出用トランジスタＴＲ_ARの一方のソ
ース／ドレイン領域とは、１つのソース／ドレイン領域
を占めている。更には、読出用トランジスタＴＲ_ARの他
方のソース／ドレイン領域はコンタクトホール１６を介
してビット線ＢＬ_Aに接続され、更に、共通の第１の電
極（共通ノードＣＮ_A、あるいは、書込用トランジスタ
ＴＲ_AWの他方のソース／ドレイン領域）は、接続孔１９
Ａ、ワード線ＷＬ_Sを介して検出用トランジスタＴＲ_AS
のゲート電極に接続されている。また、書込用トランジ
スタＴＲ_AWのゲート電極に接続されたワード線ＷＬ_W及
び読出用トランジスタＴＲ_ARのゲート電極に接続された
ワード線ＷＬ_Rは、ワード線デコーダ／ドライバＷＤに
接続されている。一方、各プレート線ＰＬ _mは、プレー
ト線デコーダ／ドライバＰＤに接続されている。更に
は、ビット線ＢＬ_AはセンスアンプＳＡに接続されてい
る。

【０１９４】接続孔１９、１９Ａは、絶縁層１７及び絶
縁膜２７Ａを貫通しており、絶縁層１７及び絶縁膜２７
Ａのそれぞれに形成された開口部１８，２８内に形成さ
れている。

【０１９５】この不揮発性メモリのメモリセルＭＣ_A1か
らデータを読み出す場合、選択プレート線ＰＬ₁にＶ_cc
を印加する。このとき、選択メモリセルＭＣ_A1にデータ
「１」が記憶されていれば、強誘電体層に分極反転が生
じ、蓄積電荷量が増加し、共通ノードＣＮ_Aの電位が上
昇する。一方、選択メモリセルＭＣ_A1にデータ「０」が
記憶されていれば、強誘電体層に分極反転が生ぜず、共
通ノードＣＮ_Aの電位は殆ど上昇しない。即ち、共通ノ
ードＣＮ_Aは、非選択メモリセルの強誘電体層を介して
複数の非選択プレート線ＰＬ_j（ｊ≠１）にカップリン
グされているので、共通ノードＣＮ_Aの電位は０ボルト
に比較的近いレベルに保たれる。このようにして、選択
メモリセルＭＣ_A1に記憶されたデータに依存して共通ノ
ードＣＮ _Aの電位に変化が生じる。従って、選択メモリ
セルの強誘電体層には、分極反転に十分な電界を与える
ことができる。そして、ビット線ＢＬ_Aを浮遊状態と
し、読出用トランジスタＴＲ_ARをオン状態とする。一
方、選択メモリセルＭＣ_A1に記憶されたデータに基づき
共通の第１の電極（共通ノードＣＮ_A）に生じた電位に
より、検出用トランジスタＴＲ_ASの動作が制御される。
具体的には、選択メモリセルＭＣ_A1に記憶されたデータ
に基づき共通の第１の電極（共通ノードＣＮ_A）に高い
電位が生じれば、検出用トランジスタＴＲ_ASは導通状態
となり、検出用トランジスタＴＲ_ASの一方のソース／ド
レイン領域は所定の電位Ｖ_ccを有する配線層に接続され
ているので、かかる配線層から、検出用トランジスタＴ
Ｒ_AS及び読出用トランジスタＴＲ_ARを介してビット線Ｂ
Ｌ_Aに電流が流れ、ビット線ＢＬ_Aの電位が上昇する。即
ち、信号検出回路によって共通の第１の電極（共通ノー
ドＣＮ_A）の電位変化が検出され、この検出結果がビッ
ト線ＢＬ_Aに電圧（電位）として伝達される。ここで、
検出用トランジスタＴＲ_ASの閾値をＶ_th、検出用トラン
ジスタＴＲ_ASのゲート電極の電位（即ち、共通ノードＣ
Ｎ_Aの電位）をＶ_gとすれば、ビット線ＢＬ_Aの電位は概
ね（Ｖ_g−Ｖ_th）となる。尚、検出用トランジスタＴＲ
_ASをディプレッション型のＮＭＯＳＦＥＴとすれば、閾
値Ｖ_thは負の値をとる。これにより、ビット線ＢＬ_Aの
負荷の大小に拘わらず、安定したセンス信号量を確保で
きる。尚、検出用トランジスタＴＲ_ASをＰＭＯＳＦＥＴ
から構成することもできる。

【０１９６】このようなゲインセル型不揮発性メモリ
は、実質的に、実施の形態１にて説明した製造方法にて
製造することができるので、詳細な説明は省略する。ま
た、このようなゲインセル型不揮発性メモリを、実施の
形態２〜実施の形態５にて説明した不揮発性メモリに適
用することができる。

【０１９７】尚、検出用トランジスタの一端が接続され
た配線層の所定の電位はＶ_ccに限定されず、例えば、接
地されていてもよい。即ち、検出用トランジスタの一端
が接続された配線層の所定の電位を０ボルトとしてもよ
い。但し、この場合には、選択メモリセルにおけるデー
タの読み出し時に電位（Ｖ_cc）がビット線に現れた場
合、再書き込み時には、ビット線の電位を０ボルトと
し、選択メモリセルにおけるデータの読み出し時に０ボ
ルトがビット線に現れた場合、再書き込み時には、ビッ
ト線の電位をＶ_ccとする必要がある。そのためには、図
３０に例示するような、トランジスタＴＲ_IV-1，ＴＲ
_IV-2，ＴＲ_IV-3，ＴＲ_IV-4から構成された一種のスイッ
チ回路（反転回路）をビット線間に配設し、データの読
み出し時には、トランジスタＴＲ_IV-2，ＴＲ_IV-4をオン
状態とし，データの再書き込み時には、トランジスタＴ
Ｒ_IV-1，ＴＲ_IV-3をオン状態とすればよい。

【０１９８】また、例えば、図３１に示すように、実施
の形態４の不揮発性メモリの変形例として、第１の電極
２１’，３１’を上部電極とし、第２の電極２３’，３
３’を下部電極とすることもできる。このような構造
は、他の発明の実施の形態における不揮発性メモリにも
適用することができる。

【０１９９】図１７や図２０には、第１の電極／強誘電
体層／第２の電極／強誘電体層／第１の電極の積層構造
によって２つのメモリセルを構成する例を示したが、そ
の代わりに、第２の電極／強誘電体層／第１の電極／強
誘電体層／第２の電極の積層構造によって２つのメモリ
セルを構成することもできる。

【０２００】

【発明の効果】本発明においては、強誘電体層を構成す
る強誘電体材料としての酸化物が還元されるといった問
題の発生、強誘電体層の酸素ガス雰囲気中での酸化熱処
理によって接続孔が酸化されてしまうといった問題の発
生、下部電極を構成する材料の原子と接続孔を構成する
導電材料の原子とが相互拡散するといった問題の発生
を、確実に回避することができる。それ故、高い信頼性
を有する不揮発性メモリを提供することができるし、接
続孔を１回の工程で形成するので、不揮発性メモリの製
造工程の簡素化を図ることができる。

【図面の簡単な説明】

【図１】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの模式的な一部断面図である。

【図２】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの回路図である。

【図３】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図４】図３に引き続き、発明の実施の形態１の強誘電
体型不揮発性半導体メモリの製造方法を説明するための
半導体基板等の模式的な一部断面図である。

【図５】図４に引き続き、発明の実施の形態１の強誘電
体型不揮発性半導体メモリの製造方法を説明するための
半導体基板等の模式的な一部断面図である。

【図６】発明の実施の形態１の強誘電体型不揮発性半導
体メモリにおける動作波形を示す図である。

【図７】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの変形例の回路図である。

【図８】図７に示した発明の実施の形態１の強誘電体型
不揮発性半導体メモリの変形例における動作波形を示す
図である。

【図９】発明の実施の形態２の強誘電体型不揮発性半導
体メモリの模式的な一部断面図である。

【図１０】発明の実施の形態２の強誘電体型不揮発性半
導体メモリの回路図である。

【図１１】発明の実施の形態２の強誘電体型不揮発性半
導体メモリの変形例の回路図である。

【図１２】発明の実施の形態３の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。

【図１３】発明の実施の形態３の強誘電体型不揮発性半
導体メモリの回路図である。

【図１４】発明の実施の形態３の強誘電体型不揮発性半
導体メモリの変形例の回路図である。

【図１５】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。

【図１６】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの変形例の模式的な一部断面図である。

【図１７】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの別の変形例の模式的な一部断面図である。

【図１８】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの更に別の変形例の回路図である。

【図１９】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの更に別の変形例の模式的な一部断面図であ
る。

【図２０】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの更に別の変形例の模式的な一部断面図であ
る。

【図２１】発明の実施の形態５の強誘電体型不揮発性半
導体メモリの回路図概念図である。

【図２２】発明の実施の形態５の強誘電体型不揮発性半
導体メモリの別の回路図概念図である。

【図２３】発明の実施の形態５の強誘電体型不揮発性半
導体メモリにおけるメモリユニットの回路図である。

【図２４】発明の実施の形態５の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。

【図２５】ゲインセル型の強誘電体型不揮発性半導体メ
モリを発明の実施の形態１にて説明した強誘電体型不揮
発性半導体メモリに適用した場合の回路図である。

【図２６】図２５に示した強誘電体型不揮発性半導体メ
モリにおけるレイアウト図である。

【図２７】図２５に示した強誘電体型不揮発性半導体メ
モリの模式的な一部断面図である。

【図２８】図２５に示した強誘電体型不揮発性半導体メ
モリの、図２７とは異なる断面で見たときの模式的な一
部断面図である。

【図２９】ゲインセル型の強誘電体型不揮発性半導体メ
モリを発明の実施の形態４にて説明した強誘電体型不揮
発性半導体メモリに適用した場合の回路図の一例であ
る。

【図３０】検出用トランジスタの一端が接続された配線
層の所定の電位を０ボルトとした場合の、ビット線間に
配設された一種のスイッチ回路を示す回路図である。

【図３１】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの別の変形例の模式的な一部断面図である。

【図３２】強誘電体のＰ−Ｅヒステリシスループ図であ
る。

【符号の説明】

１０・・・シリコン半導体基板、１１・・・素子分離領
域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、
１４・・・ゲートサイドウオール、１５Ａ，１５Ｂ・・
・ソース／ドレイン領域、１６・・・コンタクトホー
ル、１７・・・絶縁層、１８，２８，３８，４８・・・
開口部、１９，２９，３９，４９・・・接続孔、２１，
２１Ａ，２１Ｂ，２１’，３１，３１Ａ，３１Ｂ，３
１’，４１，５１・・・第１の電極、２２，２２Ａ，２
２Ｂ，３２，３２Ａ，３２Ｂ，４２，５２・・・強誘電
体層、２３，２３’，３３，３３’，４３，５３・・・
第２の電極、２７Ａ，３７Ａ，５７Ａ・・・絶縁膜、２
７，３７，４７・・・層間絶縁層、Ｍ・・・不揮発性メ
モリ、ＭＵ・・・メモリユニット、ＭＣ・・・メモリセ
ル、ＴＲ・・・選択用トランジスタ、ＷＬ・・・ワード
線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ
・・・ワード線デコーダ／ドライバ、ＳＡ・・・センス
アンプ、ＰＤ・・・プレート線デコーダ／ドライバ、Ｃ
Ｎ・・・共通ノード

フロントページの続き Ｆターム(参考） 5F083 FR01 FR10 GA25 GA27 JA13 JA14 JA15 JA35 JA37 JA38 JA39 JA40 MA06 MA19 PR21 PR22 PR23 PR40

Claims (10)

【特許請求の範囲】
1. 【請求項１】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
   たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 メモリユニットは、半導体基板の上方に絶縁層を介して
   形成されており、且つ、絶縁膜によって被覆されてお
   り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
   通であり、該共通の第１の電極は、選択用トランジスタ
   を介してビット線に接続されており、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
   ・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目の
   プレート線に接続されている強誘電体型不揮発性半導体
   メモリの製造方法であって、 （ａ）半導体基板に選択用トランジスタを形成する工程
   と、 （ｂ）全面に絶縁層を形成した後、該絶縁層上にメモリ
   ユニットを形成する工程と、 （ｃ）全面に絶縁膜を形成する工程と、 （ｄ）絶縁膜及び絶縁層を貫通し、共通の第１の電極と
   選択用トランジスタとを接続する接続孔を形成する工
   程、を具備することを特徴とする強誘電体型不揮発性半
   導体メモリの製造方法。
2. 【請求項２】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
   ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
   と、 （Ｄ）Ｍ×Ｎ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
   ており、 第１層目のメモリユニットは、半導体基板の上方に絶縁
   層を介して形成されており、 第Ｎ層目のメモリユニットは、絶縁膜によって被覆され
   ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
   共通であり、該共通の第１の電極は、選択用トランジス
   タを介してビット線に接続されており、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
   ットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
   Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋
   ｍ］番目のプレート線に接続されている強誘電体型不揮
   発性半導体メモリの製造方法であって、 （ａ）半導体基板に選択用トランジスタを形成する工程
   と、 （ｂ）全面に絶縁層を形成した後、該絶縁層上に第１層
   目のメモリユニットを形成する工程と、 （ｃ）全面に第ｎ’層目（但し、ｎ’＝１，２・・・，
   Ｎ−１）の層間絶縁層を形成し、次いで、該第ｎ’層目
   の層間絶縁層上に第（ｎ’＋１）層目のメモリユニット
   を形成する工程を、ｎ’を１から（Ｎ−１）まで１つず
   つインクリメントしながら繰り返す工程と、 （ｄ）全面に絶縁膜を形成する工程と、 （ｅ）絶縁膜、全ての層間絶縁層及び絶縁層を貫通し、
   全ての共通の第１の電極と選択用トランジスタとを接続
   する１つの接続孔を形成する工程、を具備することを特
   徴とする強誘電体型不揮発性半導体メモリの製造方法。
3. 【請求項３】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
   ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリユニットは、半導体基板の上方に絶縁層を介し
   て形成されており、且つ、絶縁膜によって被覆されてお
   り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
   共通であり、 第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
   ットにおける共通の第１の電極は、第ｎ番目の選択用ト
   ランジスタを介してビット線に接続されており、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
   ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
   メモリユニット間で共通とされた第ｍ番目のプレート線
   に接続されている強誘電体型不揮発性半導体メモリの製
   造方法であって、 （ａ）半導体基板にＮ個の選択用トランジスタを形成す
   る工程と、 （ｂ）全面に絶縁層を形成した後、該絶縁層上にＮ個の
   メモリユニットを形成する工程と、 （ｃ）全面に絶縁膜を形成する工程と、 （ｄ）絶縁膜及び絶縁層を貫通し、メモリユニットを構
   成する第１の電極と選択用トランジスタとをそれぞれ接
   続するＮ個の接続孔を形成する工程、を具備することを
   特徴とする強誘電体型不揮発性半導体メモリの製造方
   法。
4. 【請求項４】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
   ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
   ており、 第１層目のメモリユニットは、半導体基板の上方に絶縁
   層を介して形成されており、 第Ｎ層目のメモリユニットは、絶縁膜によって被覆され
   ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
   共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
   ットにおける共通の第１の電極は、第ｎ番目の選択用ト
   ランジスタを介してビット線に接続されており、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
   ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
   メモリユニット間で共通とされた第ｍ番目のプレート線
   に接続されている強誘電体型不揮発性半導体メモリの製
   造方法であって、 （ａ）半導体基板にＮ個の選択用トランジスタを形成す
   る工程と、 （ｂ）全面に絶縁層を形成した後、該絶縁層上に第１層
   目のメモリユニットを形成する工程と、 （ｃ）全面に第ｎ’層目（但し、ｎ’＝１，２・・・，
   Ｎ−１）の層間絶縁層を形成し、次いで、該第ｎ’層目
   の層間絶縁層上に第（ｎ’＋１）層目のメモリユニット
   を形成する工程を、ｎ’を１から（Ｎ−１）まで１つず
   つインクリメントしながら繰り返す工程と、 （ｄ）全面に絶縁膜を形成する工程と、 （ｅ）絶縁膜、全ての層間絶縁層及び絶縁層を貫通し、
   メモリユニットを構成する第１の電極と選択用トランジ
   スタとをそれぞれ接続するＮ個の接続孔を形成する工
   程、を具備することを特徴とする強誘電体型不揮発性半
   導体メモリの製造方法。
5. 【請求項５】（Ａ）Ｎ本（但し、Ｎ≧２）のビット線
   と、 （Ｂ）Ｎ個の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
   ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
   ており、 第１層目のメモリユニットは、半導体基板の上方に絶縁
   層を介して形成されており、 第Ｎ層目のメモリユニットは、絶縁膜によって被覆され
   ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
   共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
   ットにおける共通の第１の電極は、第ｎ番目の選択用ト
   ランジスタを介して第ｎ番目のビット線に接続されてお
   り、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
   ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
   メモリユニット間で共通とされた第ｍ番目のプレート線
   に接続されている強誘電体型不揮発性半導体メモリの製
   造方法であって、 （ａ）半導体基板にＮ個の選択用トランジスタを形成す
   る工程と、 （ｂ）全面に絶縁層を形成した後、該絶縁層上に第１層
   目のメモリユニットを形成する工程と、 （ｃ）全面に第ｎ’層目（但し、ｎ’＝１，２・・・，
   Ｎ−１）の層間絶縁層を形成し、次いで、該第ｎ’層目
   の層間絶縁層上に第（ｎ’＋１）層目のメモリユニット
   を形成する工程を、ｎ’を１から（Ｎ−１）まで１つず
   つインクリメントしながら繰り返す工程と、 （ｄ）全面に絶縁膜を形成する工程と、 （ｅ）絶縁膜、全ての層間絶縁層及び絶縁層を貫通し、
   メモリユニットを構成する第１の電極と選択用トランジ
   スタとをそれぞれ接続するＮ個の接続孔を形成する工
   程、を具備することを特徴とする強誘電体型不揮発性半
   導体メモリの製造方法。
6. 【請求項６】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
   たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 メモリユニットは、半導体基板の上方に絶縁層を介して
   形成されており、且つ、絶縁膜によって被覆されてお
   り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
   通であり、該共通の第１の電極は、選択用トランジスタ
   を介してビット線に接続されており、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
   ・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目の
   プレート線に接続されている強誘電体型不揮発性半導体
   メモリであって、 絶縁膜及び絶縁層を貫通し、共通の第１の電極と選択用
   トランジスタとを接続する接続孔を更に具備することを
   特徴とする強誘電体型不揮発性半導体メモリ。
7. 【請求項７】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
   ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
   と、 （Ｄ）Ｍ×Ｎ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
   ており、 第１層目のメモリユニットは、半導体基板の上方に絶縁
   層を介して形成されており、 第Ｎ層目のメモリユニットは、絶縁膜によって被覆され
   ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
   共通であり、該共通の第１の電極は、選択用トランジス
   タを介してビット線に接続されており、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
   ットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
   Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋
   ｍ］番目のプレート線に接続されている強誘電体型不揮
   発性半導体メモリであって、 絶縁膜、全ての層間絶縁層及び絶縁層を貫通し、全ての
   共通の第１の電極と選択用トランジスタとを接続する１
   つの接続孔を更に具備することを特徴とする強誘電体型
   不揮発性半導体メモリ。
8. 【請求項８】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
   ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリユニットは、半導体基板の上方に絶縁層を介し
   て形成されており、且つ、絶縁膜によって被覆されてお
   り、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
   共通であり、 第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
   ットにおける共通の第１の電極は、第ｎ番目の選択用ト
   ランジスタを介してビット線に接続されており、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
   ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
   メモリユニット間で共通とされた第ｍ番目のプレート線
   に接続されている強誘電体型不揮発性半導体メモリであ
   って、 絶縁膜及び絶縁層を貫通し、メモリユニットを構成する
   第１の電極と選択用トランジスタとをそれぞれ接続する
   Ｎ個の接続孔を更に具備することを特徴とする強誘電体
   型不揮発性半導体メモリ。
9. 【請求項９】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
   ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
   ており、 第１層目のメモリユニットは、半導体基板の上方に絶縁
   層を介して形成されており、 第Ｎ層目のメモリユニットは、絶縁膜によって被覆され
   ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
   極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
   共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
   ットにおける共通の第１の電極は、第ｎ番目の選択用ト
   ランジスタを介してビット線に接続されており、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
   ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
   メモリユニット間で共通とされた第ｍ番目のプレート線
   に接続されている強誘電体型不揮発性半導体メモリであ
   って、 絶縁膜、全ての層間絶縁層及び絶縁層を貫通し、メモリ
   ユニットを構成する第１の電極と選択用トランジスタと
   をそれぞれ接続するＮ個の接続孔を更に具備することを
   特徴とする強誘電体型不揮発性半導体メモリ。
10. 【請求項１０】（Ａ）Ｎ本（但し、Ｎ≧２）のビット線
    と、 （Ｂ）Ｎ個の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、層間絶縁層を介して積層され
    ており、 第１層目のメモリユニットは、半導体基板の上方に絶縁
    層を介して形成されており、 第Ｎ層目のメモリユニットは、絶縁膜によって被覆され
    ており、 各メモリセルは、第１の電極とキャパシタ層と第２の電
    極とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介して第ｎ番目のビット線に接続されてお
    り、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている強誘電体型不揮発性半導体メモリであ
    って、 絶縁膜、全ての層間絶縁層及び絶縁層を貫通し、メモリ
    ユニットを構成する第１の電極と選択用トランジスタと
    をそれぞれ接続するＮ個の接続孔を更に具備することを
    特徴とする強誘電体型不揮発性半導体メモリ。