[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2003297847A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2003297847A
JP2003297847A JP2002099009A JP2002099009A JP2003297847A JP 2003297847 A JP2003297847 A JP 2003297847A JP 2002099009 A JP2002099009 A JP 2002099009A JP 2002099009 A JP2002099009 A JP 2002099009A JP 2003297847 A JP2003297847 A JP 2003297847A
Authority
JP
Japan
Prior art keywords
layer
sige
semiconductor device
semiconductor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002099009A
Other languages
English (en)
Other versions
JP3719998B2 (ja
Inventor
Naritsuyo Aoki
成剛 青木
Toru Saito
徹 齋藤
Katsuya Nozawa
克弥 能澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2002099009A priority Critical patent/JP3719998B2/ja
Priority to CNB021570582A priority patent/CN100352061C/zh
Priority to US10/326,059 priority patent/US6762106B2/en
Priority to TW092106162A priority patent/TWI280611B/zh
Priority to EP03007364A priority patent/EP1351284A3/en
Publication of JP2003297847A publication Critical patent/JP2003297847A/ja
Priority to US10/768,065 priority patent/US20040150004A1/en
Application granted granted Critical
Publication of JP3719998B2 publication Critical patent/JP3719998B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 絶縁層の上にエピタキシャル成長と同時に形
成される膜厚の大きい多結晶半導体層を有する半導体装
置及びその製造方法を提供する。 【解決手段】 コレクタ開口部５の上に、Ｓｉバッファ
層７ｄ，ＳｉＧｅスペーサ層７ａ，傾斜ＳｉＧｅ層７ｂ
及びＳｉキャップ層７ｃからなるＳｉ／ＳｉＧｅ層７を
エピタキシャル成長させるとともに、窒化膜６の上面上
と、酸化膜５及び窒化膜６の側面上とに多結晶層８を堆
積する。このとき、Ｓｉバッファ層７ｄを形成してか
ら、ＳｉＧｅスペーサ層等の膜を形成することにより、
非選択エピタキシャル成長を確実に行なわせて、窒化膜
６の上にも多結晶層８を堆積する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、エピタキシャルベ
ース層を有するヘテロ接合バイポーラトランジスタとし
て機能する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来より、シリコンバイポーラトランジ
スタは、微細加工技術・セルフアライン技術の進展を利
用した高速動作化が図られているが、より一層の高速動
作化を目指して、ヘテロ接合を有するバイポーラトラン
ジスタ（ヘテロ接合バイポーラトランジスタ）の研究開
発が盛んに行われている。特に、最近、ＳｉＧｅ混晶半
導体をベース層として用いる試み（ＳｉＧｅヘテロ接合
バイポーラトランジスタ、以下ＳｉＧｅ−ＨＢＴと呼
ぶ）が積極的になされている。
【０００３】図１４（ａ）〜（ｆ）は、従来の選択Ｓｉ
Ｇｅエピタキシャル成長技術を用いたＳｉＧｅ−ＨＢＴ
の代表的な製造方法を示す断面図である。
【０００４】まず、図１４（ａ）に示す工程で、Ｐ型の
シリコン基板１０１上に、イオン注入によってＮ+ 不純
物層１０２を形成した後、シリコン基板１０１の上にＮ
- エピタキシャル層１０３を形成する。その後、トレン
チ形成技術および酸化膜埋め込み技術を用いて、素子分
離用酸化膜１０４を形成する。
【０００５】次に、図１４（ｂ）に示す工程で、ＣＶＤ
法により、基板上に酸化膜１０５，窒化膜１０６を順次
堆積させた後、フォトリソグラフィー技術とエッチング
技術を用いて、窒化膜１０６にコレクタ開口部１１５
（エピタキシャル成長領域）を形成し、さらに、ウエッ
トエッチにより、酸化膜１０５のうちコレクタ開口部１
１５に露出している部分を除去する。
【０００６】次に、ＭＢＥ，ＵＨＶ−ＣＶＤあるいはＬ
Ｐ−ＣＶＤ技術を用いて、コレクタ開口部１１５の上
に、Ｓｉキャップ層，ＳｉＧｅスペーサ層および傾斜Ｓ
ｉＧｅ層からなるＳｉ／ＳｉＧｅ層１０７をエピタキシ
ャル成長させる。このとき、選択ＳｉＧｅエピタキシャ
ル成長技術を用いることにより、窒化膜１０６の上に多
結晶膜が堆積されるのを回避することができる。
【０００７】次に、図１４（ｃ）に示す工程で、基板上
に酸化膜１０９を堆積した後、フォトリソグラフィー技
術とエッチング技術とを用いて、Ｓｉ／ＳｉＧｅ層１０
７の中央部の上に、酸化膜１０９を残す。
【０００８】その後、図１４（ｄ）に示す工程で、基板
上に、ベース引き出し電極となるポリシリコン膜１１０
を堆積し、このポリシリコン膜１１０に不純物としてボ
ロンをイオン注入した後、ポリシリコン膜１１０の上に
酸化膜１１１を堆積する。そして、フォトリソグラフィ
ー技術とエッチング技術とを用いて、酸化膜１１１及び
ポリシリコン膜１１０にエミッタ開口部１１６を形成す
る。
【０００９】次に、図１４（ｅ）に示す工程で、基板上
に、酸化膜及び窒化膜を堆積した後、異方性ドライエッ
チングを行なって、酸化膜１１１とポリシリコン膜１１
０の側壁に、酸化膜サイドウォール１１８と窒化膜サイ
ドウォール１１２とを形成する。さらに、ウエットエッ
チにより、酸化膜１０９のうちエミッタ開口部１１６内
で露出している部分を除去する。
【００１０】その後、図１４（ｆ）に示す工程で、基板
上に、エミッタ電極となるＮ型のポリシリコン膜を堆積
する。続いて、フォトリソグラフィー技術とエッチング
技術とを用いて、ポリシリコン膜をパターニングしてエ
ミッタポリシリコン電極１１３を形成する。その後、Ｒ
ＴＡなどの熱処理を行い、エミッタポリシリコン電極１
１３からＮ型不純物を、Ｓｉ／ＳｉＧｅ層１０７中のＳ
ｉキャップ層中に拡散させて、ＳｉＧｅベース層の上に
Ｓｉエミッタ層を形成する。この処理により、エミッタ
−ベース接合を形成する。
【００１１】以上の工程により、Ｓｉ−ＳｉＧｅヘテロ
接合部を有するＳｉＧｅ−ＨＢＴが形成される。
【００１２】図１５は、図１４（ｆ）のXV−XV線に示す
断面におけるＳｉＧｅーＨＢＴのＳｉ／ＳｉＧｅ層１０
７の概略的な構成と、深さ方向のＧｅ組成率のプロファ
イルを示す図である。同図に示すように、Ｓｉ／ＳｉＧ
ｅ層１０７は、Ｎ- エピタキシャル層１０３の直上に位
置するノンドープのＳｉＧｅスペーサ層１０７ａと、Ｓ
ｉＧｅスペーサ層１０７ａの上に設けられた傾斜ＳｉＧ
ｅ層１０７ｂと、Ｓｉキャップ層１０７ｃとによって構
成されている。そして、Ｓｉキャップ層１０７ｃのうち
上部は、Ｎ型不純物が拡散によりドープされてエミッタ
層となり、Ｓｉキャップ層１０７ｃの下部がベース層の
一部となる。そして、傾斜ＳｉＧｅ層１０７ｂにおいて
は、ＳｉＧｅスペーサ層１０７ａからＳｉキャップ層１
０７ｃに向かって、段階的にＧｅ組成率が減少してい
る。
【００１３】図１６は、従来のＳｉＧｅエピタキシャル
成長の標準的な処理シーケンスを示す図である。ここで
は、ＵＨＶ−ＣＶＤ法によるＳｉＧｅエピタキシャル膜
成長について述べるが、ＬＰ−ＣＶＤ法およびＭＢＥ法
においても同様の手法でエピタキシャル膜を成長させる
ことができる。
【００１４】図１６に示されるように、タイミングｔ１
００でウエハを反応チャンバー内に投入した後、タイミ
ングｔ１０１で、６５０℃から８００℃程度の高温まで
昇温し、タイミングｔ１０２からｔ１０３までの間（例
えば２〜２０分程度の間）アニール（プレクリーニン
グ）処理を行なう。つまり、シリコン基板の上面上に形
成されている自然酸化膜を以下の反応により基板のシリ
コンと反応させ、蒸気圧の高いＳｉＯとして除去（昇
華）することにより、エピタキシャル成長を行ないたい
領域に清浄なＳｉ面を露出させる。
【００１５】ＳｉＯ2 ＋Ｓｉ→２ＳｉＯ↑ 次に、タイミングｔ１０３からｔ１０４までの間で、ウ
エハの温度を５００℃から６５０℃程度の成長温度まで
低下させた後、タイミングｔ１０４からｔ１０５までの
間、ウエハ面内の温度分布が均一化されるまで保持す
る。その後、タイミングｔ１０５から、所定量のジシラ
ン、モノゲルマンおよびジボラン等の原料ガスをプロセ
スチャンバーに導入することにより膜成長を行う。ここ
で、各層の成膜は、例えば、ＳｉＧｅスペーサ層１０７
ａの成膜は、タイミングｔ１０４からｔ１０５までの間
で、一定流量のジシラン（Ｓｉ2 Ｈ6 ）、モノゲルマン
（ＧｅＨ4 ）をウエハ上面に供給することにより行なわ
れる。また、傾斜ＳｉＧｅ層１０７ｂの成膜は、タイミ
ングｔ１０６からｔ１０７の間で、ジシラン，ジボラン
（Ｂ2 Ｈ6 ）の流量が一定という条件のもとで、モノゲ
ルマンの流量を段階的に減少させてＧｅ組成率に傾斜を
持たせることにより行なわれる。さらに、Ｓｉキャップ
層１０７ｃの成膜は、タイミングｔ１０７から所定時間
の間、一定流量のジシランをウエハ上面に供給すること
により行なわれる。
【００１６】ところで、最近では、特開平５−１７５２
２２公報や特開平６−６９４３４公報に開示されている
ように、ＳｉＧｅ−ＨＢＴの製造に際し、シリコン層の
上にＳｉＧｅエピタキシャル膜を成長させると同時に、
シリコン層の周囲の酸化膜および窒化膜等の絶縁膜上に
もＳｉＧｅ多結晶膜を成長させようとする非選択ＳｉＧ
ｅエピタキシャル成長技術が、トランジスタの高性能化
を実現する技術として有望視されている。この非選択エ
ピタキシャル成長技術を図１４（ａ）〜（ｆ）に示す工
程に適用すると、窒化膜１０６とポリシリコン膜１１０
との間に、多結晶Ｓｉ／ＳｉＧｅ膜が形成されるので、
ポリシリコン膜１１０と多結晶Ｓｉ／ＳｉＧｅ膜とがベ
ース引き出し電極として機能することになり、ベース引
き出し電極の低抵抗化が実現することになる。
【００１７】このようなＳｉＧｅ−ＨＢＴの製造に利用
される非選択ＳｉＧｅエピタキシャル成長技術は、以下
の点から、トランジスタの電気特性を向上させ、かつ生
産を安定して行うことができる有望な技術であると考え
られている。 （１）シリコン基板上への単結晶ＳｉＧｅ膜のエピタキ
シャル成長と同時に、絶縁層の上に多結晶ＳｉＧｅ膜が
形成され、この多結晶ＳｉＧｅ膜は多結晶Ｓｉ膜に比べ
て一般に比抵抗が低い。特に、ＳｉＧｅ−ＨＢＴでは、
高濃度にＢドープされたＳｉＧｅ多結晶膜をバイポーラ
トランジスタのベース引き出し電極の一部として使用す
ることができるため、ベース抵抗のさらなる低減が可能
となる。 （２）ＢｉＣＭＯＳプロセスにおいては、多結晶ＳｉＧ
ｅ膜をバイポーラトランジスタのベース引き出し電極の
一部として用いるだけでなく、ＭＯＳトランジスタのゲ
ート電極としても用いることができるので、ゲート抵抗
の低減および工程削減が実現できる。 （３）選択ＳｉＧｅエピタキシャル成長技術を用いた場
合、成長条件の微妙な変動により、選択成長性がくずれ
て、絶縁膜上にも多結晶体が島状に形成されるなどの現
象が発生しやすい。つまり、プロセスマージンが少な
く、工程異常が発生しやすい。それに対し、非選択エピ
タキシャル成長技術を用いた場合、絶縁膜上にも多結晶
膜が形成されるため、エピタキシャル成長に起因する工
程異常は発生しにくいといわれている。
【００１８】
【発明が解決しようとする課題】以上のように、非選択
ＳｉＧｅエピタキシャル成長技術は、ＳｉＧｅ−ＨＢＴ
の電気特性向上の観点から有望な技術であるが、一方
で、以下のような不具合もあることがわかっている。 （１）シリコン層上での成長と異なり、酸化膜・窒化膜
等の絶縁層上では、ある粒径以上の成長核（臨界核）が
ある密度以上形成された後、膜成長が始まるため、プロ
セスガスの供給開始に対して、絶縁層上では成長開始ま
でに時間的な遅れ（潜伏時間）が発生する。 （２）ＳｉＧｅ中のＧｅ組成率の増加に伴い、非選択性
が低下する（潜伏時間が長くなる）。
【００１９】上記不具合（１）により、ＳｉＧｅ多結晶
膜をベース引き出し電極の一部として用いようとして
も、Ｓｉ／ＳｉＧｅ層のエピタキシャル成長中に、絶縁
層の上に十分な厚みの多結晶膜を形成することができ
ず、結果的にベース抵抗の低減が実現されないおそれが
ある。また、上記不具合（２）により、非選択ＳｉＧｅ
エピタキシャル成長によるベース抵抗の低減と、Ｇｅ組
成率の増大による高周波特性の向上の両立が困難となっ
てしまう。
【００２０】図１７（ａ）は、上記従来の半導体装置の
構造を非選択エピタキシャルを用いて形成したときのＳ
ｉＧｅエピタキシャル膜の断面ＳＥＭ写真図である。た
だし、この断面構造の解析に用いたサンプルにおいて
は、図１４（ｂ）に示すような酸化膜１０５及び窒化膜
１０６の形成は省略されている。図１７（ａ）の写真
は、Ｇｅ組成率が１５％で厚み４０ｎｍのＳｉＧｅスペ
ーサ層１０７ａと、Ｇｅ組成率が１５％から０％に変化
する厚み４０ｎｍの傾斜ＳｉＧｅ層１０７ｂと、厚み３
０ｎｍのＳｉキャップ層１０７ｃとを有するサンプルを
用いて撮影されたものである。同図に示すように、Ｎ-
コレクタ層１０３上にはエピタキシャル成長されたＳｉ
／ＳｉＧｅ層１０７が存在しているにも拘わらず、素子
分離用酸化膜１０４上には、島状の多結晶体が存在する
だけで多結晶膜は形成されていない。
【００２１】図１８は、上記不具合（１），（２）の原
因をさらに詳しく述べるために、ＳｉＧｅエピタキシャ
ル膜、Ｓｉエピタキシャル膜、絶縁層上の多結晶Ｓｉ膜
及び多結晶ＳｉＧｅ膜の原料ガス供給射時間と成長膜厚
との関係を模式的に示す図である。図１８から以下のこ
とがわかる。
【００２２】一般に、Ｓｉエピタキシャル膜よりもＳｉ
Ｇｅエピタキシャル膜の方が成長速度が大きい。ＳｉＧ
ｅエピタキシャル膜の成長速度は、ＳｉＧｅ中のＧｅ組
成率が大きくなるに従って増加する。
【００２３】絶縁層上での多結晶Ｓｉ膜や多結晶ＳｉＧ
ｅ膜の形成の際には、原料ガスの分解によるＳｉＧｅ成
長核の形成と、形成されたＳｉＧｅの絶縁層の表面から
の脱離反応とが競合するため、原料ガス供給開始から時
間的な遅れ（潜伏時間）が現れる。つまり、絶縁層の表
面では、ダングリングボンドが終端されているため、臨
界核形成までにある程度の時間を必要とするが、シリコ
ン層の表面では、ダングリングボンドを有するシリコン
原子が露出しているため、Ｓｉ膜やＳｉＧｅ膜のエピタ
キシャル成長は、原料ガス供給開始とほぼ同時に始ま
り、潜伏時間は事実上ゼロと見なせるからである。
【００２４】一方、ＳｉＧｅ−ＨＢＴにおいては、Ｓｉ
／ＳｉＧｅ層１０７の膜厚は、デバイス設計の観点（狙
いとする電気特性）から所定の厚みに決定され、それ以
上厚いＳｉＧｅ膜を形成することはできない。また、Ｓ
ｉＧｅ−ＨＢＴの高周波特性を向上させるためには、よ
りＧｅ組成率の大きなＳｉＧｅエピタキシャル膜を用い
ることが有利であることが知られている。つまり、Ｓｉ
Ｇｅ中のＧｅ組成率の増大に伴い、ＳｉＧｅエピタキシ
ャル膜の成長速度が速くなることから、単結晶ＳｉＧｅ
膜のエピタキシャル成長はますます短時間で終了する傾
向にあるのに対し、多結晶ＳｉＧｅ膜のための成長核が
形成されるまでの潜伏時間（図１８参照）はますます長
くなる傾向にある。その結果、Ｇｅ組成率（平均）が１
１％程度の高Ｇｅ組成率のベース層を有するＳｉＧｅ−
ＨＢＴでは、図１７（ａ）に示すような島状の多結晶Ｓ
ｉＧｅ体しか成長していないものと推測される。
【００２５】以上のように、ＳｉＧｅ−ＨＢＴでは、Ｓ
ｉ／ＳｉＧｅ層１０７及びその中のＳｉＧｅ膜の厚みが
所定の厚みでなければならないという制約条件のもと
で、ＳｉＧｅ膜のエピタキシャル成長を行う必要がある
ため、非選択エピタキシャル成長を利用して絶縁層の上
に十分な膜厚の多結晶膜を形成することが原理的に難し
いことがわかった。また、ＳｉＧｅ−ＨＢＴなどの半導
体デバイスの電気特性向上のために、ＳｉＧｅエピタキ
シャル膜中のＧｅ組成率が増大されるに従い、多結晶膜
の形成がますます困難になるという不具合がある。
【００２６】さらに、絶縁層の表面上に形成された多結
晶膜は、後工程での下地膜となるため、リソグラフィー
やドライエッチによる加工を安定に行うために、表面モ
フォロジーも良好でなければならない。
【００２７】なお、Ｇｅ組成率と選択性の関係について
は、例えば次の文献を参照することができる。：K.Aket
agawa Jpn.J.Appl.Phys.Vol.31(1992)pp.1432-1435,″S
elective Epitaxial Growth of Si and Si1-xGex Films
by Ultrahigh-Vacuum Chemical Vapor Deposition Usi
ng Si2H6 and GeH4″。
【００２８】本発明の目的は、ＳｉＧｅエピタキシャル
成長の非選択性を向上させるための手段を講ずることに
より、ＳｉＧｅ−ＨＢＴ等の半導体デバイスの特性を設
計通りに維持しつつ、単結晶半導体層の表面上への単結
晶エピタキシャル層の形成と同時に、絶縁層の表面上に
十分な膜厚を有する多結晶膜を形成するための半導体装
置及びその製造方法を提供することにある。
【００２９】
【課題を解決するための手段】本発明の半導体装置は、
基板の一部に設けられた単結晶の下地層と、上記基板の
他部に設けられた絶縁層と、上記下地層の上方にエピタ
キシャル成長により形成され、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1
（０＜ｘ１＜１，０≦ｙ１＜１）で表される組成を有す
る半導体層と、上記下地層と上記第１の半導体層との間
にエピタキシャル成長により形成され、組成がＳｉ
1-x2-y2 Ｇｅx2Ｃy2（０≦ｘ２＜１，０≦ｙ２＜１，１
−ｘ２−ｙ２＞１−ｘ１−ｙ１）で表されるバッファ層
と、上記絶縁層の上に形成され、上記バッファ層と実質
的に同じ成分の半導体と、上記半導体層と実質的に同じ
成分の半導体とを含む多結晶半導体層とを備えている。
【００３０】これにより、下地層と半導体層との間に、
Ｓｉ組成率が半導体層よりも大きいバッファ層が設けら
れ、絶縁層の上に形成される多結晶半導体は、バッファ
層と実質的に同じ組成を有する半導体を含んでいるの
で、非選択成長性が向上し、比較的膜厚の大きい多結晶
半導体層が得られる。
【００３１】上記単結晶の下地層は、シリコン層である
ことが好ましい。
【００３２】上記半導体層は、ＳｉＧｅ層又はＳｉＧｅ
Ｃ層であり、上記バッファ層は、シリコン層であり、上
記多結晶半導体層は、少なくともＳｉＧｅを含むことに
より、抵抗の小さい多結晶ＳｉＧｅ含む多結晶半導体層
が得られる。
【００３３】上記下地層は、コレクタ層であり、上記半
導体層は、少なくとも一部がベース層であって、上記多
結晶半導体層は、ベース引き出し電極の少なくとも一部
であり、ヘテロバイポーラトランジスタとして機能する
半導体装置を得ることができる。
【００３４】上記多結晶半導体層は、ＭＩＳトランジス
タの少なくとも一部であって、ＢｉＣＭＯＳデバイスと
して機能する半導体装置を形成することもできる。
【００３５】上記バッファ層の厚みは、２ｎｍ以上で２
０ｎｍ以下であることが好ましい。
【００３６】本発明の半導体装置の製造方法は、組成が
Ｓｉ1-x3-y3 Ｇｅx3Ｃy3（０≦ｘ３＜１，０≦ｙ３＜
１）で表される単結晶の下地層と、絶縁層とを有する基
板のプレクリーニングを行なう工程（ａ）と、上記工程
（ａ）の後で、上記単結晶の下地層の上に、組成がＳｉ
1-x2-y2 Ｇｅx2Ｃy2（０≦ｘ２＜１，０≦ｙ２＜１）で
表されるバッファ層を形成すると同時に、上記絶縁層の
上に上記バッファ層と実質的に同じ成分の第１の多結晶
半導体層を堆積する工程（ｂ）と、上記工程（ｂ）の後
で、上記バッファ層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃ
y1（０＜ｘ１＜１，０≦ｙ１＜１）で表される組成を有
する半導体層を形成すると同時に、上記絶縁層の上方
に、上記第１の多結晶半導体層を覆い，上記半導体層と
実質的に同じ成分を有する第２の多結晶半導体層を堆積
する工程（ｃ）とを含み、上記半導体層の組成と上記バ
ッファ層の組成との間には、式（１−ｘ２−ｙ２＞１−
ｘ１−ｙ１）で表される関係がある。
【００３７】この方法により、工程（ｂ）において、バ
ッファ層のＳｉ組成率が比較的大きいことから工程
（ｂ）に要する時間が比較的長くなる。したがって、そ
の間、絶縁層の上には、島状あるいは連続した膜状の第
１の多結晶層が確実に形成される。そして、工程（ｃ）
において、この第１の多結晶半導体層が第２の多結晶半
導体層の形成を促進するので、全体として膜厚の大きい
第１，第２の多結晶半導体層が形成されることになる。
つまり、工程（ｃ）におけるエピタキシャル成長の非選
択性が向上することになる。
【００３８】上記工程（ｂ）では、上記第１の多結晶半
導体をほぼ連続した膜として形成することが好ましい。
【００３９】上記工程（ｂ）を、上記工程（ｃ）よりも
低温で行なうことにより、バッファ層の厚みが同じ場合
に工程（ｂ）に要する時間を長く確保することができる
ので、絶縁層の上により確実に第１の多結晶半導体層を
形成することができる。
【００４０】上記工程（ｂ）と（ｃ）とにおける温度差
は、１０℃以上で１００℃以下の範囲にあることが好ま
しい。
【００４１】上記工程（ａ）は、半導体装置を高温に保
持した後、上記工程（ｂ）を行なう温度まで降温するよ
うに行なわれ、上記工程（ａ）における上記降温の途中
において、上記絶縁層の上に上記工程（ｃ）における第
１又は第２の多結晶半導体層のエピタキシャル成長のた
めの核の生成を行なうことにより、絶縁層の表面上での
核形成を活発に行うことができ、その後の工程（ｃ）で
のエピタキシャル成長の非選択性が向上する。
【００４２】上記半導体層は、ＳｉＧｅ層又はＳｉＧｅ
Ｃ層であり、上記バッファ層は、シリコン層であること
が好ましい。
【００４３】上記下地層は、コレクタ層であり、上記半
導体層は、少なくとも一部がベース層であり、上記第
１，第２の多結晶半導体層は、ベース引き出し電極の少
なくとも一部であって、ヘテロバイポーラトランジスタ
として機能する半導体装置を形成することにより、バー
ス抵抗の小さいヘテロバイポーラトランジスタの形成を
図ることができる。
【００４４】上記第１，第２の多結晶半導体層は、ＭＩ
Ｓトランジスタの少なくとも一部であって、ＢｉＣＭＯ
Ｓデバイスとして機能する半導体装置を形成することも
できる。
【００４５】上記工程（ｂ）及び（ｃ）は、超高真空状
態で行われることが好ましい。
【００４６】上記工程（ｂ）及び（ｃ）は、４００℃か
ら６５０℃の温度範囲内で行なわれることが好ましい。
【００４７】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の各実施形態に共通の半導体装置であるＳｉＧｅ−Ｈ
ＢＴの断面図である。
【００４８】同図に示すように、本実施形態のＳｉＧｅ
−ＨＢＴは、Ｐ型のシリコン基板１と、シリコン基板１
に形成されたＮ+ 不純物層２と、シリコン基板１の上に
形成されたＮ- エピタキシャル層３と、活性領域を区画
して囲むための素子分離用酸化膜４と、コレクタ開口部
１５（エピタキシャル成長領域）を有する酸化膜５及び
その上の窒化膜６と、コレクタ開口部１５の上に設けら
れたＳｉバッファ層７ｄ，ＳｉＧｅスペーサ層７ａ，傾
斜ＳｉＧｅ層７ｂおよびＳｉキャップ層７ｃからなるＳ
ｉ／ＳｉＧｅ層７と、多結晶層８と、エミッタ開口部１
６を有する酸化膜９と、ベース引き出し電極となるポリ
シリコン膜１０と、ポリシリコン膜１０の上に堆積され
た酸化膜１１と、酸化膜１１とポリシリコン膜１０の側
壁に形成された酸化膜サイドウォール１８及び窒化膜サ
イドウォール１２と、Ｎ型不純物を含むエミッタポリシ
リコン電極１３とを備えている。また、図１の下方に拡
大して示すように、Ｓｉ／ＳｉＧｅ層７中のＳｉキャッ
プ層７ｃには、エミッタポリシリコン電極１３から拡散
したＮ型不純物を含むエミッタ領域Ｒemが形成されてい
る。
【００４９】図２（ａ）〜図３（ｃ）は、本実施形態に
おけるＳｉＧｅ−ＨＢＴの製造工程を示す断面図であ
る。
【００５０】まず、図２（ａ）に示す工程で、Ｐ型のシ
リコン基板１上に、イオン注入によってＮ+ 不純物層２
を形成した後、シリコン基板１の上に、厚み５００ｎｍ
のシリコン層であるＮ- エピタキシャル層３を形成す
る。その後、トレンチ形成技術および酸化膜埋め込み技
術を用いて、ＳｉＧｅ−ＨＢＴのコレクタ層を囲む素子
分離用酸化膜４を形成する。なお、図２（ａ）〜図３
（ｃ）には図示されていないが、一方の素子分離用絶縁
膜４の右側には、コレクタ電極を引き出すためのコレク
タウォール層が形成されている。、次に、図２（ｂ）に
示す工程で、ＣＶＤ法により、基板上に厚み５０ｎｍの
酸化膜５，厚み５０ｎｍの窒化膜６を順次堆積させた
後、フォトリソグラフィー技術とエッチング技術を用い
て、窒化膜６にコレクタ開口部５（エピタキシャル成長
領域）を形成し、さらに、ウエットエッチにより、酸化
膜５のうちコレクタ開口部５に露出している部分を除去
する。
【００５１】次に、ＭＢＥ，ＵＨＶ−ＣＶＤあるいはＬ
Ｐ−ＣＶＤ技術を用いて、コレクタ開口部５の上に、厚
み１０ｎｍのＳｉバッファ層７ｄ，厚み１５ｎｍのＳｉ
Ｇｅスペーサ層７ａ，厚み４０ｎｍの傾斜ＳｉＧｅ層７
ｂ及び厚み３０ｎｍのＳｉキャップ層７ｃからなる合計
厚み１１０ｎｍのＳｉ／ＳｉＧｅ層７をエピタキシャル
成長させるとともに、窒化膜６の上面上と、酸化膜５及
び窒化膜６の側面上とに多結晶層８を堆積する。このと
き、後に詳しく説明するＳｉバッファ層７ｄを形成して
から、ＳｉＧｅスペーサ層７ａを形成することにより、
非選択エピタキシャル成長を確実に行なわせて、窒化膜
６の上にも多結晶層８を堆積するようにしている。
【００５２】次に、図２（ｃ）に示す工程で、基板上に
厚み５０ｎｍの酸化膜９を堆積した後、フォトリソグラ
フィー技術とエッチング技術とを用いて、Ｓｉ／ＳｉＧ
ｅ層７の中央部の上に、厚み５０ｎｍの酸化膜９を残
す。
【００５３】その後、図３（ａ）に示す工程で、基板上
に、厚み２００ｎｍのポリシリコン膜１０を堆積し、こ
のポリシリコン膜１０に不純物としてボロンをイオン注
入した後、ポリシリコン膜１０の上に酸化膜１１を堆積
する。そして、フォトリソグラフィー技術とエッチング
技術とを用いて、酸化膜１１及びポリシリコン膜１０に
エミッタ開口部１６を形成する。
【００５４】次に、図３（ｂ）に示す工程で、基板上
に、厚み５０ｎｍの酸化膜及び厚み１００ｎｍの窒化膜
を堆積した後、異方性ドライエッチングを行なって、酸
化膜１１とポリシリコン膜１０の側壁に、酸化膜サイド
ウォール１８と窒化膜サイドウォール１２とを形成す
る。さらに、ウエットエッチにより、酸化膜９のうちエ
ミッタ開口部１６内で露出している部分を除去する。
【００５５】その後、図３（ｃ）に示す工程で、基板上
に、エミッタ電極となるＮ型のポリシリコン膜を堆積す
る。続いて、フォトリソグラフィー技術とエッチング技
術とを用いて、ポリシリコン膜をパターニングして、エ
ミッタポリシリコン電極１１３を形成する。その後、Ｒ
ＴＡなどの熱処理を行い、エミッタポリシリコン電極１
３からＮ型不純物を、Ｓｉ／ＳｉＧｅ層７中のＳｉキャ
ップ層７ｃ中に拡散させて、ＳｉＧｅベース層の上にＳ
ｉエミッタ領域Ｒemを形成する。この処理により、エミ
ッタ−ベース接合を形成する。
【００５６】以上の工程により、Ｓｉ−ＳｉＧｅヘテロ
接合部を有するＳｉＧｅ−ＨＢＴが形成される。
【００５７】図４は、図１のIV−IV線に示す断面におけ
るＳｉ／ＳｉＧｅ層７の概略的な構成と深さ方向のＧｅ
組成率のプロファイルを示す図である。同図に示すよう
に、本実施形態のＳｉＧｅ−ＨＢＴにおけるＳｉ／Ｓｉ
Ｇｅ層７は、Ｎ- エピタキシャル層３の直上に位置する
Ｓｉバッファ層７ｄと、Ｓｉバッファ層７ｄの上に設け
られたノンドープのＳｉＧｅスペーサ層７ａと、ＳｉＧ
ｅスペーサ層７ａの上に設けられた傾斜ＳｉＧｅ層７ｂ
と、傾斜ＳｉＧｅ層７ｂの上に設けられたＳｉキャップ
層７ｃとによって構成されている。そして、Ｓｉキャッ
プ層７ｃのうち上部は、Ｎ型不純物が拡散によりドープ
されてエミッタ層となり、Ｓｉキャップ層７ｃの下部が
ベース層の一部となる。そして、傾斜ＳｉＧｅ層７ｂに
おいては、ＳｉＧｅスペーサ層７ａからＳｉキャップ層
７ｃに向かって、段階的にＧｅ組成率が減少している。
【００５８】ここで、本発明の第１の実施形態のＳｉＧ
ｅ−ＨＢＴの構造上の特徴は、コレクタ層であるＮ- エ
ピタキシャル層３と、Ｓｉ／ＳｉＧｅ層７中のＳｉＧｅ
スペーサ層７ａとの間に、膜厚の薄いＳｉバッファ層７
ｄが形成されている点である。図４の右図に示すよう
に、Ｓｉバッファ層７ｄ中のＧｅ組成率はゼロである。
ただし、Ｓｉバッファ層７ｄに代えて、Ｇｅ組成率が低
いＳｉＧｅバッファ層を形成しても、後述する効果を発
揮することができる。
【００５９】図５は、本実施形態におけるＳｉＧｅエピ
タキシャル成長の標準的な処理シーケンスを示す図であ
る。ここでは、ＵＨＶ−ＣＶＤ法によるＳｉＧｅエピタ
キシャル膜成長について述べるが、ＬＰ−ＣＶＤ法およ
びＭＢＥ法においても同様の手法でエピタキシャル膜を
成長させることができる。
【００６０】図５に示すように、本発明の第１の実施形
態では、タイミングｔ１で、超高真空（ＵＨＶ）状態に
排気された反応チャンバー内にウエハを投入した後、タ
イミングｔ２で、６５０℃から８００℃程度の高温まで
昇温し、タイミングｔ３からｔ４までの間（例えば２〜
２０分程度の間）でアニール（プレクリーニング）処理
を行なう。つまり、シリコン基板の上面上に形成されて
いる自然酸化膜を以下の反応により基板のシリコンと反
応させ、蒸気圧の高いＳｉＯとして除去（昇華）するこ
とにより、エピタキシャル成長を行ないたい領域に清浄
なＳｉ面を露出させる。
【００６１】ＳｉＯ2 ＋Ｓｉ→２ＳｉＯ↑ 次に、タイミングｔ４からｔ５までの間で、ウエハの温
度を５００℃から６５０℃程度の成長温度まで低下させ
た後、タイミングｔ５からｔ６までの間、ウエハ面内の
温度分布が均一化されるまで保持する。その後、所定流
量のジシラン（Ｓｉ2 Ｈ6 ），モノゲルマン（ＧｅＨ
4 ），ジボラン（Ｂ2 Ｈ6 ）等の原料ガスをプロセスチ
ャンバーに導入することにより膜成長を行う。
【００６２】ここでの成膜のステップを各層別に詳しく
述べる。まず、最初に、タイミングｔ６からｔ７までの
間（ステップＡ）で、一定流量のジシランのみを供給す
ることによりＳｉバッファ層７ｄが形成される。次に、
タイミングｔ７からｔ８までの間で、一定流量のジシラ
ン（Ｓｉ2 Ｈ6 ）、モノゲルマン（ＧｅＨ4 ）をウエハ
上面に供給することにより、ＳｉＧｅスペーサ層７ａの
成膜が行なわれる。また、タイミングｔ８からｔ９の間
で、ジシラン，ジボラン（Ｂ2 Ｈ6 ）の流量が一定とい
う条件のもとで、モノゲルマンの流量を段階的に減少さ
せてＧｅ組成率に傾斜を持たせることにより、傾斜Ｓｉ
Ｇｅ層７ｂの成膜が行なわれる。さらに、タイミングｔ
９から所定時間の間、一定流量のジシランをウエハ上面
に供給することにより、Ｓｉキャップ層７ｃの成膜が行
なわれる。
【００６３】図６は、ＳｉＧｅエピタキシャル膜の成長
速度とＳｉエピタキシャル膜の成長速度とのウエハ温度
依存性を比較する図である。同図からわかるように、Ｓ
ｉエピタキシャル膜は、ＳｉＧｅエピタキシャル膜に比
べて成長速度が遅いため、同一の膜厚の膜を形成する場
合、原料ガス供給時間は、ＳｉＧｅエピタキシャル膜よ
りＳｉエピタキシャル膜の方が長くできる。このため、
比較的膜厚が薄いＳｉバッファ層７ｄを成膜している間
に、酸化膜５や窒化膜６のような絶縁膜の表面上にも十
分な成長核を形成することが可能である。よって、Ｓｉ
バッファ層７ｄのエピタキシャル成長中に、絶縁層の表
面上に多結晶Ｓｉ膜が形成されることが可能であり、あ
るいは、Ｓｉバッファ層７ｄのエピタキシャル成長中に
は絶縁層の表面上に成長核しか形成されなかった場合で
も、その後のＳｉＧｅスペーサ層７ａや傾斜ＳｉＧｅ層
７ｂのエピタキシャル成長中に絶縁層の表面上に多結晶
ＳｉＧｅ膜が形成されることになる。なお、一旦、多結
晶層が形成されると、それ以降の単結晶ＳｉＧｅ膜のエ
ピタキシャル成長に、シリコン層の表面上への単結晶Ｓ
ｉＧｅ膜のエピタキシャル成長と同程度の成長速度で、
多結晶ＳｉＧｅ膜が堆積される。
【００６４】ただし、Ｓｉバッファ層７ｄを設けたこと
により、ＳｉＧｅスペーサ層７ａとＳｉバッファ層７ｄ
とのエネルギーギャップが異なるため、ＳｉＧｅスペー
サ層７ａとＳｉバッファ層７ｄとの界面に電子に対する
エネルギー障壁が形成されることもあり得る。その場
合、ＳｉＧｅ−ＨＢＴの電気特性、特に高周波特性を劣
化させてしまう可能性がある。
【００６５】図７は、本発明の第１の実施形態により製
造されるＳｉＧｅ−ＨＢＴの高周波特性（最大遮断周波
数ｆＴ）に関してシミュレーションを行なった結果を示
す図である。図７において、最大遮断周波数ｆＴはＳｉ
バッファ層７ｄが無い場合の値で規格化されている。こ
こでのシミュレーションは、Ｓｉバッファ層７ｄの膜厚
およびコレクタ−エミッタ間電圧をパラメータとして実
施した。
【００６６】図７に示されるように、最大遮断周波数ｆ
Ｔの劣化率は、Ｓｉバッファ層７ｄの膜厚が１０ｎｍで
３％程度、２０ｎｍまで増加させた場合でも６％程度で
あることが分かる。これはエミッタから注入された電子
は、傾斜ＳｉＧｅ層７ｂで形成される内蔵電界により十
分加速されているため、ＳｉＧｅスペーサ層７ａとＳｉ
バッファ層７ｄの間に形成されるエネルギー障壁を容易
に乗り越えることができるためであると考えられる。さ
らに、傾斜ＳｉＧｅ層７ｂにおける内蔵電界を大きくす
ることにより、つまり、ＳｉＧｅ膜中のＧｅ組成率を増
大し、傾斜ＳｉＧｅ層７ｂのＧｅ組成率傾斜を大きくす
ることにより、最大遮断周波数ｆＴの低下率を事実上無
視できる程度まで小さくすることが可能である。
【００６７】図７からみて、Ｓｉバッファ層７ｄの厚み
は、２ｎｍ以上で２０ｎｍ以下の範囲にあることが好ま
しい。
【００６８】図８は、本発明により実際にＳｉＧｅ−Ｈ
ＢＴのサンプルを作成したときの高周波特性（最大遮断
周波数ｆＴと最大発振周波数ｆｍａｘ）の実測値のＳｉ
バッファ層７ｄの有無による相違を表にして比較する図
である。同図に示すように、Ｓｉバッファ層を設けたサ
ンプルについても、Ｓｉバッファ層がないものとほぼ同
程度の高周波特性が得られている。
【００６９】図１７（ｂ）は、後述する実施形態の非選
択エピタキシャル技術を用いて形成されたＳｉＧｅエピ
タキシャル膜の断面ＳＥＭ写真図であるが、本実施形態
を用いても、図１７（ａ）に示す構造と基本的に同じ構
造が形成されることが確認されている。すなわち、素子
分離用酸化膜４上に、十分な厚みの多結晶Ｓｉ／ＳｉＧ
ｅ膜８を形成することができる。
【００７０】本発明の第１の実施形態によると、膜厚が
１０ｎｍ程度のＳｉバッファ層７ｄを設けることによ
り、ＳｉＧｅ−ＨＢＴの高周波特性を劣化させることな
く、エピタキシャル成長時の非選択性を確保することが
可能である。その結果、多結晶Ｓｉ／ＳｉＧｅ層８をベ
ース引き出し電極の一部として機能させることができる
ので、ベース抵抗の低減を図ることができる。
【００７１】ここで、Ｓｉバッファ層７ｄを形成する過
程において、絶縁層の表面では多結晶層が数ｎｍ程度し
か形成されなかったとしても、あるいは、成長核しか形
成されなかったとしても、潜伏時間は既に終了している
ことから、以降のプロセスで絶縁層の表面上に多結晶層
の成長を促進するという目的を十分達成することができ
る。
【００７２】また、Ｇｅ傾斜層７ｂは、電界加速によ
り、高周波特性に影響を及ぼさないＳｉバッファ層７ｄ
の膜厚範囲を大きくする，つまり，デバイス設計マージ
ンを広げるという効果があるが、本発明に本質的な構造
ではない。すなわち、ベース層が傾斜Ｇｅ構造を有して
いない，いわゆるボックス型のＧｅ組成率のプロファイ
ルを有するＳｉＧｅ−ＨＢＴにおいても、本発明は有用
である。
【００７３】また、Ｓｉバッファ層７ｄの代わりに、Ｓ
ｉＧｅスペーサ層７ａの下方に、Ｇｅ組成率がＳｉＧｅ
スペーサ層７ａよりも低いＳｉＧｅバッファ層を設けて
も、本発明の基本的な効果を発揮することは可能であ
る。その場合にも、Ｇｅ組成率が低い（Ｓｉ組成率が高
い），つまり，エピタキシャル成長速度がＳｉＧｅスペ
ーサ層７ａよりも遅いＳｉＧｅバッファ層をエピタキシ
ャル成長させるために、原料ガス供給時間が長くなる。
したがって、その間に絶縁層の表面上に成長核や多結晶
ＳｉＧｅ膜を形成することが可能である。また、ＳｉＧ
ｅバッファ層を設けた場合には、Ｓｉバッファ層７ｄよ
りもＳｉＧｅスペーサ層７ａとの界面に形成されるエネ
ルギー障壁を小さくできるため、ＳｉＧｅ−ＨＢＴの高
周波特性の低下を防ぎつつ、エピタキシャル成長の非選
択性を向上させることができる。
【００７４】また、Ｓｉバッファ層７ｄは、シリコン層
であるＮ- エピタキシャル層３と単結晶ＳｉＧｅ膜との
間に生じる歪みを抑制する役割も果たすため、歪み緩和
を生じる臨界膜厚が厚くなる。したがって、エピタキシ
ャル成長の非選択を向上させる効果と共に、悪影響を回
避しつつ、ベース層中のＧｅ組成率を増加させることが
できるという利点がある。
【００７５】（第２の実施形態）本発明の第２の実施形
態は、Ｓｉ表面に一定膜厚のＳｉバッファ層７ｄを形成
するために要する時間を第１の実施形態よりも増加させ
ることにより、エピタキシャル成長の非選択性をさらに
増大して、絶縁層の表面上における多結晶層の形成を促
進する方法時関する。
【００７６】図９は、本実施形態におけるＳｉＧｅエピ
タキシャル成長の標準的な処理シーケンスを示す図であ
る。ここでは、ＵＨＶ−ＣＶＤ法によるＳｉＧｅエピタ
キシャル膜成長について述べるが、ＬＰ−ＣＶＤ法およ
びＭＢＥ法においても同様の手法でエピタキシャル膜を
成長させることができる。
【００７７】図９に示すように、本発明の第２の実施形
態においても、タイミングｔ１で、反応チャンバー内に
ウエハを投入した後、タイミングｔ２で昇温し、タイミ
ングｔ３からｔ４までの間でアニール（プレクリーニン
グ）処理を行なった後、タイミングｔ４からｔ５までの
間で、ウエハの温度を低下させる処理は、第１の実施形
態とほぼ同様である。ただし、タイミングｔ５における
ウエハ温度は第１の実施形態とは異なっている。また、
タイミングｔ７からｔ８までの間にＳｉＧｅスペーサ層
７ａの成膜を行ない、タイミングｔ８からｔ９の間に傾
斜ＳｉＧｅ層７ｂの成膜を行ない、タイミングｔ９から
所定時間の間にＳｉキャップ層７ｃの成膜を行なう処理
についても、第１の実施形態と同じである。
【００７８】ここで、本実施形態の特徴は、Ｓｉバッフ
ァ層７ｄの成膜を行なう際のウエハ温度を、ＳｉＧｅス
ペーサ層７ａ，傾斜ＳｉＧｅ層７ｂ及びＳｉキャップ層
７ｃの成膜を行なうときのウエハ温度よりも低くするこ
とにある。
【００７９】すなわち、図９に示すように、本実施形態
では、タイミングｔ５で、ウエハ温度を第１の実施形態
よりもさらに低温にまで下げてから、ウエハ温度が安定
するまで待って、タイミングｔ１１からｔ１２までの間
で、所定流量のジシラン（Ｓｉ2 Ｈ6 ）の供給を行なっ
て、Ｓｉバッファ層７ｄの成膜を行なう（ステップ
Ａ’）。その後、タイミングｔ１２からｔ１３までの間
で、ウエハ温度を昇温し、タイミングｔ１３からｔ７ま
での間、ウエハ温度を安定させてから、タイミングｔ７
以降の処理を行なう。
【００８０】ここで、ステップＡ’におけるウエハ温度
（成長温度）を下げることの効果について説明する。
【００８１】図１０は、Ｓｉエピタキシャル膜の成長速
度のウエハ温度依存性を示す図である。同図に示すよう
に、ウエハ温度が６００℃のときの成長速度を基準とす
ると、ウエハ温度を２０℃程度下げる（５８０℃）こと
により、エピタキシャル成長速度が半減し、ウエハ温度
を４０℃程度下げる（５６０℃）ことにより、エピタキ
シャル成長速度は１／４程度に低下することがわかる。
このように、Ｓｉエピタキシャル膜の成長速度は、ウエ
ハ温度に対して敏感であることが分かる。したがって、
Ｓｉバッファ層７ｄの膜厚が一定である場合でも、成長
温度を低下させることにより、Ｓｉバッファ層７ｄの成
長速度を低下させることができる。そして、Ｓｉバッフ
ァ層７ｄの成長速度を低下させることにより、ステップ
Ａ’における原料ガス供給時間を長くすることができる
ので、その間、絶縁層の表面上にも十分な成長核，ある
いは，多結晶層を形成することが可能となり、その後の
ＳｉＧｅスペーサ層７ａ，傾斜ＳｉＧｅ層７ｂ及びＳｉ
キャップ層７ｃの形成の際に、絶縁層の表面上に比較的
厚めの多結晶層を形成することができる。
【００８２】なお、ウエハ温度を２０℃程度低下させる
ことにより、その前後に温度安定のための保持時間が必
要となるが、わずかの時間の追加で済むので、実用上不
利益を招くほどのスループットの低下は生じない。
【００８３】そして、Ｓｉバッファ層７ｄを形成した後
のＳｉＧｅスペーサ層７ａや傾斜ＳｉＧｅ層７ｂの成膜
を本来のウエハ温度に戻して行なうことにより、処理時
間の増加を防ぐことができる。
【００８４】さらに、Ｓｉバッファ層７ｄを低温でエピ
タキシャル成長させることにより、狙い膜厚が同じで
も、原料ガス供給時間を長くできることから、絶縁層の
表面上での分解反応を緩やかに行なうことができる。そ
の結果、絶縁層の表面上で比較的均質な核形成が行なわ
れるようになるので、表面モフォロジーの良好な多結晶
層を形成することが可能となる。
【００８５】本実施形態では、標準的なエピタキシャル
成長温度を６００℃として説明を行なったが、この温度
は本発明において本質的なものではない。すなわち、標
準的なエピタキシャル成長温度が６００℃でない条件下
においても、単結晶ＳｉＧｅ膜のエピタキシャル成長温
度に対して、Ｓｉバッファ層７ｄの成長温度を相対的に
低下させて、原料ガス供給時間を延ばすことにより、本
実施形態と様の効果を得ることができる。特に、ウエハ
温度が４００℃から６５０℃の温度範囲内でエピタキシ
ャル成長を行なわせることが好ましい。
【００８６】さらに、本実施形態におけるエピタキシャ
ル成長条件では、エピタキシャル成長温度を２０℃程度
低下させると、絶縁層の表面上に十分厚い多結晶層を形
成することができるが、この温度の低下幅２０℃は、本
発明に本質的なものではない。すなわち、成長条件およ
び狙いとするＳｉＧｅ−ＨＢＴのベース構造に合わせ
て、適宜設定することにより、同様の効果を得ることが
できる。
【００８７】ただし、図１０からみて、本発明の効果を
確実に発揮するためには、ウエハ温度の低下幅が１０℃
以上で１００℃以下の範囲にあることが好ましい。
【００８８】以上のことより、Ｓｉバッファ層７ｄの成
長温度のみ本来より下げることにより、スループットの
低下を生じることなく、ＳｉＧｅエピタキシャル成長の
非選択性を増加させ、絶縁膜表面に良好なモフォロジー
と十分な膜厚を有する多結晶層を形成することができ
る。
【００８９】本実施形態においても、Ｇｅ傾斜層７ｂ
は、電界加速により、高周波特性に影響を及ぼさないＳ
ｉバッファ層７ｄの膜厚範囲を大きくする，つまり，デ
バイス設計マージンを広げるという効果があるが、本発
明に本質的な構造ではない。すなわち、ベース層が傾斜
Ｇｅ構造を有していない，いわゆるボックス型のＧｅ組
成率のプロファイルを有するＳｉＧｅ−ＨＢＴにおいて
も、本発明は有用である。
【００９０】また、本実施形態においても、Ｓｉバッフ
ァ層７ｄの代わりに、ＳｉＧｅスペーサ層７ａの下方
に、Ｇｅ組成率がＳｉＧｅスペーサ層７ａよりも低いＳ
ｉＧｅバッファ層を設けることにより、本発明の基本的
な効果を発揮することは可能である。
【００９１】さらに、Ｓｉバッファ層７ｄを形成しない
場合でも、ＳｉＧｅスペーサ層７ａ、あるいはＳｉＧｅ
スペーサ７ａの一部の形成過程において、成長温度を本
来より低下させることによっても、スループットの増加
を最小限に抑えつつ、エピタキシャル成長の非選択性を
向上させる効果を得ることができる。
【００９２】（第３の実施形態）本発明の第３の実施形
態は、Ｓｉバッファ層７ｄのエピタキシャル成長におい
て、エピタキシャル膜厚が一定であるという制約条件の
下で、Ｓｉバッファ層７ｄの膜厚や成膜時間に影響を与
えることなく、絶縁層の表面上での臨界核形成を促進す
ることにより、エピタキシャル成長の非選択性をさらに
向上させて、絶縁層の表面上での多結晶層の形成を促進
する方法に関する。
【００９３】図１１は、Ｓｉエピタキシャル膜の成長速
度の原料ガス（ジシラン）流量依存性を成長温度をパラ
メータとして示す図である。同図から、成長温度の低下
と共にＳｉエピタキシャル膜の成長速度の原料ガス流量
依存性が小さくなっていることがわかる。これは、ウエ
ハ温度が低温の領域では、エピタキシャル成長が反応律
速条件下で行われていることを意味する。すなわち、反
応律速条件下では、原料ガス流量が成長速度に及ぼす影
響は無視できるほど小さい。
【００９４】一方、原料ガスの流量を増大させることに
より、絶縁層の表面上に供給される原料ガスの分子数が
増加して核形成が促進されるため、絶縁層の表面上に多
結晶層が形成されやすくなる。つまり、絶縁層の表面上
での核形成を促進することによって原料ガスの供給開始
から多結晶層成長が始まるまでの時間である潜伏時間を
短縮できるので、Ｓｉバッファ層７ｄのエピタキシャル
成長のための時間が同じでも、潜伏時間の短縮分だけ、
絶縁層の表面上に厚い多結晶層を形成することが可能と
なる。
【００９５】本実施形態においては、上記の現象を利用
して、本発明の第１の実施形態と同様に、図５に示すシ
ーケンスの手順で、Ｓｉバッファ層７ｄ，ＳｉＧｅスペ
ーサ層７ａ，傾斜ＳｉＧｅ層７ｂ及びＳｉキャップ層７
ｃの成膜をおこなうが、図５に示すステップＡの処理、
つまり、Ｓｉバッファ層７ｄの形成の際の原料ガス（ジ
シラン）の流量を、第１の実施形態よりも増大させる。
【００９６】本実施形態によると、Ｓｉバッファ層７ｄ
の成長の際（ステップＡ）に、成長速度の原料ガス（ジ
シラン）流量依存性は小さいため、Ｓｉバッファ層７ｄ
の膜厚が一定という制約条件の下においても、ガス供給
時間をほぼ同程度に維持しつつ、原料ガスの流量の増加
によって、絶縁層の表面上での核形成を促進することが
できるので、ＳｉＧｅエピタキシャル成長の非選択性を
より向上させることができる。
【００９７】この場合、Ｓｉバッファ層７ｄ形成過程で
の原料ガス流量は、可能な限り大きい方が好ましい。
【００９８】また、図５に示すシーケンスにおいて、ジ
シラン流量を増加させたまま、ＳｉＧｅエピタキシャル
膜の成長を行おうとすると、単結晶ＳｉＧｅ膜中に含ま
れるＧｅ組成率は、原料ガス（ジシランとゲルマン）の
流量比によって決定されるため、ジシランの流量を増加
させたことにより、ゲルマンの流量も増加させる必要が
生じる。このため、マスフローコントローラを使用流量
に適したサイズに交換を行う必要性等が発生し好ましく
ない。そこで、ＳｉＧｅ膜を形成する際には、ジシラン
流量を第１の実施形態と同じ条件に戻すことが好まし
い。
【００９９】さらに、使用する原料ガスの総量が多くな
ると、製造コストの増加を招いてしまうが、本実施形態
のように、Ｓｉバッファ層７ｄの成膜の際（ステップ
Ａ）のみ、ジシラン流量を増加させる手法では、このよ
うな不具合は生じない。
【０１００】また、Ｓｉバッファ層７ｄの成膜の際に、
第２の実施形態のように成長温度を低下させる方法と、
第３の実施形態のように原料ガス流量を増大させる方法
とを組み合わせることにより、それぞれの手法を個別に
用いる以上に、ＳｉＧｅエピタキシャル成長の非選択性
を向上させることが可能となる。
【０１０１】図１７（ｂ）は、本発明の第２の実施形態
と第３の実施形態とを組み合わせた非選択エピタキシャ
ル技術を用いて形成されたＳｉＧｅエピタキシャル膜の
断面ＳＥＭ写真図である。ただし、この断面構造の解析
に用いたサンプルにおいては、図１に示すような酸化膜
５及び窒化膜６の形成は省略されている。図１７（ｂ）
の写真は、厚み１０ｎｍのＳｉバッファ層７ｄと、Ｇｅ
組成率が５％で厚み３０ｎｍのＳｉＧｅスペーサ層７ａ
と、Ｇｅ組成率が１５％から０％に変化する厚み４０ｎ
ｍの傾斜ＳｉＧｅ層７ｂと、厚み３０ｎｍのＳｉキャッ
プ層７ｃとを有するサンプルを用いて撮影されたもので
ある。ここでは、従来の製造方法からジシラン流量を２
倍に、Ｓｉバッファ層７ｄを１０ｎｍ（Ｓｉバッファ層
７ｄ成長時のみ成長温度を２０℃低下）させた。
【０１０２】同図に示すように、Ｎ- コレクタ層３上に
はエピタキシャル成長されたＳｉ／ＳｉＧｅ層７が存在
し、素子分離用酸化膜４上には、十分な厚みの多結晶Ｓ
ｉ／ＳｉＧｅ膜８が形成されている。すなわち、従来の
製造方法により成長した場合（図１７（ａ）参照）と比
較して、絶縁層である素子分離用酸化膜の上に厚く、表
面モフォロジーが良好な多結晶層を形成することができ
る。また、エピタキシャル膜の形状は従来の製造方法で
作成した場合（図１７（ａ）参照）と同等であることが
確認できる。
【０１０３】（第４の実施形態）本発明の第４の実施形
態は、エピタキシャル成長前に行なわれる自然酸化膜除
去のための高温熱処理（プレクリーニング処理）を有効
に利用する方法に関する。具体的には、プレクリーニン
グ中、もしくはプレクリーニング後、またはプレクリー
ニング後の降温の際に、短時間の原料ガスの供給を行う
ことにより、絶縁層の表面上にある程度の密度で臨界核
以上の大きさの核形成を行い、エピタキシャル成長の非
選択性をさらに向上させて、絶縁層の表面上の多結晶層
の形成を促進する方法に関する。
【０１０４】通常、絶縁層の表面上での核形成は、絶縁
層の表面での反応種の分解，泳動，会合等の過程を経て
行われるが、成長温度を高くした場合、これらの過程の
中でも特に分解反応が活発になり、核形成が促進され
る。ただし、単純に成長温度を高くしただけでは、シリ
コン層の表面上におけるエピタキシャル層の成長速度も
増加してしまうため、エピタキシャル層の膜厚が一定で
あるという条件のもとでは、成膜時間を短くする必要が
生じてしまう。その結果、逆に核形成が抑制されてしま
うことになる。
【０１０５】このように、ＳｉＧｅ−ＨＢＴのベース層
にＳｉＧｅエピタキシャル膜を用いる場合では、「エピ
タキシャル膜厚が一定であること」という制約条件があ
り、核成長を行うのに十分な成長時間の維持と成長温度
を高温化にすることによる核形成の促進を両立すること
が困難となるが、本実施形態においては、その困難性を
克服するために、バッファ層の形成の前に、核生成ステ
ップＢを行なっている。すなわち、本実施形態の特徴
は、プレクリーニング後の降温過程で、一旦温度を安定
させ、短時間の原料ガス（ジシラン）供給を行なった
後、改めてエピタキシャル成長温度まで降温させ、エピ
タキシャル成長を行う点である。この核生成ステップＢ
を加えるタイミングについては、以下に説明するよう
に、２通りの方法がある。
【０１０６】図１２は、本実施形態の第１例におけるＳ
ｉＧｅエピタキシャル成長の標準的な処理シーケンスを
示す図であって、第１の実施形態の処理シーケンス（図
５参照）において、核生成ステップＢを加えた例であ
る。ここでは、ＵＨＶ−ＣＶＤ法によるＳｉＧｅエピタ
キシャル膜成長について述べるが、ＬＰ−ＣＶＤ法およ
びＭＢＥ法においても同様の手法でエピタキシャル膜を
成長させることができる。
【０１０７】図１２に示すように、タイミングｔ１で、
反応チャンバー内にウエハを投入した後、タイミングｔ
２で昇温し、タイミングｔ３からｔ４までの間でアニー
ル（プレクリーニング）処理を行なった後、タイミング
ｔ４からｔ５までの間で、ウエハの温度を低下させる処
理は、第１の実施形態とほぼ同様である。ただし、タイ
ミングｔ４からｔ５に到達するまでの間に、核生成ステ
ップＢを行なう。また、タイミングｔ５からｔ６までの
間、ウエハ温度を安定させてから、タイミングｔ６から
ｔ７までの間でＳｉバッファ層７ｄをエピタキシャル成
長させるステップＡを行ない、タイミングｔ７からｔ８
までの間にＳｉＧｅスペーサ層７ａの成膜を行ない、タ
イミングｔ８からｔ９の間に傾斜ＳｉＧｅ層７ｂの成膜
を行ない、タイミングｔ９から所定時間の間にＳｉキャ
ップ層７ｃの成膜を行なう処理については、第１の実施
形態と同じである。
【０１０８】そして、図１２に示すように、本例は、タ
イミングｔ２１で、ウエハ温度の降温を第１の実施形態
よりも高い温度で止めて、タイミングｔ２１からｔ２２
までの間、ウエハ温度が安定するまで待って、タイミン
グｔ２２からｔ２３までの間で、所定流量のジシラン
（Ｓｉ2 Ｈ6 ）の供給を短時間の間行なう（ステップ
Ｂ）。このステップＢの処理は、成長核の生成が行なわ
れる程度の短時間にとどめておく。その後、タイミング
ｔ２３からｔ５までの間で、ウエハ温度を降温した後、
タイミングｔ５以降の処理を行なう。
【０１０９】図１３は、本実施形態の第２例におけるＳ
ｉＧｅエピタキシャル成長の標準的な処理シーケンスを
示す図であって、第２の実施形態の処理シーケンス（図
９参照）において、核生成ステップＢを加えた例であ
る。ここでは、ＵＨＶ−ＣＶＤ法によるＳｉＧｅエピタ
キシャル膜成長について述べるが、ＬＰ−ＣＶＤ法およ
びＭＢＥ法においても同様の手法でエピタキシャル膜を
成長させることができる。
【０１１０】図１３に示すように、タイミングｔ１で、
反応チャンバー内にウエハを投入した後、タイミングｔ
２で昇温し、タイミングｔ３からｔ４までの間でアニー
ル（プレクリーニング）処理を行なった後、タイミング
ｔ４からｔ５までの間で、ウエハ温度を降温する処理
は、第１の実施形態と同じである。また、タイミングｔ
７からｔ８までの間にＳｉＧｅスペーサ層７ａの成膜を
行ない、タイミングｔ８からｔ９の間に傾斜ＳｉＧｅ層
７ｂの成膜を行ない、タイミングｔ９から所定時間の間
にＳｉキャップ層７ｃの成膜を行なう処理についても、
第１の実施形態と同じである。また、タイミングｔ５
で、ウエハ温度を第１の実施形態よりもさらに低温にま
で下げてから、ウエハ温度が安定するまで待って、タイ
ミングｔ１１からｔ１２までの間で、所定流量のジシラ
ン（Ｓｉ2 Ｈ6 ）の供給を行なって、Ｓｉバッファ層７
ｄの成膜を行なう（ステップＡ’）。その後、タイミン
グｔ１２からｔ１３までの間で、ウエハ温度を昇温し、
タイミングｔ１３からｔ７までの間、ウエハ温度を安定
させてから、タイミングｔ７以降の処理を行なう点は、
第２の実施形態と同じである。
【０１１１】そして、図１３に示すように、この例で
は、タイミングｔ３１で、ウエハ温度の降温を第１の実
施形態よりも高い温度で止めて、タイミングｔ３１から
ｔ３２までの間、ウエハ温度が安定するまで待って、タ
イミングｔ３２からｔ３３までの間で、所定流量のジシ
ラン（Ｓｉ2 Ｈ6 ）の供給を短時間の間行なう（ステッ
プＢ）。このステップＢの処理は、成長核の生成が行な
われる程度の短時間にとどめておく。その後、タイミン
グｔ３３からｔ５までの間で、ウエハ温度を降温した
後、タイミングｔ５以降の処理を行なう。
【０１１２】このように、プレクリーニング後の降温途
中の比較的温度が高い状態で原料ガス（ジシラン）を供
給することで、絶縁層の表面上での核形成を活発に行う
ことができる。この間、短時間しか原料ガスの供給を行
わないので、この過程でのシリコン層の表面上でのエピ
タキシャル成長は抑制することができ、エピタキシャル
膜は薄くしか成長しない。このように、プレクリーニン
グ後に短時間のガス供給を行い、かつ、Ｓｉバッファ層
７ｄの成長は、低温でさらに原料ガス流量を増大させて
行なうことにより、従来の製造方法に対して各処理を単
独で用いるよりも、さらにエピタキシャル成長の非選択
性を向上させることができる。
【０１１３】また、ここではプレクリーニング後、一旦
ウエハ温度を降温させ、ウエハ温度温度を安定させた
後、ジシランの供給を行なっている（図１２及び図１３
のステップＢ参照）が、プレクリーニングで自然酸化膜
除去後、降温開始前にジシランの供給を行なってもよ
い。
【０１１４】また、プレクリーニング後のガス供給が短
時間であるため、ガス供給前の安定時間を省略し、降温
中にガス供給を行なってもよい。
【０１１５】さらに、ここではジシランを短時間供給
し、核形成を行なっているが、ジシランとゲルマン、あ
るいはゲルマンのみを供給しても、核形成を行なうこと
ができる。
【０１１６】また、本発明のＳｉＧｅ−ＨＢＴ構造で
は、エピタキシャル成長領域以外は窒化膜で覆われてい
るが、窒化膜以外の絶縁膜で覆われていても構わない。
特に酸化膜の場合は、酸化膜上の核形成は酸化膜の分解
反応（ＳｉＯ2 ＋Ｓｉ→２ＳｉＯ↑）との競合反応とし
て行われるが、ガス供給時の温度・時間・流量等の製造
条件を適宜選択することにより、核形成を優先的に行う
ことができる。
【０１１７】なお、本発明は、上述した第１〜第４の実
施形態に限定されるものではなく、ベース層をＳｉとＧ
ｅを含む２元系の混晶半導体層に代えて、例えばＳｉと
Ｇｅとカーボン（Ｃ）を含む３元系の混晶半導体層（Ｓ
ｉ1-x-y Ｇｅx Ｃy 層）としても同様の効果が得られ
る。さらに、混晶半導体層を有するＨＢＴに代えて、例
えばインジウム（Ｉｎ）とガリウム（Ｇａ）とＰを含む
化合物半導体層を有するＨＢＴに適用としても同様の効
果が得られる。
【０１１８】また、ベース層などを形成するための下地
（本実施形態ではコレクタ層）が、シリコン層である場
合に限らず、ＳｉＧｅ層やＳｉＧｅＣ層であっても、本
発明を適用することにより、ほぼ同等の効果を発揮する
ことができる。
【０１１９】さらに、上記各実施形態においては、絶縁
層の上の多結晶層８がバイポーラトランジスタのベース
引き出し電極として機能する場合について説明したが、
本発明はかかる実施形態に限られるものではなく、例え
ばＢｉＣＭＯＳデバイスのＭＩＳトランジスタにおける
ゲート電極又はゲート電極の一部として機能させること
もできる。その場合にも、多結晶ＳｉＧｅ膜や多結晶Ｓ
ｉＧｅＣ膜の低抵抗性を利用して、駆動力の高いＭＩＳ
トランジスタを備えたＢｉＣＭＯＳが得られることにな
る。
【０１２０】
【発明の効果】本発明によれば、単結晶の下地層の上に
半導体層を形成する前に、半導体層よりもＳｉ組成率の
高いバッファ層を形成するようにしたので、半導体層を
警醒する際のエピタキシャル成長の非選択性の向上を図
ることができ、よって、比較的膜厚の大きい多結晶層を
得ることができる。
【図面の簡単な説明】
【図１】本発明の各実施形態に共通の半導体装置である
ＳｉＧｅ−ＨＢＴの断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第２の実施形態に
おけるＳｉＧｅ−ＨＢＴの製造工程のうち前半部分を示
す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第２の実施形態に
おけるＳｉＧｅ−ＨＢＴの製造工程のうち後半部分を示
す断面図である。
【図４】図１のIV−IV線に示す断面におけるＳｉ／Ｓｉ
Ｇｅ層の概略的な構成と深さ方向のＧｅ組成率のプロフ
ァイルを示す図である。
【図５】本発明の第１の実施形態におけるＳｉＧｅエピ
タキシャル成長の標準的な処理シーケンスを示す図であ
る。
【図６】第１の実施形態におけるＳｉＧｅエピタキシャ
ル膜の成長速度とＳｉエピタキシャル膜の成長速度との
ウエハ温度依存性を比較する図である。
【図７】本発明の第１の実施形態により製造されるＳｉ
Ｇｅ−ＨＢＴの最大遮断周波数に関してシミュレーショ
ンを行なった結果を示す図である。
【図８】本発明により実際にＳｉＧｅ−ＨＢＴのサンプ
ルを作成したときの高周波特性の実測値のＳｉバッファ
層の有無による相違を表にして比較する図である。
【図９】本発明の第２の実施形態におけるＳｉＧｅエピ
タキシャル成長の標準的な処理シーケンスを示す図であ
る。
【図１０】Ｓｉエピタキシャル膜の成長速度のウエハ温
度依存性を示す図である。
【図１１】Ｓｉエピタキシャル膜の成長速度の原料ガス
流量依存性を成長温度をパラメータとして示す図であ
る。
【図１２】本発明の第４の実施形態の第１例におけるＳ
ｉＧｅエピタキシャル成長の標準的な処理シーケンスを
示す図である。
【図１３】本発明の第４の実施形態の第２例におけるＳ
ｉＧｅエピタキシャル成長の標準的な処理シーケンスを
示す図である。
【図１４】（ａ）〜（ｆ）は、従来の選択ＳｉＧｅエピ
タキシャル成長技術を用いたＳｉＧｅ−ＨＢＴの代表的
な製造方法を示す断面図である。
【図１５】図１４（ｆ）のXV−XV線に示す断面における
ＳｉＧｅーＨＢＴのＳｉ／ＳｉＧｅ層１０７の概略的な
構成と、深さ方向のＧｅ組成率のプロファイルを示す図
である。
【図１６】従来のＳｉＧｅエピタキシャル成長の標準的
な処理シーケンスを示す図である。
【図１７】（ａ），（ｂ）は、それぞれ順に、従来及び
本発明の非選択エピタキシャル技術を用いて形成された
ＳｉＧｅエピタキシャル膜の断面ＳＥＭ写真図である。
【図１８】ＳｉＧｅエピタキシャル膜、Ｓｉエピタキシ
ャル膜、絶縁膜上の多結晶Ｓｉ膜及び多結晶ＳｉＧｅ膜
の原料ガス供給射時間と成長膜厚との関係を模式的に示
す図である。
【符号の説明】
１ Ｎ- コレクタ層（Ｐ型シリコン基板上） ２ ＳｉＧｅエピタキシャル層 ３ 多結晶層 ４ Ｎ- エピタキシャル層 ７ａ ＳｉＧｅスペーサ層 ７ｂ 傾斜ＳｉＧｅ層 ７ｃ Ｓｉキャップ層 ７ｄ Ｓｉバッファ層 ８ 多結晶層 ９ 酸化膜 １０ ポリシリコン膜 １１ 酸化膜 １２ 窒化膜サイドウォール １３ エミッタポリシリコン電極 １４ エミッタ拡散層 １５ コレクタ開口部（エピタキシャル成長領域） １６ エミッタ開口部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１２月１３日（２００２．１２．
１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】まず、図２（ａ）に示す工程で、Ｐ型のシ
リコン基板１上に、イオン注入によってＮ+ 不純物層２
を形成した後、シリコン基板１の上に、厚み５００ｎｍ
のシリコン層であるＮ- エピタキシャル層３を形成す
る。その後、トレンチ形成技術および酸化膜埋め込み技
術を用いて、ＳｉＧｅ−ＨＢＴのコレクタ層を囲む素子
分離用酸化膜４を形成する。なお、図２（ａ）〜図３
（ｃ）には図示されていないが、一方の素子分離用絶縁
膜４の右側には、コレクタ電極を引き出すためのコレク
タウォール層が形成されている。次に、図２（ｂ），
（ｃ）に示す工程で、ＣＶＤ法により、基板上に厚み５
０ｎｍの酸化膜５，厚み５０ｎｍの窒化膜６を順次堆積
させた後、フォトリソグラフィー技術とエッチング技術
を用いて、窒化膜６にコレクタ開口部５（エピタキシャ
ル成長領域）を形成し、さらに、ウエットエッチによ
り、酸化膜５のうちコレクタ開口部５に露出している部
分を除去する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】次に、ＭＢＥ，ＵＨＶ−ＣＶＤあるいはＬ
Ｐ−ＣＶＤ技術を用いて、コレクタ開口部５の上に、厚
み１０ｎｍのＳｉバッファ層７ｄ，厚み３０ｎｍのＳｉ
Ｇｅスペーサ層７ａ，厚み４０ｎｍの傾斜ＳｉＧｅ層７
ｂ及び厚み３０ｎｍのＳｉキャップ層７ｃからなる合計
厚み１１０ｎｍのＳｉ／ＳｉＧｅ層７をエピタキシャル
成長させるとともに、窒化膜６の上面上と、酸化膜５及
び窒化膜６の側面上とに多結晶層８を堆積する。このと
き、後に詳しく説明するＳｉバッファ層７ｄを形成して
から、ＳｉＧｅスペーサ層７ａを形成することにより、
非選択エピタキシャル成長を確実に行なわせて、窒化膜
６の上にも多結晶層８を堆積するようにしている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】次に、図３（ａ）に示す工程で、基板上に
厚み５０ｎｍの酸化膜９を堆積した後、フォトリソグラ
フィー技術とエッチング技術とを用いて、Ｓｉ／ＳｉＧ
ｅ層７の中央部の上に、厚み５０ｎｍの酸化膜９を残
す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】その後、基板上に、厚み２００ｎｍのポリ
シリコン膜１０を堆積し、このポリシリコン膜１０に不
純物としてボロンをイオン注入した後、ポリシリコン膜
１０の上に酸化膜１１を堆積する。そして、フォトリソ
グラフィー技術とエッチング技術とを用いて、酸化膜１
１及びポリシリコン膜１０にエミッタ開口部１６を形成
する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】図１７（ｂ）は、後述する実施形態の非選
択エピタキシャル技術を用いて形成されたＳｉＧｅエピ
タキシャル膜の断面ＳＥＭ写真図であるが、本実施形態
を用いても、図１７（ａ）に示す構造と基本的に同じ構
造が形成されることが確認されている。すなわち、素子
分離用酸化膜４上に、十分な厚みの多結晶Ｓｉ／ＳｉＧ
ｅ層８を形成することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正内容】
【０１０１】図１７（ｂ）は、本発明の第２の実施形態
と第３の実施形態とを組み合わせた非選択エピタキシャ
ル技術を用いて形成されたＳｉＧｅエピタキシャル膜の
断面ＳＥＭ写真図である。ただし、この断面構造の解析
に用いたサンプルにおいては、図１に示すような酸化膜
５及び窒化膜６の形成は省略されている。図１７（ｂ）
の写真は、厚み１０ｎｍのＳｉバッファ層７ｄと、Ｇｅ
組成率が１５％で厚み３０ｎｍのＳｉＧｅスペーサ層７
ａと、Ｇｅ組成率が１５％から０％に変化する厚み４０
ｎｍの傾斜ＳｉＧｅ層７ｂと、厚み３０ｎｍのＳｉキャ
ップ層７ｃとを有するサンプルを用いて撮影されたもの
である。ここでは、従来の製造方法からジシラン流量を
２倍に、Ｓｉバッファ層７ｄを１０ｎｍ（Ｓｉバッファ
層７ｄ成長時のみ成長温度を２０℃低下）させた。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/732 29/737 (72)発明者 能澤 克弥 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F003 BB01 BB04 BB05 BB06 BB08 BB90 BE07 BF03 BF06 BG03 BH06 BH18 BJ15 BM01 BP31 BP34 BP94 5F045 AA06 AA07 AB01 AC01 AD09 AD10 AF03 BB16 CA02 DA52 HA06 5F048 AA07 AA10 AC05 BA14 BB05 CA03 CA14 5F082 BA27 BA28 BA35 BA47 BC01 BC09 CA01 DA03 DA10 EA22 EA25

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 基板の一部に設けられた単結晶の下地層
    と、 上記基板の他部に設けられた絶縁層と、 上記下地層の上方にエピタキシャル成長により形成さ
    れ、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1（０＜ｘ１＜１，０≦ｙ１
    ＜１）で表される組成を有する半導体層と、 上記下地層と上記第１の半導体層との間にエピタキシャ
    ル成長により形成され、組成がＳｉ1-x2-y2 Ｇｅx2Ｃy2
    （０≦ｘ２＜１，０≦ｙ２＜１，１−ｘ２−ｙ２＞１−
    ｘ１−ｙ１）で表されるバッファ層と、 上記絶縁層の上に形成され、上記バッファ層と実質的に
    同じ成分の半導体と、上記半導体層と実質的に同じ成分
    の半導体とを含む多結晶半導体層とを備えている半導体
    装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 上記単結晶の下地層は、シリコン層であることを特徴と
    する半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、 上記半導体層は、ＳｉＧｅ層又はＳｉＧｅＣ層であり、 上記バッファ層は、シリコン層であり、 上記多結晶半導体層は、少なくともＳｉＧｅを含むこと
    を特徴とする半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、 上記下地層は、コレクタ層であり、 上記半導体層は、少なくとも一部がベース層であって、 上記多結晶半導体層は、ベース引き出し電極の少なくと
    も一部であり、 ヘテロバイポーラトランジスタとして機能することを特
    徴とする半導体装置。
  5. 【請求項５】 請求項４記載の半導体装置において、 上記多結晶半導体層は、ＭＩＳトランジスタのゲート電
    極の少なくとも一部であって、 ＢｉＣＭＯＳデバイスとして機能することを特徴とする
    半導体装置。
  6. 【請求項６】 請求項１〜５のうちいずれか１つに記載
    の半導体装置において、 上記バッファ層の厚みは、２ｎｍ以上で２０ｎｍ以下で
    あることを特徴とする半導体装置。
  7. 【請求項７】 組成がＳｉ1-x3-y3 Ｇｅx3Ｃy3（０≦ｘ
    ３＜１，０≦ｙ３＜１）で表される単結晶の下地層と、
    絶縁層とを有する基板のプレクリーニングを行なう工程
    （ａ）と、 上記工程（ａ）の後で、上記単結晶の下地層の上に、組
    成がＳｉ1-x2-y2 Ｇｅ x2Ｃy2（０≦ｘ２＜１，０≦ｙ２
    ＜１）で表されるバッファ層を形成すると同時に、上記
    絶縁層の上に上記バッファ層と実質的に同じ成分の第１
    の多結晶半導体層を堆積する工程（ｂ）と、 上記工程（ｂ）の後で、上記バッファ層の上に、Ｓｉ
    1-x1-y1 Ｇｅx1Ｃy1（０＜ｘ１＜１，０≦ｙ１＜１）で
    表される組成を有する半導体層を形成すると同時に、上
    記絶縁層の上方に、上記第１の多結晶半導体層を覆い，
    上記半導体層と実質的に同じ成分を有する第２の多結晶
    半導体層を堆積する工程（ｃ）とを含み、 上記半導体層の組成と上記バッファ層の組成との間に
    は、式（１−ｘ２−ｙ２＞１−ｘ１−ｙ１）で表される
    関係があることを特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体装置の製造方法に
    おいて、 上記工程（ｂ）では、上記第１の多結晶半導体をほぼ連
    続した膜として形成することを特徴とする半導体装置の
    製造方法。
  9. 【請求項９】 請求項７又は８記載の半導体装置の製造
    方法において、 上記工程（ｂ）を、上記工程（ｃ）よりも低温で行なう
    ことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    において、 上記工程（ｂ）と（ｃ）とにおける温度差は、１０℃以
    上で１００℃以下の範囲であることを特徴とする半導体
    装置の製造方法。
  11. 【請求項１１】 請求項７〜１０のうちいずれか１つに
    記載の半導体装置の製造方法において、 上記工程（ａ）は、半導体装置を高温に保持した後、上
    記工程（ｂ）を行なう温度まで降温するように行なわ
    れ、 上記工程（ａ）における上記降温の途中において、上記
    絶縁層の上に上記工程（ｃ）における第１又は第２の多
    結晶半導体層のエピタキシャル成長のための核の生成を
    行なうことを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項７〜１１のうちいずれか１つに
    記載の半導体装置の製造方法において、 上記半導体層は、ＳｉＧｅ層又はＳｉＧｅＣ層であり、 上記バッファ層は、シリコン層であることを特徴とする
    半導体装置の製造方法。
  13. 【請求項１３】 請求項７〜１２のうちいずれか１つに
    記載の半導体装置の製造方法において、 上記下地層は、コレクタ層であり、 上記半導体層は、少なくとも一部がベース層であり、 上記第１，第２の多結晶半導体層は、ベース引き出し電
    極の少なくとも一部であって、 ヘテロバイポーラトランジスタとして機能する半導体装
    置を形成することを特徴とする半導体装置。
  14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、 上記第１，第２の多結晶半導体層は、ＭＩＳトランジス
    タの少なくとも一部であって、 ＢｉＣＭＯＳデバイスとして機能する半導体装置を形成
    することを特徴とする半導体装置。
  15. 【請求項１５】 請求項７〜１４のうちいずれか１つに
    記載の半導体装置の製造方法において、 上記工程（ｂ）及び（ｃ）は、超高真空状態で行われる
    ことを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項７〜１５のうちいずれか１つに
    記載の半導体装置の製造方法であって、 上記工程（ｂ）及び（ｃ）は、４００℃から６５０℃の
    温度範囲内で行なわれることを特徴とする半導体装置の
    製造方法。
JP2002099009A 2002-04-01 2002-04-01 半導体装置の製造方法 Expired - Fee Related JP3719998B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002099009A JP3719998B2 (ja) 2002-04-01 2002-04-01 半導体装置の製造方法
CNB021570582A CN100352061C (zh) 2002-04-01 2002-12-19 半导体器件及其制造方法
US10/326,059 US6762106B2 (en) 2002-04-01 2002-12-23 Semiconductor device and method for fabricating the same
TW092106162A TWI280611B (en) 2002-04-01 2003-03-20 Semiconductor device and method for fabricating the same
EP03007364A EP1351284A3 (en) 2002-04-01 2003-04-01 SiGe heterojunction bipolar transistor and method for fabricating the same
US10/768,065 US20040150004A1 (en) 2002-04-01 2004-02-02 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002099009A JP3719998B2 (ja) 2002-04-01 2002-04-01 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003297847A true JP2003297847A (ja) 2003-10-17
JP3719998B2 JP3719998B2 (ja) 2005-11-24

Family

ID=28035897

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002099009A Expired - Fee Related JP3719998B2 (ja) 2002-04-01 2002-04-01 半導体装置の製造方法

Country Status (5)

Country Link
US (2) US6762106B2 (ja)
EP (1) EP1351284A3 (ja)
JP (1) JP3719998B2 (ja)
CN (1) CN100352061C (ja)
TW (1) TWI280611B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855082B2 (en) * 2001-09-06 2005-02-15 The Goodyear Tire & Rubber Company Power transmission belt
JP2007514314A (ja) * 2003-12-12 2007-05-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Ｂｉｃｍｏｓプロセスにおいてシード層トポグラフィを軽減する方法
JP2007134579A (ja) * 2005-11-11 2007-05-31 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008507125A (ja) * 2004-07-15 2008-03-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バイポーラ・トランジスタおよびその製造方法
JP2008506617A (ja) * 2004-07-15 2008-03-06 アイクストロン、アーゲー ＳｉとＧｅを含有する膜の堆積方法
KR100832152B1 (ko) 2005-09-07 2008-05-27 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 (에스.에이.) 반도체 헤테로구조, 반도체 헤테로구조의 형성방법 및 반도체 헤테로구조를 포함하는 절연층 위의 스트레인층 웨이퍼
JP2009509318A (ja) * 2005-08-26 2009-03-05 インターナショナル・ビジネス・マシーンズ・コーポレーション ＳｉＧｅへテロ接合バイポーラ・トランジスタにおける移動度の向上

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3732814B2 (ja) * 2002-08-15 2006-01-11 株式会社東芝 半導体装置
DE10310740A1 (de) * 2003-03-10 2004-09-30 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer spannungsrelaxierten Schichtstruktur auf einem nicht gitterangepassten Substrat, sowie Verwendung eines solchen Schichtsystems in elektronischen und/oder optoelektronischen Bauelementen
US7517768B2 (en) * 2003-03-31 2009-04-14 Intel Corporation Method for fabricating a heterojunction bipolar transistor
US7022578B2 (en) * 2003-10-09 2006-04-04 Chartered Semiconductor Manufacturing Ltd. Heterojunction bipolar transistor using reverse emitter window
US20080213987A1 (en) * 2003-10-24 2008-09-04 Konin-Klijke Philips Electronics, N.V. Method of Fabricating a Sige Semiconductor Structure
US7049240B2 (en) * 2003-11-10 2006-05-23 United Microelectronics Corp. Formation method of SiGe HBT
JP4775688B2 (ja) * 2004-07-16 2011-09-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7338848B1 (en) * 2004-10-20 2008-03-04 Newport Fab, Llc Method for opto-electronic integration on a SOI substrate and related structure
KR100634444B1 (ko) * 2004-12-20 2006-10-16 삼성전자주식회사 수광 소자 및 그 형성 방법
JP2008536325A (ja) * 2005-04-13 2008-09-04 エヌエックスピー ビー ヴィ ヘテロ接合バイポーラトランジスタの製造方法
US7341920B2 (en) * 2005-07-06 2008-03-11 International Business Machines Corporation Method for forming a bipolar transistor device with self-aligned raised extrinsic base
US7358545B2 (en) * 2005-08-10 2008-04-15 United Microelectronics Corp. Bipolar junction transistor
TWI384619B (zh) * 2007-05-03 2013-02-01 United Microelectronics Corp 半導體裝置及其形成方法
US7994010B2 (en) * 2007-12-27 2011-08-09 Chartered Semiconductor Manufacturing Ltd. Process for fabricating a semiconductor device having embedded epitaxial regions
US8222657B2 (en) * 2009-02-23 2012-07-17 The Penn State Research Foundation Light emitting apparatus
CN101724896B (zh) * 2009-11-26 2012-08-08 上海宏力半导体制造有限公司 一种非选择性生长锗硅外延的方法
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
CN103050516B (zh) * 2011-10-13 2016-04-13 上海华虹宏力半导体制造有限公司 精确控制eb结位置和eb结反向击穿电压的结构
CN102412285B (zh) * 2011-11-01 2014-10-08 上海华虹宏力半导体制造有限公司 一种锗硅异质结三极管器件结构及其制造方法
CN103137662B (zh) * 2011-11-23 2015-08-19 上海华虹宏力半导体制造有限公司 锗硅异质结双极晶体管及制造方法
US9129827B2 (en) * 2012-04-13 2015-09-08 Intel Corporation Conversion of strain-inducing buffer to electrical insulator
WO2015026371A1 (en) 2013-08-23 2015-02-26 Intel Corporation High resistance layer for iii-v channel deposited on group iv substrates for mos transistors
US9105677B2 (en) 2013-10-22 2015-08-11 International Business Machines Corporation Base profile of self-aligned bipolar transistors for power amplifier applications
CN103943630B (zh) * 2013-12-24 2017-08-25 厦门天马微电子有限公司 Tft基板及其制作方法、显示面板
US9553145B2 (en) * 2014-09-03 2017-01-24 Globalfoundries Inc. Lateral bipolar junction transistors on a silicon-on-insulator substrate with a thin device layer thickness
CN109887843B (zh) * 2019-01-31 2022-03-08 上海华虹宏力半导体制造有限公司 采用非选择性外延的自对准锗硅hbt器件的制造方法
DE102021130159A1 (de) 2021-11-18 2023-05-25 Osram Opto Semiconductors Gmbh Optoelektronisches bauteil und verfahren zur herstellung eines optoelektronischen bauteils

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3142336B2 (ja) 1991-12-26 2001-03-07 株式会社東芝 半導体装置及びその製造方法
JP2740087B2 (ja) * 1992-08-15 1998-04-15 株式会社東芝 半導体集積回路装置の製造方法
JP3150438B2 (ja) 1992-08-18 2001-03-26 ローム株式会社 光記憶装置およびその製法
JP3516623B2 (ja) * 1999-01-14 2004-04-05 松下電器産業株式会社 半導体結晶の製造方法
CN1168147C (zh) * 1999-01-14 2004-09-22 松下电器产业株式会社 半导体结晶的制造方法
FR2799048B1 (fr) * 1999-09-23 2003-02-21 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire vertical auto-aligne
TW493278B (en) * 1999-10-21 2002-07-01 Matsushita Electric Ind Co Ltd Lateral heterojunction bipolar transistor and method of fabricating the same
FR2801420B1 (fr) * 1999-11-23 2002-04-12 St Microelectronics Sa Transistor bipolaire vertical a faible bruit basse frequence et gain en courant eleve, et procede de fabrication correspondant
JP4932981B2 (ja) * 2000-01-11 2012-05-16 ルネサスエレクトロニクス株式会社 バイポーラトランジスタおよびその製造方法
US6346453B1 (en) * 2000-01-27 2002-02-12 Sige Microsystems Inc. Method of producing a SI-GE base heterojunction bipolar device
US6537369B1 (en) * 2000-03-27 2003-03-25 Matsushita Electric Industrial Co., Ltd. SiGeC semiconductor crystal and production method thereof
JP2002093735A (ja) * 2000-09-13 2002-03-29 Sony Corp 半導体装置の製造方法
US6552374B2 (en) * 2001-01-17 2003-04-22 Asb, Inc. Method of manufacturing bipolar device and structure thereof
EP1421607A2 (en) * 2001-02-12 2004-05-26 ASM America, Inc. Improved process for deposition of semiconductor films

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855082B2 (en) * 2001-09-06 2005-02-15 The Goodyear Tire & Rubber Company Power transmission belt
JP2007514314A (ja) * 2003-12-12 2007-05-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Ｂｉｃｍｏｓプロセスにおいてシード層トポグラフィを軽減する方法
JP4874119B2 (ja) * 2003-12-12 2012-02-15 エヌエックスピー ビー ヴィ Ｂｉｃｍｏｓプロセスにおいてシード層トポグラフィを軽減する方法
JP2008507125A (ja) * 2004-07-15 2008-03-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バイポーラ・トランジスタおよびその製造方法
JP2008506617A (ja) * 2004-07-15 2008-03-06 アイクストロン、アーゲー ＳｉとＧｅを含有する膜の堆積方法
JP2009509318A (ja) * 2005-08-26 2009-03-05 インターナショナル・ビジネス・マシーンズ・コーポレーション ＳｉＧｅへテロ接合バイポーラ・トランジスタにおける移動度の向上
KR100832152B1 (ko) 2005-09-07 2008-05-27 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 (에스.에이.) 반도체 헤테로구조, 반도체 헤테로구조의 형성방법 및 반도체 헤테로구조를 포함하는 절연층 위의 스트레인층 웨이퍼
JP2007134579A (ja) * 2005-11-11 2007-05-31 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4714564B2 (ja) * 2005-11-11 2011-06-29 三洋電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US6762106B2 (en) 2004-07-13
CN100352061C (zh) 2007-11-28
EP1351284A3 (en) 2008-03-26
TWI280611B (en) 2007-05-01
CN1449056A (zh) 2003-10-15
US20040150004A1 (en) 2004-08-05
EP1351284A2 (en) 2003-10-08
JP3719998B2 (ja) 2005-11-24
US20030183819A1 (en) 2003-10-02
TW200305199A (en) 2003-10-16

Similar Documents

Publication Publication Date Title
JP2003297847A (ja) 半導体装置及びその製造方法
US7713829B2 (en) Incorporation of carbon in silicon/silicon germanium epitaxial layer to enhance yield for Si-Ge bipolar technology
US6362065B1 (en) Blocking of boron diffusion through the emitter-emitter poly interface in PNP HBTs through use of a SiC layer at the top of the emitter epi layer
JP4117914B2 (ja) 半導体層中のドーパント拡散制御プロセス及びそれにより形成された半導体層
JP3603747B2 (ja) ＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタ
JP2003168689A (ja) ヘテロ接合バイポーラトランジスタ及びその製造方法
US6346452B1 (en) Method for controlling an N-type dopant concentration depth profile in bipolar transistor epitaxial layers
US7538004B2 (en) Method of fabrication for SiGe heterojunction bipolar transistor (HBT)
US6806158B2 (en) Mixed crystal layer growing method and device, and semiconductor device
US6878592B1 (en) Selective epitaxy to improve silicidation
JP2003297844A (ja) 半導体装置，及び，半導体装置の製造方法
JP2007519252A (ja) 単結晶エミッタを形成する方法
JPWO2005006444A1 (ja) ヘテロバイポーラトランジスタおよびその製造方法
US20060088966A1 (en) Semiconductor device having a smooth EPI layer and a method for its manufacture
US20020038874A1 (en) Hetero-bipolar transistor and method of manufacture thereof
JPWO2002099890A1 (ja) 半導体層及びその形成方法、並びに半導体装置及びその製造方法
JP2000040668A (ja) 高ド―プシリコン基板上でエピタクシによってシリコン層をデポジションする方法
EP1610371A1 (en) SiGe heterojunction bipolar transistors
JPH05198505A (ja) Ｔｆｔポリシリコン薄膜作成方法
JPH021933A (ja) 半導体装置の製造方法
JP2003297761A (ja) エピタキシャル成長方法
JP2005277255A (ja) 半導体装置
JPH0284735A (ja) ヘテロ接合バイポーラトランジスタ
KR20080016975A (ko) 에미터-베이스 접합부 형성 방법, 웨이퍼 처리 방법 및반도체 처리 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050405

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050531

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050816

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050906

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080916

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090916

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090916

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100916

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110916

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees