JP2003288228A - ２重化プロセッサシステム - Google Patents
２重化プロセッサシステムInfo
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- G06F11/2048—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant where the redundant components share neither address space nor persistent storage
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 高性能かつ小型化可能な２重化プロセッサシ
ステムを得る。 【解決手段】 ０系及び１系プロセッサカードＣ０及び
Ｃ１上の対応プロセッサユニット間通信において、送信
データの連続性を判断すべくシーケンス番号を送信デー
タに付加することにより、欠落したデータを再送する。
また、同一カード上のプロセッサユニット間通信におい
て、プロセッサユニット間接続部ＰＣ０，ＰＣ１が自律
的にデータ転送を行う。さらに、入出力切替部ＩＣ０，
ＩＣ１に、プロセッサカードの動作状態に応じた入力デ
ータのデータパス切替を行わせて、入出力部（入出力切
替部及び入出力インタフェース部）をプロセッサカード
に搭載する。
ステムを得る。 【解決手段】 ０系及び１系プロセッサカードＣ０及び
Ｃ１上の対応プロセッサユニット間通信において、送信
データの連続性を判断すべくシーケンス番号を送信デー
タに付加することにより、欠落したデータを再送する。
また、同一カード上のプロセッサユニット間通信におい
て、プロセッサユニット間接続部ＰＣ０，ＰＣ１が自律
的にデータ転送を行う。さらに、入出力切替部ＩＣ０，
ＩＣ１に、プロセッサカードの動作状態に応じた入力デ
ータのデータパス切替を行わせて、入出力部（入出力切
替部及び入出力インタフェース部）をプロセッサカード
に搭載する。
Description
【０００１】
【発明の属する技術分野】本発明は２重化プロセッサシ
ステムに関し、特に各プロセッサカードに複数のプロセ
ッサユニットが搭載された２重化プロセッサシステムに
関する。
ステムに関し、特に各プロセッサカードに複数のプロセ
ッサユニットが搭載された２重化プロセッサシステムに
関する。
【０００２】
【従来の技術】通信機器等の高可用性を実現するために
構成される２重化プロセッサシステムでは、一般的にプ
ロセッサが搭載されるプロセッサカードと入出力部が分
離されており、プロセッサカードには高速なプロセッサ
が設けられ、稼働系及び待機系のプロセッサ内のメモリ
内容を一致化させるべく稼働系及び待機系のプロセッサ
がバス等で接続されている。このような２重化プロセッ
サシステムに対して、近年、プロセッサの高性能化、メ
イト間通信機構の信頼性の向上や一枚のカード辺りの機
能を増やしスペースファクタを改善することが要求され
ている。
構成される２重化プロセッサシステムでは、一般的にプ
ロセッサが搭載されるプロセッサカードと入出力部が分
離されており、プロセッサカードには高速なプロセッサ
が設けられ、稼働系及び待機系のプロセッサ内のメモリ
内容を一致化させるべく稼働系及び待機系のプロセッサ
がバス等で接続されている。このような２重化プロセッ
サシステムに対して、近年、プロセッサの高性能化、メ
イト間通信機構の信頼性の向上や一枚のカード辺りの機
能を増やしスペースファクタを改善することが要求され
ている。
【０００３】このような要請に応えるために、例えば、
「小型ノード制御プロセッサ（電子通信学会２００１年
ソサイエティ大会Ｂ−６−７４）」に開示されているよ
うに、高速なプロセッサを内蔵し、ＥＣＣ（誤り訂正符
号）を付加したシリアルリンクでメイト間通信機構を実
現し、入出力カードへの交絡インタフェースを設けるこ
とにより２重化プロセッサシステムを構成することが提
案されている。
「小型ノード制御プロセッサ（電子通信学会２００１年
ソサイエティ大会Ｂ−６−７４）」に開示されているよ
うに、高速なプロセッサを内蔵し、ＥＣＣ（誤り訂正符
号）を付加したシリアルリンクでメイト間通信機構を実
現し、入出力カードへの交絡インタフェースを設けるこ
とにより２重化プロセッサシステムを構成することが提
案されている。
【０００４】この文献に記載された２重化プロセッサシ
ステムの構成が図１０に示されている。図１０におい
て、符号ＣＰ０及びＣＰ１は中央処理装置であり、符号
ＭＣ０及びＭＣ１は他系プロセッサ接続部であり、符号
ＭＭ０及びＭＭ１はメインメモリであり、符号Ｂ００，
Ｂ０１，Ｂ１０及びＢ１１はバスインタフェース部であ
り、符号ＦＭ０及びＦＭ１は入出力インタフェース部で
ある。０系及び１系プロセッサカードＣ０及びＣ１に搭
載された各プロセッサユニットは、中央処理装置と他系
プロセッサ接続部とメインメモリとから構成される。他
系プロセッサ接続部ＭＣ０及びＭＣ１により０系及び１
系のプロセッサユニット間において互いにデータを受け
渡してメモリＭＭ０及びＭＭ１の内容を一致させてい
る。このデータの受け渡しの際にＥＣＣを用いてデータ
エラーの発生に対処することにより、メモリＭＭ０及び
ＭＭ１の内容が不一致となることを防いでいる。
ステムの構成が図１０に示されている。図１０におい
て、符号ＣＰ０及びＣＰ１は中央処理装置であり、符号
ＭＣ０及びＭＣ１は他系プロセッサ接続部であり、符号
ＭＭ０及びＭＭ１はメインメモリであり、符号Ｂ００，
Ｂ０１，Ｂ１０及びＢ１１はバスインタフェース部であ
り、符号ＦＭ０及びＦＭ１は入出力インタフェース部で
ある。０系及び１系プロセッサカードＣ０及びＣ１に搭
載された各プロセッサユニットは、中央処理装置と他系
プロセッサ接続部とメインメモリとから構成される。他
系プロセッサ接続部ＭＣ０及びＭＣ１により０系及び１
系のプロセッサユニット間において互いにデータを受け
渡してメモリＭＭ０及びＭＭ１の内容を一致させてい
る。このデータの受け渡しの際にＥＣＣを用いてデータ
エラーの発生に対処することにより、メモリＭＭ０及び
ＭＭ１の内容が不一致となることを防いでいる。
【０００５】また、交絡バスＢＳ０，ＢＳ１により０系
プロセッサカードＣ０と入出力カードＣ３間、１系プロ
セッサカードＣ１と入出力カードＣ２間を接続すること
により、システムの入出力部をも２重化冗長構成として
いる。
プロセッサカードＣ０と入出力カードＣ３間、１系プロ
セッサカードＣ１と入出力カードＣ２間を接続すること
により、システムの入出力部をも２重化冗長構成として
いる。
【０００６】
【発明が解決しようとする課題】しかし、メイト間通信
（０系及び１系のプロセッサユニット間通信）におい
て、ＥＣＣにより訂正できないデータエラーが発生する
と、その結果他系切り離し処理を行い１重化運転動作と
なり可用性を低下させるという問題がある。また、図１
０に示したように、２重化システムを構成するために最
低でも４枚のカードを必要とし、省スペースが求められ
る装置への適用が困難であるという問題がある。
（０系及び１系のプロセッサユニット間通信）におい
て、ＥＣＣにより訂正できないデータエラーが発生する
と、その結果他系切り離し処理を行い１重化運転動作と
なり可用性を低下させるという問題がある。また、図１
０に示したように、２重化システムを構成するために最
低でも４枚のカードを必要とし、省スペースが求められ
る装置への適用が困難であるという問題がある。
【０００７】また、各プロセッサカードに搭載されるプ
ロセッサは１つであるため、プロセッサパワーを要する
アプリケーションソフトを実行した場合に、一定時間内
に演算が完了せず、その結果、この２重化プロセッサシ
ステムが適用される通信機器としての動作を保証できな
いという問題がある。なお、この問題を解決するために
は、２重化プロセッサシステムとして２重化マルチプロ
セッサシステムを採用すればよい。例えばＣＰＵ、他系
プロセッサ接続部及びメインメモリから構成されるプロ
セッサユニットを各プロセッサカードに複数搭載する２
重化マルチプロセッサシステムを採用する場合、同一カ
ード上のプロセッサユニット間の通信が必要であるが、
この通信により各プロセッサユニットにかかる負荷を低
減して、システムの性能をより向上させることが求めら
れる。
ロセッサは１つであるため、プロセッサパワーを要する
アプリケーションソフトを実行した場合に、一定時間内
に演算が完了せず、その結果、この２重化プロセッサシ
ステムが適用される通信機器としての動作を保証できな
いという問題がある。なお、この問題を解決するために
は、２重化プロセッサシステムとして２重化マルチプロ
セッサシステムを採用すればよい。例えばＣＰＵ、他系
プロセッサ接続部及びメインメモリから構成されるプロ
セッサユニットを各プロセッサカードに複数搭載する２
重化マルチプロセッサシステムを採用する場合、同一カ
ード上のプロセッサユニット間の通信が必要であるが、
この通信により各プロセッサユニットにかかる負荷を低
減して、システムの性能をより向上させることが求めら
れる。
【０００８】本発明の目的は、高性能かつ小型化可能な
２重化プロセッサシステムを提供することである。
２重化プロセッサシステムを提供することである。
【０００９】
【課題を解決するための手段】本発明による２重化プロ
セッサシステムは、０系及び１系プロセッサカードにそ
れぞれ搭載されたプロセッサユニット間において互いに
データを受け渡して、前記プロセッサユニット内のメモ
リ内容を一致させるようにした２重化プロセッサシステ
ムであって、前記プロセッサユニットの各々は、他系の
前記プロセッサユニットへの送信データにその連続性を
判断するための情報を付加する情報付加手段と、他系の
前記プロセッサユニットからの受信データに付加されて
いる前記情報を検出する情報検出手段と、前記情報検出
手段により検出された前記情報に対する受信完了通知を
他系の前記プロセッサユニットに送信する通知手段と、
他系の前記プロセッサユニットからの前記受信完了通知
を基に他系の前記プロセッサユニットへのデータ送信を
制御する送信制御手段とを含むことを特徴とする。
セッサシステムは、０系及び１系プロセッサカードにそ
れぞれ搭載されたプロセッサユニット間において互いに
データを受け渡して、前記プロセッサユニット内のメモ
リ内容を一致させるようにした２重化プロセッサシステ
ムであって、前記プロセッサユニットの各々は、他系の
前記プロセッサユニットへの送信データにその連続性を
判断するための情報を付加する情報付加手段と、他系の
前記プロセッサユニットからの受信データに付加されて
いる前記情報を検出する情報検出手段と、前記情報検出
手段により検出された前記情報に対する受信完了通知を
他系の前記プロセッサユニットに送信する通知手段と、
他系の前記プロセッサユニットからの前記受信完了通知
を基に他系の前記プロセッサユニットへのデータ送信を
制御する送信制御手段とを含むことを特徴とする。
【００１０】前記２重化プロセッサシステムにおいて、
前記送信制御手段は、他系の前記プロセッサユニットか
らの前記受信完了通知を基にデータ欠落有りと判断する
場合にこの欠落したデータが他系の前記プロセッサユニ
ットに再送信されるよう、他系の前記プロセッサユニッ
トへのデータ送信を制御するようにしたことを特徴とす
る。
前記送信制御手段は、他系の前記プロセッサユニットか
らの前記受信完了通知を基にデータ欠落有りと判断する
場合にこの欠落したデータが他系の前記プロセッサユニ
ットに再送信されるよう、他系の前記プロセッサユニッ
トへのデータ送信を制御するようにしたことを特徴とす
る。
【００１１】また、前記２重化プロセッサシステムにお
いて、前記プロセッサユニットの各々は、他系の前記プ
ロセッサユニットへの送信データを記憶する記憶手段を
含み、前記送信制御手段は、他系の前記プロセッサユニ
ットからの前記受信完了通知を基にデータ欠落無しと判
断する場合、前記記憶手段の再送信用読出し位置を更新
し、他系の前記プロセッサユニットからの前記受信完了
通知を基にデータ欠落有りと判断する場合、前記再送信
用読出し位置から前記記憶手段に記憶されているデータ
が読出され他系の前記プロセッサユニットに送信される
ことを特徴とする。
いて、前記プロセッサユニットの各々は、他系の前記プ
ロセッサユニットへの送信データを記憶する記憶手段を
含み、前記送信制御手段は、他系の前記プロセッサユニ
ットからの前記受信完了通知を基にデータ欠落無しと判
断する場合、前記記憶手段の再送信用読出し位置を更新
し、他系の前記プロセッサユニットからの前記受信完了
通知を基にデータ欠落有りと判断する場合、前記再送信
用読出し位置から前記記憶手段に記憶されているデータ
が読出され他系の前記プロセッサユニットに送信される
ことを特徴とする。
【００１２】また、前記２重化プロセッサシステムにお
いて、前記０系及び１系プロセッサカードの各々には前
記プロセッサユニットが複数搭載されており、これ等複
数の前記プロセッサユニットの各々とこれに１対１に対
応付けられた他系の前記プロセッサユニット間において
互いにデータを受け渡して、これ等プロセッサユニット
内のメモリ内容を一致させるようにしたことを特徴とす
る。
いて、前記０系及び１系プロセッサカードの各々には前
記プロセッサユニットが複数搭載されており、これ等複
数の前記プロセッサユニットの各々とこれに１対１に対
応付けられた他系の前記プロセッサユニット間において
互いにデータを受け渡して、これ等プロセッサユニット
内のメモリ内容を一致させるようにしたことを特徴とす
る。
【００１３】また、前記２重化プロセッサシステムにお
いて、前記０系及び１系プロセッサカードの各々に設け
られ、自系の前記プロセッサユニット間のデータ転送を
自系の前記プロセッサユニット内の各メモリの所定領域
に格納されたデータ転送命令を基に自律的に行うプロセ
ッサ間通信手段を含むことを特徴とする。
いて、前記０系及び１系プロセッサカードの各々に設け
られ、自系の前記プロセッサユニット間のデータ転送を
自系の前記プロセッサユニット内の各メモリの所定領域
に格納されたデータ転送命令を基に自律的に行うプロセ
ッサ間通信手段を含むことを特徴とする。
【００１４】また、前記２重化プロセッサシステムにお
いて、前記プロセッサ間通信手段は、自系の前記プロセ
ッサユニットの各々に対応して設けられ、対応する前記
プロセッサユニット内のメモリに格納されている前記デ
ータ転送命令を自律的に読出し、このデータ転送命令を
基に当該メモリに格納されている転送データを自律的に
読出し転送する転送手段と、自系の前記プロセッサユニ
ットの各々に対応して設けられ、受信された前記転送デ
ータを対応する前記プロセッサユニット内のメモリに自
律的に書込む受信手段とを有することを特徴とする。
いて、前記プロセッサ間通信手段は、自系の前記プロセ
ッサユニットの各々に対応して設けられ、対応する前記
プロセッサユニット内のメモリに格納されている前記デ
ータ転送命令を自律的に読出し、このデータ転送命令を
基に当該メモリに格納されている転送データを自律的に
読出し転送する転送手段と、自系の前記プロセッサユニ
ットの各々に対応して設けられ、受信された前記転送デ
ータを対応する前記プロセッサユニット内のメモリに自
律的に書込む受信手段とを有することを特徴とする。
【００１５】また、前記２重化プロセッサシステムにお
いて、前記０系及び１系プロセッサカードの各々に自系
の前記プロセッサユニットの各々に対応して設けられ、
領域が自系の前記プロセッサユニットをそれぞれ示す領
域に区分された送信レジスタ及び受信レジスタを含み、
前記プロセッサユニットによりこれに対応する前記送信
レジスタの区分された領域に書込まれたデータが、この
データが書込まれた領域が示す前記プロセッサユニット
に対応する前記受信レジスタの当該データを前記送信レ
ジスタに書込んだ前記プロセッサユニットを示す領域に
書込まれることを特徴とする。
いて、前記０系及び１系プロセッサカードの各々に自系
の前記プロセッサユニットの各々に対応して設けられ、
領域が自系の前記プロセッサユニットをそれぞれ示す領
域に区分された送信レジスタ及び受信レジスタを含み、
前記プロセッサユニットによりこれに対応する前記送信
レジスタの区分された領域に書込まれたデータが、この
データが書込まれた領域が示す前記プロセッサユニット
に対応する前記受信レジスタの当該データを前記送信レ
ジスタに書込んだ前記プロセッサユニットを示す領域に
書込まれることを特徴とする。
【００１６】また、前記２重化プロセッサシステムにお
いて、前記０系及び１系プロセッサカードの各々に設け
られ、自系の前記プロセッサユニット、他系の入出力
部、システム外部からの入力データのデータパスを自系
の前記プロセッサカードの動作状態に応じて切替える入
出力部を含むことを特徴とする。
いて、前記０系及び１系プロセッサカードの各々に設け
られ、自系の前記プロセッサユニット、他系の入出力
部、システム外部からの入力データのデータパスを自系
の前記プロセッサカードの動作状態に応じて切替える入
出力部を含むことを特徴とする。
【００１７】また、前記２重化プロセッサシステムにお
いて、前記入出力部の各々は、自系の前記プロセッサカ
ードの動作状態に応じて自系の前記プロセッサユニット
からの入力データ及び前記システム外部からの入力デー
タの中から一の入力データを選択し他系の前記入出力部
へ出力する選択手段と、自系の前記プロセッサカードの
動作状態に応じて自系の前記プロセッサユニットからの
入力データ及び他系の前記入出力部からの入力データの
中から一の入力データを選択し前記システム外部へ出力
する選択手段と、前記システム外部からの入力データ及
び他系の前記入出力部からの入力データの中から一の入
力データを選択し自系の前記プロセッサユニットへ出力
する選択手段とを有することを特徴とする。
いて、前記入出力部の各々は、自系の前記プロセッサカ
ードの動作状態に応じて自系の前記プロセッサユニット
からの入力データ及び前記システム外部からの入力デー
タの中から一の入力データを選択し他系の前記入出力部
へ出力する選択手段と、自系の前記プロセッサカードの
動作状態に応じて自系の前記プロセッサユニットからの
入力データ及び他系の前記入出力部からの入力データの
中から一の入力データを選択し前記システム外部へ出力
する選択手段と、前記システム外部からの入力データ及
び他系の前記入出力部からの入力データの中から一の入
力データを選択し自系の前記プロセッサユニットへ出力
する選択手段とを有することを特徴とする。
【００１８】本発明の作用は次の通りである。０系及び
１系プロセッサカードにそれぞれ搭載されたプロセッサ
ユニット間の通信において、送信側で送信データにその
連続性を判断するための情報を付加し、受信側で受信デ
ータに付加されている当該情報を検出し、検出された当
該情報に対する受信完了通知を送信側に通知するように
することにより、送信側が送信データの欠落を知ること
ができ、この欠落データ以降のデータを再送信するよう
にする。
１系プロセッサカードにそれぞれ搭載されたプロセッサ
ユニット間の通信において、送信側で送信データにその
連続性を判断するための情報を付加し、受信側で受信デ
ータに付加されている当該情報を検出し、検出された当
該情報に対する受信完了通知を送信側に通知するように
することにより、送信側が送信データの欠落を知ること
ができ、この欠落データ以降のデータを再送信するよう
にする。
【００１９】また、同一プロセッサカード上の複数のプ
ロセッサユニット間の通信において、プロセッサ間通信
手段が、各プロセッサユニット内のメモリに格納された
データ転送命令を基に、自律的にプロセッサユニット間
のデータ転送を行うようにする。また、同一プロセッサ
カード上の複数のプロセッサユニットの各々に対応して
設けられた送信レジスタ及び受信レジスタの領域を、同
一プロセッサカード上の複数のプロセッサユニットをそ
れぞれ示す領域に区分することにより、送信レジスタに
書込まれたデータが、そのデータが書込まれた領域が示
すプロセッサユニットに対応して設けられた受信レジス
タに書込まれるようにする。なお、このとき、受信レジ
スタに書込まれるデータは、そのデータを送信レジスタ
に書込んだプロセッサユニットを示す領域に書込まれ
る。
ロセッサユニット間の通信において、プロセッサ間通信
手段が、各プロセッサユニット内のメモリに格納された
データ転送命令を基に、自律的にプロセッサユニット間
のデータ転送を行うようにする。また、同一プロセッサ
カード上の複数のプロセッサユニットの各々に対応して
設けられた送信レジスタ及び受信レジスタの領域を、同
一プロセッサカード上の複数のプロセッサユニットをそ
れぞれ示す領域に区分することにより、送信レジスタに
書込まれたデータが、そのデータが書込まれた領域が示
すプロセッサユニットに対応して設けられた受信レジス
タに書込まれるようにする。なお、このとき、受信レジ
スタに書込まれるデータは、そのデータを送信レジスタ
に書込んだプロセッサユニットを示す領域に書込まれ
る。
【００２０】また、２重化プロセッサシステムの入出力
部を２重化して各プロセッサカードに搭載し、各入出力
部が、それが搭載されているプロセッサカードの動作状
態に応じて入力データのデータパスを切替えるようにし
ている。
部を２重化して各プロセッサカードに搭載し、各入出力
部が、それが搭載されているプロセッサカードの動作状
態に応じて入力データのデータパスを切替えるようにし
ている。
【００２１】
【発明の実施の形態】以下に、本発明の実施例について
図面を用いて説明する。図１は本発明の実施例による２
重化マルチプロセッサシステムの構成を示す図である。
図１を参照すると、０系プロセッサカードＣ０には、４
個のプロセッサユニットＰＵ００，ＰＵ０１，ＰＵ０２
及びＰＵ０３と、プロセッサ間接続部（プロセッサ間通
信部）ＰＣ０と、入出力切替部ＩＣ０及び入出力インタ
フェース部ＦＭ０を有する入出力部とが搭載されてい
る。また、１系プロセッサカードＣ１には、４個のプロ
セッサユニットＰＵ１０，ＰＵ１１，ＰＵ１２及びＰＵ
１３と、プロセッサ間接続部（プロセッサ間通信部）Ｐ
Ｃ１と、入出力切替部ＩＣ１及び入出力インタフェース
部ＦＭ１を有する入出力部とが搭載されている。
図面を用いて説明する。図１は本発明の実施例による２
重化マルチプロセッサシステムの構成を示す図である。
図１を参照すると、０系プロセッサカードＣ０には、４
個のプロセッサユニットＰＵ００，ＰＵ０１，ＰＵ０２
及びＰＵ０３と、プロセッサ間接続部（プロセッサ間通
信部）ＰＣ０と、入出力切替部ＩＣ０及び入出力インタ
フェース部ＦＭ０を有する入出力部とが搭載されてい
る。また、１系プロセッサカードＣ１には、４個のプロ
セッサユニットＰＵ１０，ＰＵ１１，ＰＵ１２及びＰＵ
１３と、プロセッサ間接続部（プロセッサ間通信部）Ｐ
Ｃ１と、入出力切替部ＩＣ１及び入出力インタフェース
部ＦＭ１を有する入出力部とが搭載されている。
【００２２】各プロセッサユニットは、最も単純な構成
例としては、図１０に示したようにＣＰＵと他系プロセ
ッサ接続部とメインメモリとから構成される。０系のプ
ロセッサユニットＰＵ００は１系のプロセッサユニット
ＰＵ１０に対応付けられており、０系のプロセッサユニ
ットＰＵ０１は１系のプロセッサユニットＰＵ１１に対
応付けられており、０系のプロセッサユニットＰＵ０２
は１系のプロセッサユニットＰＵ１２に対応付けられて
おり、０系のプロセッサユニットＰＵ０３は１系のプロ
セッサユニットＰＵ１３に対応付けられている。このよ
うに、１対１に対応付けられたプロセッサユニット間で
互いにデータを受け渡して、これ等プロセッサユニット
のメモリ内容を一致させるようにしている。
例としては、図１０に示したようにＣＰＵと他系プロセ
ッサ接続部とメインメモリとから構成される。０系のプ
ロセッサユニットＰＵ００は１系のプロセッサユニット
ＰＵ１０に対応付けられており、０系のプロセッサユニ
ットＰＵ０１は１系のプロセッサユニットＰＵ１１に対
応付けられており、０系のプロセッサユニットＰＵ０２
は１系のプロセッサユニットＰＵ１２に対応付けられて
おり、０系のプロセッサユニットＰＵ０３は１系のプロ
セッサユニットＰＵ１３に対応付けられている。このよ
うに、１対１に対応付けられたプロセッサユニット間で
互いにデータを受け渡して、これ等プロセッサユニット
のメモリ内容を一致させるようにしている。
【００２３】プロセッサ間接続部ＰＣ０，ＰＣ１は、同
一プロセッサカード上の各プロセッサユニット間の通信
を行うためのものである。入出力切替部ＩＣ０は、プロ
セッサユニットＰＵ００、入出力インタフェース部ＦＭ
０及び入出力切替部ＩＣ１に接続され、０系プロセッサ
カードの動作状態に応じて入力データのデータパスを切
替える。入出力切替部ＩＣ１は、プロセッサユニットＰ
Ｕ１０、入出力インタフェース部ＦＭ１及び入出力切替
部ＩＣ０に接続され、１系プロセッサカードの動作状態
に応じて入力データのデータパスを切替える。なお、入
出力インタフェース部ＦＭ０，ＦＭ１は、メモリ、例え
ばフラッシュメモリであってもよい。
一プロセッサカード上の各プロセッサユニット間の通信
を行うためのものである。入出力切替部ＩＣ０は、プロ
セッサユニットＰＵ００、入出力インタフェース部ＦＭ
０及び入出力切替部ＩＣ１に接続され、０系プロセッサ
カードの動作状態に応じて入力データのデータパスを切
替える。入出力切替部ＩＣ１は、プロセッサユニットＰ
Ｕ１０、入出力インタフェース部ＦＭ１及び入出力切替
部ＩＣ０に接続され、１系プロセッサカードの動作状態
に応じて入力データのデータパスを切替える。なお、入
出力インタフェース部ＦＭ０，ＦＭ１は、メモリ、例え
ばフラッシュメモリであってもよい。
【００２４】図２に図１に示した２重化マルチプロセッ
サシステムにおけるデータパス例が示されている。各プ
ロセッサカード上の４つのプロセッサユニットはそれぞ
れ独立して動作しており、他系のそれぞれ対応するプロ
セッサに独立したデータパスを介してデータを受け渡
し、各プロセッサ内のメモリ内容の一致化を行ってい
る。このデータパス例は図２のＡＣ１に示されている。
サシステムにおけるデータパス例が示されている。各プ
ロセッサカード上の４つのプロセッサユニットはそれぞ
れ独立して動作しており、他系のそれぞれ対応するプロ
セッサに独立したデータパスを介してデータを受け渡
し、各プロセッサ内のメモリ内容の一致化を行ってい
る。このデータパス例は図２のＡＣ１に示されている。
【００２５】図３は図１の各プロセッサユニット内の他
系プロセッサ接続部（図１０参照）の構成例を示す図で
ある。図３において、他系プロセッサ接続部１０は０系
プロセッサカードＣ０上の各プロセッサユニット内の他
系プロセッサ接続部であり、他系プロセッサ接続部１１
は１系プロセッサカードＣ１上の各プロセッサユニット
内の他系プロセッサ接続部である。各他系プロセッサ接
続部は、ローカルバスインタフェースＬ１と、シーケン
ス番号付加部１００と、ＦＩＦＯ型バッファメモリ１１
０と、受信完了通知部１２０と、パリティ生成部１３０
と、パラレル／シリアル変換部１４０と、シリアル／パ
ラレル変換部１５０と、パリティチェック部１６０と、
シーケンス番号チェック部１７０と、再送制御部１８０
とを有している。 シーケンス番号付加部１００は、ロ
ーカルバスインタフェースＬ１に入力されたデータに、
その連続性を判断するためのシーケンス番号を付加して
ＦＩＦＯ型バッファメモリ１１０に出力する。パリティ
生成部１３０は、受信完了通知部１２０からのデータに
パリティビットを付加してパラレル／シリアル変換部１
４０に出力する。パラレル／シリアル変換部１４０は、
パリティ生成部１３０からのデータをパラレル／シリア
ル変換してシリアルリンクに出力する。このシリアルリ
ンクは、他系プロセッサ接続部１０，１１が例えば図１
のプロセッサユニットＰＵ００，ＰＵ１０内の他系プロ
セッサ接続部であれば、シリアルリンクｓ００，ｓ１０
である。
系プロセッサ接続部（図１０参照）の構成例を示す図で
ある。図３において、他系プロセッサ接続部１０は０系
プロセッサカードＣ０上の各プロセッサユニット内の他
系プロセッサ接続部であり、他系プロセッサ接続部１１
は１系プロセッサカードＣ１上の各プロセッサユニット
内の他系プロセッサ接続部である。各他系プロセッサ接
続部は、ローカルバスインタフェースＬ１と、シーケン
ス番号付加部１００と、ＦＩＦＯ型バッファメモリ１１
０と、受信完了通知部１２０と、パリティ生成部１３０
と、パラレル／シリアル変換部１４０と、シリアル／パ
ラレル変換部１５０と、パリティチェック部１６０と、
シーケンス番号チェック部１７０と、再送制御部１８０
とを有している。 シーケンス番号付加部１００は、ロ
ーカルバスインタフェースＬ１に入力されたデータに、
その連続性を判断するためのシーケンス番号を付加して
ＦＩＦＯ型バッファメモリ１１０に出力する。パリティ
生成部１３０は、受信完了通知部１２０からのデータに
パリティビットを付加してパラレル／シリアル変換部１
４０に出力する。パラレル／シリアル変換部１４０は、
パリティ生成部１３０からのデータをパラレル／シリア
ル変換してシリアルリンクに出力する。このシリアルリ
ンクは、他系プロセッサ接続部１０，１１が例えば図１
のプロセッサユニットＰＵ００，ＰＵ１０内の他系プロ
セッサ接続部であれば、シリアルリンクｓ００，ｓ１０
である。
【００２６】シリアル／パラレル変換部１５０は、シリ
アルリンクからのデータをシリアル／パラレル変換して
パリティチェック部１６０に出力する。パリティチェッ
ク部１６０は、シリアル／パラレル変換部１５０からの
データに対してパリティチェックを行い、データが正常
であれば当該データをシーケンス番号チェック部１７０
に出力し、データ誤りを検出したならば当該データを廃
棄する。シーケンス番号チェック部１７０は、パリティ
チェック部１６０からのデータに付加されているシーケ
ンス番号を検出し、この検出されたシーケンス番号を受
信完了通知部１２０に送出すると共に、パリティチェッ
ク部１６０からのデータを再送制御部１８０に出力す
る。
アルリンクからのデータをシリアル／パラレル変換して
パリティチェック部１６０に出力する。パリティチェッ
ク部１６０は、シリアル／パラレル変換部１５０からの
データに対してパリティチェックを行い、データが正常
であれば当該データをシーケンス番号チェック部１７０
に出力し、データ誤りを検出したならば当該データを廃
棄する。シーケンス番号チェック部１７０は、パリティ
チェック部１６０からのデータに付加されているシーケ
ンス番号を検出し、この検出されたシーケンス番号を受
信完了通知部１２０に送出すると共に、パリティチェッ
ク部１６０からのデータを再送制御部１８０に出力す
る。
【００２７】受信完了通知部１２０は、シーケンス番号
チェック部１７０により検出されたシーケンス番号に対
する受信完了通知をＦＩＦＯ型バッファメモリ１１０か
らのデータに付加してパリティ生成部１３０に出力する
ことにより、当該シーケンス番号が付加されたデータを
受信した旨を当該データの送信元である他系に通知す
る。再送制御部１８０は、シーケンス番号チェック部１
７０からのデータに付加されている受信完了通知情報を
基に、他系へのデータ送信を制御する。より具体的に
は、再送制御部１８０は、シーケンス番号チェック部１
７０からのデータに付加されている受信完了通知情報を
基に、ＦＩＦＯ型バッファメモリ１１０のリード・リト
ライポインタを制御する。
チェック部１７０により検出されたシーケンス番号に対
する受信完了通知をＦＩＦＯ型バッファメモリ１１０か
らのデータに付加してパリティ生成部１３０に出力する
ことにより、当該シーケンス番号が付加されたデータを
受信した旨を当該データの送信元である他系に通知す
る。再送制御部１８０は、シーケンス番号チェック部１
７０からのデータに付加されている受信完了通知情報を
基に、他系へのデータ送信を制御する。より具体的に
は、再送制御部１８０は、シーケンス番号チェック部１
７０からのデータに付加されている受信完了通知情報を
基に、ＦＩＦＯ型バッファメモリ１１０のリード・リト
ライポインタを制御する。
【００２８】ＦＩＦＯ型バッファメモリ１１０のリード
・リトライポインタの制御について図４及び３を用いて
説明する。ＦＩＦＯ型バッファメモリ１１０の構成は図
４に示したように例えば２５６段構成であり、ＦＩＦＯ
型バッファメモリ１１０への書込みはライトポインタ
（ＷＰ）に示されるアドレスに対して行われ、書込みが
完了するとライトポインタは更新される（１つ進められ
る）。また、ＦＩＦＯ型バッファメモリ１１０への読出
しはリードポインタ（ＲＰ）に示されるアドレスに対し
て行われ、読出しが完了するとリードポインタは更新さ
れる（１つ進められる）。
・リトライポインタの制御について図４及び３を用いて
説明する。ＦＩＦＯ型バッファメモリ１１０の構成は図
４に示したように例えば２５６段構成であり、ＦＩＦＯ
型バッファメモリ１１０への書込みはライトポインタ
（ＷＰ）に示されるアドレスに対して行われ、書込みが
完了するとライトポインタは更新される（１つ進められ
る）。また、ＦＩＦＯ型バッファメモリ１１０への読出
しはリードポインタ（ＲＰ）に示されるアドレスに対し
て行われ、読出しが完了するとリードポインタは更新さ
れる（１つ進められる）。
【００２９】このような書込み及び読出し動作は通常の
ＦＩＦＯ型バッファメモリと同様であるが、受信完了通
知情報を基に欠落データを再送する再送機能を実現する
ために、３つめのポインタとしてリード・リトライポイ
ンタ（ＲＲＰ）を使用する。再送制御部１８０は、シー
ケンス番号チェック部１７０からデータを受信すると、
それに付加されている受信完了通知情報と前回受信され
た受信完了通知情報とを基に、他系のプロセッサユニッ
トにおける受信データに欠落があるか否かを判断する。
再送制御部１８０は、データに欠落がないと判断した場
合、ＦＩＦＯ型バッファメモリ１１０のリード・リトラ
イポインタを更新する（１つ進める）。
ＦＩＦＯ型バッファメモリと同様であるが、受信完了通
知情報を基に欠落データを再送する再送機能を実現する
ために、３つめのポインタとしてリード・リトライポイ
ンタ（ＲＲＰ）を使用する。再送制御部１８０は、シー
ケンス番号チェック部１７０からデータを受信すると、
それに付加されている受信完了通知情報と前回受信され
た受信完了通知情報とを基に、他系のプロセッサユニッ
トにおける受信データに欠落があるか否かを判断する。
再送制御部１８０は、データに欠落がないと判断した場
合、ＦＩＦＯ型バッファメモリ１１０のリード・リトラ
イポインタを更新する（１つ進める）。
【００３０】一方、再送制御部１８０は、データに欠落
があると判断した場合、ＦＩＦＯ型バッファメモリ１１
０の読出しアドレスをリードポインタからリード・リト
ライポインタに切替えて、リード・リトライポインタに
示されるアドレスからデータの読出しを行う。この読出
しの後、再送制御部１８０は、リード・リトライポイン
タを更新して、更新されたリード・リトライポインタに
示されるアドレスからデータの読出しを行う。
があると判断した場合、ＦＩＦＯ型バッファメモリ１１
０の読出しアドレスをリードポインタからリード・リト
ライポインタに切替えて、リード・リトライポインタに
示されるアドレスからデータの読出しを行う。この読出
しの後、再送制御部１８０は、リード・リトライポイン
タを更新して、更新されたリード・リトライポインタに
示されるアドレスからデータの読出しを行う。
【００３１】このような再送制御部１８０の制御動作に
より、他系のプロセッサユニットにおいて受信されなか
った欠落データ（エラーが検出されたデータも含む）か
らデータ送信をやり直すことができるので、障害発生時
に他系プロセッサカードを切り離すことなく通常運転を
継続することができ、これにより、信頼性の高い通信を
実現することができる。また、処理時間のかかるＥＣＣ
を使用する必要がなく、パリティ等の簡易なエラー検出
コードを使用することができ、回路規模の削減と処理時
間の短縮から遅延時間の短縮を図ることができる。
より、他系のプロセッサユニットにおいて受信されなか
った欠落データ（エラーが検出されたデータも含む）か
らデータ送信をやり直すことができるので、障害発生時
に他系プロセッサカードを切り離すことなく通常運転を
継続することができ、これにより、信頼性の高い通信を
実現することができる。また、処理時間のかかるＥＣＣ
を使用する必要がなく、パリティ等の簡易なエラー検出
コードを使用することができ、回路規模の削減と処理時
間の短縮から遅延時間の短縮を図ることができる。
【００３２】なお、ＦＩＦＯ型バッファメモリ１１０の
各ポインタは２５５を過ぎると０から新たにカウントア
ップを行うものである。また、ＦＩＦＯ型バッファメモ
リ１１０の動作を示す状態として、ＦＩＦＯフル状態と
ＦＩＦＯエンプティ状態があるが、図４に示したように
リード・リトライポインタが設けられているため、ＦＩ
ＦＯフル状態は、ライトポインタがリード・リトライポ
インタに追いつきリード・リトライポインタとライトポ
インタの差が１になった状態と定義され、ＦＩＦＯエン
プティ状態は、リードポインタがライトポインタに追い
つきライトポインタとリードポインタの差が１になった
状態と定義されることになる。
各ポインタは２５５を過ぎると０から新たにカウントア
ップを行うものである。また、ＦＩＦＯ型バッファメモ
リ１１０の動作を示す状態として、ＦＩＦＯフル状態と
ＦＩＦＯエンプティ状態があるが、図４に示したように
リード・リトライポインタが設けられているため、ＦＩ
ＦＯフル状態は、ライトポインタがリード・リトライポ
インタに追いつきリード・リトライポインタとライトポ
インタの差が１になった状態と定義され、ＦＩＦＯエン
プティ状態は、リードポインタがライトポインタに追い
つきライトポインタとリードポインタの差が１になった
状態と定義されることになる。
【００３３】また、シーケンス番号付加部１００はシー
ケンス番号を生成して送信データに付加しているが、送
信データの連続性を判断することができればよい。した
がって、例えば、シーケンス番号としてＦＩＦＯ型バッ
ファメモリ１１０のリードポインタに示されるアドレス
を使用することができる。リードポインタは順次カウン
トアップされるので、リードポインタに示されるアドレ
ス情報を送信データに付加するようにしても、その連続
性を判断することができる。
ケンス番号を生成して送信データに付加しているが、送
信データの連続性を判断することができればよい。した
がって、例えば、シーケンス番号としてＦＩＦＯ型バッ
ファメモリ１１０のリードポインタに示されるアドレス
を使用することができる。リードポインタは順次カウン
トアップされるので、リードポインタに示されるアドレ
ス情報を送信データに付加するようにしても、その連続
性を判断することができる。
【００３４】次に、４つのプロセッサユニットがそれぞ
れ接続され互いにデータ通信を行うためのプロセッサ間
接続部ＰＣ０，ＰＣ１（図１参照）について説明する。
プロセッサ間接続部ＰＣ０によるデータパス例が図１の
ＡＣ２に示されている。図５は図１のプロセッサ間接続
部ＰＣ０，ＰＣ１の各々の構成を示す図である。図５を
参照すると、各プロセッサ間接続部は、プロセッサイン
タフェースＰＩ０〜ＰＩ３と、内部バスＩＢ０〜ＩＢ３
とから構成される。
れ接続され互いにデータ通信を行うためのプロセッサ間
接続部ＰＣ０，ＰＣ１（図１参照）について説明する。
プロセッサ間接続部ＰＣ０によるデータパス例が図１の
ＡＣ２に示されている。図５は図１のプロセッサ間接続
部ＰＣ０，ＰＣ１の各々の構成を示す図である。図５を
参照すると、各プロセッサ間接続部は、プロセッサイン
タフェースＰＩ０〜ＰＩ３と、内部バスＩＢ０〜ＩＢ３
とから構成される。
【００３５】プロセッサインタフェースＰＩ０は、ロー
カルバスを介して図１のプロセッサユニット（ＰＵ０）
に接続され、プロセッサインタフェースＰＩ１は、ロー
カルバスを介して図１のプロセッサユニット（ＰＵ１）
に接続され、プロセッサインタフェースＰＩ２は、ロー
カルバスを介して図１のプロセッサユニット（ＰＵ２）
に接続され、プロセッサインタフェースＰＩ３は、ロー
カルバスを介して図１のプロセッサユニット（ＰＵ３）
に接続される。
カルバスを介して図１のプロセッサユニット（ＰＵ０）
に接続され、プロセッサインタフェースＰＩ１は、ロー
カルバスを介して図１のプロセッサユニット（ＰＵ１）
に接続され、プロセッサインタフェースＰＩ２は、ロー
カルバスを介して図１のプロセッサユニット（ＰＵ２）
に接続され、プロセッサインタフェースＰＩ３は、ロー
カルバスを介して図１のプロセッサユニット（ＰＵ３）
に接続される。
【００３６】各プロセッサインタフェースは、ローカル
バスインタフェースＬ１２と、送信ＤＭＡ(Direct Memo
ry Access)部Ｄ０と、ＦＩＦＯ型バッファメモリＤ１及
びＤ３と、受信ＤＭＡ部Ｄ２と、セレクタＤ５とから構
成される。ローカルバスインタフェースＬ１２を介し
て、送信ＤＭＡ部Ｄ０及び受信ＤＭＡ部Ｄ２はプロセッ
サユニット内のメインメモリ（図１０参照）へアクセス
する。メモリの所定領域には送信ＤＭＡ部Ｄ０と受信Ｄ
ＭＡ部Ｄ２に対する命令と送信データが格納されてお
り、また、メモリには受信データ格納領域が確保されて
いる。
バスインタフェースＬ１２と、送信ＤＭＡ(Direct Memo
ry Access)部Ｄ０と、ＦＩＦＯ型バッファメモリＤ１及
びＤ３と、受信ＤＭＡ部Ｄ２と、セレクタＤ５とから構
成される。ローカルバスインタフェースＬ１２を介し
て、送信ＤＭＡ部Ｄ０及び受信ＤＭＡ部Ｄ２はプロセッ
サユニット内のメインメモリ（図１０参照）へアクセス
する。メモリの所定領域には送信ＤＭＡ部Ｄ０と受信Ｄ
ＭＡ部Ｄ２に対する命令と送信データが格納されてお
り、また、メモリには受信データ格納領域が確保されて
いる。
【００３７】送信ＤＭＡ部Ｄ０は、メインメモリに格納
されているデータ転送命令を自律的に読出し、メモリ上
に送信データが準備されている事と当該送信データを送
信すべきプロセッサユニットを示す送信先プロセッサナ
ンバを解読する。次に、送信ＤＭＡ部Ｄ０は、メモリの
送信データをローカルバスインタフェースＬ１２を介し
て自律的に読出し、ＦＩＦＯバッファメモリＤ１に格納
する。続いて、データ転送命令に記された送信先プロセ
ッサユニットに対して送信データを送信するため、内部
バスを経由して、送信先プロセッサユニットに接続され
たプロセッサインタフェースのＦＩＦＯ型バッファメモ
リＤ３に書込む。この時、送信先であるプロセッサイン
タフェースの受信ＤＭＡ部Ｄ２を起動する。
されているデータ転送命令を自律的に読出し、メモリ上
に送信データが準備されている事と当該送信データを送
信すべきプロセッサユニットを示す送信先プロセッサナ
ンバを解読する。次に、送信ＤＭＡ部Ｄ０は、メモリの
送信データをローカルバスインタフェースＬ１２を介し
て自律的に読出し、ＦＩＦＯバッファメモリＤ１に格納
する。続いて、データ転送命令に記された送信先プロセ
ッサユニットに対して送信データを送信するため、内部
バスを経由して、送信先プロセッサユニットに接続され
たプロセッサインタフェースのＦＩＦＯ型バッファメモ
リＤ３に書込む。この時、送信先であるプロセッサイン
タフェースの受信ＤＭＡ部Ｄ２を起動する。
【００３８】送信先プロセッサユニットに接続されたプ
ロセッサインタフェースにおいて、起動された受信ＤＭ
Ａ部Ｄ２は、送信先プロセッサユニット内のメモリから
ローカルバスインタフェースＬ１２を介して受信データ
格納領域を示した命令を自律的に読出し、ＦＩＦＯ型バ
ッファメモリＤ３から読出した送信データをその命令の
示す格納領域に書込む。全ての送信データの書込みを完
了すると、受信ＤＭＡ部Ｄ２は、受信完了割り込みをロ
ーカルバスインタフェースＬ１２を介して送信先プロセ
ッサユニットに出力し、同時に送信元のプロセッサイン
タフェースの送信ＤＭＡ部Ｄ０に通知する。
ロセッサインタフェースにおいて、起動された受信ＤＭ
Ａ部Ｄ２は、送信先プロセッサユニット内のメモリから
ローカルバスインタフェースＬ１２を介して受信データ
格納領域を示した命令を自律的に読出し、ＦＩＦＯ型バ
ッファメモリＤ３から読出した送信データをその命令の
示す格納領域に書込む。全ての送信データの書込みを完
了すると、受信ＤＭＡ部Ｄ２は、受信完了割り込みをロ
ーカルバスインタフェースＬ１２を介して送信先プロセ
ッサユニットに出力し、同時に送信元のプロセッサイン
タフェースの送信ＤＭＡ部Ｄ０に通知する。
【００３９】この通知を受けた送信ＤＭＡ部Ｄ０は、ロ
ーカルバスインタフェースＬ１２を介して送信元プロセ
ッサユニットに送信完了割り込みを出力し、処理を完了
する。なお、送信ＤＭＡ部Ｄ０及び受信ＤＭＡ部Ｄ２
は、当業者にとってよく知られているので、その詳細な
構成は省略する。
ーカルバスインタフェースＬ１２を介して送信元プロセ
ッサユニットに送信完了割り込みを出力し、処理を完了
する。なお、送信ＤＭＡ部Ｄ０及び受信ＤＭＡ部Ｄ２
は、当業者にとってよく知られているので、その詳細な
構成は省略する。
【００４０】図８は図５のプロセッサ間接続部の状態遷
移図である。この状態遷移図を用いて図５のプロセッサ
間接続部の動作について説明する。なお、図８に示した
状態遷移図は初期状態Ａ１から時計回りに動作するもの
である。図８及び５を参照すると、初期状態Ａ１におい
て、送信ＤＭＡ部Ｄ０が起動されると送信命令リード状
態Ａ２に遷移し、送信ＤＭＡ部Ｄ０は、ローカルバスイ
ンタフェースＬ１２を介して接続されているプロセッサ
ユニット内のメモリからデータ転送命令を自律的に読出
し、データ転送命令を基に、メモリの送信データ格納領
域から送信データを読出して送信先プロセッサユニット
に接続されたプロセッサインタフェースのＦＩＦＯ型バ
ッファメモリＤ３に転送すると共に、送信先プロセッサ
ユニットに接続されたプロセッサインタフェースの受信
ＤＭＡ部Ｄ２を起動する。
移図である。この状態遷移図を用いて図５のプロセッサ
間接続部の動作について説明する。なお、図８に示した
状態遷移図は初期状態Ａ１から時計回りに動作するもの
である。図８及び５を参照すると、初期状態Ａ１におい
て、送信ＤＭＡ部Ｄ０が起動されると送信命令リード状
態Ａ２に遷移し、送信ＤＭＡ部Ｄ０は、ローカルバスイ
ンタフェースＬ１２を介して接続されているプロセッサ
ユニット内のメモリからデータ転送命令を自律的に読出
し、データ転送命令を基に、メモリの送信データ格納領
域から送信データを読出して送信先プロセッサユニット
に接続されたプロセッサインタフェースのＦＩＦＯ型バ
ッファメモリＤ３に転送すると共に、送信先プロセッサ
ユニットに接続されたプロセッサインタフェースの受信
ＤＭＡ部Ｄ２を起動する。
【００４１】これにより、プロセッサ間接続部の状態が
受信命令リード状態Ａ３に遷移し、受信ＤＭＡ部Ｄ２
は、送信先プロセッサユニット内のメモリから受信デー
タ格納領域を示した命令（受信命令）を自律的に読み出
す。次に、データ転送状態Ａ４に遷移し、受信ＤＭＡ部
Ｄ２は、ＦＩＦＯ型バッファメモリＤ３のデータを読出
して、上記命令に示された受信データ格納領域を基に、
送信先プロセッサユニット内のメモリに送信データを書
込む。
受信命令リード状態Ａ３に遷移し、受信ＤＭＡ部Ｄ２
は、送信先プロセッサユニット内のメモリから受信デー
タ格納領域を示した命令（受信命令）を自律的に読み出
す。次に、データ転送状態Ａ４に遷移し、受信ＤＭＡ部
Ｄ２は、ＦＩＦＯ型バッファメモリＤ３のデータを読出
して、上記命令に示された受信データ格納領域を基に、
送信先プロセッサユニット内のメモリに送信データを書
込む。
【００４２】全ての書込みが完了すると受信完了書込み
状態Ａ５に遷移し、送信先プロセッサユニット内のメモ
リの受信命令領域に受信完了報告を書込み、受信完了割
り込みを送信先プロセッサユニットに出力する。次に、
送信完了書込み状態Ａ６に遷移し、送信元プロセッサ内
のメモリのデータ転送命令領域に送信完了報告を書き込
み送信完了割り込みを送信元プロセッサユニットに出力
する。これにより一連の状態遷移を完了し初期状態Ａ１
に遷移する。
状態Ａ５に遷移し、送信先プロセッサユニット内のメモ
リの受信命令領域に受信完了報告を書込み、受信完了割
り込みを送信先プロセッサユニットに出力する。次に、
送信完了書込み状態Ａ６に遷移し、送信元プロセッサ内
のメモリのデータ転送命令領域に送信完了報告を書き込
み送信完了割り込みを送信元プロセッサユニットに出力
する。これにより一連の状態遷移を完了し初期状態Ａ１
に遷移する。
【００４３】このように、同一カード上のプロセッサユ
ニット間通信として大量データを通信する場合において
も、プロセッサユニットから同一カード上の他のプロセ
ッサユニット内のメモリへ直接ライトすることなく、自
己のメモリにデータ転送命令と転送データを書込むこと
により、プロセッサユニット間通信が可能となるので、
プロセッサ能力に負担を掛けずプロセッサユニット間通
信を実現することができる。
ニット間通信として大量データを通信する場合において
も、プロセッサユニットから同一カード上の他のプロセ
ッサユニット内のメモリへ直接ライトすることなく、自
己のメモリにデータ転送命令と転送データを書込むこと
により、プロセッサユニット間通信が可能となるので、
プロセッサ能力に負担を掛けずプロセッサユニット間通
信を実現することができる。
【００４４】図５を用いて説明したプロセッサユニット
間通信は、特に大量データを通信する場合に使用される
ものであり、同一カード上のプロセッサユニット間にお
いて少量データを通信する場合は図６に示した構成が用
いられる。図６は図１のプロセッサ間接続部ＰＣ０，Ｐ
Ｃ１の各々の構成を示す図である。
間通信は、特に大量データを通信する場合に使用される
ものであり、同一カード上のプロセッサユニット間にお
いて少量データを通信する場合は図６に示した構成が用
いられる。図６は図１のプロセッサ間接続部ＰＣ０，Ｐ
Ｃ１の各々の構成を示す図である。
【００４５】図６を参照すると、各プロセッサ間接続部
は、送信レジスタＲ０１と受信レジスタＲ０２とを有す
るレジスタペアＲ０と、送信レジスタＲ０３と受信レジ
スタＲ０４とを有するレジスタペアＲ１と、送信レジス
タＲ０５と受信レジスタＲ０６とを有するレジスタペア
Ｒ２と、送信レジスタＲ０７と受信レジスタＲ０８とを
有するレジスタペアＲ３とから構成される。
は、送信レジスタＲ０１と受信レジスタＲ０２とを有す
るレジスタペアＲ０と、送信レジスタＲ０３と受信レジ
スタＲ０４とを有するレジスタペアＲ１と、送信レジス
タＲ０５と受信レジスタＲ０６とを有するレジスタペア
Ｒ２と、送信レジスタＲ０７と受信レジスタＲ０８とを
有するレジスタペアＲ３とから構成される。
【００４６】送信レジスタＲ０１及び受信レジスタＲ０
２は図１のプロセッサユニット（ＰＵ０）に接続され、
送信レジスタＲ０３及び受信レジスタＲ０４は図１のプ
ロセッサユニット（ＰＵ１）に接続され、送信レジスタ
Ｒ０５及び受信レジスタＲ０６は図１のプロセッサユニ
ット（ＰＵ２）に接続され、送信レジスタＲ０７及び受
信レジスタＲ０８は図１のプロセッサユニット（ＰＵ
３）に接続される。なお、図６に示した構成と図５に示
した構成とは互いに独立しているものである。
２は図１のプロセッサユニット（ＰＵ０）に接続され、
送信レジスタＲ０３及び受信レジスタＲ０４は図１のプ
ロセッサユニット（ＰＵ１）に接続され、送信レジスタ
Ｒ０５及び受信レジスタＲ０６は図１のプロセッサユニ
ット（ＰＵ２）に接続され、送信レジスタＲ０７及び受
信レジスタＲ０８は図１のプロセッサユニット（ＰＵ
３）に接続される。なお、図６に示した構成と図５に示
した構成とは互いに独立しているものである。
【００４７】各送信レジスタは、４つの送信先プロセッ
サユニット（ＰＵ０，ＰＵ１，ＰＵ２，ＰＵ３）の各々
毎にレジスタ内の領域が区分されている。また、各受信
レジスタは、４つの送信元プロセッサユニット（ＰＵ
０，ＰＵ１，ＰＵ２，ＰＵ３）の各々毎にレジスタ内の
領域が区分されている。そして、送信レジスタ内の区分
された領域に、当該送信レジスタに接続されたプロセッ
サユニットがデータを書込むと、その領域が示すプロセ
ッサユニットに接続された受信レジスタの区分された領
域（当該送信レジスタに接続されたプロセッサユニット
を示す領域である）に当該データが書込まれるという動
作が実行される。
サユニット（ＰＵ０，ＰＵ１，ＰＵ２，ＰＵ３）の各々
毎にレジスタ内の領域が区分されている。また、各受信
レジスタは、４つの送信元プロセッサユニット（ＰＵ
０，ＰＵ１，ＰＵ２，ＰＵ３）の各々毎にレジスタ内の
領域が区分されている。そして、送信レジスタ内の区分
された領域に、当該送信レジスタに接続されたプロセッ
サユニットがデータを書込むと、その領域が示すプロセ
ッサユニットに接続された受信レジスタの区分された領
域（当該送信レジスタに接続されたプロセッサユニット
を示す領域である）に当該データが書込まれるという動
作が実行される。
【００４８】一例として、図１における０系プロセッサ
カード上のプロセッサユニット（ＰＵ０）ＰＵ００か
ら、０系プロセッサカード上のプロセッサユニット（Ｐ
Ｕ２）ＰＵ０２に、少量データとしてのフラグデータを
送信する場合について説明する。図１及び６において、
プロセッサユニットＰＵ００が送信レジスタＲ０１のＴ
ｏ２の領域にフラグデータを書込むと、図６中の矢印の
ルートを経由して、プロセッサユニットＰＵ０２に接続
された受信レジスタＲ０６のFrom０の領域にフラグデー
タが書込まれる。
カード上のプロセッサユニット（ＰＵ０）ＰＵ００か
ら、０系プロセッサカード上のプロセッサユニット（Ｐ
Ｕ２）ＰＵ０２に、少量データとしてのフラグデータを
送信する場合について説明する。図１及び６において、
プロセッサユニットＰＵ００が送信レジスタＲ０１のＴ
ｏ２の領域にフラグデータを書込むと、図６中の矢印の
ルートを経由して、プロセッサユニットＰＵ０２に接続
された受信レジスタＲ０６のFrom０の領域にフラグデー
タが書込まれる。
【００４９】このように、送信レジスタにおいて送信先
プロセッサユニットを指定してフラグデータを書き込む
と、当該送信先プロセッサユニットに接続された受信レ
ジスタにおいて送信元プロセッサユニットを示す領域に
当該フラグデータが書込まれることになる。割り込み通
信も上述したフラグ通信と同様に実現されるが、割り込
み通信は一般的に緊急度が高いため、送信先プロセッサ
ユニットが受信レジスタに書込まれた割り込み要因ビッ
トをクリアすることにより、送信元プロセッサユニット
に接続された送信レジスタに書込まれた該当ビットのク
リアを行うようにする。
プロセッサユニットを指定してフラグデータを書き込む
と、当該送信先プロセッサユニットに接続された受信レ
ジスタにおいて送信元プロセッサユニットを示す領域に
当該フラグデータが書込まれることになる。割り込み通
信も上述したフラグ通信と同様に実現されるが、割り込
み通信は一般的に緊急度が高いため、送信先プロセッサ
ユニットが受信レジスタに書込まれた割り込み要因ビッ
トをクリアすることにより、送信元プロセッサユニット
に接続された送信レジスタに書込まれた該当ビットのク
リアを行うようにする。
【００５０】以上述べたように、領域が同一カード上の
プロセッサユニットをそれぞれ示す領域に区分された送
信レジスタ及び受信レジスタを用いて、同一カード上の
プロセッサユニット間通信としてフラグ通信や割り込み
通信等の少量データ通信を行うことにより、同一カード
上のプロセッサユニット間の少量データ通信を簡易なプ
ロセッサライト、リード命令で実現することができ、ソ
フトウェアの開発が容易となる。また、各レジスタの領
域がプロセッサユニット毎に区分されているので、送信
先アドレスや送信元アドレスの格納領域を必要とせず、
少ないハード量で効率の良いデータ転送を実現してい
る。
プロセッサユニットをそれぞれ示す領域に区分された送
信レジスタ及び受信レジスタを用いて、同一カード上の
プロセッサユニット間通信としてフラグ通信や割り込み
通信等の少量データ通信を行うことにより、同一カード
上のプロセッサユニット間の少量データ通信を簡易なプ
ロセッサライト、リード命令で実現することができ、ソ
フトウェアの開発が容易となる。また、各レジスタの領
域がプロセッサユニット毎に区分されているので、送信
先アドレスや送信元アドレスの格納領域を必要とせず、
少ないハード量で効率の良いデータ転送を実現してい
る。
【００５１】次に、図１の入出力切替部ＩＣ０，ＩＣ１
について説明する。図１において、０系プロセッサカー
ドＣ０が稼動系、１系プロセッサカードＣ１が待機系と
した場合のデータパス例が図２のＡＣ３に示されてい
る。図７は図１の入出力切替部ＩＣ０，ＩＣ１の各々の
構成を示す図である。
について説明する。図１において、０系プロセッサカー
ドＣ０が稼動系、１系プロセッサカードＣ１が待機系と
した場合のデータパス例が図２のＡＣ３に示されてい
る。図７は図１の入出力切替部ＩＣ０，ＩＣ１の各々の
構成を示す図である。
【００５２】図７及び１において、各入出力切替部は、
自系のプロセッサユニット（ＰＵ０）にプライマリバス
を介して接続されるプライマリバス・インタフェースＢ
０と、自系の入出力インタフェース部にセカンダリバス
を介して接続されるセカンダリバス・インタフェースＢ
１と、他系の入出力切替部にシリアルリンクを介して接
続される送信用シリアルインタフェースＢ２と、他系の
入出力切替部にシリアルリンクを介して接続される受信
用シリアルインタフェースＢ３と、セレクタＳＥＬ０，
ＳＥＬ１及びＳＥＬ２とから構成される。
自系のプロセッサユニット（ＰＵ０）にプライマリバス
を介して接続されるプライマリバス・インタフェースＢ
０と、自系の入出力インタフェース部にセカンダリバス
を介して接続されるセカンダリバス・インタフェースＢ
１と、他系の入出力切替部にシリアルリンクを介して接
続される送信用シリアルインタフェースＢ２と、他系の
入出力切替部にシリアルリンクを介して接続される受信
用シリアルインタフェースＢ３と、セレクタＳＥＬ０，
ＳＥＬ１及びＳＥＬ２とから構成される。
【００５３】各入出力切替部は、それが搭載されている
プロセッサカードの動作状態（稼働状態、待機状態）に
応じて、入力データのデータパスを切替えるものであ
り、動作状態に応じたセレクタＳＥＬ０及びＳＥＬ１の
選択動作により、図２のＡＣ３に示されたデータパスが
実現される。セレクタＳＥＬ０及びＳＥＬ１の選択動作
は動作状態を示す選択制御信号により制御され、選択制
御信号がＳＢＹ＝０のときが稼働状態を示し、ＳＢＹ＝
１のときが待機状態を示す。セレクタＳＥＬ２は、アー
ビトレーションを伴うセレクタであり、稼動系では常に
動作するものである。なお、セレクタＳＥＬ２は、待機
系では動作を停止している。
プロセッサカードの動作状態（稼働状態、待機状態）に
応じて、入力データのデータパスを切替えるものであ
り、動作状態に応じたセレクタＳＥＬ０及びＳＥＬ１の
選択動作により、図２のＡＣ３に示されたデータパスが
実現される。セレクタＳＥＬ０及びＳＥＬ１の選択動作
は動作状態を示す選択制御信号により制御され、選択制
御信号がＳＢＹ＝０のときが稼働状態を示し、ＳＢＹ＝
１のときが待機状態を示す。セレクタＳＥＬ２は、アー
ビトレーションを伴うセレクタであり、稼動系では常に
動作するものである。なお、セレクタＳＥＬ２は、待機
系では動作を停止している。
【００５４】自系のプロセッサユニット（ＰＵ０）から
の入力データは、プライマリバス・インタフェースＢ０
を介してセレクタＳＥＬ０及びＳＥＬ１に入力される。
また、システム外部からの入力データは、セカンダリバ
ス・インタフェースＢ１を介してセレクタＳＥＬ０及び
ＳＥＬ２に入力される。また、他系の入出力切替部から
の入力データは、受信用シリアルインタフェースＢ３を
介してセレクタＳＥＬ１及びＳＥＬ２に入力される。
の入力データは、プライマリバス・インタフェースＢ０
を介してセレクタＳＥＬ０及びＳＥＬ１に入力される。
また、システム外部からの入力データは、セカンダリバ
ス・インタフェースＢ１を介してセレクタＳＥＬ０及び
ＳＥＬ２に入力される。また、他系の入出力切替部から
の入力データは、受信用シリアルインタフェースＢ３を
介してセレクタＳＥＬ１及びＳＥＬ２に入力される。
【００５５】まず、入出力切替部が搭載されているプロ
セッサカードが稼動系の場合、すなわち、当該プロセッ
サカードの動作状態が稼働状態の場合、動作状態が稼働
状態（ＳＢＹ＝０）であるため、セレクタＳＥＬ０は自
系のプロセッサユニット（ＰＵ０）からの入力データを
選択出力する。これにより、自系のプロセッサユニット
（ＰＵ０）からの入力データは、他系の入出力切替部に
出力されることになる。また、セレクタＳＥＬ１は、自
系のプロセッサユニット（ＰＵ０）からの入力データを
選択出力する。これにより、自系のプロセッサユニット
（ＰＵ０）からの入力データは、システム外部に出力さ
れることになる。
セッサカードが稼動系の場合、すなわち、当該プロセッ
サカードの動作状態が稼働状態の場合、動作状態が稼働
状態（ＳＢＹ＝０）であるため、セレクタＳＥＬ０は自
系のプロセッサユニット（ＰＵ０）からの入力データを
選択出力する。これにより、自系のプロセッサユニット
（ＰＵ０）からの入力データは、他系の入出力切替部に
出力されることになる。また、セレクタＳＥＬ１は、自
系のプロセッサユニット（ＰＵ０）からの入力データを
選択出力する。これにより、自系のプロセッサユニット
（ＰＵ０）からの入力データは、システム外部に出力さ
れることになる。
【００５６】また、システム外部からの入力データは、
セカンダリバス・インタフェースＢ１，セレクタＳＥＬ
２を経由してプライマリバス・インタフェースＢ０に到
達し、自系のプロセッサユニット（ＰＵ０）に出力され
る。他系の入出力切替部からの入力データは、受信用シ
リアルインタフェースＢ３，セレクタＳＥＬ２を経由し
てプライマリバス・インタフェースＢ０に到達し、自系
のプロセッサユニット（ＰＵ０）に出力される。
セカンダリバス・インタフェースＢ１，セレクタＳＥＬ
２を経由してプライマリバス・インタフェースＢ０に到
達し、自系のプロセッサユニット（ＰＵ０）に出力され
る。他系の入出力切替部からの入力データは、受信用シ
リアルインタフェースＢ３，セレクタＳＥＬ２を経由し
てプライマリバス・インタフェースＢ０に到達し、自系
のプロセッサユニット（ＰＵ０）に出力される。
【００５７】一方、入出力切替部が搭載されているプロ
セッサカードが待機系の場合、すなわち、当該プロセッ
サカードの動作状態が待機状態の場合、動作状態が待機
状態（ＳＢＹ＝１）であるため、セレクタＳＥＬ０はシ
ステム外部からの入力データを選択出力する。これによ
り、システム外部からの入力データは、他系の入出力切
替部に出力されることになる。また、セレクタＳＥＬ１
は、他系の入出力切替部からの入力データを選択出力す
る。これにより、他系の入出力切替部からの入力データ
は、システム外部に出力されることになる。
セッサカードが待機系の場合、すなわち、当該プロセッ
サカードの動作状態が待機状態の場合、動作状態が待機
状態（ＳＢＹ＝１）であるため、セレクタＳＥＬ０はシ
ステム外部からの入力データを選択出力する。これによ
り、システム外部からの入力データは、他系の入出力切
替部に出力されることになる。また、セレクタＳＥＬ１
は、他系の入出力切替部からの入力データを選択出力す
る。これにより、他系の入出力切替部からの入力データ
は、システム外部に出力されることになる。
【００５８】図７に示した構成により、図２のＡＣ３に
示したデータパスを実現することができ、入出力部の２
重化を０系及び１系プロセッサカード上ですることがで
きる。また、データパスの切替を３つのセレクタにより
実現しており、回路規模を小さくすることが可能であ
る。
示したデータパスを実現することができ、入出力部の２
重化を０系及び１系プロセッサカード上ですることがで
きる。また、データパスの切替を３つのセレクタにより
実現しており、回路規模を小さくすることが可能であ
る。
【００５９】また、本実施例では、図１に示したよう
に、各プロセッサユニット内の他系プロセッサ接続部や
入出力切替部に、シリアルリンクＳ００〜Ｓ０４，Ｓ１
０〜１４を使用しているので、パラレルバスに比べ各プ
ロセッサカードの端子数の影響を受けにくく、カード上
のプロセッサユニット数の増大を図ることができる。
に、各プロセッサユニット内の他系プロセッサ接続部や
入出力切替部に、シリアルリンクＳ００〜Ｓ０４，Ｓ１
０〜１４を使用しているので、パラレルバスに比べ各プ
ロセッサカードの端子数の影響を受けにくく、カード上
のプロセッサユニット数の増大を図ることができる。
【００６０】次に、本発明の他の実施例について図面を
用いて説明する。図９は本発明の他の実施例による２重
化マルチプロセッサシステムの構成を示す図であり、図
１と同等部分は同一符号にて示している。
用いて説明する。図９は本発明の他の実施例による２重
化マルチプロセッサシステムの構成を示す図であり、図
１と同等部分は同一符号にて示している。
【００６１】図１に示した２重化マルチプロセッサシス
テムでは、入出力切替部ＩＣ０，ＩＣ１は同一カード上
のプロセッサユニットＰＵ００，ＰＵ１０に接続される
が、図９に示した２重化マルチプロセッサシステムで
は、入出力切替部ＩＣ０，ＩＣ１は同一カード上のプロ
セッサ間接続部ＰＣ０，ＰＣ１に接続される。したがっ
て、図９に示した２重化マルチプロセッサシステムで
は、各プロセッサユニットから同一カード上の入出力切
替部ＩＣ０，ＩＣ１に共通にアクセスすることが可能と
なり、図１と比べてプロセッサユニットＰＵ００，ＰＵ
１０の負荷を低減することができる。
テムでは、入出力切替部ＩＣ０，ＩＣ１は同一カード上
のプロセッサユニットＰＵ００，ＰＵ１０に接続される
が、図９に示した２重化マルチプロセッサシステムで
は、入出力切替部ＩＣ０，ＩＣ１は同一カード上のプロ
セッサ間接続部ＰＣ０，ＰＣ１に接続される。したがっ
て、図９に示した２重化マルチプロセッサシステムで
は、各プロセッサユニットから同一カード上の入出力切
替部ＩＣ０，ＩＣ１に共通にアクセスすることが可能と
なり、図１と比べてプロセッサユニットＰＵ００，ＰＵ
１０の負荷を低減することができる。
【００６２】このように、入出力切替部ＩＣ０，ＩＣ１
が同一カード上のプロセッサ間接続部ＰＣ０，ＰＣ１に
接続される場合、図５において内部バスが１本追加され
て、これに図７のプライマリバスインタフェースＢ０が
接続されることになる。
が同一カード上のプロセッサ間接続部ＰＣ０，ＰＣ１に
接続される場合、図５において内部バスが１本追加され
て、これに図７のプライマリバスインタフェースＢ０が
接続されることになる。
【００６３】
【発明の効果】本発明による効果は、高性能かつ小型化
可能な２重化プロセッサシステムを実現することができ
ることである。その理由は、０系及び１系プロセッサカ
ードにそれぞれ搭載されたプロセッサユニット間の通信
において、送信側で送信データにその連続性を判断する
ための情報を付加し、受信側で受信データに付加されて
いる当該情報を検出し、検出された当該情報に対する受
信完了通知を送信側に通知するようにすることにより、
送信側が送信データの欠落を知ることができ、この欠落
データを再送信するようにしているためである。これに
より、０系及び１系プロセッサカードにそれぞれ搭載さ
れたプロセッサユニット間通信の信頼性が向上される。
可能な２重化プロセッサシステムを実現することができ
ることである。その理由は、０系及び１系プロセッサカ
ードにそれぞれ搭載されたプロセッサユニット間の通信
において、送信側で送信データにその連続性を判断する
ための情報を付加し、受信側で受信データに付加されて
いる当該情報を検出し、検出された当該情報に対する受
信完了通知を送信側に通知するようにすることにより、
送信側が送信データの欠落を知ることができ、この欠落
データを再送信するようにしているためである。これに
より、０系及び１系プロセッサカードにそれぞれ搭載さ
れたプロセッサユニット間通信の信頼性が向上される。
【００６４】また、同一プロセッサカード上の複数のプ
ロセッサユニット間の通信において、プロセッサ間通信
手段が、各プロセッサユニット内のメモリに格納された
データ転送命令を基に、自律的にプロセッサユニット間
のデータ転送を行うようにする。また、同一プロセッサ
カード上の複数のプロセッサユニットの各々に対応して
設けられた送信レジスタ及び受信レジスタの領域を、同
一プロセッサカード上の複数のプロセッサユニットをそ
れぞれ示す領域に区分することにより、送信レジスタに
書込まれたデータが、そのデータが書込まれた領域が示
すプロセッサユニットに対応して設けられた受信レジス
タに書込まれるようにする。なお、このとき、受信レジ
スタに書込まれるデータは、そのデータを送信レジスタ
に書込んだプロセッサユニットを示す領域に書込まれ
る。これにより、同一プロセッサカード上のプロセッサ
ユニット間通信による各プロセッサユニットの負荷が低
減され、各プロセッサユニットの処理能力を向上するこ
とができる。
ロセッサユニット間の通信において、プロセッサ間通信
手段が、各プロセッサユニット内のメモリに格納された
データ転送命令を基に、自律的にプロセッサユニット間
のデータ転送を行うようにする。また、同一プロセッサ
カード上の複数のプロセッサユニットの各々に対応して
設けられた送信レジスタ及び受信レジスタの領域を、同
一プロセッサカード上の複数のプロセッサユニットをそ
れぞれ示す領域に区分することにより、送信レジスタに
書込まれたデータが、そのデータが書込まれた領域が示
すプロセッサユニットに対応して設けられた受信レジス
タに書込まれるようにする。なお、このとき、受信レジ
スタに書込まれるデータは、そのデータを送信レジスタ
に書込んだプロセッサユニットを示す領域に書込まれ
る。これにより、同一プロセッサカード上のプロセッサ
ユニット間通信による各プロセッサユニットの負荷が低
減され、各プロセッサユニットの処理能力を向上するこ
とができる。
【００６５】また、２重化プロセッサシステムの入出力
部を２重化して各プロセッサカードに搭載し、各入出力
部が、それが搭載されているプロセッサカードの動作状
態に応じて入力データのデータパスを切替えるようにす
る。これにより、入出力部がプロセッサカードから分離
していた従来の２重化プロセッサシステムに比べて、小
型化が可能となる。
部を２重化して各プロセッサカードに搭載し、各入出力
部が、それが搭載されているプロセッサカードの動作状
態に応じて入力データのデータパスを切替えるようにす
る。これにより、入出力部がプロセッサカードから分離
していた従来の２重化プロセッサシステムに比べて、小
型化が可能となる。
【図１】本発明の実施例による２重化マルチプロセッサ
システムの構成を示す図である。
システムの構成を示す図である。
【図２】図１の２重化マルチプロセッサシステムにおけ
るデータパス例を示す図である。
るデータパス例を示す図である。
【図３】図１の各プロセッサユニット内の他系プロセッ
サ接続部の構成例を示す図である。
サ接続部の構成例を示す図である。
【図４】図３のバッファメモリについて説明するための
図である。
図である。
【図５】図１のプロセッサ間接続部の構成を示す図であ
る。
る。
【図６】図１のプロセッサ間接続部の構成を示す図であ
る。
る。
【図７】図１の入出力切替部の構成を示す図である。
【図８】図５のプロセッサ間接続部の状態遷移図であ
る。
る。
【図９】本発明の他の実施例による２重化マルチプロセ
ッサシステムの構成を示す図である。
ッサシステムの構成を示す図である。
【図１０】従来の２重化プロセッサシステムの構成を示
す図である。
す図である。
Ｂ２，Ｂ３ シリアルインタフェース
Ｃ０，Ｃ１ プロセッサカード
Ｄ０ 送信ＤＭＡ部
Ｄ２ 受信ＤＭＡ部
Ｄ５，ＳＥＬ０〜ＳＥＬ２ セレクタ
ＦＭ０，ＦＭ１ 入出力インタフェース部
ＩＢ０〜ＩＢ３ 内部バス
ＩＣ０，ＩＣ１ 入出力切替部
Ｌ１，Ｌ１２，Ｂ０，Ｂ１ バスインタフェース
ＰＣ０，ＰＣ１ プロセッサ間接続部
ＰＩ０〜ＰＩ３ プロセッサインタフェース
ＰＵ００〜ＰＵ０３，ＰＵ１０〜ＰＵ１３ プロセッ
サユニット Ｒ０〜Ｒ３ レジスタペア Ｒ０１〜Ｒ０８ レジスタ Ｓ００〜Ｓ０４，Ｓ１０〜Ｓ１４ シリアルリンク １０，１１ 他系プロセッサ接続部 １００ シーケンス番号付加部 Ｄ１，Ｄ３，１１０ ＦＩＦＯ １２０ 受信完了通知部 １３０ パリティ生成部 １４０ パラレル／シリアル変換部 １５０ シリアル／パラレル変換部 １６０ パリティチェック部 １７０ シーケンス番号検出部 １８０ 再送制御部
サユニット Ｒ０〜Ｒ３ レジスタペア Ｒ０１〜Ｒ０８ レジスタ Ｓ００〜Ｓ０４，Ｓ１０〜Ｓ１４ シリアルリンク １０，１１ 他系プロセッサ接続部 １００ シーケンス番号付加部 Ｄ１，Ｄ３，１１０ ＦＩＦＯ １２０ 受信完了通知部 １３０ パリティ生成部 １４０ パラレル／シリアル変換部 １５０ シリアル／パラレル変換部 １６０ パリティチェック部 １７０ シーケンス番号検出部 １８０ 再送制御部
Claims (9)
- 【請求項１】 ０系及び１系プロセッサカードにそれぞ
れ搭載されたプロセッサユニット間において互いにデー
タを受け渡して、前記プロセッサユニット内のメモリ内
容を一致させるようにした２重化プロセッサシステムで
あって、 前記プロセッサユニットの各々は、他系の前記プロセッ
サユニットへの送信データにその連続性を判断するため
の情報を付加する情報付加手段と、他系の前記プロセッ
サユニットからの受信データに付加されている前記情報
を検出する情報検出手段と、前記情報検出手段により検
出された前記情報に対する受信完了通知を他系の前記プ
ロセッサユニットに送信する通知手段と、他系の前記プ
ロセッサユニットからの前記受信完了通知を基に他系の
前記プロセッサユニットへのデータ送信を制御する送信
制御手段とを含むことを特徴とする２重化プロセッサシ
ステム。 - 【請求項２】 前記送信制御手段は、他系の前記プロセ
ッサユニットからの前記受信完了通知を基にデータ欠落
有りと判断する場合にこの欠落したデータが他系の前記
プロセッサユニットに再送信されるよう、他系の前記プ
ロセッサユニットへのデータ送信を制御するようにした
ことを特徴とする請求項１記載の２重化プロセッサシス
テム。 - 【請求項３】 前記プロセッサユニットの各々は、他系
の前記プロセッサユニットへの送信データを記憶する記
憶手段を含み、前記送信制御手段は、他系の前記プロセ
ッサユニットからの前記受信完了通知を基にデータ欠落
無しと判断する場合、前記記憶手段の再送信用読出し位
置を更新し、他系の前記プロセッサユニットからの前記
受信完了通知を基にデータ欠落有りと判断する場合、前
記再送信用読出し位置から前記記憶手段に記憶されてい
るデータが読出され他系の前記プロセッサユニットに送
信されることを特徴とする請求項２記載の２重化プロセ
ッサシステム。 - 【請求項４】 前記０系及び１系プロセッサカードの各
々には前記プロセッサユニットが複数搭載されており、
これ等複数の前記プロセッサユニットの各々とこれに１
対１に対応付けられた他系の前記プロセッサユニット間
において互いにデータを受け渡して、これ等プロセッサ
ユニット内のメモリ内容を一致させるようにしたことを
特徴とする請求項１〜３いずれか記載の２重化プロセッ
サシステム。 - 【請求項５】 前記０系及び１系プロセッサカードの各
々に設けられ、自系の前記プロセッサユニット間のデー
タ転送を自系の前記プロセッサユニット内の各メモリの
所定領域に格納されたデータ転送命令を基に自律的に行
うプロセッサ間通信手段を含むことを特徴とする請求項
４記載の２重化プロセッサシステム。 - 【請求項６】 前記プロセッサ間通信手段は、自系の前
記プロセッサユニットの各々に対応して設けられ、対応
する前記プロセッサユニット内のメモリに格納されてい
る前記データ転送命令を自律的に読出し、このデータ転
送命令を基に当該メモリに格納されている転送データを
自律的に読出し転送する転送手段と、自系の前記プロセ
ッサユニットの各々に対応して設けられ、受信された前
記転送データを対応する前記プロセッサユニット内のメ
モリに自律的に書込む受信手段とを有することを特徴と
する請求項５記載の２重化プロセッサシステム。 - 【請求項７】 前記０系及び１系プロセッサカードの各
々に自系の前記プロセッサユニットの各々に対応して設
けられ、領域が自系の前記プロセッサユニットをそれぞ
れ示す領域に区分された送信レジスタ及び受信レジスタ
を含み、前記プロセッサユニットによりこれに対応する
前記送信レジスタの区分された領域に書込まれたデータ
が、このデータが書込まれた領域が示す前記プロセッサ
ユニットに対応する前記受信レジスタの当該データを前
記送信レジスタに書込んだ前記プロセッサユニットを示
す領域に書込まれることを特徴とする請求項４〜６いず
れか記載の２重化プロセッサシステム。 - 【請求項８】 前記０系及び１系プロセッサカードの各
々に設けられ、自系の前記プロセッサユニット、他系の
入出力部、システム外部からの入力データのデータパス
を自系の前記プロセッサカードの動作状態に応じて切替
える入出力部を含むことを特徴とする請求項１〜７いず
れか記載の２重化プロセッサシステム。 - 【請求項９】 前記入出力部の各々は、自系の前記プロ
セッサカードの動作状態に応じて自系の前記プロセッサ
ユニットからの入力データ及び前記システム外部からの
入力データの中から一の入力データを選択し他系の前記
入出力部へ出力する選択手段と、自系の前記プロセッサ
カードの動作状態に応じて自系の前記プロセッサユニッ
トからの入力データ及び他系の前記入出力部からの入力
データの中から一の入力データを選択し前記システム外
部へ出力する選択手段と、前記システム外部からの入力
データ及び他系の前記入出力部からの入力データの中か
ら一の入力データを選択し自系の前記プロセッサユニッ
トへ出力する選択手段とを有することを特徴とする請求
項８記載の２重化プロセッサシステム。
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