JP2003243536A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ペロブスカイト型構造を持つ誘電体膜を化学
気相成長法により容量絶縁膜として成膜する際に、下地
層の表面状態に依らず、所望の特性を確実に且つ安定し
て得られるようにする。 【解決手段】 まず、プラグ１３を含み上面が平坦化さ
れた層間絶縁膜１２の上に、チタンからなる析出層形成
膜１４を成膜する。続いて、スパッタ法により、析出層
形成膜１４の上に、白金からなる下部電極形成膜１５Ａ
を成膜する。下部電極１５Ｂに対して、温度が約３００
℃で５分間程度のアニールを行なうことにより、析出層
形成膜１４を構成するチタン原子が下部電極１５Ｂの内
部を拡散してその表面に析出してなる析出層１４ａを形
成する。その後、層間絶縁膜１２の上に、チタンからな
る析出層１４ａが形成された下部電極１５Ｂを覆うよう
に、ＢＳＴからなる容量絶縁膜１６を成膜する。
気相成長法により容量絶縁膜として成膜する際に、下地
層の表面状態に依らず、所望の特性を確実に且つ安定し
て得られるようにする。 【解決手段】 まず、プラグ１３を含み上面が平坦化さ
れた層間絶縁膜１２の上に、チタンからなる析出層形成
膜１４を成膜する。続いて、スパッタ法により、析出層
形成膜１４の上に、白金からなる下部電極形成膜１５Ａ
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形成膜１４を構成するチタン原子が下部電極１５Ｂの内
部を拡散してその表面に析出してなる析出層１４ａを形
成する。その後、層間絶縁膜１２の上に、チタンからな
る析出層１４ａが形成された下部電極１５Ｂを覆うよう
に、ＢＳＴからなる容量絶縁膜１６を成膜する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、高誘電体又は強誘電体からな
る容量絶縁膜を有する半導体装置及びその製造方法に関
する。
の製造方法に関し、特に、高誘電体又は強誘電体からな
る容量絶縁膜を有する半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】近年、半導体メモリ装置は、デザインの
微細化により、メモリセル部の縮小化がますます進んで
いる。
微細化により、メモリセル部の縮小化がますます進んで
いる。
【０００３】半導体メモリ装置の１つであるダイナミッ
クランダムアクセスメモリ（Dynamic Random Access Me
mory：ＤＲＡＭ）装置におけるメモリセル部は、電荷を
蓄積しておくためのキャパシタと、該キャパシタを選択
的にアクセス可能とするパスゲートトランジスタとから
構成されている。一般に、ＤＲＡＭ装置は、メモリセル
部の平面寸法が縮小されてキャパシタの投影面積が小さ
くなったとしても、消費電力の低減及びソフトエラーの
防止を図るために、キャパシタの蓄積容量を小さくする
ことはできない。
クランダムアクセスメモリ（Dynamic Random Access Me
mory：ＤＲＡＭ）装置におけるメモリセル部は、電荷を
蓄積しておくためのキャパシタと、該キャパシタを選択
的にアクセス可能とするパスゲートトランジスタとから
構成されている。一般に、ＤＲＡＭ装置は、メモリセル
部の平面寸法が縮小されてキャパシタの投影面積が小さ
くなったとしても、消費電力の低減及びソフトエラーの
防止を図るために、キャパシタの蓄積容量を小さくする
ことはできない。
【０００４】ところで、キャパシタの蓄積容量は、容量
絶縁膜を構成する誘電体膜の比誘電率と対向電極同士に
挟まれる面積とに比例し、該誘電体膜の膜厚に反比例す
る。従って、キャパシタの蓄積容量を大きくするために
誘電体膜の膜厚を小さくすると、キャパシタのリーク電
流が増加し、メモリセル部のリフレッシュサイクル値を
大きくする必要が生じるため、消費電力の増大につなが
る。このため、容量絶縁膜として用いる誘電体膜の膜厚
を小さくするのにも限界が生じてしまう。
絶縁膜を構成する誘電体膜の比誘電率と対向電極同士に
挟まれる面積とに比例し、該誘電体膜の膜厚に反比例す
る。従って、キャパシタの蓄積容量を大きくするために
誘電体膜の膜厚を小さくすると、キャパシタのリーク電
流が増加し、メモリセル部のリフレッシュサイクル値を
大きくする必要が生じるため、消費電力の増大につなが
る。このため、容量絶縁膜として用いる誘電体膜の膜厚
を小さくするのにも限界が生じてしまう。
【０００５】近年、キャパシタの蓄積容量を増大する方
法として、比誘電率が大きい誘電体材料を容量絶縁膜に
用いる研究が盛んに行なわれている。比誘電率が大きい
材料には、酸化アルミニウム（Ａｌ2Ｏ3）や五酸化タン
タル（Ｔａ2Ｏ5）等の金属酸化物や、一般式がＡＢＯ
3(但し、Ａ及びＢは金属元素である。）で表わされるペ
ロブスカイト型の結晶構造を持つ複合金属酸化物であ
る、バリウムストロンチウムチタンオキサイド（（Ｂ
ａ，Ｓｒ）ＴｉＯ3 、以下、ＢＳＴと略記する。）、鉛
ジルコニウムチタンオキサイド（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3 、以下、ＰＺＴと略記する。）、ストロンチウムビス
マスタンタルオキサイド（ＳｒＢｉ2 Ｔａ2 Ｏ 9 、以
下、ＳＢＴと略記する。）等の材料が詳細に研究されて
いる。
法として、比誘電率が大きい誘電体材料を容量絶縁膜に
用いる研究が盛んに行なわれている。比誘電率が大きい
材料には、酸化アルミニウム（Ａｌ2Ｏ3）や五酸化タン
タル（Ｔａ2Ｏ5）等の金属酸化物や、一般式がＡＢＯ
3(但し、Ａ及びＢは金属元素である。）で表わされるペ
ロブスカイト型の結晶構造を持つ複合金属酸化物であ
る、バリウムストロンチウムチタンオキサイド（（Ｂ
ａ，Ｓｒ）ＴｉＯ3 、以下、ＢＳＴと略記する。）、鉛
ジルコニウムチタンオキサイド（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3 、以下、ＰＺＴと略記する。）、ストロンチウムビス
マスタンタルオキサイド（ＳｒＢｉ2 Ｔａ2 Ｏ 9 、以
下、ＳＢＴと略記する。）等の材料が詳細に研究されて
いる。
【０００６】これらの高誘電体材料から薄膜を形成する
際には、一般に化学反応を用いることが多く、さらには
酸化性雰囲気で形成されるために、通常用いられるシリ
コン（Ｓｉ）を電極に用いる場合には、該シリコンが容
易に酸化されて比誘電率が小さいシリコン酸化膜が形成
されてしまうので、キャパシタの容量値を大きくするこ
とが困難となる。
際には、一般に化学反応を用いることが多く、さらには
酸化性雰囲気で形成されるために、通常用いられるシリ
コン（Ｓｉ）を電極に用いる場合には、該シリコンが容
易に酸化されて比誘電率が小さいシリコン酸化膜が形成
されてしまうので、キャパシタの容量値を大きくするこ
とが困難となる。
【０００７】このため、高誘電体膜を容量絶縁膜に用い
るキャパシタの電極には、貴金属又は高融点金属等が用
いられる。例えば、容量絶縁膜にＢＳＴを用いる場合に
は、ルテニウム（Ｒｕ）、二酸化ルテニウム（ＲｕＯ
2 ）、白金（Ｐｔ）又はイリジウム（Ｉｒ）等が電極と
して用いられる。また、容量絶縁膜にＳＢＴ又はＰＺＴ
からなる強誘電体膜を用いる場合には、白金（Ｐｔ）、
イリジウム（Ｉｒ）又は二酸化イリジウム（ＩｒＯ2 ）
等が電極として用いられる。
るキャパシタの電極には、貴金属又は高融点金属等が用
いられる。例えば、容量絶縁膜にＢＳＴを用いる場合に
は、ルテニウム（Ｒｕ）、二酸化ルテニウム（ＲｕＯ
2 ）、白金（Ｐｔ）又はイリジウム（Ｉｒ）等が電極と
して用いられる。また、容量絶縁膜にＳＢＴ又はＰＺＴ
からなる強誘電体膜を用いる場合には、白金（Ｐｔ）、
イリジウム（Ｉｒ）又は二酸化イリジウム（ＩｒＯ2 ）
等が電極として用いられる。
【０００８】近年では、高誘電体又は強誘電体を用いた
キャパシタ用電極の微細化もますます進み、該電極の微
細化に伴って容量絶縁膜における成膜時の段差被覆性
が、キャパシタの電気的特性又は信頼性に与える影響が
大きくなる。このため、容量絶縁膜を段差被覆性に優れ
る化学気相成長法によって成膜する研究が進んでいる。
化学気相成長においても、とりわけ、表面反応律速領域
の温度範囲を用いると、さらに段差被覆性が良好とな
る。
キャパシタ用電極の微細化もますます進み、該電極の微
細化に伴って容量絶縁膜における成膜時の段差被覆性
が、キャパシタの電気的特性又は信頼性に与える影響が
大きくなる。このため、容量絶縁膜を段差被覆性に優れ
る化学気相成長法によって成膜する研究が進んでいる。
化学気相成長においても、とりわけ、表面反応律速領域
の温度範囲を用いると、さらに段差被覆性が良好とな
る。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来の化学気相成長法による半導体装置の製造方法は、成
膜する下地層の表面状態によって、成膜したい膜の密度
又は組成比等が変化するという問題がある。例えば、膜
の密度が変化すると、所望の膜厚が得られなかったり、
さらに下地層の表面状態によっては膜厚にばらつきが生
じたりする。一方、膜の組成比が変化すると、比誘電率
等に所望の特性を得られなくなる。
来の化学気相成長法による半導体装置の製造方法は、成
膜する下地層の表面状態によって、成膜したい膜の密度
又は組成比等が変化するという問題がある。例えば、膜
の密度が変化すると、所望の膜厚が得られなかったり、
さらに下地層の表面状態によっては膜厚にばらつきが生
じたりする。一方、膜の組成比が変化すると、比誘電率
等に所望の特性を得られなくなる。
【００１０】本発明は、前記従来の問題を解決し、ペロ
ブスカイト型構造を持つ誘電体膜を化学気相成長法によ
り容量絶縁膜として成膜する際に、下地層の表面状態に
依らず、所望の特性を確実に且つ安定して得られるよう
にすることを目的とする。
ブスカイト型構造を持つ誘電体膜を化学気相成長法によ
り容量絶縁膜として成膜する際に、下地層の表面状態に
依らず、所望の特性を確実に且つ安定して得られるよう
にすることを目的とする。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体装置の製造方法を、一般式がＡＢ
Ｏ3(但し、Ａ及びＢは金属元素である。）で表わされる
ペロブスカイト型構造を有する容量絶縁膜を成膜する際
に、金属Ａ又はＢを含む容量絶縁膜成膜用の核を下地層
（下部電極）の表面に形成する構成とする。
め、本発明は、半導体装置の製造方法を、一般式がＡＢ
Ｏ3(但し、Ａ及びＢは金属元素である。）で表わされる
ペロブスカイト型構造を有する容量絶縁膜を成膜する際
に、金属Ａ又はＢを含む容量絶縁膜成膜用の核を下地層
（下部電極）の表面に形成する構成とする。
【００１２】ペロブスカイト型（ＡＢＯ3 ）の結晶構造
を持つ高誘電体膜又は強誘電体膜は、例えば、ＢＳＴ、
ＢａＴｉＯ3 （以下、ＢＴＯと略記する。）、ＳｒＴｉ
Ｏ3（以下、ＳＴＯと略記する。）、ＰＺＴ、ＳＢＴ等
のように、金属元素Ａ又はＢが、チタン（Ｔｉ）又はタ
ンタル（Ｔａ）等である場合が多い。
を持つ高誘電体膜又は強誘電体膜は、例えば、ＢＳＴ、
ＢａＴｉＯ3 （以下、ＢＴＯと略記する。）、ＳｒＴｉ
Ｏ3（以下、ＳＴＯと略記する。）、ＰＺＴ、ＳＢＴ等
のように、金属元素Ａ又はＢが、チタン（Ｔｉ）又はタ
ンタル（Ｔａ）等である場合が多い。
【００１３】本願発明者らは、ペロブスカイト型の結晶
構造を持つ高誘電体膜又は強誘電体膜の成膜方法に対し
て種々検討を加えた結果、以下のような知見を得てい
る。
構造を持つ高誘電体膜又は強誘電体膜の成膜方法に対し
て種々検討を加えた結果、以下のような知見を得てい
る。
【００１４】すなわち、チタン原子又はタンタル原子
は、白金からなる金属膜中を容易に拡散して、該金属膜
の表面に、チタン原子又はタンタル原子が析出する。こ
れらチタン原子又はタンタル原子が表面に析出した下地
層の上に、ペロブスカイト型の誘電体膜、例えばＢＳＴ
を化学気相成長法により成膜すると、成膜された誘電体
膜の膜厚が均一となるというものである。これは、下地
層である白金の表面に析出したチタン原子又はタンタル
原子が、化学気相成長法によりＢＳＴを成膜する際の初
期段階において、ＢＳＴの核となったことによると考え
られる。その結果、成膜されたＢＳＴには、下地層の表
面状態に依存することなく、均一な膜厚を得ることがで
きるようになる。
は、白金からなる金属膜中を容易に拡散して、該金属膜
の表面に、チタン原子又はタンタル原子が析出する。こ
れらチタン原子又はタンタル原子が表面に析出した下地
層の上に、ペロブスカイト型の誘電体膜、例えばＢＳＴ
を化学気相成長法により成膜すると、成膜された誘電体
膜の膜厚が均一となるというものである。これは、下地
層である白金の表面に析出したチタン原子又はタンタル
原子が、化学気相成長法によりＢＳＴを成膜する際の初
期段階において、ＢＳＴの核となったことによると考え
られる。その結果、成膜されたＢＳＴには、下地層の表
面状態に依存することなく、均一な膜厚を得ることがで
きるようになる。
【００１５】また、チタン又はタンタルの窒化物若しく
は酸化物の白金中の特性について調べた結果、チタン又
はタンタルは完全な窒化若しくは酸化が行なわれにくい
ため、酸化若しくは窒化していないチタン原子又はタン
タル原子が容易に白金中を拡散して表面に析出するとい
う知見をも得ている。
は酸化物の白金中の特性について調べた結果、チタン又
はタンタルは完全な窒化若しくは酸化が行なわれにくい
ため、酸化若しくは窒化していないチタン原子又はタン
タル原子が容易に白金中を拡散して表面に析出するとい
う知見をも得ている。
【００１６】このことは、チタン又はタンタルを酸化若
しくは窒化することにより、白金中を拡散するチタン原
子又はタンタル原子の量を外部から調節可能であること
を意味し、従って、チタン又はタンタルからなる核の密
度を制御することができる。
しくは窒化することにより、白金中を拡散するチタン原
子又はタンタル原子の量を外部から調節可能であること
を意味し、従って、チタン又はタンタルからなる核の密
度を制御することができる。
【００１７】さらに、析出した核を用いて成膜されたＢ
ＳＴの誘電率は、チタン又タンタルの析出量が多い程低
くなり且つ面内で不均一となるという知見をも得てい
る。この現象をさらに詳細に調べた結果、ＢＳＴと白金
との界面にチタン又はタンタルが過剰に存在すると、Ｂ
ＳＴの誘電率が低下し、且つ均一性が悪化するというこ
とを突き止めている。
ＳＴの誘電率は、チタン又タンタルの析出量が多い程低
くなり且つ面内で不均一となるという知見をも得てい
る。この現象をさらに詳細に調べた結果、ＢＳＴと白金
との界面にチタン又はタンタルが過剰に存在すると、Ｂ
ＳＴの誘電率が低下し、且つ均一性が悪化するというこ
とを突き止めている。
【００１８】そこで、本発明は、下地層（下部電極）の
表面にチタン原子又はタンタル原子等の析出量が多いプ
ロセスにおいては、下地層に対して酸化処理若しくは窒
化処理を行なうか、又はペロブスカイト型構造を持つ誘
電体からなる容量絶縁膜を成膜する際に、その初期段階
においては、下地層を構成する金属元素と一致する組成
を小さくする。これにより、核となる金属の析出量が過
剰となる現象を防止することができる。
表面にチタン原子又はタンタル原子等の析出量が多いプ
ロセスにおいては、下地層に対して酸化処理若しくは窒
化処理を行なうか、又はペロブスカイト型構造を持つ誘
電体からなる容量絶縁膜を成膜する際に、その初期段階
においては、下地層を構成する金属元素と一致する組成
を小さくする。これにより、核となる金属の析出量が過
剰となる現象を防止することができる。
【００１９】具体的に、本発明に係る第１の半導体装置
の製造方法は、一般式がＡＢＯ3(但し、Ａ及びＢは金属
元素である。）で表わされるペロブスカイト型構造を有
する容量絶縁膜を含む半導体装置の製造方法を対象と
し、Ａ又はＢを含む析出層形成膜を成膜する第１の工程
と、析出層形成膜の上に第１の電極形成膜を成膜する第
２の工程と、第１の電極形成膜をパターニングすること
により、第１の電極形成膜から第１の電極を形成する第
３の工程と、第１の電極に対してアニールを行なうこと
により、第１の電極の表面に、析出層形成膜を構成する
Ａ又はＢが析出してなる析出層を形成する第４の工程
と、容量絶縁膜を、化学気相成長法により析出層を含む
第１の電極を覆うように成膜する第５の工程と、容量絶
縁膜を覆うように第２の電極形成膜を成膜する第６の工
程とを備えている。
の製造方法は、一般式がＡＢＯ3(但し、Ａ及びＢは金属
元素である。）で表わされるペロブスカイト型構造を有
する容量絶縁膜を含む半導体装置の製造方法を対象と
し、Ａ又はＢを含む析出層形成膜を成膜する第１の工程
と、析出層形成膜の上に第１の電極形成膜を成膜する第
２の工程と、第１の電極形成膜をパターニングすること
により、第１の電極形成膜から第１の電極を形成する第
３の工程と、第１の電極に対してアニールを行なうこと
により、第１の電極の表面に、析出層形成膜を構成する
Ａ又はＢが析出してなる析出層を形成する第４の工程
と、容量絶縁膜を、化学気相成長法により析出層を含む
第１の電極を覆うように成膜する第５の工程と、容量絶
縁膜を覆うように第２の電極形成膜を成膜する第６の工
程とを備えている。
【００２０】第１の半導体装置の製造方法によると、第
１の電極の表面に析出層形成膜を構成するＡ又はＢが析
出してなる析出層を形成し、その後、容量絶縁膜を、化
学気相成長法により析出層を含む第１の電極を覆うよう
に成膜するため、下地層である第１の電極の表面に析出
した析出層によって、容量絶縁膜には、第１の電極の表
面状態に依存することなく均一な膜厚及び均一な膜質を
得ることができる。その結果、形成される容量素子には
所望の特性を確実に且つ安定して得られるようになる。
１の電極の表面に析出層形成膜を構成するＡ又はＢが析
出してなる析出層を形成し、その後、容量絶縁膜を、化
学気相成長法により析出層を含む第１の電極を覆うよう
に成膜するため、下地層である第１の電極の表面に析出
した析出層によって、容量絶縁膜には、第１の電極の表
面状態に依存することなく均一な膜厚及び均一な膜質を
得ることができる。その結果、形成される容量素子には
所望の特性を確実に且つ安定して得られるようになる。
【００２１】本発明に係る第２の半導体装置の製造方法
は、一般式がＡＢＯ3(但し、Ａ及びＢは金属元素であ
る。）で表わされるペロブスカイト型構造を有する容量
絶縁膜を含む半導体装置の製造方法を対象とし、Ａ又は
Ｂを含む析出層形成膜を成膜する第１の工程と、析出層
形成膜の上に第１の電極形成膜を成膜する第２の工程
と、第１の電極形成膜に対してアニールを行なうことに
より、第１の電極形成膜の表面に、析出層形成膜を構成
するＡ又はＢが析出してなる析出層を形成する第３の工
程と、第１の電極形成膜をパターニングすることによ
り、第１の電極形成膜から第１の電極を形成する第４の
工程と、容量絶縁膜を、化学気相成長法により析出層を
含む第１の電極を覆うように成膜する第５の工程と、容
量絶縁膜を覆うように第２の電極形成膜を成膜する第６
の工程とを備えている。
は、一般式がＡＢＯ3(但し、Ａ及びＢは金属元素であ
る。）で表わされるペロブスカイト型構造を有する容量
絶縁膜を含む半導体装置の製造方法を対象とし、Ａ又は
Ｂを含む析出層形成膜を成膜する第１の工程と、析出層
形成膜の上に第１の電極形成膜を成膜する第２の工程
と、第１の電極形成膜に対してアニールを行なうことに
より、第１の電極形成膜の表面に、析出層形成膜を構成
するＡ又はＢが析出してなる析出層を形成する第３の工
程と、第１の電極形成膜をパターニングすることによ
り、第１の電極形成膜から第１の電極を形成する第４の
工程と、容量絶縁膜を、化学気相成長法により析出層を
含む第１の電極を覆うように成膜する第５の工程と、容
量絶縁膜を覆うように第２の電極形成膜を成膜する第６
の工程とを備えている。
【００２２】第２の半導体装置の製造方法によると、第
１の電極をパターニングする前に、第１の電極形成膜の
表面に析出層形成膜を構成するＡ又はＢが析出してなる
析出層を形成し、さらに、第１の電極形成膜をパターニ
ングすることにより第１の電極形成膜から第１の電極を
形成したとしても、その後、容量絶縁膜を、化学気相成
長法により析出層を含む第１の電極を覆うように成膜す
るため、本発明の第１の製造方法と同様に、下地層であ
る第１の電極の上面に析出した析出層によって、容量絶
縁膜には第１の電極の表面状態にほとんど依存すること
なく均一な膜厚及び均一な膜質を得られるようになる。
１の電極をパターニングする前に、第１の電極形成膜の
表面に析出層形成膜を構成するＡ又はＢが析出してなる
析出層を形成し、さらに、第１の電極形成膜をパターニ
ングすることにより第１の電極形成膜から第１の電極を
形成したとしても、その後、容量絶縁膜を、化学気相成
長法により析出層を含む第１の電極を覆うように成膜す
るため、本発明の第１の製造方法と同様に、下地層であ
る第１の電極の上面に析出した析出層によって、容量絶
縁膜には第１の電極の表面状態にほとんど依存すること
なく均一な膜厚及び均一な膜質を得られるようになる。
【００２３】第１又は第２の半導体装置の製造方法にお
いて、析出層形成膜の厚さが約１ｎｍ以上且つ約１００
ｎｍ以下であることが好ましい。
いて、析出層形成膜の厚さが約１ｎｍ以上且つ約１００
ｎｍ以下であることが好ましい。
【００２４】第１又は第２の半導体装置の製造方法は、
第１の工程と第２の工程との間に、堆積した析出層形成
膜を部分的に酸化又は窒化する工程をさらに備えている
ことが好ましい。このようにすると、第１の電極の上面
に析出するＡ又はＢの析出量を低減できるため、容量絶
縁膜におけるＡ又はＢの組成が過剰となることを防止す
ることができる。
第１の工程と第２の工程との間に、堆積した析出層形成
膜を部分的に酸化又は窒化する工程をさらに備えている
ことが好ましい。このようにすると、第１の電極の上面
に析出するＡ又はＢの析出量を低減できるため、容量絶
縁膜におけるＡ又はＢの組成が過剰となることを防止す
ることができる。
【００２５】第１又は第２の半導体装置の製造方法にお
いて、第５の工程が、容量絶縁膜における析出層形成膜
と一致する組成を、第１の電極との界面の近傍領域にお
いて他の領域よりも小さくするように成膜することが好
ましい。このようにすると、第１の電極との近傍におい
て、容量絶縁膜におけるＡ又はＢの組成を低減できるた
め、Ａ又はＢの組成が過剰となることを防止することが
できる。
いて、第５の工程が、容量絶縁膜における析出層形成膜
と一致する組成を、第１の電極との界面の近傍領域にお
いて他の領域よりも小さくするように成膜することが好
ましい。このようにすると、第１の電極との近傍におい
て、容量絶縁膜におけるＡ又はＢの組成を低減できるた
め、Ａ又はＢの組成が過剰となることを防止することが
できる。
【００２６】第１又は第２の半導体装置の製造方法にお
いて、容量絶縁膜が（Ｂａ，Ｓｒ）ＴｉＯ3 、ＢａＴｉ
Ｏ3 、ＳｒＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 又はＳｒ
Ｂｉ 2 Ｔａ2 Ｏ9 からなることが好ましい。
いて、容量絶縁膜が（Ｂａ，Ｓｒ）ＴｉＯ3 、ＢａＴｉ
Ｏ3 、ＳｒＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 又はＳｒ
Ｂｉ 2 Ｔａ2 Ｏ9 からなることが好ましい。
【００２７】本発明に係る半導体装置は、一般式がＡＢ
Ｏ3(但し、Ａ及びＢは金属元素である。）で表わされる
ペロブスカイト型構造を有する容量絶縁膜と、容量絶縁
膜を挟んで互いに対向する第１の電極及び第２の電極と
を備え、容量絶縁膜は、第１の電極との近傍領域におい
てＡ又はＢの組成が他の領域よりも大きくなるように形
成されている。
Ｏ3(但し、Ａ及びＢは金属元素である。）で表わされる
ペロブスカイト型構造を有する容量絶縁膜と、容量絶縁
膜を挟んで互いに対向する第１の電極及び第２の電極と
を備え、容量絶縁膜は、第１の電極との近傍領域におい
てＡ又はＢの組成が他の領域よりも大きくなるように形
成されている。
【００２８】本発明の半導体装置は、本発明の第１又第
２の半導体装置の製造方法により得られており、その結
果、容量絶縁膜における第１の電極との近傍は、Ａ又は
Ｂの金属からなる析出層の影響でその組成が他の領域よ
りも大きいことを特徴とする。これにより、本発明の半
導体装置が有するペロブスカイト型構造の容量絶縁膜
は、第１の電極との界面の状態によらずその膜厚がほぼ
均一である。
２の半導体装置の製造方法により得られており、その結
果、容量絶縁膜における第１の電極との近傍は、Ａ又は
Ｂの金属からなる析出層の影響でその組成が他の領域よ
りも大きいことを特徴とする。これにより、本発明の半
導体装置が有するペロブスカイト型構造の容量絶縁膜
は、第１の電極との界面の状態によらずその膜厚がほぼ
均一である。
【００２９】本発明の半導体装置は、第１の電極におけ
る容量絶縁膜の反対側に第１の電極と接するように設け
られ、Ａ又はＢを含む析出層形成膜をさらに備えている
ことが好ましい。
る容量絶縁膜の反対側に第１の電極と接するように設け
られ、Ａ又はＢを含む析出層形成膜をさらに備えている
ことが好ましい。
【００３０】この場合に、析出層形成膜の厚さが、約１
ｎｍ以上且つ約１００ｎｍ以下であることが好ましい。
ｎｍ以上且つ約１００ｎｍ以下であることが好ましい。
【００３１】本発明の半導体装置において、容量絶縁膜
が（Ｂａ，Ｓｒ）ＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ
3 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 又はＳｒＢｉ2 Ｔａ2 Ｏ9
からなることが好ましい。
が（Ｂａ，Ｓｒ）ＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ
3 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 又はＳｒＢｉ2 Ｔａ2 Ｏ9
からなることが好ましい。
【００３２】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
の実施形態について図面を参照しながら説明する。
【００３３】図１（ａ）〜図１（ｅ）は本発明の第１の
実施形態に係る半導体装置であるＤＲＡＭ装置の製造方
法の工程順の断面構成を模式的に示している。
実施形態に係る半導体装置であるＤＲＡＭ装置の製造方
法の工程順の断面構成を模式的に示している。
【００３４】まず、図示はしないが、例えば径が約２
０．３ｃｍ（８インチ）のシリコンからなるウェハ状の
半導体基板１１におけるメモリセル部に、それぞれがゲ
ート電極、ソース領域及びドレイン領域を含む複数のメ
モリセルトランジスタ（パスゲートトランジスタ）を形
成する。
０．３ｃｍ（８インチ）のシリコンからなるウェハ状の
半導体基板１１におけるメモリセル部に、それぞれがゲ
ート電極、ソース領域及びドレイン領域を含む複数のメ
モリセルトランジスタ（パスゲートトランジスタ）を形
成する。
【００３５】次に、図１（ａ）に示すように、化学的気
相成長（ＣＶＤ）法により、例えば膜厚が約０．５μｍ
の酸化シリコンからなる層間絶縁膜１２を、半導体基板
１１上にメモリセルトランジスタを覆うように全面にわ
たって堆積する。続いて、リソグラフィ法及びドライエ
ッチング法により、堆積した層間絶縁膜１２に、メモリ
セルトランジスタの各ソース領域を露出する複数の接続
孔（コンタクトホール）を形成する。その後、ＣＶＤ法
により、層間絶縁膜１２の上に各接続孔が充填されるよ
うにポリシリコン膜を堆積し、さらに、堆積したポリシ
リコン膜に対して化学機械的研磨（ＣＭＰ）法等により
平坦化を行なって、各接続孔にポリシリコンからなるプ
ラグ１３を形成する。
相成長（ＣＶＤ）法により、例えば膜厚が約０．５μｍ
の酸化シリコンからなる層間絶縁膜１２を、半導体基板
１１上にメモリセルトランジスタを覆うように全面にわ
たって堆積する。続いて、リソグラフィ法及びドライエ
ッチング法により、堆積した層間絶縁膜１２に、メモリ
セルトランジスタの各ソース領域を露出する複数の接続
孔（コンタクトホール）を形成する。その後、ＣＶＤ法
により、層間絶縁膜１２の上に各接続孔が充填されるよ
うにポリシリコン膜を堆積し、さらに、堆積したポリシ
リコン膜に対して化学機械的研磨（ＣＭＰ）法等により
平坦化を行なって、各接続孔にポリシリコンからなるプ
ラグ１３を形成する。
【００３６】次に、図１（ｂ）に示すように、例えばス
パッタ法により、各プラグ１３を含み上面が平坦化され
た層間絶縁膜１２の上に、膜厚が約１０ｎｍのチタン
（Ｔｉ）からなる析出層形成膜１４を成膜する。続い
て、スパッタ法により、析出層形成膜１４の上に、膜厚
が約１００ｎｍの白金（Ｐｔ）からなる下部電極形成膜
１５Ａを成膜する。
パッタ法により、各プラグ１３を含み上面が平坦化され
た層間絶縁膜１２の上に、膜厚が約１０ｎｍのチタン
（Ｔｉ）からなる析出層形成膜１４を成膜する。続い
て、スパッタ法により、析出層形成膜１４の上に、膜厚
が約１００ｎｍの白金（Ｐｔ）からなる下部電極形成膜
１５Ａを成膜する。
【００３７】次に、図１（ｃ）に示すように、リソグラ
フィ法及びドライエッチング法により、下部電極形成膜
１５Ａ及び析出層形成膜１４に対して各プラグ１３を含
むようにパターニングを行なって、下部電極形成膜１５
Ａから下部電極１５Ｂを形成する。
フィ法及びドライエッチング法により、下部電極形成膜
１５Ａ及び析出層形成膜１４に対して各プラグ１３を含
むようにパターニングを行なって、下部電極形成膜１５
Ａから下部電極１５Ｂを形成する。
【００３８】次に、図１（ｄ）に示すように、下部電極
１５Ｂに対して、温度が約３００℃で５分間程度のアニ
ールを行なうことにより、析出層形成膜１４を構成する
チタン原子が下部電極１５Ｂの内部を拡散し、その表面
（上面及び側面）に析出してなる析出層１４ａを形成す
る。
１５Ｂに対して、温度が約３００℃で５分間程度のアニ
ールを行なうことにより、析出層形成膜１４を構成する
チタン原子が下部電極１５Ｂの内部を拡散し、その表面
（上面及び側面）に析出してなる析出層１４ａを形成す
る。
【００３９】次に、図１（ｅ）に示すように、ＣＶＤ法
を用いて、層間絶縁膜１２の上に、チタンからなる析出
層１４ａが形成された下部電極１５Ｂを覆うように、膜
厚が約２０ｎｍのＢＳＴからなる容量絶縁膜１６を成膜
する。ここでは、ＢＳＴの原料として、Ｂａ（ＴＨＤ）
2 （＝ビス（テトラメチルヘプタンジオネート）バリウ
ム）、Ｓｒ（ＴＨＤ）2 （＝ビス（テトラメチルヘプタ
ンジオネート）ストロンチウム）、及びＴｉ（ＴＨＤ)2
（Ｏ−ｉ−Ｐｒ）2 （＝ビス（イソプロポキシ）ビス
（テトラメチルヘプタンジオネート）チタニウム）を溶
媒であるＴＨＦ（＝テトラヒドロフラン）に溶解させて
用いている。
を用いて、層間絶縁膜１２の上に、チタンからなる析出
層１４ａが形成された下部電極１５Ｂを覆うように、膜
厚が約２０ｎｍのＢＳＴからなる容量絶縁膜１６を成膜
する。ここでは、ＢＳＴの原料として、Ｂａ（ＴＨＤ）
2 （＝ビス（テトラメチルヘプタンジオネート）バリウ
ム）、Ｓｒ（ＴＨＤ）2 （＝ビス（テトラメチルヘプタ
ンジオネート）ストロンチウム）、及びＴｉ（ＴＨＤ)2
（Ｏ−ｉ−Ｐｒ）2 （＝ビス（イソプロポキシ）ビス
（テトラメチルヘプタンジオネート）チタニウム）を溶
媒であるＴＨＦ（＝テトラヒドロフラン）に溶解させて
用いている。
【００４０】続いて、スパッタ法又はＣＶＤ法により、
容量絶縁膜１６の上に、膜厚が約１００ｎｍの白金（Ｐ
ｔ）からなる上部電極形成膜１７を成膜する。これによ
り、それぞれが下部電極１５Ｂ、容量絶縁膜１６及び上
部電極形成膜１７により構成される複数のキャパシタを
得ることができる。
容量絶縁膜１６の上に、膜厚が約１００ｎｍの白金（Ｐ
ｔ）からなる上部電極形成膜１７を成膜する。これによ
り、それぞれが下部電極１５Ｂ、容量絶縁膜１６及び上
部電極形成膜１７により構成される複数のキャパシタを
得ることができる。
【００４１】このように、第１の実施形態によると、容
量絶縁膜１６を構成するチタン原子が、該容量絶縁膜１
６の下地層となる白金からなる下部電極１５Ｂの内部を
拡散し易いという現象を用いて、アニールにより下部電
極１５Ｂの表面にチタン原子が析出してなる析出層１４
ａを形成する。この析出したチタン原子がＢＳＴの成膜
開始時の核となるため、下部電極１５Ｂの上に成膜され
る容量絶縁膜１６の膜厚が、下部電極１５Ｂの表面状態
に依存することなく均一となる。
量絶縁膜１６を構成するチタン原子が、該容量絶縁膜１
６の下地層となる白金からなる下部電極１５Ｂの内部を
拡散し易いという現象を用いて、アニールにより下部電
極１５Ｂの表面にチタン原子が析出してなる析出層１４
ａを形成する。この析出したチタン原子がＢＳＴの成膜
開始時の核となるため、下部電極１５Ｂの上に成膜され
る容量絶縁膜１６の膜厚が、下部電極１５Ｂの表面状態
に依存することなく均一となる。
【００４２】なお、析出層１４ａを形成するアニール工
程は、図１（ｅ）に示す容量絶縁膜１６を成膜する際に
は、ＣＶＤ装置のチャンバの内部温度が２００℃以上に
なるため、該チャンバ内で行なっても良い。
程は、図１（ｅ）に示す容量絶縁膜１６を成膜する際に
は、ＣＶＤ装置のチャンバの内部温度が２００℃以上に
なるため、該チャンバ内で行なっても良い。
【００４３】図２（ａ）及び図２（ｂ）は本発明の第１
の実施形態に係る半導体装置であって、図２（ａ）は１
つのキャパシタの断面構成を示し、図２（ｂ）は図２
（ａ）のＸ1 −Ｘ2 方向におけるチタン（Ｔｉ）の濃度
プロファイルを示している。ここで、図２（ａ）及び
（ｂ）において、図１（ｅ）に示す構成要素と同一の構
成要素には同一の符号を付している。
の実施形態に係る半導体装置であって、図２（ａ）は１
つのキャパシタの断面構成を示し、図２（ｂ）は図２
（ａ）のＸ1 −Ｘ2 方向におけるチタン（Ｔｉ）の濃度
プロファイルを示している。ここで、図２（ａ）及び
（ｂ）において、図１（ｅ）に示す構成要素と同一の構
成要素には同一の符号を付している。
【００４４】図２（ｂ）はＸＰＳ（Ｘ線光電子分光）法
又はＳＩＭＳ（２次電子イオン質量分析）法を用いて、
チタン原子の濃度を測定した結果を示している。ここ
で、横軸は上部電極形成膜１７の上面から基板１１に向
かう深さ方向の距離を表わし、縦軸はチタンの濃度を表
わしている。図２（ｂ）に示すように、下部電極１５Ｂ
と容量絶縁膜１６との界面において、チタン原子の濃度
は、析出層形成膜１４から拡散し析出してなる析出層１
４ａによる第１のピークを持つことが分かる。
又はＳＩＭＳ（２次電子イオン質量分析）法を用いて、
チタン原子の濃度を測定した結果を示している。ここ
で、横軸は上部電極形成膜１７の上面から基板１１に向
かう深さ方向の距離を表わし、縦軸はチタンの濃度を表
わしている。図２（ｂ）に示すように、下部電極１５Ｂ
と容量絶縁膜１６との界面において、チタン原子の濃度
は、析出層形成膜１４から拡散し析出してなる析出層１
４ａによる第１のピークを持つことが分かる。
【００４５】また、チタン原子の濃度は、下部電極１５
Ｂとプラグ１３との間にも、析出層形成膜１４自体によ
る第２のピークが存在する。この第２のピークの濃度値
は、析出層形成膜１４の成膜時の膜厚により決定され
る。
Ｂとプラグ１３との間にも、析出層形成膜１４自体によ
る第２のピークが存在する。この第２のピークの濃度値
は、析出層形成膜１４の成膜時の膜厚により決定され
る。
【００４６】以下、析出層形成膜１４の膜厚の好ましい
範囲について図面を参照しながら説明する。
範囲について図面を参照しながら説明する。
【００４７】図３はＢＳＴにおける比誘電率及びリーク
電流密度と、チタンの組成との関係を表わしている。こ
こで、横軸はチタンの組成（％）を示し、左側の縦軸は
比誘電率を示し、右側の縦軸は所定の電圧値を１Ｖだけ
超える電圧を印加した場合のリーク電流密度（任意単
位）を表わしている。図３に示すように、チタンの組成
が５１％を超えるとＢＳＴの比誘電率は大きく低下する
ことが分かる。また、チタンの組成が４８％よりも小さ
くなると、今度は、ＢＳＴの比誘電率が低下すると共に
リーク電流が極端に大きくなるため、デバイスとして使
用することは困難となる。
電流密度と、チタンの組成との関係を表わしている。こ
こで、横軸はチタンの組成（％）を示し、左側の縦軸は
比誘電率を示し、右側の縦軸は所定の電圧値を１Ｖだけ
超える電圧を印加した場合のリーク電流密度（任意単
位）を表わしている。図３に示すように、チタンの組成
が５１％を超えるとＢＳＴの比誘電率は大きく低下する
ことが分かる。また、チタンの組成が４８％よりも小さ
くなると、今度は、ＢＳＴの比誘電率が低下すると共に
リーク電流が極端に大きくなるため、デバイスとして使
用することは困難となる。
【００４８】以上のことから、第１の実施形態に係るＢ
ＳＴからなる容量絶縁膜１６は、下部電極１５Ｂとの界
面近傍のチタンの組成を４８％〜５１％程度に抑えるた
めには、析出層形成膜１４の膜厚を約１ｎｍ以上で且つ
約１００ｎｍ以下とすることが好ましい。なお、析出層
形成膜１４の膜厚を１ｎｍ以下とすると、析出層１４ａ
を構成するチタンが酸化されて酸化チタンとなるため、
容量絶縁膜１６となるＢＳＴの成膜開始時における核と
はならない。
ＳＴからなる容量絶縁膜１６は、下部電極１５Ｂとの界
面近傍のチタンの組成を４８％〜５１％程度に抑えるた
めには、析出層形成膜１４の膜厚を約１ｎｍ以上で且つ
約１００ｎｍ以下とすることが好ましい。なお、析出層
形成膜１４の膜厚を１ｎｍ以下とすると、析出層１４ａ
を構成するチタンが酸化されて酸化チタンとなるため、
容量絶縁膜１６となるＢＳＴの成膜開始時における核と
はならない。
【００４９】なお、析出層形成膜１４を成膜した後に、
約３００℃の酸素雰囲気又は窒素雰囲気で約１分間のア
ニールを行なうことにより、チタン原子を部分的に酸化
又は窒化すると、析出層１４ａにおけるチタン原子の析
出量を抑制することができるため、図２（ｂ）に示す第
１のピークをなくすことができる。これにより、容量絶
縁膜１６を構成するＢＳＴにおけるチタンの組成を４８
％〜５１％程度に最適化することが可能となり、容量絶
縁膜１６の誘電率が低下せず且つリーク電流が増加しな
いので、キャパシタに所望の電気的特性を得ることがで
きる。
約３００℃の酸素雰囲気又は窒素雰囲気で約１分間のア
ニールを行なうことにより、チタン原子を部分的に酸化
又は窒化すると、析出層１４ａにおけるチタン原子の析
出量を抑制することができるため、図２（ｂ）に示す第
１のピークをなくすことができる。これにより、容量絶
縁膜１６を構成するＢＳＴにおけるチタンの組成を４８
％〜５１％程度に最適化することが可能となり、容量絶
縁膜１６の誘電率が低下せず且つリーク電流が増加しな
いので、キャパシタに所望の電気的特性を得ることがで
きる。
【００５０】（第１の実施形態の一変形例）以下、本発
明の第１の実施形態の一変形例について図面を参照しな
がら説明する。
明の第１の実施形態の一変形例について図面を参照しな
がら説明する。
【００５１】図４（ａ）〜図４（ｅ）は本発明の第１の
実施形態の一変形例に係る半導体装置であるＤＲＡＭ装
置の製造方法の工程順の断面構成を模式的に示してい
る。なお、図４（ａ）〜（ｅ）において、図１（ａ）〜
（ｅ）に示す構成部材と同一の構成部材には同一の符号
を付している。
実施形態の一変形例に係る半導体装置であるＤＲＡＭ装
置の製造方法の工程順の断面構成を模式的に示してい
る。なお、図４（ａ）〜（ｅ）において、図１（ａ）〜
（ｅ）に示す構成部材と同一の構成部材には同一の符号
を付している。
【００５２】第１の実施形態と同様に、まず、半導体基
板１１におけるメモリセル部に、それぞれがゲート電
極、ソース領域及びドレイン領域を含む複数のメモリセ
ルトランジスタを形成する。
板１１におけるメモリセル部に、それぞれがゲート電
極、ソース領域及びドレイン領域を含む複数のメモリセ
ルトランジスタを形成する。
【００５３】次に、図４（ａ）に示すように、ＣＶＤ法
により、例えば膜厚が約０．５μｍの酸化シリコンから
なる層間絶縁膜１２を、半導体基板１１上にメモリセル
トランジスタを覆うように全面にわたって堆積する。続
いて、リソグラフィ法及びドライエッチング法により、
堆積した層間絶縁膜１２に、メモリセルトランジスタの
各ソース領域を露出する複数の接続孔を形成する。その
後、ＣＶＤ法により、層間絶縁膜１２の上に各接続孔が
充填されるようにポリシリコン膜を堆積し、さらに、堆
積したポリシリコン膜に対して平坦化を行なって、各接
続孔にポリシリコンからなるプラグ１３を形成する。
により、例えば膜厚が約０．５μｍの酸化シリコンから
なる層間絶縁膜１２を、半導体基板１１上にメモリセル
トランジスタを覆うように全面にわたって堆積する。続
いて、リソグラフィ法及びドライエッチング法により、
堆積した層間絶縁膜１２に、メモリセルトランジスタの
各ソース領域を露出する複数の接続孔を形成する。その
後、ＣＶＤ法により、層間絶縁膜１２の上に各接続孔が
充填されるようにポリシリコン膜を堆積し、さらに、堆
積したポリシリコン膜に対して平坦化を行なって、各接
続孔にポリシリコンからなるプラグ１３を形成する。
【００５４】次に、図４（ｂ）に示すように、例えばス
パッタ法により、各プラグ１３を含み上面が平坦化され
た層間絶縁膜１２の上に、膜厚が約１０ｎｍのチタン
（Ｔｉ）からなる析出層形成膜１４を成膜する。続い
て、スパッタ法により、析出層形成膜１４の上に、膜厚
が約１００ｎｍの白金（Ｐｔ）からなる下部電極形成膜
１５Ａを成膜する。
パッタ法により、各プラグ１３を含み上面が平坦化され
た層間絶縁膜１２の上に、膜厚が約１０ｎｍのチタン
（Ｔｉ）からなる析出層形成膜１４を成膜する。続い
て、スパッタ法により、析出層形成膜１４の上に、膜厚
が約１００ｎｍの白金（Ｐｔ）からなる下部電極形成膜
１５Ａを成膜する。
【００５５】次に、図４（ｃ）に示すように、下部電極
形成膜１５Ａに対して、温度が約３００℃で５分間程度
のアニールを行なうことにより、析出層形成膜１４を構
成するチタン原子が下部電極形成膜１５Ａの内部を拡散
してその表面（上面）に析出してなる析出層１４ａを形
成する。
形成膜１５Ａに対して、温度が約３００℃で５分間程度
のアニールを行なうことにより、析出層形成膜１４を構
成するチタン原子が下部電極形成膜１５Ａの内部を拡散
してその表面（上面）に析出してなる析出層１４ａを形
成する。
【００５６】次に、図４（ｄ）に示すように、リソグラ
フィ法及びドライエッチング法により、析出層１４ａ、
下部電極形成膜１５Ａ及び析出層形成膜１４に対して各
プラグ１３を含むようにパターニングを行なって、下部
電極形成膜１５Ａから下部電極１５Ｂを形成する。
フィ法及びドライエッチング法により、析出層１４ａ、
下部電極形成膜１５Ａ及び析出層形成膜１４に対して各
プラグ１３を含むようにパターニングを行なって、下部
電極形成膜１５Ａから下部電極１５Ｂを形成する。
【００５７】次に、図４（ｅ）に示すように、ＣＶＤ法
を用いて、層間絶縁膜１２の上に、チタンからなる析出
層１４ａが形成された下部電極１５Ｂを覆うように、膜
厚が約２０ｎｍのＢＳＴからなる容量絶縁膜１６を成膜
する。続いて、スパッタ法又はＣＶＤ法により、容量絶
縁膜１６の上に、膜厚が約１００ｎｍの白金（Ｐｔ）か
らなる上部電極形成膜１７を成膜する。これにより、そ
れぞれが下部電極１５Ｂ、容量絶縁膜１６及び上部電極
形成膜１７により構成される複数のキャパシタを得るこ
とができる。
を用いて、層間絶縁膜１２の上に、チタンからなる析出
層１４ａが形成された下部電極１５Ｂを覆うように、膜
厚が約２０ｎｍのＢＳＴからなる容量絶縁膜１６を成膜
する。続いて、スパッタ法又はＣＶＤ法により、容量絶
縁膜１６の上に、膜厚が約１００ｎｍの白金（Ｐｔ）か
らなる上部電極形成膜１７を成膜する。これにより、そ
れぞれが下部電極１５Ｂ、容量絶縁膜１６及び上部電極
形成膜１７により構成される複数のキャパシタを得るこ
とができる。
【００５８】なお、本変形例においても、析出層形成膜
１４を成膜した後に、温度が約３００℃の酸素雰囲気又
は窒素雰囲気で１分間程度のアニールを行なうことによ
りチタン原子を部分的に酸化又は窒化すると、下部電極
形成膜１５Ａの表面に析出するチタン原子の析出量を調
節することができる。
１４を成膜した後に、温度が約３００℃の酸素雰囲気又
は窒素雰囲気で１分間程度のアニールを行なうことによ
りチタン原子を部分的に酸化又は窒化すると、下部電極
形成膜１５Ａの表面に析出するチタン原子の析出量を調
節することができる。
【００５９】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００６０】図５（ａ）〜図５（ｅ）は本発明の第２の
実施形態に係る半導体装置であるＤＲＡＭ装置の製造方
法の工程順の断面構成を模式的に示している。なお、図
５（ａ）〜（ｅ）において、図１（ａ）〜（ｅ）に示す
構成部材と同一の構成部材には同一の符号を付してい
る。
実施形態に係る半導体装置であるＤＲＡＭ装置の製造方
法の工程順の断面構成を模式的に示している。なお、図
５（ａ）〜（ｅ）において、図１（ａ）〜（ｅ）に示す
構成部材と同一の構成部材には同一の符号を付してい
る。
【００６１】第１の実施形態と同様に、まず、半導体基
板１１におけるメモリセル部に、それぞれがゲート電
極、ソース領域及びドレイン領域を含む複数のメモリセ
ルトランジスタを形成する。
板１１におけるメモリセル部に、それぞれがゲート電
極、ソース領域及びドレイン領域を含む複数のメモリセ
ルトランジスタを形成する。
【００６２】次に、図５（ａ）に示すように、ＣＶＤ法
により、例えば膜厚が約０．５μｍの酸化シリコンから
なる層間絶縁膜１２を、半導体基板１１上にメモリセル
トランジスタを覆うように全面にわたって堆積する。続
いて、リソグラフィ法及びドライエッチング法により、
堆積した層間絶縁膜１２に、メモリセルトランジスタの
各ソース領域を露出する複数の接続孔を形成する。その
後、ＣＶＤ法により、層間絶縁膜１２の上に各接続孔が
充填されるようにポリシリコン膜を堆積し、さらに、堆
積したポリシリコン膜に対して平坦化を行なって、各接
続孔にポリシリコンからなるプラグ１３を形成する。
により、例えば膜厚が約０．５μｍの酸化シリコンから
なる層間絶縁膜１２を、半導体基板１１上にメモリセル
トランジスタを覆うように全面にわたって堆積する。続
いて、リソグラフィ法及びドライエッチング法により、
堆積した層間絶縁膜１２に、メモリセルトランジスタの
各ソース領域を露出する複数の接続孔を形成する。その
後、ＣＶＤ法により、層間絶縁膜１２の上に各接続孔が
充填されるようにポリシリコン膜を堆積し、さらに、堆
積したポリシリコン膜に対して平坦化を行なって、各接
続孔にポリシリコンからなるプラグ１３を形成する。
【００６３】次に、図５（ｂ）に示すように、例えばス
パッタ法により、各プラグ１３を含み上面が平坦化され
た層間絶縁膜１２の上に、膜厚が約１０ｎｍのチタン
（Ｔｉ）からなる析出層形成膜１４を成膜する。続い
て、スパッタ法により、析出層形成膜１４の上に、膜厚
が約１００ｎｍの白金（Ｐｔ）からなる下部電極形成膜
１５Ａを成膜する。
パッタ法により、各プラグ１３を含み上面が平坦化され
た層間絶縁膜１２の上に、膜厚が約１０ｎｍのチタン
（Ｔｉ）からなる析出層形成膜１４を成膜する。続い
て、スパッタ法により、析出層形成膜１４の上に、膜厚
が約１００ｎｍの白金（Ｐｔ）からなる下部電極形成膜
１５Ａを成膜する。
【００６４】次に、図５（ｃ）に示すように、リソグラ
フィ法及びドライエッチング法により、下部電極形成膜
１５Ａ及び析出層形成膜１４に対して各プラグ１３を含
むようにパターニングを行なって、下部電極形成膜１５
Ａから下部電極１５Ｂを形成する。
フィ法及びドライエッチング法により、下部電極形成膜
１５Ａ及び析出層形成膜１４に対して各プラグ１３を含
むようにパターニングを行なって、下部電極形成膜１５
Ａから下部電極１５Ｂを形成する。
【００６５】次に、図５（ｄ）に示すように、下部電極
１５Ｂに対して、温度が約３００℃で５分間程度のアニ
ールを行なうことにより、析出層形成膜１４を構成する
チタン原子が下部電極１５Ｂの内部を拡散してその表面
に析出してなる析出層１４ａを形成する。
１５Ｂに対して、温度が約３００℃で５分間程度のアニ
ールを行なうことにより、析出層形成膜１４を構成する
チタン原子が下部電極１５Ｂの内部を拡散してその表面
に析出してなる析出層１４ａを形成する。
【００６６】次に、図５（ｅ）に示すように、ＣＶＤ法
を用いて、層間絶縁膜１２の上に、チタンからなる析出
層１４ａが形成された下部電極１５Ｂを覆うように、膜
厚が約２０ｎｍのＢＳＴからなる容量絶縁膜１６Ａを成
膜する。このとき、第２の実施形態の特徴として、ＢＳ
Ｔの原料には第１の実施形態と同様にＢａ（ＴＨＤ）
2 、Ｓｒ（ＴＨＤ）2 、及びＴｉ（ＴＨＤ)2（Ｏ−ｉ−
Ｐｒ）2 をＴＨＦに溶解して用いるが、ＢＳＴの成膜開
始から最初の３ｎｍ程度は、チタン源であるＴｉ（ＴＨ
Ｄ)2（Ｏ−ｉ−Ｐｒ）2 の供給量を低減して成膜する。
これにより、チタンからなる析出層１４ａを設けていて
も、下部電極１５Ｂとの界面の近傍におけるチタンの組
成が他の領域と同等となる容量絶縁膜１６Ａが成膜され
る。続いて、スパッタ法又はＣＶＤ法により、容量絶縁
膜１６の上に、膜厚が約１００ｎｍの白金（Ｐｔ）から
なる上部電極形成膜１７を成膜する。これにより、それ
ぞれが下部電極１５Ｂ、容量絶縁膜１６Ａ及び上部電極
形成膜１７により構成される複数のキャパシタを得るこ
とができる。
を用いて、層間絶縁膜１２の上に、チタンからなる析出
層１４ａが形成された下部電極１５Ｂを覆うように、膜
厚が約２０ｎｍのＢＳＴからなる容量絶縁膜１６Ａを成
膜する。このとき、第２の実施形態の特徴として、ＢＳ
Ｔの原料には第１の実施形態と同様にＢａ（ＴＨＤ）
2 、Ｓｒ（ＴＨＤ）2 、及びＴｉ（ＴＨＤ)2（Ｏ−ｉ−
Ｐｒ）2 をＴＨＦに溶解して用いるが、ＢＳＴの成膜開
始から最初の３ｎｍ程度は、チタン源であるＴｉ（ＴＨ
Ｄ)2（Ｏ−ｉ−Ｐｒ）2 の供給量を低減して成膜する。
これにより、チタンからなる析出層１４ａを設けていて
も、下部電極１５Ｂとの界面の近傍におけるチタンの組
成が他の領域と同等となる容量絶縁膜１６Ａが成膜され
る。続いて、スパッタ法又はＣＶＤ法により、容量絶縁
膜１６の上に、膜厚が約１００ｎｍの白金（Ｐｔ）から
なる上部電極形成膜１７を成膜する。これにより、それ
ぞれが下部電極１５Ｂ、容量絶縁膜１６Ａ及び上部電極
形成膜１７により構成される複数のキャパシタを得るこ
とができる。
【００６７】このように、第２の実施形態によると、第
１の実施形態と同様に、ＢＳＴからなる容量絶縁膜１６
Ａの膜厚を安定して均一化できる上に、容量絶縁膜１６
Ｂにおけるチタンの組成が、ＢＳＴの成膜時の核となる
析出層１４ａを構成するチタン原子によって過剰となる
ことを防止できる。このため、図２（ｂ）に示す第１の
ピークをなくすことができるので、ＢＳＴからなる容量
絶縁膜１６におけるチタンの組成を４８％〜５１％程度
に最適化することが可能となる。その結果、容量絶縁膜
１６Ａの誘電率が低下せず且つリーク電流が増加しない
ため、キャパシタに所望の電気的特性を得ることができ
る。
１の実施形態と同様に、ＢＳＴからなる容量絶縁膜１６
Ａの膜厚を安定して均一化できる上に、容量絶縁膜１６
Ｂにおけるチタンの組成が、ＢＳＴの成膜時の核となる
析出層１４ａを構成するチタン原子によって過剰となる
ことを防止できる。このため、図２（ｂ）に示す第１の
ピークをなくすことができるので、ＢＳＴからなる容量
絶縁膜１６におけるチタンの組成を４８％〜５１％程度
に最適化することが可能となる。その結果、容量絶縁膜
１６Ａの誘電率が低下せず且つリーク電流が増加しない
ため、キャパシタに所望の電気的特性を得ることができ
る。
【００６８】なお、第２の実施形態においても、第１の
実施形態の変形例のように、下部電極１５Ｂをパターニ
ングするよりも前に、析出層１４ａを形成してもよい。
実施形態の変形例のように、下部電極１５Ｂをパターニ
ングするよりも前に、析出層１４ａを形成してもよい。
【００６９】また、第１の実施形態及びその変形例並び
に第２の実施形態においては、容量絶縁膜１６、１６Ａ
の一例として、ＢＳＴ、すなわちバリウムストロンチウ
ムチタンオキサイド（（Ｂａ，Ｓｒ）ＴｉＯ3 ）を用い
たが、これに限られない。すなわち、バリウムチタンオ
キサイド（ＢａＴｉＯ3 ：ＢＴＯ）、ストロンチウムチ
タンオキサイド（ＳｒＴｉＯ3 ：ＳＴＯ）、鉛ジルコニ
ウムチタンオキサイド（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ：Ｐ
ＺＴ）又はストロンチウムビスマスタンタルオキサイド
（ＳｒＢｉ2 Ｔａ2 Ｏ9 ：ＳＢＴ）を用いると良い。
に第２の実施形態においては、容量絶縁膜１６、１６Ａ
の一例として、ＢＳＴ、すなわちバリウムストロンチウ
ムチタンオキサイド（（Ｂａ，Ｓｒ）ＴｉＯ3 ）を用い
たが、これに限られない。すなわち、バリウムチタンオ
キサイド（ＢａＴｉＯ3 ：ＢＴＯ）、ストロンチウムチ
タンオキサイド（ＳｒＴｉＯ3 ：ＳＴＯ）、鉛ジルコニ
ウムチタンオキサイド（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ：Ｐ
ＺＴ）又はストロンチウムビスマスタンタルオキサイド
（ＳｒＢｉ2 Ｔａ2 Ｏ9 ：ＳＢＴ）を用いると良い。
【００７０】但し、下部電極形成膜１５Ａの下に形成す
る析出層形成膜１４の組成は、容量絶縁膜１６、１６Ａ
の材料に応じて変更する必要がある。例えば、容量絶縁
膜１６、１６Ａの材料として、ＢＴＯ、ＳＴＯ及びＰＺ
Ｔを用いる場合には、析出層形成膜１４をチタン（Ｔ
ｉ）で構成し、ＳＢＴを用いる場合には析出層形成膜１
４をタンタル（Ｔａ）で構成する。
る析出層形成膜１４の組成は、容量絶縁膜１６、１６Ａ
の材料に応じて変更する必要がある。例えば、容量絶縁
膜１６、１６Ａの材料として、ＢＴＯ、ＳＴＯ及びＰＺ
Ｔを用いる場合には、析出層形成膜１４をチタン（Ｔ
ｉ）で構成し、ＳＢＴを用いる場合には析出層形成膜１
４をタンタル（Ｔａ）で構成する。
【００７１】また、下部電極形成膜１５Ａに白金を用い
たが、これに限られず、容量絶縁膜１６，１６ＡにＢＳ
Ｔを用いる場合には、ルテニウム（Ｒｕ）、二酸化ルテ
ニウム（ＲｕＯ2 ）又はイリジウム（Ｉｒ）を用いると
良い。また、容量絶縁膜１６、１６ＡにＳＢＴ又はＰＺ
Ｔを用いる場合には、イリジウム（Ｉｒ）又は二酸化イ
リジウム（ＩｒＯ2 ）を用いると良い。
たが、これに限られず、容量絶縁膜１６，１６ＡにＢＳ
Ｔを用いる場合には、ルテニウム（Ｒｕ）、二酸化ルテ
ニウム（ＲｕＯ2 ）又はイリジウム（Ｉｒ）を用いると
良い。また、容量絶縁膜１６、１６ＡにＳＢＴ又はＰＺ
Ｔを用いる場合には、イリジウム（Ｉｒ）又は二酸化イ
リジウム（ＩｒＯ2 ）を用いると良い。
【００７２】
【発明の効果】本発明に係る半導体装置及びその製造方
法によると、化学気相成長法を用いてペロブスカイト型
構造を持つ誘電体からなる容量絶縁膜を成膜する際に、
容量絶縁膜には、その下地層の表面状態に依らずに均一
な膜厚を得ることができる。その結果、形成される容量
素子に、所望の特性を確実に且つ安定して得られるよう
になる。
法によると、化学気相成長法を用いてペロブスカイト型
構造を持つ誘電体からなる容量絶縁膜を成膜する際に、
容量絶縁膜には、その下地層の表面状態に依らずに均一
な膜厚を得ることができる。その結果、形成される容量
素子に、所望の特性を確実に且つ安定して得られるよう
になる。
【図１】（ａ）〜（ｅ）は本発明の第１の実施形態に係
る半導体装置の製造方法を示す工程順の模式的な構成断
面図である。
る半導体装置の製造方法を示す工程順の模式的な構成断
面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置を示し、（ａ）は１つのキャパシタを示
す構成断面図であり、（ｂ）は（ａ）のＸ1 −Ｘ2 方向
におけるチタン（Ｔｉ）の濃度プロファイルを示すグラ
フである。
係る半導体装置を示し、（ａ）は１つのキャパシタを示
す構成断面図であり、（ｂ）は（ａ）のＸ1 −Ｘ2 方向
におけるチタン（Ｔｉ）の濃度プロファイルを示すグラ
フである。
【図３】ＢＳＴにおける比誘電率及びリーク電流密度
と、チタンの組成との関係を表わすグラフである。
と、チタンの組成との関係を表わすグラフである。
【図４】（ａ）〜（ｅ）は本発明の第１の実施形態の一
変形例に係る半導体装置の製造方法を示す工程順の模式
的な構成断面図である。
変形例に係る半導体装置の製造方法を示す工程順の模式
的な構成断面図である。
【図５】（ａ）〜（ｅ）は本発明の第２の実施形態に係
る半導体装置の製造方法を示す工程順の模式的な構成断
面図である。
る半導体装置の製造方法を示す工程順の模式的な構成断
面図である。
１１ 半導体基板
１２ 層間絶縁膜
１３ プラグ
１４ 析出層形成膜
１４ａ 析出層
１５Ａ 下部電極形成膜（第１の電極形成膜）
１５Ｂ 下部電極（第１の電極）
１６ 容量絶縁膜
１６Ａ 容量絶縁膜
１７ 上部電極形成膜（第２の電極形成膜）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小川 久
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 森 義弘
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F058 BA11 BC03 BE01 BF02
5F083 AD21 AD42 FR02 GA06 GA11
JA06 JA14 JA15 JA17 JA38
JA39 JA43 MA06 MA17 PR12
PR15 PR21 PR33 PR40
Claims (10)
- 【請求項１】 一般式がＡＢＯ3(但し、Ａ及びＢは金属
元素である。）で表わされるペロブスカイト型構造を有
する容量絶縁膜を含む半導体装置の製造方法であって、 前記Ａ又はＢを含む析出層形成膜を成膜する第１の工程
と、 前記析出層形成膜の上に第１の電極形成膜を成膜する第
２の工程と、 前記第１の電極形成膜をパターニングすることにより、
前記第１の電極形成膜から第１の電極を形成する第３の
工程と、 前記第１の電極に対してアニールを行なうことにより、
前記第１の電極の表面に、前記析出層形成膜を構成する
Ａ又はＢが析出してなる析出層を形成する第４の工程
と、 前記容量絶縁膜を、化学気相成長法により前記析出層を
含む前記第１の電極を覆うように成膜する第５の工程
と、 前記容量絶縁膜を覆うように第２の電極形成膜を成膜す
る第６の工程とを備えていること特徴とする半導体装置
の製造方法。 - 【請求項２】 一般式がＡＢＯ3(但し、Ａ及びＢは金属
元素である。）で表わされるペロブスカイト型構造を有
する容量絶縁膜を含む半導体装置の製造方法であって、 前記Ａ又はＢを含む析出層形成膜を成膜する第１の工程
と、 前記析出層形成膜の上に第１の電極形成膜を成膜する第
２の工程と、 前記第１の電極形成膜に対してアニールを行なうことに
より、前記第１の電極形成膜の表面に、前記析出層形成
膜を構成するＡ又はＢが析出してなる析出層を形成する
第３の工程と、 前記第１の電極形成膜をパターニングすることにより、
前記第１の電極形成膜から第１の電極を形成する第４の
工程と、 前記容量絶縁膜を、化学気相成長法により前記析出層を
含む前記第１の電極を覆うように成膜する第５の工程
と、 前記容量絶縁膜を覆うように第２の電極形成膜を成膜す
る第６の工程とを備えていること特徴とする半導体装置
の製造方法。 - 【請求項３】 前記析出層形成膜の厚さは、約１ｎｍ以
上且つ約１００ｎｍ以下であることを特徴とする請求項
１又は２に記載の半導体装置の製造方法。 - 【請求項４】 前記第１の工程と前記第２の工程との間
に、 堆積した前記析出層形成膜を部分的に酸化又は窒化する
工程をさらに備えていることを特徴とする請求項１〜３
のうちのいずれか１項に記載の半導体装置の製造方法。 - 【請求項５】 前記第５の工程は、前記容量絶縁膜にお
ける前記析出層形成膜と一致する組成を、前記第１の電
極との界面の近傍領域において他の領域よりも小さくす
るように成膜することを特徴とする請求項１〜４のうち
のいずれか１項に記載の半導体装置の製造方法。 - 【請求項６】 前記容量絶縁膜は、（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 、ＢａＴｉＯ3、ＳｒＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 又はＳｒＢｉ2 Ｔａ2 Ｏ9 からなることを特徴
とする請求項１〜５のうちのいずれか１項に記載の半導
体装置の製造方法。 - 【請求項７】 一般式がＡＢＯ3(但し、Ａ及びＢは金属
元素である。）で表わされるペロブスカイト型構造を有
する容量絶縁膜と、 前記容量絶縁膜を挟んで互いに対向する第１の電極及び
第２の電極とを備え、前記容量絶縁膜は、前記第１の電
極との近傍領域において前記Ａ又はＢの組成が他の領域
よりも大きくなるように形成されていることを特徴とす
る半導体装置。 - 【請求項８】 前記第１の電極における前記容量絶縁膜
の反対側に前記第１の電極と接するように設けられ、前
記Ａ又はＢを含む析出層形成膜をさらに備えていること
を特徴とする請求項７に記載の半導体装置。 - 【請求項９】 前記析出層形成膜の厚さは、約１ｎｍ以
上且つ約２０ｎｍ以下であることを特徴とする請求項８
に記載の半導体装置。 - 【請求項１０】 前記容量絶縁膜は、（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 、ＢａＴｉＯ 3 、ＳｒＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 又はＳｒＢｉ2 Ｔａ2 Ｏ9 からなることを特徴
とする請求項７〜９のうちのいずれか１項に記載の半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002038216A JP2003243536A (ja) | 2002-02-15 | 2002-02-15 | 半導体装置及びその製造方法 |
| US10/365,502 US6884674B2 (en) | 2002-02-15 | 2003-02-13 | Method for fabricating a semiconductor device including a capacitance insulating film having a perovskite structure |
| KR10-2003-0009254A KR20030069078A (ko) | 2002-02-15 | 2003-02-14 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002038216A JP2003243536A (ja) | 2002-02-15 | 2002-02-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003243536A true JP2003243536A (ja) | 2003-08-29 |
| JP2003243536A5 JP2003243536A5 (ja) | 2005-07-14 |
Family
ID=27678157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002038216A Pending JP2003243536A (ja) | 2002-02-15 | 2002-02-15 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6884674B2 (ja) |
| JP (1) | JP2003243536A (ja) |
| KR (1) | KR20030069078A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273554A (ja) * | 2006-03-30 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体容量素子の構造とその製造方法 |
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|---|---|---|---|---|
| KR20210082310A (ko) | 2019-12-24 | 2021-07-05 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
| WO2023154553A1 (en) * | 2022-02-14 | 2023-08-17 | Applied Materials, Inc. | Apparatus and method for fabricating pvd perovskite films |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH09282943A (ja) * | 1996-04-19 | 1997-10-31 | Sharp Corp | 強誘電体結晶薄膜の製造方法及び強誘電体キャパシタ |
| JPH1012832A (ja) * | 1996-06-21 | 1998-01-16 | Texas Instr Japan Ltd | 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 |
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| EP0986095A3 (de) * | 1998-09-08 | 2005-08-17 | Infineon Technologies AG | Schichtanordnung mit einer Materialschicht und einer im Bereich der Korngrenzen der Materialschicht angeordneten Diffusionsbarrierenschicht, und Verfahren zur Herstellung derselben |
| JP2001326337A (ja) * | 2000-05-16 | 2001-11-22 | Fujitsu Ltd | 誘電体膜の製造方法、キャパシタの製造方法および半導体装置の製造方法 |
| KR20020009332A (ko) * | 2000-07-26 | 2002-02-01 | 주승기 | 강유전체 박막의 결정화 방법 |
-
2002
- 2002-02-15 JP JP2002038216A patent/JP2003243536A/ja active Pending
-
2003
- 2003-02-13 US US10/365,502 patent/US6884674B2/en not_active Expired - Lifetime
- 2003-02-14 KR KR10-2003-0009254A patent/KR20030069078A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273554A (ja) * | 2006-03-30 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体容量素子の構造とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030069078A (ko) | 2003-08-25 |
| US6884674B2 (en) | 2005-04-26 |
| US20030155596A1 (en) | 2003-08-21 |
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