JP2003125318A - 画像処理装置およびディスプレイ装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来の画像処理装置では動画像処理で画質と
コストの両立が難しかった。 【解決手段】 フィルタリングに必要な書き込み画素座
標とフィルタ係数とを予め係数メモリに記憶しておき、
加工した画像を表示するときには、前記書き込み画素座
標に基づいて決まる画素データと前記フィルタ係数とを
用いて必要なデータを演算して求める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データを加工
して意図する表示用の画像データを新たに生成する画像
処理装置および画像を表示するディスプレイ装置に関す
るものである。

【０００２】

【従来の技術】一般に、プロジェクションテレビジョン
受信機（プロジェクションＴＶ）のような投写型ディス
プレイ３００１においては、図２５に示すように、これ
を基台３０００上に所定の仰角θでもって載置して、そ
のディスプレイ３００１からの光を所定距離Ｌだけ離れ
たスクリーン３００２上に投写する。

【０００３】従来、このような投写型ディスプレイ３０
０１としては、陰極線管（以下、ＣＲＴと記す）の光を
スクリーンに直接投写するものが一般的であったが、近
年では、液晶パネルやプラズマ表示パネルといった画素
構造をもつものをライトバルブとして使用するものが提
供されている。

【０００４】ここで、投写型ディスプレイ３００１を仰
向きに設置すると、図２６(a)に示すように、ディスプ
レイ３００１の表示パネル上での正規の画像Ａ０が元々
長方形であっても、これをスクリーン３００２上に投写
したときには、上辺が長い台形の歪んだ画像Ａ１とな
り、画像Ａ１が見ずらくなる。

【０００５】したがって、このような画像Ａ１の歪みを
補正してスクリーン３００２上で正規の画像Ａ０が表示
されるようにする必要がある。

【０００６】これには、図２６(ｂ)に示すように、正規
の画像Ａ０を予め変形させて下辺の長い台形の画像Ａ２
を得て、これをスクリーン３００２上に投写すると正規
の長方形の画像Ａ０が表示される。

【０００７】このように、歪み補正のために、予め正規
の画像Ａ０を変形させた画像Ａ２を作成(以下、この処
理を逆補正と称する)する技術に関して、従来のＣＲＴ
などのディスプレイでは、画素構造を持たないので、偏
向コイルの磁界を変化することで画像が変形するため、
逆補正が容易で、画像の歪み補正を比較的簡単に実施す
ることができる。

【０００８】しかし、液晶やプラズマディスプレイなど
の画素構造を持つ表示パネルを備えた投写型ディスプレ
イ３００１では、映像信号をデジタル的に画像処理しな
いと、逆補正した画像Ａ２を得ることが難しい。

【０００９】ここで、図２６(ｂ)に示したように、正規
の画像Ａ０を逆補正した画像Ａ２を作成するには、たと
えば、ある座標位置Ｑにあるデータを他の座標位置Ｐに
再度書き直す必要がある。その場合の両座標位置Ｑ，Ｐ
の関係は、投写型ディスプレイ３００１の仰角θや投写
距離Ｌなどの設置条件に基づく幾何学的関係を用いれば
理論的に求めることができる。

【００１０】しかし、映像信号を格納するフレームメモ
リは画素単位でしかデータを記憶することができず、ま
た、表示パネルも画素構造をもつものでは、画素単位で
しかデータを表示できないため、単純な理論計算で求め
る座標位置Ｐの値が小数点以下の端数をもつときには、
その求めた座標位置Ｐは表示パネル上において実際の画
素が存在する位置と一致しないことになる。

【００１１】そこで、図２７に示すように、Ｐ点を表示
パネル上において実際に表示画素が存在する座標位置と
して設定し、これを基準として、逆にＱ点の座標位置を
求める。この場合、その座標位置Ｑは、単に計算上求め
た値であるから、フレームメモリの画素上の座標位置に
常に一致するとは限らず、実際の各画素の座標位置Ｑ
１，Ｑ２，…からずれることがある。すると、この座標
位置Ｑ上には実データが存在しないことになる。

【００１２】そこで、このような場合には、この座標位
置Ｑから周辺画素(ここでは４画素)の座標位置Ｑ１〜Ｑ
4を求め(以下、このような座標位置Ｑ１〜Ｑ4を参照画
素座標と称する)、これらの各参照画素座標Ｑ１〜Ｑ4に
格納されている実データに基づいてＱ点の座標位置にあ
るデータを作成する(以下、このデータ補間処理をフィ
ルタリングと称する)。

【００１３】たとえば、各参照画素座標Ｑ１〜Ｑ4のデ
ータをそれぞれＤ１〜Ｄ4とすると、逆補正に必要な座
標位置ＱのデータＤは、次のようにして算出される。

【００１４】

【数１】

【００１５】ただし、ａ１〜ａ4はフィルタ係数(重み付
け係数)で、ａ１＋ａ２＋ａ3＋ａ4＝１である。

【００１６】そして、このフィルタリングにより座標位
置Ｑ上のデータＤが作成されると、このデータＤを座標
位置Ｐに再度書き直せば、画像を逆補正して表示するこ
とができる。

【００１７】このようなフィルタリングを全画素に対し
て行えば、表示パネル上には逆補正された画像Ａ２が得
られるため、これをスクリーン３００２上に投影すると
歪みのない正規の画像Ａ０が投写される。

【００１８】図２８は、このような歪画像を補正する機
能を有する従来の投写型ディスプレイ、特にライトバル
ブとして液晶パネルを備えた画像処理回路の構成を示す
ブロック図である。

【００１９】図中、２８０１は入力される映像信号をデ
ジタル化するＡＤコンバータ、２８０２は映像信号をア
ナログ化して出力するＤＡコンバータ、２８０３，２８
０４は映像信号のデータを格納するめたのＲＡＭ、２８
０５は映像信号を画像処理するとともに、各部を制御す
るＣＰＵである。

【００２０】ＲＡＭ２８０３，２８０４を一対設けてい
るのは、一方のＲＡＭたとえばＲＡＭ２８０３にＡＤコ
ンバータ２８０１からデータを転送している間は、その
ＲＡＭ２８０３にはＣＰＵ２８０５がアクセスできない
ので、他方のＲＡＭ２８０４を設けてこれにアクセスす
ることで、見掛け上、ＡＤコンバータ２８０１とＣＰＵ
２８０５とが同時アクセスできるからである。

【００２１】この構成において、入力される映像信号
は、ＡＤコンバータ２８０１でデジタル化され、その画
像データがＲＡＭ２８０３またはＲＡＭ２８０４に書き
込まれる。

【００２２】ＣＰＵ２８０５は、ＲＡＭ２８０３または
ＲＡＭ２８０４の画像データを読み出し、その画像デー
タの逆補正を行い、この逆補正した画像データを再度Ｒ
ＡＭ２８０３またはＲＡＭ２８０４に書き込む。そし
て、ＲＡＭ２８０３またはＲＡＭ２８０４から逆補正さ
れた画像データをＤＡコンバータ２８０２に転送し、Ｄ
Ａコンバータ２８０２から逆補正された映像信号を出力
する。

【００２３】図２９は、ＣＰＵ２８０５の画像処理手順
を示すフローチャートである。

【００２４】図２５で示した仰角θや投写距離Ｌなどの
設置条件を予め入力する(ステップ１)。これは、投写型
ディスプレイの設置時に一回だけ行えばよい。

【００２５】次に、画素を示すポインタを初期化する
(以下、出力画素ポインタ初期化という)(ステップ２)。

【００２６】ここでは、出力画素ポインタは、たとえば
図２６に示す画像Ａ０については、そのトップライン左
端の画素からボトムライン右端の画素まで、ＴＶのラス
タ走査と同じように、１画素ずつ指定していくので、最
初は、トップライン左端の画素を指し示すように初期化
される。

【００２７】続いて、出力画素ポインタの値から１フレ
ーム分の画素処理が終了したか否かを判断し、１フレー
ム分の画像処理が終了していなければ、ステップ４，５
の画像処理のルーチンに進む。なお、１フレーム分の画
像処理が終了していれば、次のフレームの表示のため
に、再度、ステップ２に戻る。

【００２８】ステップ３で、未だ１フレーム分の画像処
理が終了していないと判断された場合には、ＣＰＵ２８
０５は、ステップ１で入力された設置条件から、参照画
素座標とフィルタ係数とを算出する(ステップ４)。たと
えば、図２９の例で、出力画素ポインタがＰ点の座標位
置にある画素を指定したとすると、このときには、参照
画素座標Ｑ１〜Ｑ4とフィルタ係数ａ１〜ａ４とを算出
する。

【００２９】続いて、逆補正に必要な座標位置のデータ
を、参照画素座標にあるデータに基づいて作成する。つ
まりフィルタリングを行う(ステップ５)。たとえば、図
２９の例では、逆補正に必要な座標位置ＱのデータＤ
を、その周辺の参照画素座標Ｑ１〜Ｑ４のデータＤ１〜
Ｄ４に基づいて、フィルタ係数ａ１〜ａ４を用いて前述
の(数１）に示すようにして演算する。

【００３０】そして、このデータＤをＲＡＭ２８０３ま
たはＲＡＭ２８０４上の逆補正に必要な所定の座標位置
に書き直す。たとえば、図２９の例では、座標位置Ｑで
得たデータＤをＰ点の座標位置に書き込んだ後、ステッ
プ３に戻る。

【００３１】

【発明が解決しようとする課題】上記の例では、ＣＰＵ
２８０５が図２９のフローチャートに示した全ての演算
処理を行うので、乗算器などを別途使用しなくても高精
度なフィルタ係数などの演算が可能で、コスト的にも有
利である。

【００３２】しかし、ＣＰＵ２８０５に処理の全てを負
担させると、その処理能力に限界があるので、高精細な
動画処理を行う場合には、フレームレートが低下して動
きがスムースでなくなる。逆に、フレームレートを確保
する上では処理対象となる画素数を少なくすればよい
が、そうすると解像度が低下して画質が損なわれるとい
う問題点がある。

【００３３】また、すべての演算をハードウェアで実現
すると画質の問題はなくなるものの、非常に大規模なハ
ードウェアとなってコストアップや装置の大型化を招く
ため得策でない。

【００３４】従来の投写型ディスプレイの画像処理装置
は上記のような理由で画質とコストとを両立させること
が難しかった。

【００３５】本発明は、上記従来の問題点を解決するも
ので、画質とコストを両立させるようにすることを課題
とする。

【００３６】

【課題を解決するための手段】この課題を解決するため
に、本発明の画像処理装置は、フィルタリングに必要な
フィルタ係数と書き込み画素座標とを予めメモリに記憶
しておき、補正した画像を表示するときには、前記フィ
ルタ係数で入力画像を処理し、その結果を前記書き込み
画素座標に基づいて決まるフレームメモリのアドレスに
書き込むことより、画質とコストの両立を図るものであ
る。

【００３７】

【発明の実施の形態】（実施の形態１）図１は本発明の
実施の形態に係る画像処理装置の画像処理回路のブロッ
ク図の一例である。

【００３８】図１において、１０１はフレームメモリ、
１０２は係数メモリ、１０３は読み出しアドレスカウン
ター、１０４はＣＰＵである。

【００３９】また、図２は本発明の実施の形態における
画像処理の説明をするための図である。図２において、
２０１は入力画像、２０２は座標(ｘ,ｙ)の画素Ｐ、２
０３は入力画像、２０４は座標(Ｘ,Ｙ)の画素Qである。

【００４０】画像を縮小する場合を考える。縮小に必要
な座標位置を１フレーム分全画素について予め計算す
る。倍率ｋ(ｋ<１)の場合入力画像２０１の画素P(ｘ,
ｙ) ２０２は出力画像２０３の画素Q(Ｘ,Ｙ) ２０４に
写像され関係は Ｘ =ｉｎｔ（ｋｘ） Ｙ = ｉｎｔ（ｋｙ） となる。ここでｉｎｔ（ｘ）はＸの小数部を丸めて整数
とする演算を表す。

【００４１】この関係式に従ってＣＰＵ１０４は全画素
について計算し係数メモリ１０２に書き込む。フレーム
メモリ１０１は入力画像２０１と出力画像２０３の空間
を別に持っており１フレームごとに切り替える。入力画
像２０１はその画素を指すアドレスに従って書き込みア
ドレスを係数メモリ１０２から得てフレームメモリ１０
１に書き込まれる。縮小の場合出力画像２０３で書き込
まれない画素が存在する。

【００４２】次に、図１の構成の画像処理装置における
映像信号の流れを説明する。入力される映像信号は係数
メモリ１０２から出力される書き込みアドレスで指定さ
れるフレームメモリ１０１のアドレスに書き込まれる。
フレームメモリ１０１のデータは読み出しカウンタ１０
３が生成する通常のラスタスキャンのアドレスに従って
読み出され、出力映像信号となる。

【００４３】この（実施の形態１）では演算時間のかか
る参照画素座標の計算を予め行って係数メモリ１０１に
格納しているので、高速に映像信号処理ができ、高精細
な動画の処理が行える。本実施例は縮小処理であったが
係数メモリ１０２の内容によってキーストーン歪の補正
など多様な画像変換が高精細な動画に対しても行える。

【００４４】（実施の形態２）図３は本発明の実施の形
態２に係り、画像処理回路のブロック図である。図３に
おいて、３０１はフレームメモリ、３０２は係数メモ
リ、３０３は読み出しアドレスカウンター、３０４はＣ
ＰＵ、３０５は座標演算器である。

【００４５】図４は本発明の実施の形態２に係り、画像
処理の説明図である。図４において、４０１は入力画
像、４０２は座標(ｘ,ｙ)の画素Ｐ、４０３は入力画
像、４０４は座標(Ｘ,Ｙ)の画素Q、４０５は写像パラメ
ータである。

【００４６】ここでも画像を縮小する場合を考える。縮
小に必要な座標位置を１フレーム分全画素について予め
計算する。倍率ｋ(ｋ<１)の場合入力画像４０１の画素P
(ｘ,ｙ)４０２は出力画像４０３の画素Q(Ｘ,Ｙ)４０４
に写像され関係は Ｘ =ｉｎｔ（ｋｘ） Ｙ =ｉｎｔ（ｋｙ） となる。ここでｉｎｔ（ｘ）はｘの小数部を丸めて整数
とする演算を表す。

【００４７】この関係式Ｙ =ｉｎｔ（ｋｙ）に従ってＣ
ＰＵ３０４は全ラインについて計算しライン数分のＹの
値を写像パラメータ４０５として係数メモリ３０２に書
き込む。フレームメモリ３０１は入力画像４０１と出力
画像４０３の空間を別に持っており１フレームごとに切
り替える。入力画像４０１では画像処理を行う画素の垂
直ラインｙから予め計算されたＹの値を写像パラメータ
４０５として係数メモリ３０２から読み出し、画像処理
を行う画素の水平ドットｘから座標演算器３０５で座標
演算４０６を行い出力画像４０３の書き込みアドレスと
する。本実施例のような単純な縮小処理の場合、座標演
算４０６において垂直ラインｙ方向の情報は必要ないが
台形補正などより複雑な処理では垂直ラインｙ方向の情
報が必要になる。また縮小の場合出力画像４０３に書き
込まれない画素が存在する。

【００４８】次に、図３の構成の画像処理装置における
映像信号の流れを説明する。入力される映像信号は係数
メモリ３０２のデータから座標演算器３０５で計算され
た書き込みアドレスで指定されるフレームメモリ３０１
のアドレスに書き込まれる。フレームメモリ３０１のデ
ータは読み出しカウンタ３０３が生成する通常のラスタ
スキャンのアドレスに従って読み出され、出力映像信号
となる。

【００４９】この（実施の形態２）では演算時間のかか
る参照画素座標の計算を予め行って係数メモリ３０１に
格納しているので、高速に映像信号処理ができ、高精細
な動画の処理が行える。さらに座標演算器３０５で一部
の演算を行うことにより係数メモリ３０１の容量削減と
ＣＰＵ３０４の負担を軽減でき、ローコスト化が図れ
る。本実施例は縮小処理であったが係数メモリ３０２、
座標演算器３０５の内容によって台形歪補正など多様な
画像変換が高精細な動画に対しても行える。

【００５０】（実施の形態３）図５は本発明の第３の実
施の形態に係り、画像処理回路のブロック図である。図
５において、５０１はフィルタ、５０２はフレームメモ
リ、５０３は係数メモリ、５０４は読み出しアドレスカ
ウンター、５０５はＣＰＵ、５０６は５０１フィルタの
乗算器、５０７は５０１フィルタの映像信号を１ドット
時間遅延させるフリップフロップ、５０８は５０１フィ
ルタの映像信号を１ライン時間遅延させるＦＩＦＯ、５
０９は５０１フィルタの加算器である。

【００５１】図６は本発明の実施の形態例の画像処理の
説明図である。図６において、６０１は入力画像、６０
２はフィルタ処理、６０３は出力画像、６０４は座標
(Ｘ,Ｙ) 、画素値vの画素Q、６０５は座標(ｕ,ｖ) の点
P、６０６は座標(ｘ,ｙ)、画素値v１の画素Ｐ１、６０
７は座標(ｘ+１,ｙ)、画素値v２の画素Ｐ２、６０８は
座標(ｘ,ｙ+１)、画素値v3の画素Ｐ３、６０９は座標
(ｘ+１,ｙ+１)、画素値v4の画素Ｐ４である。

【００５２】ここで、直線補間法を用いて画像を縮小す
る場合を考える。倍率ｋ(ｋ<１)の場合入力画像６０１
の点P(ｕ，ｙ) ６０５は出力画像６０３の画素Q(Ｘ,Ｙ)
６０４に写像され関係は Ｘ = ｋｕ Ｙ = ｋｙ となる。画素は離散構造を持っており画素Q(Ｘ,Ｙ)６０
４を画素が実存する点に取ると、点P(ｕ、ｖ)６０５は
画素が実存しない場合がある。そこで点P(ｕ、ｖ)６０
５の近傍４画素から点P(ｕ、ｖ)６０５との距離の逆数
の比率で重み付けをし、近傍４画素値を足し合わせるこ
とで点P(ｕ、ｖ)６０５の値を予測する。この重み付け
の係数はフィルタ係数ａ１〜ａ４で表され、点P(ｕ、
ｖ)６０５の予測値は出力画像６０３の画素Q(Ｘ,Ｙ)６
０４の画素値ｖとなる。

【００５３】ＣＰＵ５０５で全入力画素について縮小す
る場合の出力画像の写像先を計算し、その小数部からフ
ィルタ係数を、整数部から書き込み画素座標を計算す
る。フィルタ係数と書き込み画素座標は係数メモリ５０
３に保存される。フィルタ５０１では４画素Ｐ１ ６０
６、Ｐ２ ６０７、Ｐ３ ６０８、Ｐ４ ６０９が係数
メモリ５０３に記憶されたフィルタ係数ａ１〜ａ４を用
いて

【００５４】

【数２】

【００５５】が計算される。値ｖは係数メモリ５０３に
記憶された書き込みアドレス（Ｘ，Ｙ）で示される出力
画像５０２の座標（Ｘ，Ｙ）に書き込まれ画素Q(Ｘ,Ｙ)
６０４が生成される。係数メモリ５０３は現在処理すべ
き入力画素の座標（ｘ，ｙ）が与えられ、この座標に対
応した係数と書き込み座標（Ｘ，Ｙ）が出力される。こ
れら一連の演算を入力画像６０１の全領域にわたって行
うと出力画像６０３が形成される。

【００５６】次に、図５の構成の画像処理装置における
映像信号の流れを説明する。入力される映像信号は、フ
ィルタ５０１でフィルタリングされる。このフィルタは
２×２のブロックをフィルタリングするためにＦＩＦＯ
５０８、２個のフリップフロップ５０７、４個の乗算器
５０６、加算器５０９で構成され、４画素を用いて積和
演算を行う。フィルタ係数は係数メモリ５０３が出力す
る。フィルタ５０１の出力は係数メモリ５０３で指定さ
れるフレームメモリ５０２のアドレスに書き込まれる。
フレームメモリ５０２のデータは読み出しカウンタ５０
４が生成する通常のラスタスキャンのアドレスに従って
読み出され、出力映像信号となる。

【００５７】この（実施の形態３）では演算時間のかか
るフィルタ係数と書き込み画素座標の計算を予め行って
係数メモリ５０3に格納しているので、高速に映像信号
処理ができ、高精細な動画の処理が高画質に行える。

【００５８】本発明は入力映像信号をフィルタリングし
たデータをフレームメモリ５０２に書き込み、読み出し
データをそのまま出力映像信号とする構成であるが、一
般的な構成であるフレームメモリ５０２の書き込み前で
はフィルタリング処理を行わず、読み出しデータに対し
てフィルタリング処理を行う構成の場合、高画質化のた
めにフィルタのタップ数を増やすとフレームメモリ５０
２から同時に読み出さなければならない画素数がそれに
従って増える。本実施例のような場合４画素分の読み出
しが必要になる。そうするとフレームメモリ５０２の読
み出しバンド幅が増大し、コストアップにつながる。し
かし本発明の構成では高画質化のためにフィルタのタッ
プ数を増やしても読み出し、書き込みバンド幅は増大し
ない。

【００５９】なおこの（実施の形態３）では入力画素４
個から１画素を生成するフィルタ５０１としたがより高
画質化するためより多くの入力画素から１画素を生成す
るフィルタにすることも出来る。この場合は係数メモリ
５０３に必要な容量は増える。

【００６０】またこの（実施の形態３）では縮小処理で
あったが係数メモリ５０３の内容によって台形歪補正な
ど多様な画像変換が高精細な動画に対しても高画質に行
える。 （実施の形態４）図７は本発明の第４の実施の形態に係
る画像処理回路のブロック図である。図７において、７
０１はフィルタ、７０２はフレームメモリ、７０３は係
数メモリ、７０４は読み出しアドレスカウンター、７０
５はＣＰＵ、７０６は７０１フィルタの乗算器、７０７
は７０１フィルタの映像信号を１ドット時間遅延させる
フリップフロップ、７０８は７０１フィルタの映像信号
を１ライン時間遅延させるＦＩＦＯ、７０９は７０１フ
ィルタの加算器、７１０は座標演算器である。

【００６１】図８は本発明の本実施の形態である係り、
画像処理の説明図である。図８において、８０１は入力
画像、８０２はフィルタ処理、８０３は出力画像、８０
４は座標(Ｘ,Ｙ) 、画素値vの画素Q、８０５は座標(ｕ,
ｖ) の点P、８０６は座標(ｘ,ｙ)、画素値v１の画素Ｐ
１、８０７は座標(ｘ+１,ｙ)、画素値v２の画素Ｐ２、
８０８は座標(ｘ,ｙ+１)、画素値v3の画素Ｐ３、８０９
は座標(ｘ+１,ｙ+１)、画素値v4の画素Ｐ４、８１０は
座標演算である。

【００６２】いまここで直線補間法を用いて画像を縮小
する場合を考える。

【００６３】倍率ｋ(ｋ<１)の場合入力画像８０１の点P
(ｕ,ｖ)８０５は出力画像８０３の画素Q(Ｘ,Ｙ)８０４
に写像され関係は Ｘ = ｋu Ｙ = ｋv となる。画素は離散構造を持っており画素Q(Ｘ,Ｙ)８０
４を画素が実存する点に取ると、点P(ｕ,ｖ)８０５は画
素が実存しない場合がある。そこで点P(ｕ,ｖ)８０５の
近傍４画素から点P(ｕ,ｖ)８０５との距離の逆数の比率
で重み付けをし、近傍４画素値を足し合わせることで点
P(ｕ,ｖ)８０５の値を予測する。この重み付けの係数は
フィルタ係数ａ１〜ａ４で表され、点P(ｕ,ｖ)８０５の
予測値は出力画像８０３の画素Q(Ｘ,Ｙ)８０４の画素値
ｖとなる。

【００６４】ＣＰＵ７０５で全入力画素について縮小す
る場合の出力画像の写像先の小数部については全画素に
ついてフィルタ係数を計算してフィルタ係数とし、整数
部については全垂直ラインについて計算しライン数分の
Ｙの値を写像パラメータとして係数メモリ７０３に保存
される。フィルタ７０１では４画素Ｐ１ ８０６、Ｐ２
８０７、Ｐ３ ８０８、Ｐ４ ８０９が係数メモリ７
０３に記憶されたフィルタ係数ａ１〜ａ４を用いて

【００６５】

【数３】

【００６６】が計算される。入力画像８０１では画像処
理を行う画素の垂直ラインｙから先に計算されたＹの値
を写像パラメータ・フィルタ係数８０４として係数メモ
リ７０３から読み出し、画像処理を行う画素の水平ドッ
トｘから座標演算器７１０で座標演算８１０を行い出力
画像８０３の書き込みアドレス（Ｘ，Ｙ）とする。値ｖ
は書き込みアドレス（Ｘ，Ｙ）で示される出力画像８０
３の座標（Ｘ，Ｙ）に書き込まれ画素Q(Ｘ,Ｙ)８０４が
生成される。これら一連の演算を入力画像８０１の全領
域にわたって行うと出力画像８０３が形成される。

【００６７】次に、図７の構成の画像処理装置における
映像信号の流れを説明する。入力される映像信号は、フ
ィルタ７０１でフィルタリングされる。このフィルタは
２×２のブロックをフィルタリングするためにＦＩＦＯ
７０８、２個のフリップフロップ７０７、４個の乗算器
７０６、加算器７０９で構成され、４画素を用いて積和
演算を行う。フィルタ係数は係数メモリ７０３が出力す
る。係数メモリ７０３が出力する各垂直ラインの座標値
Ｙに従って座標演算器７１０で水平ドット方向の座標値
Ｘが計算され書き込みアドレス（Ｘ，Ｙ）となる。フィ
ルタ７０１の出力は書き込みアドレス（Ｘ，Ｙ）で指定
されるフレームメモリ７０２のアドレスに書き込まれ
る。フレームメモリ７０２のデータは読み出しカウンタ
７０４が生成する通常のラスタスキャンのアドレスに従
って読み出され、出力映像信号となる。本実施例のよう
な単純な縮小処理の場合、座標演算４０６において垂直
ラインｙ方向の情報は必要ないが台形歪補正などより複
雑な処理では垂直ラインｙ方向の情報が必要になる。

【００６８】この（実施の形態４）では演算時間のかか
るフィルタ係数と書き込み画素座標の一部の計算を予め
行って係数メモリ７０3に格納し、座標演算器で書き込
み画素座標の残りの計算をしているので、高速に映像信
号処理ができ、高精細な動画の処理が高画質に行える。
本発明は入力映像信号をフィルタリングしたデータをフ
レームメモリ７０２に書き込み、読み出しデータをその
まま出力映像信号とする構成であるが、一般的な構成で
あるフレームメモリ７０２の書き込み前ではフィルタリ
ング処理を行わず、読み出しデータに対してフィルタリ
ング処理を行う構成の場合、高画質化のためにフィルタ
のタップ数を増やすとフレームメモリ７０２から同時に
読み出さなければならない画素数がそれに従って増え
る。

【００６９】本実施例のような場合４画素分の読み出し
が必要になる。そうするとフレームメモリ７０２の読み
出しバンド幅が増大し、コストアップにつながる。しか
し本発明の構成では高画質化のためにフィルタのタップ
数を増やしても読み出し、書き込みバンド幅は増大しな
い。

【００７０】なおこの（実施の形態４）では入力画素４
個から１画素を生成するフィルタ７０１としたがより高
画質化するためより多くの入力画素から１画素を生成す
るフィルタにすることも出来る。この場合は係数メモリ
７０３に必要な容量は増える。座標演算器７１０で一部
の処理を行っているのでＣＰＵ７０５の負担は大幅に軽
減される。

【００７１】またこの（実施の形態４）では縮小処理で
あったが係数メモリ７０３、座標演算器７１０の内容に
よって台形歪補正など多様な画像変換が高精細な動画に
対しても高画質に行える。

【００７２】（実施の形態５）図９は本発明の第５の実
施の形態に係る画像処理回路のブロック図である。図９
において、９０１はフィルタ、９０２はフレームメモ
リ、９０３は係数メモリ、９０４はフィルタ係数発生
器、９０５は読み出しアドレスカウンター、９０６はＣ
ＰＵ、９０７はフィルタ９０１の乗算器、９０８はフィ
ルタ９０１の映像信号を１ドット時間遅延させるフリッ
プフロップ、９０９はフィルタ９０１の映像信号を１ラ
イン時間遅延させるＦＩＦＯ、９１０は９０１フィルタ
の加算器である。また、図１０は本発明の実施の形態５
に係り、画像処理の説明図である。

【００７３】図１０において、１００１は入力画像、１
００２はフィルタ処理、１００３は出力画像、１００４
は係数演算、１００５は写像座標、１００６は座標(ｕ,
ｖ)の点Ｐ、１００７は座標(ｘ,ｙ)、画素値v１の画素
Ｐ１、１００８は座標(ｘ+１,ｙ)、画素値ｖ２の画素Ｐ
２、１００９は座標(ｘ,ｙ+１)、画素値ｖ3の画素Ｐ
３、１０１０は座標(ｘ+１,ｙ+１)、画素値ｖ4の画素Ｐ
４、１０１１は座標(Ｘ,Ｙ) 、画素値ｖの画素Qであ
る。ここでも直線補間法を用いて画像を縮小する場合を
考える。

【００７４】倍率ｋ(ｋ<１)の場合入力画像１００１の
点P(ｕ,ｖ)１００６は出力画像１００３の画素Q(Ｘ,Ｙ)
１０１１に写像され関係は、 Ｘ = ｋu Ｙ = ｋv となる。画素は離散構造を持っており画素Q(Ｘ,Ｙ)１０
１１を画素が実存する点に取ると、点P(ｕ,ｖ)１００６
は画素が実存しない場合がある。そこで点P(ｕ,ｖ)１０
０６の近傍４画素から点P(ｕ,ｖ)１００６との距離の逆
数の比率で重み付けをし、近傍４画素値を足し合わせる
ことで点P(ｕ,ｖ)１００６の値を予測する。この重み付
けの係数はフィルタ係数ａ１〜ａ４で表され、点P(ｕ,
ｖ)１００６の予測値は出力画像１００３の画素Q(Ｘ,
Ｙ)１０１１の画素値ｖとなる。

【００７５】ＣＰＵ９０６で全入力画素について縮小す
る場合の出力画像の写像先座標１００５を計算し、その
小数部から係数演算１００４によってフィルタ係数を、
整数部から書き込み画素座標を計算する。写像座標１０
０５は係数メモリ１００３に保存され、その小数部から
係数発生器９０４でフィルタ９０１で使用するフィルタ
係数が計算される。フィルタ９０１では４画素Ｐ１ １
００７、Ｐ２ １００８、Ｐ３ １００９、Ｐ４ １０
１０が係数発生器９０４で計算されたフィルタ係数ａ１
〜ａ４を用いて、

【００７６】

【数４】

【００７７】が計算される。値ｖは係数メモリ９０３に
記憶された書き込みアドレス（Ｘ，Ｙ）で示される出力
画像１００３の座標（Ｘ，Ｙ）に書き込まれ画素Q(Ｘ,
Ｙ)１０１１が生成される。係数メモリ９０３は現在処
理すべき入力画素の座標（ｘ，ｙ）が与えられ、この座
標に対応した写像先座標が出力される。これら一連の演
算を入力画像９０１の全領域にわたって行うと出力画像
９０３が形成される。

【００７８】次に映像信号の流れを説明する。入力され
る映像信号は、フィルタ９０１でフィルタリングされ
る。このフィルタは２×２のブロックをフィルタリング
するためにＦＩＦＯ９０９、２個のフリップフロップ９
０８、４個の乗算器９０７、加算器９１０で構成され、
４画素を用いて積和演算を行う。フィルタ係数は係数メ
モリ９０３が出力する写像先座標から係数発生器９０４
が計算し生成される。フィルタ９０１の出力は係数メモ
リ９０３で指定されるフレームメモリ９０２のアドレス
に書き込まれる。フレームメモリ９０２のデータは読み
出しカウンタ９０５が生成する通常のラスタスキャンの
アドレスに従って読み出され、出力映像信号となる。

【００７９】この実施の形態例では演算時間のかかる参
照画素座標の計算を予め行って係数メモリ９０3に格納
しているので、高速に映像信号処理ができ、高精細な動
画の処理が高画質に行える。本発明は入力映像信号をフ
ィルタリングしたデータをフレームメモリ９０２に書き
込み、読み出しデータをそのまま出力映像信号とする構
成であるが、一般的な構成であるフレームメモリ９０２
の書き込み前ではフィルタリング処理を行わず、読み出
しデータに対してフィルタリング処理を行う構成の場
合、高画質化のためにフィルタのタップ数を増やすとフ
レームメモリ９０２から同時に読み出さなければならな
い画素数がそれに従って増える。本実施の形態例のよう
な場合４画素分の読み出しが必要になる。そうするとフ
レームメモリ９０２の読み出しバンド幅が増大し、コス
トアップにつながる。

【００８０】しかし本発明の構成では高画質化のために
フィルタのタップ数を増やしても読み出し、書き込みバ
ンド幅は増大しない。また係数メモリ９０３にはフィル
タ係数ではなく写像座標を格納し、係数発生器９０４で
フィルタ係数を発生しているのでフィルタのタップ数が
増えても係数メモリ９０３の容量が増えることは無い。
なおこの実施の形態例では入力画素４個から１画素を生
成するフィルタ９０１としたがタップ数を増やしてより
高画質化するためより多くの入力画素から１画素を生成
するフィルタにすることも出来る。

【００８１】また係数メモリ９０３に１フレーム分全画
素の写像先座標ではなく１フレーム分全ラインのパラメ
ータを格納し係数発生器９０４で１ライン毎にそのライ
ンの全画素のフィルタ係数を演算することも出来る。こ
の場合係数メモリ９０３の容量とＣＰＵ９０６の演算を
大幅に削減できる。このように係数メモリ９０３に格納
するデータと係数発生器９０４の演算内容を変えること
で多数の画像処理装置に適応可能になる。

【００８２】またこの実施の形態例では縮小処理であっ
たが係数メモリ９０３の内容によって台形歪補正など多
様な画像変換が高精細な動画に対しても高画質に行え
る。

【００８３】（実施の形態６）図１１は本発明の第６の
実施の形態に係る画像処理回路のブロック図である。図
１１において、１１０１はフィルタ、１１０２はフレー
ムメモリ、１１０３は係数メモリ、１１０４はフィルタ
係数発生器、１１０５は読み出しアドレスカウンター、
１１０６はＣＰＵ、１１０７はフィルタ１１０１の乗算
器、１１０８はフィルタ１１０１の映像信号を１ドット
時間遅延させるフリップフロップ、１１０９はフィルタ
１１０１の映像信号を１ライン時間遅延させるＦＩＦ
Ｏ、１１１０は１１０１フィルタの加算器、１１１１は
座標演算器である。

【００８４】図１２は本実施の形態例の画像処理の説明
図である。図１２において、１２０１は入力画像、１２
０２はフィルタ処理、１２０３は出力画像、１２０４は
係数演算、１２０５は写像座標、１２０６は座標(ｕ,
ｖ)の点Ｐ、１２０７は座標(ｘ,ｙ)、画素値v１の画素
Ｐ１、１２０８は座標(ｘ+１,ｙ)、画素値v２の画素Ｐ
２、１２０９は座標(ｘ,ｙ+１)、画素値v3の画素Ｐ３、
１２１０は座標(ｘ+１,ｙ+１)、画素値v4の画素Ｐ４、
１２１１は座標(Ｘ,Ｙ) 、画素値vの画素Q、１２１２は
座標演算処理である。直線補間法を用いて画像を縮小す
る場合を考える。

【００８５】倍率ｋ(ｋ<１)の場合入力画像１２０１の
点P(u,v)１２０６は出力画像１２０３の画素Q(Ｘ,Ｙ)１
２１１に写像され関係は、 Ｘ = ｋu Ｙ = ｋv となる。

【００８６】画素は離散構造を持っており画素Q(Ｘ,Ｙ)
１２１１を画素が実存する点に取ると、点P(ｕ,ｖ)１２
０６は画素が実存しない場合がある。そこで点P(ｕ,ｖ)
１２０６の近傍４画素から点P(ｕ,ｖ)１２０６との距離
の逆数の比率で重み付けをし、近傍４画素値を足し合わ
せることで点P(ｕ,ｖ)１２０６の値を予測する。この重
み付けの係数はフィルタ係数ａ１〜ａ４で表され、点P
(ｕ,ｖ)１２０６の予測値は出力画像１２０３の画素Q
(Ｘ,Ｙ)１２１１の画素値ｖとなる。

【００８７】ＣＰＵ１１０６で全入力画素について縮小
する場合の出力画像の写像先座標の小数部については全
画素について計算し、整数部については全垂直ラインに
ついて計算しライン数分のＹの値を写像パラメータとし
て係数メモリ１２０３に保存される。フィルタ１１０１
では４画素Ｐ１ １２０７、Ｐ２ １２０８、Ｐ３１２
０９、Ｐ４ １２１０の値と係数メモリ１１０３に記憶
された写像先座標から係数発生器１１０４で計算したａ
１〜ａ４を用いて

【００８８】

【数５】

【００８９】が計算される。入力画像１２０１では画像
処理を行う画素の垂直ラインｙから先に計算されたＹの
値を写像パラメータ１２０５として係数メモリ１１０３
から読み出し、画像処理を行う画素の水平ドットｘから
座標演算器１１１０で座標演算１２１２を行い出力画像
１２０３の書き込みアドレス（Ｘ，Ｙ）とする。値ｖは
書き込みアドレス（Ｘ，Ｙ）で示される出力画像１２０
３の座標（Ｘ，Ｙ）に書き込まれ画素Q(Ｘ,Ｙ)１２１１
が生成される。これら一連の演算を入力画像１２０１の
全領域にわたって行うと出力画像１２０３が形成され
る。

【００９０】次に映像信号の流れを説明する。入力され
る映像信号は、フィルタ１１０１でフィルタリングされ
る。このフィルタは２×２のブロックをフィルタリング
するためにＦＩＦＯ１１０９、２個のフリップフロップ
１１０８、４個の乗算器１１０７、加算器１１１０で構
成され、４画素を用いて積和演算を行う。フィルタ係数
は係数メモリ１１０３が出力する写像先座標から係数発
生器１１０４が計算し生成される。係数メモリ１１０３
が出力する各垂直ラインの座標値Ｙに従って座標演算器
１１１０で水平ドット方向の座標値Ｘが計算され書き込
みアドレス（Ｘ，Ｙ）となる。

【００９１】フィルタ１１０１の出力は書き込みアドレ
ス（Ｘ，Ｙ）で指定されるフレームメモリ１１０２のア
ドレスに書き込まれる。フィルタ１１０１の出力は係数
メモリ１１０３で指定されるフレームメモリ１１０２の
アドレスに書き込まれる。フレームメモリ１１０２のデ
ータは読み出しカウンタ１１０５が生成する通常のラス
タスキャンのアドレスに従って読み出され、出力映像信
号となる。本実施例のような単純な縮小処理の場合、座
標演算１２１２において垂直ラインｙ方向の情報は必要
ないが台形歪補正などより複雑な処理では垂直ラインｙ
方向の情報が必要になる。

【００９２】この実施の形態例では演算時間のかかる書
き込み画素座標の計算とフィルタ係数の計算をハードウ
ェアで行い、写像計算を予めＣＰＵ１１０６で行って係
数メモリ１１０3に格納しているので、高速に映像信号
処理ができ、高精細な動画の処理が高画質に行え、さら
にＣＰＵ１１０６の負担も少ない。本実施の形態例は入
力映像信号をフィルタリングしたデータをフレームメモ
リ１１０２に書き込み、読み出しデータをそのまま出力
映像信号とする構成であるが、一般的な構成であるフレ
ームメモリ１１０２の書き込み前ではフィルタリング処
理を行わず、読み出しデータに対してフィルタリング処
理を行う構成の場合、高画質化のためにフィルタのタッ
プ数を増やすとフレームメモリ１１０２から同時に読み
出さなければならない画素数がそれに従って増える。本
実施例のような場合４画素分の読み出しが必要になる。
そうするとフレームメモリ１１０２の読み出しバンド幅
が増大し、コストアップにつながる。しかし本発明の構
成では高画質化のためにフィルタのタップ数を増やして
も読み出し、書き込みバンド幅は増大しない。また係数
メモリ１１０３にはフィルタ係数ではなく写像座標を格
納し、係数発生器１１０４でフィルタ係数を発生してい
るのでフィルタのタップ数が増えても係数メモリ１１０
３の容量が増えることは無い。

【００９３】なおこの実施の形態例では入力画素４個か
ら１画素を生成するフィルタ１１０１としたがタップ数
を増やしてより高画質化するためより多くの入力画素か
ら１画素を生成するフィルタにすることも出来る。

【００９４】係数メモリ１１０３に１フレーム分全画素
の写像先座標ではなく１フレーム分全ラインのパラメー
タを格納し係数発生器１１０４で１ライン毎にそのライ
ンの全画素のフィルタ係数を演算することとしたので係
数メモリ１１０３の容量とＣＰＵ１１０６の演算を大幅
に削減できた。係数メモリ１１０３に格納するデータと
係数発生器１１０４の演算内容を変えることで多数の画
像処理装置に適応可能になる。

【００９５】またこの実施の形態６では縮小処理であっ
たが係数メモリ１１０３の内容によって台形歪補正など
多様な画像変換が高精細な動画に対しても高画質に行え
る。

【００９６】（実施の形態７）図１３は本発明の７番目
の実施の形態例に係る画素構造を持つ液晶表示パネルを
備えた投射型ディスプレイの画像処理回路の部分を示す
ブロック図である。図１３において、１３０１はフレー
ムメモリ、１３０２は係数メモリ、１３０３は読み出し
アドレスカウンター、１３０４はＣＰＵ、１３０５は液
晶パネルである。

【００９７】図１４は本発明の実施の形態７に係り、画
像処理の説明図である。図１４において、１４０１は入
力画像、１４０２は座標(ｘ,ｙ)の画素Ｐ、１４０３は
入力画像、１４０４は座標(Ｘ,Ｙ)の画素Qである。

【００９８】投射型ディスプレイを斜め投射したときに
スクリーン上に生じる台形歪を補正する台形歪補正機能
を持った投射型ディスプレイの例である。図２５のよう
に投写型ディスプレイをある一定の仰角θと投写距離Ｌ
に設定した場合、液晶パネル１３０５に表示される入力
画像１４０１のある画素P(ｘ,ｙ)１４０２はスクリーン
３００２上いかなる座標に投射されるかの写像関係は計
算できる。そこでスクリーン３００２上で入力画像１４
０１が歪無く投射されるように先に計算した写像関係式
を使って点P(ｘ,ｙ)１４０２の出力画像１４０３上の画
素Ｑ(Ｘ,Ｙ)の座標を求めることが出来る。

【００９９】この計算を１フレーム分全画素について予
め計算する。歪無く投射される写像関係式を表す関数を
fｘ(ｘ,ｙ), fｙ(ｘ,ｙ)とすると入力画像１４０１の画
素P(ｘ,ｙ)１４０２は出力画像１４０３の画素Q(Ｘ,Ｙ)
１４０４に写像され関係は、 Ｘ = ｉｎｔ（ｆｘ(ｘ,ｙ)) Ｙ = ｉｎｔ（ｆｙ(ｘ,ｙ)) となる。ここでｉｎｔ(ｘ)はｘの小数部を丸めて整数と
する演算を表す。

【０１００】この関係式に従ってＣＰＵ１３０４は全画
素について計算し係数メモリ１３０２に書き込む。フレ
ームメモリ１３０１は入力画像１４０１と出力画像１４
０３の空間を別に持っており１フレームごとに切り替え
る。入力画像１４０１はその画素を指すアドレスに従っ
て書き込みアドレスを係数メモリ１３０２から得てフレ
ームメモリ１３０１に書き込まれる。縮小の場合出力画
像１４０３で書き込まれない画素が存在する。

【０１０１】次に、図１３の構成の画像処理装置におけ
る映像信号の流れを説明する。入力される映像信号は係
数メモリ１３０２から出力される書き込みアドレスで指
定されるフレームメモリ１３０１のアドレスに書き込ま
れる。フレームメモリ１３０１のデータは読み出しカウ
ンタ１３０３が生成する通常のラスタスキャンのアドレ
スに従って読み出され、出力映像信号となる。出力映像
信号は液晶パネル１３０４に表示され台形補正された画
像がスクリーン上に投射される。

【０１０２】この実施の形態例では演算時間のかかる参
照画素座標の計算を予め行って係数メモリ１３０１に格
納しているので、高速に映像信号処理ができ、高精細な
動画の処理が行える。本実施例は台形歪補正処理であっ
たが係数メモリ１３０２の内容によってアスペクト変換
など多様な画像変換が高精細な動画に対しても行える。

【０１０３】（実施の形態８）図１５は本発明の実施の
形態７に係り、画素構造を持つ液晶表示パネルを備えた
投射型ディスプレイの画像処理回路の部分を示すブロッ
ク図である。図１５において、１５０１はフレームメモ
リ、１５０２は係数メモリ、１５０３は読み出しアドレ
スカウンター、１５０４はＣＰＵ、１５０５は座標演算
器、１５０６は液晶パネルである。

【０１０４】図１６は本発明の実施の形態８に係り、画
像処理の説明図である。図１６において、１６０１は入
力画像、１６０２は座標(ｘ,ｙ)の画素Ｐ、１６０３は
入力画像、１６０４は座標(Ｘ,Ｙ)の画素Q、１６０５は
写像パラメータである。本実施の形態例は投射型ディス
プレイを斜め投射したときにスクリーン上に生じる台形
歪を補正する台形歪補正機能を持った投射型ディスプレ
イの例である。

【０１０５】図２５のように投写型ディスプレイをある
一定の仰角θと投写距離Ｌに設定した場合、液晶パネル
１５０５に表示される入力画像１６０１のある画素P
(ｘ,ｙ)１６０２はスクリーン３００２上いかなる座標
に投射されるかの写像関係は計算できる。そこでスクリ
ーン３００２上で入力画像１６０１が歪無く投射される
ように先に計算した写像関係式を使って点P(ｘ,ｙ)１６
０２の出力画像１６０３上の画素Ｑ(Ｘ,Ｙ)の座標を求
めることが出来る。

【０１０６】この計算を１フレーム分全画素について予
め計算する。歪無く投射される写像関係式を表す関数を
fｘ(ｘ,ｙ), fｙ(ｘ,ｙ)とすると入力画像１６０１の画
素P(ｘ,ｙ)１６０２は出力画像１６０３の画素Q(Ｘ,Ｙ)
１６０４に写像され関係は Ｘ = ｉｎｔ（ｆｘ(ｘ,ｙ)) Ｙ = ｉｎｔ（ｆｙ(ｘ,ｙ)) となる。ここでｉｎｔ(ｘ)はｘの小数部を丸めて整数と
する演算を表す。

【０１０７】この関係式Ｙ =ｉｎｔ（ｆｙ(ｘ,ｙ))に従
ってＣＰＵ１５０４は全ラインについて計算しライン数
分のＹの値を写像パラメータ１６０５として係数メモリ
１５０２に書き込む。フレームメモリ１５０１は入力画
像１６０１と出力画像１６０３の空間を別に持っており
１フレームごとに切り替える。入力画像１６０１では画
像処理を行う画素の垂直ラインｙから予め計算されたＹ
の値を写像パラメータ１６０５として係数メモリ１５０
２から読み出し、画像処理を行う画素の水平ドットｘか
ら座標演算器１５０５で座標演算１６０６を行い出力画
像１６０３の書き込みアドレスとする。

【０１０８】次に、図１５の構成の画像処理装置におけ
る映像信号の流れを説明する。入力される映像信号は係
数メモリ１５０２のデータから座標演算器１５０５で計
算された書き込みアドレスで指定されるフレームメモリ
１５０１のアドレスに書き込まれる。フレームメモリ１
５０１のデータは読み出しカウンタ１５０３が生成する
通常のラスタスキャンのアドレスに従って読み出され、
出力映像信号となる。出力映像信号は液晶パネル１５０
６に表示され台形補正された画像がスクリーン上に投射
される。

【０１０９】本実施の形態例では演算時間のかかる参照
画素座標の計算を予め行って係数メモリ１５０１に格納
しているので、高速に映像信号処理ができ、高精細な動
画の処理が行える。さらに座標演算器１５０５で一部の
演算を行うことにより係数メモリ１５０１の容量削減と
ＣＰＵ１５０４の負担を軽減でき、ローコスト化が図れ
る。本実施例は台形歪補正処理であったが係数メモリ１
５０２、座標演算器１５０５の内容によってアスペクト
変換など多様な画像変換が高精細な動画に対しても行え
る。

【０１１０】（実施の形態９）図１７は本発明の９番目
の実施の形態に係る画素構造を持つ液晶表示パネルを備
えた投射型ディスプレイの画像処理回路の部分を示すブ
ロック図である。図１７において、１７０１はフィル
タ、１７０２はフレームメモリ、１７０３は係数メモ
リ、１７０４は読み出しアドレスカウンター、１７０５
はＣＰＵ、１７０６は１７０１フィルタの乗算器、１７
０７は１７０１フィルタの映像信号を１ドット時間遅延
させるフリップフロップ、１７０８は１７０１フィルタ
の映像信号を１ライン時間遅延させるＦＩＦＯ、１７０
９は１７０１フィルタの加算器、１７０６は液晶パネル
である。

【０１１１】図１８は本発明の実施の形態例に係り、画
像処理の説明図である。図１８において、１８０１は入
力画像、１８０２はフィルタ処理、１８０３は出力画
像、１８０４は座標(Ｘ,Ｙ) 、１８０５は座標（ｕ、
ｖ）の点P、１８０６は座標(ｘ,ｙ)、画素値v１の画素
Ｐ１、１８０７は座標(ｘ+１,ｙ)、画素値v２の画素Ｐ
２、１８０８は座標(ｘ,ｙ+１)、画素値v3の画素Ｐ３、
１８０９は座標(ｘ+１,ｙ+１)、画素値v4の画素Ｐ４で
ある。

【０１１２】本実施の形態例では投射型ディスプレイを
斜め投射したときにスクリーン上に生じる台形歪を補正
する台形歪補正機能を持った投射型ディスプレイの例で
ある。

【０１１３】図２５のように投写型ディスプレイをある
一定の仰角θと投写距離Ｌに設定した場合、液晶パネル
１７０５に表示される入力画像１８０１のある画素Ｐ
(ｘ,ｙ)１８０５はスクリーン３００２上いかなる座標
に投射されるかの写像関係は計算できる。そこでスクリ
ーン３００２上で入力画像１８０１が歪無く投射される
ように先に計算した写像関係式を使って点Ｐ(ｘ,ｙ)１
８０５の出力画像１８０３上の画素Ｑ(Ｘ,Ｙ)１８１０
の座標を求めることが出来る。

【０１１４】この計算を１フレーム分全画素について予
め計算する。歪無く投射される写像関係式を表す関数を
ｆｘ(ｘ,ｙ),ｆｙ(ｘ,ｙ)とすると入力画像１８０１の
画素P(ｕ,ｖ)１８０５は出力画像１８０３の画素Q(Ｘ,
Ｙ)１８１０に写像され関係は Ｘ =ｉｎｔ（ｆｘ(ｕ,ｖ)) Ｙ =ｉｎｔ（ｆｙ(ｕ,ｖ)) となる。

【０１１５】画素は離散構造を持っており画素Q(Ｘ,Ｙ)
１８１０を画素が実存する点に取ると、点P(ｕ,ｖ)１８
０５は画素が実存しない場合がある。そこで点P(u,v)
１８０５の近傍４画素から点P(ｕ,ｖ)１８０５との距離
の逆数の比率で重み付けをし、近傍４画素値を足し合わ
せることで点P(ｕ,ｖ)１８０５の値を予測する。この重
み付けの係数はフィルタ係数ａ１〜ａ４で表され、点P
(ｕ,ｖ)１８０５の予測値は出力画像１８０３の画素Q
(Ｘ,Ｙ)１８１０の画素値ｖとなる。

【０１１６】ＣＰＵ１７０５で全入力画素について縮小
する場合の出力画像の写像先を計算し、その小数部から
フィルタ係数を、整数部から書き込み画素座標を計算す
る。フィルタ係数と書き込み画素座標は係数メモリ１７
０３に保存される。フィルタ１７０１では４画素Ｐ１
１８０６、Ｐ２ １８０７、Ｐ３ １８０８、Ｐ４１８
０９が係数メモリ１７０３に記憶されたフィルタ係数ａ
１〜ａ４を用いて、

【０１１７】

【数６】

【０１１８】が計算される。値ｖは係数メモリ１７０３
に記憶された書き込みアドレス（Ｘ，Ｙ）で示される出
力画像１８０３の座標（Ｘ，Ｙ）に書き込まれ画素Q
(Ｘ,Ｙ)１８１０が生成される。係数メモリ１７０３は
現在処理すべき入力画素の座標（ｘ，ｙ）が与えられ、
この座標に対応した係数と書き込み座標（Ｘ，Ｙ）が出
力される。これら一連の演算を入力画像１８０１の全領
域にわたって行うと出力画像１８０３が形成される。

【０１１９】次に、図１７の構成の画像処理装置におけ
る映像信号の流れを説明する。入力される映像信号は、
フィルタ１７０１でフィルタリングされる。このフィル
タは２×２のブロックをフィルタリングするためにＦＩ
ＦＯ１７０８、２個のフリップフロップ１７０７、４個
の乗算器１７０６、加算器１７０９で構成され、４画素
を用いて積和演算を行う。フィルタ係数は係数メモリ１
７０３が出力する。フィルタ１７０１の出力は係数メモ
リ１７０３で指定されるフレームメモリ１７０２のアド
レスに書き込まれる。フレームメモリ１７０２のデータ
は読み出しカウンタ１７０４が生成する通常のラスタス
キャンのアドレスに従って読み出され、出力映像信号と
なる。出力映像信号は液晶パネル１７１０に表示され台
形補正された画像がスクリーン上に投射される。

【０１２０】この実施の形態例では演算時間のかかるフ
ィルタ係数と書き込み画素座標の計算を予め行って係数
メモリ１７０3に格納しているので、高速に映像信号処
理ができ、高精細な動画の処理が高画質に行える。

【０１２１】本発明は入力映像信号をフィルタリングし
たデータをフレームメモリ１７０２に書き込み、読み出
しデータをそのまま出力映像信号とする構成であるが、
一般的な構成であるフレームメモリ１７０２の書き込み
前ではフィルタリング処理を行わず、読み出しデータに
対してフィルタリング処理を行う構成の場合、高画質化
のためにフィルタのタップ数を増やすとフレームメモリ
１７０２から同時に読み出さなければならない画素数が
それに従って増える。本実施例のような場合４画素分の
読み出しが必要になる。そうするとフレームメモリ１７
０２の読み出しバンド幅が増大し、コストアップにつな
がる。しかし本発明の構成では高画質化のためにフィル
タのタップ数を増やしても読み出し、書き込みバンド幅
は増大しない。

【０１２２】なお本実施の形態例では入力画素４個から
１画素を生成するフィルタ１７０１としたがより高画質
化するためより多くの入力画素から１画素を生成するフ
ィルタにすることも出来る。この場合は係数メモリ１７
０３に必要な容量は増える。また本実施の形態９は台形
歪補正処理であったが係数メモリ１７０３の内容によっ
てアスペクト変換など多様な画像変換が高精細な動画に
対しても行える。

【０１２３】（実施の形態１０）図１９は本発明の１０
番目の実施の形態例に係り、画像処理回路のブロック図
である。図１９において、１９０１はフィルタ、１９０
２はフレームメモリ、１９０３は係数メモリ、１９０４
は読み出しアドレスカウンター、１９０５はＣＰＵ、１
９０６は１９０１フィルタの乗算器、１９０７は１９０
１フィルタの映像信号を１ドット時間遅延させるフリッ
プフロップ、１９０８は１９０１フィルタの映像信号を
１ライン時間遅延させるＦＩＦＯ、１９０９は１９０１
フィルタの加算器、１９１０は座標演算器、１９１１は
液晶パネルである。

【０１２４】図２０は本発明の実施の形態１０に係り、
画像処理の説明図である。図２０において、２００１は
入力画像、２００２はフィルタ処理、２００３は出力画
像、２００４は座標(Ｘ,Ｙ) 、画素値vの画素Q、２００
５は座標(u,v) の点P、２００６は座標(ｘ,ｙ)、画素値
v１の画素Ｐ１、２００７は座標(ｘ+１,ｙ)、画素値v２
の画素Ｐ２、２００８は座標(ｘ,ｙ+１)、画素値v3の画
素Ｐ３、２００９は座標(ｘ+１,ｙ+１)、画素値v4の画
素Ｐ４、２０１０は座標演算である。

【０１２５】本実施の形態例は投射型ディスプレイを斜
め投射したときにスクリーン上に生じる台形歪を補正す
る台形歪補正機能を持った投射型ディスプレイの例であ
る。

【０１２６】図２５のように投写型ディスプレイをある
一定の仰角θと投写距離Ｌに設定した場合、液晶パネル
１９０５に表示される入力画像２００１のある画素P
(ｘ,ｙ)２００５はスクリーン３００２上いかなる座標
に投射されるかの写像関係は計算できる。そこでスクリ
ーン３００２上で入力画像２００１が歪無く投射される
ように先に計算した写像関係式を使って点P(ｘ,ｙ)２０
０５の出力画像２００３上の画素Ｑ(Ｘ,Ｙ)２０１０の
座標を求めることが出来る。

【０１２７】この計算を１フレーム分全画素について予
め計算する。歪無く投射される写像関係式を表す関数を
fｘ(ｘ,ｙ), fｙ(ｘ,ｙ)とすると入力画像２００１の画
素P(ｕ,ｖ)２００５は出力画像２００３の画素Q(Ｘ,Ｙ)
２０１０に写像され関係は Ｘ =ｉｎｔ（ｆｘ(ｕ,ｖ)) Ｙ = ｉｎｔ（ｆｙ(ｕ,ｖ)) となる。画素は離散構造を持っており画素Q(Ｘ,Ｙ)２０
０４を画素が実存する点に取ると、点P(ｕ,ｖ)２００５
は画素が実存しない場合がある。そこで点P(ｕ,ｖ)２０
０５の近傍４画素から点P(ｕ,ｖ)２００５との距離の逆
数の比率で重み付けをし、近傍４画素値を足し合わせる
ことで点P(ｕ,ｖ) ２００５の値を予測する。この重み
付けの係数はフィルタ係数ａ１〜ａ４で表され、点P
(ｕ,ｖ)２００５の予測値は出力画像２００３の画素Q
(Ｘ,Ｙ) ２００４の画素値ｖとなる。ＣＰＵ１９０５で
全入力画素について縮小する場合の出力画像の写像先の
小数部については全画素についてフィルタ係数を計算し
てフィルタ係数とし、整数部については全垂直ラインに
ついて計算しライン数分のＹの値を写像パラメータとし
て係数メモリ１９０３に保存される。フィルタ１９０１
では４画素Ｐ１ ２００６、Ｐ２ ２００７、Ｐ３ ２
００８、Ｐ４ ２００９が係数メモリ１９０３に記憶さ
れたフィルタ係数ａ１〜ａ４を用いて

【０１２８】

【数７】

【０１２９】が計算される。

【０１３０】入力画像２００１では画像処理を行う画素
の垂直ラインｙから先に計算されたＹの値を写像パラメ
ータ・フィルタ係数２００４として係数メモリ１９０３
から読み出し、画像処理を行う画素の水平ドットｘから
座標演算器１９１０で座標演算２０１０を行い出力画像
２００３の書き込みアドレス（Ｘ，Ｙ）とする。値ｖは
書き込みアドレス（Ｘ，Ｙ）で示される出力画像２００
３の座標（Ｘ，Ｙ）に書き込まれ画素Q(Ｘ,Ｙ) ２００
４が生成される。これら一連の演算を入力画像２００１
の全領域にわたって行うと出力画像２００３が形成され
る。

【０１３１】次に、図１９の構成の画像処理装置におけ
る映像信号の流れを説明する。入力される映像信号は、
フィルタ１９０１でフィルタリングされる。このフィル
タは２×２のブロックをフィルタリングするためにＦＩ
ＦＯ１９０８、２個のフリップフロップ１９０７、４個
の乗算器１９０６、加算器１９０９で構成され、４画素
を用いて積和演算を行う。フィルタ係数は係数メモリ１
９０３が出力する。係数メモリ１９０３が出力する各垂
直ラインの座標値Ｙに従って座標演算器１９１０で水平
ドット方向の座標値Ｘが計算され書き込みアドレス
（Ｘ，Ｙ）となる。フィルタ１９０１の出力は書き込み
アドレス（Ｘ，Ｙ）で指定されるフレームメモリ１９０
２のアドレスに書き込まれる。フレームメモリ１９０２
のデータは読み出しカウンタ１９０４が生成する通常の
ラスタスキャンのアドレスに従って読み出され、出力映
像信号となる。出力映像信号は液晶パネル１９１１に表
示され台形補正された画像がスクリーン上に投射され
る。

【０１３２】本実施の形態例では演算時間のかかるフィ
ルタ係数と書き込み画素座標の一部の計算を予め行って
係数メモリ１９０3に格納し、座標演算器で書き込み画
素座標の残りの計算をしているので、高速に映像信号処
理ができ、高精細な動画の処理が高画質に行える。本発
明は入力映像信号をフィルタリングしたデータをフレー
ムメモリ１９０２に書き込み、読み出しデータをそのま
ま出力映像信号とする構成であるが、一般的な構成であ
るフレームメモリ１９０２の書き込み前ではフィルタリ
ング処理を行わず、読み出しデータに対してフィルタリ
ング処理を行う構成の場合、高画質化のためにフィルタ
のタップ数を増やすとフレームメモリ１９０２から同時
に読み出さなければならない画素数がそれに従って増え
る。

【０１３３】本実施例のような場合４画素分の読み出し
が必要になる。そうするとフレームメモリ１９０２の読
み出しバンド幅が増大し、コストアップにつながる。し
かし本発明の構成では高画質化のためにフィルタのタッ
プ数を増やしても読み出し、書き込みバンド幅は増大し
ない。

【０１３４】なお本実施の形態例では入力画素４個から
１画素を生成するフィルタ１９０１としたがより高画質
化するためより多くの入力画素から１画素を生成するフ
ィルタにすることも出来る。この場合は係数メモリ１９
０３に必要な容量は増える。座標演算器１９１０で一部
の処理を行っているのでＣＰＵ１９０５の負担は大幅に
軽減される。

【０１３５】また本実施の形態例は台形歪補正処理であ
ったが係数メモリ１９０３、座標演算器１９１０の内容
によってアスペクト変換など多様な画像変換が高精細な
動画に対しても行える。

【０１３６】（実施の形態１１）図２１は本発明の１１
番目の実施の形態に係る画像処理回路のブロック図であ
る。図２１において、２１０１はフィルタ、２１０２は
フレームメモリ、２１０３は係数メモリ、２１０４はフ
ィルタ係数発生器、２１０５は読み出しアドレスカウン
ター、２１０６はＣＰＵ、２１０７はフィルタ２１０１
の乗算器、２１０８はフィルタ２１０１の映像信号を１
ドット時間遅延させるフリップフロップ、２１０９はフ
ィルタ２１０１の映像信号を１ライン時間遅延させるＦ
ＩＦＯ、２１１０はフィルタ２１０１の加算器、２１１
１は液晶パネルである。

【０１３７】図２２は本発明の実施の形態１１に係り、
画像処理の説明図である。図２２において、２２０１は
入力画像、２２０２はフィルタ処理、２２０３は出力画
像、２２０４は係数演算、２２０５は写像座標、２２０
６は座標(ｕ,ｖ)の点Ｐ、２２０７は座標(ｘ,ｙ)、画素
値v１の画素Ｐ１、２２０８は座標(ｘ+１,ｙ)、画素値v
２の画素Ｐ２、２２０９は座標(ｘ,ｙ+１)、画素値v3の
画素Ｐ３、２２１０は座標(ｘ+１,ｙ+１)、画素値v4の
画素Ｐ４、２２１１は座標(Ｘ,Ｙ) 、画素値vの画素Qで
ある。本実施例は投射型ディスプレイを斜め投射したと
きにスクリーン上に生じる台形歪を補正する台形歪補正
機能を持った投射型ディスプレイの例である。

【０１３８】図２５のように投写型ディスプレイをある
一定の仰角θと投写距離Ｌに設定した場合、液晶パネル
２１０５に表示される入力画像２２０１のある画素P
(ｘ,ｙ)２２０５はスクリーン３００２上いかなる座標
に投射されるかの写像関係は計算できる。そこでスクリ
ーン３００２上で入力画像２２０１が歪無く投射される
ように先に計算した写像関係式を使って点P(ｘ,ｙ)２２
０５の出力画像２２０３上の画素Ｑ(Ｘ,Ｙ)２２１０の
座標を求めることが出来る。この計算を１フレーム分全
画素について予め計算する。歪無く投射される写像関係
式を表す関数をfｘ(ｘ,ｙ), fｙ(ｘ,ｙ)とすると入力画
像２２０１の画素P(ｕ,ｖ)２２０５は出力画像２２０３
の画素Q(Ｘ,Ｙ)２２１０に写像され関係は Ｘ = ｉｎｔ（ｆｘ(ｕ,ｖ)) Ｙ = ｉｎｔ（ｆｙ(ｕ,ｖ)) となる。画素は離散構造を持っており画素Q(Ｘ,Ｙ)２２
１１を画素が実存する点に取ると、点P(ｕ,ｖ)２２０６
は画素が実存しない場合がある。そこで点P(ｕ,ｖ)２２
０６の近傍４画素から点P(ｕ,ｖ)２２０６との距離の逆
数の比率で重み付けをし、近傍４画素値を足し合わせる
ことで点P(ｕ,ｖ)２２０６の値を予測する。この重み付
けの係数はフィルタ係数ａ１〜ａ４で表され、点P(ｕ,
ｖ)２２０６の予測値は出力画像２２０３の画素Q(Ｘ,
Ｙ)２２１１の画素値ｖとなる。ＣＰＵ２１０６で全入
力画素について縮小する場合の出力画像の写像座標２２
０５を計算し、その小数部から係数演算２２０４によっ
てフィルタ係数を、整数部から書き込み画素座標を計算
する。写像座標２２０５は係数メモリ２１０３に保存さ
れ、その小数部から係数発生器２１０４でフィルタ２１
０１で使用するフィルタ係数が計算される。フィルタ２
１０１では４画素Ｐ１ ２２０７、Ｐ２ ２２０８、Ｐ
３ ２２０９、Ｐ４ ２２１０が係数発生器２１０４で
計算されたフィルタ係数ａ１〜ａ４を用いて

【０１３９】

【数８】

【０１４０】が計算される。値ｖは係数メモリ２１０３
に記憶された書き込みアドレス（Ｘ，Ｙ）で示される出
力画像２２０３の座標（Ｘ，Ｙ）に書き込まれ画素Q
(Ｘ,Ｙ)２２１１が生成される。

【０１４１】係数メモリ２１０３は現在処理すべき入力
画素の座標（ｘ，ｙ）が与えられ、この座標に対応した
写像先座標が出力される。これら一連の演算を入力画像
２２０１の全領域にわたって行うと出力画像２２０３が
形成される。

【０１４２】次に映像信号の流れを説明する。入力され
る映像信号は、フィルタ２１０１でフィルタリングされ
る。このフィルタは２×２のブロックをフィルタリング
するためにＦＩＦＯ２１０９、２個のフリップフロップ
２１０８、４個の乗算器２１０７、加算器２１１０で構
成され、４画素を用いて積和演算を行う。フィルタ係数
は係数メモリ２１０３が出力する写像先座標から係数発
生器２１０４が計算し生成される。フィルタ２１０１の
出力は係数メモリ２１０３で指定されるフレームメモリ
２１０２のアドレスに書き込まれる。フレームメモリ２
１０２のデータは読み出しカウンタ２１０５が生成する
通常のラスタスキャンのアドレスに従って読み出され、
出力映像信号となる。出力映像信号は液晶パネル２１１
１に表示され台形補正された画像がスクリーン上に投射
される。

【０１４３】この実施の形態例では演算時間のかかる参
照画素座標の計算を予め行って係数メモリ２１０3に格
納しているので、高速に映像信号処理ができ、高精細な
動画の処理が高画質に行える。本発明は入力映像信号を
フィルタリングしたデータをフレームメモリ２１０２に
書き込み、読み出しデータをそのまま出力映像信号とす
る構成であるが、一般的な構成であるフレームメモリ２
１０２の書き込み前ではフィルタリング処理を行わず、
読み出しデータに対してフィルタリング処理を行う構成
の場合、高画質化のためにフィルタのタップ数を増やす
とフレームメモリ２１０２から同時に読み出さなければ
ならない画素数がそれに従って増える。

【０１４４】本実施の形態例のような場合４画素分の読
み出しが必要になる。そうするとフレームメモリ２１０
２の読み出しバンド幅が増大し、コストアップにつなが
る。しかし本発明の構成では高画質化のためにフィルタ
のタップ数を増やしても読み出し、書き込みバンド幅は
増大しない。また係数メモリ２１０３にはフィルタ係数
ではなく写像座標を格納し、係数発生器２１０４でフィ
ルタ係数を発生しているのでフィルタのタップ数が増え
ても係数メモリ２１０３の容量が増えることは無い。な
おこの実施の形態例では入力画素４個から１画素を生成
するフィルタ２１０１としたがタップ数を増やしてより
高画質化するためより多くの入力画素から１画素を生成
するフィルタにすることも出来る。

【０１４５】また係数メモリ２１０３に１フレーム分全
画素の写像先座標ではなく１フレーム分全ラインのパラ
メータを格納し係数発生器２１０４で１ライン毎にその
ラインの全画素のフィルタ係数を演算することも出来
る。この場合係数メモリ２１０３の容量とＣＰＵ２１０
６の演算を大幅に削減できる。このように係数メモリ２
１０３に格納するデータと係数発生器２１０４の演算内
容を変えることで多数の画像処理装置に適応可能にな
る。

【０１４６】また本実施の形態例は台形歪補正処理であ
ったが係数メモリ２１０３の内容によってアスペクト変
換など多様な画像変換が高精細な動画に対しても行え
る。 （実施の形態１２）図２３は本発明の実施の形態６に係
り、画像処理回路のブロック図である。図２３におい
て、２３０１はフィルタ、２３０２はフレームメモリ、
２３０３は係数メモリ、２３０４はフィルタ係数発生
器、２３０５は読み出しアドレスカウンター、２３０６
はＣＰＵ、２３０７はフィルタ２３０１の乗算器、２３
０８はフィルタ２３０１の映像信号を１ドット時間遅延
させるフリップフロップ、２３０９はフィルタ２３０１
の映像信号を１ライン時間遅延させるＦＩＦＯ、２３１
０は２３０１フィルタの加算器、２３１１は座標演算
器、２３１２は液晶パネルである。

【０１４７】図２４は本発明の１２番目の実施の形態に
係る画像処理の説明図である。図２４において、２４０
１は入力画像、２４０２はフィルタ処理、２４０３は出
力画像、２４０４は係数演算、２４０５は写像座標、２
４０６は座標（ｕ，ｖ）の点Ｐ、２４０７は座標(ｘ,
ｙ)、画素値v１の画素Ｐ１、２４０８は座標(ｘ+１,
ｙ)、画素値v２の画素Ｐ２、２４０９は座標(ｘ,ｙ+
１)、画素値v3の画素Ｐ３、２４１０は座標(ｘ+１,ｙ+
１)、画素値v4の画素Ｐ４、２４１１は座標(Ｘ,Ｙ) 、
画素値vの画素Q、２４１２は座標演算処理である。本実
施例は投射型ディスプレイを斜め投射したときにスクリ
ーン上に生じる台形歪を補正する台形歪補正機能を持っ
た投射型ディスプレイの例である。

【０１４８】図２５のように投写型ディスプレイをある
一定の仰角θと投写距離Ｌに設定した場合、液晶パネル
２３０５に表示される入力画像２４０１のある画素Ｐ
(ｘ,ｙ)２４０５はスクリーン３００２上いかなる座標
に投射されるかの写像関係は計算できる。そこでスクリ
ーン３００２上で入力画像２４０１が歪無く投射される
ように先に計算した写像関係式を使って点Ｐ(ｘ,ｙ)２
４０５の出力画像２４０３上の画素Ｑ(Ｘ,Ｙ)２４１０
の座標を求めることが出来る。この計算を１フレーム分
全画素について予め計算する。

【０１４９】歪無く投射される写像関係式を表す関数を
fｘ(ｘ,ｙ), fｙ(ｘ,ｙ)とすると入力画像２４０１の画
素Ｐ（ｕ，ｖ）２４０５は出力画像２４０３の画素Ｑ
(Ｘ,Ｙ)２４１０に写像され関係は、 Ｘ = ｉｎｔ（ｆｘ（ｕ，ｖ）) Ｙ = ｉｎｔ（ｆｙ（ｕ，ｖ）) となる。画素は離散構造を持っており画素Q(Ｘ,Ｙ)２４
１１を画素が実存する点に取ると、点P（ｕ，ｖ）２４
０６は画素が実存しない場合がある。

【０１５０】そこで点P（ｕ，ｖ）２４０６の近傍４画
素から点P（ｕ，ｖ）２４０６との距離の逆数の比率で
重み付けをし、近傍４画素値を足し合わせることで点P
（ｕ，ｖ）２４０６の値を予測する。この重み付けの係
数はフィルタ係数ａ１〜ａ４で表され、点P（ｕ，ｖ）
２４０６の予測値は出力画像２４０３の画素Q(Ｘ,Ｙ)
２４１１の画素値ｖとなる。

【０１５１】ＣＰＵ２３０６で全入力画素について縮小
する場合の出力画像の写像先座標の小数部については全
画素について計算し、整数部については全垂直ラインに
ついて計算しライン数分のＹの値を写像パラメータとし
て係数メモリ２４０３に保存される。フィルタ２３０１
では４画素Ｐ１ ２４０７、Ｐ２ ２４０８、Ｐ３２４
０９、Ｐ４ ２４１０の値と係数メモリ２３０３に記憶
された写像先座標から係数発生器２３０４で計算したａ
１〜ａ４を用いて

【０１５２】

【数９】

【０１５３】が計算される。入力画像２４０１では画像
処理を行う画素の垂直ラインｙから先に計算されたＹの
値を写像パラメータ２４０５として係数メモリ２３０３
から読み出し、画像処理を行う画素の水平ドットｘから
座標演算器２３１０で座標演算２４１２を行い出力画像
２４０３の書き込みアドレス（Ｘ，Ｙ）とする。値ｖは
書き込みアドレス（Ｘ，Ｙ）で示される出力画像２４０
３の座標（Ｘ，Ｙ）に書き込まれ画素Q(Ｘ,Ｙ)２４１１
が生成される。これら一連の演算を入力画像２４０１の
全領域にわたって行うと出力画像２４０３が形成され
る。

【０１５４】次に映像信号の流れを説明する。入力され
る映像信号は、フィルタ２３０１でフィルタリングされ
る。このフィルタは２×２のブロックをフィルタリング
するためにＦＩＦＯ２３０９、２個のフリップフロップ
２３０８、４個の乗算器２３０７、加算器２３１０で構
成され、４画素を用いて積和演算を行う。フィルタ係数
は係数メモリ２３０３が出力する写像先座標から係数発
生器２３０４が計算し生成される。係数メモリ２３０３
が出力する各垂直ラインの座標値Ｙに従って座標演算器
２３１０で水平ドット方向の座標値Ｘが計算され書き込
みアドレス（Ｘ，Ｙ）となる。フィルタ２３０１の出力
は書き込みアドレス（Ｘ，Ｙ）で指定されるフレームメ
モリ２３０２のアドレスに書き込まれる。フィルタ２３
０１の出力は係数メモリ２３０３で指定されるフレーム
メモリ２３０２のアドレスに書き込まれる。フレームメ
モリ２３０２のデータは読み出しカウンタ２３０５が生
成する通常のラスタスキャンのアドレスに従って読み出
され、出力映像信号となる。出力映像信号は液晶パネル
２３１２に表示され台形補正された画像がスクリーン上
に投射される。

【０１５５】この実施の形態例では演算時間のかかる書
き込み画素座標の計算とフィルタ係数の計算をハードウ
ェアで行い、写像計算を予めＣＰＵ２３０６で行って係
数メモリ２３０3に格納しているので、高速に映像信号
処理ができ、高精細な動画の処理が高画質に行え、さら
にＣＰＵ２３０６の負担も少ない。

【０１５６】本発明は入力映像信号をフィルタリングし
たデータをフレームメモリ２３０２に書き込み、読み出
しデータをそのまま出力映像信号とする構成であるが、
一般的な構成であるフレームメモリ２３０２の書き込み
前ではフィルタリング処理を行わず、読み出しデータに
対してフィルタリング処理を行う構成の場合、高画質化
のためにフィルタのタップ数を増やすとフレームメモリ
２３０２から同時に読み出さなければならない画素数が
それに従って増える。本実施例のような場合４画素分の
読み出しが必要になる。そうするとフレームメモリ２３
０２の読み出しバンド幅が増大し、コストアップにつな
がる。

【０１５７】しかし本発明の構成では高画質化のために
フィルタのタップ数を増やしても読み出し、書き込みバ
ンド幅は増大しない。また係数メモリ２３０３にはフィ
ルタ係数ではなく写像座標を格納し、係数発生器２３０
４でフィルタ係数を発生しているのでフィルタのタップ
数が増えても係数メモリ２３０３の容量が増えることは
無い。

【０１５８】なおこの実施の形態例では入力画素４個か
ら１画素を生成するフィルタ２３０１としたがタップ数
を増やしてより高画質化するためより多くの入力画素か
ら１画素を生成するフィルタにすることも出来る。

【０１５９】係数メモリ２３０３に１フレーム分全画素
の写像先座標ではなく１フレーム分全ラインのパラメー
タを格納し係数発生器２３０４で１ライン毎にそのライ
ンの全画素のフィルタ係数を演算することとしたので係
数メモリ２３０３の容量とＣＰＵ２３０６の演算を大幅
に削減できた。係数メモリ２３０３に格納するデータと
係数発生器２３０４の演算内容を変えることで多数の画
像処理装置に適応可能になる。

【０１６０】また本実施の形態１２は台形歪補正処理で
あったが係数メモリ２３０３、座標演算器２３１１の内
容によってアスペクト変換など多様な画像変換が高精細
な動画に対しても行える。

【０１６１】

【発明の効果】本発明によれば、映像信号に基づく画像
データを加工して意図する表示用の画像データを新たに
生成する画像処理装置において、画質とコストを両立で
き、かつ、画像生成のための多様な条件に対応できると
いう効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る画像処理回路のブ
ロック図

【図２】本発明の実施の形態１に係る画像処理の説明図

【図３】本発明の実施の形態２に係る画像処理回路のブ
ロック図

【図４】本発明の実施の形態２に係る画像処理の説明図

【図５】本発明の実施の形態３に係る画像処理回路のブ
ロック図

【図６】本発明の実施の形態３に係る画像処理の説明図

【図７】本発明の実施の形態４に係る画像処理回路のブ
ロック図

【図８】本発明の実施の形態４に係る画像処理の説明図

【図９】本発明の実施の形態５に係る画像処理回路のブ
ロック図

【図１０】本発明の実施の形態５に係る画像処理の説明
図

【図１１】本発明の実施の形態６に係る画像処理回路の
ブロック図

【図１２】本発明の実施の形態６に係る画像処理の説明
図

【図１３】本発明の実施の形態７に係るディスプレイ装
置の画像処理回路の部分を示すブロック図

【図１４】本発明の実施の形態７に係るディスプレイ装
置の画像処理の説明図

【図１５】本発明の実施の形態８に係るディスプレイ装
置の画像処理回路の部分を示すブロック図

【図１６】本発明の実施の形態８に係るディスプレイ装
置の画像処理の説明図

【図１７】本発明の実施の形態９に係るディスプレイ装
置の画像処理回路の部分を示すブロック図

【図１８】本発明の実施の形態９に係るディスプレイ装
置の画像処理の説明図

【図１９】本発明の実施の形態１０に係るディスプレイ
装置の画像処理回路の部分を示すブロック図

【図２０】本発明の実施の形態１０に係るディスプレイ
装置の画像処理の説明図

【図２１】本発明の実施の形態１１に係るディスプレイ
装置の画像処理回路の部分を示すブロック図

【図２２】本発明の実施の形態１１に係るディスプレイ
装置の画像処理の説明図

【図２３】本発明の実施の形態１２に係るディスプレイ
装置の画像処理回路の部分を示すブロック図

【図２４】本発明の実施の形態１２に係るディスプレイ
装置の画像処理の説明図

【図２５】従来の投写型ディスプレイ装置を設置した状
態を示す図

【図２６】従来の投写型ディスプレイ装置の正規の画像
と、スクリーンに投写した場合の歪み画像と、歪みを補
正するための画像との関係を示す説明図

【図２７】同装置において逆補正した画像を得るための
参照画素座標の関係を示す説明図

【図２８】従来の投写型ディスプレイ装置の画像処理手
段の構成図

【図２９】同装置の画像処理の手順を示す図

【符号の説明】

１０１ フレームメモリ １０２ 係数メモリ １０３ 読み出しアドレスカウンター １０４ ＣＰＵ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 5/00 Ｈ０４Ｎ 5/66 Ａ 5/36 Ｇ０９Ｇ 5/00 ５５５Ｇ Ｈ０４Ｎ 5/66 5/36 ５２０Ｃ Ｆターム(参考） 5B057 BA02 CA08 CA12 CA16 CB08 CB12 CB16 CC02 CD06 CE06 CH09 CH11 5C006 AB05 AF46 BB11 BC16 EC11 FA11 5C058 AA06 AA11 BA27 BB13 BB25 EA02 5C080 AA05 AA10 BB05 CC06 DD01 DD08 DD22 DD27 EE19 EE32 JJ01 JJ02 JJ06 JJ07 5C082 BA41 BB15 CA21 CA31 CA81 CA85 CB01 CB05 DA51 MM02 MM04 MM07 MM10

Claims (24)

【特許請求の範囲】
1. 【請求項１】 画像データを記憶するフレームメモリを
   有し、このフレームメモリの画像データを加工して意図
   する表示用の画像データを新たに生成する画像処理装置
   において、 前記画像データを加工する場合の書き込み画素座標を予
   め記憶する係数メモリを有し、前記係数メモリの前記書
   き込み画素座標のデータが前記フレームメモリに対して
   画像データの書き込みアドレスとして与えられることを
   特徴とする画像処理装置。
2. 【請求項２】 画像データを記憶するフレームメモリを
   有し、前記フレームメモリの画像データを加工して意図
   する表示用の画像データを新たに生成する画像処理装置
   において、 前記画像データを加工する場合の書き込み画素座標を生
   成する座標演算器と前記座標演算器のパラメータを予め
   記憶する係数メモリを備え、前記係数メモリのデータが
   前記座標演算器の前記書き込み画素座標生成のパラメー
   タとして与えられ、前記座標演算器の前記書き込み画素
   座標のデータが前記フレームメモリに対して画像データ
   の書き込みアドレスとして与えられることを特徴とする
   画像処理装置。
3. 【請求項３】 請求項２記載の画像処理装置において、
   前記座標演算器はプログラミング可能なプロセッサで実
   現されていることを特徴とする画像処理装置。
4. 【請求項４】 画像データの変換処理において画像デー
   タを記憶するフレームメモリを備え、このフレームメモ
   リの画像データを加工して意図する表示用の画像データ
   を新たに生成する画像処理装置において、前記画像デー
   タを加工する場合の書き込み画素座標を予め記憶する係
   数メモリと画像データをフィルタリングするフィルタを
   備え、前記フィルタの出力が前記フレームメモリに与え
   られ、前記係数メモリの前記書き込み画素座標のデータ
   が前記フィルタのフィルタ係数として与えられるととも
   に前記フレームメモリに対して画像データの書き込みア
   ドレスとして与えられることを特徴とする画像処理装
   置。
5. 【請求項５】 請求項４記載の画像処理装置において、
   前記フィルタはプログラミング可能なプロセッサで実現
   されていることを特徴とする画像処理装置。
6. 【請求項６】 画像データの変換処理において画像デー
   タを記憶するフレームメモリを有し、このフレームメモ
   リの画像データを加工して意図する表示用の画像データ
   を新たに生成する画像処理装置において、前記画像デー
   タを加工する場合の書き込み画素座標を生成する座標演
   算器と前記座標演算器のパラメータを予め記憶する係数
   メモリと画像データをフィルタリングするフィルタを備
   え、前記フィルタの出力が前記フレームメモリに与えら
   れ、前記係数メモリの前記書き込み画素座標のデータが
   前記フィルタのフィルタ係数として与えられるとともに
   前記座標演算器の前記書き込み画素座標生成のパラメー
   タとして与えられ、前記書き込み画素座標が前記フレー
   ムメモリに対して画像データの書き込みアドレスとして
   与えられることを特徴とする画像処理装置。
7. 【請求項７】 請求項６記載の画像処理装置において、
   前記座標演算器と前記フィルタの少なくとも一つがプロ
   グラミング可能なプロセッサで実現されていることを特
   徴とする画像処理装置。
8. 【請求項８】 画像データの変換処理において画像デー
   タを記憶するフレームメモリを備え、このフレームメモ
   リの画像データを加工して意図する表示用の画像データ
   を新たに生成する画像処理装置において、前記画像デー
   タを加工する場合の書き込み画素座標を予め記憶する係
   数メモリと画像データをフィルタリングするフィルタと
   前記フィルタの係数を演算する係数演算器を備え、前記
   フィルタの出力が前記フレームメモリに与えられ、前記
   係数メモリの前記書き込み画素座標のデータが前記係数
   演算器のパラメータとして与えられるとともに前記フレ
   ームメモリに対して画像データの書き込みアドレスとし
   て与えられ、前記係数演算器の出力が前記フィルタに与
   えられることを特徴とする画像処理装置。
9. 【請求項９】 請求項８記載の画像処理装置において、
   前記係数演算器と前記フィルタの少なくとも一つがプロ
   グラミング可能なプロセッサで実現されていることを特
   徴とする画像処理装置。
10. 【請求項１０】 画像データの変換処理において画像デ
    ータを記憶するフレームメモリを備え、このフレームメ
    モリの画像データを加工して意図する表示用の画像デー
    タを新たに生成する画像処理装置において、前記画像デ
    ータを加工する場合の書き込み画素座標を生成する座標
    演算器と前記座標演算器のパラメータを予め記憶する係
    数メモリと画像データをフィルタリングするフィルタと
    前記フィルタの係数を演算する係数演算器を備え、前記
    フィルタの出力が前記フレームメモリに与えられ、前記
    係数メモリの出力データが前記係数演算器のパラメータ
    として与えられるとともに前記座標演算器のパラメータ
    として与えられ、前記書き込み画素座標が前記フレーム
    メモリに対して画像データの書き込みアドレスとして与
    えられ、前記係数演算器の出力が前記フィルタに与えら
    れることを特徴とする画像処理装置。
11. 【請求項１１】 請求項１０記載の画像処理装置におい
    て、前記係数演算器と前記フィルタと前記座標演算器の
    うち少なくとも一つがプログラミング可能なプロセッサ
    で実現されていることを特徴とする画像処理装置。
12. 【請求項１２】 画像データを記憶するフレームメモリ
    を有し、このフレームメモリの画像データを加工して意
    図する表示用の画像データを新たに生成する画像処理部
    とディスプレイを具備するディスプレイ装置において、
    前記画像データを加工する場合の書き込み画素座標を予
    め記憶する係数メモリを有し、前記係数メモリの前記書
    き込み画素座標のデータが前記フレームメモリに対して
    画像データの書き込みアドレスとして与えられることを
    特徴とするディスプレイ装置。
13. 【請求項１３】 画像データを記憶するフレームメモリ
    を有し、このフレームメモリの画像データを加工して意
    図する表示用の画像データを新たに生成する画像処理部
    とディスプレイを具備するディスプレイ装置において、
    前記画像データを加工する場合の書き込み画素座標を生
    成する座標演算器と前記座標演算器のパラメータを予め
    記憶する係数メモリを備え、前記係数メモリのデータが
    前記座標演算器の前記書き込み画素座標生成のパラメー
    タとして与えられ、前記座標演算器の前記書き込み画素
    座標のデータが前記フレームメモリに対して画像データ
    の書き込みアドレスとして与えられることを特徴とする
    ディスプレイ装置。
14. 【請求項１４】 請求項１３記載の画像処理装置におい
    て、前記座標演算器はプログラミング可能なプロセッサ
    で実現されていることを特徴とする画像処理装置。
15. 【請求項１５】 画像データを記憶するフレームメモリ
    を有し、このフレームメモリの画像データを加工して意
    図する表示用の画像データを新たに生成する画像処理部
    とディスプレイを具備するディスプレイ装置において、
    前記画像データを加工する場合の書き込み画素座標を予
    め記憶する係数メモリと画像データをフィルタリングす
    るフィルタを備え、前記フィルタの出力が前記フレーム
    メモリに与えられ、前記係数メモリの前記書き込み画素
    座標のデータが前記フィルタのフィルタ係数として与え
    られるとともに前記フレームメモリに対して画像データ
    の書き込みアドレスとして与えられることを特徴とする
    ディスプレイ装置。
16. 【請求項１６】 請求項１５記載の画像処理装置におい
    て、前記フィルタはプログラミング可能なプロセッサで
    実現されていることを特徴とする画像処理装置。
17. 【請求項１７】 画像データを記憶するフレームメモリ
    を有し、このフレームメモリの画像データを加工して意
    図する表示用の画像データを新たに生成する画像処理部
    とディスプレイを具備するディスプレイ装置において、
    前記画像データを加工する場合の書き込み画素座標を生
    成する座標演算器と前記座標演算器のパラメータを予め
    記憶する係数メモリと画像データをフィルタリングする
    フィルタを備え、前記フィルタの出力が前記フレームメ
    モリに与えられ、前記係数メモリの前記書き込み画素座
    標のデータが前記フィルタのフィルタ係数として与えら
    れるとともに前記座標演算器の前記書き込み画素座標生
    成のパラメータとして与えられ、前記書き込み画素座標
    が前記フレームメモリに対して画像データの書き込みア
    ドレスとして与えられることを特徴とするディスプレイ
    装置。
18. 【請求項１８】 請求項１７記載の画像処理装置におい
    て、前記座標演算器と前記フィルタの少なくとも一つが
    プログラミング可能なプロセッサで実現されていること
    を特徴とする画像処理装置。
19. 【請求項１９】 画像データを記憶するフレームメモリ
    を有し、このフレームメモリの画像データを加工して意
    図する表示用の画像データを新たに生成する画像処理部
    とディスプレイを具備するディスプレイ装置において、
    前記画像データを加工する場合の書き込み画素座標を予
    め記憶する係数メモリと画像データをフィルタリングす
    るフィルタと前記フィルタの係数を演算する係数演算器
    を備え、前記フィルタの出力が前記フレームメモリに与
    えられ、前記係数メモリの前記書き込み画素座標のデー
    タが前記係数演算器のパラメータとして与えられるとと
    もに前記フレームメモリに対して画像データの書き込み
    アドレスとして与えられ、前記係数演算器の出力が前記
    フィルタに与えられることを特徴とするディスプレイ装
    置。
20. 【請求項２０】 請求項１９記載の画像処理装置におい
    て、前記係数演算器と前記フィルタの少なくとも一つが
    プログラミング可能なプロセッサで実現されていること
    を特徴とする画像処理装置。
21. 【請求項２１】 画像データを記憶するフレームメモリ
    を有し、このフレームメモリの画像データを加工して意
    図する表示用の画像データを新たに生成する画像処理部
    とディスプレイを具備するディスプレイ装置において、
    前記画像データを加工する場合の書き込み画素座標を生
    成する座標演算器と前記座標演算器のパラメータを予め
    記憶する係数メモリと画像データをフィルタリングする
    フィルタと前記フィルタの係数を演算する係数演算器を
    備え、前記フィルタの出力が前記フレームメモリに与え
    られ、前記係数メモリの出力データが前記係数演算器の
    パラメータとして与えられるとともに前記座標演算器の
    パラメータとして与えられ、前記書き込み画素座標が前
    記フレームメモリに対して画像データの書き込みアドレ
    スとして与えられ、前記係数演算器の出力が前記フィル
    タに与えられることを特徴とするディスプレイ装置。
22. 【請求項２２】 請求項２１記載の画像処理装置におい
    て、前記係数演算器と前記フィルタと前記座標演算器の
    うち少なくとも一つがプログラミング可能なプロセッサ
    で実現されていることを特徴とする画像処理装置。
23. 【請求項２３】 請求項１２から請求項２２記載のディ
    スプレイ装置において、前記ディスプレイ装置は投射型
    ディスプレイ装置であることを特徴とするディスプレイ
    装置。
24. 【請求項２４】 請求項１２から請求項２２記載のディ
    スプレイ装置において、前記ディスプレイはドットマト
    リクス構造を持つことを特徴とするディスプレイ装置。