JP2003109959A - 半導体素子の形成方法 - Google Patents
半導体素子の形成方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 マスク絶縁膜パターンやコンタクトプラグの
ディッシング現象を防いで素子の特性の劣化を防止し、
それに伴う半導体素子の高集積化を可能にする。 【解決手段】 半導体基板１１上に、マスク絶縁膜パタ
ーン２１が重ねられた導電配線の側壁に絶縁膜スペーサ
を形成し、その上部に表面を平坦化させる層間絶縁膜２
７を形成し、写真エッチング工程で、半導体基板を露出
させる貯蔵電極コンタクトホール及びビットライン用コ
ンタクトホールを形成し、コンタクトホール等を埋め込
むコンタクトプラグ用導電層を形成し、前記コンタクト
プラグ用導電層と層間絶縁膜を塩基性スラリーを利用し
た第１次ＣＭＰ工程後、酸性スラリーを利用してコンタ
クトプラグ用導電層と層間絶縁膜をエッチングする第２
次ＣＭＰ工程を行い、マスク絶縁膜パターン２１の上部
を露出させてコンタクトプラグ３３を形成する。
ディッシング現象を防いで素子の特性の劣化を防止し、
それに伴う半導体素子の高集積化を可能にする。 【解決手段】 半導体基板１１上に、マスク絶縁膜パタ
ーン２１が重ねられた導電配線の側壁に絶縁膜スペーサ
を形成し、その上部に表面を平坦化させる層間絶縁膜２
７を形成し、写真エッチング工程で、半導体基板を露出
させる貯蔵電極コンタクトホール及びビットライン用コ
ンタクトホールを形成し、コンタクトホール等を埋め込
むコンタクトプラグ用導電層を形成し、前記コンタクト
プラグ用導電層と層間絶縁膜を塩基性スラリーを利用し
た第１次ＣＭＰ工程後、酸性スラリーを利用してコンタ
クトプラグ用導電層と層間絶縁膜をエッチングする第２
次ＣＭＰ工程を行い、マスク絶縁膜パターン２１の上部
を露出させてコンタクトプラグ３３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の形成方
法に関し、特に、ランディングプラグポリを利用するコ
ンタクトプラグ用導電層のＣＭＰ工程時に、周辺の層間
絶縁膜であるシリコン酸化膜がディッシング（dishin
g）される現象を防止する技術に関する。
法に関し、特に、ランディングプラグポリを利用するコ
ンタクトプラグ用導電層のＣＭＰ工程時に、周辺の層間
絶縁膜であるシリコン酸化膜がディッシング（dishin
g）される現象を防止する技術に関する。
【０００２】
【従来の技術】従来のＣＭＰ（chemical mechanical po
lishing：化学機械的研磨)工程は、塩基性スラリー（sl
urry）を用いてプラグを隔離させる方法でプラグ材料
と、ワードライン（word line）のハードマスク層に用
いられる窒化膜と、平坦化及びギャップフィル（gap fi
ll）材料に用いられる酸化膜を研磨する工程の際、窒化
膜とプラグ材料及び酸化膜のエッチング選択比の差によ
り窒化膜に比べてプラグ材料と酸化膜がディッシングさ
れる現象が誘発され、他の酸化膜をさらに蒸着しなけれ
ばならない工程上の問題点がある。
lishing：化学機械的研磨)工程は、塩基性スラリー（sl
urry）を用いてプラグを隔離させる方法でプラグ材料
と、ワードライン（word line）のハードマスク層に用
いられる窒化膜と、平坦化及びギャップフィル（gap fi
ll）材料に用いられる酸化膜を研磨する工程の際、窒化
膜とプラグ材料及び酸化膜のエッチング選択比の差によ
り窒化膜に比べてプラグ材料と酸化膜がディッシングさ
れる現象が誘発され、他の酸化膜をさらに蒸着しなけれ
ばならない工程上の問題点がある。
【０００３】プラグ材料と酸化膜ディッシング領域にＣ
ＭＰ研磨残留物が流出する場合、後続洗浄（cleaning）
工程で残留物が除去されないためビットラインコンタク
トプラグや貯蔵電極コンタクトプラグとの間にブリッジ
（bridge）を誘発させ、素子の収率の減少を発生させる
という問題点がある。
ＭＰ研磨残留物が流出する場合、後続洗浄（cleaning）
工程で残留物が除去されないためビットラインコンタク
トプラグや貯蔵電極コンタクトプラグとの間にブリッジ
（bridge）を誘発させ、素子の収率の減少を発生させる
という問題点がある。
【０００４】図１及び図２は、従来の技術に係る半導体
素子の形成方法に伴う問題点を説明するための図面等で
ある。図１は、窒化膜でなるマスク絶縁膜パターンが上
側に備えられ、側壁に窒化膜スペーサが備えられるワー
ドラインを形成し、その上部を平坦化させる層間絶縁膜
をＢＰＳＧ（Borophosphosilicate glass）で形成した
後、貯蔵電極コンタクトホール及びビットラインコンタ
クトホールを形成できる露光マスクを利用した写真エッ
チング(photoetching)工程で、前記層間絶縁膜を自己整
列的にエッチングして貯蔵電極コンタクトホール及びビ
ットラインコンタクトホールを形成した後、前記コンタ
クトホール等を埋め込む導電層を全体表面の上部に形成
して前記層間絶縁膜が露出するよう前記導電層をエッチ
ングした後、前記マスク絶縁膜が露出するまで表面をＣ
ＭＰ処理してコンタクトプラグを形成する。
素子の形成方法に伴う問題点を説明するための図面等で
ある。図１は、窒化膜でなるマスク絶縁膜パターンが上
側に備えられ、側壁に窒化膜スペーサが備えられるワー
ドラインを形成し、その上部を平坦化させる層間絶縁膜
をＢＰＳＧ（Borophosphosilicate glass）で形成した
後、貯蔵電極コンタクトホール及びビットラインコンタ
クトホールを形成できる露光マスクを利用した写真エッ
チング(photoetching)工程で、前記層間絶縁膜を自己整
列的にエッチングして貯蔵電極コンタクトホール及びビ
ットラインコンタクトホールを形成した後、前記コンタ
クトホール等を埋め込む導電層を全体表面の上部に形成
して前記層間絶縁膜が露出するよう前記導電層をエッチ
ングした後、前記マスク絶縁膜が露出するまで表面をＣ
ＭＰ処理してコンタクトプラグを形成する。
【０００５】このとき、前記ＣＭＰ工程は前記マスク絶
縁膜の窒化膜と、シリコン酸化膜のＢＰＳＧ及びコンタ
クトプラグ用導電層のエッチング選択比の差を利用して
行ったものであり、塩基性スラリーを利用して行ったも
のである。（ａ）は、コンタクトプラグ用材料のコンタ
クトプラグ用導電層がＣＭＰ工程時に過度にエッチング
されてディッシングされていることを示す。（ｂ）は、
層間絶縁膜のＢＰＳＧがＣＭＰ工程時に過度にエッチン
グされディッシングされていることを示す。
縁膜の窒化膜と、シリコン酸化膜のＢＰＳＧ及びコンタ
クトプラグ用導電層のエッチング選択比の差を利用して
行ったものであり、塩基性スラリーを利用して行ったも
のである。（ａ）は、コンタクトプラグ用材料のコンタ
クトプラグ用導電層がＣＭＰ工程時に過度にエッチング
されてディッシングされていることを示す。（ｂ）は、
層間絶縁膜のＢＰＳＧがＣＭＰ工程時に過度にエッチン
グされディッシングされていることを示す。
【０００６】前記図２は、前記図１のディッシング現象
により発生するフェイル（fail）を示す写真等であり、
ランディングプラグポリ（Landing Plug Poly：以下、
ＬＰＰと記す）のＣＭＰ時に発生する残留物（residu
e）により後続工程でビットラインコンタクトプラグと
貯蔵電極コンタクトプラグとの間のショートが発生した
フェイル状態である。（ｃ）はカラムフェイルを示した
ものであり、（ｄ）はビットフェイルを示したものであ
る。
により発生するフェイル（fail）を示す写真等であり、
ランディングプラグポリ（Landing Plug Poly：以下、
ＬＰＰと記す）のＣＭＰ時に発生する残留物（residu
e）により後続工程でビットラインコンタクトプラグと
貯蔵電極コンタクトプラグとの間のショートが発生した
フェイル状態である。（ｃ）はカラムフェイルを示した
ものであり、（ｄ）はビットフェイルを示したものであ
る。
【０００７】
【発明が解決しようとする課題】前記のように、従来の
技術に係る半導体素子のコンタクトプラグの形成方法
は、マスク絶縁膜の窒化膜と、層間絶縁膜のシリコン酸
化膜と、コンタクトプラグ用導電層との間のエッチング
選択比の差を利用したＣＭＰ工程の際、コンタクトプラ
グ用導電層及び層間絶縁膜であるシリコン酸化膜のディ
ッシング現象による素子の特性の劣化、及び収率の低下
が発生することがあるという問題点がある。
技術に係る半導体素子のコンタクトプラグの形成方法
は、マスク絶縁膜の窒化膜と、層間絶縁膜のシリコン酸
化膜と、コンタクトプラグ用導電層との間のエッチング
選択比の差を利用したＣＭＰ工程の際、コンタクトプラ
グ用導電層及び層間絶縁膜であるシリコン酸化膜のディ
ッシング現象による素子の特性の劣化、及び収率の低下
が発生することがあるという問題点がある。
【０００８】本発明は、このような従来の技術の問題点
を解決するためのものであり、本発明の目的は、窒化膜
に比べてシリコン層と酸化膜に対する研磨速度の速い塩
基性スラリーを利用した第１次ＣＭＰ工程を行い、ディ
ッシングを減少させることのできる酸性スラリーを利用
した第２次ＣＭＰ工程を行い、コンタクトプラグを形成
するためのＣＭＰ工程時にディッシング現象の誘発を抑
制することにより半導体素子の特性及び信頼性を向上さ
せ、それに伴う半導体素子の収率を向上させることがで
きる半導体素子の形成方法を提供することにある。
を解決するためのものであり、本発明の目的は、窒化膜
に比べてシリコン層と酸化膜に対する研磨速度の速い塩
基性スラリーを利用した第１次ＣＭＰ工程を行い、ディ
ッシングを減少させることのできる酸性スラリーを利用
した第２次ＣＭＰ工程を行い、コンタクトプラグを形成
するためのＣＭＰ工程時にディッシング現象の誘発を抑
制することにより半導体素子の特性及び信頼性を向上さ
せ、それに伴う半導体素子の収率を向上させることがで
きる半導体素子の形成方法を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の半導体素子の形成方法は、半導体
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上に、窒化膜で形成されたマスク絶縁膜パターンが
重ねられた導電配線を形成する工程と、前記導電配線と
マスク絶縁膜パターンの側壁に絶縁膜スペーサを形成す
る工程と、前記結果物の全表面上に表面を平坦化させる
酸化膜材質の層間絶縁膜を形成する工程と、前記層間絶
縁膜をコンタクトマスク（露光マスク)を利用した写真
エッチング工程でエッチングし、前記半導体基板を露出
させて貯蔵電極及びビットライン（bit line)用コンタ
クトホールを形成する工程と、前記コンタクトホールを
埋め込むシリコン材質のコンタクトプラグを形成する工
程と、前記コンタクトプラグと層間絶縁膜を塩基性スラ
リーを利用して一定の厚さにエッチングする第１次ＣＭ
Ｐ工程と、前記コンタクトプラグと層間絶縁膜を酸性ス
ラリーを利用して第２次ＣＭＰ工程を行い、前記マスク
絶縁膜パターンを露出させることを特徴とする。
に、請求項１に記載の半導体素子の形成方法は、半導体
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上に、窒化膜で形成されたマスク絶縁膜パターンが
重ねられた導電配線を形成する工程と、前記導電配線と
マスク絶縁膜パターンの側壁に絶縁膜スペーサを形成す
る工程と、前記結果物の全表面上に表面を平坦化させる
酸化膜材質の層間絶縁膜を形成する工程と、前記層間絶
縁膜をコンタクトマスク（露光マスク)を利用した写真
エッチング工程でエッチングし、前記半導体基板を露出
させて貯蔵電極及びビットライン（bit line)用コンタ
クトホールを形成する工程と、前記コンタクトホールを
埋め込むシリコン材質のコンタクトプラグを形成する工
程と、前記コンタクトプラグと層間絶縁膜を塩基性スラ
リーを利用して一定の厚さにエッチングする第１次ＣＭ
Ｐ工程と、前記コンタクトプラグと層間絶縁膜を酸性ス
ラリーを利用して第２次ＣＭＰ工程を行い、前記マスク
絶縁膜パターンを露出させることを特徴とする。
【００１０】請求項２に記載の発明は、請求項１に記載
の半導体素子の形成方法において、前記塩基性スラリー
はｐＨ６〜１２であり、酸性スラリーはｐＨ６以下であ
ることを特徴とする。
の半導体素子の形成方法において、前記塩基性スラリー
はｐＨ６〜１２であり、酸性スラリーはｐＨ６以下であ
ることを特徴とする。
【００１１】請求項３に記載の発明は、請求項１に記載
の半導体素子の形成方法において、前記酸性スラリーの
（シリコン材質／酸化膜）の研磨選択比は、０.５〜２
であることを特徴とする。
の半導体素子の形成方法において、前記酸性スラリーの
（シリコン材質／酸化膜）の研磨選択比は、０.５〜２
であることを特徴とする。
【００１２】請求項４に記載の発明は、請求項１に記載
の半導体素子の形成方法において、前記マスク絶縁膜の
上部に反射防止膜が備えられていることを特徴とする。
の半導体素子の形成方法において、前記マスク絶縁膜の
上部に反射防止膜が備えられていることを特徴とする。
【００１３】請求項５に記載の発明は、請求項４に記載
の半導体素子の形成方法において、前記反射防止膜は、
シリコン酸化窒化膜（ＳｉＯＮ）であることを特徴とす
る。
の半導体素子の形成方法において、前記反射防止膜は、
シリコン酸化窒化膜（ＳｉＯＮ）であることを特徴とす
る。
【００１４】請求項６に記載の発明は、請求項１に記載
の半導体素子の形成方法において、前記導電配線に有機
下部反射防止膜（organic bottom ＡＲＣ）が備えられ
ていることを特徴とする。
の半導体素子の形成方法において、前記導電配線に有機
下部反射防止膜（organic bottom ＡＲＣ）が備えられ
ていることを特徴とする。
【００１５】請求項７に記載の発明は、請求項１に記載
の半導体素子の形成方法において、前記コンタクトプラ
グは非晶質シリコン、ポリシリコン及びエピタキシャル
成長したシリコンの中から選択される何れか１つの材質
から形成されてなることを特徴とする。
の半導体素子の形成方法において、前記コンタクトプラ
グは非晶質シリコン、ポリシリコン及びエピタキシャル
成長したシリコンの中から選択される何れか１つの材質
から形成されてなることを特徴とする。
【００１６】請求項８に記載の発明は、請求項１に記載
の半導体素子の形成方法において、前記コンタクトプラ
グは、円形又は「Ｔ」字状にランディング（landing)さ
れて備えられていることを特徴とする。
の半導体素子の形成方法において、前記コンタクトプラ
グは、円形又は「Ｔ」字状にランディング（landing)さ
れて備えられていることを特徴とする。
【００１７】請求項９に記載の発明の半導体素子の形成
方法は、半導体基板上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に、窒化膜で形成されたマスク
絶縁膜パターンが重ねられた導電配線を形成する工程
と、前記導電配線とマスク絶縁膜パターンの側壁に絶縁
膜スペーサを形成する工程と、前記結果物の全表面上に
表面を平坦化させる酸化膜材質の層間絶縁膜を形成する
工程と、前記層間絶縁膜と酸化膜をコンタクトマスクを
利用した写真エッチング工程でエッチングし、前記半導
体基板を露出させて貯蔵電極及びビットライン用コンタ
クトホールを形成する工程と、前記コンタクトホールを
埋め込むシリコン材質のコンタクトプラグを形成する工
程と、前記コンタクトプラグと層間絶縁膜を酸性スラリ
ーを利用してＣＭＰ工程を行い、前記マスク絶縁膜パタ
ーンを露出させることを特徴とする。
方法は、半導体基板上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に、窒化膜で形成されたマスク
絶縁膜パターンが重ねられた導電配線を形成する工程
と、前記導電配線とマスク絶縁膜パターンの側壁に絶縁
膜スペーサを形成する工程と、前記結果物の全表面上に
表面を平坦化させる酸化膜材質の層間絶縁膜を形成する
工程と、前記層間絶縁膜と酸化膜をコンタクトマスクを
利用した写真エッチング工程でエッチングし、前記半導
体基板を露出させて貯蔵電極及びビットライン用コンタ
クトホールを形成する工程と、前記コンタクトホールを
埋め込むシリコン材質のコンタクトプラグを形成する工
程と、前記コンタクトプラグと層間絶縁膜を酸性スラリ
ーを利用してＣＭＰ工程を行い、前記マスク絶縁膜パタ
ーンを露出させることを特徴とする。
【００１８】請求項１０に記載の発明は、請求項９に記
載の半導体素子の形成方法において、前記酸性スラリー
は、ｐＨ６以下であることを特徴とする。
載の半導体素子の形成方法において、前記酸性スラリー
は、ｐＨ６以下であることを特徴とする。
【００１９】
【発明の実施の形態】以下、図面を参考にしながら本発
明を詳しく説明する。図３〜図７は、本発明の実施の形
態に係る半導体素子の形成方法を示す断面図である。先
ず、半導体基板１１に活性領域を定義する素子分離膜１
３を形成し、全体表面の上部にゲート酸化膜（ゲート絶
縁膜）１５を形成する。そして、前記ゲート酸化膜１５
の上部にゲート電極用導電層を形成する。このとき、前
記ゲート電極用導電層はドープドポリシリコン層１７と
タングステンシリサイド層１９の積層構造に形成する。
明を詳しく説明する。図３〜図７は、本発明の実施の形
態に係る半導体素子の形成方法を示す断面図である。先
ず、半導体基板１１に活性領域を定義する素子分離膜１
３を形成し、全体表面の上部にゲート酸化膜（ゲート絶
縁膜）１５を形成する。そして、前記ゲート酸化膜１５
の上部にゲート電極用導電層を形成する。このとき、前
記ゲート電極用導電層はドープドポリシリコン層１７と
タングステンシリサイド層１９の積層構造に形成する。
【００２０】さらに、前記ゲート電極用導電層の上部に
マスク絶縁膜２１を形成する。このとき、前記マスク絶
縁膜２１は窒化膜で形成する。次いで、ゲート電極マス
クを利用した写真エッチング工程で前記マスク絶縁膜２
１パータン、前記積層構造に形成されたゲート電極用導
電パターン（導電配線）１７、１９等からなるゲート電
極を形成する（図３参照）。
マスク絶縁膜２１を形成する。このとき、前記マスク絶
縁膜２１は窒化膜で形成する。次いで、ゲート電極マス
クを利用した写真エッチング工程で前記マスク絶縁膜２
１パータン、前記積層構造に形成されたゲート電極用導
電パターン（導電配線）１７、１９等からなるゲート電
極を形成する（図３参照）。
【００２１】ここで、前記マスク絶縁膜２１の上部に反
射防止膜（図示省略）を形成することができる。このと
き、前記反射防止膜はシリコン酸化窒化膜（ＳｉＯＮ）
で形成すると好ましい。このような反射防止膜は、有機
下部反射防止膜で形成して前記ゲート電極の下部に形成
することもできる。
射防止膜（図示省略）を形成することができる。このと
き、前記反射防止膜はシリコン酸化窒化膜（ＳｉＯＮ）
で形成すると好ましい。このような反射防止膜は、有機
下部反射防止膜で形成して前記ゲート電極の下部に形成
することもできる。
【００２２】そして、前記ゲート電極等のパターンの側
壁に絶縁膜スペーサ２３を形成して全体表面の上部にＨ
ＴＯ（high temperature oxide：高温熱ＣＶＤ酸化膜）
層２５を形成した後、全体表面の上部を平坦化させる酸
化膜材質（例えば、ＢＰＳＧ：Borophosphosilicate gl
ass等）の層間絶縁膜２７を形成する（図４参照）。
壁に絶縁膜スペーサ２３を形成して全体表面の上部にＨ
ＴＯ（high temperature oxide：高温熱ＣＶＤ酸化膜）
層２５を形成した後、全体表面の上部を平坦化させる酸
化膜材質（例えば、ＢＰＳＧ：Borophosphosilicate gl
ass等）の層間絶縁膜２７を形成する（図４参照）。
【００２３】次いで、貯蔵電極及びビットラインコンタ
クト領域に予定された部分をコンタクトマスクを利用し
た写真エッチング工程でエッチングして半導体基板１１
を露出させて貯蔵電極用及びビットライン用コンタクト
ホール２９を形成する。さらに、前記構造の全表面に前
記コンタクトホール２９を埋め込むコンタクトプラグ用
導電層３１を形成し、前記導電層３１と前記層間絶縁膜
２７とのエッチング選択比の差を利用して前記層間絶縁
膜２７が露出するよう平坦化エッチングすることによ
り、コンタクトプラグ用導電層３１を前記コンタクトホ
ール２９に埋め込む。
クト領域に予定された部分をコンタクトマスクを利用し
た写真エッチング工程でエッチングして半導体基板１１
を露出させて貯蔵電極用及びビットライン用コンタクト
ホール２９を形成する。さらに、前記構造の全表面に前
記コンタクトホール２９を埋め込むコンタクトプラグ用
導電層３１を形成し、前記導電層３１と前記層間絶縁膜
２７とのエッチング選択比の差を利用して前記層間絶縁
膜２７が露出するよう平坦化エッチングすることによ
り、コンタクトプラグ用導電層３１を前記コンタクトホ
ール２９に埋め込む。
【００２４】このとき、前記コンタクトプラグ用導電層
３１はエピタキシャル（epitaxial）方法で成長させた
シリコン膜、非晶質シリコン膜又はポリシリコン膜で形
成することができる（図５参照）。
３１はエピタキシャル（epitaxial）方法で成長させた
シリコン膜、非晶質シリコン膜又はポリシリコン膜で形
成することができる（図５参照）。
【００２５】次いで、前記層間絶縁膜２７とコンタクト
プラグ用導電層３１の一定の厚さを第１次ＣＭＰ工程で
研磨する。このとき、前記第１次ＣＭＰ工程は窒化膜に
比べてシリコン層と酸化膜に対する高いエッチング速度
を有するｐＨ６〜１２の塩基性スラリーを利用して行う
（図６参照）。
プラグ用導電層３１の一定の厚さを第１次ＣＭＰ工程で
研磨する。このとき、前記第１次ＣＭＰ工程は窒化膜に
比べてシリコン層と酸化膜に対する高いエッチング速度
を有するｐＨ６〜１２の塩基性スラリーを利用して行う
（図６参照）。
【００２６】次いで、前記層間絶縁膜２７とコンタクト
プラグ用導電層３１を前記マスク絶縁膜２１が露出する
まで第２次ＣＭＰ工程を行い、コンタクトプラグ３３を
形成する。このとき、前記第２次ＣＭＰ工程は（シリコ
ン層／酸化膜層）の研磨選択比が０.５〜２程度である
酸性スラリーを利用して行う（図７参照）。
プラグ用導電層３１を前記マスク絶縁膜２１が露出する
まで第２次ＣＭＰ工程を行い、コンタクトプラグ３３を
形成する。このとき、前記第２次ＣＭＰ工程は（シリコ
ン層／酸化膜層）の研磨選択比が０.５〜２程度である
酸性スラリーを利用して行う（図７参照）。
【００２７】図８は、前記ＣＭＰ工程で形成された半導
体素子のコンタクトプラグの形成後のＳＥＭ写真を示す
ものである。このとき、（ｅ）はコンタクトプラグ３３
のディッシングが殆どない状態を示し、（ｆ）は層間絶
縁膜２７のディッシングが殆どない状態を示す。
体素子のコンタクトプラグの形成後のＳＥＭ写真を示す
ものである。このとき、（ｅ）はコンタクトプラグ３３
のディッシングが殆どない状態を示し、（ｆ）は層間絶
縁膜２７のディッシングが殆どない状態を示す。
【００２８】図９及び図１０は、本発明により改善され
たディッシング程度と欠陥のレベルを示すグラフ図であ
る。前記図９は、酸性スラリー及び塩基性スラリーを利
用したＬＰＰのＣＭＰ工程後のディッシング程度を示す
グラフ図であり、ＣＭＰ工程時に酸性スラリー（−■
−）を用いた場合と、塩基性スラリー（−◆−）を利用
した場合、ビットライン窒化膜（ＢＬ ＮＩＴ）、ビッ
トラインコンタクトポリ（ＢＬＣ ＰＯＬＹ）、貯蔵電
極コンタクトポリ（ＳＮＣ ＰＯＬＹ）、ビットライン
コンタクト層間絶縁膜（ＢＬＣ ＢＰＳＧ）及び貯蔵電
極コンタクト層間絶縁膜（ＳＮＣ ＢＰＳＧ）でのディ
ッシングの差を示すものである。
たディッシング程度と欠陥のレベルを示すグラフ図であ
る。前記図９は、酸性スラリー及び塩基性スラリーを利
用したＬＰＰのＣＭＰ工程後のディッシング程度を示す
グラフ図であり、ＣＭＰ工程時に酸性スラリー（−■
−）を用いた場合と、塩基性スラリー（−◆−）を利用
した場合、ビットライン窒化膜（ＢＬ ＮＩＴ）、ビッ
トラインコンタクトポリ（ＢＬＣ ＰＯＬＹ）、貯蔵電
極コンタクトポリ（ＳＮＣ ＰＯＬＹ）、ビットライン
コンタクト層間絶縁膜（ＢＬＣ ＢＰＳＧ）及び貯蔵電
極コンタクト層間絶縁膜（ＳＮＣ ＢＰＳＧ）でのディ
ッシングの差を示すものである。
【００２９】前記図１０は、ＣＭＰスラリーのｐＨに伴
うＢＰＳＧ絶縁膜のディッシング（−●−）とピノキオ
欠陥レベル（−〇−）を示すグラフ図であり、本発明に
係る層間絶縁膜のディッシングの減少と欠陥の減少を示
すものである。
うＢＰＳＧ絶縁膜のディッシング（−●−）とピノキオ
欠陥レベル（−〇−）を示すグラフ図であり、本発明に
係る層間絶縁膜のディッシングの減少と欠陥の減少を示
すものである。
【００３０】図１１及び図１２は、本発明に基づき形成
されたランディングプラグの平面及び断面写真を示すも
のであり、前記図１１は平面視において円形にランディ
ングプラグを形成する場合を示し、前記図１２は平面視
において「Ｔ」字状にランディングプラグを形成する場
合を示すものである。
されたランディングプラグの平面及び断面写真を示すも
のであり、前記図１１は平面視において円形にランディ
ングプラグを形成する場合を示し、前記図１２は平面視
において「Ｔ」字状にランディングプラグを形成する場
合を示すものである。
【００３１】
【発明の効果】本発明によれば、半導体基板上に、マス
ク絶縁膜パターンが重ねられた導電配線と、前記パター
ン等の側壁に絶縁膜スペーサを形成し、その上部に表面
を平坦化させる層間絶縁膜を形成し、コンタクトマスク
を利用した写真エッチング工程で前記層間絶縁膜をエッ
チングし、半導体基板を露出させる貯蔵電極コンタクト
ホール及びビットライン用コンタクトホールを形成した
後、前記コンタクトホール等を埋め込むコンタクトプラ
グ用導電層を蒸着してランディングプラグポリ（ＬＰ
Ｐ）を形成し、前記コンタクトプラグ用導電層と層間絶
縁膜を塩基性スラリーを利用して上部の一定の厚さをエ
ッチングする第１次ＣＭＰ工程を行った後、酸性スラリ
ーを利用してコンタクトプラグ用導電層と層間絶縁膜を
研磨する第２次ＣＭＰ工程で、前記マスク絶縁膜パター
ンの上部を露出させてコンタクトプラグを形成すること
により、マスク絶縁膜パターンやコンタクトプラグのデ
ィッシング現象を防いで素子の特性の劣化を防止し、そ
れに伴う半導体素子の高集積化を可能にすることができ
る。
ク絶縁膜パターンが重ねられた導電配線と、前記パター
ン等の側壁に絶縁膜スペーサを形成し、その上部に表面
を平坦化させる層間絶縁膜を形成し、コンタクトマスク
を利用した写真エッチング工程で前記層間絶縁膜をエッ
チングし、半導体基板を露出させる貯蔵電極コンタクト
ホール及びビットライン用コンタクトホールを形成した
後、前記コンタクトホール等を埋め込むコンタクトプラ
グ用導電層を蒸着してランディングプラグポリ（ＬＰ
Ｐ）を形成し、前記コンタクトプラグ用導電層と層間絶
縁膜を塩基性スラリーを利用して上部の一定の厚さをエ
ッチングする第１次ＣＭＰ工程を行った後、酸性スラリ
ーを利用してコンタクトプラグ用導電層と層間絶縁膜を
研磨する第２次ＣＭＰ工程で、前記マスク絶縁膜パター
ンの上部を露出させてコンタクトプラグを形成すること
により、マスク絶縁膜パターンやコンタクトプラグのデ
ィッシング現象を防いで素子の特性の劣化を防止し、そ
れに伴う半導体素子の高集積化を可能にすることができ
る。
【００３２】すなわち、本発明に係る半導体素子の形成
方法によれば、ランディングプラグポリを利用する半導
体素子で塩基性スラリーを利用した第１次ＣＭＰ工程
と、酸性スラリーを利用した第２次ＣＭＰ工程で層間絶
縁膜とプラグのディッシング現象を最小化させ、半導体
素子の特性及び信頼性を向上させる効果が得られる。
方法によれば、ランディングプラグポリを利用する半導
体素子で塩基性スラリーを利用した第１次ＣＭＰ工程
と、酸性スラリーを利用した第２次ＣＭＰ工程で層間絶
縁膜とプラグのディッシング現象を最小化させ、半導体
素子の特性及び信頼性を向上させる効果が得られる。
【図１】従来の技術に係る半導体素子形成時のディッシ
ングが発生した状態のＳＥＭ写真である。
ングが発生した状態のＳＥＭ写真である。
【図２】ディッシングによりビットラインの形成時に発
生したフェイル部分の詳細写真である。
生したフェイル部分の詳細写真である。
【図３】本発明の実施の形態に係る半導体素子の形成方
法を示す断面図である。
法を示す断面図である。
【図４】本発明の実施の形態に係る半導体素子の形成方
法を示す断面図である。
法を示す断面図である。
【図５】本発明の実施の形態に係る半導体素子の形成方
法を示す断面図である。
法を示す断面図である。
【図６】本発明の実施の形態に係る半導体素子の形成方
法を示す断面図である。
法を示す断面図である。
【図７】本発明の実施の形態に係る半導体素子の形成方
法を示す断面図である。
法を示す断面図である。
【図８】本発明に基づき形成された半導体素子のコンタ
クトプラグの形成後のＳＥＭ写真である。
クトプラグの形成後のＳＥＭ写真である。
【図９】本発明の効果を説明するためのグラフ図であ
る。
る。
【図１０】本発明の効果を説明するためのグラフ図であ
る。
る。
【図１１】前記図６の段階でデザインされたコンタクト
プラグ形状（円形）の平面及び断面写真である。
プラグ形状（円形）の平面及び断面写真である。
【図１２】前記図６の段階でデザインされたコンタクト
プラグ形状（「Ｔ」字状）の平面及び断面写真である。
プラグ形状（「Ｔ」字状）の平面及び断面写真である。
１１ 半導体基板
１３ 素子分離膜
１５ ゲート酸化膜
１７ ドープドポリシリコン層
１９ タングステンシリサイド層
２１ マスク絶縁膜
２３ 絶縁膜スペーサ
２５ ＨＴＯ層
２７ 層間絶縁膜
２９ コンタクトホール
３１ コンタクトプラグ用導電層
３３ コンタクトプラグ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ
Ｆターム(参考） 3C058 AA07 CB01 DA02 DA13 DA17
5F033 JJ04 JJ05 KK01 NN40 QQ04
QQ37 QQ48 QQ50 TT08 VV16
WW00
5F083 JA33 JA53 MA06 MA19 NA01
PR06 PR40
Claims (10)
- 【請求項１】半導体基板上にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜上に、窒化膜で形成されたマスク絶縁
膜パターンが重ねられた導電配線を形成する工程と、 前記導電配線とマスク絶縁膜パターンの側壁に絶縁膜ス
ペーサを形成する工程と、 前記結果物の全表面上に表面を平坦化させる酸化膜材質
の層間絶縁膜を形成する工程と、 前記層間絶縁膜をコンタクトマスクを利用した写真エッ
チング工程でエッチングし、前記半導体基板を露出させ
て貯蔵電極及びビットライン用コンタクトホールを形成
する工程と、 前記コンタクトホールを埋め込むシリコン材質のコンタ
クトプラグを形成する工程と、 前記コンタクトプラグと層間絶縁膜を塩基性スラリーを
利用して一定の厚さにエッチングする第１次ＣＭＰ工程
と、 前記コンタクトプラグと層間絶縁膜を酸性スラリーを利
用して第２次ＣＭＰ工程を行い、前記マスク絶縁膜パタ
ーンを露出させることを特徴とする半導体素子の形成方
法。 - 【請求項２】前記塩基性スラリーはｐＨ６〜１２であ
り、酸性スラリーはｐＨ６以下であることを特徴とする
請求項１に記載の半導体素子の形成方法。 - 【請求項３】前記酸性スラリーの（シリコン材質／酸化
膜）の研磨選択比は、０.５〜２であることを特徴とす
る請求項１に記載の半導体素子の形成方法。 - 【請求項４】前記マスク絶縁膜の上部に反射防止膜が備
えられていることを特徴とする請求項１に記載の半導体
素子の形成方法。 - 【請求項５】前記反射防止膜は、シリコン酸化窒化膜で
あることを特徴とする請求項４に記載の半導体素子の形
成方法。 - 【請求項６】前記導電配線に有機下部反射防止膜が備え
られていることを特徴とする請求項１に記載の半導体素
子の形成方法。 - 【請求項７】前記コンタクトプラグは非晶質シリコン、
ポリシリコン及びエピタキシャル成長したシリコンの中
から選択される何れか１つの材質から形成されてなるこ
とを特徴とする請求項１に記載の半導体素子の形成方
法。 - 【請求項８】前記コンタクトプラグは、円形又は「Ｔ」
字状にランディングされて備えられていることを特徴と
する請求項１に記載の半導体素子の形成方法。 - 【請求項９】半導体基板上にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜上に、窒化膜で形成されたマスク絶縁
膜パターンが重ねられた導電配線を形成する工程と、 前記導電配線とマスク絶縁膜パターンの側壁に絶縁膜ス
ペーサを形成する工程と、 前記結果物の全表面上に表面を平坦化させる酸化膜材質
の層間絶縁膜を形成する工程と、 前記層間絶縁膜と酸化膜をコンタクトマスクを利用した
写真エッチング工程でエッチングし、前記半導体基板を
露出させて貯蔵電極及びビットライン用コンタクトホー
ルを形成する工程と、 前記コンタクトホールを埋め込むシリコン材質のコンタ
クトプラグを形成する工程と、 前記コンタクトプラグと層間絶縁膜を酸性スラリーを利
用してＣＭＰ工程を行い、前記マスク絶縁膜パターンを
露出させることを特徴とする半導体素子の形成方法。 - 【請求項１０】前記酸性スラリーは、ｐＨ６以下である
ことを特徴とする請求項９に記載の半導体素子の形成方
法。
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| KR20010038264 | 2001-06-29 | ||
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| KR2002-34697 | 2002-06-20 |
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|---|---|
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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| JP (1) | JP3786413B2 (ja) |
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| JP2004273600A (ja) * | 2003-03-06 | 2004-09-30 | Renesas Technology Corp | 半導体装置の製造方法 |
| KR20050002315A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| CN100461373C (zh) * | 2004-05-20 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 化学机械抛光用于接合多晶硅插拴制造方法及其结构 |
| KR100637689B1 (ko) * | 2005-04-21 | 2006-10-24 | 주식회사 하이닉스반도체 | 고상에피택시 방식을 이용한 반도체소자의 콘택 형성 방법 |
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| US8409986B2 (en) | 2011-01-11 | 2013-04-02 | Institute of Microelectronics, Chinese Academy of Sciences | Method for improving within die uniformity of metal plug chemical mechanical planarization process in gate last route |
| KR20220035618A (ko) * | 2020-09-14 | 2022-03-22 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 제조방법 |
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