JP2003100879A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000002513 implantation Methods 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- LFYJSSARVMHQJB-QIXNEVBVSA-N bakuchiol Chemical compound CC(C)=CCC[C@@](C)(C=C)\C=C\C1=CC=C(O)C=C1 LFYJSSARVMHQJB-QIXNEVBVSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【課題】 多結晶シリコン膜抵抗体の抵抗値のバラツキ
低減を促進した半導体装置の提供。 【解決手段】 本発明の半導体装置とその製造方法は、
多結晶シリコン膜抵抗体を製造するとき、多結晶シリコ
ン膜抵抗体に注入する不純物注入量の決定を新しい手法
を用いて決定することで構築し、パフォーマンスに優れ
た半導体集積回路装置を構成するものである。
低減を促進した半導体装置の提供。 【解決手段】 本発明の半導体装置とその製造方法は、
多結晶シリコン膜抵抗体を製造するとき、多結晶シリコ
ン膜抵抗体に注入する不純物注入量の決定を新しい手法
を用いて決定することで構築し、パフォーマンスに優れ
た半導体集積回路装置を構成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は電子機器に用いられ
る半導体装置に係わり、特に抵抗体を有する半導体装置
とその製造方法に関する。
る半導体装置に係わり、特に抵抗体を有する半導体装置
とその製造方法に関する。
【０００２】
【従来の技術】従来、多結晶シリコン膜による抵抗体
は、基板表面を酸化等により絶縁膜を形成したシリコン
基板上に多結晶シリコン膜を堆積し、前記多結晶シリコ
ンに、二フッ化ホウ素やリン等の不純物を注入し、その
後、前記多結晶シリコンをフォトレジスト等をマスクに
して、抵抗体の形にエッチングすることにより製造され
ている。多結晶シリコン膜抵抗体の平面図を図３に示
す。多結晶シリコン膜抵抗体１０３に注入する不純物注
入量は、多結晶シリコン膜抵抗体の長さＬ１０１と幅Ｗ
１０２を決定し、その後、前記多結晶シリコン膜抵抗体
の長さＬ１０１と幅Ｗ１０２と所望の抵抗値を用いて計
算することによって決められていた。
は、基板表面を酸化等により絶縁膜を形成したシリコン
基板上に多結晶シリコン膜を堆積し、前記多結晶シリコ
ンに、二フッ化ホウ素やリン等の不純物を注入し、その
後、前記多結晶シリコンをフォトレジスト等をマスクに
して、抵抗体の形にエッチングすることにより製造され
ている。多結晶シリコン膜抵抗体の平面図を図３に示
す。多結晶シリコン膜抵抗体１０３に注入する不純物注
入量は、多結晶シリコン膜抵抗体の長さＬ１０１と幅Ｗ
１０２を決定し、その後、前記多結晶シリコン膜抵抗体
の長さＬ１０１と幅Ｗ１０２と所望の抵抗値を用いて計
算することによって決められていた。
【０００３】
【発明が解決しようとする課題】しかしながら、近年の
半導体装置には高精度化が要求されている。従来の製造
方法で作製した多結晶シリコン膜抵抗体の抵抗値のバラ
ツキは、多結晶シリコン膜抵抗体を搭載した半導体装
置、特に、Ａ／Ｄコンバータ等抵抗の絶対値精度が必要
とされる半導体装置の性能を向上させるのに支障を来た
す原因となってきている。
半導体装置には高精度化が要求されている。従来の製造
方法で作製した多結晶シリコン膜抵抗体の抵抗値のバラ
ツキは、多結晶シリコン膜抵抗体を搭載した半導体装
置、特に、Ａ／Ｄコンバータ等抵抗の絶対値精度が必要
とされる半導体装置の性能を向上させるのに支障を来た
す原因となってきている。
【０００４】本発明は上記課題を解決して、多結晶シリ
コン膜抵抗体の抵抗値のバラツキを小さくした高精度な
多結晶シリコン膜抵抗体を有する半導体装置及びその製
造方法を提供することを目的とする。
コン膜抵抗体の抵抗値のバラツキを小さくした高精度な
多結晶シリコン膜抵抗体を有する半導体装置及びその製
造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明が上記目的を達成
するために採用した手段を以下に述べる。本発明は、多
結晶シリコン膜抵抗体を製造するさいに、多結晶シリコ
ン膜抵抗体に注入する不純物注入量には、シート抵抗値
が最小となる不純物注入量近傍を用いる手段を採用す
る。
するために採用した手段を以下に述べる。本発明は、多
結晶シリコン膜抵抗体を製造するさいに、多結晶シリコ
ン膜抵抗体に注入する不純物注入量には、シート抵抗値
が最小となる不純物注入量近傍を用いる手段を採用す
る。
【０００６】本発明の試作で、多結晶シリコン膜抵抗体
のシート抵抗値は図１に示すように、ある不純物注入量
に対して極小値をとることが確認されている。不純物注
入量に対してシート抵抗値に極小値が存在することは、
シート抵抗の極小値近傍で不純物注入量がばらついても
シート抵抗値のバラツキは小さくてすむことになる。
のシート抵抗値は図１に示すように、ある不純物注入量
に対して極小値をとることが確認されている。不純物注
入量に対してシート抵抗値に極小値が存在することは、
シート抵抗の極小値近傍で不純物注入量がばらついても
シート抵抗値のバラツキは小さくてすむことになる。
【０００７】不純物注入量を先に決定した場合、多結晶
シリコン膜抵抗体で所望する抵抗値を得るには、 R＝ρｓ×L／Ｗ の関係を利用すればよい。この式において、 R：多結晶シリコン膜抵抗体の抵抗値 ρｓ：多結晶シリコン膜抵抗体のシート抵抗値 L：多結晶シリコン膜抵抗体の長さ W：多結晶シリコン膜抵抗体の幅 である。
シリコン膜抵抗体で所望する抵抗値を得るには、 R＝ρｓ×L／Ｗ の関係を利用すればよい。この式において、 R：多結晶シリコン膜抵抗体の抵抗値 ρｓ：多結晶シリコン膜抵抗体のシート抵抗値 L：多結晶シリコン膜抵抗体の長さ W：多結晶シリコン膜抵抗体の幅 である。
【０００８】不純物注入量が決定されると、多結晶シリ
コン膜抵抗体のシート抵抗値が決定される。所望の多結
晶シリコン抵抗体の抵抗値が得られるようにL／Ｗ、つ
まり、多結晶シリコン膜抵抗体の長さと幅を決定すれば
よいことになる。
コン膜抵抗体のシート抵抗値が決定される。所望の多結
晶シリコン抵抗体の抵抗値が得られるようにL／Ｗ、つ
まり、多結晶シリコン膜抵抗体の長さと幅を決定すれば
よいことになる。
【０００９】以上の構成とすることで、バラツキの少な
い多結晶シリコン膜抵抗体を得ることができる。
い多結晶シリコン膜抵抗体を得ることができる。
【００１０】
【発明の実施の形態】以下、本発明の実施例について説
明する。実施例１を図１を用いて説明する。図１は本発
明者が行った試作結果である。１０００Ａの多結晶シリ
コン膜に二フッ化ホウ素を５０KeVでイオン注入を行っ
た時の、シート抵抗値の不純物注入量依存性を示すもの
である。二フッ化ホウ素のドーズ量３．０Ｅ１５ｃｍ−
２の時にシート抵抗値は０．４KΩ／□で極小値をと
る。したがって、二フッ化ホウ素を５０KeVで不純物注
入し多結晶シリコン膜抵抗体を形成する場合には、二フ
ッ化ホウ素の不純物注入量を３．０Ｅ１５ｃｍ−２に設
定する。
明する。実施例１を図１を用いて説明する。図１は本発
明者が行った試作結果である。１０００Ａの多結晶シリ
コン膜に二フッ化ホウ素を５０KeVでイオン注入を行っ
た時の、シート抵抗値の不純物注入量依存性を示すもの
である。二フッ化ホウ素のドーズ量３．０Ｅ１５ｃｍ−
２の時にシート抵抗値は０．４KΩ／□で極小値をと
る。したがって、二フッ化ホウ素を５０KeVで不純物注
入し多結晶シリコン膜抵抗体を形成する場合には、二フ
ッ化ホウ素の不純物注入量を３．０Ｅ１５ｃｍ−２に設
定する。
【００１１】この時、１KΩの多結晶シリコン膜抵抗体
を形成したければ、１K＝０．４K×Ｌ／Ｗより、Ｌ対Ｗ
の比が５対２となるようなＬ／Ｗを選択する。例えば、
Ｌ／Ｗ＝２０／８や、Ｌ／Ｗ＝４０／１６とする。本実
施例のように多結晶シリコン膜抵抗体を形成すること
で、抵抗値のバラツキの少ない多結晶シリコン膜抵抗体
を製造できる。
を形成したければ、１K＝０．４K×Ｌ／Ｗより、Ｌ対Ｗ
の比が５対２となるようなＬ／Ｗを選択する。例えば、
Ｌ／Ｗ＝２０／８や、Ｌ／Ｗ＝４０／１６とする。本実
施例のように多結晶シリコン膜抵抗体を形成すること
で、抵抗値のバラツキの少ない多結晶シリコン膜抵抗体
を製造できる。
【００１２】シリコン基板上に半導体装置を製造する場
合、同一シリコン基板上に、同一半導体装置を複数製造
する場合が多い。二フッ化ホウ素の不純物注入量を３．
０Ｅ１５ｃｍ−２に設定した場合、仮に、二フッ化ホウ
素の不純物注入量が２．０E１５ｃｍ−２から４．０E１
５ｃｍ−２の間でばらついたとしても、多結晶シリコン
膜抵抗体のシート抵抗値のバラツキは約１０％以内に抑
えることが可能である。
合、同一シリコン基板上に、同一半導体装置を複数製造
する場合が多い。二フッ化ホウ素の不純物注入量を３．
０Ｅ１５ｃｍ−２に設定した場合、仮に、二フッ化ホウ
素の不純物注入量が２．０E１５ｃｍ−２から４．０E１
５ｃｍ−２の間でばらついたとしても、多結晶シリコン
膜抵抗体のシート抵抗値のバラツキは約１０％以内に抑
えることが可能である。
【００１３】以下、１KΩの多結晶シリコン膜抵抗体
を、二フッ化ホウ素をイオン注入することで製造する場
合の製造方法について述べる。
を、二フッ化ホウ素をイオン注入することで製造する場
合の製造方法について述べる。
【００１４】図３の断面Ａ−Ａ’における多結晶シリコ
ン膜抵抗体の製造方法を図２（Ａ）〜図２（Ｅ）をもち
いて説明する。
ン膜抵抗体の製造方法を図２（Ａ）〜図２（Ｅ）をもち
いて説明する。
【００１５】図２（Ａ）はシリコン基板１の表面を８０
００A酸化してシリコン酸化膜２を形成した後、多結晶
シリコン膜３を０．１μｍ程度堆積させた図である。
００A酸化してシリコン酸化膜２を形成した後、多結晶
シリコン膜３を０．１μｍ程度堆積させた図である。
【００１６】次に、前記多結晶シリコン膜３に二フッ化
ホウ素をエネルギー５０KeV、注入量３．０E１５ｃｍ−
２でイオン注入する。図２（B）に示すように、基板表
面に堆積された前記多結晶シリコン膜３は、シート抵抗
値０．４KΩ／□の多結晶シリコン膜（二フッ化ホウ素
注入後）５になっている。
ホウ素をエネルギー５０KeV、注入量３．０E１５ｃｍ−
２でイオン注入する。図２（B）に示すように、基板表
面に堆積された前記多結晶シリコン膜３は、シート抵抗
値０．４KΩ／□の多結晶シリコン膜（二フッ化ホウ素
注入後）５になっている。
【００１７】フォトリソグラフィーにより、多結晶シリ
コン膜（二フッ化ホウ素注入後）５上にフォトレジスト
４を抵抗体の形にパターニングする。この段階の断面図
が図２（C）である。このとき、多結晶シリコン膜抵抗
体６の長さＬは４０μｍ、幅Ｗは１６μｍとなるように
パターニングを行う。
コン膜（二フッ化ホウ素注入後）５上にフォトレジスト
４を抵抗体の形にパターニングする。この段階の断面図
が図２（C）である。このとき、多結晶シリコン膜抵抗
体６の長さＬは４０μｍ、幅Ｗは１６μｍとなるように
パターニングを行う。
【００１８】多結晶シリコン膜（二フッ化ホウ素注入
後）５のエッチングを行い、レジスト剥離後の状態を図
２（D）に示す。
後）５のエッチングを行い、レジスト剥離後の状態を図
２（D）に示す。
【００１９】この後、ノンドープドシリケードグラス８
（以下ＮＳＧ膜と記す）を０．３μｍ、ボロンリンシリ
ケードグラス７（以下ＢＰＳＧ膜と記す）を０．５μｍ
堆積し、９００℃でアニール、電極取り出し用にコンタ
クト部分１１をエッチングする。配線用の金属としてＴ
ｉ ０．０５μｍ、ＴｉＮ ０．１５μｍ、Ａｌ−Ｓｉ
−Ｃｕ ０．９μｍを堆積させ配線のパターニングを行
う。保護膜としてプラズマ窒化膜９を１μｍ堆積させ、
電極取り出し用のパッド部分をエッチングする工程を行
い完成となる。完成した時の図１における断面Ａ−Ａ’
を図２（Ｅ）に示す。
（以下ＮＳＧ膜と記す）を０．３μｍ、ボロンリンシリ
ケードグラス７（以下ＢＰＳＧ膜と記す）を０．５μｍ
堆積し、９００℃でアニール、電極取り出し用にコンタ
クト部分１１をエッチングする。配線用の金属としてＴ
ｉ ０．０５μｍ、ＴｉＮ ０．１５μｍ、Ａｌ−Ｓｉ
−Ｃｕ ０．９μｍを堆積させ配線のパターニングを行
う。保護膜としてプラズマ窒化膜９を１μｍ堆積させ、
電極取り出し用のパッド部分をエッチングする工程を行
い完成となる。完成した時の図１における断面Ａ−Ａ’
を図２（Ｅ）に示す。
【００２０】
【発明の効果】多結晶シリコン膜抵抗体を製造すると
き、不純物注入量のバラツキによって生じる多結晶シリ
コン膜抵抗体のシート抵抗値のバラツキを最小に抑える
ことが可能となる。多結晶シリコン膜抵抗体のシート抵
抗値のバラツキを最小に抑えることにより、高精度な抵
抗を搭載した半導体装置を提供することができる。
き、不純物注入量のバラツキによって生じる多結晶シリ
コン膜抵抗体のシート抵抗値のバラツキを最小に抑える
ことが可能となる。多結晶シリコン膜抵抗体のシート抵
抗値のバラツキを最小に抑えることにより、高精度な抵
抗を搭載した半導体装置を提供することができる。
【図１】多結晶シリコン膜抵抗体のシート抵抗値の不純
物注入量依存性
物注入量依存性
【図２】多結晶シリコン膜抵抗体図３Ａ−Ａ’断面にお
ける製造工程順概略断面図（実施例１）
ける製造工程順概略断面図（実施例１）
【図３】多結晶シリコン膜抵抗体平面図
１ シリコン基板
２ シリコン酸化膜
３ 多結晶シリコン膜
４ フォトレジスト
５ 多結晶シリコン膜（二フッ化ホウ素注入後）
６ 多結晶シリコン膜抵抗体
７ BPSG膜
８ NSG膜
９ プラズマ窒化膜
１０ Ｔｉ／ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ
１１ コンタクト部分
１０１ L（多結晶シリコン膜抵抗体の長さ）
１０２ W（多結晶シリコン膜抵抗体の幅）
１０３ 多結晶シリコン膜抵抗体
１０４ 多結晶シリコン膜抵抗体電極取り出しパッド部
分
分
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 上村 啓介
千葉県千葉市美浜区中瀬１丁目８番地 セ
イコーインスツルメンツ株式会社内
Ｆターム(参考） 5F033 HH08 HH18 HH33 JJ01 JJ08
JJ18 JJ33 KK04 LL04 NN07
QQ59 QQ65 QQ73 RR04 RR15
VV09
5F038 AR10 AR13 EZ13 EZ20
Claims (4)
- 【請求項１】 半導体基板上に堆積された多結晶シリコ
ン膜に不純物を注入することによって形成された多結晶
シリコン膜抵抗体を有する半導体装置において、 前記多結晶シリコン膜抵抗体は、不純物注入量に対して
シート抵抗値が最小となる不純物注入量近傍の濃度を有
することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に堆積された多結晶シリコ
ン膜に不純物を注入することによって形成された多結晶
シリコン膜抵抗体を有する半導体装置において、前記多
結晶シリコン膜抵抗体は、不純物注入量に対してシート
抵抗値が最小となる不純物注入量近傍によって不純物注
入が行われる工程を有することを特徴とする半導体装置
の製造方法。 - 【請求項３】 半導体基板上に堆積された多結晶シリコ
ン膜に不純物を注入することによって形成された多結晶
シリコン膜抵抗体を有する半導体装置において、前記多
結晶シリコン膜抵抗体は、所望の抵抗値が得られるため
の抵抗体の長さと幅を有することを特徴とする請求項１
記載の半導体装置。 - 【請求項４】 半導体基板上に堆積された多結晶シリコ
ン膜に不純物を注入することによって形成された多結晶
シリコン膜抵抗体を有する半導体装置において、前記多
結晶シリコン膜抵抗体は、所望の抵抗値が得られるため
の抵抗体の長さと幅を形成する工程を有することを特徴
とする請求項２記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001291311A JP2003100879A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置とその製造方法 |
| US10/245,410 US6750531B2 (en) | 2001-09-25 | 2002-09-17 | Semiconductor device having polycrystalline silicon film resistor and manufacturing method therefor |
| SG200205668A SG106096A1 (en) | 2001-09-25 | 2002-09-19 | Semiconductor device and manufacturing method therefor |
| TW091121658A TW560004B (en) | 2001-09-25 | 2002-09-20 | Semiconductor device and manufacturing method therefor |
| KR1020020057816A KR101200617B1 (ko) | 2001-09-25 | 2002-09-24 | 반도체 장치 및 그 제조방법 |
| CN02160254A CN1419279A (zh) | 2001-09-25 | 2002-09-25 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001291311A JP2003100879A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100879A true JP2003100879A (ja) | 2003-04-04 |
Family
ID=19113482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001291311A Withdrawn JP2003100879A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置とその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6750531B2 (ja) |
| JP (1) | JP2003100879A (ja) |
| KR (1) | KR101200617B1 (ja) |
| CN (1) | CN1419279A (ja) |
| SG (1) | SG106096A1 (ja) |
| TW (1) | TW560004B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040235258A1 (en) * | 2003-05-19 | 2004-11-25 | Wu David Donggang | Method of forming resistive structures |
| CN100409415C (zh) * | 2005-12-06 | 2008-08-06 | 上海华虹Nec电子有限公司 | 一种在集成电路中使用α多晶硅的方法 |
| KR101037813B1 (ko) * | 2009-09-15 | 2011-05-30 | 한상호 | 수유 가리개 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289341A (ja) * | 1985-10-15 | 1987-04-23 | Mitsubishi Electric Corp | マスタスライス方式大規模半導体集積回路装置の製造方法 |
| US5494845A (en) * | 1993-08-17 | 1996-02-27 | Raytheon Company | Method of fabrication of bilayer thin film resistor |
| US5495845A (en) * | 1994-12-21 | 1996-03-05 | Pyromid, Inc. | Compact outdoor cooking unit |
| JPH10200066A (ja) * | 1996-12-29 | 1998-07-31 | Sony Corp | 半導体装置の製造方法 |
| US5994210A (en) * | 1997-08-12 | 1999-11-30 | National Semiconductor Corporation | Method of improving silicide sheet resistance by implanting fluorine |
| JP2000058755A (ja) * | 1998-06-02 | 2000-02-25 | Seiko Instruments Inc | 半導体装置とその製造方法 |
| US6475400B2 (en) * | 2001-02-26 | 2002-11-05 | Trw Inc. | Method for controlling the sheet resistance of thin film resistors |
-
2001
- 2001-09-25 JP JP2001291311A patent/JP2003100879A/ja not_active Withdrawn
-
2002
- 2002-09-17 US US10/245,410 patent/US6750531B2/en not_active Expired - Lifetime
- 2002-09-19 SG SG200205668A patent/SG106096A1/en unknown
- 2002-09-20 TW TW091121658A patent/TW560004B/zh not_active IP Right Cessation
- 2002-09-24 KR KR1020020057816A patent/KR101200617B1/ko active IP Right Grant
- 2002-09-25 CN CN02160254A patent/CN1419279A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20030057519A1 (en) | 2003-03-27 |
| KR101200617B1 (ko) | 2012-11-12 |
| SG106096A1 (en) | 2004-09-30 |
| TW560004B (en) | 2003-11-01 |
| KR20030027707A (ko) | 2003-04-07 |
| CN1419279A (zh) | 2003-05-21 |
| US6750531B2 (en) | 2004-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
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|
| A621 | Written request for application examination |
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|
| RD01 | Notification of change of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110630 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20110824 |