JP2003178581A - シリアルアクセスメモリのデ−タ転送方法 - Google Patents
シリアルアクセスメモリのデ−タ転送方法Info
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- JP2003178581A JP2003178581A JP2002367938A JP2002367938A JP2003178581A JP 2003178581 A JP2003178581 A JP 2003178581A JP 2002367938 A JP2002367938 A JP 2002367938A JP 2002367938 A JP2002367938 A JP 2002367938A JP 2003178581 A JP2003178581 A JP 2003178581A
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Abstract
(57)【要約】
【課題】 チップサイズの縮小が図れ、プロセス開発の
コスト節約とチップサイズの縮小したシリアルアクセス
メモリを提供する。 【解決手段】 入力されたアドレス信号ＷＹＡＤに応答
する第１のデコ−ダＷＹ１、ＷＹ２．．．と、デ−タを
一時的に記憶するライトレジスタＴ１、Ｔ２．．．と、
第１のスイッチＳＷ２と、メモリセル１１を有し、これ
らのメモリセル１１をワ−ド線ＷＬ１、ＷＬ２．．．で
接続したメモリコラム１０を複数有したメモリアレイ
と、第２のスイッチＳＷ１とを有するシリアルアクセス
メモリにおいて、ライトレジスタＴ１、Ｔ２．．．を所
定数のメモリコラム１０と接続させ、第２のスイッチＳ
Ｗ１を第２の選択信号ＷＴＲ１〜４に応答してライトレ
ジスタＴ１，Ｔ２と所定数のメモリコラム１０のうちの
ひとつのみを導通させるシリアルアクセスメモリ。
コスト節約とチップサイズの縮小したシリアルアクセス
メモリを提供する。 【解決手段】 入力されたアドレス信号ＷＹＡＤに応答
する第１のデコ−ダＷＹ１、ＷＹ２．．．と、デ−タを
一時的に記憶するライトレジスタＴ１、Ｔ２．．．と、
第１のスイッチＳＷ２と、メモリセル１１を有し、これ
らのメモリセル１１をワ−ド線ＷＬ１、ＷＬ２．．．で
接続したメモリコラム１０を複数有したメモリアレイ
と、第２のスイッチＳＷ１とを有するシリアルアクセス
メモリにおいて、ライトレジスタＴ１、Ｔ２．．．を所
定数のメモリコラム１０と接続させ、第２のスイッチＳ
Ｗ１を第２の選択信号ＷＴＲ１〜４に応答してライトレ
ジスタＴ１，Ｔ２と所定数のメモリコラム１０のうちの
ひとつのみを導通させるシリアルアクセスメモリ。
Description
【０００１】
【発明が属する技術分野】この発明はシリアルアクセス
メモリに関するもので、詳しくはテレビ等で用いられる
大容量のＤＲＡＭで構成される非同期シリアルアクセス
メモリに関するものである。
メモリに関するもので、詳しくはテレビ等で用いられる
大容量のＤＲＡＭで構成される非同期シリアルアクセス
メモリに関するものである。
【０００２】
【従来の技術】テレビ、ＶＴＲ等に使用されるシリアル
アクセスメモリは、独立する入力端子と出力端子を有
し、入力クロックと出力クロックを全く異なる周波数を
用いることができる。このような非同期式シリアルアク
セスメモリは同時に入出力アクセスができるため、様々
な用途が存在する。一例として、ビデオカメラで撮影さ
れた映像テ−プをＶＴＲを使ってテレビ画面で見るよう
な場合を考慮する。この場合、ビデオカメラで映像をビ
デオテ−プに記録するときには、ビデオカメラシステム
の同期クロックＣＬＫ１を用いる。しかしながら、ＶＴ
Ｒでビデオテ−プを再生する場合、テ−プの伸びやＶＴ
Ｒもサ−ボ系が機械動作であるため、そのタイミングク
ロックは、ビデオテ−プから映像デ−タを読み出すとき
の同期クロックＣＬＫ１とはならず、不整波形クロック
となる。この不整波形クロックに同期した画像デ−タを
ＶＴＲで画像処理することはできないので、ＶＴＲシス
テム内で整った同期クロックＣＬＫ２に同期した映像デ
−タに変換する必要がある。このため、不整波形クロッ
クで書き込みが行え、読み出しを整形クロックで行える
非同期シリアルアクセスメモリが使われる。非同期シリ
アルアクセスメモリが使われる他の例としてパソコン画
面をテレビやＬＣＤパネル等に移す場合がある。パソコ
ン画面の描画周波数はテレビの描画数と異なる。そこ
で、パソコン画面をテレビに映すには描画周波数を変更
しなければならない。この場合、入力をパソコンの描画
周波数で行い、出力をテレビの周波数で行うことのでき
る非同期シリアルアクセスメモリは非常に有効である。
アクセスメモリは、独立する入力端子と出力端子を有
し、入力クロックと出力クロックを全く異なる周波数を
用いることができる。このような非同期式シリアルアク
セスメモリは同時に入出力アクセスができるため、様々
な用途が存在する。一例として、ビデオカメラで撮影さ
れた映像テ−プをＶＴＲを使ってテレビ画面で見るよう
な場合を考慮する。この場合、ビデオカメラで映像をビ
デオテ−プに記録するときには、ビデオカメラシステム
の同期クロックＣＬＫ１を用いる。しかしながら、ＶＴ
Ｒでビデオテ−プを再生する場合、テ−プの伸びやＶＴ
Ｒもサ−ボ系が機械動作であるため、そのタイミングク
ロックは、ビデオテ−プから映像デ−タを読み出すとき
の同期クロックＣＬＫ１とはならず、不整波形クロック
となる。この不整波形クロックに同期した画像デ−タを
ＶＴＲで画像処理することはできないので、ＶＴＲシス
テム内で整った同期クロックＣＬＫ２に同期した映像デ
−タに変換する必要がある。このため、不整波形クロッ
クで書き込みが行え、読み出しを整形クロックで行える
非同期シリアルアクセスメモリが使われる。非同期シリ
アルアクセスメモリが使われる他の例としてパソコン画
面をテレビやＬＣＤパネル等に移す場合がある。パソコ
ン画面の描画周波数はテレビの描画数と異なる。そこ
で、パソコン画面をテレビに映すには描画周波数を変更
しなければならない。この場合、入力をパソコンの描画
周波数で行い、出力をテレビの周波数で行うことのでき
る非同期シリアルアクセスメモリは非常に有効である。
【０００３】このような非同期シリアルアクセスメモリ
は、トランジスタとキャパシタからなるメモリセルをビ
ットラインに複数接続したメモリコラムを多数有した２
Ｍビット以上の大容量のＤＲＡＭアレイをデ−タ格納領
域として有している。さらに非同期シリアルアクセスメ
モリは、入力されたデ−タを転送するライトデ−タバス
と、このライトデ−タバスに接続され、入力されたデ−
タを一時的に保存するライトデ−タレジスタを備えてい
る。また、非同期シリアルアクセスメモリは、出力すべ
きデ−タを転送するリ−ドデ−タバスと、このリ−ドデ
−タバスに接続され、出力すべきデ−タを一時的に保存
するリ−ドデ−タレジスタも備えている。
は、トランジスタとキャパシタからなるメモリセルをビ
ットラインに複数接続したメモリコラムを多数有した２
Ｍビット以上の大容量のＤＲＡＭアレイをデ−タ格納領
域として有している。さらに非同期シリアルアクセスメ
モリは、入力されたデ−タを転送するライトデ−タバス
と、このライトデ−タバスに接続され、入力されたデ−
タを一時的に保存するライトデ−タレジスタを備えてい
る。また、非同期シリアルアクセスメモリは、出力すべ
きデ−タを転送するリ−ドデ−タバスと、このリ−ドデ
−タバスに接続され、出力すべきデ−タを一時的に保存
するリ−ドデ−タレジスタも備えている。
【０００４】
【発明が解決しようとする課題】通常、非同期シリアル
アクセスメモリのメモリコラム数は、画像を構成するラ
イン上のピクセル数と同じになる。大画面高解像度のテ
レビ画面、ＰＣ用高解像度ＬＣＤパネルに対応するよう
になると、画面を形成する単位ライン上のピクセル情報
が多くなるため、メモリコラム数が多く必要となる。そ
のため、ライトデ−タバス及びリ−ドデ−タバス長が長
くなり付加容量が増大する。また、数が増加した各ライ
トデ−タレジスタ、リ−ドデ−タレジスタはそれぞれ、
ライトデ−タバス及びリ−ドデ−タバスに接続するので
接続ノ−ドの付加容量も増大する。従って、増大した負
荷容量によりアクセス速度が遅くなってしまう。また、
非同期シリアルアクセスメモリはＤＲＡＭアレイを有し
ている。ＤＲＡＭアレイは、大容量化の必要性のため、
ビットラインピッチ、ワ−ドラインピッチを最小化して
作られている。非同期式シリアルアクセスメモリにおい
ては、１ビットライン対ごとにライトデ−タレジスタと
リ−ドデ−タレジスタが接続する必要がある。しかし、
使用できるプロセスル−ルで各デ−タレジスタパタ−ン
を描画するにはビットライン対ピッチが小さくなりす
ぎ、ビットライン対ピッチそのものを広げなければなら
なくなっている。これでは、チップ面積が大きくなりす
ぎ、普通のＤＲＡＭに比較してコストが高くなりすぎ
る。この発明は、ライトデ−タバス及びリ−ドデ−タバ
ス長が長くなり付加容量が増大しても、アクセス速度を
維持し、大容量化に対してもコストの高騰を抑えたシリ
アルアクセスメモリを提供することを目的とする。
アクセスメモリのメモリコラム数は、画像を構成するラ
イン上のピクセル数と同じになる。大画面高解像度のテ
レビ画面、ＰＣ用高解像度ＬＣＤパネルに対応するよう
になると、画面を形成する単位ライン上のピクセル情報
が多くなるため、メモリコラム数が多く必要となる。そ
のため、ライトデ−タバス及びリ−ドデ−タバス長が長
くなり付加容量が増大する。また、数が増加した各ライ
トデ−タレジスタ、リ−ドデ−タレジスタはそれぞれ、
ライトデ−タバス及びリ−ドデ−タバスに接続するので
接続ノ−ドの付加容量も増大する。従って、増大した負
荷容量によりアクセス速度が遅くなってしまう。また、
非同期シリアルアクセスメモリはＤＲＡＭアレイを有し
ている。ＤＲＡＭアレイは、大容量化の必要性のため、
ビットラインピッチ、ワ−ドラインピッチを最小化して
作られている。非同期式シリアルアクセスメモリにおい
ては、１ビットライン対ごとにライトデ−タレジスタと
リ−ドデ−タレジスタが接続する必要がある。しかし、
使用できるプロセスル−ルで各デ−タレジスタパタ−ン
を描画するにはビットライン対ピッチが小さくなりす
ぎ、ビットライン対ピッチそのものを広げなければなら
なくなっている。これでは、チップ面積が大きくなりす
ぎ、普通のＤＲＡＭに比較してコストが高くなりすぎ
る。この発明は、ライトデ−タバス及びリ−ドデ−タバ
ス長が長くなり付加容量が増大しても、アクセス速度を
維持し、大容量化に対してもコストの高騰を抑えたシリ
アルアクセスメモリを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
この発明では、デ−タが入力される入力回路と、この入
力回路に接続されるライトデータバスと、入力されたア
ドレス信号に応答して第１の選択信号を出力する第１の
デコ−ダと、デ−タを一時的に記憶するライトレジスタ
と、ライトデータバスとライトレジスタ間に接続され、
第１の選択信号に応答してライトデータバスとライトレ
ジスタ間を導通させる第１のスイッチと、複数のメモリ
セルを有し、これらのメモリセルをワ−ド線で接続した
メモリコラムを複数有したメモリアレイと、ライトレジ
スタとメモリコラム間に接続され、第２の選択信号に応
答してライトレジスタとメモリコラム間を導通させる第
２のスイッチとを有するシリアルアクセスメモリにおい
て、ライトレジスタを所定数のメモリコラムと接続し、
第２のスイッチは第２の選択信号に応答してライトレジ
スタと所定数のメモリコラムのうちのひとつのみを導通
させた。
この発明では、デ−タが入力される入力回路と、この入
力回路に接続されるライトデータバスと、入力されたア
ドレス信号に応答して第１の選択信号を出力する第１の
デコ−ダと、デ−タを一時的に記憶するライトレジスタ
と、ライトデータバスとライトレジスタ間に接続され、
第１の選択信号に応答してライトデータバスとライトレ
ジスタ間を導通させる第１のスイッチと、複数のメモリ
セルを有し、これらのメモリセルをワ−ド線で接続した
メモリコラムを複数有したメモリアレイと、ライトレジ
スタとメモリコラム間に接続され、第２の選択信号に応
答してライトレジスタとメモリコラム間を導通させる第
２のスイッチとを有するシリアルアクセスメモリにおい
て、ライトレジスタを所定数のメモリコラムと接続し、
第２のスイッチは第２の選択信号に応答してライトレジ
スタと所定数のメモリコラムのうちのひとつのみを導通
させた。
【０００６】
【発明の実施の形態】図１はこの発明の第１の実施例の
シリアルアクセスメモリの部分回路図である。メモリコ
ラム１０は一対のビット線ＢＬ１〜ｍ、ＢＬ１〜ｍ／に
複数のメモリセル１１が接続されている。メモリセル１
１はＤＲＡＭセルであり、ワ−ド線ＷＬ１〜ｎに接続さ
れたひとつのトランジスタとキャパシタとから構成され
ている。メモリコラム１０は、センスアンプ活性化信号
ＳＡＰ、ＳＡＮでコントロ−ルされ、メモリセル１１の
デ−タを増幅するセンスアンプＳＡ１〜ｍも有してい
る。このメモリコラム１０の一端は第1のスイッチであ
るトランジスタ対ＳＷ１を介して、入力されたデ−タを
一時的に保存するライトデ−タレジスタＴ１、Ｔ
２．．．に接続される。ここで、ライトデ−タレジスタ
Ｔ１、Ｔ２．．．は２つのインバ−タからなるＳＲＡＭ
セルで構成されており、ライトデ−タレジスタＴ１、Ｔ
２．．．一つに対してメモリコラム１０は4つが接続さ
れる。第１のスイッチＳＷ１にはライト転送信号ＷＴＲ
１〜ＷＴＲ４が与えられ、ひとつのライトデ−タレジス
タＴ１、Ｔ２．．．と一つのメモリコラム１０が選択的
に接続されるようになっている。ライトデ−タレジスタ
Ｔ１、Ｔ２．．．は第２のスイッチであるトランジスタ
対ＳＷ２を介して入力された信号が転送されるライトデ
−タバスＷＤ、ＷＤ/に接続されている。第２のスイッ
チＳＷ２には、受取ったライト用ＹアドレスＷＹＡＤに
基づいてライト転送信号Ｗ１、Ｗ２．．．を出力するラ
イトＹデコ−ダＷＹ１，ＷＹ２．．．が接続されてい
る。ライト転送信号Ｗ１、Ｗ２．．．に応答して、第２
のスイッチＳＷ２はライトデ−タバスＷＤ、ＷＤ/とラ
イトデ−タレジスタＴ１、Ｔ２．．．とを接続する。一
方、メモリコラム１０の他端は第３のスイッチであるト
ランジスタ対ＳＷ３を介して、メモリセル１１から出力
されたデ−タを一時的に保存するリ−ドデ−タレジスタ
Ｓ１、Ｓ２．．．に接続される。ここで、リ−ドデ−タ
レジスタＳ１、Ｓ２．．．は２つのインバ−タからなる
ＳＲＡＭセルで構成されており、リ−ドデ−タレジスタ
Ｓ１、Ｓ２．．．一つに対してメモリコラム１０は4つ
が接続される。第３のスイッチＳＷ３にはリ−ド転送信
号ＲＴＲ１〜ＲＴＲ４が与えられ、ひとつのリ−ドデ−
タレジスタＳ１、Ｓ２．．．と一つのメモリコラム１０
が選択的に接続されるようになっている。リ−ドデ−タ
レジスタＳ１、Ｓ２．．．は第４のスイッチであるトラ
ンジスタ対ＳＷ４を介して入力された信号が転送される
リ−ドデ−タバスＲＤ、ＲＤ/に接続されている。第４
のスイッチＳＷ４には、受取ったリ−ド用ＹアドレスＲ
ＹＡＤに基づいてリ−ド転送信号Ｒ１、Ｒ２．．．を出
力するリ−ドＹデコ−ダＲＹ１、ＲＹ２．．．が接続さ
れている。リ−ド転送信号Ｒ１、Ｒ２．．．に応答し
て、第４のスイッチＳＷ４はリ−ドデ−タバスＲＤ、Ｒ
Ｄ/とリ−ドデ−タレジスタＳ１、Ｓ２．．．とを接続
する。
シリアルアクセスメモリの部分回路図である。メモリコ
ラム１０は一対のビット線ＢＬ１〜ｍ、ＢＬ１〜ｍ／に
複数のメモリセル１１が接続されている。メモリセル１
１はＤＲＡＭセルであり、ワ−ド線ＷＬ１〜ｎに接続さ
れたひとつのトランジスタとキャパシタとから構成され
ている。メモリコラム１０は、センスアンプ活性化信号
ＳＡＰ、ＳＡＮでコントロ−ルされ、メモリセル１１の
デ−タを増幅するセンスアンプＳＡ１〜ｍも有してい
る。このメモリコラム１０の一端は第1のスイッチであ
るトランジスタ対ＳＷ１を介して、入力されたデ−タを
一時的に保存するライトデ−タレジスタＴ１、Ｔ
２．．．に接続される。ここで、ライトデ−タレジスタ
Ｔ１、Ｔ２．．．は２つのインバ−タからなるＳＲＡＭ
セルで構成されており、ライトデ−タレジスタＴ１、Ｔ
２．．．一つに対してメモリコラム１０は4つが接続さ
れる。第１のスイッチＳＷ１にはライト転送信号ＷＴＲ
１〜ＷＴＲ４が与えられ、ひとつのライトデ−タレジス
タＴ１、Ｔ２．．．と一つのメモリコラム１０が選択的
に接続されるようになっている。ライトデ−タレジスタ
Ｔ１、Ｔ２．．．は第２のスイッチであるトランジスタ
対ＳＷ２を介して入力された信号が転送されるライトデ
−タバスＷＤ、ＷＤ/に接続されている。第２のスイッ
チＳＷ２には、受取ったライト用ＹアドレスＷＹＡＤに
基づいてライト転送信号Ｗ１、Ｗ２．．．を出力するラ
イトＹデコ−ダＷＹ１，ＷＹ２．．．が接続されてい
る。ライト転送信号Ｗ１、Ｗ２．．．に応答して、第２
のスイッチＳＷ２はライトデ−タバスＷＤ、ＷＤ/とラ
イトデ−タレジスタＴ１、Ｔ２．．．とを接続する。一
方、メモリコラム１０の他端は第３のスイッチであるト
ランジスタ対ＳＷ３を介して、メモリセル１１から出力
されたデ−タを一時的に保存するリ−ドデ−タレジスタ
Ｓ１、Ｓ２．．．に接続される。ここで、リ−ドデ−タ
レジスタＳ１、Ｓ２．．．は２つのインバ−タからなる
ＳＲＡＭセルで構成されており、リ−ドデ−タレジスタ
Ｓ１、Ｓ２．．．一つに対してメモリコラム１０は4つ
が接続される。第３のスイッチＳＷ３にはリ−ド転送信
号ＲＴＲ１〜ＲＴＲ４が与えられ、ひとつのリ−ドデ−
タレジスタＳ１、Ｓ２．．．と一つのメモリコラム１０
が選択的に接続されるようになっている。リ−ドデ−タ
レジスタＳ１、Ｓ２．．．は第４のスイッチであるトラ
ンジスタ対ＳＷ４を介して入力された信号が転送される
リ−ドデ−タバスＲＤ、ＲＤ/に接続されている。第４
のスイッチＳＷ４には、受取ったリ−ド用ＹアドレスＲ
ＹＡＤに基づいてリ−ド転送信号Ｒ１、Ｒ２．．．を出
力するリ−ドＹデコ−ダＲＹ１、ＲＹ２．．．が接続さ
れている。リ−ド転送信号Ｒ１、Ｒ２．．．に応答し
て、第４のスイッチＳＷ４はリ−ドデ−タバスＲＤ、Ｒ
Ｄ/とリ−ドデ−タレジスタＳ１、Ｓ２．．．とを接続
する。
【０００７】ライトデ−タバスＷＤ、ＷＤ/は、デ−タ
が入力される入力端子ＤＩに入力回路２０を介して接続
されている。また、リ−ドデ−タバスＲＤ、ＲＤ/は、
デ−タが出力される出力端子ＤＯに出力回路２１を介し
て接続されている。ワ−ド線ＷＬ１〜ｎはＸデコ−ダ２
２に接続されている。このＸデコ−ダ２２は、ライト用
ＸアドレスＷＸＡＤに応答してライト時にメモリセル１
１を特定するためのワ−ド線ＷＬ１〜ｎを選択するとと
もに、リ−ド用ＸアドレスＲＸＡＤに応答してリ−ド時
にメモリセル１１を特定するためのワ−ド線ＷＬ１〜ｎ
を選択する。なお、同一のライトデ−タレジスタ及びリ
−ドデ−タレジスタに接続された複数のメモリコラム
（第１の実施例では４つ）及びライト用Ｙデコ−ダ、リ
−ド用Ｙデコ−ダを含めた一つのグル−プを、ここでは
メモリコラムグル−プ１２と定義する。第１の実施例の
シリアルアクセスメモリでは、図１には図示していない
が、第１および第２のバンクを有している。第１および
第２のバンクはそれぞれ図１に示したような複数のメモ
リコラムグル−プ１２を含む構成を有しており、それぞ
れ独立に動作可能である。なお、第１及び第２のバンク
をコントロ−ルするための内部制御信号２３は、メモリ
−コントロ−ル信号発生回路２４で生成される。メモリ
−コントロ−ル信号発生回路２４は、外部信号であるラ
イトクロック信号ＷＣＬＫ、ライトリセット信号ＷＲ、
ライトイネ−ブル信号ＷＥ、リ−ドクロック信号ＲＣＬ
Ｋ、リ−ドリセット信号ＲＲ、リ−ドイネ−ブル信号Ｒ
Ｅなどが入力される。メモリ−コントロ−ル信号発生回
路２４に接続されたア−ビタ２５は、リ−ド転送信号や
ライト転送信号の衝突を避けるために、それら各信号の
順位付けを行う。
が入力される入力端子ＤＩに入力回路２０を介して接続
されている。また、リ−ドデ−タバスＲＤ、ＲＤ/は、
デ−タが出力される出力端子ＤＯに出力回路２１を介し
て接続されている。ワ−ド線ＷＬ１〜ｎはＸデコ−ダ２
２に接続されている。このＸデコ−ダ２２は、ライト用
ＸアドレスＷＸＡＤに応答してライト時にメモリセル１
１を特定するためのワ−ド線ＷＬ１〜ｎを選択するとと
もに、リ−ド用ＸアドレスＲＸＡＤに応答してリ−ド時
にメモリセル１１を特定するためのワ−ド線ＷＬ１〜ｎ
を選択する。なお、同一のライトデ−タレジスタ及びリ
−ドデ−タレジスタに接続された複数のメモリコラム
（第１の実施例では４つ）及びライト用Ｙデコ−ダ、リ
−ド用Ｙデコ−ダを含めた一つのグル−プを、ここでは
メモリコラムグル−プ１２と定義する。第１の実施例の
シリアルアクセスメモリでは、図１には図示していない
が、第１および第２のバンクを有している。第１および
第２のバンクはそれぞれ図１に示したような複数のメモ
リコラムグル−プ１２を含む構成を有しており、それぞ
れ独立に動作可能である。なお、第１及び第２のバンク
をコントロ−ルするための内部制御信号２３は、メモリ
−コントロ−ル信号発生回路２４で生成される。メモリ
−コントロ−ル信号発生回路２４は、外部信号であるラ
イトクロック信号ＷＣＬＫ、ライトリセット信号ＷＲ、
ライトイネ−ブル信号ＷＥ、リ−ドクロック信号ＲＣＬ
Ｋ、リ−ドリセット信号ＲＲ、リ−ドイネ−ブル信号Ｒ
Ｅなどが入力される。メモリ−コントロ−ル信号発生回
路２４に接続されたア−ビタ２５は、リ−ド転送信号や
ライト転送信号の衝突を避けるために、それら各信号の
順位付けを行う。
【０００８】この発明の第１の実施例によれば、メモリ
コラム１０が４つに対して一つのライトレジスタＴ１ま
たはリ−ドレジスタＳ１が接続されているため、メモリ
コラムに対するレジスタ数が減少し、図１に示すように
パタ−ン空間３０、３１が得られる。したがって、メモ
リコラム１０のビットラインピッチを広げることなく
（図１における縦方向の寸法を大きくすることなく）ラ
イトレジスタＴ１またはリ−ドレジスタＳ１のパタ−ン
を余裕を持って作ることが可能である。このことから、
従来技術のプロセスのままでのチップサイズの縮小が図
れ、プロセス会発のコスト節約とチップサイズの縮小と
いうメリットが得られる。
コラム１０が４つに対して一つのライトレジスタＴ１ま
たはリ−ドレジスタＳ１が接続されているため、メモリ
コラムに対するレジスタ数が減少し、図１に示すように
パタ−ン空間３０、３１が得られる。したがって、メモ
リコラム１０のビットラインピッチを広げることなく
（図１における縦方向の寸法を大きくすることなく）ラ
イトレジスタＴ１またはリ−ドレジスタＳ１のパタ−ン
を余裕を持って作ることが可能である。このことから、
従来技術のプロセスのままでのチップサイズの縮小が図
れ、プロセス会発のコスト節約とチップサイズの縮小と
いうメリットが得られる。
【０００９】図２は第１の実施例のシリアルメモリの動
作タイミング示すタイミングチャ−トである。以下、図
２を参照しつつ、第１の実施例のシリアルメモリの動作
を説明する。なお、各コントロ−ル信号はリ−ドクロッ
ク信号ＲＣＬＫまたはライトクロック信号ＷＣＬＫの立
ち上がりに同期して取り込まれ、回路動作を決定する。
まず、第１の実施例のシリアルメモリのリ−ド動作を図
２で示した時刻ごとに説明する。 時刻Ｒｔ０ リ−ドリセット信号ＲＲがハイレベルであるので、Ｘア
ドレスＸＡＤ（簡単化のためここでは、リ−ド用Ｘアド
レスＲＸＡＤ及びライト用ＸアドレスＷＸＡＤをまとめ
てＸアドレスＸＡＤとしている）、リ−ド用Ｙアドレス
ＲＹＡＤはリセットされロ−レベルとなる。すなわち、
リ−ド用ＹアドレスＲＹＡＤはアドレス“０”の状態に
なっている。 時刻Ｒｔ１ ワ−ドラインＷＬ１が立ち上がり、ワ−ドラインＷＬ１
に接続するメモリセル群内のメモリセル情報がビットラ
イン対ＢＬｉ、ＢＬｉ/（ｉ＝０〜ｍ−１）に転送され
る。図２には示されてはいないがセンスアンプ活性化信
号ＳＡＰがハイレベル、センスアンプ活性化信号ＳＡＮ
がロウレベルとなることによりセンスアンプＳＡｉがア
クティブになる。これによりビットライン対ＢＬｉ、Ｂ
Ｌｉ/上の情報が増幅される。 時刻Ｒｔ２ リ−ド転送信号ＲＴＲ１が立ち上がり、リ−ド転送信号
ＲＴＲ２〜４はロ−レベルを保つ。これによりリ−ドレ
ジスタＲｋ−1とビットライン対ＢＬ４ｋ+１，ＢＬ４ｋ
+１/が接続状態になる。したがって、ビットライン対Ｂ
Ｌ４ｋ+１，ＢＬ４ｋ+１/上の情報はリ−ドレジスタＲ
ｋ−1に転送される。 時刻Ｒｔ３ ワ−ドラインＷＬ１がロウレベルとなる。図２には示さ
れてはいないがセンスアンプ活性化信号ＳＡＰ、ＳＡＮ
はともに中間レベル（ハイレベルとロ−レベルの中間電
位となることによりビットライン対ＢＬ４ｋ+１，ＢＬ
４ｋ+１/上の情報はリセットされる。このとき、リ−ド
転送信号ＲＴＲ１はロ−レベルになっており、リ−ド転
送信号ＲＴＲ２〜４はロ−レベルを保っている。 時刻Ｒｔ４ リ−ドイネ−ブル信号ＲＥがハイとなり、シリアルリ−
ドのための内部動作が開始する。
作タイミング示すタイミングチャ−トである。以下、図
２を参照しつつ、第１の実施例のシリアルメモリの動作
を説明する。なお、各コントロ−ル信号はリ−ドクロッ
ク信号ＲＣＬＫまたはライトクロック信号ＷＣＬＫの立
ち上がりに同期して取り込まれ、回路動作を決定する。
まず、第１の実施例のシリアルメモリのリ−ド動作を図
２で示した時刻ごとに説明する。 時刻Ｒｔ０ リ−ドリセット信号ＲＲがハイレベルであるので、Ｘア
ドレスＸＡＤ（簡単化のためここでは、リ−ド用Ｘアド
レスＲＸＡＤ及びライト用ＸアドレスＷＸＡＤをまとめ
てＸアドレスＸＡＤとしている）、リ−ド用Ｙアドレス
ＲＹＡＤはリセットされロ−レベルとなる。すなわち、
リ−ド用ＹアドレスＲＹＡＤはアドレス“０”の状態に
なっている。 時刻Ｒｔ１ ワ−ドラインＷＬ１が立ち上がり、ワ−ドラインＷＬ１
に接続するメモリセル群内のメモリセル情報がビットラ
イン対ＢＬｉ、ＢＬｉ/（ｉ＝０〜ｍ−１）に転送され
る。図２には示されてはいないがセンスアンプ活性化信
号ＳＡＰがハイレベル、センスアンプ活性化信号ＳＡＮ
がロウレベルとなることによりセンスアンプＳＡｉがア
クティブになる。これによりビットライン対ＢＬｉ、Ｂ
Ｌｉ/上の情報が増幅される。 時刻Ｒｔ２ リ−ド転送信号ＲＴＲ１が立ち上がり、リ−ド転送信号
ＲＴＲ２〜４はロ−レベルを保つ。これによりリ−ドレ
ジスタＲｋ−1とビットライン対ＢＬ４ｋ+１，ＢＬ４ｋ
+１/が接続状態になる。したがって、ビットライン対Ｂ
Ｌ４ｋ+１，ＢＬ４ｋ+１/上の情報はリ−ドレジスタＲ
ｋ−1に転送される。 時刻Ｒｔ３ ワ−ドラインＷＬ１がロウレベルとなる。図２には示さ
れてはいないがセンスアンプ活性化信号ＳＡＰ、ＳＡＮ
はともに中間レベル（ハイレベルとロ−レベルの中間電
位となることによりビットライン対ＢＬ４ｋ+１，ＢＬ
４ｋ+１/上の情報はリセットされる。このとき、リ−ド
転送信号ＲＴＲ１はロ−レベルになっており、リ−ド転
送信号ＲＴＲ２〜４はロ−レベルを保っている。 時刻Ｒｔ４ リ−ドイネ−ブル信号ＲＥがハイとなり、シリアルリ−
ドのための内部動作が開始する。
【００１０】時刻Ｒｔ５
リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“０”）に
応答してＹデコ−ダＲＹ１の出力Ｒ１がハイレベルにな
る。これにより、リ−ドレジスタＳ１のデ−タがリード
データバス対ＲＤ、ＲＤ/に転送される。リードデータ
バス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送
され出力端子ＤＯより出力される。その後、リ−ド用Ｙ
アドレスＲＹＡＤはインクリメントされて時刻Ｒｔ６で
使われるアドレス（“１”）となる。 時刻Ｒｔ６ リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“１”）に
応答してＹデコ−ダＲＹ２の出力Ｒ２がハイレベルにな
る。これにより、リ−ドレジスタＳ２のデ−タがリード
データバス対ＲＤ、ＲＤ/に転送される。リードデータ
バス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送
され出力端子ＤＯより出力される。その後、リ−ド用Ｙ
アドレスＲＹＡＤはインクリメントされて時刻Ｒｔ７で
使われるアドレス（“２”）となる。 時刻Ｒｔ７ リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“２”）に
応答してＹデコ−ダＲＹ３の出力Ｒ３がハイレベルにな
る。これにより、リ−ドレジスタＳ３のデ−タがリード
データバス対ＲＤ、ＲＤ/に転送される。リードデータ
バス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送
され出力端子ＤＯより出力される。その後、リ−ド用Ｙ
アドレスＲＹＡＤはインクリメントされてアドレス
（“３”）となる。以上の回路動作をリ−ド用Yアドレ
ス信号のアドレスが“ｋ”になるまで繰り返えされ、一
連のシリアルリ−ド動作が行われる。次の一連のシリア
ルリ−ド動作では、時刻Ｒｔ２で説明した動作とは異な
り、リ−ド転送信号ＲＴＲ２のみがハイレベルになり、
その他のリ−ド転送信号ＲＴＲ１、３、４はロ−レベル
を保つ。これによりリ−ドレジスタＲｋ-1とビットライ
ン対ＢＬ４ｋ+２，ＢＬ４ｋ+２/が接続状態になる。し
たがって、ビットライン対ＢＬ４ｋ+２，ＢＬ４ｋ+２/
上の情報はリ−ドレジスタＲｋ-1に転送される。この
後、時刻Ｒｔ４〜７で説明した動作が順次繰り返され
る。さらに一連のシリアル動作の前にリ−ド転送信号Ｒ
ＴＲ３のみがハイレベル、リ−ド転送信号ＲＴＲ４のみ
がハイレベルになった後、リ−ド転送信号ＲＴＲ１のみ
がハイレベルになるという順序で動作が繰り返される。
応答してＹデコ−ダＲＹ１の出力Ｒ１がハイレベルにな
る。これにより、リ−ドレジスタＳ１のデ−タがリード
データバス対ＲＤ、ＲＤ/に転送される。リードデータ
バス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送
され出力端子ＤＯより出力される。その後、リ−ド用Ｙ
アドレスＲＹＡＤはインクリメントされて時刻Ｒｔ６で
使われるアドレス（“１”）となる。 時刻Ｒｔ６ リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“１”）に
応答してＹデコ−ダＲＹ２の出力Ｒ２がハイレベルにな
る。これにより、リ−ドレジスタＳ２のデ−タがリード
データバス対ＲＤ、ＲＤ/に転送される。リードデータ
バス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送
され出力端子ＤＯより出力される。その後、リ−ド用Ｙ
アドレスＲＹＡＤはインクリメントされて時刻Ｒｔ７で
使われるアドレス（“２”）となる。 時刻Ｒｔ７ リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“２”）に
応答してＹデコ−ダＲＹ３の出力Ｒ３がハイレベルにな
る。これにより、リ−ドレジスタＳ３のデ−タがリード
データバス対ＲＤ、ＲＤ/に転送される。リードデータ
バス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送
され出力端子ＤＯより出力される。その後、リ−ド用Ｙ
アドレスＲＹＡＤはインクリメントされてアドレス
（“３”）となる。以上の回路動作をリ−ド用Yアドレ
ス信号のアドレスが“ｋ”になるまで繰り返えされ、一
連のシリアルリ−ド動作が行われる。次の一連のシリア
ルリ−ド動作では、時刻Ｒｔ２で説明した動作とは異な
り、リ−ド転送信号ＲＴＲ２のみがハイレベルになり、
その他のリ−ド転送信号ＲＴＲ１、３、４はロ−レベル
を保つ。これによりリ−ドレジスタＲｋ-1とビットライ
ン対ＢＬ４ｋ+２，ＢＬ４ｋ+２/が接続状態になる。し
たがって、ビットライン対ＢＬ４ｋ+２，ＢＬ４ｋ+２/
上の情報はリ−ドレジスタＲｋ-1に転送される。この
後、時刻Ｒｔ４〜７で説明した動作が順次繰り返され
る。さらに一連のシリアル動作の前にリ−ド転送信号Ｒ
ＴＲ３のみがハイレベル、リ−ド転送信号ＲＴＲ４のみ
がハイレベルになった後、リ−ド転送信号ＲＴＲ１のみ
がハイレベルになるという順序で動作が繰り返される。
【００１１】次に、第１の実施例のシリアルメモリのラ
イト動作を図２で示した時刻ごとに説明する。 時刻Ｗｔ０ ライトリセット信号ＷＲがハイレベルになっているた
め、ライト用ＹアドレスＷＹＡＤはリセットされアドレ
ス“０”の状態になっている。入力端子ＤＩから第１ビ
ット目の入力情報が入力回路２０に取り込まれ、ライト
デ−タバス対ＷＤ、ＷＤ/に転送される。ライトＹデコ
−ダＷＹ１の出力Ｗ１がハイレベルになっているため、
ライトデ−タバス対ＷＤ、ＷＤ/上のデ−タはライトレ
ジスタＴ１に転送される。 時刻Ｗｔ１ 入力端子ＤＩから第２ビット目の入力情報が入力回路２
０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転
送される。ライトＹデコ−ダＷＹ２の出力Ｗ２がハイレ
ベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ
/上のデ−タはライトレジスタＴ２に転送される。 時刻Ｗｔ２ 入力端子ＤＩから第ｊビット目の入力情報が入力回路２
０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転
送される。ライトＹデコ−ダＷＹｊの出力Ｗｊがハイレ
ベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ
/上のデ−タはライトレジスタＴｊに転送される。 時刻Ｗｔ３ 入力端子ＤＩから第ｋ+１ビット目の入力情報が入力回
路２０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/
に転送される。ライトＹデコ−ダＷＹｋ+１の出力Ｗｋ+
１がハイレベルになっているため、ライトデ−タバス対
ＷＤ、ＷＤ/上のデ−タはライトレジスタＴｋ+１に転送
される。これにより全体的な一連のライトレジスタへの
書き込み動作が完了する。
イト動作を図２で示した時刻ごとに説明する。 時刻Ｗｔ０ ライトリセット信号ＷＲがハイレベルになっているた
め、ライト用ＹアドレスＷＹＡＤはリセットされアドレ
ス“０”の状態になっている。入力端子ＤＩから第１ビ
ット目の入力情報が入力回路２０に取り込まれ、ライト
デ−タバス対ＷＤ、ＷＤ/に転送される。ライトＹデコ
−ダＷＹ１の出力Ｗ１がハイレベルになっているため、
ライトデ−タバス対ＷＤ、ＷＤ/上のデ−タはライトレ
ジスタＴ１に転送される。 時刻Ｗｔ１ 入力端子ＤＩから第２ビット目の入力情報が入力回路２
０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転
送される。ライトＹデコ−ダＷＹ２の出力Ｗ２がハイレ
ベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ
/上のデ−タはライトレジスタＴ２に転送される。 時刻Ｗｔ２ 入力端子ＤＩから第ｊビット目の入力情報が入力回路２
０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転
送される。ライトＹデコ−ダＷＹｊの出力Ｗｊがハイレ
ベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ
/上のデ−タはライトレジスタＴｊに転送される。 時刻Ｗｔ３ 入力端子ＤＩから第ｋ+１ビット目の入力情報が入力回
路２０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/
に転送される。ライトＹデコ−ダＷＹｋ+１の出力Ｗｋ+
１がハイレベルになっているため、ライトデ−タバス対
ＷＤ、ＷＤ/上のデ−タはライトレジスタＴｋ+１に転送
される。これにより全体的な一連のライトレジスタへの
書き込み動作が完了する。
【００１２】時刻Ｗｔ４
ライト転送信号ＷＲＴ１のみがハイレベルになり、他の
ライト転送信号ＷＲＴ２〜４はロ−レベルを保つ。これ
により、各ライトレジスタＴｉ（ここで、ｉ＝０〜ｋ）
とビットライン対ＢＬ４ｉ+１、ＢＬ４ｉ+１/とが接続
される。図２には示されていないが、センスアンプ活性
化信号ＳＡＮがロ−レベル、センスアンプ活性化信号Ｓ
ＡＰがハイレベルになっているためセンスアンプＳＡ４
ｉ+１は活性化している。ワ−ドラインＷＬ１がハイレ
ベルになるため、このワ−ドラインＷＬ１に接続され、
ビットライン対ＢＬ４ｉ+１、ＢＬ４ｉ+１/と接続され
ているメモリセル１１にビットライン対ＢＬ４ｉ+１、
ＢＬ４ｉ+１/上のデ−タが書き込まれる。その他のビッ
トライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/、 ＢＬ４ｉ+
３、ＢＬ４ｉ+３/、 ＢＬ４ｉ+４、ＢＬ４ｉ+４/では、
ワ−ドラインＷＬ１に接続されているメモリセルの情報
が一度ビットライン対に読み出され、センスアンプで増
幅された後元のメモリセルに書き込まれる。この動作は
一般的に「再書き込み」と呼ばれている。この後、再び
時刻Ｗｔ０から時刻Ｗｔ３で説明した一連のライトレジ
スタへの書き込み動作が行われる。さらにその後、ライ
ト転送信号ＷＲＴ２のみがハイレベルになり、他のライ
ト転送信号ＷＲＴ１、３、４はロ−レベルを保つ。これ
により、各ライトレジスタＴｉ（ここで、ｉ＝０〜ｋ）
とビットライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/とが接続
される。そして、活性化されたワ−ドライン及び、ビッ
トライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/と接続されてい
るメモリセル１１にビットライン対ＢＬ４ｉ+２、ＢＬ
４ｉ+２/上のデ−タが書き込まれる。その他のビットラ
イン対では再書き込み動作が行われる。以上の動作がラ
イト転送信号ＷＲＴ３、４についても同様に行われ、シ
リアルライト動作は最初に説明したＷｔ０に戻る。
ライト転送信号ＷＲＴ２〜４はロ−レベルを保つ。これ
により、各ライトレジスタＴｉ（ここで、ｉ＝０〜ｋ）
とビットライン対ＢＬ４ｉ+１、ＢＬ４ｉ+１/とが接続
される。図２には示されていないが、センスアンプ活性
化信号ＳＡＮがロ−レベル、センスアンプ活性化信号Ｓ
ＡＰがハイレベルになっているためセンスアンプＳＡ４
ｉ+１は活性化している。ワ−ドラインＷＬ１がハイレ
ベルになるため、このワ−ドラインＷＬ１に接続され、
ビットライン対ＢＬ４ｉ+１、ＢＬ４ｉ+１/と接続され
ているメモリセル１１にビットライン対ＢＬ４ｉ+１、
ＢＬ４ｉ+１/上のデ−タが書き込まれる。その他のビッ
トライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/、 ＢＬ４ｉ+
３、ＢＬ４ｉ+３/、 ＢＬ４ｉ+４、ＢＬ４ｉ+４/では、
ワ−ドラインＷＬ１に接続されているメモリセルの情報
が一度ビットライン対に読み出され、センスアンプで増
幅された後元のメモリセルに書き込まれる。この動作は
一般的に「再書き込み」と呼ばれている。この後、再び
時刻Ｗｔ０から時刻Ｗｔ３で説明した一連のライトレジ
スタへの書き込み動作が行われる。さらにその後、ライ
ト転送信号ＷＲＴ２のみがハイレベルになり、他のライ
ト転送信号ＷＲＴ１、３、４はロ−レベルを保つ。これ
により、各ライトレジスタＴｉ（ここで、ｉ＝０〜ｋ）
とビットライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/とが接続
される。そして、活性化されたワ−ドライン及び、ビッ
トライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/と接続されてい
るメモリセル１１にビットライン対ＢＬ４ｉ+２、ＢＬ
４ｉ+２/上のデ−タが書き込まれる。その他のビットラ
イン対では再書き込み動作が行われる。以上の動作がラ
イト転送信号ＷＲＴ３、４についても同様に行われ、シ
リアルライト動作は最初に説明したＷｔ０に戻る。
【００１３】なお、第１の実施例において一つのメモリ
コラムグル−プ１２が４つのメモリコラムから構成され
ている例を示したが、複数のメモリコラムを有しておれ
ばよく、その数は任意に選択可能である。また、第１の
実施例ではリ−ドレジスタおよびライトレジスタの両方
を有した構成を説明したが、用途によってはリ−ドレジ
スタのみまたはライトレジスタのみであってもこの発明
のメリットを十分享受できる。さらに、第１の実施例で
はＹデコ−ダをライト用Ｙデコ−ダとリ−ド用Ｙデコ−
ダに分けて説明したが、これらを共用した共用Ｙデコ−
ダを用いることもできる。バンクに関して、第１の実施
例では第１及び第２のバンクを有すると説明したが、バ
ンクは単数でも複数でもかまわない。
コラムグル−プ１２が４つのメモリコラムから構成され
ている例を示したが、複数のメモリコラムを有しておれ
ばよく、その数は任意に選択可能である。また、第１の
実施例ではリ−ドレジスタおよびライトレジスタの両方
を有した構成を説明したが、用途によってはリ−ドレジ
スタのみまたはライトレジスタのみであってもこの発明
のメリットを十分享受できる。さらに、第１の実施例で
はＹデコ−ダをライト用Ｙデコ−ダとリ−ド用Ｙデコ−
ダに分けて説明したが、これらを共用した共用Ｙデコ−
ダを用いることもできる。バンクに関して、第１の実施
例では第１及び第２のバンクを有すると説明したが、バ
ンクは単数でも複数でもかまわない。
【００１４】ここで、第１の実施例におけるライト転送
信号ＷＴＲ１〜４を生成する回路について説明する。図
３はライト用ＹアドレスＷＹＡＤ及びライト転送信号Ｗ
ＴＲ１〜４（ここでは、第１のバンク用のライト転送信
号ＷＴＲ１ａ〜ＷＴＲ４ａ及び第２のバンク用のライト
転送信号ＷＴＲ１ｂ〜ＷＴＲ４ｂ）を生成するライトア
ドレス発生回路を示す回路図、図４はこのライトアドレ
ス発生回路の動作を示すタイミングチャ−トである。ラ
イトアドレス発生回路は、シフトレジスタ３０、第１の
デコ−ダ３１及び第２のデコ−ダ３２から構成される。
シフトレジスタ３０はｎ+１個のフリップフロップＣ０
〜Ｃｎを有している。フリップフロップＣ０〜Ｃｎのク
ロック入力端子ｃにはライトクロック信号ＷＣＬＫが入
力される。フリップフロップＣ０〜Ｃｎのリセット端子
にはＮＭＯＳトランジスタの第１の端子が接続されてい
る。このＮＭＯＳトランジスタの第２の端子は接地さ
れ、ゲ−トには共通にライトリセット信号ＷＲが与えら
れる。第１のフリップフロップＣ０の入力ａは接地さ
れ、出力ｄは第２のフリップフロップＣ１の入力に接続
される。第１のフリップフロップＣ０の他の出力ｅから
の出力信号及びその反転信号は、ライト用ＹアドレスＷ
ＹＡＤの一部であるアドレス信号ＷＡＹ０、ＷＡＹ０/
になる。第２のフリップフロップＣ１の出力ｄは第３の
フリップフロップＣ２の入力に接続される。第２のフリ
ップフロップＣ１の他の出力ｅからの出力信号及びその
反転信号は、ライト用ＹアドレスＷＹＡＤの一部である
アドレス信号ＷＡＹ１、ＷＡＹ１/になる。さらに第ｎ
のフリップフロップまでの接続関係は同様であるが、ラ
イト用ＹアドレスＷＹＡＤはアドレス信号ＷＡＹ１〜ｎ
-２、ＷＡＹ１〜ｎ-２/である。アドレス信号ＷＡＹｎ-
１、ＷＡＹｎ-１/、ＷＡＹｎ、ＷＡＹｎ/はライト転送
信号ＷＴＲ１ａ〜ＷＴＲ４ｂの生成のために利用され
る。
信号ＷＴＲ１〜４を生成する回路について説明する。図
３はライト用ＹアドレスＷＹＡＤ及びライト転送信号Ｗ
ＴＲ１〜４（ここでは、第１のバンク用のライト転送信
号ＷＴＲ１ａ〜ＷＴＲ４ａ及び第２のバンク用のライト
転送信号ＷＴＲ１ｂ〜ＷＴＲ４ｂ）を生成するライトア
ドレス発生回路を示す回路図、図４はこのライトアドレ
ス発生回路の動作を示すタイミングチャ−トである。ラ
イトアドレス発生回路は、シフトレジスタ３０、第１の
デコ−ダ３１及び第２のデコ−ダ３２から構成される。
シフトレジスタ３０はｎ+１個のフリップフロップＣ０
〜Ｃｎを有している。フリップフロップＣ０〜Ｃｎのク
ロック入力端子ｃにはライトクロック信号ＷＣＬＫが入
力される。フリップフロップＣ０〜Ｃｎのリセット端子
にはＮＭＯＳトランジスタの第１の端子が接続されてい
る。このＮＭＯＳトランジスタの第２の端子は接地さ
れ、ゲ−トには共通にライトリセット信号ＷＲが与えら
れる。第１のフリップフロップＣ０の入力ａは接地さ
れ、出力ｄは第２のフリップフロップＣ１の入力に接続
される。第１のフリップフロップＣ０の他の出力ｅから
の出力信号及びその反転信号は、ライト用ＹアドレスＷ
ＹＡＤの一部であるアドレス信号ＷＡＹ０、ＷＡＹ０/
になる。第２のフリップフロップＣ１の出力ｄは第３の
フリップフロップＣ２の入力に接続される。第２のフリ
ップフロップＣ１の他の出力ｅからの出力信号及びその
反転信号は、ライト用ＹアドレスＷＹＡＤの一部である
アドレス信号ＷＡＹ１、ＷＡＹ１/になる。さらに第ｎ
のフリップフロップまでの接続関係は同様であるが、ラ
イト用ＹアドレスＷＹＡＤはアドレス信号ＷＡＹ１〜ｎ
-２、ＷＡＹ１〜ｎ-２/である。アドレス信号ＷＡＹｎ-
１、ＷＡＹｎ-１/、ＷＡＹｎ、ＷＡＹｎ/はライト転送
信号ＷＴＲ１ａ〜ＷＴＲ４ｂの生成のために利用され
る。
【００１５】第１のデコ−ダ３１は、ＮＡＮＤ回路で構
成される。第１のＮＡＮＤ回路には、アドレス信号ＷＡ
Ｙｎ-１、 ＷＡＹｎ及びライト転送信号ＷＴＲが入力さ
れ、その出力はインバ−タで反転され信号１１となる。
第２のＮＡＮＤ回路には、アドレス信号ＷＡＹｎ-１/、
ＷＡＹｎ及びライト転送信号ＷＴＲが入力され、その
出力はインバ−タで反転され信号１０となる。第３のＮ
ＡＮＤ回路には、アドレス信号ＷＡＹｎ-１、 ＷＡＹｎ
/及びライト転送信号ＷＴＲが入力され、その出力はイ
ンバ−タで反転され信号０１となる。第４のＮＡＮＤ回
路には、アドレス信号ＷＡＹｎ-１/、 ＷＡＹｎ/及びラ
イト転送信号ＷＴＲが入力され、その出力はインバ−タ
で反転され信号００となる。第２のデコ−ダ３２もＮＡ
ＮＤ回路で構成される。第１のＮＡＮＤ回路には、第１
のデコ−ダの出力信号００及びアドレス信号ＷＡＹｎ-
２が入力され、その出力はインバ−タで反転され、第１
のバンクのライト転送信号ＷＴＲ１ａとなる。第２のＮ
ＡＮＤ回路には、第１のデコ−ダの出力信号０１及びア
ドレス信号ＷＡＹｎ-２が入力され、その出力はインバ
−タで反転され、第１のバンクのライト転送信号ＷＴＲ
２ａとなる。第３のＮＡＮＤ回路には、第１のデコ−ダ
の出力信号１０及びアドレス信号ＷＡＹｎ-２が入力さ
れ、その出力はインバ−タで反転され、第１のバンクの
ライト転送信号ＷＴＲ３ａとなる。第４のＮＡＮＤ回路
には、第１のデコ−ダの出力信号１１及びアドレス信号
ＷＡＹｎ-２が入力され、その出力はインバ−タで反転
され、第１のバンクのライト転送信号ＷＴＲ４ａとな
る。第５のＮＡＮＤ回路には、第１のデコ−ダの出力信
号００及びアドレス信号ＷＡＹｎ-２/が入力され、その
出力はインバ−タで反転され、第２のバンクのライト転
送信号ＷＴＲ１ｂとなる。第６のＮＡＮＤ回路には、第
１のデコ−ダの出力信号０１及びアドレス信号ＷＡＹｎ
-２/が入力され、その出力はインバ−タで反転され、第
２のバンクのライト転送信号ＷＴＲ２ｂとなる。第７の
ＮＡＮＤ回路には、第１のデコ−ダの出力信号１０及び
アドレス信号ＷＡＹｎ-２/が入力され、その出力はイン
バ−タで反転され、第２のバンクのライト転送信号ＷＴ
Ｒ３ｂとなる。第８のＮＡＮＤ回路には、第１のデコ−
ダの出力信号１１及びアドレス信号ＷＡＹｎ-２/が入力
され、その出力はインバ−タで反転され、第２のバンク
のライト転送信号ＷＴＲ４ｂとなる。
成される。第１のＮＡＮＤ回路には、アドレス信号ＷＡ
Ｙｎ-１、 ＷＡＹｎ及びライト転送信号ＷＴＲが入力さ
れ、その出力はインバ−タで反転され信号１１となる。
第２のＮＡＮＤ回路には、アドレス信号ＷＡＹｎ-１/、
ＷＡＹｎ及びライト転送信号ＷＴＲが入力され、その
出力はインバ−タで反転され信号１０となる。第３のＮ
ＡＮＤ回路には、アドレス信号ＷＡＹｎ-１、 ＷＡＹｎ
/及びライト転送信号ＷＴＲが入力され、その出力はイ
ンバ−タで反転され信号０１となる。第４のＮＡＮＤ回
路には、アドレス信号ＷＡＹｎ-１/、 ＷＡＹｎ/及びラ
イト転送信号ＷＴＲが入力され、その出力はインバ−タ
で反転され信号００となる。第２のデコ−ダ３２もＮＡ
ＮＤ回路で構成される。第１のＮＡＮＤ回路には、第１
のデコ−ダの出力信号００及びアドレス信号ＷＡＹｎ-
２が入力され、その出力はインバ−タで反転され、第１
のバンクのライト転送信号ＷＴＲ１ａとなる。第２のＮ
ＡＮＤ回路には、第１のデコ−ダの出力信号０１及びア
ドレス信号ＷＡＹｎ-２が入力され、その出力はインバ
−タで反転され、第１のバンクのライト転送信号ＷＴＲ
２ａとなる。第３のＮＡＮＤ回路には、第１のデコ−ダ
の出力信号１０及びアドレス信号ＷＡＹｎ-２が入力さ
れ、その出力はインバ−タで反転され、第１のバンクの
ライト転送信号ＷＴＲ３ａとなる。第４のＮＡＮＤ回路
には、第１のデコ−ダの出力信号１１及びアドレス信号
ＷＡＹｎ-２が入力され、その出力はインバ−タで反転
され、第１のバンクのライト転送信号ＷＴＲ４ａとな
る。第５のＮＡＮＤ回路には、第１のデコ−ダの出力信
号００及びアドレス信号ＷＡＹｎ-２/が入力され、その
出力はインバ−タで反転され、第２のバンクのライト転
送信号ＷＴＲ１ｂとなる。第６のＮＡＮＤ回路には、第
１のデコ−ダの出力信号０１及びアドレス信号ＷＡＹｎ
-２/が入力され、その出力はインバ−タで反転され、第
２のバンクのライト転送信号ＷＴＲ２ｂとなる。第７の
ＮＡＮＤ回路には、第１のデコ−ダの出力信号１０及び
アドレス信号ＷＡＹｎ-２/が入力され、その出力はイン
バ−タで反転され、第２のバンクのライト転送信号ＷＴ
Ｒ３ｂとなる。第８のＮＡＮＤ回路には、第１のデコ−
ダの出力信号１１及びアドレス信号ＷＡＹｎ-２/が入力
され、その出力はインバ−タで反転され、第２のバンク
のライト転送信号ＷＴＲ４ｂとなる。
【００１６】図４は、図３に示したライトアドレス発生
回路の動作を説明するタイミングチャ−トである。ライ
トクロック信号ＷＣＬＫが立ち上がる時刻ｔ０において
ライトイネ−ブル信号ＷＥとライトリセット信号ＷＲと
がハイレベルになるとアドレス信号の発生を開始する。
次にライトクロック信号が立ち上がる時刻ｔ１になると
アドレス信号ＷＡＹ０がハイレベルになる。さらにライ
トクロック信号が立ち上がる時刻ｔ２になるとアドレス
信号ＷＡＹ０が再びハイレベルになり、アドレス信号Ｗ
ＡＹ１がハイレベルになる。アドレス信号ＷＡＹ０〜ｎ
については、以後ライトクロック信号を順次分周したも
のになるので、その説明は省略する。時刻ｔ３になると
ライト転送信号ＷＴＲ及び、アドレス信号ＷＡＹｎ-２
がハイレベルになり、アドレス信号ＷＡＹｎ-１、ＷＡ
Ｙｎはロ−レベルのままである。これにより、第１のバ
ンクのライト転送信号ＷＴＲ１ａはハイレベルになる。
また、時刻ｔ４においては、ライト転送信号ＷＴＲ及
び、アドレス信号ＷＡＹｎ-１がハイレベルになり、ア
ドレス信号ＷＡＹｎ-２、ＷＡＹｎがロ−レベルにな
る。これにより、第２のバンクのライト転送信号ＷＴＲ
１ｂはハイレベルになる。これ以外のライト転送信号Ｗ
ＴＲ２ａ〜ＷＴＲ４ｂについては、論理を参照すれば理
解できるため、その説明は省略する。
回路の動作を説明するタイミングチャ−トである。ライ
トクロック信号ＷＣＬＫが立ち上がる時刻ｔ０において
ライトイネ−ブル信号ＷＥとライトリセット信号ＷＲと
がハイレベルになるとアドレス信号の発生を開始する。
次にライトクロック信号が立ち上がる時刻ｔ１になると
アドレス信号ＷＡＹ０がハイレベルになる。さらにライ
トクロック信号が立ち上がる時刻ｔ２になるとアドレス
信号ＷＡＹ０が再びハイレベルになり、アドレス信号Ｗ
ＡＹ１がハイレベルになる。アドレス信号ＷＡＹ０〜ｎ
については、以後ライトクロック信号を順次分周したも
のになるので、その説明は省略する。時刻ｔ３になると
ライト転送信号ＷＴＲ及び、アドレス信号ＷＡＹｎ-２
がハイレベルになり、アドレス信号ＷＡＹｎ-１、ＷＡ
Ｙｎはロ−レベルのままである。これにより、第１のバ
ンクのライト転送信号ＷＴＲ１ａはハイレベルになる。
また、時刻ｔ４においては、ライト転送信号ＷＴＲ及
び、アドレス信号ＷＡＹｎ-１がハイレベルになり、ア
ドレス信号ＷＡＹｎ-２、ＷＡＹｎがロ−レベルにな
る。これにより、第２のバンクのライト転送信号ＷＴＲ
１ｂはハイレベルになる。これ以外のライト転送信号Ｗ
ＴＲ２ａ〜ＷＴＲ４ｂについては、論理を参照すれば理
解できるため、その説明は省略する。
【００１７】つぎに、リ−ド転送信号ＲＴＲ１〜４を生
成する回路について説明する。図５はリ−ド用Ｙアドレ
スＲＹＡＤ及びリ−ド転送信号ＲＴＲ１〜４（ここで
は、第１のバンク用のリ−ド転送信号ＲＴＲ１ａ〜ＲＴ
Ｒ４ａ及び第２のバンク用のリ−ド転送信号ＲＴＲ１ｂ
〜ＲＴＲ４ｂ）を生成するリ−ドアドレス発生回路を示
す回路図、図６はこのリ−ドアドレス発生回路の動作を
示すタイミングチャ−トである。リ−ドアドレス発生回
路は、シフトレジスタ５０、第１のデコ−ダ５１、第２
のデコ−ダ５２及び初期転送コントロ−ル回路５３から
構成される。シフトレジスタ５０はｎ+１個のフリップ
フロップＣ０〜Ｃｎを有している。フリップフロップＣ
０〜Ｃｎのクロック入力端子ｃにはリ−ドクロック信号
ＲＣＬＫが入力される。フリップフロップＣ０〜Ｃｎの
リセット端子にはＮＭＯＳトランジスタの第１の端子が
接続されている。このＮＭＯＳトランジスタの第２の端
子は接地され、ゲ−トには共通にリ−ドリセット信号Ｒ
Ｒが与えられる。第１のフリップフロップＣ０の入力ａ
は接地され、出力ｄは第２のフリップフロップＣ１の入
力に接続される。第１のフリップフロップＣ０の他の出
力ｅからの出力信号及びその反転信号は、リ−ド用Ｙア
ドレスＲＹＡＤの一部であるアドレス信号ＲＡＹ０、Ｒ
ＡＹ０/になる。第２のフリップフロップＣ１の出力ｄ
は第３のフリップフロップＣ２の入力に接続される。第
２のフリップフロップＣ１の他の出力ｅからの出力信号
及びその反転信号は、リ−ド用ＹアドレスＲＹＡＤの一
部であるアドレス信号ＲＡＹ１、ＲＡＹ１/になる。さ
らに第ｎのフリップフロップまでの接続関係は同様であ
るが、リ−ド用ＹアドレスＲＹＡＤはアドレス信号ＲＡ
Ｙ１〜ｎ-２、ＲＡＹ１〜ｎ-２/である。アドレス信号
ＲＡＹｎ-１、ＲＡＹｎ-１/、ＲＡＹｎ、ＲＡＹｎ/はリ
−ド転送信号ＲＴＲ１ａ〜ＲＴＲ４ｂの生成のために利
用される。
成する回路について説明する。図５はリ−ド用Ｙアドレ
スＲＹＡＤ及びリ−ド転送信号ＲＴＲ１〜４（ここで
は、第１のバンク用のリ−ド転送信号ＲＴＲ１ａ〜ＲＴ
Ｒ４ａ及び第２のバンク用のリ−ド転送信号ＲＴＲ１ｂ
〜ＲＴＲ４ｂ）を生成するリ−ドアドレス発生回路を示
す回路図、図６はこのリ−ドアドレス発生回路の動作を
示すタイミングチャ−トである。リ−ドアドレス発生回
路は、シフトレジスタ５０、第１のデコ−ダ５１、第２
のデコ−ダ５２及び初期転送コントロ−ル回路５３から
構成される。シフトレジスタ５０はｎ+１個のフリップ
フロップＣ０〜Ｃｎを有している。フリップフロップＣ
０〜Ｃｎのクロック入力端子ｃにはリ−ドクロック信号
ＲＣＬＫが入力される。フリップフロップＣ０〜Ｃｎの
リセット端子にはＮＭＯＳトランジスタの第１の端子が
接続されている。このＮＭＯＳトランジスタの第２の端
子は接地され、ゲ−トには共通にリ−ドリセット信号Ｒ
Ｒが与えられる。第１のフリップフロップＣ０の入力ａ
は接地され、出力ｄは第２のフリップフロップＣ１の入
力に接続される。第１のフリップフロップＣ０の他の出
力ｅからの出力信号及びその反転信号は、リ−ド用Ｙア
ドレスＲＹＡＤの一部であるアドレス信号ＲＡＹ０、Ｒ
ＡＹ０/になる。第２のフリップフロップＣ１の出力ｄ
は第３のフリップフロップＣ２の入力に接続される。第
２のフリップフロップＣ１の他の出力ｅからの出力信号
及びその反転信号は、リ−ド用ＹアドレスＲＹＡＤの一
部であるアドレス信号ＲＡＹ１、ＲＡＹ１/になる。さ
らに第ｎのフリップフロップまでの接続関係は同様であ
るが、リ−ド用ＹアドレスＲＹＡＤはアドレス信号ＲＡ
Ｙ１〜ｎ-２、ＲＡＹ１〜ｎ-２/である。アドレス信号
ＲＡＹｎ-１、ＲＡＹｎ-１/、ＲＡＹｎ、ＲＡＹｎ/はリ
−ド転送信号ＲＴＲ１ａ〜ＲＴＲ４ｂの生成のために利
用される。
【００１８】第１のデコ−ダ５１は、ＮＡＮＤ回路で構
成される。第１のＮＡＮＤ回路には、アドレス信号ＲＡ
Ｙｎ-１、 ＲＡＹｎ及びリ−ド転送信号ＲＴＲが入力さ
れ、その出力はインバ−タで反転され信号１１となる。
第２のＮＡＮＤ回路には、アドレス信号ＲＡＹｎ-１/、
ＲＡＹｎ及びリ−ド転送信号ＲＴＲが入力され、その
出力はインバ−タで反転され信号１０となる。第３のＮ
ＡＮＤ回路には、アドレス信号ＲＡＹｎ-１、 ＲＡＹｎ
/及びリ−ド転送信号ＲＴＲが入力され、その出力はイ
ンバ−タで反転され信号０１となる。第４のＮＡＮＤ回
路には、アドレス信号ＲＡＹｎ-１/、 ＲＡＹｎ/及びリ
−ド転送信号ＲＴＲが入力され、その出力はインバ−タ
で反転され信号００となる。第２のデコ−ダ５２もＮＡ
ＮＤ回路で構成される。第１のＮＡＮＤ回路には、第１
のデコ−ダ５１の出力信号００及びアドレス信号ＲＡＹ
ｎ-２が入力される。第１のＮＡＮＤ回路の出力は初期
転送コントロ−ル回路の出力信号ＲＲＳ/と否定論理和
がなされ、第１のバンクのリ−ド転送信号ＲＴＲ１ａと
なる。第２のＮＡＮＤ回路には、第１のデコ−ダ５１の
出力信号０１及びアドレス信号ＲＡＹｎ-２が入力さ
れ、その出力はインバ−タで反転され、第１のバンクの
リ−ド転送信号ＲＴＲ２ａとなる。第３のＮＡＮＤ回路
には、第１のデコ−ダ５１の出力信号１０及びアドレス
信号ＲＡＹｎ-２が入力され、その出力はインバ−タで
反転され、第１のバンクのリ−ド転送信号ＲＴＲ３ａと
なる。第４のＮＡＮＤ回路には、第１のデコ−ダ５１の
出力信号１１及びアドレス信号ＲＡＹｎ-２が入力さ
れ、その出力はインバ−タで反転され、第１のバンクの
リ−ド転送信号ＲＴＲ４ａとなる。第５のＮＡＮＤ回路
には、第１のデコ−ダ５１の出力信号００及びアドレス
信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで
反転され、第２のバンクのリ−ド転送信号ＲＴＲ１ｂと
なる。第６のＮＡＮＤ回路には、第１のデコ−ダ５１の
出力信号０１及びアドレス信号ＲＡＹｎ-２/が入力さ
れ、その出力はインバ−タで反転され、第２のバンクの
リ−ド転送信号ＲＴＲ２ｂとなる。第７のＮＡＮＤ回路
には、第１のデコ−ダ５１の出力信号１０及びアドレス
信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで
反転され、第２のバンクのライト転送信号ＲＴＲ３ｂと
なる。第８のＮＡＮＤ回路には、第１のデコ−ダ５１の
出力信号１１及びアドレス信号ＲＡＹｎ-２/が入力さ
れ、その出力はインバ−タで反転され、第２のバンクの
ライト転送信号ＲＴＲ４ｂとなる。初期転コントロ−ル
回路はリ−ド転送の初期状態を調整するために設けられ
た回路であり、リ−ドリセット信号を受取り、このリ−
ドリセット信号に応答してリ−ド転送信号ＲＴＲより若
干長い期間活性化状態である信号ＲＲＳ/を出力する回
路でる。
成される。第１のＮＡＮＤ回路には、アドレス信号ＲＡ
Ｙｎ-１、 ＲＡＹｎ及びリ−ド転送信号ＲＴＲが入力さ
れ、その出力はインバ−タで反転され信号１１となる。
第２のＮＡＮＤ回路には、アドレス信号ＲＡＹｎ-１/、
ＲＡＹｎ及びリ−ド転送信号ＲＴＲが入力され、その
出力はインバ−タで反転され信号１０となる。第３のＮ
ＡＮＤ回路には、アドレス信号ＲＡＹｎ-１、 ＲＡＹｎ
/及びリ−ド転送信号ＲＴＲが入力され、その出力はイ
ンバ−タで反転され信号０１となる。第４のＮＡＮＤ回
路には、アドレス信号ＲＡＹｎ-１/、 ＲＡＹｎ/及びリ
−ド転送信号ＲＴＲが入力され、その出力はインバ−タ
で反転され信号００となる。第２のデコ−ダ５２もＮＡ
ＮＤ回路で構成される。第１のＮＡＮＤ回路には、第１
のデコ−ダ５１の出力信号００及びアドレス信号ＲＡＹ
ｎ-２が入力される。第１のＮＡＮＤ回路の出力は初期
転送コントロ−ル回路の出力信号ＲＲＳ/と否定論理和
がなされ、第１のバンクのリ−ド転送信号ＲＴＲ１ａと
なる。第２のＮＡＮＤ回路には、第１のデコ−ダ５１の
出力信号０１及びアドレス信号ＲＡＹｎ-２が入力さ
れ、その出力はインバ−タで反転され、第１のバンクの
リ−ド転送信号ＲＴＲ２ａとなる。第３のＮＡＮＤ回路
には、第１のデコ−ダ５１の出力信号１０及びアドレス
信号ＲＡＹｎ-２が入力され、その出力はインバ−タで
反転され、第１のバンクのリ−ド転送信号ＲＴＲ３ａと
なる。第４のＮＡＮＤ回路には、第１のデコ−ダ５１の
出力信号１１及びアドレス信号ＲＡＹｎ-２が入力さ
れ、その出力はインバ−タで反転され、第１のバンクの
リ−ド転送信号ＲＴＲ４ａとなる。第５のＮＡＮＤ回路
には、第１のデコ−ダ５１の出力信号００及びアドレス
信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで
反転され、第２のバンクのリ−ド転送信号ＲＴＲ１ｂと
なる。第６のＮＡＮＤ回路には、第１のデコ−ダ５１の
出力信号０１及びアドレス信号ＲＡＹｎ-２/が入力さ
れ、その出力はインバ−タで反転され、第２のバンクの
リ−ド転送信号ＲＴＲ２ｂとなる。第７のＮＡＮＤ回路
には、第１のデコ−ダ５１の出力信号１０及びアドレス
信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで
反転され、第２のバンクのライト転送信号ＲＴＲ３ｂと
なる。第８のＮＡＮＤ回路には、第１のデコ−ダ５１の
出力信号１１及びアドレス信号ＲＡＹｎ-２/が入力さ
れ、その出力はインバ−タで反転され、第２のバンクの
ライト転送信号ＲＴＲ４ｂとなる。初期転コントロ−ル
回路はリ−ド転送の初期状態を調整するために設けられ
た回路であり、リ−ドリセット信号を受取り、このリ−
ドリセット信号に応答してリ−ド転送信号ＲＴＲより若
干長い期間活性化状態である信号ＲＲＳ/を出力する回
路でる。
【００１９】図６は、図５に示したリ−ドアドレス発生
回路の動作を説明するタイミングチャ−トである。リ−
ドクロック信号ＲＣＬＫが立ち上がる時刻ｔ０において
リ−ドリセット信号ＲＲがハイレベルになる。この時、
リ−ドイネ−ブル信号ＲＥはロ−レベルのままであり、
初期転送回路の出力信号ＲＲＳ/はリ−ドリセット信号
ＲＲに応答してロ−レベルになっている。さらに、リ−
ド転送信号ＲＴＲもハイレベルになるため、第１のバン
クのリ−ド転送信号ＲＴＲ１ａもハイレベルになる。そ
の後リ−ド転送信号ＲＴＲがロ−レベルになると、第１
のバンクのリ−ド転送信号ＲＴＲ１ａもロ−レベルにな
り、さらにその後に初期転送回路の出力信号ＲＲＳ/が
ハイレベルになる。リ−ドリセット信号ＲＲが立ち上が
って最初にリ−ドクロック信号ＲＣＬＫが立ち上がる時
刻ｔ１になるとアドレス信号の発生を開始する。次にラ
イトクロック信号ＲＣＬＫが立ち上がる時刻ｔ２になる
とアドレス信号ＲＡＹ０がハイレベルになる。さらにラ
イトクロック信号ＲＣＬＫが立ち上がる時刻ｔ３になる
とアドレス信号ＲＡＹ０が再びハイレベルになり、アド
レス信号ＲＡＹ２がハイレベルになる。この時リ−ド転
送信号ＲＴＲもハイレベルになるため、第２のバンクの
リ−ド転送信号ＲＴＲ１ｂもハイレベルになる。アドレ
ス信号ＲＡＹ０〜ｎについては、以後リ−ドクロック信
号ＲＣＬＫを順次分周したものになるので、その説明は
省略する。時刻ｔ４になるとリ−ド転送信号ＲＴＲ及
び、アドレス信号ＲＡＹｎ-２がハイレベルになり、ア
ドレス信号ＷＡＹｎ-１、ＷＡＹｎはロ−レベルのまま
である。これにより、第１のバンクのリ−ド転送信号Ｒ
ＴＲ２ａはハイレベルになる。また、時刻ｔ５において
は、リ−ド転送信号ＲＴＲ及び、アドレス信号ＲＡＹｎ
-１がハイレベルになり、アドレス信号ＲＡＹｎ-２、Ｒ
ＡＹｎがロ−レベルになる。これにより、第２のバンク
のリ−ド転送信号ＲＴＲ２ｂはハイレベルになる。これ
以外のリ−ド転送信号ＲＴＲ３ａ〜ＲＴＲ４ｂについて
は、論理を参照すれば理解できるため、その説明は省略
する。
回路の動作を説明するタイミングチャ−トである。リ−
ドクロック信号ＲＣＬＫが立ち上がる時刻ｔ０において
リ−ドリセット信号ＲＲがハイレベルになる。この時、
リ−ドイネ−ブル信号ＲＥはロ−レベルのままであり、
初期転送回路の出力信号ＲＲＳ/はリ−ドリセット信号
ＲＲに応答してロ−レベルになっている。さらに、リ−
ド転送信号ＲＴＲもハイレベルになるため、第１のバン
クのリ−ド転送信号ＲＴＲ１ａもハイレベルになる。そ
の後リ−ド転送信号ＲＴＲがロ−レベルになると、第１
のバンクのリ−ド転送信号ＲＴＲ１ａもロ−レベルにな
り、さらにその後に初期転送回路の出力信号ＲＲＳ/が
ハイレベルになる。リ−ドリセット信号ＲＲが立ち上が
って最初にリ−ドクロック信号ＲＣＬＫが立ち上がる時
刻ｔ１になるとアドレス信号の発生を開始する。次にラ
イトクロック信号ＲＣＬＫが立ち上がる時刻ｔ２になる
とアドレス信号ＲＡＹ０がハイレベルになる。さらにラ
イトクロック信号ＲＣＬＫが立ち上がる時刻ｔ３になる
とアドレス信号ＲＡＹ０が再びハイレベルになり、アド
レス信号ＲＡＹ２がハイレベルになる。この時リ−ド転
送信号ＲＴＲもハイレベルになるため、第２のバンクの
リ−ド転送信号ＲＴＲ１ｂもハイレベルになる。アドレ
ス信号ＲＡＹ０〜ｎについては、以後リ−ドクロック信
号ＲＣＬＫを順次分周したものになるので、その説明は
省略する。時刻ｔ４になるとリ−ド転送信号ＲＴＲ及
び、アドレス信号ＲＡＹｎ-２がハイレベルになり、ア
ドレス信号ＷＡＹｎ-１、ＷＡＹｎはロ−レベルのまま
である。これにより、第１のバンクのリ−ド転送信号Ｒ
ＴＲ２ａはハイレベルになる。また、時刻ｔ５において
は、リ−ド転送信号ＲＴＲ及び、アドレス信号ＲＡＹｎ
-１がハイレベルになり、アドレス信号ＲＡＹｎ-２、Ｒ
ＡＹｎがロ−レベルになる。これにより、第２のバンク
のリ−ド転送信号ＲＴＲ２ｂはハイレベルになる。これ
以外のリ−ド転送信号ＲＴＲ３ａ〜ＲＴＲ４ｂについて
は、論理を参照すれば理解できるため、その説明は省略
する。
【００２０】図７はこの発明の第２の実施例のシリアル
アクセスメモリの部分回路図である。なお、第１の実施
例と同一部分には同一符号を付してその説明を省略す
る。第２の実施例のシリアルアクセスメモリは、回路的
には全く同一構成であるが、回路の配置が異なってい
る。第１の実施例のシリアルアクセスメモリでは、ライ
ト用Ｙデコ−ダＷＹ１、ＷＹ２．．．とライトレジスタ
Ｔ１、Ｔ２．．． はメモリコラム１０の一端に接続さ
れ、リ−ド用Ｙデコ−ダＲＹ１、ＲＹ２．．．とリ−ド
レジスタＳ１、Ｓ２．．．はメモリコラム１０の他端に
接続されていた。第２の実施例のシリアルアクセスメモ
リでは、ライト用Ｙデコ−ダＷＹ１、ＷＹ２．．．、ラ
イトレジスタＴ１、Ｔ２．．． 、リ−ド用Ｙデコ−ダ
ＲＹ１、ＲＹ２．．．及びリ−ドレジスタＳ１、Ｓ
２．．．を同一端側に接続した。なお、第２の実施例の
シリアルアクセスメモリはその回路構成が第１の実施例
のシリアルアクセスメモリと同一であるため、動作も同
一である。したがって、第２の実施例のシリアルアクセ
スメモリの動作の説明は省略する。上記接続関係によ
り、ライトレジスタＴ１、Ｔ２．．． とリ−ドレジス
タＳ１、Ｓ２．．．とが近接した場所に設けられるた
め、パタ−ン設計のための面積は第１の実施例より狭く
なるが、その分チップ面積の縮小化が図られ、製造コス
トを減少できるメリットがある。
アクセスメモリの部分回路図である。なお、第１の実施
例と同一部分には同一符号を付してその説明を省略す
る。第２の実施例のシリアルアクセスメモリは、回路的
には全く同一構成であるが、回路の配置が異なってい
る。第１の実施例のシリアルアクセスメモリでは、ライ
ト用Ｙデコ−ダＷＹ１、ＷＹ２．．．とライトレジスタ
Ｔ１、Ｔ２．．． はメモリコラム１０の一端に接続さ
れ、リ−ド用Ｙデコ−ダＲＹ１、ＲＹ２．．．とリ−ド
レジスタＳ１、Ｓ２．．．はメモリコラム１０の他端に
接続されていた。第２の実施例のシリアルアクセスメモ
リでは、ライト用Ｙデコ−ダＷＹ１、ＷＹ２．．．、ラ
イトレジスタＴ１、Ｔ２．．． 、リ−ド用Ｙデコ−ダ
ＲＹ１、ＲＹ２．．．及びリ−ドレジスタＳ１、Ｓ
２．．．を同一端側に接続した。なお、第２の実施例の
シリアルアクセスメモリはその回路構成が第１の実施例
のシリアルアクセスメモリと同一であるため、動作も同
一である。したがって、第２の実施例のシリアルアクセ
スメモリの動作の説明は省略する。上記接続関係によ
り、ライトレジスタＴ１、Ｔ２．．． とリ−ドレジス
タＳ１、Ｓ２．．．とが近接した場所に設けられるた
め、パタ−ン設計のための面積は第１の実施例より狭く
なるが、その分チップ面積の縮小化が図られ、製造コス
トを減少できるメリットがある。
【００２１】図８はこの発明の第３の実施例のシリアル
アクセスメモリの部分回路図である。なお、第１の実施
例と同一部分には同一符号を付してその説明を省略す
る。第３の実施例のシリアルアクセスメモリでは、第２
の実施例同様ライトレジスタＴ１、Ｔ２．．．とリ−ド
レジスタＳ１、Ｓ２．．．をメモリコラム１０の同一端
側で接続している。第３の実施例のシリアルアクセスメ
モリの特徴的な点は、メモリコラムグル−プ１２を形成
するメモリコラム１０を一つおきにした構成を取ってい
る点である。すなわち、ビットライン対ＢＬ１、ＢＬ１
/、 ＢＬ３、ＢＬ３/、 ＢＬ５、ＢＬ５/、 ＢＬ７、Ｂ
Ｌ７/によってひとつのメモリコラムグル−プ１２が形
成される。そして、このメモリコラムグル−プ１２にお
いては、ライトレジスタＴ１とリ−ドレジスタＳ１をメ
モリコラムの一方側（図面では左側）で接続している。
さらに、メモリカラムのセンスアンプＳＡ１、ＳＡ
３．．．をライトレジスタＴ１とリ−ドレジスタＳ１の
外側に配置している。一方、ビットライン対ＢＬ２、Ｂ
Ｌ２/、 ＢＬ４、ＢＬ４/、 ＢＬ６、ＢＬ６/、 ＢＬ
８、ＢＬ８/によってふたつのメモリコラムグル−プ１
２が形成される。そして、このメモリコラムグル−プ１
２においては、ライトレジスタＴ２ とリ−ドレジスタ
Ｓ２をメモリコラムの他方側（図面では右側）で接続し
ている。さらに、メモリカラムのセンスアンプＳＡ２、
ＳＡ４．．．をライトレジスタＴ２とリ−ドレジスタＳ
２の外側に配置している。なお、第３の実施例ではライ
ト転送信号及びリ−ド転送信号をメモリコラムに対し
て、一端側と他端側にわけ、それぞれａ、ｂをつけ明確
化している。しかしながら、センスアンプ活性化信号Ｓ
ＡＮａ、ＳＡＰａ、 ＳＡＮｂ、ＳＡＰｂ、ライトデ−
タバスＷＤａ、ＷＤａ/、ＷＤｂ、ＷＤｂ/、リ−ドデ−
タバスはＲＤａ、ＲＤａ/、 ＲＤｂ、ＲＤｂ/、リ−ド
転送信号ＲＴＲａ１〜ＲＴＲｂ４、ライト転送信号ＷＲ
Ｔａ１〜ｂ４は、 ａ、ｂの区別なく同一の信号または
最終的に同一のラインになっても構わない。ここで注意
してもらいたいのは、図３〜６で説明した第１および第
２のバンク用の信号との区別である。以前にも述べたよ
うに、第１のバンクと第２のバンクは独立して動作する
ことが可能である。しかしながら、第３の実施例におい
ては、同一バンク内の回路配置を問題にしているので、
各信号は第１の実施例と同様のものを用いることが可能
なのである。なお、第３の実施例では、選択信号ＳＥＬ
ａ、ＳＥＬｂが新たに加わっている。この選択信号ＳＥ
Ｌａ、ＳＥＬｂは 、ａ側（図の右側）からアクセスす
るかｂ側（図の左側）からアクセスするかを決めるため
の信号である。一方、ライトレジスタＴ１、Ｔ２の選択
には、共通に入力されたライトＹアドレスＷＹＡと、選
択信号ＳＥＬａ、ＳＥＬｂとの論理積によって選択して
いる。また、リ−ドレジスタＳ１、Ｓ２の選択も、共通
に入力されたリ−ドＹアドレスＲＹＡと、選択信号ＳＥ
Ｌａ、ＳＥＬｂとの論理積によって選択している。第３
の実施例のシリアルアクセスメモリの動作については、
第１の実施例のシリアルアクセスメモリと同様なため、
その説明は省略する。第３の実施例では、センスアンプ
が２メモリコラムピッチの間に形成できるため、メモリ
コラムピッチを小さくすることができる。また、ライト
レジスタ及びリ−ドレジスタをメモリコラムグル−プ１
２の２倍のピッチの間に形成できるため、第２の実施例
の倍の余裕で形成できる。したがって、チップ面積を縮
小でき、コストの安いシリアルアクセスメモリを提供で
きる。
アクセスメモリの部分回路図である。なお、第１の実施
例と同一部分には同一符号を付してその説明を省略す
る。第３の実施例のシリアルアクセスメモリでは、第２
の実施例同様ライトレジスタＴ１、Ｔ２．．．とリ−ド
レジスタＳ１、Ｓ２．．．をメモリコラム１０の同一端
側で接続している。第３の実施例のシリアルアクセスメ
モリの特徴的な点は、メモリコラムグル−プ１２を形成
するメモリコラム１０を一つおきにした構成を取ってい
る点である。すなわち、ビットライン対ＢＬ１、ＢＬ１
/、 ＢＬ３、ＢＬ３/、 ＢＬ５、ＢＬ５/、 ＢＬ７、Ｂ
Ｌ７/によってひとつのメモリコラムグル−プ１２が形
成される。そして、このメモリコラムグル−プ１２にお
いては、ライトレジスタＴ１とリ−ドレジスタＳ１をメ
モリコラムの一方側（図面では左側）で接続している。
さらに、メモリカラムのセンスアンプＳＡ１、ＳＡ
３．．．をライトレジスタＴ１とリ−ドレジスタＳ１の
外側に配置している。一方、ビットライン対ＢＬ２、Ｂ
Ｌ２/、 ＢＬ４、ＢＬ４/、 ＢＬ６、ＢＬ６/、 ＢＬ
８、ＢＬ８/によってふたつのメモリコラムグル−プ１
２が形成される。そして、このメモリコラムグル−プ１
２においては、ライトレジスタＴ２ とリ−ドレジスタ
Ｓ２をメモリコラムの他方側（図面では右側）で接続し
ている。さらに、メモリカラムのセンスアンプＳＡ２、
ＳＡ４．．．をライトレジスタＴ２とリ−ドレジスタＳ
２の外側に配置している。なお、第３の実施例ではライ
ト転送信号及びリ−ド転送信号をメモリコラムに対し
て、一端側と他端側にわけ、それぞれａ、ｂをつけ明確
化している。しかしながら、センスアンプ活性化信号Ｓ
ＡＮａ、ＳＡＰａ、 ＳＡＮｂ、ＳＡＰｂ、ライトデ−
タバスＷＤａ、ＷＤａ/、ＷＤｂ、ＷＤｂ/、リ−ドデ−
タバスはＲＤａ、ＲＤａ/、 ＲＤｂ、ＲＤｂ/、リ−ド
転送信号ＲＴＲａ１〜ＲＴＲｂ４、ライト転送信号ＷＲ
Ｔａ１〜ｂ４は、 ａ、ｂの区別なく同一の信号または
最終的に同一のラインになっても構わない。ここで注意
してもらいたいのは、図３〜６で説明した第１および第
２のバンク用の信号との区別である。以前にも述べたよ
うに、第１のバンクと第２のバンクは独立して動作する
ことが可能である。しかしながら、第３の実施例におい
ては、同一バンク内の回路配置を問題にしているので、
各信号は第１の実施例と同様のものを用いることが可能
なのである。なお、第３の実施例では、選択信号ＳＥＬ
ａ、ＳＥＬｂが新たに加わっている。この選択信号ＳＥ
Ｌａ、ＳＥＬｂは 、ａ側（図の右側）からアクセスす
るかｂ側（図の左側）からアクセスするかを決めるため
の信号である。一方、ライトレジスタＴ１、Ｔ２の選択
には、共通に入力されたライトＹアドレスＷＹＡと、選
択信号ＳＥＬａ、ＳＥＬｂとの論理積によって選択して
いる。また、リ−ドレジスタＳ１、Ｓ２の選択も、共通
に入力されたリ−ドＹアドレスＲＹＡと、選択信号ＳＥ
Ｌａ、ＳＥＬｂとの論理積によって選択している。第３
の実施例のシリアルアクセスメモリの動作については、
第１の実施例のシリアルアクセスメモリと同様なため、
その説明は省略する。第３の実施例では、センスアンプ
が２メモリコラムピッチの間に形成できるため、メモリ
コラムピッチを小さくすることができる。また、ライト
レジスタ及びリ−ドレジスタをメモリコラムグル−プ１
２の２倍のピッチの間に形成できるため、第２の実施例
の倍の余裕で形成できる。したがって、チップ面積を縮
小でき、コストの安いシリアルアクセスメモリを提供で
きる。
【００２２】図９および図１０はこの発明の第４の実施
例のシリアルアクセスメモリの部分回路図である。な
お、第３の実施例と同一部分には同一符号を付してその
説明を省略する。第４の実施例のシリアルアクセスメモ
リでは、第３の実施例同様モリコラムグル−プを形成す
るメモリコラム１０を一つおきにした構成を取り、ライ
トレジスタＴ１、Ｔ２．．．とリ−ドレジスタＳ１、Ｓ
２．．．をメモリコラム１０の同一端側で接続してい
る。第４の実施例のシリアルアクセスメモリの特徴的な
点は図９に示したように、メモリコラムグル−プ１２を
形成するメモリコラム１０を縦に複数列配置し、この列
と列の間にセンスアンプＳＡ１〜４及びリ−ドレジスタ
Ｓ１及びライトレジスタＴ１を設けている点である。メ
モリコラム列間に設けられたセンスアンプＳＡ１〜４及
びリ−ドレジスタＳ１及びライトレジスタＴ１は両側の
メモリコラム１０と選択的に接続されている。即ち、図
９におけるセンスアンプＳＡ１〜４及びリ−ドレジスタ
Ｓ１及びライトレジスタＴ１はトランスファトランジス
タｔｒ３３〜４０を介して一方側（図面では右側）の図
示しないメモリコラムに接続されている。また、センス
アンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレ
ジスタＴ１はトランスファトランジスタｔｒ１〜８を介
して他方側（図面では左側）の図示しないメモリコラム
にも接続されている。トランスファトランジスタｔｒ１
〜８はビットライン対選択信号ＢＬＢによって開閉制御
される。トランスファトランジスタｔｒ３３〜４０はビ
ットライン対選択信号ＢＬＡによって開閉制御される。
なお、第４の実施例ではビットラインをイコライズする
トランジスタＴｒ２９〜３２が各ビットライン対に設け
られている。トランジスタｔｒ２９〜３２は、イコライ
ズ信号ＥＱに応答してビットライン対をイコライズす
る。
例のシリアルアクセスメモリの部分回路図である。な
お、第３の実施例と同一部分には同一符号を付してその
説明を省略する。第４の実施例のシリアルアクセスメモ
リでは、第３の実施例同様モリコラムグル−プを形成す
るメモリコラム１０を一つおきにした構成を取り、ライ
トレジスタＴ１、Ｔ２．．．とリ−ドレジスタＳ１、Ｓ
２．．．をメモリコラム１０の同一端側で接続してい
る。第４の実施例のシリアルアクセスメモリの特徴的な
点は図９に示したように、メモリコラムグル−プ１２を
形成するメモリコラム１０を縦に複数列配置し、この列
と列の間にセンスアンプＳＡ１〜４及びリ−ドレジスタ
Ｓ１及びライトレジスタＴ１を設けている点である。メ
モリコラム列間に設けられたセンスアンプＳＡ１〜４及
びリ−ドレジスタＳ１及びライトレジスタＴ１は両側の
メモリコラム１０と選択的に接続されている。即ち、図
９におけるセンスアンプＳＡ１〜４及びリ−ドレジスタ
Ｓ１及びライトレジスタＴ１はトランスファトランジス
タｔｒ３３〜４０を介して一方側（図面では右側）の図
示しないメモリコラムに接続されている。また、センス
アンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレ
ジスタＴ１はトランスファトランジスタｔｒ１〜８を介
して他方側（図面では左側）の図示しないメモリコラム
にも接続されている。トランスファトランジスタｔｒ１
〜８はビットライン対選択信号ＢＬＢによって開閉制御
される。トランスファトランジスタｔｒ３３〜４０はビ
ットライン対選択信号ＢＬＡによって開閉制御される。
なお、第４の実施例ではビットラインをイコライズする
トランジスタＴｒ２９〜３２が各ビットライン対に設け
られている。トランジスタｔｒ２９〜３２は、イコライ
ズ信号ＥＱに応答してビットライン対をイコライズす
る。
【００２３】図１０は第４の実施例のシリアルアクセス
メモリのメモリコラム列の一端部分の回路図を示してい
る。したがって、図１０は図９の右側に接続される。な
お、図１０と図９の間にはメモリコラム（場合によって
はメモリコラムが２列あり、その中央には更に図９のよ
うな回路が存在する場合もある）が存在していることは
言うまでもない。図１０に示したセンスアンプＳＡ１〜
４及びリ−ドレジスタＳ１及びライトレジスタＴ１もラ
ンスファトランジスタｔｒ１〜８を介して他方側（図面
では左側）の図示しないメモリコラムにも接続されてい
る。トランスファトランジスタｔｒ１〜８はビットライ
ン対選択信号ＢＬＡによって開閉制御される。なお、図
９同様にトランジスタｔｒ２９〜３２は、イコライズ信
号ＥＱに応答してビットライン対をイコライズする。第
４の実施例では、図９及び図１０には開示していない
が、図９の左側にメモリコラムを介して接続されるセン
スアンプ、リ−ドレジスタ及びライトレジスタが存在す
る。その回路構成は図１０の回路を左右対称にしたもの
である。なお、回路に与えられる信号としては、トラン
スファトランジスタＴｒ１〜８にはビットライン対選択
信号ＢＬＢが与えられ、リ−ドレジスタ、ライトレジス
タには選択信号ＳＥＬｂが与えられる以外は、図１０の
回路と同一である。
メモリのメモリコラム列の一端部分の回路図を示してい
る。したがって、図１０は図９の右側に接続される。な
お、図１０と図９の間にはメモリコラム（場合によって
はメモリコラムが２列あり、その中央には更に図９のよ
うな回路が存在する場合もある）が存在していることは
言うまでもない。図１０に示したセンスアンプＳＡ１〜
４及びリ−ドレジスタＳ１及びライトレジスタＴ１もラ
ンスファトランジスタｔｒ１〜８を介して他方側（図面
では左側）の図示しないメモリコラムにも接続されてい
る。トランスファトランジスタｔｒ１〜８はビットライ
ン対選択信号ＢＬＡによって開閉制御される。なお、図
９同様にトランジスタｔｒ２９〜３２は、イコライズ信
号ＥＱに応答してビットライン対をイコライズする。第
４の実施例では、図９及び図１０には開示していない
が、図９の左側にメモリコラムを介して接続されるセン
スアンプ、リ−ドレジスタ及びライトレジスタが存在す
る。その回路構成は図１０の回路を左右対称にしたもの
である。なお、回路に与えられる信号としては、トラン
スファトランジスタＴｒ１〜８にはビットライン対選択
信号ＢＬＢが与えられ、リ−ドレジスタ、ライトレジス
タには選択信号ＳＥＬｂが与えられる以外は、図１０の
回路と同一である。
【００２４】次に、第４の実施例のシリアルアクセスメ
モリの動作について説明する。なお、動作説明は、図９
に記載した回路の右側には第１のメモリカラム列を介し
て図１０に記載した回路が接続され、図９に記載した回
路の左側には第２のメモリカラム列を介して、上述した
図１０に記載した回路の左右対称にした回路が接続され
たシリアルアクセスメモリを対象とする。まず、ビット
ライン対選択信号ＢＬＡをハイレベル、ビットライン対
選択信号ＢＬＢをロ−レベルにする。これにより、図９
に示したトランスファトランジスタｔｒ３３〜４０と、
図１０に示したトランスファトランジスタｔｒ１〜８が
ＯＮ状態になる。したがって、図９に示したセンスアン
プＳＡ１〜４及び図１０に示したセンスアンプＳＡ１〜
４は図９に示した回路と図１０に示した回路の間にある
（図９における右側の）第１のメモリカラム列に接続さ
れる。その後の動作については第３の実施例と同様であ
るため、その説明は省略する。次に、ビットライン対選
択信号ＢＬＡをロ−レベル、ビットライン対選択信号Ｂ
ＬＢをハイレベルにする。これにより、図９に示したト
ランスファトランジスタｔｒ１〜８と、図１０に示した
回路の左右対称の回路におけるトランスファトランジス
タｔｒ１〜８がＯＮ状態になる。したがって、図９に示
したセンスアンプＳＡ１〜４及び図１０に示した回路の
左右対称の回路におけるセンスアンプＳＡ１〜４は図９
に示した回路と図１０に示した回路の左右対称の回路間
にある（図９における左側の）第２のメモリカラム列に
接続される。その後の動作については第３の実施例と同
様であるため、その説明は省略する。第４の実施例で
は、メモリセルアレイにおけるビットライン対の長さが
長くなった時に有効である。メモリセルアレイのビット
ラインが長くなる（例えば図１に示した横方向が長くな
る）と、ビットラインの寄生容量が大きくなり、メモリ
の書き込み/読み出し時間が長くなってしまう。このた
め、ビットラインの長さを短くした第４の実施例では、
大容量のシリアルアクセスメモリに対応できる。しか
も、第３の実施例同様チップ面積を縮小でき、安価で大
容量のシリアルアクセスメモリを提供できる。
モリの動作について説明する。なお、動作説明は、図９
に記載した回路の右側には第１のメモリカラム列を介し
て図１０に記載した回路が接続され、図９に記載した回
路の左側には第２のメモリカラム列を介して、上述した
図１０に記載した回路の左右対称にした回路が接続され
たシリアルアクセスメモリを対象とする。まず、ビット
ライン対選択信号ＢＬＡをハイレベル、ビットライン対
選択信号ＢＬＢをロ−レベルにする。これにより、図９
に示したトランスファトランジスタｔｒ３３〜４０と、
図１０に示したトランスファトランジスタｔｒ１〜８が
ＯＮ状態になる。したがって、図９に示したセンスアン
プＳＡ１〜４及び図１０に示したセンスアンプＳＡ１〜
４は図９に示した回路と図１０に示した回路の間にある
（図９における右側の）第１のメモリカラム列に接続さ
れる。その後の動作については第３の実施例と同様であ
るため、その説明は省略する。次に、ビットライン対選
択信号ＢＬＡをロ−レベル、ビットライン対選択信号Ｂ
ＬＢをハイレベルにする。これにより、図９に示したト
ランスファトランジスタｔｒ１〜８と、図１０に示した
回路の左右対称の回路におけるトランスファトランジス
タｔｒ１〜８がＯＮ状態になる。したがって、図９に示
したセンスアンプＳＡ１〜４及び図１０に示した回路の
左右対称の回路におけるセンスアンプＳＡ１〜４は図９
に示した回路と図１０に示した回路の左右対称の回路間
にある（図９における左側の）第２のメモリカラム列に
接続される。その後の動作については第３の実施例と同
様であるため、その説明は省略する。第４の実施例で
は、メモリセルアレイにおけるビットライン対の長さが
長くなった時に有効である。メモリセルアレイのビット
ラインが長くなる（例えば図１に示した横方向が長くな
る）と、ビットラインの寄生容量が大きくなり、メモリ
の書き込み/読み出し時間が長くなってしまう。このた
め、ビットラインの長さを短くした第４の実施例では、
大容量のシリアルアクセスメモリに対応できる。しか
も、第３の実施例同様チップ面積を縮小でき、安価で大
容量のシリアルアクセスメモリを提供できる。
【００２５】図１１および図１２はこの発明の第５の実
施例のシリアルアクセスメモリの部分回路図である。な
お、第４の実施例と同一部分には同一符号を付してその
説明を省略する。第５の実施例のシリアルアクセスメモ
リでは、第４の実施例同様メモリコラムグル−プ１２を
形成するメモリコラム１０を縦に複数列配置し、この列
と列の間にセンスアンプＳＡ１〜４及びリ−ドレジスタ
Ｓ１及びライトレジスタＴ１を設けている。第５の実施
例のシリアルアクセスメモリはリ−ドレジスタも二が存
在し、ライトレジスタは存在しない。したがってメモリ
セルへの情報の書き込みは直接行われる。また、第５の
実施例のシリアルアクセスメモリではメモリコラムグル
−プ１２を二つのメモリコラムから構成している。以
下、第５の実施例のシリアルアクセスメモリの構成を第
４の実施例との差異を中心にして説明する。図１１及び
図１２の回路は第３の実施例の図９及び図１０と同様な
配置をとる。即ち、図１１におけるセンスアンプＳＡ
１、２及びリ−ドレジスタＳ１はトランスファトランジ
スタｔｒ１〜４を介して一方側（図面では左側）の図示
しないメモリコラム１０（ビットライン対ＢＬａ１、Ｂ
Ｌａ１/、 ＢＬａ２、ＢＬａ２/）に接続されている。
また、センスアンプＳＡ１、２及びリ−ドレジスタＳ１
はトランスファトランジスタｔｒ１７〜２０を介して他
方側（図面では右側）の図示しないメモリコラム（ビッ
トライン対ＢＬｂ１、ＢＬｂ１/、 ＢＬｂ２、ＢＬｂ２
/）にも接続されている。トランスファトランジスタｔ
ｒ１〜４はビットライン対選択信号ＢＬＢによって開閉
制御される。トランスファトランジスタｔｒ１７〜２０
はビットライン対選択信号ＢＬＡによって開閉制御され
る。なお、第４の実施例ではライトデータバス対ＷＤ、
ＷＤ/はトランスファトランジスタｔｒ１５、ｔｒ１
６、ｔｒ５、ｔｒ６、ｔｒ１１及びｔｒ１２を介してビ
ットラインに接続されている。また、リードデータバス
対ＲＤ、ＲＤ/はトランスファトランジスタｔｒ１３、
ｔｒ１４を介してリ−ドレジスタＳ１に接続されてい
る。リ−ドレジスタＳ１はトランスファトランジスタｔ
ｒ７〜１０を介してビットラインに接続される。トラン
スファトランジスタｔｒ１３〜１６はＹデコ−ダ出力信
号Ｙ１によって共通に開閉制御される。トランスファト
ランジスタｔｒ５、６は書き込み選択信号ＷＳＥＬ０
に、トランスファトランジスタｔｒ１１、１２は書き込
み選択信号ＷＳＥＬ１に、トランスファトランジスタｔ
ｒ９、１０は読み出し選択信号ＲＳＥＬ０に、トランス
ファトランジスタｔｒ７、８は読み出し選択信号ＲＳＥ
Ｌ１によって開閉制御される。図１２のに示した回路に
おいて、図１１に示した回路と同一部分についてはその
説明を省略する。図１２の回路においては、図１１のト
ランスファトランジスタｔｒ１７〜２０に相当する部分
がない。また、トランスファトランジスタｔｒ１〜４に
接続されるのは、ビットライン対ＢＬｂ３、ＢＬｂ３
/、 ＢＬｂ４、ＢＬｂ４/である。第４の実施例同様、
図１１及び図１２には開示していないが、図９の左側に
メモリコラムを介して接続されるセンスアンプ及びリ−
ドレジスタが存在する。その回路構成は図１２の回路を
左右対称にしたものである。なお、回路に与えられる信
号としては、トランスファトランジスタＴｒ１〜４には
ビットライン対選択信号ＢＬＢが与えられる以外は、図
１２の回路と同一である。
施例のシリアルアクセスメモリの部分回路図である。な
お、第４の実施例と同一部分には同一符号を付してその
説明を省略する。第５の実施例のシリアルアクセスメモ
リでは、第４の実施例同様メモリコラムグル−プ１２を
形成するメモリコラム１０を縦に複数列配置し、この列
と列の間にセンスアンプＳＡ１〜４及びリ−ドレジスタ
Ｓ１及びライトレジスタＴ１を設けている。第５の実施
例のシリアルアクセスメモリはリ−ドレジスタも二が存
在し、ライトレジスタは存在しない。したがってメモリ
セルへの情報の書き込みは直接行われる。また、第５の
実施例のシリアルアクセスメモリではメモリコラムグル
−プ１２を二つのメモリコラムから構成している。以
下、第５の実施例のシリアルアクセスメモリの構成を第
４の実施例との差異を中心にして説明する。図１１及び
図１２の回路は第３の実施例の図９及び図１０と同様な
配置をとる。即ち、図１１におけるセンスアンプＳＡ
１、２及びリ−ドレジスタＳ１はトランスファトランジ
スタｔｒ１〜４を介して一方側（図面では左側）の図示
しないメモリコラム１０（ビットライン対ＢＬａ１、Ｂ
Ｌａ１/、 ＢＬａ２、ＢＬａ２/）に接続されている。
また、センスアンプＳＡ１、２及びリ−ドレジスタＳ１
はトランスファトランジスタｔｒ１７〜２０を介して他
方側（図面では右側）の図示しないメモリコラム（ビッ
トライン対ＢＬｂ１、ＢＬｂ１/、 ＢＬｂ２、ＢＬｂ２
/）にも接続されている。トランスファトランジスタｔ
ｒ１〜４はビットライン対選択信号ＢＬＢによって開閉
制御される。トランスファトランジスタｔｒ１７〜２０
はビットライン対選択信号ＢＬＡによって開閉制御され
る。なお、第４の実施例ではライトデータバス対ＷＤ、
ＷＤ/はトランスファトランジスタｔｒ１５、ｔｒ１
６、ｔｒ５、ｔｒ６、ｔｒ１１及びｔｒ１２を介してビ
ットラインに接続されている。また、リードデータバス
対ＲＤ、ＲＤ/はトランスファトランジスタｔｒ１３、
ｔｒ１４を介してリ−ドレジスタＳ１に接続されてい
る。リ−ドレジスタＳ１はトランスファトランジスタｔ
ｒ７〜１０を介してビットラインに接続される。トラン
スファトランジスタｔｒ１３〜１６はＹデコ−ダ出力信
号Ｙ１によって共通に開閉制御される。トランスファト
ランジスタｔｒ５、６は書き込み選択信号ＷＳＥＬ０
に、トランスファトランジスタｔｒ１１、１２は書き込
み選択信号ＷＳＥＬ１に、トランスファトランジスタｔ
ｒ９、１０は読み出し選択信号ＲＳＥＬ０に、トランス
ファトランジスタｔｒ７、８は読み出し選択信号ＲＳＥ
Ｌ１によって開閉制御される。図１２のに示した回路に
おいて、図１１に示した回路と同一部分についてはその
説明を省略する。図１２の回路においては、図１１のト
ランスファトランジスタｔｒ１７〜２０に相当する部分
がない。また、トランスファトランジスタｔｒ１〜４に
接続されるのは、ビットライン対ＢＬｂ３、ＢＬｂ３
/、 ＢＬｂ４、ＢＬｂ４/である。第４の実施例同様、
図１１及び図１２には開示していないが、図９の左側に
メモリコラムを介して接続されるセンスアンプ及びリ−
ドレジスタが存在する。その回路構成は図１２の回路を
左右対称にしたものである。なお、回路に与えられる信
号としては、トランスファトランジスタＴｒ１〜４には
ビットライン対選択信号ＢＬＢが与えられる以外は、図
１２の回路と同一である。
【００２６】次に、第５の実施例のシリアルアクセスメ
モリの動作について説明する。なお、動作説明は、図１
１に記載した回路の右側には第１のメモリカラム列を介
して図１２に記載した回路が接続され、図１１に記載し
た回路の左側には第２のメモリカラム列を介して、上述
した図１２に記載した回路の左右対称にした回路が接続
されたシリアルアクセスメモリを対象とする。まず、ビ
ットライン対選択信号ＢＬＡをハイレベル、ビットライ
ン対選択信号ＢＬＢをロ−レベルにする。これにより、
図１１に示したトランスファトランジスタｔｒ１７〜２
０と、図１２に示したトランスファトランジスタｔｒ１
〜４がＯＮ状態になる。したがって、図１１に示したセ
ンスアンプＳＡ１、２及び図１０に示したセンスアンプ
ＳＡ１、２は図１１に示した回路と図１２に示した回路
の間にある（図１１における右側の）第１のメモリカラ
ム列に接続される。この後ライト動作が行われるの場
合、Ｙデコ−ダの出力信号Ｙ１がハイレベルになり、書
き込み選択信号ＳＥＬ０がハイレベル、書き込み選択信
号ＳＥＬ１がロ−レベルになる。これによりライトデー
タバスＷＤ、ＷＤ/とビットラインＢＬ２ｂ、Ｂｌ２ｂ/
が接続される。したがって、ライトデータバスＷＤ、Ｗ
Ｄ/上のデ−タが直接ビットラインＢＬ２ｂ、Ｂｌ２ｂ/
に接続されたメモリセルに書き込まれる。なお、リ−ド
動作については、ビット線の選択は成就鬱のライト動作
と同じであり、その他の動作は第３の実施例と同様であ
るため、その説明は省略する。次に、ビットライン対選
択信号ＢＬＡをロ−レベル、ビットライン対選択信号Ｂ
ＬＢをハイレベルにする。これにより、図９に示したト
ランスファトランジスタｔｒ１〜８と、図１０に示した
回路の左右対称の回路におけるトランスファトランジス
タｔｒ１〜８がＯＮ状態になる。したがって、図９に示
したセンスアンプＳＡ１〜４及び図１０に示した回路の
左右対称の回路におけるセンスアンプＳＡ１〜４は図９
に示した回路と図１０に示した回路の左右対称の回路間
にある（図９における左側の）第２のメモリカラム列に
接続される。その後の動作については上述のリ−ド動作
及びライト動作と同様であるため、その説明は省略す
る。
モリの動作について説明する。なお、動作説明は、図１
１に記載した回路の右側には第１のメモリカラム列を介
して図１２に記載した回路が接続され、図１１に記載し
た回路の左側には第２のメモリカラム列を介して、上述
した図１２に記載した回路の左右対称にした回路が接続
されたシリアルアクセスメモリを対象とする。まず、ビ
ットライン対選択信号ＢＬＡをハイレベル、ビットライ
ン対選択信号ＢＬＢをロ−レベルにする。これにより、
図１１に示したトランスファトランジスタｔｒ１７〜２
０と、図１２に示したトランスファトランジスタｔｒ１
〜４がＯＮ状態になる。したがって、図１１に示したセ
ンスアンプＳＡ１、２及び図１０に示したセンスアンプ
ＳＡ１、２は図１１に示した回路と図１２に示した回路
の間にある（図１１における右側の）第１のメモリカラ
ム列に接続される。この後ライト動作が行われるの場
合、Ｙデコ−ダの出力信号Ｙ１がハイレベルになり、書
き込み選択信号ＳＥＬ０がハイレベル、書き込み選択信
号ＳＥＬ１がロ−レベルになる。これによりライトデー
タバスＷＤ、ＷＤ/とビットラインＢＬ２ｂ、Ｂｌ２ｂ/
が接続される。したがって、ライトデータバスＷＤ、Ｗ
Ｄ/上のデ−タが直接ビットラインＢＬ２ｂ、Ｂｌ２ｂ/
に接続されたメモリセルに書き込まれる。なお、リ−ド
動作については、ビット線の選択は成就鬱のライト動作
と同じであり、その他の動作は第３の実施例と同様であ
るため、その説明は省略する。次に、ビットライン対選
択信号ＢＬＡをロ−レベル、ビットライン対選択信号Ｂ
ＬＢをハイレベルにする。これにより、図９に示したト
ランスファトランジスタｔｒ１〜８と、図１０に示した
回路の左右対称の回路におけるトランスファトランジス
タｔｒ１〜８がＯＮ状態になる。したがって、図９に示
したセンスアンプＳＡ１〜４及び図１０に示した回路の
左右対称の回路におけるセンスアンプＳＡ１〜４は図９
に示した回路と図１０に示した回路の左右対称の回路間
にある（図９における左側の）第２のメモリカラム列に
接続される。その後の動作については上述のリ−ド動作
及びライト動作と同様であるため、その説明は省略す
る。
【００２７】図１３及び図１４は第５の実施例の変形例
であるシリアルアクセスメモリの部分回路図である。な
お、第５の実施例と同一部分には同一符号を付してその
説明を省略する。第５の実施例の変形例であるシリアル
アクセスメモリでは、第５の実施例におけるリ−ド/ラ
イト共用で用いていたＹデコ−ダ出力信号Ｙ１を、リ−
ド用Ｙデコ−ダ出力信号ＲＹ１、ライト用デコ−ダ出力
信号ＷＹ１に分けたことである。したがって、リ−ド用
Ｙデコ−ダ出力信号ＲＹ１がトランスファトランジスタ
ｔｒ１３、ｔｒ１４に与えられ、ライト用デコ−ダ出力
信号ＷＹ１がトランスファトランジスタｔｒ１５、ｔｒ
１６に与えられる。上記の点を除けば、回路構成及び動
作については第５の実施例と同様であるため、それらの
説明については省略する。
であるシリアルアクセスメモリの部分回路図である。な
お、第５の実施例と同一部分には同一符号を付してその
説明を省略する。第５の実施例の変形例であるシリアル
アクセスメモリでは、第５の実施例におけるリ−ド/ラ
イト共用で用いていたＹデコ−ダ出力信号Ｙ１を、リ−
ド用Ｙデコ−ダ出力信号ＲＹ１、ライト用デコ−ダ出力
信号ＷＹ１に分けたことである。したがって、リ−ド用
Ｙデコ−ダ出力信号ＲＹ１がトランスファトランジスタ
ｔｒ１３、ｔｒ１４に与えられ、ライト用デコ−ダ出力
信号ＷＹ１がトランスファトランジスタｔｒ１５、ｔｒ
１６に与えられる。上記の点を除けば、回路構成及び動
作については第５の実施例と同様であるため、それらの
説明については省略する。
【００２８】図１５〜図１８は、第１の実施例のシリア
ルアクセスメモリの動作をより詳細に示した模式図であ
る。第１の実施例の説明で記載したように、第１の実施
例のシリアルアクセスメモリでは、メモリコラム４つで
メモリコラムグル−プ１２が構成されている。ここで、
図１５〜１８において、第１のバンクにおけるメモリコ
ラムをCa4i+1, Ca4i+2, C4ai+3, Ca4i+4, で表わし、第
２のバンクにおけるメモリコラムをCb4i+1,Cb4i+2, C4b
i+3, Cb4i+4, （i=0〜n-1）と表わす。ライトアクセ
ス、リ−ドアクセスともにアクセスの順番をCa1から開
始する場合（どこからでもよいが簡単化のため、ここで
はCa1から開始することにする）には、Ca1,Ca5,Ca9...C
a4n-3, Cb1,Cb5,Cb9...Cb4n-3,Ca2,Ca6,Ca10...Ca4n-2,
Cb2,Cb6,Cb10...Cb4n-2,Ca3,Ca7,Ca11...Ca4n-1, Cb3,
Cb7,Cb11...Cb4n-1,Ca4,Ca8,Ca12.. .Ca4n, Cb4,Cb8,Cb
12...Cb4n,の順にアクセスを行う事になる。以下、順を
追って動作を詳細に説明する。図１５に示すように、第
１の実施例のシリアルアクセスメモリは第１のメモリバ
ンク６１と第２のメモリバンク６２を有している。第１
のメモリバンク６１においては、ライト用Ｙデコ−ダ６
３ａ、ライトレジスタＴ１〜Ｔｎ、リ−ド用Ｙデコ−ダ
６４ａ、リ−ドレジスタＳ１〜Ｓｎ、Ｘデコ−ダ２２ａ
及びメモリカラムCa1〜Ca4nを有している。第２のメモ
リバンク６２においては、ライト用Ｙデコ−ダ６３ｂ、
ライトレジスタＴｎ+１〜Ｔ２ｎ、リ−ド用Ｙデコ−ダ
６４ｂ、リ−ドレジスタＳｎ+１〜Ｓ２ｎ、Ｘデコ−ダ
２２ｂ及びメモリカラムCb1〜Ｃｂ４ｎを有している。
さらに、第１、第2のバンクに共通する回路として、入
力回路２０、出力回路２１、ライトＹアドレスを発生す
るライトＹアドレス発生回路６５、リ−ドＹアドレスを
発生するリ−ドＹアドレス発生回路６６、ライトＹアド
レスを発生するライトＸアドレス発生回路６７、リ−ド
Ｘアドレスを発生するリ−ドＸアドレス発生回路６８を
第１の実施例のシリアルアクセスメモリは有している。
ルアクセスメモリの動作をより詳細に示した模式図であ
る。第１の実施例の説明で記載したように、第１の実施
例のシリアルアクセスメモリでは、メモリコラム４つで
メモリコラムグル−プ１２が構成されている。ここで、
図１５〜１８において、第１のバンクにおけるメモリコ
ラムをCa4i+1, Ca4i+2, C4ai+3, Ca4i+4, で表わし、第
２のバンクにおけるメモリコラムをCb4i+1,Cb4i+2, C4b
i+3, Cb4i+4, （i=0〜n-1）と表わす。ライトアクセ
ス、リ−ドアクセスともにアクセスの順番をCa1から開
始する場合（どこからでもよいが簡単化のため、ここで
はCa1から開始することにする）には、Ca1,Ca5,Ca9...C
a4n-3, Cb1,Cb5,Cb9...Cb4n-3,Ca2,Ca6,Ca10...Ca4n-2,
Cb2,Cb6,Cb10...Cb4n-2,Ca3,Ca7,Ca11...Ca4n-1, Cb3,
Cb7,Cb11...Cb4n-1,Ca4,Ca8,Ca12.. .Ca4n, Cb4,Cb8,Cb
12...Cb4n,の順にアクセスを行う事になる。以下、順を
追って動作を詳細に説明する。図１５に示すように、第
１の実施例のシリアルアクセスメモリは第１のメモリバ
ンク６１と第２のメモリバンク６２を有している。第１
のメモリバンク６１においては、ライト用Ｙデコ−ダ６
３ａ、ライトレジスタＴ１〜Ｔｎ、リ−ド用Ｙデコ−ダ
６４ａ、リ−ドレジスタＳ１〜Ｓｎ、Ｘデコ−ダ２２ａ
及びメモリカラムCa1〜Ca4nを有している。第２のメモ
リバンク６２においては、ライト用Ｙデコ−ダ６３ｂ、
ライトレジスタＴｎ+１〜Ｔ２ｎ、リ−ド用Ｙデコ−ダ
６４ｂ、リ−ドレジスタＳｎ+１〜Ｓ２ｎ、Ｘデコ−ダ
２２ｂ及びメモリカラムCb1〜Ｃｂ４ｎを有している。
さらに、第１、第2のバンクに共通する回路として、入
力回路２０、出力回路２１、ライトＹアドレスを発生す
るライトＹアドレス発生回路６５、リ−ドＹアドレスを
発生するリ−ドＹアドレス発生回路６６、ライトＹアド
レスを発生するライトＸアドレス発生回路６７、リ−ド
Ｘアドレスを発生するリ−ドＸアドレス発生回路６８を
第１の実施例のシリアルアクセスメモリは有している。
【００２９】ここで、シリアルライトが開始するメモリ
アドレスをワ−ドラインＷＬａｉで指定されるメモリコ
ラムCa1中のアドレスと仮定し、シリアルリ−ドが開始
するメモリアドレスをワ−ドラインＷＬａｊで指定され
るメモリコラムCa4中のアドレスとすると仮定する。ラ
イトクロックＷＣＬＫに同期して一連の連続する黒丸で
示されるシリアル入力デ−タが入力回路２０を介してラ
イトデ−タバスに入力される。ライトＹデコ−ダ６３ａ
の出力Ｗ１、Ｗ２．．．Ｗｎが順次ハイレベルとなるこ
とでライトレジスタＴ１、Ｔ２．．．Ｔｎにライトデ−
タバス上のシリアルデ−タが順次に書き込まれる。この
間、ワ−ドラインＷＬａｊが立ち上がり、そのワ−ドラ
インＷＬａｊに接続された複数のメモリセル中の情報
は、それぞれ対応するセンスアンプに増幅され、センス
アンプが接続されたビットライン対上に確定する。その
後、スイッチ（先の実施例１説明したリ−ド選択転送信
号により開閉されるスイッチＳＷ４）によりメモリコラ
ムCa4, Ca8 ...Ca4nがリ−ドレジスタＳ１、Ｓ２．．．
Ｓｎにそれぞれ選択転送される。同時期に、リ−ドＹデ
コ−ダ６４ａの出力Ｒ１、Ｒ２．．．Ｒｎがハイレベル
となることによりリ−ドレジスタＳ１、Ｓ２．．．Ｓｎ
に転送されていた情報は、 Ｓ１、Ｓ２．．．Ｓｎの順
にリ−ドデ−タバスＲＤ、ＲＤ/を介して出力回路２１
よりリ−ドクロックＲＣＬＫに同期して一連の連続する
白丸で示されるようにシリアル出力される。リ−ドレジ
スタＳｎに転送されていた情報が出力される前に、第２
のバンクのワ−ドラインＷＬｂｊが立ち上がり、そのワ
−ドラインＷＬｂｊに接続する複数のメモリセル中の情
報は、それぞれ対応するセンスアンプに増幅され、セン
スアンプが接続されたビットライン対上に確定する。そ
の後、スイッチ（先の実施例１説明したリ−ド選択転送
信号により開閉されるスイッチＳＷ４）によりメモリコ
ラムCb4,Cb8... Cb4n上の情報がリ−ドレジスタＳｎ+
１、Ｓｎ+２．．．Ｓ２ｎにそれぞれ選択転送される。
この転送により図１６で説明するリ−ドレジスタＳｎ+
１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドをリ−
ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−ド
の後、リ−ドクロックＲＣＬＫにたいし間断なく行え
る。
アドレスをワ−ドラインＷＬａｉで指定されるメモリコ
ラムCa1中のアドレスと仮定し、シリアルリ−ドが開始
するメモリアドレスをワ−ドラインＷＬａｊで指定され
るメモリコラムCa4中のアドレスとすると仮定する。ラ
イトクロックＷＣＬＫに同期して一連の連続する黒丸で
示されるシリアル入力デ−タが入力回路２０を介してラ
イトデ−タバスに入力される。ライトＹデコ−ダ６３ａ
の出力Ｗ１、Ｗ２．．．Ｗｎが順次ハイレベルとなるこ
とでライトレジスタＴ１、Ｔ２．．．Ｔｎにライトデ−
タバス上のシリアルデ−タが順次に書き込まれる。この
間、ワ−ドラインＷＬａｊが立ち上がり、そのワ−ドラ
インＷＬａｊに接続された複数のメモリセル中の情報
は、それぞれ対応するセンスアンプに増幅され、センス
アンプが接続されたビットライン対上に確定する。その
後、スイッチ（先の実施例１説明したリ−ド選択転送信
号により開閉されるスイッチＳＷ４）によりメモリコラ
ムCa4, Ca8 ...Ca4nがリ−ドレジスタＳ１、Ｓ２．．．
Ｓｎにそれぞれ選択転送される。同時期に、リ−ドＹデ
コ−ダ６４ａの出力Ｒ１、Ｒ２．．．Ｒｎがハイレベル
となることによりリ−ドレジスタＳ１、Ｓ２．．．Ｓｎ
に転送されていた情報は、 Ｓ１、Ｓ２．．．Ｓｎの順
にリ−ドデ−タバスＲＤ、ＲＤ/を介して出力回路２１
よりリ−ドクロックＲＣＬＫに同期して一連の連続する
白丸で示されるようにシリアル出力される。リ−ドレジ
スタＳｎに転送されていた情報が出力される前に、第２
のバンクのワ−ドラインＷＬｂｊが立ち上がり、そのワ
−ドラインＷＬｂｊに接続する複数のメモリセル中の情
報は、それぞれ対応するセンスアンプに増幅され、セン
スアンプが接続されたビットライン対上に確定する。そ
の後、スイッチ（先の実施例１説明したリ−ド選択転送
信号により開閉されるスイッチＳＷ４）によりメモリコ
ラムCb4,Cb8... Cb4n上の情報がリ−ドレジスタＳｎ+
１、Ｓｎ+２．．．Ｓ２ｎにそれぞれ選択転送される。
この転送により図１６で説明するリ−ドレジスタＳｎ+
１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドをリ−
ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−ド
の後、リ−ドクロックＲＣＬＫにたいし間断なく行え
る。
【００３０】上述の動作に続いた動作の説明を図１６を
参照しつつ説明する。引き続き、ライトクロックＷＣＬ
Ｋに同期して一連の連続する黒丸で示されるシリアル入
力デ−タが入力回路２０を介してライトデ−タバスに入
力される。このとき、ライトＹデコ−ダ６３ｂの出力Ｗ
ｎ+１、Ｗｎ+２．．．Ｗ２ｎが順次ハイレベルとなるこ
とでライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎの順
に書き込まれる。このライトレジスタＴｎ+１、Ｔｎ+
２．．．Ｔ２ｎに対する書き込みが行われている間、第
１のバンクのワ−ドラインＷＬａｉが立ち上がる。その
後、ライトレジスタＴ１、Ｔ２．．．Ｔｎに書き込まれ
ていた情報は、スイッチ（先の実施例１説明したリ−ド
選択転送信号により開閉されるスイッチＳＷ２）により
選択されるメモリコラムCa1,Ca5...Ca4n-3にそれぞれ転
送され、それらメモリコラム及びワ−ドラインＷＬａｉ
に接続されたメモリセルに書き込まれる。このライトア
クセスが行われている間、リ−ドレジスタＳｎ+１、Ｓ
ｎ+２．．．Ｓ２ｎに選択転送されていた情報はリ−ド
デ−タバスＲＤ，ＲＤ/を介して出力回路２０よりリ−
ドクロックＲＣＬＫに同期して一連の連続する白丸で示
されるシリアルデ−タが出力される。リ−ドレジスタＳ
２ｎに転送されていた情報が出力される前に、図１５で
説明した第１のバンクで立ち上がったワ−ドラインＷＬ
ａｊのＸアドレスを１インクリメントしたワ−ドライン
ＷＬａｊ+１が立ち上がる。このワ−ドラインＷＬａｊ+
１に接続された複数のメモリセル中の情報は、それぞれ
対応するセンスアンプによって増幅され、そのセンスア
ンプが接続するビットライン対上に確定する。その後、
スイッチＳＷ４によりメモリコラム、Ca1, Ca5... Ca4n
-3上の情報がリ−ドレジスタＳ１、Ｓ２．．．Ｓｎにそ
れぞれ選択転送される。この前もって行われる転送によ
り図１７で説明するリ−ドレジスタＳ１、Ｓ２．．．Ｓ
ｎからのシリアルリ−ドが、リ−ドレジスタＳｎ+１、
Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドの後、リ−
ドクロックＲＣＬＫにたいし間断なく行える。
参照しつつ説明する。引き続き、ライトクロックＷＣＬ
Ｋに同期して一連の連続する黒丸で示されるシリアル入
力デ−タが入力回路２０を介してライトデ−タバスに入
力される。このとき、ライトＹデコ−ダ６３ｂの出力Ｗ
ｎ+１、Ｗｎ+２．．．Ｗ２ｎが順次ハイレベルとなるこ
とでライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎの順
に書き込まれる。このライトレジスタＴｎ+１、Ｔｎ+
２．．．Ｔ２ｎに対する書き込みが行われている間、第
１のバンクのワ−ドラインＷＬａｉが立ち上がる。その
後、ライトレジスタＴ１、Ｔ２．．．Ｔｎに書き込まれ
ていた情報は、スイッチ（先の実施例１説明したリ−ド
選択転送信号により開閉されるスイッチＳＷ２）により
選択されるメモリコラムCa1,Ca5...Ca4n-3にそれぞれ転
送され、それらメモリコラム及びワ−ドラインＷＬａｉ
に接続されたメモリセルに書き込まれる。このライトア
クセスが行われている間、リ−ドレジスタＳｎ+１、Ｓ
ｎ+２．．．Ｓ２ｎに選択転送されていた情報はリ−ド
デ−タバスＲＤ，ＲＤ/を介して出力回路２０よりリ−
ドクロックＲＣＬＫに同期して一連の連続する白丸で示
されるシリアルデ−タが出力される。リ−ドレジスタＳ
２ｎに転送されていた情報が出力される前に、図１５で
説明した第１のバンクで立ち上がったワ−ドラインＷＬ
ａｊのＸアドレスを１インクリメントしたワ−ドライン
ＷＬａｊ+１が立ち上がる。このワ−ドラインＷＬａｊ+
１に接続された複数のメモリセル中の情報は、それぞれ
対応するセンスアンプによって増幅され、そのセンスア
ンプが接続するビットライン対上に確定する。その後、
スイッチＳＷ４によりメモリコラム、Ca1, Ca5... Ca4n
-3上の情報がリ−ドレジスタＳ１、Ｓ２．．．Ｓｎにそ
れぞれ選択転送される。この前もって行われる転送によ
り図１７で説明するリ−ドレジスタＳ１、Ｓ２．．．Ｓ
ｎからのシリアルリ−ドが、リ−ドレジスタＳｎ+１、
Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドの後、リ−
ドクロックＲＣＬＫにたいし間断なく行える。
【００３１】上述の動作に続いた動作の説明を図１７を
参照しつつ説明する。ライトクロックＷＣＬＫに同期し
て一連の連続する黒丸で示されるシリアル入力デ−タが
入力回路２０を介してライトデ−タバスＷＤ、ＷＤ/に
入力される。ライトＹデコ−ダ６３ａの出力信号Ｗ１、
Ｗ２．．．Ｗｎが順次ハイレベルとなることで、入力さ
れたデ−タがライトレジスタＴ１、Ｔ２．．．Ｔｎに順
次書き込まれる。デ−タがライトレジスタＴ１、Ｔ
２．．．Ｔｎに書き込まれている間、リ−ドＹデコ−ダ
６４ａの出力信号Ｒ１、Ｒ２．．．Ｒｎがハイレベルと
なることにより、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎ
に転送されていた情報は、その順でリ−ドデ−タバスＲ
Ｄ、ＲＤ/を介して出力回路２１よりリ−ドクロックＲ
ＣＬＫに同期して一連の連続する白丸で示されるように
シリアルデ−タとして出力される。リ−ドレジスタＳｎ
に転送されていた情報が出力される前に、第２のバンク
のワ−ドラインＷＬｂｊ+１が立ち上がる。ワ−ドライ
ンＷＬｂｊ+１に接続する複数のメモリセル中の情報
は、それぞれ対応するセンスアンプによって増幅され、
そのセンスアンプが接続するビットライン対上に確定す
る。その後、スイッチＳＷ４によりメモリコラムCb1, C
b5...Cb4n-3上の情報がリ−ドレジスタＳｎ+１、Ｓｎ+
２．．．Ｓ２ｎにそれぞれ選択転送される。この前もっ
て行われる転送により図１８で説明するリ−ドレジスタ
Ｓｎ+１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドを
リ−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ
−ドの後、ライトクロック信号ＲＣＬＫにたいし間断な
く行える。
参照しつつ説明する。ライトクロックＷＣＬＫに同期し
て一連の連続する黒丸で示されるシリアル入力デ−タが
入力回路２０を介してライトデ−タバスＷＤ、ＷＤ/に
入力される。ライトＹデコ−ダ６３ａの出力信号Ｗ１、
Ｗ２．．．Ｗｎが順次ハイレベルとなることで、入力さ
れたデ−タがライトレジスタＴ１、Ｔ２．．．Ｔｎに順
次書き込まれる。デ−タがライトレジスタＴ１、Ｔ
２．．．Ｔｎに書き込まれている間、リ−ドＹデコ−ダ
６４ａの出力信号Ｒ１、Ｒ２．．．Ｒｎがハイレベルと
なることにより、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎ
に転送されていた情報は、その順でリ−ドデ−タバスＲ
Ｄ、ＲＤ/を介して出力回路２１よりリ−ドクロックＲ
ＣＬＫに同期して一連の連続する白丸で示されるように
シリアルデ−タとして出力される。リ−ドレジスタＳｎ
に転送されていた情報が出力される前に、第２のバンク
のワ−ドラインＷＬｂｊ+１が立ち上がる。ワ−ドライ
ンＷＬｂｊ+１に接続する複数のメモリセル中の情報
は、それぞれ対応するセンスアンプによって増幅され、
そのセンスアンプが接続するビットライン対上に確定す
る。その後、スイッチＳＷ４によりメモリコラムCb1, C
b5...Cb4n-3上の情報がリ−ドレジスタＳｎ+１、Ｓｎ+
２．．．Ｓ２ｎにそれぞれ選択転送される。この前もっ
て行われる転送により図１８で説明するリ−ドレジスタ
Ｓｎ+１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドを
リ−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ
−ドの後、ライトクロック信号ＲＣＬＫにたいし間断な
く行える。
【００３２】上述の動作に続いた動作の説明を図１８を
参照しつつ説明する。引き続き、ライトクロック信号Ｗ
ＣＬＫに同期して一連の連続する黒丸で示されるシリア
ル入力デ−タが入力回路２０を介してライトデ−タバス
ＲＤ、ＲＤ/に入力される。ライトＹデコ−ダ６３ｂの
出力信号Ｗｎ+１、Ｗｎ+２．．．Ｗ２ｎが順次ハイとな
ることでライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎ
に順次に書き込まれる。このライトレジスタＴｎ+１、
Ｔｎ+２．．．Ｔ２ｎに対する書き込みが行われている
間、第１のバンク６１の前回のワ−ドラインのＸアドレ
スに１インクリメントしたＸアドレスで選択されるワ−
ドラインＷＬａｉ+１が立ち上がる。その後、ライトレ
ジスタＴ１、Ｔ２．．．Ｔｎに書き込まれていた情報
は、スイッチＳＷ２により選択されるメモリコラムCa2,
Ca6...Ca4n-2にそれぞれ転送され、それらメモリコラ
ムにおいてワ−ドラインＷＬａｉ+１に接続されたメモ
リセルに書き込まれる。上述のライトアクセスが行われ
ている間、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２
ｎに選択転送されていた情報は、リ−ドデ−タバスＲ
Ｄ、ＲＤ/を介して出力回路２１よりリ−ドクロック信
号ＲＣＬＫに同期して一連の連続する白丸で示されるシ
リアルデ−タとして出力される。リ−ドレジスタＳ２ｎ
に転送されていた情報が出力される前に、第１のバンク
６１で以前立ち上がったワ−ドラインＷＬａｊ+１のＸ
アドレスを１インクリメントしたワ−ドラインＷＬａｊ
+２が立ち上がる。そして、このワ−ドラインＷＬａｊ+
２に接続する複数のメモリセル中の情報は、それぞれ対
応するセンスアンプによって増幅され、そのセンスアン
プが接続するビットライン対上に確定する。その後、ス
イッチＳＷ４によりメモリコラムCa2, Ca6... Ca4n-2上
の情報がリ−ドレジスタＳ１、Ｓ２．．．Ｓｎにそれぞ
れ選択転送される。この前もって行われる転送によりリ
−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−
ドをリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎから
のシリアルリ−ドの後、リ−ドクロック信号ＲＣＬＫに
たいし間断なく行える。
参照しつつ説明する。引き続き、ライトクロック信号Ｗ
ＣＬＫに同期して一連の連続する黒丸で示されるシリア
ル入力デ−タが入力回路２０を介してライトデ−タバス
ＲＤ、ＲＤ/に入力される。ライトＹデコ−ダ６３ｂの
出力信号Ｗｎ+１、Ｗｎ+２．．．Ｗ２ｎが順次ハイとな
ることでライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎ
に順次に書き込まれる。このライトレジスタＴｎ+１、
Ｔｎ+２．．．Ｔ２ｎに対する書き込みが行われている
間、第１のバンク６１の前回のワ−ドラインのＸアドレ
スに１インクリメントしたＸアドレスで選択されるワ−
ドラインＷＬａｉ+１が立ち上がる。その後、ライトレ
ジスタＴ１、Ｔ２．．．Ｔｎに書き込まれていた情報
は、スイッチＳＷ２により選択されるメモリコラムCa2,
Ca6...Ca4n-2にそれぞれ転送され、それらメモリコラ
ムにおいてワ−ドラインＷＬａｉ+１に接続されたメモ
リセルに書き込まれる。上述のライトアクセスが行われ
ている間、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２
ｎに選択転送されていた情報は、リ−ドデ−タバスＲ
Ｄ、ＲＤ/を介して出力回路２１よりリ−ドクロック信
号ＲＣＬＫに同期して一連の連続する白丸で示されるシ
リアルデ−タとして出力される。リ−ドレジスタＳ２ｎ
に転送されていた情報が出力される前に、第１のバンク
６１で以前立ち上がったワ−ドラインＷＬａｊ+１のＸ
アドレスを１インクリメントしたワ−ドラインＷＬａｊ
+２が立ち上がる。そして、このワ−ドラインＷＬａｊ+
２に接続する複数のメモリセル中の情報は、それぞれ対
応するセンスアンプによって増幅され、そのセンスアン
プが接続するビットライン対上に確定する。その後、ス
イッチＳＷ４によりメモリコラムCa2, Ca6... Ca4n-2上
の情報がリ−ドレジスタＳ１、Ｓ２．．．Ｓｎにそれぞ
れ選択転送される。この前もって行われる転送によりリ
−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−
ドをリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎから
のシリアルリ−ドの後、リ−ドクロック信号ＲＣＬＫに
たいし間断なく行える。
【００３３】以上説明したこの発明のシリアルアクセス
メモリにおけるライト転送動作及びリ−ド転送動作の順
序を図１９及び図２０を参照しつつ説明する。図１９は
この発明のシリアルアクセスメモリにおけるライト転送
動作を説明する模式図である。ライト転送動作では、ま
ず第１のバンク６１のライトレジスタＴ１、Ｔ２．．．
Ｔｎにシリアルデ−タを順次書き込む。その後、（ａ）
に示すようにライトレジスタＴ１、Ｔ２．．．Ｔｎを第
１のバンク６１のメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ
-３にそれぞれ接続する。そしてライトレジスタＴ１、
Ｔ２．．．Ｔｎに転送されたデ−タをそれぞれメモリカ
ラムＣ１、Ｃ５．．．Ｃ４ｍ-３のうちの特定のワ−ド
ラインに接続されたメモリセルに書き込む。この間、連
続したシリアルデ−タは第２のバンク６２のライトレジ
スタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれ
る。次に（ｂ）に示すように、第２のバンク６２のライ
トレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラ
ムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３にそれぞれ接
続する。そしてライトレジスタＴｎ+１、Ｔｎ+２．．．
Ｔ２ｎに転送されたデ−タをそれぞれメモリカラムＣ４
ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３のうちの特定のワ−
ドラインに接続されたメモリセルに書き込む。この間、
連続したシリアルデ−タは第１のバンク６１のライトレ
ジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。その
後（ｃ）に示すように、ライトレジスタＴ１、Ｔ
２．．．Ｔｎを第１のバンク６１のメモリカラムＣ２、
Ｃ６．．．Ｃ４ｍ-２にそれぞれ接続する。そしてライ
トレジスタＴ１、Ｔ２．．．Ｔｎに転送されたデ−タを
それぞれメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２のう
ちの（ａ）で特定したワ−ドラインを一つインクリメン
トしたワ−ドラインに接続されたメモリセルに書き込
む。この間、連続したシリアルデ−タは第２のバンク６
２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順
次書き込まれる。さらに（ｄ）に示すように、第２のバ
ンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２
ｎをメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-
２にそれぞれ接続する。そしてライトレジスタＴｎ+
１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ−タをそれぞ
れメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２
のうちの（ｂ）で特定したワ−ドラインを一つインクリ
メントしたワ−ドラインに接続されたメモリセルに書き
込む。この間、連続したシリアルデ−タは第１のバンク
６１のライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き
込まれる。
メモリにおけるライト転送動作及びリ−ド転送動作の順
序を図１９及び図２０を参照しつつ説明する。図１９は
この発明のシリアルアクセスメモリにおけるライト転送
動作を説明する模式図である。ライト転送動作では、ま
ず第１のバンク６１のライトレジスタＴ１、Ｔ２．．．
Ｔｎにシリアルデ−タを順次書き込む。その後、（ａ）
に示すようにライトレジスタＴ１、Ｔ２．．．Ｔｎを第
１のバンク６１のメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ
-３にそれぞれ接続する。そしてライトレジスタＴ１、
Ｔ２．．．Ｔｎに転送されたデ−タをそれぞれメモリカ
ラムＣ１、Ｃ５．．．Ｃ４ｍ-３のうちの特定のワ−ド
ラインに接続されたメモリセルに書き込む。この間、連
続したシリアルデ−タは第２のバンク６２のライトレジ
スタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれ
る。次に（ｂ）に示すように、第２のバンク６２のライ
トレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラ
ムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３にそれぞれ接
続する。そしてライトレジスタＴｎ+１、Ｔｎ+２．．．
Ｔ２ｎに転送されたデ−タをそれぞれメモリカラムＣ４
ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３のうちの特定のワ−
ドラインに接続されたメモリセルに書き込む。この間、
連続したシリアルデ−タは第１のバンク６１のライトレ
ジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。その
後（ｃ）に示すように、ライトレジスタＴ１、Ｔ
２．．．Ｔｎを第１のバンク６１のメモリカラムＣ２、
Ｃ６．．．Ｃ４ｍ-２にそれぞれ接続する。そしてライ
トレジスタＴ１、Ｔ２．．．Ｔｎに転送されたデ−タを
それぞれメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２のう
ちの（ａ）で特定したワ−ドラインを一つインクリメン
トしたワ−ドラインに接続されたメモリセルに書き込
む。この間、連続したシリアルデ−タは第２のバンク６
２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順
次書き込まれる。さらに（ｄ）に示すように、第２のバ
ンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２
ｎをメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-
２にそれぞれ接続する。そしてライトレジスタＴｎ+
１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ−タをそれぞ
れメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２
のうちの（ｂ）で特定したワ−ドラインを一つインクリ
メントしたワ−ドラインに接続されたメモリセルに書き
込む。この間、連続したシリアルデ−タは第１のバンク
６１のライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き
込まれる。
【００３４】次に（ｅ）に示すように、ライトレジスタ
Ｔ１、Ｔ２．．．Ｔｎを第１のバンク６１のメモリカラ
ムＣ３、Ｃ７．．．Ｃ４ｍ-１にそれぞれ接続する。そ
してライトレジスタＴ１、Ｔ２．．．Ｔｎに転送された
デ−タをそれぞれメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ
-１のうちの（ｃ）で特定したワ−ドラインを一つイン
クリメントしたワ−ドラインに接続されたメモリセルに
書き込む。この間、連続したシリアルデ−タは第２のバ
ンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２
ｎに順次書き込まれる。さらに（ｆ）に示すように、第
２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+
２．．．Ｔ２ｎをメモリカラムＣ４ｍ+３、Ｃ４ｍ+
７．．．Ｃ８ｍ-１にそれぞれ接続する。そしてライト
レジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ
−タをそれぞれメモリカラムＣ４ｍ+３、Ｃ４ｍ+
７．．．Ｃ８ｍ-１のうちの（ｄ）で特定したワ−ドラ
インを一つインクリメントしたワ−ドラインに接続され
たメモリセルに書き込む。この間、連続したシリアルデ
−タは第１のバンク６１のライトレジスタＴ１、Ｔ
２．．．Ｔｎに順次書き込まれる。この後（ｇ）に示す
ように、ライトレジスタＴ１、Ｔ２．．．Ｔｎを第１の
バンク６１のメモリカラムＣ４、Ｃ８．．．Ｃ４ｍにそ
れぞれ接続する。そしてライトレジスタＴ１、Ｔ
２．．．Ｔｎに転送されたデ−タをそれぞれメモリカラ
ムＣ４、Ｃ８．．．Ｃ４ｍのうちの（ｅ）で特定したワ
−ドラインを一つインクリメントしたワ−ドラインに接
続されたメモリセルに書き込む。この間、連続したシリ
アルデ−タは第２のバンク６２のライトレジスタＴｎ+
１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれる。さらに
（ｈ）に示すように、第２のバンク６２のライトレジス
タＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラムＣ４ｍ
+４、Ｃ４ｍ+８．．．Ｃ８ｍにそれぞれ接続する。そし
てライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送
されたデ−タをそれぞれメモリカラムＣ４ｍ+４、Ｃ４
ｍ+８．．．Ｃ８ｍのうちの（ｆ）で特定したワ−ドラ
インを一つインクリメントしたワ−ドラインに接続され
たメモリセルに書き込む。この間、連続したシリアルデ
−タは第１のバンク６１のライトレジスタＴ１、Ｔ
２．．．Ｔｎに順次書き込まれる。この後、ライトレジ
スタとメモリカラムとの接続関係は図１９の（ａ）に戻
り、ワ−ドラインは（ｈ）以降順次インクリメントした
アドレスを対象としてシリアルライトが行われる。
Ｔ１、Ｔ２．．．Ｔｎを第１のバンク６１のメモリカラ
ムＣ３、Ｃ７．．．Ｃ４ｍ-１にそれぞれ接続する。そ
してライトレジスタＴ１、Ｔ２．．．Ｔｎに転送された
デ−タをそれぞれメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ
-１のうちの（ｃ）で特定したワ−ドラインを一つイン
クリメントしたワ−ドラインに接続されたメモリセルに
書き込む。この間、連続したシリアルデ−タは第２のバ
ンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２
ｎに順次書き込まれる。さらに（ｆ）に示すように、第
２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+
２．．．Ｔ２ｎをメモリカラムＣ４ｍ+３、Ｃ４ｍ+
７．．．Ｃ８ｍ-１にそれぞれ接続する。そしてライト
レジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ
−タをそれぞれメモリカラムＣ４ｍ+３、Ｃ４ｍ+
７．．．Ｃ８ｍ-１のうちの（ｄ）で特定したワ−ドラ
インを一つインクリメントしたワ−ドラインに接続され
たメモリセルに書き込む。この間、連続したシリアルデ
−タは第１のバンク６１のライトレジスタＴ１、Ｔ
２．．．Ｔｎに順次書き込まれる。この後（ｇ）に示す
ように、ライトレジスタＴ１、Ｔ２．．．Ｔｎを第１の
バンク６１のメモリカラムＣ４、Ｃ８．．．Ｃ４ｍにそ
れぞれ接続する。そしてライトレジスタＴ１、Ｔ
２．．．Ｔｎに転送されたデ−タをそれぞれメモリカラ
ムＣ４、Ｃ８．．．Ｃ４ｍのうちの（ｅ）で特定したワ
−ドラインを一つインクリメントしたワ−ドラインに接
続されたメモリセルに書き込む。この間、連続したシリ
アルデ−タは第２のバンク６２のライトレジスタＴｎ+
１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれる。さらに
（ｈ）に示すように、第２のバンク６２のライトレジス
タＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラムＣ４ｍ
+４、Ｃ４ｍ+８．．．Ｃ８ｍにそれぞれ接続する。そし
てライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送
されたデ−タをそれぞれメモリカラムＣ４ｍ+４、Ｃ４
ｍ+８．．．Ｃ８ｍのうちの（ｆ）で特定したワ−ドラ
インを一つインクリメントしたワ−ドラインに接続され
たメモリセルに書き込む。この間、連続したシリアルデ
−タは第１のバンク６１のライトレジスタＴ１、Ｔ
２．．．Ｔｎに順次書き込まれる。この後、ライトレジ
スタとメモリカラムとの接続関係は図１９の（ａ）に戻
り、ワ−ドラインは（ｈ）以降順次インクリメントした
アドレスを対象としてシリアルライトが行われる。
【００３５】図２０はこの発明のシリアルアクセスメモ
リにおけるリ−ド転送動作を説明する模式図である。リ
−ド転送動作では（ａ）に示すように、第１のバンク６
１のメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３とリ−ド
レジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。
そしてメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３のうち
の特定のワ−ドラインに接続されたメモリセルのデ−タ
を読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．
Ｓｎに転送する。次に（ｂ）に示すように、第２のバン
ク６２のメモリカラムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８
ｍ-３とリ−ドレジスタＳｎ、Ｓｎ+１．．．Ｓ２ｎとを
それぞれ接続する。そしてメモリカラムＣ４ｍ+１、Ｃ
４ｍ+５．．．Ｃ８ｍ-３のうちの特定のワ−ドラインに
接続されたメモリセルのデ−タを読み出し、それぞれリ
−ドレジスタＳｎ、Ｓｎ+１．．．Ｓ２ｎに転送する。
この間第１のバンク６１においては、リ−ドレジスタＳ
１、Ｓ２．．．Ｓｎに転送されたデ−タを順次リ−ドデ
−タバスに出力し、連続したシリアルデ−タとして出力
する。その後（ｃ）に示すように、第１のバンク６１の
メモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２とリ−ドレジ
スタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。そし
てメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２のうちの
（ａ）で特定したワ−ドラインを一つインクリメントし
たワ−ドラインに接続されたメモリセルのデ−タを読み
出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに
転送する。この間第２のバンク６２においては、リ−ド
レジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送されたデ
−タを順次リ−ドデ−タバスに出力し、連続したシリア
ルデ−タとして出力する。さらに（ｄ）に示すように、
第２のバンク６２のメモリカラムＣ４ｍ+２、Ｃ４ｍ+
６．．．Ｃ８ｍ-２とリ−ドレジスタＳｎ+１、Ｓｎ+
２．．．Ｓ２ｎとをそれぞれ接続する。そしてメモリカ
ラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２のうちの
（ｂ）で特定したワ−ドラインを一つインクリメントし
たワ−ドラインに接続されたメモリセルのデ−タを読み
出し、それぞれリ−ドレジスタＳｎ+１、Ｓｎ+２．．．
Ｓ２ｎに転送する。この間第１のバンク６１において
は、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送された
デ−タを順次リ−ドデ−タバスに出力し、連続したシリ
アルデ−タとして出力する。
リにおけるリ−ド転送動作を説明する模式図である。リ
−ド転送動作では（ａ）に示すように、第１のバンク６
１のメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３とリ−ド
レジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。
そしてメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３のうち
の特定のワ−ドラインに接続されたメモリセルのデ−タ
を読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．
Ｓｎに転送する。次に（ｂ）に示すように、第２のバン
ク６２のメモリカラムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８
ｍ-３とリ−ドレジスタＳｎ、Ｓｎ+１．．．Ｓ２ｎとを
それぞれ接続する。そしてメモリカラムＣ４ｍ+１、Ｃ
４ｍ+５．．．Ｃ８ｍ-３のうちの特定のワ−ドラインに
接続されたメモリセルのデ−タを読み出し、それぞれリ
−ドレジスタＳｎ、Ｓｎ+１．．．Ｓ２ｎに転送する。
この間第１のバンク６１においては、リ−ドレジスタＳ
１、Ｓ２．．．Ｓｎに転送されたデ−タを順次リ−ドデ
−タバスに出力し、連続したシリアルデ−タとして出力
する。その後（ｃ）に示すように、第１のバンク６１の
メモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２とリ−ドレジ
スタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。そし
てメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２のうちの
（ａ）で特定したワ−ドラインを一つインクリメントし
たワ−ドラインに接続されたメモリセルのデ−タを読み
出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに
転送する。この間第２のバンク６２においては、リ−ド
レジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送されたデ
−タを順次リ−ドデ−タバスに出力し、連続したシリア
ルデ−タとして出力する。さらに（ｄ）に示すように、
第２のバンク６２のメモリカラムＣ４ｍ+２、Ｃ４ｍ+
６．．．Ｃ８ｍ-２とリ−ドレジスタＳｎ+１、Ｓｎ+
２．．．Ｓ２ｎとをそれぞれ接続する。そしてメモリカ
ラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２のうちの
（ｂ）で特定したワ−ドラインを一つインクリメントし
たワ−ドラインに接続されたメモリセルのデ−タを読み
出し、それぞれリ−ドレジスタＳｎ+１、Ｓｎ+２．．．
Ｓ２ｎに転送する。この間第１のバンク６１において
は、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送された
デ−タを順次リ−ドデ−タバスに出力し、連続したシリ
アルデ−タとして出力する。
【００３６】その後（ｅ）に示すように、第１のバンク
６１のメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１とリ−
ドレジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続す
る。そしてメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１の
うちの（ｃ）で特定したワ−ドラインを一つインクリメ
ントしたワ−ドラインに接続されたメモリセルのデ−タ
を読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．
Ｓｎに転送する。この間第２のバンク６２においては、
リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送さ
れたデ−タを順次リ−ドデ−タバスに出力し、連続した
シリアルデ−タとして出力する。さらに（ｆ）に示すよ
うに、第２のバンク６２のメモリカラムＣ４ｍ+３、Ｃ
４ｍ+７．．．Ｃ８ｍ-１とリ−ドレジスタＳｎ+１、Ｓ
ｎ+２．．．Ｓ２ｎとをそれぞれ接続する。そしてメモ
リカラムＣ４ｍ+３、Ｃ４ｍ+７．．．Ｃ８ｍ-１のうち
の（ｄ）で特定したワ−ドラインを一つインクリメント
したワ−ドラインに接続されたメモリセルのデ−タを読
み出し、それぞれリ−ドレジスタＳｎ+１、Ｓｎ+
２．．．Ｓ２ｎに転送する。この間第１のバンク６１に
おいては、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送
されたデ−タを順次リ−ドデ−タバスに出力し、連続し
たシリアルデ−タとして出力する。さらに（ｇ）に示す
ように、第１のバンク６１のメモリカラムＣ４、Ｃ
８．．．Ｃ４ｍとリ−ドレジスタＳ１、Ｓ２．．．Ｓｎ
とをそれぞれ接続する。そしてメモリカラムＣ４、Ｃ
８．．．Ｃ４ｍのうちの（ｅ）で特定したワ−ドライン
を一つインクリメントしたワ−ドラインに接続されたメ
モリセルのデ−タを読み出し、それぞれリ−ドレジスタ
Ｓ１、Ｓ２．．．Ｓｎに転送する。この間第２のバンク
６２においては、リ−ドレジスタＳｎ+１、Ｓｎ+
２．．．Ｓ２ｎに転送されたデ−タを順次リ−ドデ−タ
バスに出力し、連続したシリアルデ−タとして出力す
る。さらに（ｈ）に示すように、第２のバンク６２のメ
モリカラムＣ４ｍ+４、Ｃ４ｍ+８．．．Ｃ８ｍとリ−ド
レジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎとをそれぞれ接
続する。そしてメモリカラムＣ４ｍ+４、Ｃ４ｍ+
８．．．Ｃ８ｍのうちの（ｆ）で特定したワ−ドライン
を一つインクリメントしたワ−ドラインに接続されたメ
モリセルのデ−タを読み出し、それぞれリ−ドレジスタ
Ｓｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送する。この間第１
のバンク６１においては、リ−ドレジスタＳ１、Ｓ
２．．．Ｓｎに転送されたデ−タを順次リ−ドデ−タバ
スに出力し、連続したシリアルデ−タとして出力する。
この後、リ−ドレジスタとメモリカラムとの接続関係は
図２０の（ａ）に戻り、ワ−ドラインは（ｈ）以降順次
インクリメントしたアドレスを対象としてシリアルリ−
ドが行われる。
６１のメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１とリ−
ドレジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続す
る。そしてメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１の
うちの（ｃ）で特定したワ−ドラインを一つインクリメ
ントしたワ−ドラインに接続されたメモリセルのデ−タ
を読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．
Ｓｎに転送する。この間第２のバンク６２においては、
リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送さ
れたデ−タを順次リ−ドデ−タバスに出力し、連続した
シリアルデ−タとして出力する。さらに（ｆ）に示すよ
うに、第２のバンク６２のメモリカラムＣ４ｍ+３、Ｃ
４ｍ+７．．．Ｃ８ｍ-１とリ−ドレジスタＳｎ+１、Ｓ
ｎ+２．．．Ｓ２ｎとをそれぞれ接続する。そしてメモ
リカラムＣ４ｍ+３、Ｃ４ｍ+７．．．Ｃ８ｍ-１のうち
の（ｄ）で特定したワ−ドラインを一つインクリメント
したワ−ドラインに接続されたメモリセルのデ−タを読
み出し、それぞれリ−ドレジスタＳｎ+１、Ｓｎ+
２．．．Ｓ２ｎに転送する。この間第１のバンク６１に
おいては、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送
されたデ−タを順次リ−ドデ−タバスに出力し、連続し
たシリアルデ−タとして出力する。さらに（ｇ）に示す
ように、第１のバンク６１のメモリカラムＣ４、Ｃ
８．．．Ｃ４ｍとリ−ドレジスタＳ１、Ｓ２．．．Ｓｎ
とをそれぞれ接続する。そしてメモリカラムＣ４、Ｃ
８．．．Ｃ４ｍのうちの（ｅ）で特定したワ−ドライン
を一つインクリメントしたワ−ドラインに接続されたメ
モリセルのデ−タを読み出し、それぞれリ−ドレジスタ
Ｓ１、Ｓ２．．．Ｓｎに転送する。この間第２のバンク
６２においては、リ−ドレジスタＳｎ+１、Ｓｎ+
２．．．Ｓ２ｎに転送されたデ−タを順次リ−ドデ−タ
バスに出力し、連続したシリアルデ−タとして出力す
る。さらに（ｈ）に示すように、第２のバンク６２のメ
モリカラムＣ４ｍ+４、Ｃ４ｍ+８．．．Ｃ８ｍとリ−ド
レジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎとをそれぞれ接
続する。そしてメモリカラムＣ４ｍ+４、Ｃ４ｍ+
８．．．Ｃ８ｍのうちの（ｆ）で特定したワ−ドライン
を一つインクリメントしたワ−ドラインに接続されたメ
モリセルのデ−タを読み出し、それぞれリ−ドレジスタ
Ｓｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送する。この間第１
のバンク６１においては、リ−ドレジスタＳ１、Ｓ
２．．．Ｓｎに転送されたデ−タを順次リ−ドデ−タバ
スに出力し、連続したシリアルデ−タとして出力する。
この後、リ−ドレジスタとメモリカラムとの接続関係は
図２０の（ａ）に戻り、ワ−ドラインは（ｈ）以降順次
インクリメントしたアドレスを対象としてシリアルリ−
ドが行われる。
【００３７】
【発明の効果】以上詳細に説明したように、この発明の
シリアルアクセスメモリによれば、メモリコラムに対す
るレジスタ数が減少し、レジスタのパタ−ンを余裕を持
って作ることが可能である。このことから、従来技術の
プロセスのままでのチップサイズの縮小が図れ、プロセ
ス開発のコスト節約とチップサイズの縮小というメリッ
トが得られる。
シリアルアクセスメモリによれば、メモリコラムに対す
るレジスタ数が減少し、レジスタのパタ−ンを余裕を持
って作ることが可能である。このことから、従来技術の
プロセスのままでのチップサイズの縮小が図れ、プロセ
ス開発のコスト節約とチップサイズの縮小というメリッ
トが得られる。
【図１】この発明の第1の実施例のシリアルアクセスメ
モリの部分回路図である。
モリの部分回路図である。
【図２】第１の実施例のシリアルメモリの動作タイミン
グ示すタイミングチャ−トである。
グ示すタイミングチャ−トである。
【図３】ライトアドレス発生回路を示す回路図である。
【図４】ライトアドレス発生回路の動作を示すタイミン
グチャ−トである。
グチャ−トである。
【図５】リ−ドアドレス発生回路を示す回路図である。
【図６】リ−ドアドレス発生回路の動作を示すタイミン
グチャ−トである。
グチャ−トである。
【図７】第２の実施例のシリアルアクセスメモリの部分
回路図である。
回路図である。
【図８】この発明の第３の実施例のシリアルアクセスメ
モリの部分回路図である。
モリの部分回路図である。
【図９】この発明の第４の実施例のシリアルアクセスメ
モリの部分回路図である。
モリの部分回路図である。
【図１０】この発明の第４の実施例のシリアルアクセス
メモリの部分回路である。
メモリの部分回路である。
【図１１】この発明の第５の実施例のシリアルアクセス
メモリの部分回路図である。
メモリの部分回路図である。
【図１２】この発明の第５の実施例のシリアルアクセス
メモリの部分回路図である。
メモリの部分回路図である。
【図１３】第５の実施例の変形例であるシリアルアクセ
スメモリの部分回路図である。
スメモリの部分回路図である。
【図１４】第５の実施例の変形例であるシリアルアクセ
スメモリの部分回路図である。
スメモリの部分回路図である。
【図１５】第１の実施例のシリアルアクセスメモリの動
作をより詳細に示した模式図である。
作をより詳細に示した模式図である。
【図１６】第１の実施例のシリアルアクセスメモリの動
作をより詳細に示した模式図である。
作をより詳細に示した模式図である。
【図１７】第１の実施例のシリアルアクセスメモリの動
作をより詳細に示した模式図である。
作をより詳細に示した模式図である。
【図１８】第１の実施例のシリアルアクセスメモリの動
作をより詳細に示した模式図である。
作をより詳細に示した模式図である。
【図１９】この発明のシリアルアクセスメモリにおける
ライト転送動作を説明する模式図である。
ライト転送動作を説明する模式図である。
【図２０】この発明のシリアルアクセスメモリにおける
リ−ド転送動作を説明する模式図である。
リ−ド転送動作を説明する模式図である。
１０ メモリコラム
１１ メモリセル
２２ Ｘデコ−ダ
２４ メモリ−コントロ−ル信号発生回路
２５ ア−ビタ
ＢＬ１〜ｍ、ＢＬ１〜ｍ/ ビット線
ＷＬ１〜ｎ ワ−ド線
ＳＡ１〜ｍ センスアンプ
Ｔ１、Ｔ２ ライトデ−タレジスタ
ＷＤ、ＷＤ/ ライトデ−タバス
Ｓ１、Ｓ２ リ−ドデ−タレジスタ
ＲＤ、ＲＤ/ リ−ドデ−タバス
Claims (6)
- 【請求項１】 入力されたデ−タが転送されるライトデ
ータバスに接続され、このデ−タを一時的に保存する複
数のライトデ−タレジスタと、複数のメモリセルを有
し、このライトデ−タレジスタ一つに対して所定数のう
ちのひとつが選択的に接続されるメモリコラムとから構
成される第１及び第２のメモリバンクを有するシリアル
アクセスメモリにおいて、 ライトデータバス上のデ−タを第１のメモリバンクのラ
イトデ−タレジスタに入力するとともに、第２のメモリ
バンクのライトデ−タレジスタを所定の数のうちの一番
目のメモリコラムと接続し、このライトデ−タレジスタ
のデ−タを接続されたメモリコラムの所定のメモリセル
に書き込む工程と、 ライトデータバス上のデ−タを第２のメモリバンクのラ
イトデ−タレジスタに入力するとともに、第１のメモリ
バンクのライトデ−タレジスタを所定の数のうちの一番
目のメモリコラムと接続し、このライトデ−タレジスタ
のデ−タを接続されたメモリコラムの所定のメモリセル
に書き込む工程と、 ライトデータバス上のデ−タを第１のメモリバンクのラ
イトデ−タレジスタに入力するとともに、第２のメモリ
バンクのライトデ−タレジスタを所定の数のうちの二番
目のメモリコラムと接続し、このライトデ−タレジスタ
のデ−タを接続されたメモリコラムの所定のメモリセル
に書き込む工程と、 ライトデータバス上のデ−タを第２のメモリバンクのラ
イトデ−タレジスタに入力するとともに、第１のメモリ
バンクのライトデ−タレジスタを所定の数のうちの二番
目のメモリコラムと接続し、このライトデ−タレジスタ
のデ−タを接続されたメモリコラムの所定のメモリセル
に書き込む工程と、 を含むことを特徴とするシリアルアクセスメモリのライ
ト転送方法。 - 【請求項２】 前記連続する書き込み工程が所定数番目
まで行われた後、上記最初の工程に戻り、その次の工程
を順次行う請求項１記載のシリアルアクセスメモリのラ
イト転送方法。 - 【請求項３】 出力すべきデ−タが転送されるリードデ
ータバスに接続され、このデ−タを一時的に保存する複
数のリ−ドデ−タレジスタと、複数のメモリセルを有
し、このリ−ドデ−タレジスタ一つに対して所定数のう
ちのひとつが選択的に接続されるメモリコラムとから構
成される第１及び第２のメモリバンクを有するシリアル
アクセスメモリにおいて、 第１のメモリバンクの所定の数のうちの一番目のメモリ
コラムをリ−ドデ−タレジスタに接続し、接続されたメ
モリコラムに保存されているデ−タをリ−ドデ−タレジ
スタに出力するとともに、第２のメモリバンクのリ−ド
デ−タレジスタに保存されたデ−タをリードデータバス
に出力する工程と、 第２のメモリバンクの所定の数のうちの一番目のメモリ
コラムをリ−ドデ−タレジスタに接続し、接続されたメ
モリコラムに保存されているデ−タをリ−ドデ−タレジ
スタに出力するとともに、第１のメモリバンクのリ−ド
デ−タレジスタに保存されたデ−タをリードデータバス
に出力する工程と、 第１のメモリバンクの所定の数のうちの二番目のメモリ
コラムをリ−ドデ−タレジスタに接続し、接続されたメ
モリコラムに保存されているデ−タをリ−ドデ−タレジ
スタに出力するとともに、第２のメモリバンクのリ−ド
デ−タレジスタに保存されたデ−タをリードデータバス
に出力する工程と、 第２のメモリバンクの所定の数のうちの二番目のメモリ
コラムをリ−ドデ−タレジスタに接続し、接続されたメ
モリコラムに保存されているデ−タをリ−ドデ−タレジ
スタに出力するとともに、第１のメモリバンクのリ−ド
デ−タレジスタに保存されたデ−タをリードデータバス
に出力する工程と、 を含むことを特徴とするシリアルアクセスメモリのリ−
ド転送方法。 - 【請求項４】 前記連続する書き込み工程が所定数番目
まで行われた後、上記最初の工程に戻り、その次の工程
を順次行う請求項３記載のシリアルアクセスメモリのリ
−ド転送方法。 - 【請求項５】 入力されたデ−タが転送されるライトデ
ータバスに接続され、このデ−タを一時的に保存する複
数のライトデ−タレジスタと、出力すべきデ−タが転送
されるリードデータバスに接続され、このデ−タを一時
的に保存する複数のリ−ドデ−タレジスタと、複数のメ
モリセルを有し、前記リ−ドデ−タレジスタ及びライト
レジスタそれぞれ一つに対して所定数のうちのひとつが
選択的に接続されるメモリコラムとから構成される第１
及び第２のメモリバンクを有するシリアルアクセスメモ
リにおいて、 ライトデータバス上のデ−タを第１のメモリバンクのラ
イトデ−タレジスタに入力し、第１のメモリバンクの所
定の数のうちの一番目のメモリコラムをリ−ドデ−タレ
ジスタに接続して、接続されたメモリコラムに保存され
ているデ−タをリ−ドデ−タレジスタに出力するととも
に、第２のメモリバンクのライトデ−タレジスタを所定
の数のうちの一番目のメモリコラムと接続し、このライ
トデ−タレジスタのデ−タを接続されたメモリコラムの
所定のメモリセルに書き込み、第２のメモリバンクのリ
−ドデ−タレジスタに保存されたデ−タをリードデータ
バスに出力する工程と、 ライトデータバス上のデ−タを第２のメモリバンクのラ
イトデ−タレジスタに入力し、第２のメモリバンクの所
定の数のうちの一番目のメモリコラムをリ−ドデ−タレ
ジスタに接続して、接続されたメモリコラムに保存され
ているデ−タをリ−ドデ−タレジスタに出力するととも
に、第１のメモリバンクのライトデ−タレジスタを所定
の数のうちの一番目のメモリコラムと接続し、このライ
トデ−タレジスタのデ−タを接続されたメモリコラムの
所定のメモリセルに書き込み、第１のメモリバンクのリ
−ドデ−タレジスタに保存されたデ−タをリードデータ
バスに出力する工程と、 ライトデータバス上のデ−タを第１のメモリバンクのラ
イトデ−タレジスタに入力し、第１のメモリバンクの所
定の数のうちの二番目のメモリコラムをリ−ドデ−タレ
ジスタに接続して、接続されたメモリコラムに保存され
ているデ−タをリ−ドデ−タレジスタに出力するととも
に、第２のメモリバンクのライトデ−タレジスタを所定
の数のうちの二番目のメモリコラムと接続し、このライ
トデ−タレジスタのデ−タを接続されたメモリコラムの
所定のメモリセルに書き込み、第２のメモリバンクのリ
−ドデ−タレジスタに保存されたデ−タをリードデータ
バスに出力する工程と、 ライトデータバス上のデ−タを第２のメモリバンクのラ
イトデ−タレジスタに入力し、第２のメモリバンクの所
定の数のうちの二番目のメモリコラムをリ−ドデ−タレ
ジスタに接続して、接続されたメモリコラムに保存され
ているデ−タをリ−ドデ−タレジスタに出力するととも
に、第１のメモリバンクのライトデ−タレジスタを所定
の数のうちの二番目のメモリコラムと接続し、このライ
トデ−タレジスタのデ−タを接続されたメモリコラムの
所定のメモリセルに書き込み、第１のメモリバンクのリ
−ドデ−タレジスタに保存されたデ−タをリードデータ
バスに出力する工程と、 を含むことを特徴とするシリアルアクセスメモリのデ−
タ転送方法。 - 【請求項６】 前記連続する２つの工程が所定数番目ま
で行われた後、上記最初の工程に戻り、その次の工程を
順次行う請求項５記載のシリアルアクセスメモリのデ−
タ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002367938A JP2003178581A (ja) | 2002-12-19 | 2002-12-19 | シリアルアクセスメモリのデ−タ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002367938A JP2003178581A (ja) | 2002-12-19 | 2002-12-19 | シリアルアクセスメモリのデ−タ転送方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25159999A Division JP3881477B2 (ja) | 1999-09-06 | 1999-09-06 | シリアルアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003178581A true JP2003178581A (ja) | 2003-06-27 |
Family
ID=19198001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002367938A Pending JP2003178581A (ja) | 2002-12-19 | 2002-12-19 | シリアルアクセスメモリのデ−タ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003178581A (ja) |
-
2002
- 2002-12-19 JP JP2002367938A patent/JP2003178581A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051121 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060509 |