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JP2003152180A - パワーｍｏｓｆｅｔ装置 - Google Patents

パワーｍｏｓｆｅｔ装置

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JP2003152180A
JP2003152180A JP2001349152A JP2001349152A JP2003152180A JP 2003152180 A JP2003152180 A JP 2003152180A JP 2001349152 A JP2001349152 A JP 2001349152A JP 2001349152 A JP2001349152 A JP 2001349152A JP 2003152180 A JP2003152180 A JP 2003152180A
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JP
Japan
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layer
ldd
power mosfet
conductivity type
mosfet device
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雄介 川口
Norio Yasuhara
紀夫 安原
Shotaro Ono
昇太郎 小野
Shinichi Hodama
信一 帆玉
Akio Nakagawa
明夫 中川
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】 【課題】高速、高耐圧でオン抵抗が小さく小型化可能な
パワーＭＯＳＦＥＴ装置を提供することを目的とする。 【解決手段】低抵抗基板１１上にエピタキシャル層１２
を形成し、このエピタキシャル層１２の表面領域に形成
したベース層１３ａ中にソース層１４ａを形成し、ソー
ス層１３ａから離れたベース層１４ａ表面のチャネル領
域上にゲート電極１６ａを形成し、このゲート電極１６
ａからエピタキシャル層１２の表面に所定の長さでＬＤ
Ｄ層１８を形成して構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、パワー半導体装
置、特にパワーＭＯＳＦＥＴ装置に関する。
【０００２】
【従来の技術】近年、パワーＭＯＳＦＥＴ装置は、大電
流、高耐圧のスイッチング電源市場に加え、ノート型Ｐ
Ｃを始めとする移動体通信機器などの省エネルギー用ス
イッチング市場での使用が急増しているが、パワーマネ
ジメント回路や、リチウムイオン電池の安全回路に使用
されるため、電池電圧で直接に駆動できる低電圧駆動
化、低オン抵抗化、及びスイッチング損失低減の為、ゲ
ートドレイン間容量の低減が求められている。このた
め、縦形の素子に加え、従来おもにＩＣに用いられてき
た横型素子構造をディスクリート素子に応用することが
検討されている。この構造では半導体製造プロセスが微
細化されるに伴って、パワーＭＯＳＦＥＴ装置のオン抵
抗とゲートドレイン間容量とを低減することができる。
【０００３】図７９に従来の縦型のパワーＭＯＳＦＥＴ
装置の断面構造の一例を示す。この縦形のパワーＭＯＳ
ＦＥＴ装置では、ｎ＋基板１０１上にｎ−エピタキシャ
ル層１０２が形成され、このエピタキシャル層１０２の
表面領域には１対のｐベース層１０３a、１０３ｂが所
定距離を置いて形成される。このｐベース層１０３a、
１０３ｂ内の、エピタキシャル層１０２との境界からチ
ャネル長に相当する所定距離離れた表面領域にはｎ＋ソ
ース層１０４a、１０４ｂが電源接続用のｐ＋層１０５
a、１０５ｂと隣接するように形成され、この１対のソ
ース層１０４a、１０４ｂの間には、ベース層１０３a、
１０３ｂの表面とエピタキシャル層１０２のすべての表
面を覆うようにゲート電極１０６がゲート絶縁膜１０７
を介して形成される。ｐ＋層１０５a、１０５ｂの表面に
は、ソース層１０４a、１０４ｂの表面に一部がかかる
ようにしてソース電極１０８a、１０８ｂが形成され
る。ｎ＋基板１０１の下面にはドレイン電極１０９が形
成される。
【０００４】また図８０は、ゲート・ドレイン間の容量
を減少させるために横型素子構造をディスクリート素子
に適用した従来の横形のパワーＭＯＳＦＥＴ装置の構成
の一例を示す断面図である。図８０において、ｎ＋基板
２０１上にｎ−エピタキシャル層２０２が形成され、こ
のエピタキシャル層２０２の表面領域には１対のｐベー
ス層２０３ａ、２０３ｂが所定距離を置いて形成され
る。このｐベース層２０３ａ、２０３ｂ内の、エピタキ
シャル層２０２との境界からチャネル長に相当する所定
距離離れた表面領域には夫々ｎ＋ソース層２０４ａ、２
０４ｂが電源接続用のｐ＋層２０５a、２０５ｂに隣接
した状態で形成される。前記１対のｐベース層２０３
ａ、２０３ｂ間のエピタキシャル層２０２の表面には、
中央部にｎ＋基板２０１まで達するｎ＋の深いシンカー
層２０６を挟んでｎ型のＬＤＤ層２０７ａ、２０７ｂが
形成される。この１対のソース層２０４a、２０４ｂと
ＬＤＤ層との間には、ベース層２０３a、２０３ｂの表
面とエピタキシャル層２０２の表面とを覆うように夫々
ゲート電極２０８a、２０８ｂがゲート絶縁膜２０９a、２
０９ｂを介して形成される。ｐ＋層２０５a、２０５ｂの
表面には、ソース層２０４a、２０４ｂの表面に一部が
かかるようにしてソース電極２１０a、２１０ｂが形成
される。ｎ＋基板２０１の下面にはドレイン電極２１１
が形成される。
【０００５】
【発明が解決しようとする課題】図７９に示した従来の
縦型のパワーＭＯＳＦＥＴ装置はゲート絶縁膜１０７を
挟んだｎ−エピタキシャル層１０２とゲート電極１０６
との対向面積が大きいので、ゲート・ドレイン間の容量
が大きく、スイッチング速度が遅くなるという問題があ
る。
【０００６】また、図８０に示した従来の横型のパワー
ＭＯＳＦＥＴ装置は、中央に形成されたシンカー層２０
６が拡散によって形成されるために、その表面上の幅が
ｎ＋基板２０１までの距離と同程度に広がるため、素子
のピッチ、即ち図８０のゲート電極２０８ａ、２０８ｂ
間の距離を小さくするには限界がある。このため、単位
面積当たりのオン抵抗を小さくするにも限界があった。
【０００７】そこで、この発明は、ゲート・ドレイン間
の容量を小さくでき、オン抵抗も小さくでき、素子配列
の高密度化も可能なパワーＭＯＳＦＥＴ装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】この発明の１形態のパワ
ーＭＯＳＦＥＴ装置は、第１導電型の低抵抗基板と、こ
の低抵抗基板上に形成された第１導電型の高抵抗エピタ
キシャル層と、この高抵抗エピタキシャル層の表面領域
に形成された第２導電型のベース層と、このベース層の
表面領域に形成された第１導電型のソース層と、前記ソ
ース層に接するように前記ベース層の表面に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記ソース層と前記ゲート電極に対向した前
記高抵抗エピタキシャル層表面に形成された第１導電型
のＬＤＤ層と、を具備し、前記ＬＤＤ層と前記低抵抗基
板は前記高抵抗エピタキシャル基板で接続されることを
特徴とする。
【０００９】この構成によりゲート電極とエピタキシャ
ル層との対向面積が小さくできるので、ゲート・ドレイ
ン間容量を減少でき、素子ピッチが小さくできるので高
密度化が可能になるとともにオン抵抗も小さくでき、高
速スイッチング、高密度のパワーＭＯＳＦＥＴ装置を提
供することが出来る。
【００１０】
【発明の実施の形態】以下、この発明の種々の実施の形
態について図面を参照して説明する。
【００１１】第１の実施形態 図１はこの発明を縦型素子に適用した一実施形態のパワ
ーＭＯＳＦＥＴ装置の断面構造を示す。図１において、
低抵抗のｎ＋型の半導体基板１１の上には高抵抗のｎ−
型のエピタキシャル層１２が形成され、このエピタキシ
ャル層１２の表面領域には互いに所定距離を置いて一対
のｐ型のベース層１３ａ、１３ｂが形成される。
【００１２】このｐベース層１３a、１３ｂ内の、エピ
タキシャル層１２との境界からチャネル長に相当する所
定距離離れた表面領域にはｎ＋ソース層１４a、１４ｂ
がｐ＋層１５a、１５ｂと隣接するように形成される。
ベース層１３a、１３ｂの表面とチャネル領域に相当す
るエピタキシャル層１２の表面とを覆うようにゲート電
極１６a、１６ｂがゲート絶縁膜１７a、１７ｂを介して
形成される。
【００１３】ゲート電極１６a、１６ｂに挟まれたエピ
タキシャル層１２の表面にはｎ型のＬＤＤ層１８が形成
される。ｐ＋層１５a、１５ｂの表面には、ソース層１４
a、１４ｂの表面に一部がかかるようにしてソース電極
１９a、１９ｂが形成される。ｎ＋基板１１の下面には
ドレイン電極２０が形成される。
【００１４】このようにして、１対の縦型のＭＯＳＦＥ
Ｔ素子２１Ａ、２１Ｂが形成される。実際には、所望の
電流容量を得るために、図示したものと同じ構成のＭＯ
ＳＦＥＴ素子が紙面に垂直な方向にエピタキシャル層１
２の表面上に多数並列に設けられており、図示しない接
続部によりこれらのＭＯＳＦＥＴ素子がすべて並列接続
されることにより、大容量のパワーＭＯＳＦＥＴ装置が
形成される。
【００１５】このように構成することにより、ゲート電
極１６a、１６ｂとエピタキシャル層１２との対向面積
が図７９に示した従来の縦型素子の構成と比べると極め
て小さくなるので、ゲート・ドレイン間容量が減少し、
例えば３０ボルト用とした場合、このゲート・ドレイン
間容量に蓄えられる電荷の量は図７９の従来構成では１
ｎＣであったものが図１の実施態様をこの従来例と同じ
仕様で構成したところ０．３８ｎＣに減少したことが確
認された。
【００１６】また、この図１に示した実施の形態ではＬ
ＤＤ層１８は拡散により形成することができるが、この
ＬＤＤ層１８がエピタキシャル層１２の表面に薄く形成
されるので、ｎ型ドーパントのイオン打ち込み後の拡散
時間も短くて済み、水平方向の広がりはほとんどないの
で、素子２１Ａ，２１Ｂ間の寸法はほとんど変化しな
い。このため、素子寸法を設計どおりに形成することが
容易になり、素子ピッチも短くできる。また、ＬＤＤ層
１８はゲート電極１６a、１６ｂの形成後にこれらのゲ
ート電極１６a、１６ｂをマスクとして用いて自己整合
的にイオン打ち込みにより形成されるので、ゲート電極
１６a、１６ｂに対するオフセット層１８のオーバーラ
ップ量を正確に制御でき、マスクずれなどを考慮して設
計段階で用意する水平方向の寸法の余裕を最小にでき
る。
【００１７】たとえば図１の一方のＭＯＳＦＥＴ素子２
１Ａにおいて、ゲートオフ時には、ゲート電極にゼロボ
ルト、ソース電極１９aにゼロボルト、ドレイン電極２
０に＋３０ボルトが印加される。この状態ではｐ型ベー
ス層１３aとｎ−エピタキシャル層１２との間のｐｎ接
合に３０ボルトの逆バイアス電圧が印加されるので、空
乏層が高抵抗のｎ−のエピタキシャル層１２中に大きく
広がり、ソース電極１９a、ドレイン電極２０間には充
分な耐圧性能が得られる。
【００１８】一方、ゲートオン時には、図示しない負荷
との間で３０ボルトが分圧されてドレイン電極２０とソ
ース電極１９a間には例えば５ボルトの順方向の電圧が
印加される。この状態でゲート電極１６aに所定の正の
制御電圧が印加されると、ゲート電極１６aの直下のｎ
＋ソース層１４aとｎ−エピタキシャル層１２との間の
ｐベース層１３aに形成されるチャネル領域には反転層
が形成される。従って、ソース層１４aから注入された
キャリアである電子はこの反転層を通ってｎ−エピタキ
シャル層１２中に流入する。
【００１９】ここで、このチャネル領域に近接するエピ
タキシャル層１２の表面にはエピタキシャル層１２より
低抵抗のｎ型のＬＤＤ層１８が形成されているので、反
転層から流出したキャリアの殆どはＬＤＤ層１８に流入
する。また、この空乏層は高抵抗のエピタキシャル層１
２側に大部分発生し、低抵抗のＬＤＤ層１８には発生し
ないので、エピタキシャル層１２の表面領域を覆ってい
るＬＤＤ層１８に沿った横方向にはあまり伸びることは
無い。従ってキャリア通路はＬＤＤ層１８を通過し、そ
の下面から縦方向、即ち基板１１方向に形成されること
になる。即ち、ＬＤＤ層１８からドレイン電極２０に向
かって正方向の電界が形成され、キャリアである電子は
この電界によってドレイン電極２０に向けて引き付けら
れる。即ち、キャリアはＬＤＤ層１８からエピタキシャ
ル層１２を流れてＮ＋の基板１１を介してドレイン電極
２０に至り、結果として、電流がドレイン電極２０から
ソース電極１９aに向けて流れることになる。
【００２０】他方のパワーＭＯＳＦＥＴ素子２１Ｂにお
いても同様の動作が行われ、キャリアがソース層１４ｂ
からゲート電極１６ｂ直下のチャネル領域を通ってＬＤ
Ｄ層１８に流れ、ここからドレイン電極２０に向けて流
れる。
【００２１】実際には、この図１に示した一対のパワー
ＭＯＳＦＥＴ素子２１Ａ，２１Ｂと同様の構成の複数対
のパワーＭＯＳＦＥＴ素子が並列に低抵抗基板１１上に
形成されており、すべてのパワーＭＯＳＦＥＴ素子が並
列に接続されて所望の電流容量を有するパワーＭＯＳＦ
ＥＴ装置が形成される。
【００２２】図１の実施形態では、例えばパワーＭＯＳ
ＦＥＴ素子２１Ａのソース、ドレイン間容量は、ゲート
電極１６ａの面積、およびゲート絶縁膜１７ａを介して
ゲート電極１６aと対向するドレイン側の半導体層であ
るエピタキシャル層１２の実質的な対向面積とで決定さ
れる。ここで、このゲート電極１６aの面積は図７９に
示した従来の縦形素子と比べて大きく減少されており、
図１の実施形態のパワーＭＯＳＦＥＴ素子のゲート、ド
レイン間容量は非常に小さく、スイッチング速度が大き
いパワーＭＯＳＦＥＴ装置を提供できる。
【００２３】図１の実施形態において、ＬＤＤ層１８は
エピタキシャル層１２の表面領域に薄く形成されている
が、更にオン抵抗を減少するために、図２の実施形態に
示すようにエピタキシャル層１２より低抵抗のＬＤＤ層
１８Ａをエピタキシャル層１２中に深く形成し、その先
端が例えばベース層１３aより深い位置に達するように
形成しても良い。
【００２４】これによりＬＤＤ層１８Ａ内のキャリアの
流れを良くしてオン抵抗を低減できる。なお、図２の実
施形態において図１と同一の部分は同一の参照符号を付
してその説明を省略する。
【００２５】図３には、図２のＬＤＤ層１８Ａの代わり
に、図１のＬＤＤ層１８の下にベース層１３a、１３ｂ
の間に跨ってこれらのベース層１３a、１３ｂとほぼ同
じ深さにｎ型の低抵抗中間層１８Ｂを形成した実施形態
を示す。この中間層１８Ｂのドーパント濃度はＬＤＤ層
１８よりは低いがエピタキシャル層１２よりは高く設定
される。このため、ゲート電極１６ａ直下のｐｎ接合部
の空乏層の広がりは図１、図２の例に比べて更に小さく
なり、キャリアが低抵抗中間層１８Ｂを介してＬＤＤ層
１８に流入し易くなり、更にオン抵抗の軽減効果が期待
できる。
【００２６】図４の実施形態は図２の実施形態の変形例
であり、薄いオフセット層１８の下に厚いｎ型の導流層
１８Ｃを形成したものである。この導流層１８Ｃのドー
パント濃度はＬＤＤ層１８と同程度でも良く、あるいは
若干低く設定してもよい。この場合も図２の実施形態と
同様にオン抵抗の減少が期待できる。
【００２７】以上の図１乃至図４の実施形態ではいずれ
もエピタキシャル層１２をベース層１３ａに接するよう
に形成してその間のｐｎ接合のエピタキシャル層１２側
に空乏層を形成させ、ソース、ドレイン間の耐圧能力の
向上を図っている。しかし、パワーＭＯＳＦＥＴ装置を
低電圧用に形成する場合はこのｎ−エピタキシャル層に
よる大きな空乏層を必要としない。
【００２８】図５の実施形態は低電圧用の素子の一例を
示し、図１の実施形態に対してエピタキシャル層１２を
薄く形成して、ベース層１３a、１３ｂの底面がこのエ
ピタキシャル層１２と低抵抗基板１１との境界面まで到
達するように形成した例を示す。残りの構成は図１の実
施形態と同じであり、詳細な説明は省略する。
【００２９】図５の実施形態において、オフ時にはドレ
イン電極２０とソース電極１９ａとの間には例えば電源
からの２０ボルトの逆バイアス電圧がそのまま印加され
る。この電圧はｐ型のベース層１３ａとｎ型の基板１１
およびエピタキシャル層１２との間に印加される。ここ
で、基板１１はエピタキシャル層１２より低抵抗である
から、空乏層は主としてエピタキシャル層１２側に大き
く形成される。パワーＭＯＳＦＥＴ素子のソース、ドレ
イン間のブレークダウンは通常はゲート電極の下方に沿
った素子表面で生じるが、エピタキシャル層１２のゲー
ト電極１６ａ直下の部分にも大きく空乏層が広がるため
に、このような薄いエピタキシャル層１２を用いる場合
でも極端に耐圧性能が低下することはない。
【００３０】このように、図５の例では耐圧性能が図１
乃至図４の例よりも低くなり、例えば図１乃至図４の例
では３０ボルト耐圧であるのに対し、２０ボルト耐圧と
なるが、一方、高抵抗のエピタキシャル層が薄くなる分
だけオン抵抗は更に低減されることになる。
【００３１】以下、図１に示した構成のパワーＭＯＳＦ
ＥＴ素子２１Ａを例に取って、製造プロセスを図６乃至
図９を参照して説明する。図１の他のパワーＭＯＳＦＥ
Ｔ素子２１Ｂは素子２１Ａと同時に形成されるが、説明
を簡単にするために素子２１Ａのみについて説明する。
【００３２】図６（a)において、ｎ＋シリコン基板１１
上にエピタキシャル層１２がエピタキシャル成長で形成
される。
【００３３】次いで、図６（ｂ）に示すように、エピタ
キシャル層１２上全面をレジスト膜で覆った後で露光マ
スクを用いて露光し、現像してレジストパターン２３を
形成し、エピタキシャル層１２表面のベース層１３aの
形成領域を露出させる。この状態で、図６（ｂ）に示し
たように、レジストパターン２３をマスクに用いて破線
で示したように所定の深さに所定のドーズ量でｐ型ドー
パントイオンを打ち込む。
【００３４】次いで、図６（ｃ）に示したように、打ち
込まれたイオンを加熱、拡散してｐ型ベース層１３aを
形成し、レジストパターン２３を除去した後にエピタキ
シャル層１２の全面にゲート酸化膜１７aを形成する。
【００３５】このゲート酸化膜１７a上にはさらにゲー
ト電極用のポリシリコン膜を全面に形成し、レジスト膜
形成後に露光マスクによるレジストパターニングを行
い、図６（ｄ）に示すようにゲート電極１６aの上にの
みレジストパターンを残し、選択エッチングによりゲー
ト電極１６a、ゲート絶縁膜１７aのパターンを形成す
る。これらのゲート電極１６a、ゲート絶縁膜１７aを形
成する位置は、ベース層１３aとエピタキシャル層１２
との境界部がゲート下に来るような位置である。
【００３６】次いで、図７（a)に示すように、ソース層
１４aの形成領域に開口を有するレジストパターン２４
を形成し、破線で示す位置にｎ＋イオンの注入を行う。
【００３７】その後、図７（ｂ）に示すように、レジス
トパターン２４を除去して他のレジストパターン２５を
形成し、ＬＤＤ層１８の形成予定領域にゲート電極１６
aをマスクとして用いて自己整合的に破線で示した位置
にｎ−イオンの注入を行う。更に、図７（ｃ）に示すよ
うに、レジストパターン２５を除去後にｐ＋層１５a形
成予定領域に開口を持つレジストパターン２６を形成
し、破線で示した位置にｐ＋イオンの注入を行う。
【００３８】この場合のＬＤＤ層１８用のｎ−イオンの
注入のドーズ量はパワーＭＯＳＥＴ素子２１Ａが耐圧３
０ボルト系の素子である場合には、後で図１０を参照し
て詳細に説明するが、６×１０１１/cm2以下にする必要
がある。
【００３９】一方、図１１はＬＤＤ層１８のドーズ量と
ゲート・ドレイン間に蓄えられる電荷量との関係を示す
グラフＱ、およびドーズ量とオン抵抗の値の関係を示す
グラフＲとを示している。このグラフＲからドーズ量が
２．８×１０１１/cm2以上ではオン抵抗が徐々に低下す
る傾向が分かるが、グラフＱからドーズ量が２．８×１
０１１/cm2で最も電荷量が少なく、それ以上では増加す
る傾向を示すので、両者の積の値はドーズ量が２．８×
１０１１/cm2で最小となり、ドーズ量が２．８×１０１
１/cm2程度に設定することにより、電荷量、オン抵抗と
もに良好なパワーＭＯＳＦＥＴ素子を提供できることが
分かる。
【００４０】更に、図１２にＬＤＤ層１８の長さ、即
ち、図１の実施の形態では２つのゲート電極１６a、１
６ｂの中間点から一方のゲート電極１６aまでの距離Ｌ
とオン抵抗との関係を示すグラフＲ（Ｌ）、及び距離Ｌ
と耐圧との関係を示すグラフＶとを示す。
【００４１】耐圧グラフＶを見ると、ＬＤＤ層１８の長
さＬが０．８μｍでは耐圧が３０ボルトよりやや高い値
を示すのでこの０．８μｍ以下が望ましいと言えるが、
オン抵抗のグラフＲ（Ｌ）を見ると長さＬが０．７μｍ
以下では急激にオン抵抗が増加する傾向を示すので、こ
の値以下では不適である。従って、Ｌの値としては０．
７μｍから０．８μｍの間が適当であり、耐圧を第一に
考えると０．７μｍ近辺の方が望ましいことが分かる。
【００４２】図７（ｃ）の工程の後、図８（a）に示す
ように、所定温度でのアニールを行い、注入された各イ
オンの拡散を行って、ソース層１４a、ｐ＋層１５a、Ｌ
ＤＤ層１８を形成する。
【００４３】次いで、図８（ｂ）に示すように、ＣＶＤ
法により所定厚さの層間絶縁膜２７を全面に堆積し、図
８（ｃ）に示すように、ソース電極１９aの形成予定領
域に開口を有するレジストパターン２８を形成する。そ
の後、このレジストパターン２８をマスクとして層間絶
縁膜２７を選択的にエッチングする。
【００４４】次いで、図９（a）に示すように、ソース
電極１９aをソース層１４a、ｐ＋層１5aから層間絶縁膜
２７上に導出されるように形成する。
【００４５】最後に、図９（ｂ）に示すように、ｎ＋基
板１１の下面全面にドレイン電極２０を形成して、図１
に示したパワーＭＯＳＦＥＴ装置２１Ａが完成される。
【００４６】図２乃至図５の実施形態の構成も図１の製
造プロセスと同様にして製造することができる。
【００４７】図２の実施形態では、厚いＬＤＤ層１８Ａ
を形成するために、例えばｎ−イオンの注入時に図１の
ＬＤＤ層１８の場合より深い位置にイオン打ち込みを行
うことにより、アニール時の加熱時間をあまり長くせず
に深い位置までＬＤＤ層１８Ａを形成することができ
る。
【００４８】図３の実施形態の場合には、エピタキシャ
ル層１２を形成した後でその表面にｎ型層１８Ｂを形成
し、その後、図６乃至図９のプロセスを実行することに
より容易に形成できる。
【００４９】図４の実施形態では、例えば深い導流層１
８ｃ用のイオン注入の後で浅いＬＤ層１８のイオン注入
を行い、その後、加熱アニールにより深い導流層１８Ｃ
と浅いＬＤＤ層１８の形成を行う。
【００５０】図５の実施形態では、ｎ＋基板１１の上に
薄くエピタキシャル層１２を形成し、その後は図１と同
様の製造プロセスを実行することで容易に製造できる。
【００５１】第２の実施形態 図１３は図１の実施の態様において、ゲート電極１６
a、１６ｂ下のベース層１３aの表面のチャネル領域とＬ
ＤＤ層１８との間に残っているエピタキシャル層１２の
表面部分を、ｐベース層１３a、１３ｂの先端から延び
出たｐ−の伸出層３１a、３１ｂによってほぼ覆うよう
に構成したものである。
【００５２】この伸出層３１a、３１ｂはベース層１３
a、１３ｂのＬＤＤ層１８に面する側面からＬＤＤ層１
８に向かって延び出して形成され、その下端はベース層
１３a、１３ｂより浅い位置に形成される。その他の構
成は図１の場合と同じであり、同一参照符号を付して説
明は省略する。
【００５３】このｐ−の伸出層３１a、３１ｂを設ける
ことにより、実質的にゲート電極１６a、１６ｂとｎ−
エピタキシャル層１２との対向面積が減少するので、ゲ
ート・ドレイン間容量を更に減少させることができる。
また、オフ時に形成される空乏層はゲート電極１６ａの
直下では減少するが、伸出層３１ａとエピタキシャル層
１２との間のｐｎ接合部からエピタキシャル層１２中に
広がるから、実質的にソース電極１９ａとドレイン電極
２０間のゲート電極１６ａ下における沿面距離が広がる
ことになり、この構成による耐圧性能の低下はない。
【００５４】図１４乃至図図２２は図１３に示した実施
の形態を変形したいろいろな実施形態を示す。いずれも
実施形態でも図１３と同じ部分は同一参照符号を付して
その説明は省略する。
【００５５】図１４の実施形態では、ｐ−伸出層３２
a、３２ｂによりゲート電極１６aの直下のみでなく、ベ
ース層１３a、１３ｂの下面を完全に覆っている。これ
により、さらに、ゲート、ドレイン間容量の減少ができ
る。
【００５６】図１５の実施形態では、図１３に示した伸
出層３１a、３１ｂをさらに深く伸ばしてベース層１３
a、１３ｂとほぼ同じ深さまで伸ばし、かつ水平方向の
先端はＬＤＤ層１８の側部にオーバーラップするように
形成した伸出層３３a、３３ｂを用いる。これにより、
ゲート電極１６a、１６ｂ下のエピタキシャル層１２の
表面領域は完全に伸出層３３a、３３ｂによって覆われ
るので、ゲート・ドレイン間の容量を更に減少させるこ
とができる。
【００５７】図１６の実施形態では、図１５に示した伸
出層３４a、３４ｂの下端を図１５の実施形態の場合よ
り若干浅くして形成した例である。この場合は、図１５
の実施形態よりも多少は大きくなるが、図１３の実施形
態に対しては更にゲート・ドレイン間容量を減少させた
ものとなる。
【００５８】図１７の実施形態では、図１３に示した伸
出層３１a、３１ｂの底部先端をベース層１３a、１３ｂ
と同じ深さまで到達するように伸ばした伸出層３５a、
３５ｂとした例である。図２４の製造プロセスで作成す
ると、図１７，１８のような構造となる。
【００５９】図１８の実施形態では、延出層３６a、３
６ｂがベース層１３a、１３ｂの底面を完全に覆ってい
る上に、その水平方向の先端がＬＤＤ層１８の側部にオ
ーバーラップするように形成してある。
【００６０】図１９乃至図２２はいずれも図５に示した
実施形態と同様にｎ＋基板１１上に形成されるｎ−エピ
タキシャル層１２を薄く形成し、ｐベース層１３a、１
３ｂの底部がこのエピタキシャル層１２に到達するよう
に形成した基本構造を有する、低電圧対応のパワーＭＯ
ＳＦＥＴ素子の実施形態の種々の変形例を示す。
【００６１】図１９の実施形態では、図１６の実施形態
に用いた延出層３４a、３４ｂを用いており、図２０の
実施形態では図１５の実施形態に用いた延出層３３a、
３３ｂを用いており、図２１の実施形態では図１３の実
施形態に用いた延出層３１a、３１ｂを用いており、図
２２の実施形態では図１７の実施形態に用いた延出層３
５a、３５ｂを用いている。これら図１９乃至２２の実
施形態の効果については、夫々の対応する図１６，２
０，１５の実施形態、図１３の実施形態、図１７の実施
形態より耐圧は小さくなるものの、オン抵抗の低減に加
え、これらの実施形態について説明したと同様のゲー
ト、ドレイン間容量の低減効果を有することは明らかで
ある。
【００６２】以下、図２３乃至図２７を参照して図１８
に示した実施形態のパワーＭＯＳＦＥＴ素子２１Ｃの製
造プロセスを説明する。図１８の他方のパワーＭＯＳＦ
ＥＴ素子２１Ｄは素子２１Ｃと同時に形成されるが、説
明を簡単にするために素子２１Ｃのみについて説明す
る。
【００６３】図２３（a)において、ｎ＋シリコン基板１
１上にエピタキシャル層１２がエピタキシャル成長で形
成される。
【００６４】次いで、図２３（ｂ）に示すように、エピ
タキシャル層１２上全面をレジスト膜で覆った後で露光
マスクを用いてレジストパターン４１を形成し、エピタ
キシャル層１２表面のベース層１３aの形成領域を露出
させる。この状態でレジストパターン４１をマスクに用
いてｐ型ドーパントイオンを打ち込み、破線で図示した
ようにｐ型のイオン注入部を形成する。
【００６５】次いで、図２３（ｃ）に示したように、打
ち込まれたイオンを加熱、拡散してｐ−型延出層３６a
を形成し、レジストパターン４１を除去した後に全面に
ゲート酸化膜１７aを形成する。
【００６６】このゲート酸化膜１７a上にはゲート電極
用のポリシリコン膜を全面に形成し、レジスト膜形成後
に露光マスクによるレジストパターニングを行い、図２
３（ｄ）に示すようにゲート電極１６aの上にのみレジ
ストパターンを残し、選択エッチングによりゲート電極
１６a、ゲート絶縁膜１７aをパターニング形成する。こ
れらのゲート電極１６a、ゲート絶縁膜１７aを形成する
位置は、延出層３６aとエピタキシャル層１２との境界
部がゲート電極１６aの一端に一致する位置である。
【００６７】次いで、図２４（a)に示すように、ｐベー
ス層１３a形成領域に開口を有するレジストパターン４
２を形成し、ｐ−層３６a中の破線で示した位置にｎイ
オンの注入を行う。
【００６８】その後、図２４（ｂ）に示すように、レジ
ストパターン４２を除去してアニールを行い、ｐベース
層１３aを形成する。
【００６９】次いで、図２４（ｃ）に示すようにソース
層１４a形成予定領域に開口を有するレジストパターン
４３を形成して、図中の破線で示す位置にｎ＋イオンの
注入を行う。
【００７０】更に、図２５（a)に示すように、他のレジ
ストパターン４４を形成してＬＤＤ層１８の形成予定領
域にゲート電極１６aをマスクとして用いて自己整合的
に破線で示す位置にｎ−イオンの注入を行い、さらに、
図２５（ｂ）に示すように、レジストパターン４４を除
去後にｐ＋層１５a形成予定領域に開口を持つレジスト
パターン４５を形成し、ベース層１３a中の破線で示し
た位置にｐ＋イオンの注入を行う。
【００７１】この場合のＬＤＤ層１８用のｎ−イオンの
注入のドーズ量はパワーＭＯＳＥＴ素子２１Ｃが耐圧３
０ボルト系の素子である場合には、第１の実施形態と同
様に６×１０１１/cm2以下にする必要があり、望ましく
は２．８×１０１１/cm2程度に設定することにより、ゲ
ート、ドレイン間容量、オン抵抗ともに良好なパワーＭ
ＯＳＦＥＴ装置を提供できることが分かる。
【００７２】更に、ＬＤＤ層１８の長さＬについても、
同様に０．７μｍから０．８μｍの間が適当であり、耐
圧を第一に考えると０．７μｍ近辺の方が望ましい。
【００７３】その後、図２５（ｃ）に示すように、所定
温度でのアニールを行い、注入されたイオンの拡散を行
って、ソース層１４a、ｐ＋層１５a、ＬＤＤ層１８を形
成する。
【００７４】次いで、図２６（a）に示すように、ＣＶ
Ｄ法により所定厚さの層間絶縁膜４６を全面に堆積し、
図２６（ｂ）に示すように、ソース電極１９aの形成予
定領域に開口を有するレジストパターン４７を形成す
る。その後、このレジストパターン４７をマスクとして
層間絶縁膜４６をエッチングし、図２６（ｃ）に示すソ
ース電極１９aをソース層１４aから層間絶縁膜４６上に
導出されるように形成する。
【００７５】最後に、図２７に示すように、ｎ＋基板１
１の下面にドレイン電極２０を形成して図１８に示した
パワーＭＯＳＦＥＴ装置２１Ｃが完成される。
【００７６】図２３乃至図２７に示した製造プロセスで
は、図２３（ｃ）に示したゲート酸化膜１７aの形成後
に、図２４（a）に示したように、ｐベース層１３aを形
成するためのイオン打ち込みはゲート電極１６aをマス
クとして用いて自己整合的に行っている。このｐベース
層用のイオン打ち込みはゲート酸化膜形成前に行っても
良い。
【００７７】図２８、図２９はこの製造プロセスを説明
するもので、まず、図２８（a)において、ｎ＋シリコン
基板１１上にエピタキシャル層１２がエピタキシャル成
長で形成される。
【００７８】次いで、図２８（ｂ）に示すように、エピ
タキシャル層１２上全面をレジスト膜で覆った後で露光
マスクを用いてレジストパターン５１を形成し、エピタ
キシャル層１２表面の中間層３６aの形成領域を露出さ
せる。この状態でレジストパターン５１をマスクに用い
て破線で示す位置に延出層３６a用のｐ−型ドーパント
イオンを打ち込む。
【００７９】次いで、図２８（ｃ)に示すように、ｐベ
ース層１３a形成領域に開口を有するレジストパターン
５２を形成し、すでに打ち込まれているｐ−延出層３６
a用のｐ−イオンより浅い領域にｐイオンの注入を行
う。
【００８０】その後、図２８（ｄ）に示すように、レジ
ストパターン５２を除去して全面にゲート酸化膜１７a
を形成するとともにアニールを行い、ｐベース層１３a
およびその下側にｐ−延出層３６aを形成する。
【００８１】更に、このゲート酸化膜１７a上にはゲー
ト電極用のポリシリコン膜を全面に形成し、レジスト膜
形成後に露光マスクによるレジストパターニングを行
い、図２９に示すようにゲート電極１６aの上にのみレ
ジストパターンを残し、選択エッチングによりゲート電
極１６a、ゲート絶縁膜１７aを形成する。これらのゲー
ト電極１６a、ゲート絶縁膜１７aを形成する位置は、中
間層３６aとエピタキシャル層１２との境界部がゲート
の一端に一致する位置である。
【００８２】図２９に示す製造工程は図２４（ｂ）の製
造工程に相当するもので、以下の工程は図２４（ｃ）乃
至図２７の製造プロセスと同じである。
【００８３】以上説明した第１、第２の実施形態はいず
れも縦形パワーＭＯＳＦＥＴ装置にこの発明を適用した
例であるが、この発明は横形素子構造を有するパワーＭ
ＯＳＦＥＴ装置にも適用可能である。
【００８４】第３の実施形態 図３０において、ｎ＋基板６１の上にはｎ−エピタキシ
ャル層６２が形成され、この上には更にｐ型の延出層６
３a、６３ｂが積層されている。
【００８５】この延出層６３a、６３ｂの表面領域には
互いに所定距離を置いて一対のｐ型のベース層６４ａ、
６４ｂが形成される。
【００８６】このｐベース層６４a、６４ｂ内の、延出
層６３a、６３ｂとの境界から所定距離離れた表面領域
にはｎ＋ソース層６５a、６５ｂがｐ＋層６６a、６６ｂ
と隣接するように形成される。ベース層６４a、６４ｂ
の表面とｐ型の延出層６３a、６３ｂの表面とを覆うよ
うにゲート電極６７a、６７ｂがゲート絶縁膜６８a、６
８ｂを介して形成される。
【００８７】ゲート電極６７a、６７ｂに挟まれた延出
層６３a、６３ｂの表面にはｎ型のＬＤＤ層６９a、６９
ｂがｎ＋シンカー層７１を挟んで形成される。このシン
カー層７１はｐ型の延出層６３a、６３ｂの表面からｎ
＋基板６１の表面に所定面積で接触するように深く形成
される。この場合、シンカー層７１の水平方向の拡散に
よるドーパントのプロファイルを制御することにより、
ＬＤＤ層６９a、６９ｂの長さを正確に制御できる。
【００８８】さらに、ｐ＋層６６a、６６ｂの表面には、
ソース層６５a、６５ｂの表面に一部が掛かるようにし
てソース電極７０a、７０ｂが形成される。ｎ＋基板６
１の下面の全面にはドレイン電極７２が形成される。
【００８９】このようにして、１対の横型のＭＯＳＦＥ
Ｔ素子７４Ａ、７４Ｂが形成される。実際には、図１の
実施形態と同様に、所望の電流容量を得るために、図示
したものと同じ構成のＭＯＳＦＥＴ素子対が紙面に垂直
な方向にｐ層６３a、６３ｂの表面上に多数並列に設け
られており、図示しない接続部によりこれらのＭＯＳＦ
ＥＴ素子がすべて並列接続されることにより、大容量の
パワーＭＯＳＦＥＴ装置が形成される。
【００９０】この構成により、オン時に、例えば一方の
素子７５Ａにおいてソース電極７０aとドレイン電極７
２との間に３０ボルトの電源から負荷を介して例えば５
ボルトの電圧を印加し、ゲート電極６７aにオン制御電
圧を印加する。これによりゲート電極６７a下のベース
層６４aの表面のチャネル領域に反転層が形成され、ソ
ース層６５aから注入されたキャリアである電子が、こ
の反転層を通って延出層６３aの表面領域からＬＤＤ層
６９aを介してシンカー層７１に至り、このシンカー層
７１を通ってｎ＋基板６１からドレイン電極７２に到達
する。この結果、電流がドレイン電極７２からソース電
極７０aに向かって流れる。
【００９１】従来の図８０に示す構造では２０ボルトの
耐圧しか得られなかったが、図３０の構成ではｐ型の延
出層６３aを設けたことにより３０ボルトの耐圧が得ら
れた。ただし、図３０のシンカー層７１はｎ＋型のドー
パントの拡散により形成されるので、その水平方向の寸
法が従来と同様にその表面から基板６１の表面に至る距
離と同程度となっているために横方向の寸法は縮小され
ないが、耐圧が飛躍的に向上している。
【００９２】図３１の実施形態は、図３０の延出層６３
a、６３ｂの先端がシンカー層７１に接して形成されて
いるのに対し、延出層７５a、７５ｂの先端がシンカー
層７１まで伸びず、所定距離を置いてＬＤＤ層６９a、
６９ｂの下面に接して形成されている。
【００９３】この図３１の実施形態ではｐ型の延出層７
５a、７５ｂの先端がシンカー層７１に到達していない
ので、図３０の実施形態に比べて耐圧性能が向上し、ゲ
ート、ドレイン間容量の増加はない。
【００９４】図３２の実施形態では、ｎ＋基板６１の上
にｐ型のエピタキシャル層７６を直接形成し、このｐエ
ピタキシャル層７６の中央にシンカー層７１を形成する
とともに、その表面領域に互いに所定距離を置いて一対
のｐ型のベース層６４ａ、６４ｂが形成される。
【００９５】このｐベース層６４a、６４ｂ内の、エピ
タキシャル層７６との境界から所定距離離れた表面領域
にはｎ＋ソース層６５a、６５ｂがｐ＋層６６a、６６ｂ
と隣接するように形成される。ベース層６４a、６４ｂ
の表面とｐ層７６の表面とを覆うようにゲート電極６７
a、６７ｂがゲート絶縁膜６８a、６８ｂを介して形成さ
れる。
【００９６】ゲート電極６７a、６７ｂに挟まれたｐ層
７６の表面にはｎ型のＬＤＤ層６９a、６９ｂがｎ＋の
シンカー層７１を挟んで形成される。このシンカー層７
１はｐ層７６の表面からｎ＋基板６１の表面に所定面積
で接触するように深く形成される。この場合、シンカー
層７１の水平方向の拡散によるドーパントのプロファイ
ルを制御することにより、ＬＤＤ層６９a、６９ｂの長
さを正確に制御できる。
【００９７】さらに、ｐ＋層６６a、６６ｂの表面には、
ソース層６５a、６５ｂの表面に一部が掛かるようにし
てソース電極７０a、７０ｂが形成される。ｎ＋基板６
１の下面の全面にはドレイン電極７２が形成される。
【００９８】この図３２の構成では、図３０，３１の実
施形態に用いているｎ−のエピタキシャル層６２を用い
ず、ｎ＋の低抵抗基板６１上に直接にｐ層７６を形成し
て喪高耐圧を実現し、ゲート、ドレイン間容量は減少さ
れる。
【００９９】図３３の実施形態は、図３０の実施の形態
においてｎ型のＬＤＤ層６９a、６９ｂとシンカー層７
１との間に導通補助層７７a、７７ｂをＬＤＤ層６９a、
６９ｂよりもやや深く形成した例である。他の構成はす
べて図３０の実施の形態と同じである。
【０１００】このようにＬＤＤ層とシンカー層７１との
間にＬＤＤ層より厚い導通補助層を形成することにより
ＬＤＤ層からシンカー層に至るキャリア通路をより太く
できるので、オン抵抗の減少効果が得られる。
【０１０１】図３４の実施形態では、シンカー層７１Ａ
の幅を狭く形成するとともに、図３３の導通補助層７７
a、７７ｂの代わりにｎ＋の導通補助層７８a、７８ｂを
ＬＤＤ層６９a、６９ｂとシンカー層７１Ａとの間に形
成する。
【０１０２】この図３４の実施形態の構成ではシンカー
層７１Ａの幅が狭い分、一対のパワーＭＯＳＦＥＴ素子
７４Ａ、７４Ｂの間のピッチを小さくできるとともに、
オン抵抗はｎ＋の導通補助層７８a、７８ｂを用いてい
るので、図３３の実施形態と比べてより小さくできる。
【０１０３】図３５の実施形態では、図３３の例におけ
るｐ型の延出層６３a、６３ｂを薄く、即ち、ｎ−エピ
タキシャル層６２を厚く形成し、ベース層６４a、６４
ｂの底面より浅い位置に延出層６３a、６３ｂの底面が
来るように形成される。
【０１０４】これにより、ｎ−エピタキシャル層６２に
おける空乏層の広がりが大きくなるので、耐圧性能が増
加することになる。
【０１０５】図３６の実施形態は図３５の実施形態を更
に変形させたもので、ＬＤＤ層６９a、６９ｂのみによ
りゲート電極６７a、６７ｂとシンカー層７１との間を
接続している。この例では従来の図８０の装置と比べ、
耐圧性能が良く、ソース、ドレイン間容量も小さく、オ
ン抵抗も小さいパワーＭＯＳＦＥＴ装置が提供できる。
【０１０６】図３７の実施形態は、図３５の延出層６３
a、６３ｂの代わりに先端がシンカー層７１まで伸びず
にＬＤＤ層６９a、６９ｂの下面の途中に終端させた形
状を有する延出層７９a、７９ｂを用いる。この例では
ｎ−エピタキシャル層６２の一部が延出層６３aとシン
カー層７１との間に介在するので、図３６の例に対して
さらに耐圧性能が向上できる。
【０１０７】また、図３８の実施形態では、図３２の実
施形態と同様にｐ型のエピタキシャル層７６を形成した
もので、シンカー層７１Ａは図３４の例と同じように幅
が狭く形成され、ＬＤＤ層６９a、６９ｂとシンカー層
７１Ａとの間にｎ＋の導通補助層７８a、７８ｂが形成
されている。この構成により、素子７４Ｃ，７４Ｄ間の
ピッチが小さくなると共に、導通補助層７８a、７８ｂ
によりオン抵抗の低減効果も得られる。
【０１０８】図３９の実施形態では、幅が狭いシンカー
層７１Ａとｎ＋の導通補助層７８a、７８ｂとを組み合
わせた場合を示し、図４０の実施形態では、ｐ型の延出
層６３a、６３ｂの代わりに図３７に示したと同じよう
にシンカー層７１Ａまで伸びない延出層７９a、７９ｂ
を用いて図３９の例より耐圧性能を向上するように構成
されている。
【０１０９】また、図４１の実施形態では、図４０にお
けるｐ型の延出層７９a、７９ｂを更に深く形成してベ
ース層６４a、６４ｂを完全に覆うように形成したｐ型
の延出層８０a、８０ｂを形成してある。
【０１１０】以下に説明する図４２乃至図４７の実施形
態は、耐圧２０ボルト以下の低耐圧のパワーＭＯＳＦＥ
Ｔ素子の種々の例を示す。
【０１１１】図４２の実施形態は、ｎ＋基板６１の下面
にドレイン電極７２を形成し、上面にｐ型のエピタキシ
ャル層８１a、８１ｂを形成し、中央にシンカー層７１
Ｂが基板６１に底部が接するように形成される。さら
に、シンカー層７１Ｂの両側にはＬＤＤ層６９ａ、６９
ｂが所定の長さでエピタキシャル層８１ａ、８１ｂの表
面領域に形成される。
【０１１２】エピタキシャル層８１a、８１ｂには基板
６１に接するようにしてベース層６４a、６４ｂが形成
され、このベース層６４a、６４ｂの表面領域には互い
に接するようにしてソース領域６５a、６５ｂとｐ＋領
域６６a、６６ｂが形成される。
【０１１３】ソース領域６５a、６５ｂとｐ＋領域６６
a、６６ｂとに跨ってそれぞれソース電極７０a、７０ｂ
が表面に形成され、ソース層６５ａ、６５ｂとＬＤＤ層
６９ａ、６９ｂの間にはベース層６４ａ、６４ｂとエピ
タキシャル層８１ａ、８１ｂ上に跨ってゲート絶縁膜６
９ａ、６９ｂおよびゲート電極６７ａ、６７ｂが形成さ
れる。
【０１１４】図４２の構成において、オン時には、キャ
リアは、例えばソース層６５aからベース層６４ａの表
面領域に形成された反転層、エピタキシャル層８１ａの
表面領域、ＬＤＤ層６９a、シンカー層７１Ｂ、基板６
１を通ってドレイン電極７２に至る。
【０１１５】オン抵抗は、シンカー層７１Ｂがｎ＋基板
６１と接する構造となっているので小さく、ゲート、ド
レイン間容量も小さい。
【０１１６】図４３の実施形態は図４２のエピタキシャ
ル層８１ａ、８１ｂの基板６１と接する下側の部分にｎ
−層８２ａ、８２ｂを形成したもので、他の構成は図４
２と同様である。
【０１１７】図４４の実施形態では図４３のｐ−層８１
ａ、８1ｂのｐ−層をＬＤＤ層６９ａ、６９ｂの下面の
一部で覆うようにしている。このような構成により低耐
圧素子における耐圧性能の向上が実現できる。
【０１１８】図４５の実施形態は図４２の実施形態にお
いてＬＤＤ層６９ａ、６９ｂとシンカー層７１Ｃとの間
にｎ＋の導通補助層７８ａ、７８ｂを形成し、シンカー
層７１Ｃの幅をその分だけ狭く形成してある。これによ
り、図４４の実施形態と同様の効果が得られる。
【０１１９】図４６の実施形態は図４３の実施形態を変
形したもので、シンカー層７１Ｃを用いるとともに、Ｌ
ＤＤ層６９ａ、６９ｂとシンカー層７１Ｃとの間にｎ＋
の導通補助層７８ａ、７８ｂが設けられている。このｎ
＋層７８ａ，７８ｂはマスクにより精度良く形成できる
ので、層６９ａ、６９ｂのＬＤＤ長の精度がよくなる。
【０１２０】図４７の実施形態は図４４の実施形態を変
形したもので、図４６の実施形態におけると同様に、シ
ンカー層７１Ｃを用いるとともに、ＬＤＤ層６９ａ、６
９ｂとシンカー層７１Ｃとの間にｎ＋の導通補助層７８
ａ、７８ｂが設けられている。このｎ＋層７８ａ、７８
ｂはマスクにより精度良く形成できる。
【０１２１】図４８の実施形態は図４２と殆ど同じ構成
となっているが、違いはＬＤＤ層６９ａ、６９ｂがｎ型
からｎ＋型に変更されたことである。このＬＤＤ層６９
ａ、６９ｂはゲート電極６７ａ、６７ｂをマスクとして
用いて自己整合的にｎ＋型ドーパントを注入して形成さ
れ、オン抵抗の極めて低いパワーＭＯＳＦＥＴ素子を形
成できる。
【０１２２】以下、図４９乃至図５４を参照して図３０
に示した実施形態のパワーＭＯＳＦＥＴ素子７４Ａの製
造工程を説明する。
【０１２３】図４９（a)において、ｎ＋シリコン基板６
１上にエピタキシャル層６２がエピタキシャル成長で形
成される。
【０１２４】次いで、図４９（ｂ）に示すように、エピ
タキシャル層６２上全面をレジスト膜で覆った後で露光
マスクを用いてレジストパターン４１Ａを形成し、エピ
タキシャル層６２のシンカー層７１の形成予定領域に開
口を形成する。この状態でｎ＋イオンを破線で示した位
置に打ち込む。
【０１２５】次いで、図４９（ｃ）に示すようにアニー
ルを行ってｎ＋のシンカー層７１を拡散により形成す
る。
【０１２６】更に、図５０（a）に示すように、ｐ型の
延出層６３aの形成予定領域に開口を有するレジストパ
ターン４１Ｂを形成した状態で破線で示す位置にｐ型イ
オンの打ち込みを行う。
【０１２７】ついで、レジストパターン４１Ｂを除去し
た後に、図５０（ｂ）に示すように全面にゲート酸化膜
６８を形成し、更にゲート電極６７a形成のための電極
層(図示せず）を堆積する。このときのゲート酸化膜６
８の形成のための加熱により、予め打ち込まれたｐ型イ
オンが拡散され、ｐ−の延び出し層６３aが同時に形成
される。
【０１２８】さらに、図示しないレジストパターンを形
成してゲート電極層及びゲート絶縁膜６８の選択的エッ
チングを行い、図５０（ｃ）に示すようにゲート電極６
７a、ゲート絶縁膜６８aを形成する。
【０１２９】次いで、図５１（a）に示すように、レジ
ストパターン４１Ｃを形成して、ｐ−の延出層６３a表
面のベース層６４aの形成領域を露出させる。この状態
でレジストパターン４２Ａをマスクに用いてｐ型ドーパ
ントイオンを打ち込み、破線で図示したようにｐ型のイ
オン注入部を形成する。
【０１３０】次いで、図５１（ｂ）に示したように、打
ち込まれたイオンを加熱、拡散してベース層６４aを形
成する。
【０１３１】次いで、図５１（ｃ）に示すようにソース
層６５a形成予定領域に開口を有するレジストパターン
４３Ａを形成して、図中の破線で示す位置にｎ＋イオン
の注入を行う。
【０１３２】更に、図５２（a)に示すように、他のレジ
ストパターン４４Ａを形成してＬＤＤ層６９aの形成予
定領域にゲート電極６７aをマスクとして用いて自己整
合的に破線で示す位置にｎ−イオンの注入を行い、さら
に、図５２（ｂ）に示すように、レジストパターン４４
Ａを除去後にｐ＋層６６a形成予定領域に開口を持つレ
ジストパターン４５Ａを形成し、ベース層６４a中の破
線で示した位置にｐ＋イオンの注入を行う。
【０１３３】その後、図５２（ｃ）に示すように、所定
温度でのアニールを行い、注入されたイオンの拡散を行
って、ソース層６５a、ｐ＋層６６a、ＬＤＤ層６９aを
形成する。
【０１３４】次いで、図５３（a）に示すように、ＣＶ
Ｄ法により所定厚さの層間絶縁膜４６を全面に堆積し、
図５３（ｂ）に示すように、ソース電極７０aの形成予
定領域に開口を有するレジストパターン４７Ａを形成す
る。その後、このレジストパターン４７Ａをマスクとし
て層間絶縁膜４６をエッチングし、図５３（ｃ）に示す
ソース電極７０aをソース層６５aから層間絶縁膜４６上
に導出されるように形成する。
【０１３５】最後に、図５４に示すように、ｎ＋基板６
１の下面にドレイン電極７２を形成して図３０に示した
パワーＭＯＳＦＥＴ素子７４Ａが完成される。
【０１３６】第４の実施形態 以下、図５５乃至図５９を参照してこの発明を横型素子
に適用した更に他の複数の実施形態を詳細に説明する。
【０１３７】図５５の実施形態は図３２の実施形態と略
同じであるが、異なるところは図３２におけるシンカー
層７１が拡散で形成された幅広い形状を有しているのに
対し、幅の狭い柱状のシンカー層８５aを形成している
ことである。従って、図３２と同じ部分は同じ参照符号
を付してそれらの部分の説明は省略する。
【０１３８】図５５において、ｎ−のエピタキシャル層
７６の中央部にその表面からｎ＋基板６１の表面に至る
トレンチ溝が形成され、このトレンチ溝の側面および内
部に一対のシンカー層であるｎ＋層８５ａ、８５ｂが絶
縁層８６を間に挟んで形成される。ｎ＋層８５ａ、８５
ｂの上部側面はＬＤＤ層６９ａ、６９ｂに夫々接続さ
れ、底面はｎ＋基板６１に夫々接続される。
【０１３９】この構成により、オン時には、キャリヤは
例えばソース層６５ａからベース層６４ａの表面領域に
形成されたチャネル領域に形成された反転層を通って流
れ、ＬＤＤ層６９ａからシンカー層８５ａを通ってドレ
イン電極７２に至る。この場合、シンカー層８５ａ、８
５ｂは絶縁層８６を含んだ状態でも、例えば図３２の３
０ボルト耐圧の実施形態の拡散によるシンカー層７１を
持つパワーＭＯＳＦＥＴ素子と比べて素子ピッチ、即ち
ゲート電極６７ａ、６７ｂ間の距離を６μｍから４μｍ
に大幅に減少できた。
【０１４０】また、ゲート、ドレイン間容量を減らすた
めに、図５６に示すようにｎ型のＬＤＤ層６９ａ、６９
ｂの下にｐ型の延出層６３ａ、６３ｂを浅く形成するよ
うにしてもよい。更にゲート、ドレイン間容量を減らす
ために図５７に示すようにｐ型の延出層６３ａ、６３ｂ
を厚く形成してベース層６４ａ、６４ｂを完全にその中
に覆ってしまってもよい。
【０１４１】さらに、図５８に示すように、図４１の実
施形態と同様に、ｐ型延出層８０ａ、８０ｂの先端をＬ
ＤＤ層６９ａ、６９ｂの中間に終端させ、ＬＤＤ層６９
ａ、６９ｂとシンカー層８５ａ、８５ｂとの間にはｎ＋
の導通補助層７８ａ、７８ｂを形成してもよい。この場
合は、図５７の実施形態に比べて耐圧性能がより増加す
る。
【０１４２】図５９の実施形態は、図４０に示した実施
形態におけるシンカー層７１Ａをｎ＋シンカー層８５
ａ、８５ｂに替えたもので、素子ピッチを小さくできる
と共に、図４０の実施形態と同様に耐圧性能向上の効果
もある。
【０１４３】以下、図６０乃至図６５を参照して図５８
に示した実施形態のパワーＭＯＳＦＥＴ素子の製造プロ
セスを説明する。但し、以下の説明では複雑になるのを
避けるためにｎ＋の導通補助層７８ａ、７８ｂを持た
ず、ＬＤＤ層６９ａ、６９ｂがｎ＋シンカー層８５ａ、
８５ｂに直接に接続された形状として説明し、且つ、一
対のパワー素子のうち、図中の左側の素子のみについて
説明するが、実際の製造時には２つの素子が同時に形成
されることは勿論である。
【０１４４】まず、図６０（ａ）に示すように、ｎ＋基
板６１の上にｎ−エピタキシャル層７６を所定厚さに形
成する。
【０１４５】次いで、図６０（ｂ）に示すように、全面
にレジスト膜を形成した後、シンカー層形成予定領域の
エピタキシャル層７６の表面が露出する開口９０を有す
るレジストパターン９１を形成し、このレジストパター
ン９１をマスクとして用いてエピタキシャル層７６をエ
ッチングし、トレンチ溝９２を形成する。
【０１４６】次いで、図６０（ｃ）に示すように、ｎ＋
ドーパントのイオン打ち込みを基板表面に対して傾斜し
た方向から行い、トレンチ溝９２の側面に図６０（ｄ）
に示すように一対のｎ＋イオン注入層８５ａ、８５ｂが
形成される。
【０１４７】この状態で図６０（ｅ）に示すように、ト
レンチ溝９２を含む全面に絶縁酸化膜８６を堆積し、こ
の酸化膜８６のエッチバックを行うことにより図６１
（ａ）に示したようにトレンチ溝９２の内部に酸化膜８
６およびシンカー層８５ａ、８５ｂが形成される。
【０１４８】次いで、図６１（ｂ）に示すように、エピ
タキシャル層７６上全面をレジスト膜で覆った後で露光
マスクを用いてレジストパターン９３を形成し、エピタ
キシャル層７６表面のｐ−延出層８０ａの形成領域を露
出させる。
【０１４９】この状態で、レジストパターン９３をマス
クに用いて破線で示す位置にｐ型ドーパントイオンを打
ち込み、加熱、拡散して図６１（ｃ）に示すようにｐ層
８０aを形成する。レジストパターン９３を除去した後
に、図６１（ｃ）に示すように全面にゲート酸化膜６８
aを形成する。
【０１５０】このゲート酸化膜６８a上にはゲート電極
用のポリシリコン膜を全面に形成し、レジスト膜形成後
に露光マスクによるレジストパターニングを行い、図６
１（ｄ）に示すようにゲート電極６７aの上にのみレジ
ストパターンを残し、選択エッチングによりゲート電極
６７a、ゲート絶縁膜６８aを形成する。これらのゲート
電極６７a、ゲート絶縁膜６８aを形成する位置は、ｐ層
８０aとエピタキシャル層７６との境界部からｐ型の延
出層８０ａ側にゲート電極６７ａが来るような位置であ
る。
【０１５１】次いで、図６２（a)に示すように、ベース
層６４aの形成領域に開口を有するレジストパターン９
４を形成し、破線で示す位置にｐイオンの注入を行う。
【０１５２】その後、図６２（ｂ）に示すように、レジ
ストパターン９４を除去してアニールを行うことにより
ベース層６４ａが形成される。
【０１５３】次いで、図６２（ｃ）に示すように、ベー
ス層６４ａ表面のソース層形成予定領域に開口を有する
レジストパターン９５を形成し、破線で示す位置にｎ＋
イオンの注入を行った。その後、図６３（ａ）に示すよ
うにエピタキシャル層７６表面のＬＤＤ層６９ａの形成
予定領域に開口を有するレジストパターン９６を形成
し、ゲート電極６７aをマスクとして用いて自己整合的
に破線で示す位置にｎイオンの注入を行ってから、図６
３（ｂ）に示すようにベース層６４ａ表面のｐ＋層６６
ａの形成予定領域に開口を有するレジストパターン９７
を形成し、図示の破線で示す位置にｐ＋イオンの注入を
行う。
【０１５４】その後、図６３（ｃ）に示すように、所定
温度でのアニールを行い、注入されたイオンの拡散を行
って、ソース層６５a、ｐ＋層６６a、ＬＤＤ層６９ａを
形成する。
【０１５５】次いで、図６４（ａ）に示すように、ＣＶ
Ｄ法により所定厚さの層間絶縁膜９８を全面に堆積し、
図６４（ｂ）に示すように、ソース電極７０aの形成予
定領域に開口を有するレジストパターン９９を形成す
る。その後、このレジストパターン９９をマスクとして
層間絶縁膜９８をエッチングし、図６４（ｃ）に示すよ
うにソース電極７０aをソース層６６aから層間絶縁膜９
８上に導出されるように形成する。
【０１５６】最後に、図６５に示すように、ｎ＋基板６
１の下面の全面にドレイン電極７２を形成して図５８に
示したと同様な構成を有するパワーＭＯＳＦＥＴ素子が
完成される。
【０１５７】第５の実施形態 図６６乃至図７１はこの発明のさらに他の実施態様を種
々示すもので、これらの実施形態は図５５乃至図５９に
示した実施形態の変形例でもある。
【０１５８】図６６において、ｎ−層７６の中央部にそ
の表面からｎ＋基板６１の表面に至るトレンチ溝が形成
され、このトレンチ溝の内部にシンカー層であるｎ＋ポ
リシリコン層８５Ａが形成される。ｎ＋ポリシリコン層
８５Ａの上部側面はＬＤＤ層６９ａ、６９ｂに夫々接続
され、底面はｎ＋基板６１に夫々接続される。
【０１５９】この構成により、オン時のキャリヤは例え
ばソース層６５ａからベース層６４ａの表面領域に形成
されたチャネル領域に形成された反転層を通って流れ、
ＬＤＤ層６９ａからシンカー層８５Ａを通ってドレイン
電極７２に至る。この場合、シンカー層８５Ａは、例え
ば図３２の３０ボルト耐圧の実施形態の拡散によるシン
カー層７１を持つパワーＭＯＳＦＥＴ素子と比べて素子
ピッチ、即ちゲート電極６７ａ、６７ｂ間の距離を６μ
ｍから４μｍに大幅に減少できた。
【０１６０】また、ゲート、ドレイン間容量を減少する
ために、図６７に示すようにｎ型のＬＤＤ層６９ａ、６
９ｂの下にｐ型の延出層６３ａ、６３ｂを浅く形成する
ようにしてもよい。更にゲート、ドレイン間容量の減少
のために図６８に示すようにｐ型延出層６３ａ、６３ｂ
を厚く形成してベース層６４ａ、６４ｂを完全にその中
に覆ってしまってもよい。
【０１６１】図６９の実施形態は、図３７に示した実施
形態におけるシンカー層７１をｎ＋ポリシリコン層８５
Ａに替えたもので、素子ピッチを小さくできると共に、
図３７の実施形態と同様に耐圧増加の効果もある。
【０１６２】さらに、図７０に示すように、図５８の実
施形態と同様に、ｐ型延出層８０ａ、８０ｂの先端をＬ
ＤＤ層６９ａ、６９ｂの中間に終端させるようにしても
よい。この場合は更に耐圧増加の効果がある。
【０１６３】図７１の実施形態では、図６９の実施形態
におけるＬＤＤ層６９ａ、６９ｂとシンカー層８５Ａと
の間にさらにｎ＋の導通補助層７８ａ、７８ｂを形成し
た場合を示す。この場合は、図６９の実施形態に比べて
オン抵抗がより減少する効果を有する。
【０１６４】以下、図７２乃至図７７を参照して図７０
に示した実施形態のパワーＭＯＳＦＥＴ素子の製造プロ
セスを説明する。但し、以下の説明では複雑になるのを
避けるために一対のパワー素子のうち、図中の左側の素
子のみについて説明するが、実際の製造時には２つの素
子が同時に形成されることは勿論である。
【０１６５】まず、図７２（ａ）に示すように、ｎ＋基
板６１の上にｎ−エピタキシャル層７６を所定厚さに形
成する。
【０１６６】次いで、図７２（ｂ）に示すように、全面
にレジスト膜を形成した後、シンカー層形成予定領域の
エピタキシャル層７６の表面が露出する開口９０を有す
るレジストパターン９１を形成し、このレジストパター
ン９１をマスクとして用いてエピタキシャル層７６をエ
ッチングし、トレンチ溝９２を形成する。
【０１６７】次いで、図７２（ｃ）に示すように、ｎ＋
ドーパントを有するポリシリコン膜８５Ａをトレンチ溝
９２の内部およびレジストパターン９１上に堆積させ
る。
【０１６８】この状態で堆積されたポリシリコン膜８５
Ａをエッチバックし、図７２（ｄ）に示すようにトレン
チ溝９２内にのみポリシリコンシンカー層８５Ａを残
す。
【０１６９】次いで、図７３（ａ）に示すように、エピ
タキシャル層７６上全面をレジスト膜で覆った後で露光
マスクを用いてレジストパターン９３を形成し、エピタ
キシャル層７６表面のｐ型延出層８０ａの形成領域を露
出させる。
【０１７０】この状態で、レジストパターン９３をマス
クに用いて図示の破線で示した位置にｐ型ドーパントイ
オンを打ち込み、加熱、拡散して図７３（ｂ）に示すｐ
型の延出層８０aを形成し、レジストパターン９３を除
去した後に全面にゲート酸化膜６８aを形成する。
【０１７１】このゲート酸化膜６８a上にはゲート電極
用のポリシリコン膜を全面に形成し、レジスト膜形成後
に露光マスクによるレジストパターニングを行い、図７
３（ｃ）に示すように、ゲート電極６７aの上にのみレ
ジストパターンを残し、選択エッチングによりゲート電
極６７a、ゲート絶縁膜６８aを形成する。これらのゲー
ト電極６７a、ゲート絶縁膜６８aを形成する位置は、ｐ
型延出層８０aとエピタキシャル層７６との境界部から
ｐ型の延出層８０ａ側にゲート電極６７ａが来るような
位置である。
【０１７２】次いで、図７４（a)に示すように、ベース
層６４aの形成領域に開口を有するレジストパターン９
４を形成し、破線で示す位置にｐイオンの注入を行う。
【０１７３】その後、図７４（ｂ）に示すように、レジ
ストパターン９４を除去してアニールを行うことにより
ベース層６４ａが形成される。
【０１７４】次いで、図７４（ｃ）に示すように、ベー
ス層６４ａ表面のソース層形成予定領域に開口を有する
レジストパターン９５を形成し、破線の位置にｎ＋イオ
ンの注入を行った。その後、図７５（ａ）に示すように
エピタキシャル層７６表面のＬＤＤ層６９ａの形成予定
領域に開口を有するレジストパターン９６を形成し、ゲ
ート電極６７aをマスクとして用いて自己整合的に破線
位置にｎイオンの注入を行ってから、図７５（ｂ）に示
すようにベース層６４ａ表面のｐ＋層６６ａの形成予定
領域に開口を有するレジストパターン９７を形成し、破
線位置にｐ＋イオンの注入を行う。
【０１７５】その後、図７５（ｃ）に示すように、所定
温度でのアニールを行い、注入されたイオンの拡散を行
って、ソース層６５a、ｐ＋層６６a、ＬＤＤ層６９ａを
形成する。
【０１７６】次いで、図７６（ａ）に示すように、ＣＶ
Ｄ法により所定厚さの層間絶縁膜９８を全面に堆積し、
図７６（ｂ）に示すように、ソース電極７０aの形成予
定領域に開口を有するレジストパターン９９を形成す
る。その後、このレジストパターン９９をマスクとして
層間絶縁膜９８をエッチングし、図７６（ｃ）に示すよ
うにソース電極７０aをソース層６６aから層間絶縁膜９
８上に導出されるように形成する。
【０１７７】最後に、図７７に示すように、ｎ＋基板６
１の下面の全面にドレイン電極７２を形成して図７０に
示したと同様な構成を有するパワーＭＯＳＦＥＴ素子が
完成される。
【０１７８】第６の実施形態 図７８は図７１の実施形態におけるポリシリコン層８５
Ａの代わりに金属層８５Ｂをトレンチ溝に埋め込んでシ
ンカー層とした実施形態である。その他の部分は図７１
の実施形態と同じであり、詳細な説明は省略する。但
し、図７８の実施形態では、金属層８５Ｂの下端はｎ＋
基板６１中に一部埋め込まれた状態で基板６１と接続さ
れているが、金属層８５Ｂの下端はｎ＋基板６１上に接
した状態で形成してもよい。この金属層８５Ｂの材質は
例えばタングステンを用い、通常のコンタクトプラグ作
成と同様に堆積によりトレンチ溝中に埋め込むことがで
きる。この実施形態の場合も３０ボルト系のパワー素子
を形成したところ、素子ピッチが従来の拡散によるシン
カー層を用いる場合に比べ、６μｍから４μｍに減少で
きた。
【０１７９】
【発明の効果】以上詳述したようにこの発明によれば、
ゲート・ドレイン間容量が小さく、オン抵抗も小さく、
高耐圧のパワーＭＯＳＦＥＴ装置を提供することが出来
る。
【図面の簡単な説明】
【図１】この発明の一実施形態の構成を示す断面図。
【図２】この発明の他の実施形態の構成を示す断面図。
【図３】この発明の更に他の実施形態の構成を示す断面
図。
【図４】この発明の更に他の実施形態の構成を示す断面
図。
【図５】この発明の更に他の実施形態の構成を示す断面
図。
【図６】この発明の実施形態の製造プロセスを示す工程
図。
【図７】この発明の実施形態の製造プロセスを示す工程
図。
【図８】この発明の実施形態の製造プロセスを示す工程
図。
【図９】この発明の実施形態の製造プロセスを示す工程
図。
【図１０】この発明の実施形態の耐圧とＬＤＤ層のドー
ズ量との関係を示すグラフ。
【図１１】この発明の実施形態のオン抵抗とゲート・ド
レイン間容量とＬＤＤ層のドーズ量との関係を示すグラ
フ。
【図１２】この発明の実施形態のオン抵抗とＬＤＤ層長
さと耐圧との関係を示すグラフ。
【図１３】この発明の更に他の実施形態の構成を示す断
面図。
【図１４】この発明の更に他の実施形態の構成を示す断
面図。
【図１５】この発明の更に他の実施形態の構成を示す断
面図。
【図１６】この発明の更に他の実施形態の構成を示す断
面図。
【図１７】この発明の更に他の実施形態の構成を示す断
面図。
【図１８】この発明の更に他の実施形態の構成を示す断
面図。
【図１９】この発明の更に他の実施形態の構成を示す断
面図。
【図２０】この発明の更に他の実施形態の構成を示す断
面図。
【図２１】この発明の更に他の実施形態の構成を示す断
面図。
【図２２】この発明の更に他の実施形態の構成を示す断
面図。
【図２３】この発明の実施形態の製造プロセスを示す工
程図。
【図２４】この発明の実施形態の製造プロセスを示す工
程図。
【図２５】この発明の実施形態の製造プロセスを示す工
程図。
【図２６】この発明の実施形態の製造プロセスを示す工
程図。
【図２７】この発明の実施形態の製造プロセスを示す工
程図。
【図２８】この発明の実施形態の製造プロセスを示す工
程図。
【図２９】この発明の実施形態の製造プロセスを示す工
程図。
【図３０】この発明の更に他の実施形態の構成を示す断
面図。
【図３１】この発明の更に他の実施形態の構成を示す断
面図。
【図３２】この発明の更に他の実施形態の構成を示す断
面図。
【図３３】この発明の更に他の実施形態の構成を示す断
面図。
【図３４】この発明の更に他の実施形態の構成を示す断
面図。
【図３５】この発明の更に他の実施形態の構成を示す断
面図。
【図３６】この発明の更に他の実施形態の構成を示す断
面図。
【図３７】この発明の更に他の実施形態の構成を示す断
面図。
【図３８】この発明の更に他の実施形態の構成を示す断
面図。
【図３９】この発明の更に他の実施形態の構成を示す断
面図。
【図４０】この発明の更に他の実施形態の構成を示す断
面図。
【図４１】この発明の更に他の実施形態の構成を示す断
面図。
【図４２】この発明の更に他の実施形態の構成を示す断
面図。
【図４３】この発明の更に他の実施形態の構成を示す断
面図。
【図４４】この発明の更に他の実施形態の構成を示す断
面図。
【図４５】この発明の更に他の実施形態の構成を示す断
面図。
【図４６】この発明の更に他の実施形態の構成を示す断
面図。
【図４７】この発明の更に他の実施形態の構成を示す断
面図。
【図４８】この発明の更に他の実施形態の構成を示す断
面図。
【図４９】図３０に示した他の実施形態の製造プロセス
を示す工程図。
【図５０】図３０に示した他の実施形態の製造プロセス
を示す工程図。
【図５１】図３０に示した他の実施形態の製造プロセス
を示す工程図。
【図５２】図３０に示した他の実施形態の製造プロセス
を示す工程図。
【図５３】図３０に示した他の実施形態の製造プロセス
を示す工程図。
【図５４】図３０に示した他の実施形態の製造プロセス
を示す工程図。
【図５５】この発明の更に他の実施形態の構成を示す断
面図。
【図５６】この発明の更に他の実施形態の構成を示す断
面図。
【図５７】この発明の更に他の実施形態の構成を示す断
面図。
【図５８】この発明の更に他の実施形態の構成を示す断
面図。
【図５９】この発明の更に他の実施形態の構成を示す断
面図。
【図６０】図５８に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図６１】図５８に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図６２】図５８に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図６３】図５８に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図６４】図５８に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図６５】図５８に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図６６】この発明の更に他の実施形態の構成を示す断
面図。
【図６７】この発明の更に他の実施形態の構成を示す断
面図。
【図６８】この発明の更に他の実施形態の構成を示す断
面図。
【図６９】この発明の更に他の実施形態の構成を示す断
面図。
【図７０】この発明の更に他の実施形態の構成を示す断
面図。
【図７１】この発明の更に他の実施形態の構成を示す断
面図。
【図７２】図７０に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図７３】図７０に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図７４】図７０に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図７５】図７０に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図７６】図７０に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図７７】図７０に示すこの発明の実施形態の製造プロ
セスを示す工程図。
【図７８】この発明の実施形態の他の断面構造を示す断
面図。
【図７９】従来の縦型のパワーＭＯＳＦＥＴ装置の構成
の一例を示す断面図。
【図８０】従来の横型のパワーＭＯＳＦＥＴ装置の構成
の一例を示す断面図。
【符号の説明】
１１…基板、 １２…エピタキシャル層、 １３ａ、１３ｂ…ベース層、 １４ａ、１４ｂ…ソース層、 １６ａ、１６ｂ…ゲート電極、 １７ａ、１７ｂ…ゲート酸化膜、 １８…ＬＤＤ層、 １９ａ、１９ｂ…ソース電極、 ２０…ドレイン電極、 ２１Ａ、２１Ｂ…パワーＭＯＳＦＥＴ素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５８Ａ (72)発明者 安原 紀夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 小野 昇太郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 帆玉 信一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の低抵抗基板と、 この低抵抗基板上に形成された第１導電型の高抵抗エピ
    タキシャル層と、 この高抵抗エピタキシャル層の表面領域に形成された第
    ２導電型のベース層と、 このベース層の表面領域に形成された第１導電型のソー
    ス層と、 前記ソース層に接するように前記ベース層の表面に形成
    されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース層と前記ゲート電極に対向した前記高抵抗エ
    ピタキシャル層表面に形成された第１導電型のＬＤＤ層
    と、を具備し、 前記ＬＤＤ層と前記低抵抗基板は前記高抵抗エピタキシ
    ャル基板で接続されることを特徴とする、パワーＭＯＳ
    ＦＥＴ装置。
  2. 【請求項２】前記ＬＤＤ層は前記ベース層より浅い位置
    に形成された底部を有することを特徴とする請求項１に
    記載のパワーＭＯＳＦＥＴ装置。
  3. 【請求項３】前記ＬＤＤ層は前記ベース層より深い位置
    に形成された底部を有することを特徴とする請求項１に
    記載のパワーＭＯＳＦＥＴ装置。
  4. 【請求項４】前記ベース層のＬＤＤ層に面する側部と前
    記ＬＤＤ層に接する前記エピタキシャル層の領域中に形
    成されこのエピタキシャル層より高い濃度の第１導電型
    の低抵抗中間層を有することを特徴とする請求項１に記
    載のパワーＭＯＳＦＥＴ装置。
  5. 【請求項５】さらに、前記ＬＤＤ層に連続して前記エピ
    タキシャル層中に前記低抵抗基板方向に突出して形成さ
    れた導流層を有することを特徴とする請求項１に記載の
    パワーＭＯＳＦＥＴ装置。
  6. 【請求項６】前記ベース層の底部が前記低抵抗基板に接
    していることを特徴とする請求項１に記載のパワーＭＯ
    ＳＦＥＴ装置。
  7. 【請求項７】前記ＬＤＤ層が前記ゲート電極をマスクと
    して自己整合的に形成されていることを特徴とする請求
    項１乃至６のいずれか１項に記載のパワーＭＯＳＦＥＴ
    装置。
  8. 【請求項８】前記ベース層のＬＤＤ層に面する側部と前
    記ＬＤＤ層に接する前記エピタキシャル層の表面領域中
    に少なくとも前記ベース層に接して形成され、このベー
    ス層よりも低い濃度の第２導電型の伸出層を有すること
    を特徴とする請求項１に記載のパワーＭＯＳＦＥＴ装
    置。
  9. 【請求項９】前記第２導電型の伸出層は前記ベース層の
    周りを覆った状態で前記エピタキシャル層中に形成され
    ていることを特徴とする請求項８に記載のパワーＭＯＳ
    ＦＥＴ装置。
  10. 【請求項１０】前記第２導電型の伸出層は前記ベース層
    と前記ＬＤＤ層とに跨って前記エピタキシャル層中に形
    成されていることを特徴とする請求項８に記載のパワー
    ＭＯＳＦＥＴ装置。
  11. 【請求項１１】前記第２導電型の伸出層は前記ベース層
    の周りを覆った状態で前記エピタキシャル層中に形成さ
    れていることを特徴とする請求項１０に記載のパワーＭ
    ＯＳＦＥＴ装置。
  12. 【請求項１２】前記ベース層の底部が前記低抵抗基板に
    接していることを特徴とする請求項８乃至１０のいずれ
    か１項に記載のパワーＭＯＳＦＥＴ装置。
  13. 【請求項１３】前記ＬＤＤ層が前記ゲート電極をマスク
    として自己整合的に形成されていることを特徴とする請
    求項１２に記載のパワーＭＯＳＦＥＴ装置。
  14. 【請求項１４】前記ＬＤＤ層の長さが０．７μｍ乃至
    ０．８μｍ程度であることを特徴とする請求項１乃至１
    ３のいずれか１項に記載のパワーＭＯＳＦＥＴ装置。
  15. 【請求項１５】前記ＬＤＤ層のドーズ量が６．０×１０
    １１/cm2以下であることを特徴とする請求項１４に記載
    のパワーＭＯＳＦＥＴ装置。
  16. 【請求項１６】第１導電型の低抵抗基板と、 この低抵抗基板上に形成された第１導電型の高抵抗エピ
    タキシャル層と、 この高抵抗エピタキシャル層の表面領域に形成された第
    ２導電型のベース層と、 このベース層の表面領域に形成された第１導電型のソー
    ス層と、 前記高抵抗エピタキシャル層の表面領域中の前記ベース
    層から所定距離の位置に形成された第１導電型のＬＤＤ
    層と、 前記ソース層とＬＤＤ層の一端とに跨って形成されたゲ
    ート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ＬＤＤ層の他端と前記低抵抗基板との間に形成され
    た第１導電型のシンカー層と、 前記ベース層のＬＤＤ層に面する側部と前記ＬＤＤ層と
    の間に少なくとも前記ベース層に接して形成された第２
    導電型の伸出層と、を具備することを特徴とするパワー
    ＭＯＳＦＥＴ装置。
  17. 【請求項１７】前記シンカー層が第１導電型のドーパン
    トの拡散層であることを特徴とする請求項１６に記載の
    パワーＭＯＳＦＥＴ装置。
  18. 【請求項１８】前記シンカー層が、前記ＬＤＤ層から前
    記低抵抗基板まで到達するように形成されたトレンチ溝
    と、前記トレンチ溝の側面に形成された第１導電型の低
    抵抗層と、前記トレンチ溝に埋め込まれた絶縁膜とを有
    することを特徴とする請求項１６に記載のパワーＭＯＳ
    ＦＥＴ装置。
  19. 【請求項１９】シンカー層が、前記ＬＤＤ層から前記低
    抵抗基板まで到達するように形成されたトレンチ溝と、
    前記トレンチ溝に埋め込まれた低抵抗の第１導電型の半
    導体層とを有することを特徴とする請求項１６に記載の
    パワーＭＯＳＦＥＴ装置。
  20. 【請求項２０】前記シンカー層が、前記ＬＤＤ層から前
    記低抵抗基板まで到達するように形成されたトレンチ溝
    と、前記トレンチ溝に埋め込まれた金属層とを有するこ
    とを特徴とする請求項１６に記載のパワーＭＯＳＦＥＴ
    装置。
  21. 【請求項２１】前記第２導電型の伸出層は前記ベース層
    の周りを覆った状態で前記シンカー層まで伸びて形成さ
    れていることを特徴とする請求項１６乃至２０のいずれ
    か１項に記載のパワーＭＯＳＦＥＴ装置。
  22. 【請求項２２】前記第２導電型の伸出層は前記ベース層
    と前記ＬＤＤ層とに跨って前記エピタキシャル層中に形
    成されていることを特徴とする請求項２１に記載のパワ
    ーＭＯＳＦＥＴ装置。
  23. 【請求項２３】さらに、前記ＬＤＤ層と前記シンカー層
    との間に形成された第１導電型の導通補助層を有するこ
    とを特徴とする請求項２１に記載のパワーＭＯＳＦＥＴ
    装置。
  24. 【請求項２４】前記ベース層の底部が前記低抵抗基板に
    接していることを特徴とする請求項１６乃至２０のいず
    れか１項に記載のパワーＭＯＳＦＥＴ装置。
  25. 【請求項２５】前記ＬＤＤ層が前記ゲート電極をマスク
    として自己整合的に形成されていることを特徴とする請
    求項２３又は２４に記載のパワーＭＯＳＦＥＴ装置。
  26. 【請求項２６】前記ＬＤＤ層の長さが０．７μｍ乃至
    ０．８μｍ程度であることを特徴とする請求項２５に記
    載のパワーＭＯＳＦＥＴ装置。
  27. 【請求項２７】前記ＬＤＤ層のドーズ量が６．０×１０
    １１/cm2以下であることを特徴とする請求項２５に記載
    のパワーＭＯＳＦＥＴ装置。
  28. 【請求項２８】第１導電型の低抵抗基板と、 この低抵抗基板上に形成された第２導電型の高抵抗エピ
    タキシャル層と、 この高抵抗エピタキシャル層の表面領域に形成された第
    ２導電型のベース層と、 このベース層の表面領域に形成された第１導電型のソー
    ス層と、 前記高抵抗エピタキシャル層の表面領域中の前記ベース
    層から所定距離の位置に形成された第１導電型のＬＤＤ
    層と、 前記ソース層とＬＤＤ層の一端とに跨って形成されたゲ
    ート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ＬＤＤ層の他端と前記低抵抗基板との間に形成され
    た第１導電型のシンカー層と、を具備することを特徴と
    するパワーＭＯＳＦＥＴ装置。
  29. 【請求項２９】前記ベース層の底部が前記低抵抗基板に
    接していることを特徴とする請求項２８に記載のパワー
    ＭＯＳＦＥＴ装置。
  30. 【請求項３０】さらに、前記ＬＤＤ層とシンカー層との
    間に形成された第１導電型の導通補助層を有することを
    特徴とする請求項２８又は２９に記載のパワーＭＯＳＦ
    ＥＴ装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140368A (ja) * 2004-11-15 2006-06-01 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP2008514007A (ja) * 2004-09-16 2008-05-01 フェアチャイルド・セミコンダクター・コーポレーション スタック状ヘテロドーピング周縁部及び徐々に変化するドリフト領域を備えた促進された表面電界低減化高耐圧ｐ型ｍｏｓデバイス
WO2008069309A1 (ja) * 2006-12-07 2008-06-12 Shindengen Electric Manufacturing Co., Ltd. 半導体装置及びその製造方法
WO2010044226A1 (ja) * 2008-10-17 2010-04-22 パナソニック株式会社 半導体装置およびその製造方法
JP2012513120A (ja) * 2008-12-19 2012-06-07 フェアチャイルド・セミコンダクター・コーポレーション 基板ドレイン接続を有する横型ｍｏｓｆｅｔ
WO2014042418A1 (ko) * 2012-09-12 2014-03-20 주식회사 아이엠헬스케어 오믹 접합을 이용하는 ｆｅｔ 기반 바이오 센서
KR101520951B1 (ko) 2009-04-16 2015-05-15 페어차일드 세미컨덕터 코포레이션 자기 정렬된 수직 ｌｄｄ 및 후면 드레인을 가지는 ｌｄｍｏｓ
US9405873B2 (en) 2011-12-12 2016-08-02 Renesas Electronics Corporation Method for improved accuracy of a substrate parasitic-resistance extraction in a circuit simulation
CN112701153A (zh) * 2019-10-07 2021-04-23 英飞凌科技股份有限公司 具有注入拖尾补偿区的碳化硅器件

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815668B2 (en) * 1999-07-21 2004-11-09 The Charles Stark Draper Laboratory, Inc. Method and apparatus for chromatography-high field asymmetric waveform ion mobility spectrometry
US20060118811A1 (en) * 2003-02-04 2006-06-08 Shen Zheng Bi-directional power switch
US7126193B2 (en) * 2003-09-29 2006-10-24 Ciclon Semiconductor Device Corp. Metal-oxide-semiconductor device with enhanced source electrode
WO2005059958A2 (en) 2003-12-12 2005-06-30 Great Wall Semiconductor Corporation Monolithic power semiconductor structures
US20050275037A1 (en) * 2004-06-12 2005-12-15 Chung Shine C Semiconductor devices with high voltage tolerance
EP1717849A1 (en) 2005-04-27 2006-11-02 STMicroelectronics S.r.l. Process for manufacturing a MOS device with intercell ion implant
US7589378B2 (en) * 2005-07-13 2009-09-15 Texas Instruments Lehigh Valley Incorporated Power LDMOS transistor
US8692324B2 (en) * 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
US7282765B2 (en) * 2005-07-13 2007-10-16 Ciclon Semiconductor Device Corp. Power LDMOS transistor
US7868394B2 (en) * 2005-08-09 2011-01-11 United Microelectronics Corp. Metal-oxide-semiconductor transistor and method of manufacturing the same
SG130099A1 (en) * 2005-08-12 2007-03-20 Ciclon Semiconductor Device Co Power ldmos transistor
US7235845B2 (en) * 2005-08-12 2007-06-26 Ciclon Semiconductor Device Corp. Power LDMOS transistor
US7420247B2 (en) * 2005-08-12 2008-09-02 Cicion Semiconductor Device Corp. Power LDMOS transistor
US7560808B2 (en) * 2005-10-19 2009-07-14 Texas Instruments Incorporated Chip scale power LDMOS device
US7473976B2 (en) 2006-02-16 2009-01-06 Fairchild Semiconductor Corporation Lateral power transistor with self-biasing electrodes
ITTO20070163A1 (it) 2007-03-02 2008-09-03 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo misfet a conduzione verticale con struttura dielettrica di porta a spessore differenziato e dispositivo misfet a conduzione verticale cosi' realizzato
US7745846B2 (en) * 2008-01-15 2010-06-29 Ciclon Semiconductor Device Corp. LDMOS integrated Schottky diode
US20090267145A1 (en) * 2008-04-23 2009-10-29 Ciclon Semiconductor Device Corp. Mosfet device having dual interlevel dielectric thickness and method of making same
US9257517B2 (en) * 2010-11-23 2016-02-09 Microchip Technology Incorporated Vertical DMOS-field effect transistor
US8796745B2 (en) * 2011-07-05 2014-08-05 Texas Instruments Incorporated Monolithically integrated active snubber
US9059306B2 (en) * 2011-10-11 2015-06-16 Maxim Integrated Products, Inc. Semiconductor device having DMOS integration
JP6514519B2 (ja) * 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5842274A (ja) * 1981-09-07 1983-03-11 Nippon Telegr & Teleph Corp <Ntt> 絶縁ゲ−ト型電界効果トランジスタ
US4956700A (en) 1987-08-17 1990-09-11 Siliconix Incorporated Integrated circuit with high power, vertical output transistor capability
JPH06120509A (ja) 1992-10-01 1994-04-28 Nec Yamagata Ltd 縦型電界効果トランジスタ
DE69325645T2 (de) * 1993-04-21 1999-12-09 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Integrierte Schutzschaltungsstruktur zum Schutz von logischen MOS-Leistungshalbleitenbauelementen von elektrostatischen Entladungen
JPH06338616A (ja) * 1993-05-28 1994-12-06 Sanyo Electric Co Ltd 縦型ｍｏｓ半導体装置及びその製造方法
JP3218267B2 (ja) * 1994-04-11 2001-10-15 新電元工業株式会社 半導体装置
US6084268A (en) 1996-03-05 2000-07-04 Semiconductor Components Industries, Llc Power MOSFET device having low on-resistance and method
JP3738127B2 (ja) * 1998-02-26 2006-01-25 新電元工業株式会社 高耐圧半導体デバイス
JP2982785B2 (ja) * 1998-04-03 1999-11-29 富士電機株式会社 デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ
TW434902B (en) 1998-11-09 2001-05-16 Int Rectifier Corp Low voltage MOSFET and process for its manufacture and circuit application
JP3484690B2 (ja) 1999-10-27 2004-01-06 関西日本電気株式会社 縦型電界効果トランジスタ
JP2001230412A (ja) 2000-02-18 2001-08-24 Toyota Central Res & Dev Lab Inc 縦型半導体装置
US6372557B1 (en) * 2000-04-19 2002-04-16 Polyfet Rf Devices, Inc. Method of manufacturing a lateral fet having source contact to substrate with low resistance
US7115946B2 (en) * 2000-09-28 2006-10-03 Kabushiki Kaisha Toshiba MOS transistor having an offset region
US6600182B2 (en) * 2001-09-26 2003-07-29 Vladimir Rumennik High current field-effect transistor

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008514007A (ja) * 2004-09-16 2008-05-01 フェアチャイルド・セミコンダクター・コーポレーション スタック状ヘテロドーピング周縁部及び徐々に変化するドリフト領域を備えた促進された表面電界低減化高耐圧ｐ型ｍｏｓデバイス
JP2006140368A (ja) * 2004-11-15 2006-06-01 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
US8008749B2 (en) 2004-11-15 2011-08-30 Toyota Jidosha Kabushiki Kaisha Semiconductor device having vertical electrodes structure
JP2013179346A (ja) * 2006-12-07 2013-09-09 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
WO2008069309A1 (ja) * 2006-12-07 2008-06-12 Shindengen Electric Manufacturing Co., Ltd. 半導体装置及びその製造方法
US7923771B2 (en) 2006-12-07 2011-04-12 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
JP5315058B2 (ja) * 2006-12-07 2013-10-16 新電元工業株式会社 半導体装置及びその製造方法
US8343833B2 (en) 2006-12-07 2013-01-01 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
WO2010044226A1 (ja) * 2008-10-17 2010-04-22 パナソニック株式会社 半導体装置およびその製造方法
JP2012513120A (ja) * 2008-12-19 2012-06-07 フェアチャイルド・セミコンダクター・コーポレーション 基板ドレイン接続を有する横型ｍｏｓｆｅｔ
KR101520951B1 (ko) 2009-04-16 2015-05-15 페어차일드 세미컨덕터 코포레이션 자기 정렬된 수직 ｌｄｄ 및 후면 드레인을 가지는 ｌｄｍｏｓ
US9405873B2 (en) 2011-12-12 2016-08-02 Renesas Electronics Corporation Method for improved accuracy of a substrate parasitic-resistance extraction in a circuit simulation
WO2014042418A1 (ko) * 2012-09-12 2014-03-20 주식회사 아이엠헬스케어 오믹 접합을 이용하는 ｆｅｔ 기반 바이오 센서
CN112701153A (zh) * 2019-10-07 2021-04-23 英飞凌科技股份有限公司 具有注入拖尾补偿区的碳化硅器件

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