JP2003150382A - マイクロコントローラおよびコンパイラ - Google Patents

Abstract

(57)【要約】 【課題】 外部メモリから内蔵メモリにプログラムを転
送しながら、同時に転送したプログラムを実行できるマ
イクロコントローラとコンパイラを提供する。 【解決手段】 プログラム転送装置３に外部メモリ５か
ら読み出したプログラムを蓄え、プログラム転送装置３
から演算装置１に対してウェイト信号１３が出力され、
まとめてプログラムを内蔵メモリ２に書き込む。未転送
のアドレスの読み出し要求がきた場合、バリッドビット
部４によって演算装置１にウェイト信号１３が出力され
る。内蔵メモリ２には未転送だが転送装置３に転送され
たアドレスに読み出し要求がきたときにはプログラム転
送装置３から演算装置１に対してプログラムが転送され
る。外部メモリ５のデータはアドレスデータとプログラ
ムデータの対になっており、これはソースプログラムに
プライオリティを設定し、そのプライオリティにしたが
ってコンパイラで処理し、データを作成する手段で実現
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部記憶装置から
内蔵記憶装置に命令プログラムを転送して内蔵記憶装置
から命令を実行するマイクロコントローラ、上記命令プ
ログラムを構成するブロックの配列順序を実行順序に並
べ替えるコンパイラ、および上記命令プログラムの配列
順序を実行順序に並べ替える変換手段を有するマイクロ
コントローラに関するものである。

【０００２】

【従来の技術】従来例（特開平４−１０５３５号公報）
の構成を以下に示す。図２２は従来のマイクロコントロ
ーラであり、５０１はプログラムを記憶しておく外部メ
モリ、５０２は動作時にプログラムを格納しておく内蔵
メモリ、５０３は起動時に外部メモリ５０１と内蔵メモ
リ５０２とに共通にアドレス５１１を与えると同時に、
内蔵メモリ５０２に書き込み信号５１２を与えるシーケ
ンサ、５０４は外部メモリ５０１から内蔵メモリ５０２
へプログラムの転送終了後における、動作時に内蔵メモ
リ５０２にアドレス５１３を与えるアドレスカウンタ、
５０５は内蔵メモリ５０２に与えるアドレス５１１，５
１３を切り替えるセレクタ、５０６は内蔵メモリ５０２
に格納されたプログラムを実行する演算装置である。５
１４はセレクタ５０５を切り替える選択信号で、シーケ
ンサ５０３からセレクタ５０５に与えられる。

【０００３】起動時には、シーケンサ５０３が動作し外
部メモリ５０１から内蔵メモリ５０２にプログラムを転
送し、すべてのプログラムが内蔵メモリ５０２に転送さ
れるまで演算装置５０６は動作せず、プログラムが内蔵
メモリ５０２にすべて転送されてから、演算装置５０６
がプログラムを実行する。また、外部メモリ５０１に格
納されているプログラムは内蔵メモリ５０２にそのまま
の形でプログラムの先頭から転送される。

【０００４】

【発明が解決しようとする課題】上記従来の構成では、
プログラムを外部メモリ５０１から内蔵メモリ５０２に
対して転送を終了しなければ、演算装置５０６でプログ
ラムを実行することが不可能なため、プログラムが大き
くなるとプログラム実行に入るまでに時間がかかるとい
う問題点があった。

【０００５】また、マイクロプロセッサの内蔵メモリ
に、外部からプログラムを書き込みながら実行する場
合、実行されるプログラムを優先的に内蔵メモリへ書き
込む必要がある。

【０００６】本発明は上記問題点を解決するもので、外
部メモリから内蔵メモリに、実行されるプログラムを優
先的に転送しながら、同時にプログラムを実行すること
を可能にしたマイクロコントローラおよびコンパイラを
提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の請求項１記載の
マイクロコントローラは、プログラムを実行する演算装
置と、演算装置の実行するプログラムを記憶しておく第
１のメモリと、演算装置から第１のメモリに対してプロ
グラムアドレスを指定する第１のアドレスバスと、プロ
グラムアドレスに対応したプログラムを第１のメモリか
ら演算装置に伝える第１のデータバスと、第１のメモリ
にプログラムを転送するプログラム転送装置と、プログ
ラム転送装置から第１のメモリに対してアドレスを指定
する第２のアドレスバスと、プログラム転送装置から第
１のメモリに対してプログラムを伝える第２のデータバ
スと、プログラム転送装置によってプログラムが書き込
まれた第１のメモリのアドレスを記憶しておき、演算装
置から第１のメモリに対して与えられるアドレスが記憶
されていないときに演算装置をウェイトさせるバリッド
ビット部と、プログラム転送装置によって第１のメモリ
に転送するプログラムを記憶しておく第２のメモリと、
第２のメモリからプログラム転送装置にデータを転送す
る第３のデータバスとを備え、プログラム転送装置は第
２のメモリからの所定のデータ数のプログラムの転送が
完了する毎に第２のメモリから転送されたプログラムを
第１のメモリに転送し、第１のメモリへのプログラムの
転送期間中は演算装置をウェイトさせるようにしてい
る。

【０００８】この構成によれば、第１のメモリにプログ
ラムを転送するプログラム転送装置を設け、バリッドビ
ット部を設けてプログラム転送装置によってプログラム
が書き込まれた第１のメモリのアドレスを記憶してお
き、演算装置から第１のメモリに対して与えられるアド
レスが記憶されていないときに演算装置をウェイトさせ
るようにし、プログラム転送装置では第２のメモリから
の所定のデータ数のプログラムの転送が完了する毎に第
２のメモリから転送されたプログラムを第１のメモリに
転送し、第１のメモリへのプログラムの転送期間中は演
算装置をウェイトさせるようにしたので、プログラムを
転送しながら同時にプログラムの実行も可能とする。

【０００９】本発明の請求項２記載のマイクロコントロ
ーラは、請求項１記載のマイクロコントローラにおい
て、プログラム転送装置が、第２のメモリから転送され
る第１のメモリのアドレスを記憶しておくアドレスバッ
ファと、第１のメモリに転送するプログラムを記憶して
おくデータバッファと、データバッファに転送されたデ
ータ数をカウントし、データバッファがバッファフルに
なる回数データが転送されると、第１のメモリに対して
書き込み要求信号を発するとともに、演算装置に対して
第１のメモリからプログラムを読み出すことを待たせる
ウェイト信号を発するカウンタとからなる。

【００１０】この構成によれば、プログラム転送装置の
データバッファがいっぱいになるまでの間、つまり、プ
ログラムを外部メモリからプログラム転送装置へ書き込
む期間は、演算装置は内蔵メモリをアクセスしてプログ
ラムの実行が可能であり、演算装置のプログラムの実行
が停止するのは、プログラム転送装置から内蔵メモリへ
プログラムを書き込む期間だけである。

【００１１】本発明の請求項３記載のマイクロコントロ
ーラは、請求項１記載のマイクロコントローラにおい
て、プログラム転送装置が、第２のメモリから転送され
る第１のメモリのアドレスを記憶しておくアドレスバッ
ファと、第１のメモリに転送するプログラムを記憶して
おくデータバッファと、データバッファに転送されたデ
ータ数をカウントしデータバッファがバッファフルにな
る回数データが転送されると、第１のメモリに対して書
き込み要求信号を発するとともに、演算装置に対して第
１のメモリからプログラムを読み出すことを待たせるウ
ェイト信号を発するカウンタと、演算装置から第１のメ
モリに対して読み出し要求が出た時に第１のアドレスバ
スの値がアドレスバッファの値以上でかつアドレスバッ
ファの値とカウンタの値の合計値以下であるかどうかを
比較する比較器からなり、比較器の比較結果を基にデー
タバッファ中に演算装置から読み出し要求のあったアド
レスのプログラムが存在することを検出した場合、読み
出し要求のあったアドレスのプログラムをデータバッフ
ァから演算装置に対して転送する。

【００１２】この構成によれば、プログラムが内蔵メモ
リに書き込まれていない場合であっても、プログラム転
送装置に書き込まれてあれば、演算装置はそのプログラ
ムを実行することができる。

【００１３】本発明の請求項４記載のマイクロコントロ
ーラは、請求項１記載のマイクロコントローラにおい
て、バリッドビット部が、プログラム転送装置から第１
のメモリのアドレスに対してデータの転送が完了したか
否かを記憶する記憶手段と、プログラム転送装置によっ
て転送されていないアドレスに対して演算装置からのプ
ログラムの読み出し要求に対して読み出しを待たせるウ
ェイト信号を発するウェイト信号発生手段とを有してい
る。

【００１４】この構成によれば、内蔵メモリへのデータ
の転送が完了していないプログラムについては、演算装
置における実行を待たせることができる。

【００１５】本発明の請求項５記載のマイクロコントロ
ーラは、プログラムを実行する演算装置と、演算装置の
実行するプログラムを記憶しておく第１のメモリと、演
算装置から第１のメモリに対してプログラムアドレスを
指定する第１のアドレスバスと、プログラムアドレスに
対応したプログラムを第１のメモリから演算装置に伝え
る第１のデータバスと、プログラムの書き込みが可能な
第２のメモリと、第２のメモリにプログラムを転送する
プログラム転送装置と、演算装置によって第１のメモリ
から読み出されたプログラムのプログラムアドレスを記
憶し、記憶内容に基づき演算装置によって第１のメモリ
から読み出されたプログラムが初回読み出しであるかど
うかを判定し、初回読み出しであるときにのみ初回読み
出しのプログラムを第１のメモリから読み出す読み出し
命令を実行するバリッドビット部と、バリッドビット部
からの読み出し命令に対応して第１のメモリとプログラ
ム転送装置に対してプログラムアドレスを伝える第２の
アドレスバスと、バリッドビット部の読み出し命令と第
２のアドレスバスのプログラムアドレスに応じて第１の
メモリからプログラム転送装置に対してプログラムを伝
える第２のデータバスと、プログラム転送装置から第２
のメモリに対してプログラムを伝える第３のデータバス
とを備えている。

【００１６】この構成によれば、バリッドビット部を設
け、演算装置によって第１のメモリから読み出されたプ
ログラムのプログラムアドレスを記憶し、記憶内容に基
づき演算装置によって第１のメモリから読み出されたプ
ログラムが初回読み出しであるかどうかを判定し、初回
読み出しであるときにのみ初回読み出しのプログラムを
第１のメモリから読み出す読み出し命令を実行するよう
にしたので、演算装置によって実行された順番に第１の
メモリのプログラムを並べ替え、第２のメモリに格納す
ることを可能とする。

【００１７】本発明の請求項６記載のマイクロコントロ
ーラは、請求項５記載のマイクロコントローラにおい
て、バリッドビット部は、第１のアドレスバスによって
伝えられるプログラムアドレスを逐次記憶するレジスタ
と、第１のメモリのすべてのアドレスに一対一で対応し
書き換えが可能なビットの集合体であるバリッドビット
アレイと、レジスタに記憶されたプログラムアドレスを
デコードしプログラムアドレスに対応するバリッドビッ
トアレイのビットを選択するデコーダと、デコーダによ
って選択されたバリッドビットアレイのビットの値に応
じて第１のメモリに対してプログラム読み出し要求信号
を発し、レジスタに対してレジスタから第２のアドレス
バスへレジスタが記憶しているプログラムアドレスを読
み出すための読み出し要求信号を発し、選択されたバリ
ッドビットアレイのビットに対して書き込み要求信号を
発する制御装置とを備え、演算装置によって第１のメモ
リから読み出されたプログラムアドレスをバリッドビッ
トアレイで記憶し、第１のメモリの各アドレスに格納さ
れているプログラムを１度だけプログラム転送装置へ転
送をするように制御する。

【００１８】この構成によれば、一度読み出したプログ
ラムは２度と第２のメモリへ転送されることがないよう
にすることができる。

【００１９】本発明の請求項７記載のマイクロコントロ
ーラは、請求項５記載のマイクロコントローラにおい
て、プログラム転送装置は、第２のアドレスバスによっ
て伝えられたプログラムアドレスと第２のデータバスに
よって伝えられたプログラムを対にして第３のデータバ
スに出力する。

【００２０】この構成によれば、第２のメモリにおける
プログラムのデータの管理が容易である。

【００２１】本発明の請求項８記載のマイクロコントロ
ーラは、請求項５記載のマイクロコントローラにおい
て、第１のメモリが、演算装置からの読み出し要求に対
しては第１のアドレスバスに対応するアドレスのプログ
ラムを第１のデータバスに出力し、バリッドビット部か
らの読み出し要求に対しては第２のアドレスバスに対応
するアドレスのプログラムを第２のデータバスに出力す
る。

【００２２】この構成によれば、請求項５記載のマイク
ロコントローラと同様に作用する。

【００２３】本発明の請求項９記載のマイクロコントロ
ーラは、請求項５記載のマイクロコントローラにおい
て、第２のメモリは、外部制御機器に備えられ、予め定
められた所定のプロトコルで書き込みが行われる。

【００２４】この構成によれば、請求項５記載のマイク
ロコントローラと同様に作用する。

【００２５】本発明の請求項１０記載のコンパイラは、
ソースプログラムより第１のバイナリデータを生成する
データ生成手段と、第１のバイナリデータをソースプロ
グラムによって決定されるプライオリティを有する複数
のブロックに分割する分割手段と、第１のバイナリデー
タ生成時に割り当てられるアドレスデータをプライオリ
ティを有する複数のブロックにそれぞれ付加し、プライ
オリティとアドレスデータを有する複数のブロックを生
成するブロック生成手段と、プライオリティとアドレス
データを有する複数のブロックを一定のアドレス領域毎
に分割することでプライオリティとアドレスデータを有
する複数の単位ブロックを生成する単位ブロック生成手
段と、プライオリティとアドレスデータを有する複数の
単位ブロックの物理的配列順序をプライオリティに従っ
て並べ替えて第２のバイナリデータを生成する並べ替え
処理手段とを備えている。

【００２６】この構成によれば、ソースプログラムを複
数のブロックに分割し、複数のブロックにアドレスデー
タを付加し、複数のブロックの配列順序を実行順序に基
づいて並べ替えたバイナリデータを生成することを可能
とするものであり、バイナリデータを第２のメモリに記
憶し、第２のメモリの先頭アドレスからバイナリデータ
を第１のメモリに転送することで、演算装置によって実
行される順序で第１のメモリへのプログラムの転送を可
能とする。

【００２７】

【発明の実施の形態】従来技術の課題を解決するため
に、本発明のマイクロコントローラは、プログラムを実
行する演算装置と、演算装置の実行するプログラムを記
憶しておく内蔵メモリと、内蔵メモリにプログラムを転
送するプログラム転送装置と、プログラム転送装置によ
って内蔵メモリに書き込まれたアドレスを記憶しておく
バリッドビット部と、プログラム転送装置によって内蔵
メモリに転送するプログラムを記憶しておく外部メモリ
とを備えている。プログラム転送装置は転送されてきた
アドレスを記憶するアドレスバッファとデータを記憶す
るデータバッファと外部メモリから前記プログラム転送
装置に転送されたデータ数をカウントして記憶しておく
カウンタからなる。

【００２８】この構成によって、外部メモリから転送さ
れたプログラムは一度プログラム転送装置に蓄えられ、
内蔵メモリに転送される。プログラム転送装置にいくつ
データが送られたかをカウンタでカウントする。外部メ
モリからプログラム転送装置に対してデータバッファが
いっぱいになる回数データが転送されると、カウンタは
内蔵メモリに対して書き込み要求を出し、演算装置に対
して読み出しを禁止するウェイト信号を出す。このとき
プログラム転送装置内のアドレスバッファのアドレスに
対応した内蔵メモリのアドレスに対して、データバッフ
ァのデータを一度に書き込みに行く。演算装置は、ウェ
イト信号が出されるまで内蔵メモリの内容を読み出すこ
とができるので、プログラムの実行が可能となる。

【００２９】バリッドビットレジスタ部は、内蔵メモリ
のアドレスに対して転送済みか否かを記憶しておく。演
算装置から内蔵メモリに対して読み出し要求が出たと
き、読み出し要求のきたアドレスが内蔵メモリ部にプロ
グラムが転送されていないアドレスだった場合、バリッ
ドビット部は演算装置に対してウェイト信号を出し、要
求のあったアドレスのデータが外部メモリから転送され
るまで演算装置を待たせる。

【００３０】演算装置から、内蔵メモリには転送されて
いないがプログラム転送装置のデータバッファに転送さ
れているデータに対して読み出し要求がきた場合、プロ
グラム転送装置はデータバッファ中のデータを内蔵メモ
リを直接演算装置に転送する。

【００３１】本発明のコンパイラは、ソースプログラム
を構成する複数のブロックについて、実行順序になるよ
うにブロックの並べ替えを行うとともに、並べ替え実施
後のブロックに対して内蔵メモリに書き込む際のアドレ
スデータを付加することを目的としている。

【００３２】この課題を解決するため本発明のコンパイ
ラは、ソースプログラムを構成する複数のブロックに挿
入された実行順序を示すコメント文に基づいて、ブロッ
クの配列順序を並べ替えること、およびブロックの配列
順序を並べ替えた後も、内蔵メモリに書き込む際のアド
レスデータを保持すること特徴とする。

【００３３】本発明のプログラムソート方式を備えたマ
イクロコントローラは、マイクロコントローラの実使用
を想定したシミュレーションを実施し、演算装置から内
蔵メモリに対して読み出し要求が出たとき、読み出し要
求のきたアドレスがシミュレーション開始後初めて読み
出し要求のきたアドレスであるかをバリッドビット部に
おいて比較し、シミュレーション開始後初めての読み出
し要求だった場合、内蔵メモリに対して内蔵メモリから
プログラム転送装置への読み出し要求を出し、前記アド
レスと前記アドレスのデータをプログラム転送装置に転
送する。

【００３４】バリッドビット部は、内蔵メモリに対して
内蔵メモリからプログラム転送装置への読み出し要求を
出した後、読み出し要求を出したアドレスに対応するビ
ットを反転させることで、内蔵メモリのアドレスに対し
て演算装置から読み出し要求が出たか否かを記憶する。
また、バリッドビット部は前記マイクロコントローラの
実使用を想定したシミュレーションを終了する際、演算
装置から内蔵メモリに対して読み出し要求のなかった内
蔵メモリのすべてのアドレスに対して、下位のアドレス
から順番にプログラム転送装置への読み出し要求を出
す。

【００３５】プログラム転送装置は、内蔵メモリから転
送されたアドレスとデータを対にして出力することで、
内蔵メモリに格納されている第１のプログラムデータを
実行順序に並べ替えた、第２のプログラムデータを生成
する。第２のプログラムデータは、第１のプログラムデ
ータとアドレスの配列順序が異なるが、第２のプログラ
ムデータを外部メモリに格納し、外部メモリの先頭アド
レスから順番にデータを内蔵メモリに書き込む際、第１
のプログラムデータと同じアドレスの配列順序に戻すた
めのアドレスデータを保持することを特徴とする。

【００３６】プログラム転送装置から前記第２のプログ
ラムデータを出力する際、外部メモリへの書き込み要求
を合わせて出力することで、第２のプログラムデータを
直接外部メモリに格納することも可能である。

【００３７】以下、本発明の第１の実施の形態につい
て、図面を参照しながら説明する。

【００３８】図１は本発明の第１の実施の形態における
マイクロコントローラのブロック図である。図１におい
て、１は演算装置、２は内蔵メモリ、３はプログラム転
送装置、４はバリッドビット部、５は外部メモリ、６は
内蔵メモリ２からプログラムを演算装置１に転送するデ
ータバス、７は演算装置１が内蔵メモリ２より読み出す
アドレスを指定するアドレスバス、８はプログラム転送
装置３から内蔵メモリ２へプログラムを転送するデータ
バス、９はプログラム転送装置３から内蔵メモリ２に対
して書き込むアドレスを指定するアドレスバス、１０は
外部メモリ５とプログラム転送装置３を接続するデータ
バス、１１は演算装置１から内蔵メモリ２に対してプロ
グラムの読み出し要求を出力する読み出し要求信号、１
２はプログラム転送装置３から内蔵メモリ２に出力され
る書き込み要求信号、１３は演算装置１の内蔵メモリ２
への読み出しを禁止するウェイト信号、１５はソースプ
ログラム、１４はコンパイラである。ソースプログラム
１５、コンパイラ１４については後述する。

【００３９】プログラム転送装置３は、図２に示すよう
な構成になっている。図２において、３０１は外部メモ
リ５から転送されたデータ数をカウントするカウンタ、
３０２はプログラムを内蔵メモリ２に書き込むアドレス
を記憶するアドレスバッファ、３０３は外部メモリ５か
ら転送されたプログラムを記憶するデータバッファ、３
０４は演算装置１が出力するアドレスバス７の値がアド
レスバッファ３０２の値以上でかつアドレスバッファ３
０２の値とカウンタ３０１の値の合計値以下であるかど
うかを比較する比較器である。比較器３０４において、
上記条件が成立した場合、演算装置１から読み出し要求
のあったプログラムデータがプログラム転送装置３内に
存在していることを示すので、データバッファ３０３か
らプログラムデータを演算装置１に転送する。

【００４０】また、外部メモリ５に記憶されるデータは
図３に示すとおり、アドレスデータとプログラムデータ
とが対になり、これらが複数個、０ｘ００００番地から
順に並んでいる。すなわち、内蔵メモリ２に記憶される
アドレスを示すアドレスデータと、演算装置１で実行さ
れるプログラムデータとが対になった形で外部メモリ５
に記憶されている。

【００４１】アドレスバッファ３０２の大きさとデータ
バッファ３０３の大きさとデータバス１０のバス幅とカ
ウンタ３０１とを任意に構成することで、外部メモリ５
から内蔵メモリ２へのプログラムの書き込みを制御す
る。ここでは、アドレスバッファ３０２は１６ビット、
データバス１０は８ビット、データバッファ３０３は２
０４８ビット、データバス８は２０４８ビットとする。

【００４２】以上のように構成されたマイクロコントロ
ーラについて、以下その動作を説明する。外部メモリ５
に記憶されたデータはデータバス１０を使ってプログラ
ム転送装置３に転送される。データバスが８ビットであ
るので、転送されるデータはアドレスデータが２回、プ
ログラムデータが２５６回、再びアドレスデータが２
回、プログラムデータが２５６回、という形を繰り返し
て転送される。アドレスデータはアドレスバッファ３０
２に記憶され、プログラムデータはデータバッファ３０
３に記憶される。

【００４３】カウンタ３０１は転送回数をカウントす
る。転送回数がアドレスバッファ３０２およびデータバ
ッファ３０３がいっぱいになる２５８回転送が行われる
と、カウンタ３０１はプログラム転送装置３の書き込み
動作と演算装置１の読み出し動作が同時に起こらないよ
うに、演算装置１に内蔵メモリ２からのプログラム読み
出しを禁止するウェイト信号１３を出力し、アドレスバ
ス９にアドレスバッファ３０２の値と、データバス１０
にデータバッファ３０３の値と、内蔵メモリ２およびバ
リッドビット部４に書き込み要求信号１２をそれぞれ出
力してデータバッファ３０３のプログラムデータを内蔵
メモリ２に書き込む。

【００４４】内蔵メモリ２の書き込みが終わると、カウ
ンタ３０１はウェイト信号１３を止め、カウント値を零
に戻して、再び転送回数をカウントする。

【００４５】バリッドビット部４は、カウンタ３０１か
らの書き込み要求信号１２を受けると、アドレスバス９
の値に対応するビットを１にする。また、演算部１から
読み出し要求信号１１を受けると、アドレスバス７に対
応するビットが１であるか否かを比較し、０である場合
には、演算装置１に対して、内蔵メモリ２からのプログ
ラムの読み出しを待たせるウェイト信号１３を出力す
る。バリッドビット部４によって演算装置１が内蔵メモ
リ２から書き込まれていないアドレスを読み出すのを禁
止する。

【００４６】上記したバリッドビット部４は、図２１に
示すように、デコーダ４ａとバリッドビットアレイ４ｂ
からなっている。デコーダ４ａは書き込み要求信号１２
を受けると、アドレスバス９をデコードし、読み出し要
求信号１１を受けると、アドレスバス７をデコードし、
デコードした値をバリッドビットアレイアドレスとして
出力する。バリッドビットアレイ４ｂは、内蔵メモリ２
の各アドレスに１対１に対応し、内蔵メモリ２のアドレ
スは上記デコーダ４ａによってバリッドビットのアドレ
スに１対１に変換される。バリッドビットアレイ４ｂの
初期値は零である。バリッドビットアレイ４ｂは書き込
み要求信号１２を受けると、バリッドビットアレイアド
レスに対応するバリッドビットアレイ４ｂのアドレスの
値を１にする。バリッドビットアレイ４ｂは読み出し要
求がきたとき、バリッドビットアレイアドレスに対応し
たアドレスの値を、ウェイト信号として出力する。

【００４７】内蔵メモリ２はカウンタ３０１からの書き
込み要求信号１２を受けて、アドレスバス９に対応した
アドレスに対して、データバス８の値を記憶する。

【００４８】演算装置１は、ウェイト信号１３が出力さ
れていなければ、内蔵メモリ２からプログラムを読み出
し実行する。ウェイト信号１３が出力されている場合、
内蔵メモリ２からの読み出しを待機する。

【００４９】内蔵メモリ２には転送されていないが、プ
ログラム転送装置３に既に転送されている場合には、比
較器３０４が読み出し要求の出たアドレスと、アドレス
バッファ３０２の値およびカウンタ３０１の値とを比較
すると、演算装置１からの読み出し要求の出たアドレス
が、アドレスバッファ３０２の値以上、かつアドレスバ
ッファ３０２の値とカウンタ３０１の値の合計値以下で
あるので、読み出し要求のあったプログラムデータはデ
ータバッファ３０３内にあることが検出でき、データバ
ッファ３０３から直接演算装置１にプログラムデータを
転送する。

【００５０】この実施の形態のマイクロコントローラに
よれば、内蔵メモリ２にプログラムを転送するプログラ
ム転送装置３を設け、バリッドビット部４を設けてプロ
グラム転送装置３によってプログラムが書き込まれた内
蔵メモリ２のアドレスを記憶しておき、演算装置１から
内蔵メモリ２に対して与えられるアドレスが記憶されて
いないときに演算装置１をウェイトさせるようにし、プ
ログラム転送装置３では外部メモリ５からの所定のデー
タ数のプログラムの転送が完了する毎に外部メモリ５か
ら転送されたプログラムを内部メモリ２に転送し、内部
メモリ２へのプログラムの転送期間中は演算装置１をウ
ェイトさせるようにしたので、プログラムを転送しなが
ら同時にプログラムの実行も可能とする。

【００５１】以下、本発明の第１の実施の形態における
コンパイラの構成について、図４から図１３を用いて説
明する。

【００５２】図４に本発明の並べ替え処理を行うコンパ
イラの一例の構成を示す。図中の符号１４はコンパイ
ラ、１５はソースプログラム、１６は内蔵メモリに格納
するバイナリデータ、１７は並べ替え処理手段、１８は
外部メモリに格納するバイナリデータを表している。

【００５３】コンパイラ１４は、与えられたソースプロ
グラム１５に対して内蔵メモリに格納するバイナリデー
タ１６への変換を行った上で、並べ替え処理手段１７を
用いて実際に実行される順序にプログラムの物理的配列
順序を変換し、外部メモリに格納するバイナリデータ１
８を生成する。図１４は、コンパイラ１４の動作を示す
フローチャートである。

【００５４】図５にソースプログラムの例を示す。一般
にソースプログラムはメインプログラム（main()）と、
メインプログラム（main()）内で呼び出しを行う関数な
どのサブプログラム（例えば、program A(),program
B(),program C()）とによって構成される。図５に示す
ソースプログラムを作成する段階で、このソースプログ
ラムによって制御されるシステムが起動後に実行する命
令を把握することは可能である。

【００５５】本発明の第１の実施の形態では、ソースプ
ログラムを作成する段階で、ソースプログラムを、実際
に実行される順序に基づいてプライオリティを設定した
ブロックに分割する。

【００５６】図６は、本発明の第１の実施の形態におけ
る、プライオリティを設定したブロックを表す。図中の
符号１００はブロックの開始位置を表すコメント文であ
る。図中の符号１０１はブロックの終了位置を表すコメ
ント文である。

【００５７】図６（ａ）を例にした場合、ブロックの開
始位置を表すコメント文１００とブロックの終了位置を
表すコメント文１０１に囲まれたソースプログラムの領
域を１つのブロックとする。このブロック分割の処理
は、図１４に示すように、ソースプログラムにブロック
開始コメントの有無の判定と、ソースプログラムにブロ
ック終了コメントの有無の判定に基づいて行われる。

【００５８】図６（ｂ）、図６（ｃ）を例にした場合、
同じくブロックの開始位置を表すコメント文１００とブ
ロックの終了位置を表すコメント文１０１に囲まれたソ
ースプログラムの領域を１つのブロックとする。

【００５９】また、ブロックの開始位置を表すコメント
文１００に含まれる数値は、前記ブロックのプライオリ
ティを表す。ここで、便宜上、プライオリティ１のブロ
ックをブロック１、プライオリティ２のブロックをブロ
ック２、同様にプライオリティｉのブロックをブロック
ｉとする。

【００６０】図７は、本発明の第１の実施の形態によっ
て分割されたソースプログラムを表す。図５に示してい
たソースプログラムは、実際に実行される順序に基づい
てプライオリティを設定したブロック１からブロックｉ
に分割されている。

【００６１】また、本発明の第１の実施の形態では、上
記各ブロックに対して、内蔵メモリに格納する際に必要
となるアドレスデータを付加する。

【００６２】ブロック１からブロックｉに分割されたソ
ースプログラム１５は、図１４の符号２０１に示すステ
ップとして内蔵メモリに格納するバイナリデータ１６へ
の変換が行われる。この動作は、ソースプログラムに続
きがなくなるまで続けられる。

【００６３】図８は内蔵メモリ２に格納するバイナリデ
ータ１６における上記各ブロック１〜ｉの物理的配列順
序の一例を示している。図４に示すコンパイラ１４によ
って内蔵メモリ２に格納するバイナリデータ１６に変換
されたブロック１〜ｉには、図８に示すように各々アド
レスデータが与えられる。

【００６４】ここでの上記ブロック１〜ｉの物理的配列
順序は、上記アドレスデータに基づいており、ブロック
１〜ｉ毎に設定されたプライオリティは考慮されていな
い。また、最終的には図４に示す外部メモリ５に格納す
るバイナリデータ１８を上記のシステム構成に従って、
２５６バイトを１回の書き込みの単位として内蔵メモリ
２への書き込みを実行することを考慮すると、上記ブロ
ックは２５６アドレス毎に分割されていることが望まし
い。本発明の第１の実施の形態では、上記ブロック１〜
ｉをそれぞれ２５６アドレス毎の書き込み単位ブロック
に分割する。

【００６５】図９は、図８に示す内蔵メモリ２に格納す
るバイナリデータへの変換の際に本発明のコンパイラに
よって生成されるテーブルを示している。

【００６６】図９のテーブルは、ブロック１からブロッ
クｉに対して割り当てられた開始アドレスおよび終了ア
ドレスのアドレスデータを表している。この図９のテー
ブルをもとに各ブロック１〜ｉを２５６アドレス毎の書
き込み単位ブロックに分割する。図９のブロック１を例
にとると、ブロック１には０１１０から０２２０までの
アドレスデータが割り当てられている。

【００６７】ここで、ブロック１の開始アドレスを０１
００、終了アドレスを０２ＦＦと変換し、この２つのア
ドレスデータによって構成される領域をブロック１’と
すれば、上記ブロック１’はその領域の中に上記ブロッ
ク１の領域を包括するとともに、上記ブロック１’は０
１００から０１ＦＦ、０２００から０２ＦＦのアドレス
で示される２つの書き込み単位ブロックに分割すること
が可能となる。

【００６８】図１０、図１１、図１２に図９のテーブル
を本発明のコンパイラによって処理した結果を示す。図
１４の符号２０２に示すステップとして、図９のテーブ
ルに示されるブロック１からブロックｉの各々に対応す
る開始アドレスデータおよび終了アドレスデータにおい
て、開始アドレスデータの下２桁を００に切り捨て、か
つ終了アドレスデータの下２桁をＦＦに切り上げること
で、ブロック１の領域を包括するブロック１’の領域、
ブロック２の領域を包括するブロック２’の領域、同様
にブロックｉの領域を包括するブロックｉ’の領域に変
換し、図１０に示すテーブルを生成する。

【００６９】そして、生成された図１０のテーブルに対
し、開始アドレスデータおよび終了アドレスデータにて
表されるブロック１’からブロックｉ’の各々の領域を
２５６アドレス毎に分割することで、書き込み単位ブロ
ックを生成するテーブルを得る。なお、ここでは本発明
の第１の実施の形態の一例として書き込み単位ブロック
を２５６アドレスを分割の単位としたが、２５６アドレ
ス以外の分割単位で書き込み単位アドレスに分割するこ
とも可能である。

【００７０】図１１に、書き込み単位ブロックを生成す
るテーブルを示す。ここで、さらに図１１のテーブルに
対し、ブロック１’からブロックｉ’までをプライオリ
ティの昇順に並べ替えることにより、図１２に示すテー
ブルを得る。図１２に示すテーブルが、本発明のコンパ
イラで生成するテーブルの最終形となる。

【００７１】図１４の符号２０３に示すステップとし
て、図１２に示すテーブルに従い、図８に示す内蔵メモ
リ２に格納するバイナリデータ１６を変換することで、
外部メモリ５に格納するバイナリデータ１８を得る。

【００７２】つぎに、図１４の符号２０４に示すステッ
プで生成される、外部メモリへ格納するバイナリデータ
１８の物理的配列順序を図１３に示す。図１３に示すよ
うに、プライオリティの高い順序でブロックが並べ替え
られており、また上記各ブロック１’〜ｉ’は、２５６
バイトの書き込み単位ブロックに分割されており、なお
かつ上記書き込み単位ブロックは図１２のテーブルによ
り、アドレスデータを付加されている。図１３の符号２
００は付加された上記アドレスデータを示す。

【００７３】上記外部メモリ５に格納されたバイナリデ
ータを、プログラム転送装置３に転送し、内蔵メモリ２
への書き込みを実施する際、付加された上記アドレスデ
ータに従って書き込みを行うことで、図８に示す並べ替
え処理前の物理的配列構造を持つバイナリデータに戻し
ながら書き込みを実現することができる。

【００７４】この実施の形態のコンパイラによれば、ソ
ースプログラムを複数のブロックに分割し、複数のブロ
ックにアドレスデータを付加し、複数のブロックの配列
順序を実行順序に基づいて並べ替えたバイナリデータを
生成することを可能とするものであり、バイナリデータ
を外部メモリ５に記憶し、外部メモリ５の先頭アドレス
からバイナリデータを内蔵メモリ２に転送することで、
演算装置１によって実行される順序で内蔵メモリ２への
プログラムの転送を可能とする。

【００７５】以下、プログラムの並べ替え処理を行うた
めの、本発明の第２の実施の形態として、プログラムソ
ート方式を備えたマイクロコントローラについて、図面
を参照しながら説明する。

【００７６】図１５は本発明の第２の実施の形態におけ
るプログラムソート方式を備えたマイクロコントローラ
のブロック図である。図１５において、１９は演算装
置、２０は内蔵メモリ、２１はプログラム転送装置、２
２はバリッドビット部、２３は内蔵メモリ２０からプロ
グラムを演算装置１９に転送するデータバス、２４は演
算装置１９が内蔵メモリ２０より読み出すアドレスを指
定するアドレスバス、２５は演算装置１９から内蔵メモ
リ２０に対してプログラムの読み出し要求を出力する読
み出し要求信号、２６はバリッドビット部２２から内蔵
メモリ２０に対して出力する内蔵メモリ２０からプログ
ラム転送装置２１へのプログラム読み出し要求信号、２
７はプログラム読み出し要求信号２６が出力されるとき
に、内蔵メモリ２０とプログラム転送装置２１にアドレ
スを転送するアドレスバス、２８は内蔵メモリ２０から
プログラム転送装置２１へプログラムを転送するデータ
バス、２９はプログラム転送装置２１から出力されるデ
ータを格納するトレースメモリ、３０はプログラム転送
装置２１とトレースメモリ２９を接続するデータバス、
３１はソートプログラム、３２はマイクロコントローラ
の外部から演算装置１９に入力されるシミュレーション
開始信号、３３はマイクロコントローラの外部から演算
装置１９に入力されるシミュレーション終了信号であ
る。

【００７７】バリッドビット部２２は図１７に示すよう
な構成になっている。図１７において、４０１はアドレ
スバス２４の値を格納するレジスタ、４０２はレジスタ
４０２から送られてきたアドレスの値をデコードするデ
コーダ、４０３は内蔵メモリ２０の各アドレスに一対一
で対応するバリッドビットを持つバリッドビットアレイ
で初期状態では全て０になっている。４０４はバリッド
ビットアレイ４０３より読み出されたバリッドビットの
値が０か１かを比較判定し、判定結果に応じてプログラ
ム読み出し要求信号２６と、レジスタ４０２への読み出
し要求信号４０５と、バリッドビットアレイ４０３への
書き込み要求信号４０６の出力を制御する制御装置であ
る。

【００７８】演算装置１９にシミュレーション開始信号
３２が入力されると、マイクロコントローラはトレース
モードに入る。以下、トレースモードでのマイクロコン
トローラの動作について説明する。

【００７９】演算装置１９から内蔵メモリ２０に読み出
し要求信号２５が出力されると、読み出し先となる内蔵
メモリ２０のアドレスの値がアドレスバス２４によって
バリッドビット部２２のレジスタ４０１に格納された
後、デコーダ４０２に送られる。アドレスの値はデコー
ダ４０２でデコードされ、対応するバリッドビットアレ
イ４０３のバリッドビットの値が制御装置４０４に出力
される。

【００８０】制御装置４０４はバリッドビットアレイ４
０３から出力されたバリッドビットの値が０か１かを比
較し、バリッドビットの値が０のときのみ、内蔵メモリ
２０からプログラム転送装置２１へのプログラム読み出
し要求信号２６と、レジスタ４０１への読み出し要求信
号４０５と、バリッドビットアレイ４０３への書き込み
要求信号４０６を出力し、レジスタ４０１の値に対応す
るバリッドビットへ１を書き込む。

【００８１】また、レジスタ４０２への読み出し要求信
号４０５によって、レジスタ４０２の値をアドレスバス
２７に読み出し、アドレスの値を内蔵メモリ２０とプロ
グラム転送装置２１に転送する。

【００８２】以上説明したように、バリッドビット部２
２によって、演算装置１９から読み出し要求のあった内
蔵メモリ２０のアドレスが、シミュレーション開始後初
めて読み出し要求をされるアドレスか否かを判定し、初
めて読み出し要求をされるアドレスであった場合にのみ
アドレスの値をアドレスバス２７に乗せてプログラム転
送装置２１に転送し、またアドレスバス２７に乗せられ
たアドレスの値をプログラム読み出し要求信号２６と合
わせて内蔵メモリ２０に転送する。

【００８３】内蔵メモリ２０はプログラム読み出し要求
信号２６を受けると、アドレスバス２７の値に対応する
アドレスのデータをデータバス２８によってプログラム
転送装置２１に転送する。

【００８４】バリッドビット部２２において、シミュレ
ーション開始後初めて読み出し要求をされるアドレスに
対してのみ、アドレスバス２７でのアドレスの転送と読
み出し要求信号２６の出力を実行することで、内蔵メモ
リ２０に格納されている同じアドレスのデータが重複し
てプログラム転送装置２１へ転送されることを禁止す
る。

【００８５】プログラム転送装置２１は、アドレスバス
２７とデータバス２８によって転送されたアドレスとデ
ータを対にしてデータバス３０に出力し、トレースメモ
リ２９の先頭アドレスから順番にトレースを行う。トレ
ースメモリ２９はパーソナルコンピュータのような制御
機器上のハードディスクドライブとして実現することが
可能であり、またデータバス３０は制御機器とマイクロ
コントローラを接続するパラレルケーブルとして実現す
ることが可能である。

【００８６】トレースメモリ２９を制御機器上に設ける
ことで、プログラム転送装置２１からデータバス３０に
対してアドレスとデータを出力する際、制御機器に対応
する所定のプロトコルに従って出力することによって、
制御機器はデータバス３０から送られてきたアドレスと
データをトレースメモリ２９に対して書き込むことがで
きる。

【００８７】トレースメモリ２９にトレースされるプロ
グラムは、内蔵メモリ２０に格納されているプログラム
を実際に演算装置１９によって実行された順番に１アド
レス単位で並べ替えたプログラムとなる。

【００８８】演算装置１９にシミュレーション終了信号
３３が入力されると、演算装置１９はバリッドビットア
レイ４０３のすべてのバリッドビットの値を読み出すた
めに、読み出し要求信号２５をバリッドビット部２２に
のみ出力し、アドレスの値をインクリメントしながらア
ドレスバス２４に乗せて同じくバリッドビット部２２に
のみ出力する。

【００８９】その結果、バリッドビット部２２は演算装
置１９から順次送られてくる読み出し要求とアドレスの
値に従ってバリッドビットアレイ４０３からバリッドビ
ットの値を制御装置４０４に読み出し、バリッドビット
の値が０か１かを比較判定することで、シミュレーショ
ン終了信号３３が演算装置１９に入力されるまでの間に
読み出し要求のなかったアドレスを例えば下位から順に
選別して、読み出し要求のなかったアドレスについては
アドレスの値をアドレスバス２７に乗せてプログラム転
送装置２１に転送し、またアドレスバス２７に乗せられ
たアドレスの値をプログラム読み出し要求信号２６と合
わせて内蔵メモリ２０に転送する。

【００９０】内蔵メモリ２０はプログラム読み出し要求
信号２６を受けると、アドレスバス２７の値に対応する
アドレスのデータをデータバス２８によってプログラム
転送装置２１に転送する。プログラム転送装置２１は、
アドレスバス２７とデータバス２８によって転送された
アドレスとデータを対にしてデータバス３０に出力し、
トレースメモリ２９の空き領域にトレースを行う。

【００９１】バリッドビット部２２ですべてのバリッド
ビットの値が比較され、内蔵メモリ２０に格納されてい
るすべてのアドレスのデータがトレースメモリ２９にト
レースされたとき、マイクロコントローラはトレースモ
ードから抜け出し、シミュレーションを完了する。

【００９２】シミュレーションが完了した段階で、トレ
ースメモリ２９にはソートプログラム３１が作成され
る。ソートプログラム３１は、内蔵メモリ２０に格納さ
れているプログラムのアドレスとデータが対になったも
のを１つの単位とし、その単位を演算装置１９によって
実行される順序に従って並べ替えたものであり、かつ内
蔵メモリ２０に格納されているプログラムのすべてのア
ドレスとデータを有するものである。

【００９３】また、本発明の目的は、図２２に示すよう
なマイクロコントローラにおいて、マイクロコントロー
ラの外部メモリからマイクロコントローラの内蔵メモリ
にプログラムを転送しながら演算装置によりプログラム
を実行することである。そこで図１６に示すように、シ
ミュレーションを実行する段階でマイクロコントローラ
と外部メモリ３４をデータバス３５によりオンボード上
で接続し、プログラム転送装置２１は、アドレスバス２
７とデータバス２８によって転送されたアドレスとデー
タを対にしてデータバス３５を介して外部メモリ３４に
転送し、合わせてプログラム転送装置２１から外部メモ
リ３４にプログラム書き込み要求信号３６を出力するこ
とで、シミュレーションを実行しながら直接、外部メモ
リ３４にソートプログラム３１を作成することも可能で
ある。

【００９４】図１５に示すように制御機器上のトレース
メモリ２９にソートプログラム３１を作成した場合、最
終的には作成されたソートプログラム３１を図１の外部
メモリ５に書き込むという工数を必要とするが、図１６
に示すソートプログラムの作成方法では直接外部メモリ
５に書き込むことでその工数を必要としないため、開発
効率の向上を図ることができる。

【００９５】以上、本発明の第２の実施の形態における
プログラムソート方式によるプログラム変換の様子を図
１８、図１９、図２０を用いて説明する。

【００９６】図１８は内蔵メモリ２０に格納されている
プログラムである。内蔵メモリ２０の先頭アドレス０ｘ
００００番地にデータＡ、０ｘ０００１番地にデータ
Ｂ、０ｘ０００２番地にデータＣ、０ｘ０００３番地に
データＤ、０ｘ０００４番地にデータＥ、０ｘ０００５
番地にデータＦ、以降の各アドレスにもデータが格納さ
れているものとする。

【００９７】図１９は、上記シミュレーションにより、
図１８に示す内蔵メモリ２０に格納されているプログラ
ムに対して、演算装置１９から読み出し要求のあったア
ドレスのデータを、読み出し要求のあった順番に並べた
ものである。演算装置１９からの読み出し先アドレスは
ジャンプ命令等により必ずしも読み出し先のアドレスを
インクリメントしたものになるとは限らない。

【００９８】図１９で演算装置１９は、アドレス０ｘ０
０００番地のデータＡ、０ｘ０００１番地のデータＢを
実行した後、０ｘ０００４番地のデータＥ、０ｘ０００
５番地のデータＦを実行している。

【００９９】図２０はプログラムソート方式によって変
換されたソートプログラム３１である。図１９に示した
演算装置１９の実行順序に従って、アドレスとデータの
対を並べ替えたアドレスの配列構造へと変換される。ソ
ートプログラム３１はトレースメモリ２９もしくは外部
メモリ３４の先頭アドレスから順番に、データＡとアド
レス番号０ｘ００００の対、データＢとアドレス番号０
ｘ０００１の対、データＥとアドレス番号０ｘ０００４
の対、データＦとアドレス番号０ｘ０００５の対という
配列構造に変換されて格納される。

【０１００】この実施の形態のマイクロコントローラに
よれば、並べ替えたプログラムを記憶しておくトレース
メモリ２９または外部メモリ３４と、トレースメモリ２
９または外部メモリ３４にプログラムを転送するプログ
ラム転送装置２１と、バリッドビット部２２を設け、演
算装置１９によって内蔵メモリ２０から読み出されたプ
ログラムのプログラムアドレスを記憶し、記憶内容に基
づき演算装置１９によって内蔵メモリ２０から読み出さ
れたプログラムが初回読み出しであるかどうかを判定
し、初回読み出しであるときにのみ初回読み出しのプロ
グラムを内蔵メモリ２０から読み出す読み出し命令を実
行するようにしたので、演算装置１９によって実行され
た順番に内蔵メモリ２０のプログラムを並べ替え、トレ
ースメモリ２９または外部メモリ３４に格納することを
可能とする。

【０１０１】

【発明の効果】以上のように、本発明の第１のマイクロ
コントローラによれば、第１のメモリにプログラムを転
送するプログラム転送装置を設け、バリッドビット部を
設けてプログラム転送装置によってプログラムが書き込
まれた第１のメモリのアドレスを記憶しておき、演算装
置から第１のメモリに対して与えられるアドレスが記憶
されていないときに演算装置をウェイトさせるように
し、プログラム転送装置では第２のメモリからの所定の
データ数のプログラムの転送が完了する毎に第２のメモ
リから転送されたプログラムを第１のメモリに転送し、
第１のメモリへのプログラムの転送期間中は演算装置を
ウェイトさせるようにしたので、プログラムを転送しな
がら同時にプログラムの実行も可能とする。

【０１０２】また、本発明のプログラムソート方式を備
えた第２のマイクロコントローラによれば、バリッドビ
ット部を設け、演算装置によって第１のメモリから読み
出されたプログラムのプログラムアドレスを記憶し、記
憶内容に基づき演算装置によって第１のメモリから読み
出されたプログラムが初回読み出しであるかどうかを判
定し、初回読み出しであるときにのみ初回読み出しのプ
ログラムを第１のメモリから読み出す読み出し命令を実
行するようにしたので、演算装置によって実行された順
番に第１のメモリのプログラムを並べ替え、第２のメモ
リに格納することを可能とする。

【０１０３】また、本発明のコンパイラによれば、ソー
スプログラムを複数のブロックに分割し、複数のブロッ
クにアドレスデータを付加し、複数のブロックの配列順
序を実行順序に基づいて並べ替えたバイナリデータを生
成することを可能とするものであり、バイナリデータを
第２のメモリに記憶し、第２のメモリの先頭アドレスか
らバイナリデータを第１のメモリに転送することで、演
算装置によって実行される順序で第１のメモリへのプロ
グラムの転送を可能とする。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるマイクロコ
ントローラの構成を示すブロック図である。

【図２】本発明の第１の実施の形態におけるプログラム
転送装置の構成を示すブロック図である。

【図３】本発明の第１の実施の形態における外部メモリ
内のデータの物理的順序の例を示す模式図である。

【図４】本発明の第１の実施の形態におけるコンパイラ
の実施の形態を示す模式図である。

【図５】本発明の第１の実施の形態におけるソースプロ
グラムの例を示す模式図である。

【図６】本発明の第１の実施の形態におけるプライオリ
ティを設定したソースプログラムのブロックを示す模式
図である。

【図７】本発明の第１の実施の形態のコンパイラによっ
て分割されたソースプログラムを示す模式図である。

【図８】本発明の第１の実施の形態における内蔵メモリ
に格納するバイナリデータを構成するブロックの物理的
配列順序の例を示す模式図である。

【図９】本発明の第１の実施の形態におけるコンパイラ
により生成されたテーブルを示す模式図である。

【図１０】本発明の第１の実施の形態におけるコンパイ
ラにより生成されたテーブルを示す模式図である。

【図１１】本発明の第１の実施の形態におけるコンパイ
ラにより生成されたテーブルを示す模式図である。

【図１２】本発明の第１の実施の形態におけるコンパイ
ラにより生成されたテーブルを示す模式図である。

【図１３】本発明の第１の実施の形態におけるコンパイ
ラにより処理された結果を示す模式図である。

【図１４】本発明の第１の実施の形態におけるコンパイ
ラの処理態様を表すフローチャートである。

【図１５】本発明の第２の実施の形態におけるプログラ
ムソート方式を備えたマイクロコントローラの構成を示
すブロック図である。

【図１６】本発明の第２の実施の形態におけるプログラ
ムソート方式を備えたマイクロコントローラの他の構成
を示すブロック図である。

【図１７】本発明の第２の実施の形態におけるバリッド
ビット部の構成を示すブロック図である。

【図１８】本発明の第２の実施の形態における内蔵メモ
リ内のプログラムの例を示す模式図である。

【図１９】本発明の第２の実施の形態におけるシミュレ
ーションによる演算装置のプログラム実行例を示す模式
図である。

【図２０】本発明の第２の実施の形態におけるソートプ
ログラムの例を示す模式図である。

【図２１】バリッドビット部の具体構成を示すブロック
図である。

【図２２】従来のマイクロコントローラの構成を示すブ
ロック図である。

【符号の説明】

１ 演算装置 ２ 内蔵メモリ ３ プログラム転送装置 ４ バリッドビット部 ５ 外部メモリ ６ データバス ７ アドレスバス ８ データバス ９ アドレスバス １０ データバス １１ 読み出し要求信号 １２ 書き込み要求信号 １３ ウェイト信号 １４ コンパイラ １５ ソースプログラム １６ 内蔵メモリ５に格納するバイナリデータ １７ 並べ替え処理手段 １８ 外部メモリに格納するバイナリデータ １９ 演算装置 ２０ 内蔵メモリ ２１ プログラム転送装置 ２２ バリッドビット部 ２３ データバス ２４ アドレスバス ２５ 読み出し要求信号 ２６ 読み出し要求信号 ２７ アドレスバス ２８ データバス ２９ トレースメモリ ３０ データバス ３１ ソートプログラム ３２ シミュレーション開始信号 ３３ シミュレーション終了信号 ３４ 外部メモリ ３５ データバス ３６ 書き込み要求信号 １００ ブロック開始位置を示すコメント文 １０１ ブロック終了位置を示すコメント文 ２００ 書き込み単位ブロックに付加されたアドレス
データ ２０１ プライオリティ付きブロックに変換したバイ
ナリデータ ２０２ 書き込み単位ブロック生成ステップ ２０３ 並べ替えステップ ２０４ 外部メモリに格納するバイナリデータ ３０１ カウンタ ３０２ アドレスバッファ ３０３ データバッファ ３０４ 比較器 ４０１ レジスタ ４０２ デコーダ ４０３ バリッドビットアレイ ４０４ 制御装置 ４０５ 読み出し要求信号 ４０６ 書き込み要求信号 ５０１ 外部メモリ ５０２ 内蔵メモリ ５０３ シーケンサ ５０４ アドレスカウンタ ５０５ セレクタ ５０６ 演算装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/00 ５６０ Ｇ０６Ｆ 12/08 ５０５Ｂ ５Ｂ０８１ 12/06 ５２２ ５５１Ｚ 12/08 ５０５ ５６３ ５５１ 15/78 ５１０Ｃ ５６３ 9/06 ６１０Ｊ 15/78 ５１０ 9/44 ３２２Ｆ Ｆターム(参考） 5B005 JJ11 MM01 MM21 NN12 NN22 NN71 UU15 5B033 AA04 BC05 BF00 BF02 DB01 DB12 5B060 CB01 5B062 CC02 FF02 5B076 BA04 BA05 BB00 BB16 BB17 5B081 CC00 CC21 CC27

Claims (10)

【特許請求の範囲】
1. 【請求項１】 プログラムを実行する演算装置と、 前記演算装置の実行するプログラムを記憶しておく第１
   のメモリと、 前記演算装置から前記第１のメモリに対してプログラム
   アドレスを指定する第１のアドレスバスと、 前記プログラムアドレスに対応したプログラムを前記第
   １のメモリから前記演算装置に伝える第１のデータバス
   と、 前記第１のメモリにプログラムを転送するプログラム転
   送装置と、 前記プログラム転送装置から前記第１のメモリに対して
   アドレスを指定する第２のアドレスバスと、 前記プログラム転送装置から前記第１のメモリに対して
   プログラムを伝える第２のデータバスと、 前記プログラム転送装置によってプログラムが書き込ま
   れた前記第１のメモリのアドレスを記憶しておき、前記
   演算装置から前記第１のメモリに対して与えられるアド
   レスが記憶されていないときに前記演算装置をウェイト
   させるバリッドビット部と、 前記プログラム転送装置によって前記第１のメモリに転
   送するプログラムを記憶しておく第２のメモリと、 前記第２のメモリからプログラム転送装置にデータを転
   送する第３のデータバスとを備え、 前記プログラム転送装置は前記第２のメモリからの所定
   のデータ数のプログラムの転送が完了する毎に前記第２
   のメモリから転送されたプログラムを前記第１のメモリ
   に転送し、前記第１のメモリへのプログラムの転送期間
   中は前記演算装置をウェイトさせるようにしたことを特
   徴とするマイクロコントローラ。
2. 【請求項２】 前記プログラム転送装置は、前記第２の
   メモリから転送される前記第１のメモリのアドレスを記
   憶しておくアドレスバッファと、 前記第１のメモリに転送するプログラムを記憶しておく
   データバッファと、 前記データバッファに転送されたデータ数をカウント
   し、前記データバッファがバッファフルになる回数デー
   タが転送されると、前記第１のメモリに対して書き込み
   要求信号を発するとともに、前記演算装置に対して前記
   第１のメモリからプログラムを読み出すことを待たせる
   ウェイト信号を発するカウンタとからなることを特徴と
   する請求項１記載のマイクロコントローラ。
3. 【請求項３】 前記プログラム転送装置は、前記第２の
   メモリから転送される前記第１のメモリのアドレスを記
   憶しておくアドレスバッファと、 前記第１のメモリに転送するプログラムを記憶しておく
   データバッファと、 前記データバッファに転送されたデータ数をカウントし
   前記データバッファがバッファフルになる回数データが
   転送されると、前記第１のメモリに対して書き込み要求
   信号を発するとともに、前記演算装置に対して前記第１
   のメモリからプログラムを読み出すことを待たせるウェ
   イト信号を発するカウンタと、前記演算装置から前記第
   １のメモリに対して読み出し要求が出た時に前記第１の
   アドレスバスの値が前記アドレスバッファの値以上でか
   つ前記アドレスバッファの値と前記カウンタの値の合計
   値以下であるかどうかを比較する比較器とからなり、 前記比較器の比較結果を基に前記データバッファ中に前
   記演算装置から読み出し要求のあったアドレスのプログ
   ラムが存在することを検出した場合、読み出し要求のあ
   ったアドレスのプログラムを前記データバッファから前
   記演算装置に対して転送することを特徴とする請求項１
   記載のマイクロコントローラ。
4. 【請求項４】 前記バリッドビット部は、前記プログラ
   ム転送装置から前記第１のメモリのアドレスに対してデ
   ータの転送が完了したか否かを記憶する記憶手段と、前
   記プログラム転送装置によって転送されていないアドレ
   スに対して前記演算装置からのプログラムの読み出し要
   求に対して読み出しを待たせるウェイト信号を発するウ
   ェイト信号発生手段とを有していることを特徴とする請
   求項１記載のマイクロコントローラ。
5. 【請求項５】 プログラムを実行する演算装置と、 前記演算装置の実行するプログラムを記憶しておく第１
   のメモリと、 前記演算装置から前記第１のメモリに対してプログラム
   アドレスを指定する第１のアドレスバスと、 プログラムアドレスに対応したプログラムを前記第１の
   メモリから前記演算装置に伝える第１のデータバスと、 プログラムの書き込みが可能な第２のメモリと、 前記第２のメモリにプログラムを転送するプログラム転
   送装置と、 前記演算装置によって前記第１のメモリから読み出され
   たプログラムのプログラムアドレスを記憶し、記憶内容
   に基づき前記演算装置によって前記第１のメモリから読
   み出されたプログラムが初回読み出しであるかどうかを
   判定し、初回読み出しであるときにのみ初回読み出しの
   プログラムを前記第１のメモリから読み出す読み出し命
   令を実行するバリッドビット部と、 前記バリッドビット部からの前記読み出し命令に対応し
   て前記第１のメモリと前記プログラム転送装置に対して
   プログラムアドレスを伝える第２のアドレスバスと、 前記バリッドビット部の読み出し命令と前記第２のアド
   レスバスのプログラムアドレスに応じて前記第１のメモ
   リから前記プログラム転送装置に対してプログラムを伝
   える第２のデータバスと、 前記プログラム転送装置から前記第２のメモリに対して
   プログラムを伝える第３のデータバスとを備えたマイク
   ロコントローラ。
6. 【請求項６】 前記バリッドビット部は、前記第１のア
   ドレスバスによって伝えられるプログラムアドレスを逐
   次記憶するレジスタと、 前記第１のメモリのすべてのアドレスに一対一で対応し
   書き換えが可能なビットの集合体であるバリッドビット
   アレイと、 前記レジスタに記憶されたプログラムアドレスをデコー
   ドしプログラムアドレスに対応する前記バリッドビット
   アレイのビットを選択するデコーダと、 前記デコーダによって選択された前記バリッドビットア
   レイのビットの値に応じて前記第１のメモリに対してプ
   ログラム読み出し要求信号を発し、前記レジスタに対し
   て前記レジスタから前記第２のアドレスバスへ前記レジ
   スタが記憶しているプログラムアドレスを読み出すため
   の読み出し要求信号を発し、選択された前記バリッドビ
   ットアレイのビットに対して書き込み要求信号を発する
   制御装置とを備え、 前記演算装置によって前記第１のメモリから読み出され
   たプログラムアドレスを前記バリッドビットアレイで記
   憶し、前記第１のメモリの各アドレスに格納されている
   プログラムを１度だけ前記プログラム転送装置へ転送を
   するように制御することを特徴とする請求項５記載のマ
   イクロコントローラ。
7. 【請求項７】 前記プログラム転送装置は、前記第２の
   アドレスバスによって伝えられたプログラムアドレスと
   前記第２のデータバスによって伝えられたプログラムを
   対にして前記第３のデータバスに出力することを特徴と
   する請求項５記載のマイクロコントローラ。
8. 【請求項８】 前記第１のメモリは、前記演算装置から
   の読み出し要求に対しては前記第１のアドレスバスに対
   応するアドレスのプログラムを前記第１のデータバスに
   出力し、前記バリッドビット部からの読み出し要求に対
   しては前記第２のアドレスバスに対応するアドレスのプ
   ログラムを前記第２のデータバスに出力することを特徴
   とする請求項５記載のマイクロコントローラ。
9. 【請求項９】 前記第２のメモリは、外部制御機器に備
   えられ、予め定められた所定のプロトコルで書き込みが
   行われることを特徴とする請求項５記載のマイクロコン
   トローラ。
10. 【請求項１０】 ソースプログラムより第１のバイナリ
    データを生成するデータ生成手段と、 前記第１のバイナリデータをソースプログラムによって
    決定されるプライオリティを有する複数のブロックに分
    割する分割手段と、 前記第１のバイナリデータ生成時に割り当てられるアド
    レスデータを前記プライオリティを有する複数のブロッ
    クにそれぞれ付加し、プライオリティとアドレスデータ
    を有する複数のブロックを生成するブロック生成手段
    と、 前記プライオリティとアドレスデータを有する複数のブ
    ロックを一定のアドレス領域毎に分割することでプライ
    オリティとアドレスデータを有する複数の単位ブロック
    を生成する単位ブロック生成手段と、 前記プライオリティとアドレスデータを有する複数の単
    位ブロックの物理的配列順序をプライオリティに従って
    並べ替えて第２のバイナリデータを生成する並べ替え処
    理手段とを備えたコンパイラ。