JP2003037185A

JP2003037185A - 半導体装置の作製方法

Info

Publication number: JP2003037185A
Application number: JP2001221296A
Authority: JP
Inventors: Jun Kichisai; 潤吉際
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-07-23
Filing date: 2001-07-23
Publication date: 2003-02-07

Abstract

(57)【要約】【課題】ＴＡＴ・ＤＲＡＭセルのトランジスタの拡散
層に不純物イオンを注入する際、不純物イオンがゲート
電極を貫通して、トランジスタのチャネル領域にも進入
し、不純物濃度が上昇してリーク電流が増加することが
ないように、拡散層に不純物イオンを注入するようにし
た、ＴＡＴ・ＤＲＡＭセルを有する半導体装置の作製方
法を提供する。【解決手段】本方法は、フィールド領域内のシリコン
基板に溝を形成し、次いでイオン注入を行って、溝の下
にチャネル拡散層を形成する工程と、ゲート酸化膜を成
膜し、続いてゲート電極層をゲート酸化膜上全面に堆積
する工程と、ゲート電極層を溝横のゲート酸化膜上又は
ゲート酸化膜の上方までエッチバックする第１エッチバ
ック工程と、次いで、不純物イオンをイオン注入して、
ソース／ドレイン領域の拡散層を形成する拡散層形成工
程と、溝横のゲート酸化膜から所定距離下方の溝内位置
までゲート電極層をエッチバックする第２エッチバック
工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＴＡＴ・ＤＲＡＭ
セルを有する半導体装置の作製方法に関し、更に詳細に
は、ＴＡＴ・ＤＲＡＭセルのトランジスタのリーク電流
が小さくなるようにした、ＴＡＴ・ＤＲＡＭセルを有す
る半導体装置の作製方法に関するものである。

【０００２】

【従来の技術】大量の情報を高速処理する半導体装置と
して、大容量のＤＲＡＭと高速ロジック集積回路を１チ
ップに埋め込んだＥｍｂ（Embeded ）ＤＲＡＭが実用化
されている。しかし、年々、加速される半導体装置の微
細化の要求に応じて、ＥｍｂＤＲＡＭにも、以下に挙げ
るような様々な問題が顕在化してきている。

【０００３】（１）ＤＲＡＭメモリセルの縮小に抗して
トランジスタの高性能を維持するために、半導体装置を
形成する半導体基板の基板濃度が益々高くなってきてお
り、その結果、ＤＲＡＭ部の接合部の濃度変化も急峻に
なって来ている。このため、接合部に印加される電界
は、益々強くなっており、メガビット級のＤＲＡＭで
は、接合部のリークをｐｐｍオーダーに抑制することが
難しくなっている。その結果、従来、マージンを持って
制御可能であったＤＲＡＭのデータ保持特性（一般にTa
il特性と言う）を従来同様に維持することは、困難にな
っている。そして、このままでは、世代ごとにキャパシ
タ容量を増大させてゆく以外に、有効な対策が見当たら
ない状況になっている。

【０００４】（２）ＤＲＡＭセルの縮小化に伴い、拡散
層の取り出しコンタクト（取り出し電極）と拡散層との
接触面積が狭くなり、世代ごとに約２倍の勢いでコンタ
クト抵抗が大きくなっている。０．１μｍ以降の世代で
は、コンタクト抵抗が、数キロオームにもなることが予
想され、メモリセル・トランジスタのオン抵抗に匹敵し
た抵抗値になると予想される。コンタクト抵抗が大きく
なると、コンタクト抵抗のばらつきが、メモリセル・ト
ランジスタのみならず、ＤＲＡＭの動作、特に高速動作
に大きく影響するので、ＤＲＡＭの製造過程で、コンタ
クトと拡散層との一層高い位置決め精度が要求される。
特に、高速動作が要求されるＤＲＡＭでは、その性能確
保上で位置決め精度の向上が問題となっている。

【０００５】（３）また、ＤＲＡＭセルの縮小化に伴
い、ワード線と、ワード線脇に形成する拡散層取り出し
コンタクトとの層間絶縁距離が、年々、縮小している。
例えば、ワード線と拡散層取り出しコンタクトとの間で
絶縁耐圧を確保するためには、メガビット級のＤＲＡＭ
では、ワード線と拡散層取り出しコンタクトとの層間絶
縁距離は、２０〜３０ｎｍが限界距離と言われているも
のの、ＤＲＡＭセルの面積縮小のトレンドがこのまま続
くと、０．１μｍ以降の世代では、ワード線と拡散層取
り出しコンタクトとの層間絶縁距離が２０〜３０ｎｍの
限界距離以下になる。

【０００６】（４）従来は、ＷＳｉ／ドープト・ポリシ
リコン・ポリサイド構造をＤＲＡＭのワード線に採用し
て、信号遅延の問題を緩和してきたが、近年のＤＲＡＭ
の微細化と共に、ワード線のアスペクト比が大きくな
り、またワード線の信号遅延を抑えるためにワード線の
配線構造を十分な低抵抗にすることが困難となって来て
いる。特に、高速動作が要求されるＥｍｂ・ＤＲＡＭな
どでは、このワード線遅延が、ＤＲＡＭのアクセスタイ
ムに影響する深刻な問題となっている。そこで、ゲート
電極（ワード線）の低抵抗化のために、サリサイド構造
の配線が実用化されている。しかし、サリサイド構造を
ＤＲＡＭセルのゲート電極（ワード線）に適用すると、
オフセットＳｉＯ₂を使えなくなるので、ＤＲＡＭセル
縮小化の障害となる。また、データ保持特性を維持する
ために、ＤＲＡＭの拡散層にはサリサイドを形成しない
ようにするプロセスが必要になるなどの問題があって、
現状では、ゲート電極にサリサイド構造を採用すること
は難しい。

【０００７】（５）また、ＤＲＡＭの縮小化と共に、Ｄ
ＲＡＭの記憶ノードコンタクトの形成に際して、余裕の
無い開口を設けることが必須になり、しかも、拡散層コ
ンタクトと同様に、コンタクト開口とワード線との距離
が絶縁耐圧限界ぎりぎりの距離になっている。その結
果、コンタクト径が小さくなるので、小さいコンタクト
径で抵抗増大を効率的に抑制する技術が必要となってい
る。

【０００８】（６）一方、ロジック部のトランジスタ性
能向上も目覚ましく、特にＰチャネル・トランジスタの
オフ・リークを抑制するためにボロンイオンをイオン注
入したＰ⁺ゲート電極が一般に用いられるようになって
きた。ところで、Ｐ⁺ゲート電極には、熱処理によるＰ⁺
ゲート電極の活性化に際し、不純物のボロンが基板側に
拡散してしまう、いわゆる「突き抜け」という問題が伴
う。そのために、Ｐチャネル・トランジスタの特性ばら
つきやゲート電極の空乏化、ゲート絶縁性の悪化といっ
た深刻な問題を引き起こしている。また、ＤＲＡＭの拡
散層コンタクトに広く用いられている、ドープトポリシ
リコンは、熱処理による活性化が不可欠な材料であり、
混載する際の整合性には注意を要する。

【０００９】

【発明が解決しようとする課題】今後の０．１μｍ世代
以降では、更なるゲート酸化膜の薄膜化が必要になると
共に、上述したように、現在の０．１８μｍ世代では何
とか許容できている技術も適用できなくなるおそれがあ
る。従って、チップの性能向上トレンドを維持するため
には、Ｅｍｂ・ＤＲＡＭ構造自体の抜本的な改善が必要
になると予想される。

【００１０】そこで、０．１μｍ以降のＥｍｂ・ＤＲＡ
Ｍで顕在化すると予想される、前述の６つの問題を全て
解決し、しかもチップ性能向上のトレンドを維持できる
素子構造として、ＤＲＡＭ部のワード線を基板に形成し
た「溝」に埋め込んでしまう、Trench Access Transist
or（ＴＡＴ）ＤＲＡＭセルが提案されている。

【００１１】ここで、図４を参照して、ＤＲＡＭメモリ
部ととロジック部とを混載したＥｍｂ・ＤＲＡＭであっ
て、ＤＲＡＭメモリ部がＴＡＴ・ＤＲＡＭセルで構成さ
れている半導体装置の構成を説明する。図４は、ＴＡＴ
・ＤＲＡＭセルのトランジスタ部の構成を示す断面図で
ある。尚、ＴＡＴ・ＤＲＡＭセルのキャパシタ部、及び
半導体装置のロジック部は、本発明と直接的な関係がな
いので、図４の図示及び説明を省略する。ＴＡＴ・ＤＲ
ＡＭセルのトランジスタ部１０は、Ｎチャネルトランジ
スタであって、図４に示すように、半導体基板、例えば
Ｓｉ基板１２に形成した溝１４内にゲート絶縁膜１６を
介して埋め込んだゲート電極１８と、溝１４の側方の基
板上層に形成した拡散層２０と、拡散層２０に接続され
た拡散層取り出し電極２２とを備えている。

【００１２】ＴＡＴ・ＤＲＡＭセル１０のＳｉ基板１２
には、図４に示すように、素子分離領域２４が、例えば
ＳＴＩ（Shallow Trench Isolation）技術によって、例
えば３００ｎｍ程度の深さで形成されている。Ｓｉ基板
１２及び素子分離領域２４には、溝１４が例えば１００
ｎｍ〜１５０ｎｍ程度の深さで形成され、溝１４内には
ゲート絶縁膜１６を介してワード線（ゲート電極）１８
が形成されている。

【００１３】２個の素子分離領域２４の間の領域、つま
りトランジスタ形成領域には、Ｐウエル２６が設けら
れ、Ｐウエル２６と溝１４との間のＳｉ基板１２の領域
には、高濃度、例えば５×１０¹⁷／ｃｍ³〜１×１０¹⁸
／ｃｍ³のチャネル拡散層２８が形成されている。一
方、溝１４の両側及び上部の半導体基板領域は、殆ど、
基板濃度であって、極めて低濃度と、例えば１×１０¹⁶
／ｃｍ³〜５×１０¹⁷／ｃｍ³となっている。ゲート絶縁
膜１６は、シリコンの熱酸化による酸化シリコン膜の適
用が可能であって、ゲート絶縁膜１６として例えば１．
５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜が形成され
ている。

【００１４】また、ワード線（ゲート電極）１８は、そ
の表面が溝１４上部のＳｉ基板１２表面より５０ｎｍ〜
１００ｎｍ以下、下方の位置にあるように形成されてい
て、後述の拡散層取り出し電極２２との耐圧が確保され
ている。ワード線（ゲート電極）１８は、信号遅延を抑
制するため、従来のＷＳｉ₂／ポリシリコンからなるポ
リサイド構造に代わり、例えばタングステン／窒化タン
グステン／ポリシリコン、又はコバルト／コバルトシリ
サイド／ポリシリコンからなる耐熱性のポリメタルゲー
ト構造が用いられている。これにより、ホウ素の突き抜
けや窒化タングステン界面への偏析などの問題は発生し
ない。図４中、１８ａは、タングステン／窒化タングス
テン又はコバルト／コバルトシリサイドを示す。

【００１５】また、溝１４上部の半導体基板領域には、
１×１０¹⁸ｃｍ^-3〜３×１０¹⁸ｃｍ ^-3程度の濃度のソー
ス／ドレイン拡散層２０が形成されている。Ｓｉ基板１
２との電界強度を緩和させることが望ましいので、拡散
層２０と共に、拡散層２０との接合部の半導体基板領域
が低濃度に設定され、低電界強度の接合が形成されてい
る。

【００１６】拡散層２０下のＳｉ基板１２は殆どイオン
注入されていない領域なので、１×１０¹⁶ｃｍ^-3〜５×
１０¹⁷ｃｍ^-3程度の非常に薄い濃度になっている。これ
により、本例のＮ−Ｐジャンクションは、超Graded Jun
ctionとなる。この超Graded Junctionは、逆バイアス時
の電界を緩和し、これにより、メガビット級のＤＲＡＭ
で僅かｐｐｍオーダーの不良ビットに起きる、通常より
も２桁程度も悪いジャンクションリークを抑制すること
ができる。この不良ビットのデータ保持特性が、ＤＲＡ
Ｍのチップ性能を支配しており、今後のＤＲＡＭでデー
タ保持特性を維持する重要な技術となっている。基板濃
度が５×１０¹⁶ｃｍ³程度ならば、８５℃で５００ｍsec
以上のデータ保持特性が期待できる。これは、実に４
〜５世代も前のＤＲＡＭのデータ保持特性に匹敵する性
能である。

【００１７】上述のように、ゲート電極１８がゲート絶
縁膜１６を介してＳｉ基板１２に埋め込まれ、拡散層２
０がＳｉ基板１２の上部層に形成されていることから、
チャネルは、ゲート電極１８が形成されている溝１４の
底部側の基板領域を廻り込むように形成される。これに
より、ＤＲＡＭのトランジスタ部は、溝１４をラウンド
する形でチャネルを形成して、長い実効的なチャネル長
を確保することも出来るので、バックバイアスを印加し
て使う、短チャネル効果が著しいＤＲＡＭセルのトラン
ジスタ特性を安定化させることも出来る。

【００１８】拡散層２０上を含めてＳｉ基板１２上に
は、溝１４内を除いて、膜厚２０ｎｍから４０ｎｍのＣ
ＶＤ・ＳｉＯ₂膜３２が、形成されている。ＳｉＯ₂膜
３２は、（１）Ｐウエル形成のためにイオン注入を行う
際にバッファー膜の役割りを果たし、（２）後で行うＤ
ＲＡＭセルのトランジスタの基板濃度調整のためのイオ
ン注入時に、イオン注入に対するストッパとして働き、
ＤＲＡＭのジャンクション部の基板濃度の低濃度化を実
現し、（３）後の工程で、溝１４に埋め込まれたワード
線の表面にサリサイドを形成する際に、ＤＲＡＭ部の拡
散層にサリサイドが形成されるのを防止する役割等を果
たす。

【００１９】また、溝１４の溝壁上部には、ＳｉＯ₂膜
３４が溝１４の側壁防護壁としてＳｉＯ₂膜３２の上面
まで設けられ、更に、ＳｉＯ₂膜３２上、ＳｉＯ₂膜３
４に沿って、及びゲート電極１８上には、ＳｉＮキャッ
プ層３６が設けてある。ＳｉＮキャップ層３６上には、
第１の層間絶縁膜３８が成膜され、表面が平坦化されて
いる。第１の層間絶縁膜３８、ＳｉＮキャップ層３６、
及びＣＶＤ・ＳｉＯ₂膜３２を貫通し、拡散層２０に接
続する拡散層取り出し電極２２が、リンドープトポリシ
リコンでプラグ状に形成されている。取り出し電極２２
は、拡散層２０の全面でコンタクトして、コンタクト抵
抗が低減するように、プラグ径が出来る限り大きく形成
されている。取り出し電極２２は、それぞれ、設計に応
じて、図示しないキャパシタ、及びビット線に接続され
ている。

【００２０】ここで、図５から図７を参照して、上述の
ＴＡＴ・ＤＲＡＭセルのトランジスタ部１０の作製方法
の前半工程を説明する。図５（ａ）から図５（ｃ）、図
６（ｄ）から図６（ｆ）、及び図７（ｇ）から図７
（ｉ）は、それぞれ、ＴＡＴ・ＤＲＡＭセルのトランジ
スタ部１０を作製する際の前半工程の工程毎の断面図で
ある。先ず、図５（ａ）に示すように、シャロートレン
チ分離（ＳＴＩ）によって素子分離領域２４をＳｉ基板
１２に形成し、基板表面にＣＶＤ・ＳｉＯ₂膜３２を堆
積する。次いで、ＤＲＡＭ形成領域にイオン注入して、
Ｓｉ基板１２の下層部にＰウエル２６を形成する。尚、
必要ならパンチスルーストップ・イオン注入を行う。こ
の段階では、まだ、トランジスタ部１０の基板濃度調整
用のイオン注入、つまりチャネルドープは行わない。

【００２１】次いで、ＣＶＤ・ＳｉＯ₂膜３２上に、フ
ォトレジスト膜を成膜し、続いて、図５（ｂ）に示すよ
うに、ワード線以外の領域を覆うパターンを有するレジ
ストマスク４４を形成する。次に、図５（ｃ）に示すよ
うに、レジストマスク４４を使ってＳｉＯ₂３２をエッ
チングし、続いて連続してＳｉ基板１２をエッチングし
て、フィールド領域内のＳｉ基板１２に溝深さが１００
〜１５０ｎｍ程度の溝１４を形成する。尚、溝１４は、
トランジスタの電界集中を防ぐために、図５（ｃ）に示
すように、底部を丸くラウンドにすることが望ましい。
また、溝１４の幅はトランジスタのチャネル長になるの
で、できるだけ溝１４を垂直に加工することが望まし
い。

【００２２】レジストマスク４４を除去し、図６（ｄ）
に示すように、膜厚１０ｎｍ〜２０ｎｍの犠牲酸化膜４
６を成膜する。次いで、イオン注入を行って、図６
（ｄ）に示すように、溝１４の下にトランジスタ部１０
のチャネル拡散層２８を形成する。トランジスタ部１０
のチャネル拡散層２８として、高濃度にする領域は、溝
１４の下方の基板領域であって、溝１４の側方のＳｉ基
板１２及びＳｉ基板１２の上層部には、殆ど、基板濃度
を調整するためのイオン注入を行う必要はない。ＣＶＤ
・ＳｉＯ₂膜３２がイオン注入に対するストッパの役割
を担うので、マスク無しで溝１４の下方の基板領域だけ
に、効果的なイオン注入が可能である。また、基板上層
部は、イオン注入が行われないので、極めて低濃度の領
域形成が可能である。

【００２３】次いで、図６（ｅ）に示すように、犠牲酸
化膜４６を除去し、ＳｉＯ₂又はＳｉＯＮからなるゲー
ト酸化膜１６を成膜し、リンドープトポリシリコン層４
８をゲート酸化膜１６上全面に堆積する。次に、リンド
ープトポリシリコン層４８をエッチバックして、図６
（ｆ）に示すように、溝１４内にリンドープトポリシリ
コン層からなるゲート電極（ワード線）１８を形成す
る。この際、ポリシリコン層４８の上面、つまりゲート
電極１８の上面がＳｉ基板１２の表面より５０〜１００
ｎｍ程度下に位置するようにエッチバックし、後で形成
する拡散層取り出し電極２２との間の絶縁耐圧を維持す
るための距離を確保する。本実施形態例では、トランジ
スタ部１０は、Ｎｃｈトランジスタであって、ポリシリ
コン層をＤＲＡＭ部のワード線のみに使用しているの
で、Ｎ⁺ゲート材料であるリンドープトポリシリコンが
適用できる。また、ゲート電極１８の膜厚は５０〜１５
０ｎｍ程度であり、「溝」状のワード線形成のみに最適
化した膜厚を設定することができる。

【００２４】次いで、図７（ｇ）に示すように、リンイ
オンをイオン注入して、ソース／ドレイン領域の拡散層
２０を形成する。イオン注入は、拡散層２０の上部のみ
にできるだけシャープなプロファイルでイオン注入す
る。予め設けたＣＶＤ・ＳｉＯ₂膜３２を貫通すれば良
いので、２０〜５０ＫｅＶの注入エネルギーで行い、１
×１０¹⁸〜３×１０¹⁸ｃｍ^-3程度の濃度にする。拡散層
２０の下Ｓｉ基板領域は、ほとんどイオン注入されてい
ない領域で、１×１０¹⁶〜５×１０¹⁷ｃｍ^-3程度の非常
に薄い濃度にできる。これにより、拡散層２０とＳｉ基
板１２の領域とのＮ−Ｐジャンクションは、超Graded J
unctionとなる。

【００２５】続いて、図７（ｈ）に示すように、ＳｉＯ
₂からなるサイドウォール３４を溝１４の溝壁上部に形
成し、更に基板全面にＳｉＮキャップ層３６を成膜す
る。ウエットエッチング処理によって、基板上に堆積し
たサイドウォール用の層間膜を除去する。ウエットエッ
チング処理の際、先に堆積したゲート電極１８直上のＳ
ｉＮキャップ層３６がストッパーとなる。更に、このレ
ジストをそのまま利用して、ＳｉＮキャップ層３６のＲ
ＩＥを行い、ゲート電極１８を露出させる。このＳｉＮ
キャップ層３６はＤＲＡＭ部の溝状ゲートで側壁保護の
役割も果たす。尚、ＲＩＥで、拡散層２０が露出しない
ようにする。

【００２６】次いで、図７（ｉ）に示すように、サリサ
イド１８ａの形成を行う。サリサイド１８ａの形成は、
ゲート電極１８上であり、低抵抗を実現したい領域だけ
に効率的に形成できるようになっている。サリサイド形
成後、ＳｉＮキャップ層３６を堆積する。この膜は、サ
リサイド形成部のジャンクションリークを抑えるのに効
果的である。

【００２７】ＴＡＴ・ＤＲＡＭセルの問題点ところで、上述のように、ＴＡＴ・ＤＲＡＭセルの構造
には、トランジスタ部のリーク電流が大きいという問題
があった。本発明者は、ＴＡＴ・ＤＲＡＭセルのトラン
ジスタ部のリーク電流が大きいという問題を研究した結
果、ＴＡＴ・ＤＲＡＭセルのトランジスタのソース／ド
レイン形成領域に不純物イオンを注入して拡散層を形成
する際、不純物イオンがゲート電極を貫通して、トラン
ジスタのチャネル領域にも注入され、不純物濃度が上昇
してリーク電流が増加することを見い出した。

【００２８】そこで、本発明の目的は、ＴＡＴ・ＤＲＡ
Ｍセルのトランジスタの拡散層に不純物イオンを注入す
る際、不純物イオンがゲート電極を貫通して、トランジ
スタのチャネル領域にも進入し、不純物濃度が上昇して
リーク電流が増加することがないように、拡散層に不純
物イオンを注入するようにした、ＴＡＴ・ＤＲＡＭセル
を有する半導体装置の作製方法を提供することである。

【００２９】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の作製方法は、半導体基板
に形成した溝内にゲート絶縁膜を介して埋め込んだゲー
ト電極と、溝の側方の半導体基板表面領域に形成した拡
散層とを有するＴＡＴ・ＤＲＡＭセルを備える半導体装
置の作製方法であって、素子分離領域をシリコン基板に
形成し、続いてシリコン基板をエッチングして、フィー
ルド領域内のシリコン基板に溝を形成する溝形成工程
と、イオン注入を行って、溝の下にチャネル拡散層を形
成する第１イオン注入工程と、基板全面にゲート酸化膜
を成膜し、続いてゲート酸化膜上全面にゲート電極層を
堆積する工程と、溝内のゲート電極の上面の所定位置よ
り上方位置までゲート電極層をエッチバックする第１エ
ッチバック工程と不純物イオンをイオン注入して、ソー
ス／ドレイン領域の拡散層を形成する第２イオン注入形
成工程と、溝内のゲート電極の上面の所定位置までゲー
ト電極層をエッチバックする第２エッチバック工程とを
備えることを特徴としている。

【００３０】本発明の第１エッチバック工程では、ゲー
ト電極層の途中までエッチバックしているので、第２イ
オン注入工程を実施する際、トランジスタ部のチャネル
領域がゲート電極の所定膜厚より膜厚の厚いゲート電極
層からなるマスクで覆われているので、不純物イオンが
チャネル領域に進入するようなことがない。従って、チ
ャネル領域の不純物濃度が高くならないので、トランジ
スタ部のリーク電流は小さい。例えば、第１エッチバッ
ク工程で、ゲート電極層を溝横のゲート酸化膜上まで又
はゲート酸化膜の上方までエッチバックしたときには、
溝深さと同じ厚さのゲート電極層、例えば１００ｎｍ〜
１５０ｎｍ程度のマスクでチャネル領域が覆われている
ので、不純物イオンがチャネル領域に進入するようなこ
とがない。

【００３１】好適には、溝形成工程では、素子分離領域
をシリコン基板に形成した後、基板全面にＣＶＤ・Ｓｉ
Ｏ₂膜を堆積し、続いてＣＶＤ・ＳｉＯ₂膜及び連続して
シリコン基板をエッチングして、フィールド領域内のシ
リコン基板に溝を形成し、第１エッチバック工程では、
ゲート電極層を溝横のＣＶＤ・ＳｉＯ₂膜までエッチバ
ックする。

【００３２】第２イオン注入工程では、ＣＶＤ・ＳｉＯ
₂膜の膜厚が２０ｎｍ以上４０ｎｍ以下で、溝深さが１
００ｎｍ以上１５０ｎｍ以下のとき、２０ＫｅＶ以上５
０ＫｅＶ以下の範囲の注入エネルギーで、ソース／ドレ
イン領域の拡散層の不純物濃度が１×１０¹⁸ｃｍ^-3以上
３×１０¹⁸ｃｍ^-3以下の範囲になるように不純物イオン
をイオン注入する。また、拡散層形成工程では、ソース
／ドレイン領域の拡散層の上部のみにできるだけシャー
プなプロファイルで不純物イオンをイオン注入する。

【００３３】

【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。尚、以下の実施形態例で示す成膜方法、絶
縁層、導電層等の組成及び膜厚、プロセス条件等は、本
発明の理解を容易にするための一つの例示であって、本
発明はこの例示に限定されるものではない。半導体装置の作製方法の実施形態例本実施形態例は、本発明に係る半導体装置の作製方法を
前述の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジス
タ部１０の作製に適用した実施形態の一例である。図１
（ａ）から（ｃ）、図２（ｄ）から（ｆ）、及び図３
（ｇ）から（ｉ）は、それぞれ、本実施形態例の方法に
より前述のＴＡＴ・ＤＲＡＭセルのトランジスタ部１０
を作製する際の工程毎の断面図である。

【００３４】本実施形態例の方法では、先ず、図１
（ａ）に示すように、シャロートレンチ分離（ＳＴＩ）
によって素子分離領域２４をＳｉ基板１２に形成し、基
板表面に膜厚が２０ｎｍ以上４０ｎｍ以下のＣＶＤ・Ｓ
ｉＯ₂膜３２を堆積する。次いで、ＤＲＡＭ形成領域に
イオン注入して、Ｓｉ基板１２の下層部にＰウエル２６
を形成する。尚、必要ならパンチスルーストップ・イオ
ン注入を行う。この段階では、まだ、トランジスタ部１
０の基板濃度調整用のイオン注入、つまりチャネルドー
プは行わない。

【００３５】次いで、ＣＶＤ・ＳｉＯ₂膜３２上に、フ
ォトレジスト膜を成膜し、続いて、図１（ｂ）に示すよ
うに、ワード線以外の領域を覆うパターンを有するレジ
ストマスク４４を形成する。次に、図１（ｃ）に示すよ
うに、レジストマスク４４を使ってＳｉＯ₂３２をエッ
チングし、続いて連続してＳｉ基板１２をエッチングし
て、フィールド領域内のＳｉ基板１２に溝深さが１００
〜１５０ｎｍ程度の溝１４を形成する。尚、溝１４は、
トランジスタの電界集中を防ぐために、図１（ｃ）に示
すように、底部を丸くラウンドにすることが望ましい。
また、溝１４の幅はトランジスタのチャネル長になるの
で、できるだけ溝１４を垂直に加工することが望まし
い。

【００３６】レジストマスク４４を除去し、図２（ｄ）
に示すように、膜厚１０ｎｍ〜２０ｎｍの犠牲酸化膜４
６を成膜する。次いで、イオン注入を行って、図２
（ｄ）に示すように、溝１４の下にトランジスタ部１０
のチャネル拡散層２８を形成する。トランジスタ部１０
のチャネル拡散層２８として、高濃度にする領域は、溝
１４の下方の基板領域であって、溝１４の側方のＳｉ基
板１２及びＳｉ基板１２の上層部には、殆ど、基板濃度
を調整するためのイオン注入を行う必要はない。ＣＶＤ
・ＳｉＯ₂膜３２がイオン注入に対するストッパの役割
を担うので、マスク無しで溝１４の下方の基板領域だけ
に、効果的なイオン注入が可能である。また、基板上層
部は、イオン注入が行われないので、極めて低濃度の領
域形成が可能である。

【００３７】次いで、図２（ｅ）に示すように、犠牲酸
化膜４６を除去し、ＳｉＯ₂又はＳｉＯＮからなるゲー
ト酸化膜１６を成膜し、リンドープトポリシリコン層４
８をゲート酸化膜１６上全面に堆積する。次に、図２
（ｆ）に示すように、リンドープトポリシリコン層４８
を溝１４の溝横のゲート酸化膜１６上又はＣＶＤ・Ｓｉ
Ｏ₂膜３２上までエッチバックする第１エッチバック工
程を実施する。この際、５０ｎｍ程度のオーバーエッチ
バックは許容される。

【００３８】次いで、図３（ｇ）に示すように、リン
（Ｐ）イオンをイオン注入して、ソース／ドレイン領域
の拡散層２０を形成する。イオン注入は、拡散層２０の
上部のみにできるだけシャープなプロファイルでイオン
注入する。予め設けたＣＶＤ・ＳｉＯ₂膜３２を貫通す
れば良いので、２０ＫｅＶ以上５０ＫｅＶ以下の注入エ
ネルギーで行い、拡散層２０の不純物濃度が１×１０¹⁸
ｃｍ^-3以上３×１０¹⁸ｃｍ^-3以下になるように、イオン
注入する。拡散層２０の下Ｓｉ基板領域は、ほとんどイ
オン注入されていない領域で、１×１０¹⁶〜５×１０¹⁷
ｃｍ^-3程度の非常に薄い濃度にできる。これにより、拡
散層２０とＳｉ基板１２の領域とのＮ−Ｐジャンクショ
ンは、超Graded Junctionとなる。

【００３９】このとき、リンドープトポリシリコン層４
８の厚さは、１００ｎｍ〜１５０ｎｍ程度であるから、
イオン注入のマスクとして十分な厚さである。この結
果、チャネル拡散層２８には、不純物イオン、つまりリ
ンイオンが進入せず、トランジスタ部１０のリーク電流
の増大を抑えることができる。

【００４０】次いで、第２エッチバック工程に移行し、
図３（ｈ）に示すように、ポリシリコン層４８の上面が
Ｓｉ基板１２の表面より５０〜１００ｎｍ程度下に位置
するように、ポリシリコン層４８を再びエッチバック
し、溝１４内にリンドープトポリシリコン層からなるゲ
ート電極（ワード線）１８を形成すると共に、後で形成
する拡散層取り出し電極２２との間の絶縁耐圧を維持す
るための距離を確保する。本実施形態例では、トランジ
スタ部１０は、Ｎｃｈトランジスタであって、ポリシリ
コン層をＤＲＡＭ部のワード線のみに使用しているの
で、Ｎ⁺ゲート材料であるリンドープトポリシリコンが
適用できる。また、ゲート電極１８の膜厚は５０〜１５
０ｎｍ程度であり、「溝」状のワード線形成のみに最適
化した膜厚を設定することができる。

【００４１】次いで、図３（ｉ）に示すように、サリサ
イド１８ａの形成を行う。サリサイド１８ａの形成は、
ゲート電極１８上であり、低抵抗を実現したい領域だけ
に効率的に形成できるようになっている。

【００４２】

【発明の効果】本発明によれば、ゲート電極層を途中ま
で、例えば溝横のゲート酸化膜上まで又はゲート酸化膜
の上方までエッチバックする第１エッチバック工程と、
不純物イオンをイオン注入して、ソース／ドレイン領域
の拡散層を形成する第２イオン注入形成工程と、溝内の
ゲート電極の上面の所定位置までゲート電極層をエッチ
バックする第２エッチバック工程とを備える。これによ
り、第２イオン注入工程を実施する際、トランジスタ部
のチャネル領域が膜厚の厚いゲート電極層からなるマス
ク、例えば１００ｎｍ〜１５０ｎｍ程度のマスクで覆わ
れているので、不純物イオンがチャネル領域に進入する
ようなことがない。従って、チャネル領域の不純物濃度
が高くならないので、トランジスタ部のリーク電流は小
さい。

【図面の簡単な説明】

【図１】図１（ａ）から（ｃ）は、それぞれ、実施形態
例の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部
を作製する際の工程毎の断面図である。

【図２】図２（ｄ）から（ｆ）は、それぞれ、図１
（ｃ）に続いて、実施形態例の方法によりＴＡＴ・ＤＲ
ＡＭセルのトランジスタ部を作製する際の工程毎の断面
図である。

【図３】図３（ｇ）から（ｉ）は、それぞれ、図２
（ｆ）に続いて、実施形態例の方法によりＴＡＴ・ＤＲ
ＡＭセルのトランジスタ部を作製する際の工程毎の断面
図である。

【図４】ＴＡＴ・ＤＲＡＭセルのトランジスタ部の構成
を示す断面図である。

【図５】図５（ａ）から図５（ｃ）は、それぞれ、ＴＡ
Ｔ・ＤＲＡＭセルのトランジスタ部を作製する際の前半
工程の工程毎の断面図である。

【図６】図６（ｄ）から図６（ｆ）は、それぞれ、図５
（ｃ）に続いて、ＴＡＴ・ＤＲＡＭセルのトランジスタ
部を作製する際の前半工程の工程毎の断面図である。

【図７】図７（ｇ）から図７（ｉ）は、それぞれ、図６
（ｆ）に続いて、ＴＡＴ・ＤＲＡＭセルのトランジスタ
部を作製する際の前半工程の工程毎の断面図である。

【符号の説明】

１０……ＴＡＴ・ＤＲＡＭセルのトランジスタ部、１２
……Ｓｉ基板、１４……溝、１６……ゲート絶縁膜、１
８……ゲート電極、２０……拡散層、２２……拡散層取
り出し電極、２４……素子分離領域、２６……Ｐウエ
ル、２８……チャネル拡散層、３２……ＣＶＤ・ＳｉＯ
₂膜、３４……ＳｉＯ₂膜、３６……ＳｉＮキャップ
層。

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成した溝内にゲート絶縁
膜を介して埋め込んだゲート電極と、溝の側方の半導体
基板表面領域に形成した拡散層とを有するＴＡＴ・ＤＲ
ＡＭセルを備える半導体装置の作製方法であって、素子分離領域をシリコン基板に形成し、続いて前記シリ
コン基板をエッチングして、フィールド領域内のシリコ
ン基板に前記溝を形成する溝形成工程と、イオン注入を行って、前記溝の下にチャネル拡散層を形
成する第１イオン注入工程と、基板全面にゲート酸化膜を成膜し、続いて前記ゲート酸
化膜上全面にゲート電極層を堆積する工程と、前記溝内のゲート電極の上面の所定位置より上方位置ま
で前記ゲート電極層をエッチバックする第１エッチバッ
ク工程と不純物イオンをイオン注入して、ソース／ドレ
イン領域の拡散層を形成する第２イオン注入形成工程
と、前記溝内のゲート電極の上面の所定位置まで前記ゲート
電極層をエッチバックする第２エッチバック工程とを備
えることを特徴とする半導体装置の作製方法。
【請求項２】前記第１エッチバック工程では、前記ゲ
ート電極層を溝横のゲート酸化膜上まで又はゲート酸化
膜の上方までエッチバックすることを特徴とする請求項
１に記載の半導体装置の作製方法。
【請求項３】前記溝形成工程では、前記素子分離領域
をシリコン基板に形成した後、基板全面にＣＶＤ・Ｓｉ
Ｏ₂膜を堆積し、続いて前記ＣＶＤ・ＳｉＯ₂膜及び連続
してシリコン基板をエッチングして、フィールド領域内
のシリコン基板に溝を形成し、第１エッチバック工程では、前記ゲート電極層を溝横の
前記ＣＶＤ・ＳｉＯ₂膜までエッチバックすることを特
徴とする請求項１に記載の半導体装置の作製方法。
【請求項４】前記第２イオン注入工程では、前記ＣＶ
Ｄ・ＳｉＯ₂膜の膜厚が２０ｎｍ以上４０ｎｍ以下で、
前記溝の溝深さが１００ｎｍ以上１５０ｎｍ以下のと
き、２０ＫｅＶ以上５０ＫｅＶ以下の範囲の注入エネル
ギーで、ソース／ドレイン領域の拡散層の不純物濃度が
１×１０¹⁸ｃｍ^-3以上３×１０¹⁸ｃｍ^-3以下の範囲にな
るように不純物イオンをイオン注入することを特徴とす
る請求項３に記載の半導体装置の作製方法。
【請求項５】前記第２イオン注入工程では、前記ソー
ス／ドレイン領域の拡散層の上部のみにシャープなプロ
ファイルで不純物イオンをイオン注入することを特徴と
する請求項１から４のうちのいずれか１項に記載の半導
体装置の作製方法。