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JP2003031702A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

Info

Publication number
JP2003031702A
JP2003031702A JP2001215360A JP2001215360A JP2003031702A JP 2003031702 A JP2003031702 A JP 2003031702A JP 2001215360 A JP2001215360 A JP 2001215360A JP 2001215360 A JP2001215360 A JP 2001215360A JP 2003031702 A JP2003031702 A JP 2003031702A
Authority
JP
Japan
Prior art keywords
gate electrode
floating gate
insulating film
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001215360A
Other languages
English (en)
Inventor
Naoki Tsuji
直樹 辻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001215360A priority Critical patent/JP2003031702A/ja
Priority to TW091103931A priority patent/TW523915B/zh
Priority to US10/135,443 priority patent/US6818505B2/en
Priority to KR10-2002-0033439A priority patent/KR100438242B1/ko
Publication of JP2003031702A publication Critical patent/JP2003031702A/ja
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】 フローティングゲート電極の最大膜厚さ部分
を大きくすることなく、フローティングゲート電極とコ
ントロールゲート電極とのオーバーラップ面積を十分確
保することを可能とする、不揮発性半導体記憶装置およ
びその製造方法を提供する。 【解決手段】 フローティングゲート電極を、第１、第
２および第３フローティングゲート電極３，７，９の３
層構造とし、また、第１フローティングゲート電極３を
取囲む第１層間絶縁膜に段差部を設けることにより、第
２フローティングゲート電極７の底面の位置が、第１フ
ローティングゲート電極３の上面の位置よりも高い位置
となるように配置することが可能になる。その結果、従
来の不揮発性半導体装置におけるフローティングゲート
電極とコントロールゲート電極とのオーバラップ面積に
比べ、第１層間絶縁膜に段差部を設けた分だけ、オーバ
ラップ面積を増加させることが可能になる。また、フロ
ーティングゲート電極としての膜厚さが従来の構造のよ
うに厚くなることがない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、より特定的には、
不揮発性半導体記憶装置の構造の改良に関するものであ
る。
【０００２】
【従来の技術】従来から、フローティングゲート電極と
コントロールゲート電極とを有するスタックゲート型の
不揮発性半導体記憶装置においては、不揮発性半導体装
置のパフォーマンス向上のために、フローティングゲー
ト電極と基板との間の容量よりも、フローティングゲー
ト電極とコントロールゲート電極との間の容量を十分に
大きくする必要があった。ここでいう半導体装置のパフ
ォーマンスとは、セルの書き込み時や消去時の電圧を下
げる、あるいは書き込み時間や消去時間を短くすること
を意味する。
【０００３】フローティングゲート電極とコントロール
ゲート電極との間の容量は、フローティングゲート電極
とコントロールゲート電極とのオーバーラップ面積と、
フローティングゲート電極とコントロールゲート電極と
間の絶縁膜（通常は、酸化膜／窒化膜／酸化膜のいわゆ
るＯＮＯ膜により構成される積層膜）の厚さとによっ
て、おおよそ決定される。フローティングゲート電極と
コントロールゲート電極との間の容量を大きくするため
には、絶縁膜を薄くすればよいが、フローティングゲー
ト電極に蓄えられた電荷を保持するためには、あまり薄
くすることはできない。また、セルサイズの微細化にと
もない、従来の構造のままでは、フローティングゲート
電極とコントロールゲート電極との十分なオーバーラッ
プ面積を確保するのが困難になってきている。
【０００４】図１７に、従来のＡＮＤ型不揮発性半導体
記憶装置の断面構造を示す。半導体基板２０の主表面の
所定位置に、活性領域を規定するように、所定の間隔を
隔てて素子分離領域１が形成されている。活性領域にお
いては、半導体基板１の主表面の上に、ゲート絶縁膜２
を介在して、ポリシリコン膜からなるＴ字型のフローテ
ィングゲート３，７が設けられている。フローティング
ゲート電極３は、層間絶縁膜６に埋め込まれるように設
けられ、フローティングゲート電極７は、フローティン
グゲート電極３に接し、層間絶縁膜６に所定のパターン
形状に設けられている。フローティングゲート電極７の
上には、絶縁膜（ＯＮＯ膜）９が設けられ、この絶縁膜
９の上には、コントロールゲート電極１２が設けられて
いる。コントロールゲート電極１２の上には、層間絶縁
膜１４が設けられている。フローティングゲート電極を
Ｔ字型としているのは、フローティングゲート電極とコ
ントロールゲート電極とのオーバーラップ面積を十分に
確保するためである。
【０００５】一方、セルサイズが微細化すると必然的に
確保可能な横方向のオーバーラップ長さ（図１７中の寸
法ａ）は短くなり、オーバーラップ面積は小さくなる。
そこで、セルサイズが微細化した場合に、オーバーラッ
プ面積を増やして、フローティングゲート電極とコント
ロールゲート電極との間の容量を確保するために、図１
８の断面図に示すように、横方向に延びるフローティン
グゲート電極７の膜厚さ（図中ｂ）を厚くして、側面で
のオーバーラップ面積を増やす方法が採用されている
（図中のａ＋２×ｂがオーバーラップ長さ、ワード線幅
（奥行き方向）がオーバーラップ幅、よって、オーバー
ラップ面積＝オーバーラップ長さ×オーバーラップ
幅）。
【０００６】
【発明が解決しようとする課題】ここで、横方向に延び
るフローティングゲート電極７の膜厚さ（図中ｂ）を厚
くすると、ゲート酸化膜２の上面から絶縁膜９の下面ま
でのポリシリコン膜厚（図中Ｃ）が必然的に厚くなる。
ワード線方向（図中左右方向）のエッチング時には、こ
のポリシリコン膜厚の最大部分を必ずエッチングしなけ
ればならない。しかし、エッチング時間を長くするとワ
ード線が横方向（紙面垂直方向）にもエッチングされ、
ワード線の幅が細くなるという問題が挙げられる。
【０００７】また、ポリシリコンからなるフローティン
グゲート電極３の下部に設けられるゲート酸化膜２は、
その膜厚さが薄い。そのため、オーバーエッチング時間
に限界があり、また、時間制御も困難であることから、
ゲート酸化膜２がエッチングされＳｉ基板までエッチン
グされる問題、またはポリシリコン残が発生する問題が
生じ易いことが考えられる。
【０００８】したがって、この発明の目的は、上記問題
点を解決するためになされたものであり、ポリシリコン
からなるフローティングゲート電極の最大膜厚さ部分を
大きくすることなく、フローティングゲート電極とコン
トロールゲート電極とのオーバーラップ面積を十分確保
することを可能とする、不揮発性半導体記憶装置および
その製造方法を提供することにある。
【０００９】
【課題を解決するための手段】この発明に基いた不揮発
性半導体装置においては、半導体基板と、上記半導体基
板の主表面に設けられるゲート絶縁膜と、上記ゲート絶
縁膜の上に設けられる層間絶縁膜と、上記ゲート絶縁膜
に接し、上面のみが露出するように上記層間絶縁膜に埋
め込まれるように設けられる第１フローティングゲート
電極と、上記層間絶縁膜上に設けられる第２フローティ
ングゲート電極と、上記第１フローティングゲート電極
と上記第２フローティングゲート電極とを電気的に接続
するため、上記第１フローティングゲート電極、上記第
２フローティングゲート電極、および上記層間絶縁膜を
覆うように設けられる第３フローティングゲート電極
と、上記第３フローティングゲート電極を覆うように設
けられる絶縁膜と、上記絶縁膜を覆うように設けられる
コントロールゲート電極とを備え、上記第２フローティ
ングゲート電極の底面の位置が、上記第１フローティン
グゲート電極の上面の位置よりも高い位置に設けられ
る。
【００１０】また、この発明に基いた不揮発性半導体装
置の製造方法においては、半導体基板の主表面にゲート
絶縁膜を形成する工程と、上記ゲート絶縁膜の上に周囲
が層間絶縁膜で取囲まれた第１フローティングゲート電
極を形成する工程と、上記層間絶縁膜および上記第１フ
ローティングゲート電極の上面に半導体層を形成する工
程と、上記第１フローティングゲート電極の上面位置
を、上記層間絶縁膜の上面の位置よりも低くなるように
するとともに、上記層間絶縁膜の上面にのみ上記半導体
層を残存させるように、上記第１フローティングゲート
電極および上記半導体層のエッチングを行ない、残存す
る上記半導体層により第２フローティングゲート電極を
形成する工程と、上記第１フローティングゲート電極、
上記層間絶縁膜、および第２フローティングゲート電極
を覆うように第３フローティングゲート電極を形成する
工程と、上記第３フローティングゲート電極を覆うよう
に形成される絶縁膜と、上記絶縁膜を覆うように形成さ
れるコントロールゲート電極とを備える。
【００１１】上記不揮発性半導体装置およびその製造方
法によれば、第２フローティングゲート電極の底面の位
置が、第１フローティングゲート電極の上面の位置より
も高い位置となるように配置することにより、下方に位
置する第１フローティングゲート電極、上方に位置する
第２フローティングゲート電極、および第１フローティ
ングゲート電極と第２フローティングゲート電極を連結
する第３フローティングゲート電極の３層構造とするこ
とが可能になる。また、高さ方向に異なる位置に第１フ
ローティングゲート電極と第２フローティングゲート電
極とを配置したことから、第３フローティングゲート電
極に傾斜部分を生じさせることができる。その結果、フ
ローティングゲート電極のコントロールゲート電極との
接触長さが長くなり、フローティングゲート電極とコン
トロールゲート電極とのオーバラップ面積を増加させる
ことが可能になる。
【００１２】また、上記不揮発性半導体装置の発明にお
いて好ましくは、上記層間絶縁膜に、上記第１フローテ
ィングゲート電極の上面高さと略同じ高さとなる平坦面
が設けられる。
【００１３】また、上記不揮発性半導体装置の発明にお
いて好ましくは、上記層間絶縁膜に、上記第１フローテ
ィングゲート電極の上端部から上記第１層間絶縁膜の上
面に延びる斜面が設けられる。この構成によれば、第２
フローティングゲート電極と半導体基板に設けられる拡
散層配線領域との距離が十分設けられるため、第２フロ
ーティングゲート電極寄生容量と拡散層配線領域との間
の寄生容量の増大による不揮発性半導体装置のカップリ
ング比の低下を未然に解消することが可能になる。
【００１４】また、上記不揮発性半導体装置の発明にお
いて好ましくは、上記第１フローティングゲート電極、
および上記第２フローティングゲート電極は、空間的に
離れたところに位置し、上記第３フローティングゲート
電極により上記第１フローティングゲート電極と上記第
２フローティングゲート電極との電気的接続が図られ
る。
【００１５】この構成により、フローティングゲート電
極としての膜厚さを従来の構造のように大きくなること
がない。その結果、フローティングゲート電極の最大膜
厚さ部分を大きくすることなく、フローティングゲート
電極とコントロールゲート電極とのオーバーラップ面積
を十分確保することが可能になる。
【００１６】また、上記不揮発性半導体装置およびその
製造方法の発明において好ましくは、上記第２フローテ
ィングゲート電極の膜厚さは、上記第１フローティング
ゲート電極の膜厚さよりも薄く設けられる。これによ
り、ワード線方向のフローティングゲート電極のエッチ
ング時に、膜厚さが薄いゲート酸化膜に過剰なオーバー
エッチングがかかることが防止することが可能になる。
【００１７】また、上記不揮発性半導体装置の発明にお
いて好ましくは、上記第３フローティングゲート電極
は、ｎ型の不純物を含むシリコンで構成される。
【００１８】また、上記不揮発性半導体装置およびその
製造方法の発明において好ましくは、上記第３フローテ
ィングゲート電極は、上記第１フローティングゲート電
極よりｎ型の不純物を多く含む。これにより、第３フロ
ーティングゲート電極から第１フローティングゲート電
極に向けて不純物を拡散させることによって、不純物濃
度の薄い第１フローティングゲート電極の濃度を高め
て、セル動作時の印加電圧による空乏化を防ぐことが可
能になる。
【００１９】また、上記不揮発性半導体装置およびその
製造方法の発明において好ましくは、上記第２フローテ
ィングゲート電極は、上記第１フローティングゲート電
極よりｎ型の不純物を多く含む。これにより、第２フロ
ーティングゲート電極から不純物を拡散させることによ
って、不純物濃度の薄い第１フローティングゲート電極
の不純物濃度を高めて、セル動作時の印加電圧による空
乏化を防ぐことが可能になる。
【００２０】また、上記不揮発性半導体装置の製造方法
の発明において好ましくは、上記第２フローティングゲ
ート電極を形成する工程は、上記第１フローティングゲ
ート電極および上記半導体層のエッチングに用いられる
エッチャントに、上記第１フローティングゲート電極と
上記層間絶縁膜とのエッチングにおける速度比が１：１
となるエッチャントが用いられる。これにより、上記層
間絶縁膜に、上記第１フローティングゲート電極の上面
高さと略同じ高さとなる平坦面を形成することが可能に
なる。
【００２１】また、上記不揮発性半導体装置の製造方法
の発明において好ましくは、上記第２フローティングゲ
ート電極を形成する工程は、上記第１フローティングゲ
ート電極および上記半導体層のエッチングに用いられる
エッチャントに、上記第１フローティングゲート電極と
上記層間絶縁膜とのエッチングにおける速度比が５：１
以上となるエッチャントが用いられる。これにより、上
記層間絶縁膜に、上記第１フローティングゲート電極の
上端部から上記第１層間絶縁膜の上面に延びる斜面を形
成することが可能になる。
【００２２】また、上記不揮発性半導体装置の製造方法
の発明において好ましくは、上記第１フローティングゲ
ート電極、上記第２フローティングゲート電極、および
上記第３フローティングゲート電極は、アモルファスシ
リコンである。
【００２３】また、上記不揮発性半導体装置の製造方法
の発明において好ましくは、上記第１フローティングゲ
ート電極、上記第２フローティングゲート電極、および
上記第３フローティングゲート電極は、ポリシリコンで
ある。
【００２４】また、上記不揮発性半導体装置の製造方法
の発明において好ましくは、上記層間絶縁膜は、ＣＶＤ
酸化膜である。
【００２５】また、上記不揮発性半導体装置の製造方法
の発明において好ましくは、ワード線形成工程をさらに
備え、上記ワード線に形成される開口部に堆積した上記
第３、第２、および第１フローティングゲート電極材料
を除去した後に、さらに上記開口部の底面部分に残存す
る上記フローティングゲート電極材料を除去する工程を
有する。また、好ましくは、上記開口部の底面部分に残
存する第１フローティングゲート電極材料の除去に、希
アンモニア溶液を用いる。これにより、開口部の底面部
分に残存する第１フローティングゲート電極材料を確実
に除去することが可能になる。
【００２６】
【発明の実施の形態】以下、本発明に基いた各実施の形
態における不揮発性半導体装置の構造およびその製造つ
いて図を参照しながら説明する。
【００２７】（実施の形態１）まず、本実施の形態にお
ける不揮発性半導体装置の構造およびその製造方法つい
て、図１から図９を参照しながら説明する。なお、本実
施の形態における不揮発性半導体装置は、ＡＮＤ型フラ
ッシュメモリであり、図１は本実施の形態における不揮
発性半導体装置の構造を示す断面図であり、図２から図
９は本実施の形態における不揮発性半導体装置の製造方
法を示す断面図である。
【００２８】（不揮発性半導体装置の構造）図１を参照
して、半導体基板であるシリコン基板２０の所定位置に
活性領域を規定するように、素子分離領域１が設けられ
ている。シリコン基板２０の主表面にはゲート絶縁膜２
が設けられている。ゲート絶縁膜２の上には第１層間絶
縁膜６が設けられるとともに、ゲート絶縁膜２に接し、
上面のみが露出するように第１層間絶縁膜６に埋め込ま
れる第１フローティングゲート電極３が設けられてい
る。第１フローティングゲート電極３を取囲む周囲の第
１層間絶縁膜６には、第１フローティングゲート電極３
の上面の高さと同じ高さとなる平坦面６ａが設けられ、
この平坦面６ａの端部から第１層間絶縁膜６の上面に延
びる斜面６ｂが設けられている。また、素子分離領域１
の上方に位置する第１層間絶縁膜６の上面は、第１フロ
ーティングゲート電極３の上面よりも高くなるように設
けられている。素子分離領域１の上方に位置する第１層
間絶縁膜６の上面には、ワード線方向に所定の間隔を隔
てて分離された第２フローティングゲート電極７が設け
られている。その結果、第２フローティングゲート電極
７の底面の位置が、第１フローティングゲート電極３の
上面の位置よりも高い位置となる。
【００２９】第１フローティングゲート電極３、第２フ
ローティングゲート電極７および、層間絶縁膜６の上面
には、第１フローティングゲート電極３と第２フローテ
ィングゲート電極７とを電気的に接続するための第３フ
ローティングゲート電極９が、第１フローティングゲー
ト電極３と第２フローティングゲート電極７との間に連
続的に設けられている。この第３フローティングゲート
電極９の上面には、ワード線方向に連続する絶縁膜１１
が設けられている。さらに、この絶縁膜１１の上には、
絶縁膜１１に沿って第１および第２コントロールゲート
電極１２，１３が設けられている。さらに、第２コント
ロールゲート電極１３の上には、第２コントロールゲー
ト電極１３に沿って第２層間絶縁膜１４が設けられてい
る。
【００３０】（不揮発性半導体記憶装置の製造方法）次
に、上記構造からなる不揮発性半導体記憶装置の製造方
法について、図２から図９を参照して説明する。まず、
図２を参照して、シリコン基板２０の表面にドライエッ
チングによりトレンチ溝を形成する。その後、このトレ
ンチ溝にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法等によりＳｉＯ 2等からなる素子
分離領域１を形成する。次に、シリコン基板２０の主表
面に、膜厚さ約８．５ｎｍの熱酸化膜からなるゲート絶
縁膜２を形成する。その後、ゲート絶縁膜２の上に、膜
厚さ約１５０ｎｍ、不純物濃度約１×１０20／ｃｍ3程
度の第１リンドープアモルファスシリコン膜３を堆積す
る。さらに、この第１リンドープアモルファスシリコン
膜３の上に膜厚さ約２００ｎｍのシリコン窒化膜４を堆
積する。
【００３１】このとき、第１リンドープアモルファスシ
リコン膜３のリン濃度は、セルの電気的動作を考えると
電圧を印加したときの空乏化をさけるためには１×１０
20／ｃｍ3より十分濃度が高い方が良い。しかし、リン
濃度を高くすると、後のプロセスフローの熱リン酸処理
時に、この第１リンドープアモルファスシリコン膜３に
熱リン酸が拡散し、第１リンドープアモルファスシリコ
ン膜３の下方に位置するゲート酸化膜２に悪影響をおよ
ぼす。したがって、セルの電気特性の観点からはリン濃
度は高い方が望ましいが、リン濃度を１×１０20／ｃｍ
3より高くすることはできない。
【００３２】次に、シリコン窒化膜４の上の第１フロー
ティングゲート電極が形成される領域に対応する位置
に、所定のパターン形状を有するフォトレジスト膜５
を、フォトリソグラフィ技術を用いて形成する。その
後、このフォトレジスト膜５をマスクとして異方性エッ
チングにより、シリコン窒化膜４のパターニングを行な
う。このとき周辺回路領域はフォトレジスト膜５で覆わ
れており、周辺回路領域のシリコン窒化膜４はエッチン
グされない。なお、周辺回路領域の図示は省略する。
【００３３】次に、図３を参照して、フォトレジスト膜
５を除去した後、パターニングされたシリコン窒化膜４
をマスクとして異方性エッチングにより、第１リンドー
プアモルファスシリコン膜３のパターニングを行なう。
このエッチング工程においても、周辺回路領域は、シリ
コン窒化膜４により全面が覆われているためエッチング
されることはない。
【００３４】次に、パターニングされた第１リンドープ
アモルファスシリコン膜３をマスクにして、シリコン基
板２０にヒ素（Ａｓ）を約１×１０13／ｃｍ2程度イオ
ン注入法により打ち込み、ソース／ドレイン領域４ａを
形成する。なお、図示しないが、第１リンドープアモル
ファスシリコン膜３の側面にサイドウォールを形成した
後、サイドウォールおよび第１リンドープアモルファス
シリコン膜３をマスクにして、シリコン基板２０にヒ素
を約２×１０15／ｃｍ2程度イオン注入法により打ち込
み、ＬＤＤ構造のソース／ドレイン領域を形成する工程
を採用することも可能である。
【００３５】次に、図４を採用して、シリコン基板２０
の表面全面に、ＣＶＤ法によりＴＥＯＳ酸化膜からなる
第１層間絶縁膜６を約５００ｎｍ堆積する。その後、Ｃ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）法により、シリコン窒化膜４が露出す
るまで第１層間絶縁膜６の表面を平滑にする。
【００３６】次に、図５を参照して、第１層間絶縁膜６
およびシリコン窒化膜４を約１５０ｎｍ程度、同時にド
ライエッチバックする。シリコン窒化膜４は、このドラ
イエッチバックにより完全に除去されることはない。ド
ライエッチバックの後、熱リン酸によって第１リンドー
プアモルファスシリコン膜３上のシリコン窒化膜４を完
全に除去し、第１リンドープアモルファスシリコン膜３
の表面を露出させる。この時点で、第１リンドープアモ
ルファスシリコン膜３の上面高さと、その周りを囲む第
１層間絶縁膜６の上面高さが略等しくなる。
【００３７】次に、フッ酸を用いて、露出している第１
リンドープアモルファスシリコン膜３の上面に形成され
た自然酸化膜を除去した後、第１層間絶縁膜６および第
１リンドープアモルファスシリコン膜３の上面に、不純
物濃度が約４×１０20／ｃｍ 3程度の第２リンドープア
モルファスシリコン膜７を約７５ｎｍ堆積する。
【００３８】この第２リンドープアモルファスシリコン
膜７の堆積膜厚さは、図２に示す工程で説明した第１リ
ンドープアモルファスシリコン膜３の堆積厚さ（１５０
ｎｍ）よりも薄い方が好ましい。
【００３９】その理由は、ワード線方向のフローティン
グゲート電極のエッチング時に、第１リンドープアモル
ファスシリコン膜３および第２リンドープアモルファス
シリコン膜７の両方を同時に除去する必要があるため、
膜厚さ約８．５ｎｍのゲート酸化膜２上に存在する第１
リンドープアモルファスシリコン膜３より、ソース／ド
レイン領域４ａの上に位置する膜厚さ約５００ｎｍの第
１層間絶縁膜６上に存在する第２リンドープアモルファ
スシリコン膜７の方が薄い方がエッチング時には好まし
いからである。つまり、膜厚さが薄いゲート酸化膜２に
過剰なオーバーエッチングがかかると、エッチャントが
エッチングストッパーであるゲート酸化膜２を突き抜
け、シリコン基板２０をエッチングする結果になるから
である。
【００４０】また、第２リンドープアモルファスシリコ
ン膜７のリン濃度は、第１リンドープアモルファスシリ
コン膜３のリン濃度より高くなるように設けられてい
る。これは、第２リンドープアモルファスシリコン膜７
からリンを拡散させることによって、不純物濃度の薄い
第１リンドープアモルファスシリコン膜３の不純物濃度
を高めて、セル動作時の印加電圧による空乏化を防ぐた
めである。
【００４１】また、第１リンドープアモルファスシリコ
ン膜３の不純物濃度を最初から高くしなかったのは前述
のとおりである。したがって、本工程においては、熱リ
ン酸処理は既に終了した段階であるので、拡散現象によ
り第１リンドープアモルファスシリコン膜３の濃度が高
くなっても何ら問題は生じない。
【００４２】再び、図５を参照して、活性領域に上方位
置を開口し、素子分離領域１の上方に残存するように、
第２リンドープアモルファスシリコン膜７上に、フォト
レジスト膜８を形成する。その後、図６を参照して、こ
のフォトレジスト膜８をマスクとしてドライエッチング
プロセスにより、第２リンドープアモルファスシリコン
膜７および第１リンドープアモルファスシリコン膜３を
約１５０ｎｍ相当エッチングする。これにより、メモリ
セル部の第２リンドープアモルファスシリコン膜７が除
去され、さらに第１リンドープアモルファスシリコン膜
３も半分程度エッチングされる。
【００４３】その結果、第１リンドープアモルファスシ
リコン膜からなる第１フローティングゲート電極３が完
成する。なお、このドライエッチングプロセスにおいて
は、リンドープアモルファスシリコン膜と第１層間絶縁
膜６とのエッチング速度比が１：１となるエッチャント
を用いて行なう。その後、フォトレジスト膜８を除去す
る。
【００４４】これにより、図６に示すように、第１フロ
ーティングゲート電極３と第１層間絶縁膜６とが同時に
エッチングされ、第１層間絶縁膜６には、第１フローテ
ィングゲート電極３の上面の高さと同じ高さとなる平坦
面６ａと、この平坦面６ａの端部から第１層間絶縁膜６
の上面に延びる斜面６ｂが設けられる。
【００４５】また、素子分離領域１の上方に位置する第
１層間絶縁膜６の上面は、フォトマスクに覆われている
ため、エッチングされることはなく、第１フローティン
グゲート電極３の上面よりも高くなる。なお、図示はし
ないが、周辺回路領域はフォトレジスト膜８で覆われて
おり、エッチングはされない。なお、このエッチング工
程においては、フォトレジスト膜８を用いて、メモリセ
ル部の第１フローティングゲート電極３の上方領域が開
口するパターンを形成したが、たとえば窒化膜を上記の
ようにパターニングして、窒化膜マスクでリンドープア
モルファスシリコン膜をエッチングし、熱リン酸によっ
て窒化膜マスクを除去する工程の採用も可能である。し
たがって、フォトマスクは、フォトレジスト膜に限定さ
れるものではない。
【００４６】次に、図７を参照して、ＨＦ処理にて第１
フローティングゲート電極３および第２リンドープアモ
ルファスシリコン膜７の上面に形成された自然酸化膜を
除去した後、膜厚さが約２０ｎｍ程度の第３リンドープ
アモルファスシリコン膜９を堆積する。これにより、第
１フローティングゲート電極３と第２リンドープアモル
ファスシリコン膜７とが電気的に接続される。この第３
リンドープアモルファスシリコン膜９の不純物濃度は約
４×１０20／ｃｍ3程度で、第１リンドープアモルファ
スシリコン膜３の不純物濃度より高く形成されている。
これは、第３リンドープアモルファスシリコン膜９から
第１フローティングゲート電極３に向けてリンを拡散さ
せることによって、不純物濃度の薄い第１フローティン
グゲート電極３の濃度を高めて、セル動作時の印加電圧
による空乏化を防ぐためである。
【００４７】次に、図８を参照して、メモリセル部の第
２リンドープアモルファスシリコン膜７の略中央領域に
開口部を有するフォトレジスト膜１０を形成する。その
後、図９を参照して、フォトレジスト膜１０をマスクと
して、第３リンドープアモルファスシリコン膜９および
第２リンドープアモルファスシリコン膜７をドライエッ
チングし、第１層間絶縁膜６でエッチングを止める。こ
れにより、第３リンドープアモルファスシリコン膜９お
よび第２リンドープアモルファスシリコン膜７が、分離
上で分断されることにより、第２フローティングゲート
電極７および第３フローティングゲート電極９の１方向
が完成する。その後、フォトレジスト膜１０を除去す
る。
【００４８】次に、図１０を参照して、ＨＦ処理によ
り、露出する第２フローティングゲート電極７および第
３フローティングゲート電極９の表面を清浄にして、Ｃ
ＶＤ法により酸化膜、窒化膜、酸化膜の積層膜からなる
絶縁膜１１を堆積させる。この絶縁膜１１は不揮発性半
導体装置でのいわゆるＯＮＯ膜である。その後、酸素雰
囲気中でこのＯＮＯ膜からなる絶縁膜１１に対してアニ
ール処理を行う。
【００４９】次に、図示しないが、周辺回路領域のみが
開口したフォトレジストマスクを形成する。このフォト
レジストマスクを用いて、周辺回路領域の絶縁膜１１、
第３フローティングゲート電極９、第２フローティング
ゲート電極７、および第１フローティングゲート電極３
形成するために堆積した第３、第２、および第１リンド
ープアモルファスシリコン膜９，７，３を、順次エッチ
ングにより除去する。
【００５０】さらに、図示しないが、周辺回路領域のみ
に上記フォトレジストマスクを設けたまま、ＨＦ液によ
って周辺回路領域のゲート絶縁膜２をエッチングにより
除去し、周辺回路領域のシリコン基板２０の表面を露出
させる。その後、Ｈ2ＳＯ4／Ｈ2Ｏ2溶液（硫酸過水溶
液）等でフォトレジストマスクを除去する。さらにフッ
酸液（ＨＦ液）で、シリコン基板２０の表面を清浄した
後、周辺回路領域にゲート酸化膜となる熱酸化膜を２０
ｎｍ形成する。
【００５１】再び図１を参照して、コントロールゲート
電極を構成する、リンドープアモルファスシリコン膜１
２を、シリコン基板２０の上方全面に約１００ｎｍ堆積
し、さらにリンドープアモルファスシリコン膜１２の上
全面にタングステンシリコン膜１３を約１００ｎｍ堆積
する。その後、タングステンシリコン膜１３の上に、Ｃ
ＶＤ法によりＴＥＯＳ膜からなる第２層間絶縁膜１４を
約２２０ｎｍ堆積する。
【００５２】フォトレジストにより、周辺回路ゲート、
メモリセル部のワード線をパターニングする。このフォ
トレジストをマスクとしてＴＥＯＳ膜１４をドライエッ
チング後、レジストを除去する。さらに、パターニング
されたＴＥＯＳ膜１４をマスクとして、メモリセル部と
周辺回路部のタングステンシリコン膜１３と、その下の
アモルファスシリコン膜１２を異方性エッチングする。
これにより、図１０に示す断面形状の半導体装置が得ら
れる。なお、図１０は、図１に示す断面構造のワード線
に形成される開口部の断面図である。ワード線部は、図
１に示す構造のままである。
【００５３】次に、メモリセ部のみを開口したパターン
を有するフォトレジスト膜を形成した後に、先にパター
ニングされたＴＥＯＳ膜１４をマスクにして、ワード線
とワード線との間のＯＮＯ膜１１を異方性ドライエッチ
ングにより除去する。さらに、異方性ドライエッチング
により、ワード線とワード線との間に積層された第３お
よび第１アモルファスシリコン膜９，３と、積層された
第３および第２アモルファスシリコン膜９，７をそれぞ
れ除去する。これにより、図１１に示す断面形状の半導
体装置が得られる。なお、図１１は、図１に示す断面構
造のワード線に形成される開口部の断面図である。ワー
ド線部は、図１に示す構造のままである。
【００５４】次に、周辺回路領域を覆っているレジスト
膜を除去した後に、希アンモニア溶液で、拡散層上の厚
い絶縁膜６と、第１ゲート３の境界の底に残っている、
先にドライエッチングで除去しきれなかったメモリセル
部の第１アモルファスシリコン膜の残磋をウエットエッ
チングにより除去する。従来のドライエッチングプロセ
スでは、厚い絶縁膜６に囲まれた第１アモルファスシリ
コン膜３は、第１ゲートの形状が順テーパ気味になった
とき、図１２に示すように、厚い絶縁膜６の上部ががひ
さしとなって、下部に残磋が発生しやすかった。
【００５５】しかしながら、希アンモニア溶液は、液体
なので、回り込んでエッチングする効果があるため、ド
ライエッチングでは陰になってエッチングプラズマが入
りにくいために、エッチングされにくい部分のポリシリ
コン残磋を問題なく除去することが可能になる。
【００５６】なお、図１２（ａ）は、本実施の形態１に
おける問題点を指摘するための断面図であり、図１２
（ｂ）は、第１アモルファスシリコン膜３が、残磋とし
て残った場合の問題点を指摘するための断面図である。
【００５７】次に、図示しないが、 周辺回路領域のｎ
チャネルトランジスタのソース領域およびドレイン領域
にｎ型不純物をイオン注入法により注入し、ｐチャネル
トランジスタのソース及びドレイン領域にｐ型不純物を
イオン注入法によりそれぞれ注入する。その後、層間絶
縁膜を１０００ｎｍ堆積後、各素子にコンタクトを取る
ための穴を開口し、Ａｌなどのメタルによって回路を接
続する。これにより、図１に示す、本実施の形態におけ
る不揮発性半導体装置が完成する。
【００５８】（作用・効果）以上、本実施の形態におけ
る不揮発性半導体装置およびその製造方法によれば第２
フローティングゲート電極７の底面の位置が、第１フロ
ーティングゲート電極３の上面の位置よりも高い位置と
なるように配置することにより、下方に位置する第１フ
ローティングゲート電極３、上方に位置する第２フロー
ティングゲート電極７、および第１フローティングゲー
ト電極３と第２フローティングゲート電極７とを連結す
る第３フローティングゲート電極９の３層構造とするこ
とが可能になる。また、高さ方向に異なる位置に第１フ
ローティングゲート電極３と第２フローティングゲート
電極７とを配置したことから、第３フローティングゲー
ト電極９に傾斜部分を生じさせることができる。これに
より、フローティングゲート電極のコントロールゲート
電極との接触長さが長くなり、フローティングゲート電
極とコントロールゲート電極とのオーバラップ面積を増
加させることが可能になる。
【００５９】その結果、リンドープアモルファスポリシ
リコンからなるフローティングゲート電極の最大膜厚さ
部分を大きくすることなく、フローティングゲート電極
とコントロールゲート電極とのオーバーラップ面積を十
分確保することが可能になる。
【００６０】（実施の形態２）次に、本発明に基いた実
施の形態における不揮発性半導体装置の構造およびその
製造方法ついて図１３から図１５を参照しながら説明す
る。なお、本実施の形態における不揮発性半導体装置
は、ＡＮＤ型フラッシュメモリであり、図１３は本実施
の形態における不揮発性半導体装置の構造を示す断面図
であり、図１４および図１５は本実施の形態における不
揮発性半導体装置の製造方法を示す断面図である。な
お、以下の説明においては、本実施の形態における特徴
的構造部分のみを説明することとし、上記実施の形態１
と同一または相当部分については、同一の参照番号を付
し、詳細な説明は省略する。
【００６１】（不揮発性半導体装置の構造）まず、上記
実施の形態１における不揮発性半導体装置の構造におい
ては、図１を参照して、第１フローティングゲート電極
３を取囲む周囲の第１層間絶縁膜６も、第１フローティ
ングゲート電極３の上面の高さと同じ高さとなるように
設けられている。その結果、この領域において、第２フ
ローティングゲート電極７とソース／ドレイン領域４ａ
との距離が近くなり、寄生容量が増大して、不揮発性半
導体装置のカップリング比が低下する問題が生じること
が考えられる。そこで、本実施の形態における不揮発性
半導体装置においては、この問題を解決する構造を備え
ている。
【００６２】図１３を参照して、本実施の形態における
不揮発性半導体装置は、第１フローティングゲート電極
３を取囲む周囲の第１層間絶縁膜６には、第１フローテ
ィングゲート電極３の上面の高さと同じ高さの平坦面が
形成されることなく、第１フローティングゲート電極３
の上端部から第１層間絶縁膜６の上面に延びる斜面６ｃ
が形成されている。その他の構成は、上記実施の形態１
における不揮発性半導体装置と同じである。
【００６３】（不揮発性半導体装置の製造方法）次に、
上記構造からなる不揮発性半導体記憶装置の製造方法に
ついて、図５、図１４および図１５を参照して説明す
る。なお、上記図２から図４に示すまでの工程は上記実
施の形態１と同じであるため、その説明は省略する。
【００６４】図５を参照して、フォトレジスト８をマス
クとしてドライエッチングプロセスにより、第２リンド
ープアモルファスシリコン膜７および第１リンドープア
モルファスシリコン膜３を約１５０ｎｍ相当エッチング
する。これにより、図１４に示すように、メモリセル部
の第２リンドープアモルファスシリコン膜７が除去さ
れ、さらに第１リンドープアモルファスシリコン膜３も
半分程度エッチングされる。
【００６５】その結果、リンドープアモルファスシリコ
ン膜からなる第１フローティングゲート電極３が完成す
る。なお、このドライエッチングプロセスにおいては、
リンドープアモルファスシリコン膜と第１層間絶縁膜６
とのエッチング速度比が、実施の形態１とは異なり、
５：１以上となるエッチャントを用いて行なう。その
後、フォトレジスト８を除去する。
【００６６】これにより、図１４に示すように、第１フ
ローティングゲート電極３のみがエッチグされ、第１層
間絶縁膜６は実施の形態１のように大きくエッチングさ
れることなく、第１フローティングゲート電極３の上端
部から第１層間絶縁膜６の上面に延びる斜面６ｃのみが
形成されることになる。
【００６７】次に、図１５を参照して、上記実施の形態
１の場合と同様に、ＨＦ処理にて第１フローティングゲ
ート電極３および第２リンドープアモルファスシリコン
膜７の上面に形成された自然酸化膜を除去した後、膜厚
さが約２０ｎｍ程度の第３リンドープアモルファスシリ
コン膜９を堆積する。その後、上記実施の形態１におい
て示した、図８〜図１１に示す工程と同様の工程を採用
することにより、図１３に示す、本実施の形態における
不揮発性半導体装置が完成する。
【００６８】（作用・効果）以上、本実施の形態におけ
る不揮発性半導体装置およびその製造方法によれば、上
記実施の形態１と同様の作用効果を得ることができる。
また、図１２に説明したのと同様の問題の発生について
も（図１６参照）、本実施の形態において解決すること
が可能になる。さらに、本実施の形態においては、第１
フローティングゲート電極３を取囲む周囲の第１層間絶
縁膜６には、第１フローティングゲート電極３の上面の
高さと同じ高さの平坦面が形成されることなく、第１フ
ローティングゲート電極３の上端部から第１層間絶縁膜
６の上面に延びる斜面６ｃが形成されていることから、
第２フローティングゲート電極７とソース／ドレイン領
域４ａとの距離が実施の形態に比べて離されることにな
り、寄生容量の増大による不揮発性半導体装置のカップ
リング比の低下を未然に解消することが可能になる。
【００６９】なお、上記各実施の形態において、第１リ
ンドープアモルファスシリコン膜３に代わり、ノンドー
プアモルファスシリコンを用いることも可能である。ま
た、アモルファスシリコン膜についてはポリシリコンを
使用することも可能である。さらに、堆積時はアモルフ
ァスシリコンであっても、後のプロセスフローにおける
熱処理によって、ポリシリコンに変わることがある。
【００７０】以上、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられ
る。本発明の技術的範囲は上記した説明ではなくて特許
請求の範囲によって画定され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００７１】
【発明の効果】この発明に基いた不揮発性半導体装置お
よびその製造方法によれば、フローティングゲート電極
の最大膜厚さを大きく増やすことなく、段差部を増やす
ことでフローティングゲート電極とコントロールゲート
電極とのオーバーラップ面積を飛躍的に向上させること
が可能になる。
【００７２】また、メモリセル部のワード線形成時のゲ
ートエッチングにおいて、周囲を層間絶縁膜とワード線
とに囲まれた開口部において、プラズマが入り込み難
く、ドライエッチングでは開口部の底部に導電層の残磋
が出やすい場合に、ドライエッチングで形状形成後にウ
エットエッチングを行うことにより、開口部の底部の残
磋を確実に除去することが可能になる。
【図面の簡単な説明】
【図１】 この発明に基いた実施の形態１における不揮
発性半導体装置の構造を示す断面図である。
【図２】 この発明に基いた実施の形態１における不揮
発性半導体装置の製造工程を示す第１断面図である。
【図３】 この発明に基いた実施の形態１における不揮
発性半導体装置の製造工程を示す第２断面図である。
【図４】 この発明に基いた実施の形態１における不揮
発性半導体装置の製造工程を示す第３断面図である。
【図５】 この発明に基いた実施の形態１における不揮
発性半導体装置の製造工程を示す第４断面図である。
【図６】 この発明に基いた実施の形態１における不揮
発性半導体装置の製造工程を示す第５断面図である。
【図７】 この発明に基いた実施の形態１における不揮
発性半導体装置の製造工程を示す第６断面図である。
【図８】 この発明に基いた実施の形態１における不揮
発性半導体装置の製造工程を示す第７断面図である。
【図９】 この発明に基いた実施の形態１における不揮
発性半導体装置の製造工程を示す第８断面図である。
【図１０】 この発明に基いた実施の形態１における、
メモリセル部のワード線形成エッチングの、ワードライ
ンと平行する方向の第１開口部断面図である。
【図１１】 この発明に基いた実施の形態１における、
メモリセル部のワード線形成エッチングの、ワードライ
ンと平行する方向の第２開口部断面図である。
【図１２】 （ａ），（ｂ）は、メモリセル部のワード
線形成エッチングにおける問題を示す、ワードラインと
平行する方向の開口部断面図である。
【図１３】 この発明に基いた実施の形態２における不
揮発性半導体装置の構造を示す断面図である。
【図１４】 この発明に基いた実施の形態２における不
揮発性半導体装置の製造工程を示す第５断面図である。
【図１５】 この発明に基いた実施の形態２における不
揮発性半導体装置の製造工程を示す第６断面図である。
【図１６】 （ａ），（ｂ）は、メモリセル部のワード
線形成エッチングにおける問題を示す、ワードラインと
平行する方向の開口部断面図である。
【図１７】 従来の技術における第１の不揮発性半導体
装置の構造を示す断面図である。
【図１８】 従来の技術における第２の不揮発性半導体
装置の構造を示す断面図である。
【符号の説明】
１ 素子分離領域、２ ゲート絶縁膜、３ 第１フロー
ティングゲート電極（第１リンドープアモルファスシリ
コン膜）、４ａ ソース／ドレイン領域、６第１層間絶
縁膜、６ａ 平坦面、６ｂ，６ｃ 斜面、７ 第２フロ
ーティングゲート電極（第２リンドープアモルファスシ
リコン膜）、９ 第３フローティングゲート電極（第３
リンドープアモルファスシリコン膜）、１１ 絶縁膜、
１２第１コントロールゲート電極（リンドープアモルフ
ァスシリコン膜）、１３ 第２コントロールゲート電極
（タングステンシリコン膜）、１４ 第２層間絶縁膜、
２０ シリコン基板。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の主表面に設けられるゲート絶縁膜と、 前記ゲート絶縁膜の上に設けられる層間絶縁膜と、 前記ゲート絶縁膜に接し、上面のみが露出するように前
    記層間絶縁膜に埋め込まれるように設けられる第１フロ
    ーティングゲート電極と、 前記層間絶縁膜上に設けられる第２フローティングゲー
    ト電極と、 前記第１フローティングゲート電極と前記第２フローテ
    ィングゲート電極とを電気的に接続するため、前記第１
    フローティングゲート電極、前記第２フローティングゲ
    ート電極、および前記層間絶縁膜を覆うように設けられ
    る第３フローティングゲート電極と、 前記第３フローティングゲート電極を覆うように設けら
    れる絶縁膜と、 前記絶縁膜を覆うように設けられるコントロールゲート
    電極とを備え、 前記第２フローティングゲート電極の底面の位置が、前
    記第１フローティングゲート電極の上面の位置よりも高
    い位置に設けられる、不揮発性半導体記憶装置。
  2. 【請求項２】 前記層間絶縁膜に、前記第１フローティ
    ングゲート電極の上面高さと略同じ高さとなる平坦面が
    設けられる、請求項１に記載の不揮発性半導体記憶装
    置。
  3. 【請求項３】 前記層間絶縁膜に、前記第１フローティ
    ングゲート電極の上端部から前記第１層間絶縁膜の上面
    に延びる斜面が設けられる、請求項１に記載の不揮発性
    半導体記憶装置。
  4. 【請求項４】 前記第１フローティングゲート電極、お
    よび前記第２フローティングゲート電極は、空間的に離
    れたところに位置し、前記第３フローティングゲート電
    極により前記第１フローティングゲート電極と前記第２
    フローティングゲート電極との電気的接続が図られる、
    請求項１から３のいずれかに記載の不揮発性半導体記憶
    装置。
  5. 【請求項５】 前記第２フローティングゲート電極の膜
    厚さは、前記第１フローティングゲート電極の膜厚さよ
    りも薄く設けられる、請求項１から４のいずれかに記載
    の不揮発性半導体記憶装置。
  6. 【請求項６】 前記第３フローティングゲート電極は、
    ｎ型の不純物を含むシリコンで構成される、請求項１か
    ら５のいずれかに記載の不揮発性半導体記憶装置。
  7. 【請求項７】 前記第３フローティングゲート電極は、
    前記第１フローティングゲート電極よりｎ型の不純物を
    多く含む、請求項１から６のいずれかに記載の不揮発性
    半導体記憶装置。
  8. 【請求項８】 前記第２フローティングゲート電極は、
    前記第１フローティングゲート電極よりｎ型の不純物を
    多く含む、請求項１から７のいずれかに記載の不揮発性
    半導体記憶装置。
  9. 【請求項９】 半導体基板の主表面にゲート絶縁膜を形
    成する工程と、 前記ゲート絶縁膜の上に周囲が層間絶縁膜で取囲まれた
    第１フローティングゲート電極を形成する工程と、 前記層間絶縁膜および前記第１フローティングゲート電
    極の上面に半導体層を形成する工程と、 前記第１フローティングゲート電極の上面位置を、前記
    層間絶縁膜の上面の位置よりも低くなるようにするとと
    もに、前記層間絶縁膜の上面にのみ前記半導体層を残存
    させるように、前記第１フローティングゲート電極およ
    び前記半導体層のエッチングを行ない、残存する前記半
    導体層により第２フローティングゲート電極を形成する
    工程と、 前記第１フローティングゲート電極、前記層間絶縁膜、
    および第２フローティングゲート電極を覆うように第３
    フローティングゲート電極を形成する工程と、 前記第３フローティングゲート電極を覆うように形成さ
    れる絶縁膜と、 前記絶縁膜を覆うように形成されるコントロールゲート
    電極と、を備える、不揮発性半導体記憶装置の製造方
    法。
  10. 【請求項１０】 前記第２フローティングゲート電極を
    形成する工程は、 前記第１フローティングゲート電極および前記半導体層
    のエッチングに用いられるエッチャントに、前記第１フ
    ローティングゲート電極と前記層間絶縁膜とのエッチン
    グにおける速度比が１：１となるエッチャントが用いら
    れる、請求項９に記載の不揮発性半導体記憶装置の製造
    方法。
  11. 【請求項１１】 前記第２フローティングゲート電極を
    形成する工程は、 前記第１フローティングゲート電極および前記半導体層
    のエッチングに用いられるエッチャントに、前記第１フ
    ローティングゲート電極と前記層間絶縁膜とのエッチン
    グにおける速度比が５：１以上となるエッチャントが用
    いられる、請求項９に記載の不揮発性半導体記憶装置の
    製造方法。
  12. 【請求項１２】 前記第２フローティングゲート電極の
    膜厚さは、前記第１フローティングゲート電極の膜厚さ
    よりも薄く形成される、請求項９から１１のいずれかに
    記載の不揮発性半導体記憶装置の製造方法。
  13. 【請求項１３】 前記第１フローティングゲート電極、
    前記第２フローティングゲート電極、および前記第３フ
    ローティングゲート電極は、アモルファスシリコンであ
    る、請求項９から１２のいずれかに記載の不揮発性半導
    体記憶装置の製造方法。
  14. 【請求項１４】 前記第１フローティングゲート電極、
    前記第２フローティングゲート電極、および前記第３フ
    ローティングゲート電極は、ポリシリコンである、請求
    項９から１２のいずれかに記載の不揮発性半導体記憶装
    置の製造方法。
  15. 【請求項１５】 前記第３フローティングゲート電極の
    不純物濃度が、前記第１フローティングゲート電極の不
    純物濃度より高いことを特徴とする、請求項９から１４
    のいずれかに記載の不揮発性半導体記憶装置の製造方
    法。
  16. 【請求項１６】 前記第２フローティングゲート電極の
    不純物濃度が、前記第１フローティングゲート電極の不
    純物濃度より高いことを特徴とする、請求項９から１５
    のいずれかに記載の不揮発性半導体記憶装置の製造方
    法。
  17. 【請求項１７】 前記層間絶縁膜は、ＣＶＤ酸化膜であ
    る、請求項９から１６のいずれかに記載の不揮発性半導
    体記憶装置の製造方法。
  18. 【請求項１８】 ワード線形成工程をさらに備え、 前記ワード線に形成される開口部に堆積した前記第３、
    第２、および第１フローティングゲート電極材料を除去
    した後に、さらに前記開口部の底面部分に残存する前記
    第１フローティングゲート電極材料を除去する工程を有
    する、請求項９から１７のいずれかに記載の不揮発性半
    導体記憶装置の製造方法。
  19. 【請求項１９】 前記開口部の底面部分に残存する第１
    フローティングゲート電極材料の除去に、希アンモニア
    溶液を用いる、請求項１８に記載の不揮発性半導体記憶
    装置の製造方法。
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