[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2003068951A - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

Info

Publication number
JP2003068951A
JP2003068951A JP2001256883A JP2001256883A JP2003068951A JP 2003068951 A JP2003068951 A JP 2003068951A JP 2001256883 A JP2001256883 A JP 2001256883A JP 2001256883 A JP2001256883 A JP 2001256883A JP 2003068951 A JP2003068951 A JP 2003068951A
Authority
JP
Japan
Prior art keywords
semiconductor element
weight
copper
frame
shaped insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001256883A
Other languages
English (en)
Inventor
Yoshihiro Basho
義博 芭蕉
Shin Matsuda
伸 松田
Masaaki Iguchi
公明 井口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2001256883A priority Critical patent/JP2003068951A/ja
Publication of JP2003068951A publication Critical patent/JP2003068951A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】半導体素子が作動時に発する熱を外部に効率よ
く放散することができず、半導体素子に熱破壊が発生す
る。 【解決手段】タングステンが40乃至70重量%、銅が
30乃至60重量%から成る中間層1cの上下両面にタ
ングステンが25乃至35重量%、銅が65乃至75重
量%から成る上下層1b、1dを配した3層構造を有す
る基体1と、Li 23を5〜30重量%含有する屈服点
が40〜800℃のリチウム珪酸ガラスを20〜80体
積%と、クオーツ、クリストバライト、トリジマイト、
エンスタタイト、フォルステライトの少なくとも1種か
ら成るフィラー成分を20〜80体積%の割合で含む形
成体を焼成し、クオーツ、クリストバライト、トリジマ
イト、エンスタタイト、フォルステライトの少なくとも
1種の結晶相を含有する焼結体から成る枠状絶縁体2
と、蓋体3とから成る半導体素子収納用パッケージ。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はLSI(大規模集積
回路素子)や光半導体素子等の半導体素子を収容するた
めの半導体素子収納用パッケージに関するものである。
【0002】
【従来の技術】従来、半導体素子を収容するための半導
体素子収納用パッケージは、上面に半導体素子が載置さ
れる載置部を有する銅−タングステン合金や銅−モリブ
デン合金等の金属材料からなる基体と、該基体の上面に
前記載置部を囲繞するようにして取着された酸化アルミ
ニウム質焼結体等の電気絶縁材料からなる枠状絶縁体
と、該枠状絶縁体の内周部から外周部にかけて被着導出
されているタングステン、モリブデン、マンガン等の高
融点金属からなる複数個の配線層と、前記枠状絶縁体の
上面に取着され、絶縁体の内側の穴を塞ぐ蓋体とから構
成されており、基体の半導体素子載置部に半導体素子を
接着剤を介して接着固定するとともに該半導体素子の各
電極をボンディングワイヤを介して枠状絶縁体に形成し
た配線層に電気的に接続し、しかる後、枠状絶縁体に蓋
体を該枠状絶縁体の内側の穴を塞ぐようにしてガラス、
樹脂、ロウ材等から成る封止材を介して接合させ、基体
と枠状絶縁体と蓋体とからなる容器内部に半導体素子を
気密に収容することによって製品としての半導体装置と
なる。
【0003】なお上述の半導体素子収納用パッケージに
おいては、半導体素子が載置される基体が銅−タングス
テン合金や銅−モリブデン合金等の金属材料で形成され
ており、該銅−タングステン合金や銅−モリブデン合金
等は熱伝導率が約180W/m・Kと高く熱伝導性に優
れていることから基体は半導体素子の作動時に発する熱
を良好に吸収するとともに大気中に良好に放散させるこ
とができ、これによって半導体素子を常に適温とし半導
体素子に熱破壊が発生したり、特性に熱劣化が発生した
りするのを有効に防止している。
【0004】また上述の半導体素子収納用パッケージの
基体として使用されている銅−タングステン合金や銅−
モリブデン合金はタングステン粉末やモリブデン粉末を
焼成して焼結多孔体を得、次に前記焼結多孔体の空孔内
に溶融させることによって製作されており、例えば、タ
ングステンから成る焼結多孔体に銅を含浸させる場合は
焼結多孔体が75乃至90重量%、銅が10乃至25重
量%の範囲に、モリブデンから成る焼結多孔体に銅を含
浸させる場合は焼結多孔体が80乃至90重量%、銅が
10乃至20重量%の範囲となっている。
【0005】
【発明が解決しようとする課題】しかしながら、この従
来の半導体素子収納用パッケージにおいては、枠状絶縁
体を形成する酸化アルミニウム質焼結体の比誘電率が9
〜10(室温、1MHz)と高いことから枠状絶縁体に
設けた配線層を伝わる電気信号の伝搬速度が遅く、その
ため信号の高速伝搬を要求する半導体素子は収容が不可
となる欠点を有していた。
【0006】またこの従来の半導体素子収納用パッケー
ジにおいては、枠状絶縁体に形成されている配線層はタ
ングステンやモリブデン、マンガン等の高融点金属材料
により形成されており、該タングステン等はその比電気
抵抗が5.4μΩ・cm(20℃)以上と高いことから
配線層に電気信号を伝搬させた場合、電気信号に大きな
減衰が生じ、電気信号を正確、かつ確実に伝搬させるこ
とができないという欠点も有していた。
【0007】更にこの従来の半導体素子収納用パッケー
ジにおいては、銅−タングステン合金あるいは銅−モリ
ブデン合金から成る基体の熱伝導率は最大でも約180
W/m・K程度であり、近時の高密度化、高集積化が大
きく進み、作動時に多量の熱を発する半導体素子を収容
した場合、半導体素子が作動時に発する熱は基体を介し
て外部に完全に放散させることができなくなり、その結
果、半導体素子が該素子自身の発する熱によって高温と
なり、半導体素子に熱破壊を招来させたり、特性にばら
つきを生じ安定に作動させることができないという欠点
も有していた。
【0008】本発明は上記欠点に鑑み案出されたもの
で、その目的は内部に高速駆動を行う半導体素子を収容
することができ、かつ収容する半導体素子を長期間にわ
たり正常、かつ安定に作動させることができる半導体素
子収納用パッケージを提供することにある。
【0009】
【課題を解決するための手段】本発明は、上面に半導体
素子が載置される載置部を有する基体と、前記基体上に
半導体素子載置部を囲繞するようにして取着され、半導
体素子の各電極が接続される配線層を有する枠状絶縁体
と、前記枠状絶縁体上に取着され、枠状絶縁体の内側を
気密に封止する蓋体とから成る半導体素子収納用パッケ
ージであって、前記枠状絶縁体はLi23を5〜30重
量%含有する屈服点が40〜800℃のリチウム珪酸ガ
ラスを20〜80体積%と、クオーツ、クリストバライ
ト、トリジマイト、エンスタタイト、フォルステライト
の少なくとも1種から成るフィラー成分を20〜80体
積%の割合で含む形成体を焼成して得られたクオーツ、
クリストバライト、トリジマイト、エンスタタイト、フ
ォルステライトの少なくとも1種の結晶相を含有する焼
結体から成り、かつ前記基体はタングステンと銅とから
成り、タングステンが40乃至70重量%、銅が30乃
至60重量%から成る中間層の上下両面にタングステン
が25乃至35重量%、銅が65乃至75重量%から成
る上下層を配した3層構造を有していることを特徴とす
るものである。
【0010】また本発明は、上面に半導体素子が載置さ
れる載置部を有する基体と、前記基体上に半導体素子載
置部を囲繞するようにして取着され、半導体素子の各電
極が接続される配線層を有する枠状絶縁体と、前記枠状
絶縁体上に取着され、枠状絶縁体の内側を気密に封止す
る蓋体とから成る半導体素子収納用パッケージであっ
て、前記枠状絶縁体はLi23を5〜30重量%含有す
る屈服点が40〜800℃のリチウム珪酸ガラスを20
〜80体積%と、クオーツ、クリストバライト、トリジ
マイト、エンスタタイト、フォルステライトの少なくと
も1種から成るフィラー成分を20〜80体積%の割合
で含む形成体を焼成して得られたクオーツ、クリストバ
ライト、トリジマイト、エンスタタイト、フォルステラ
イトの少なくとも1種の結晶相を含有する焼結体から成
り、かつ前記基体はモリブデンと銅とから成り、モリブ
デンが35乃至70重量%、銅が30乃至65重量%か
ら成る中間層の上下両面にモリブデンが20乃至30重
量%、銅が70乃至80重量%から成る上下層を配した
3層構造を有していることを特徴とするものである。
【0011】本発明の半導体素子収納用パッケージによ
れば、枠状絶縁体をLi23を5〜30重量%含有する
屈服点が40〜800℃のリチウム珪酸ガラスを20〜
80体積%と、クオーツ、クリストバライト、トリジマ
イト、エンスタタイト、フォルステライトの少なくとも
1種から成るフィラー成分を20〜80体積%の割合で
含む形成体を焼成して得られたクオーツ、クリストバラ
イト、トリジマイト、エンスタタイト、フォルステライ
トの少なくとも1種の結晶相を含有する焼結体で形成
し、かかる焼結体の比誘電率が約5(室温、1MHz)
と低いことから枠状絶縁体に設けた配線層を伝わる電気
信号の伝搬速度を速いものとして信号の高速伝搬を要求
する半導体素子の収容が可能となる。
【0012】また本発明の半導体素子収納用パッケージ
によれば、枠状絶縁体を構成する焼結体の焼成温度が8
50℃〜1100℃と低いことから枠状絶縁体と同時焼
成により形成される配線層を比電気抵抗が2.5μΩ・
cm(20℃)以下と低い銅や銀、金で形成することが
でき、その結果、配線層に電気信号を伝搬させた場合、
電気信号に大きな減衰が生じることはなく、電気信号を
正確、かつ確実に伝搬させることが可能となる。
【0013】更に本発明の半導体素子収納用パッケージ
によれば、基体をタングステンが40乃至70重量%、
銅が30乃至60重量%から成る中間層の上下両面にタ
ングステンが25乃至35重量%、銅が65乃至75重
量%から成る上下層を配した3層構造、またはモリブデ
ンが35乃至70重量%、銅が30乃至65重量%から
成る中間層の上下両面にモリブデンが20乃至30重量
%、銅が70乃至80重量%から成る上下層を配した3
層構造となしたことから基体の半導体素子載置部である
上層の熱伝導率を300W/m・K以上の高いものと
し、基体上に載置される半導体素子が作動時に多量の熱
を発したとしてもその熱は基体の半導体素子載置部平面
方向に素早く広がらせるとともに基体の上層、中間層、
下層を順次介して外部に効率よく確実に放散させること
ができ、これによって半導体素子は常に適温となり、半
導体素子を長期間にわたり安定かつ正常に作動させるこ
とが可能となる。
【0014】また更に本発明の半導体素子収納用パッケ
ージによれば、基体をタングステンが40乃至70重量
%、銅が30乃至60重量%から成る中間層の上下両面
にタングステンが25乃至35重量%、銅が65乃至7
5重量%から成る上下層を配した3層構造、またはモリ
ブデンが35乃至70重量%、銅が30乃至65重量%
から成る中間層の上下両面にモリブデンが20乃至30
重量%、銅が70乃至80重量%から成る上下層を配し
た3層構造となし、線熱膨張係数が小さい中間層を線熱
膨張係数の大きい上下層で挟み込むことにより基体全体
の線熱膨張係数を枠状絶縁体の線熱膨張係数(8〜12
ppm/℃)に近似させることができ、その結果、基体
上に枠状絶縁体を取着させる際や半導体素子が作動した
際等において基体と枠状絶縁体の両者に熱が作用したと
しても基体と枠状絶縁体との間には両者の線熱膨張係数
の相違に起因する大きな熱応力が発生することはなく、
これによって半導体素子を収納する空所の気密封止が常
に完全となり、半導体素子を安定かつ正常に作動させる
ことが可能となる。
【0015】
【発明の実施の形態】次に、本発明を添付図面に示す実
施例に基づき詳細に説明する。図1は本発明の半導体素
子収納用パッケージの一実施例を示す断面図であり、図
1において、1は基体、2は枠状絶縁体、3は蓋体であ
る。この基体1と枠状絶縁体2と蓋体3とにより内部に
半導体素子4を気密に収容する容器5が構成される。
【0016】前記基体1はその上面に半導体素子4が載
置される載置部1aを有するとともに上面外周部に該基
体1の上面に設けた半導体素子4が載置される載置部1
aを囲繞するようにして枠状絶縁体2がロウ材やガラ
ス、樹脂等の接着剤を介して取着されている。
【0017】前記基体1は半導体素子4を支持する支持
部材として作用するとともに半導体素子4が作動時に発
する熱を良好に吸収するとともに大気中に効率よく放散
させ、半導体素子4を常に適温とする作用をなし、枠状
絶縁体2に囲まれた基体1の載置部1a上に半導体素子
4がガラス、樹脂、ロウ材等の接着剤を介して固定され
る。
【0018】なお前記基体1はタングステンと銅とから
成り、タングステン粉末を焼成して得られる焼結多孔体
の空孔内に溶融させた銅を含浸させることによって製作
されている。
【0019】また前記基体1の上面外周部には該基体1
の上面に設けた半導体素子4が載置される載置部1aを
囲繞するようにして枠状絶縁体2がロウ材やガラス、樹
脂等の接着剤を介して取着されており、基体1と枠状絶
縁体2とで半導体素子4を収容するための空所が内部に
形成される。
【0020】前記基体1に取着される枠状絶縁体2はガ
ラス質の焼結体から成り、リチウム珪酸ガラスとクオー
ツ、クリストバライトなどのフィラー成分にアクリル樹
脂を主成分とするバインダー及び分散剤、可塑剤、有機
溶媒を加えて泥漿物を作るとともに該泥漿物をドクター
ブレード法やカレンダーロール法を採用することによっ
てグリーンシート(生シート)となし、しかる後、前記
グリーンシートに適当な打ち抜き加工を施すとともにこ
れを複数枚積層し、約850℃〜1100℃の温度で焼
成することによって製作される。
【0021】また前記枠状絶縁体2はその内周部から上
部にかけて導出する複数の配線層6が被着形成されてお
り、枠状絶縁体2の内周部に露出する配線層6の一端に
は半導体素子4の各電極がボンディングワイヤ7を介し
て電気的に接続され、また枠状絶縁体2の上面に導出さ
れた部位には外部電気回路と接続される外部リードピン
8が銀ロウ等のロウ材を介してロウ付け取着されてい
る。
【0022】前記配線層6は半導体素子4の各電極を外
部電気回路に接続する際の導電路として作用し、銅、
銀、金等の金属粉末により形成されている。
【0023】前記配線層6は銅、銀、金等の金属粉末に
適当な有機バインダー、溶剤等を添加混合して得られた
金属ペーストを枠状絶縁体2となるグリーンシートに予
め従来周知のスクリーン印刷法等の印刷法を用いること
により所定パターンに印刷塗布しておくことによって枠
状絶縁体2の内周部から上面にかけて被着形成される。
【0024】なお、前記配線層6は銅や銀からなる場
合、その露出表面に耐蝕性に優れる金属をメッキ法によ
り1μm〜20μmの厚みに被着させておくと、配線層
6の酸化腐蝕を有効に防止することができるとともに配
線層6とボンディングワイヤ7との接続及び配線層6へ
の外部リードピン8の取着を強固となすことができる。
従って、前記配線層6は銅や銀からなる場合、配線層6
の酸化腐蝕を防止し、配線層6とボンディングワイヤ7
及び外部リードピン8との取着を強固とするには配線層
6の露出表面に金等の耐蝕性に優れる金属を1μm〜2
0μmの厚みに被着させておくことが好ましい。
【0025】また前記枠状絶縁体2に被着した配線層6
にロウ付けされる外部リードピン8は鉄−ニッケル−コ
バルト合金や鉄−ニッケル合金等の金属材料から成り、
半導体素子4の各電極を外部電気回路に電気的に接続す
る作用をなす。
【0026】前記外部リードピン8は、例えば、鉄−ニ
ッケル−コバルト合金等の金属から成るインゴット
(塊)に圧延加工法や打ち抜き加工法等、従来周知の金
属加工法を施すことによって所定形状に形成される。
【0027】本発明においては、枠状絶縁体2をLi2
3を5〜30重量%含有する屈服点が40〜800℃
のリチウム珪酸ガラスを20〜80体積%と、クオー
ツ、クリストバライト、トリジマイト、エンスタタイ
ト、フォルステライトの少なくとも1種から成るフィラ
ー成分を20〜80体積%の割合で含む形成体を焼成し
て得られたクオーツ、クリストバライト、トリジマイ
ト、エンスタタイト、フォルステライトの少なくとも1
種の結晶相を含有する焼結体で形成しておくことが重要
である。
【0028】前記枠状絶縁体2をLi23を5〜30重
量%含有する屈服点が40〜800℃のリチウム珪酸ガ
ラスを20〜80体積%と、クオーツ、クリストバライ
ト、トリジマイト、エンスタタイト、フォルステライト
の少なくとも1種から成るフィラー成分を20〜80体
積%の割合で含む形成体を焼成して得られたクオーツ、
クリストバライト、トリジマイト、エンスタタイト、フ
ォルステライトの少なくとも1種の結晶相を含有する焼
結体で形成しておくと、枠状絶縁体2の比誘電率が約5
(室温、1MHz)と低い値になり、その結果、枠状絶
縁体2に設けた配線層6を伝わる電気信号の伝搬速度を
速いものとして信号の高速伝搬を要求する半導体素子の
収容が可能となる。
【0029】また上述の焼結体はその焼成温度が850
〜1100℃と低いことから枠状絶縁体2と同時焼成に
より形成される配線層6を比抵抗が2.5Ω・cm(2
0℃)以下と低い銅や銀、金で形成することができ、そ
の結果、配線層6に電気信号を伝搬させた場合、電気信
号に大きな減衰が生じることはなく、電気信号を正確か
つ確実に伝搬させることが可能となる。
【0030】前記枠状絶縁体2はLi23を5〜30重
量%含有する屈服点が40〜800℃のリチウム珪酸ガ
ラスを20〜80体積%と、クオーツ、クリストバライ
ト、トリジマイト、エンスタタイト、フォルステライト
の少なくとも1種から成るフィラー成分を20〜80体
積%の割合で含む形成体を850〜1100℃の温度で
焼成し、フィラー成分であるクオーツ、クリストバライ
ト、トリジマイト、エンスタタイト、フォルステライト
の結晶相をそのまま生成させる、或いはリチウム珪酸ガ
ラスのシリカとフォルステライトとを反応させてエンス
タタイトの結晶相を生成させた焼結体となすことによっ
て製作される。
【0031】なお、前記枠状絶縁体2を形成する焼結体
は、リチウム珪酸ガラスを20〜80体積%、フィラー
成分を20〜80体積%の割合とするのは、リチウム珪
酸ガラスの量が20体積%より少ない、言い換えればフ
ィラー成分が80体積%より多いと液相焼結することが
できずに高温で焼成する必要があり、その場合、配線層
6を銅や銀、金等の融点が低い金属材料で形成しようと
してもかかる金属材料は融点が低いことから焼成時に溶
融してしまって配線層6を枠状絶縁体2と同時焼成によ
り形成することができなくなり、またリチウム珪酸ガラ
スの量が80体積%を超える、言い換えればフィラー成
分が80体積%より少ないと焼結体の特性がリチウム珪
酸ガラスの特性に大きく依存し、材料特性の制御が困難
となるとともに焼結開始温度が低くなるため配線層6と
の同時焼成が困難となってしまうためである。
【0032】また前記枠状絶縁体2に使用するLi23
を5〜30重量%、好適には5〜20重量%の割合で含
有するリチウム珪酸ガラスを用いることが重要であり、
このようなリチウム珪酸ガラスを用いることによりリチ
ウム珪酸を析出させることができる。なおLi23をの
含有量が5重量%より少ないと、焼結時にリチウム珪酸
の結晶の生成量が少なくなって高強度化が達成できず、
30重量%より多いと誘電正接が100×10-4を超え
るため配線基板用の枠状絶縁体2としての特性が劣化す
る。
【0033】また、この焼結体中にはPbを実質的に含
まないことが望ましい。これは、Pbが毒性を有するた
め、Pbを含有すると製造工程中での被毒を防止するた
めの格別な装置及び管理を必要とするために焼結体を安
価に製造することができないためである。なお、Pbが
不純物として不可避的に混入する場合を考慮すると、P
bの量は0.05重量%以下であることが望ましい。
【0034】更に前記焼結体の屈伏点が400〜800
℃、特に400〜650℃であることも、リチウム珪酸
ガラス及びフィラー成分から成る混合物を形成する場合
に添加する有機バインダー、溶剤の焼成時における効率
的な除去及び枠状絶縁体2と同時に焼成される配線層6
との焼成条件のマッチングを図るために重要である。屈
伏点が400℃より低いとリチウム珪酸ガラスが低い温
度で焼結を開始するために、例えば、銅や銀等の焼結開
始温度が600〜800℃の金属材料を用いた配線層6
との同時焼成ができず、また成形体の緻密化が低温で開
始するために有機バインダー、溶媒が分解揮散できなく
なって、焼結体中に残留し、焼結体の特性に悪影響を及
ぼす結果になるためである。一方、屈伏点が800℃よ
り高いと、リチウム珪酸ガラスを多くしないと焼結しに
くくなるためであり、高価なリチウム珪酸ガラスを大量
に必要とするために焼結体のコストを高めることにもな
るためである。上記特性を満足するリチウム珪酸ガラス
としては、例えば、SiO 2−Li2O−Al23、Si
2−Li2O−Al23−MgO−TiO2、SiO2
Li2O−Al23−MgO−Na2O−F、SiO2
Li2O−Al23−MgO−Na2O−ZnO、Si
2−Li2O−Al23−K2O−P25、SiO2−L
2O−Al23−K2O−P25−ZnO−Na23
SiO2−Li 2O−MgO、SiO2−Li2O−ZnO
等の組成物が挙げられ、このうち、SiO2はリチウム
珪酸を形成するために必須の成分であり、ガラス全量中
60〜85重量%の割合で存在し、SiO2とLi2Oと
の合量がガラス全量中65〜95重量%であることがリ
チウム珪酸結晶を析出させるうえで望ましい。
【0035】一方、フィラー成分としては、クオーツ、
クリストバライト、トリジマイト、エンスタタイト、フ
ォルステライトの少なくとも1種を20〜80体積%、
特に30〜70体積%の割合で配合することが望まし
い。このようなフィラー成分の組み合わせにより焼結体
の焼結を促進することができ、中でもクオーツ/フォル
ステライト比が0.427以上であれば、比誘電率が高
いフォルステライトを焼結中に比誘電率の低いエンスタ
タイトに変えることができる。
【0036】上記のリチウム珪酸ガラス及びフィラー成
分は、リチウム珪酸ガラスの屈伏点に応じ、その量を適
宜調整することが望ましい。即ち、リチウム珪酸ガラス
の屈伏点が400〜600℃と低い場合、低温での焼結
性が高まるためフィラー成分の含有量は50〜80体積
%と比較的多く配合できる。これに対して、リチウム珪
酸ガラスの屈伏点が650〜800℃と高い場合、焼結
性が低下するためフィラー成分の含有量は20〜50体
積%と比較的少なく配合することが望ましい。このリチ
ウム珪酸ガラスの屈伏点は配線層6の焼成条件に合わせ
て制御することが望ましい。
【0037】更にリチウム珪酸ガラスは、フィラー成分
が無添加では収縮開始温度は700℃以下で、850℃
以上では溶融してしまい、配線層6を枠状絶縁体2に同
時焼成により被着形成することができない。しかし、フ
ィラー成分を20〜80体積%の割合で混合しておく
と、焼成温度を上昇させ、結晶の析出とフィラー成分を
液相焼結させるための液相を形成させることができる。
このフィラー成分の含有量の調整により枠状絶縁体2と
配線層6との同時焼成条件をマッチングさせることがで
きる。更に、原料コストを下げるために高価なリチウム
珪酸ガラスの含有量を減少させることができる。
【0038】例えば、配線層6として銅を主成分とする
金属材料により構成する場合、配線層6の焼成は600
〜1100℃で行われるため、同時焼成を行うには、リ
チウム珪酸ガラスの屈伏点は400〜650℃で、フィ
ラー成分の含有量は50〜80体積%であるのが好まし
い。また、このように高価なリチウム珪酸ガラスの配合
量を低減することにより焼結体のコストも低減できる。
【0039】このリチウム珪酸ガラスとフィラー成分と
の混合物は、適当な成形用の有機バインダー、溶剤等を
添加した後、所望の成形手段、例えばドクターブレード
法、圧延法、金型プレス法等によりシート状等の任意の
形状に成形後、焼成する。
【0040】焼成に当たっては、まず、成形のために添
加した有機バインダー、溶剤成分を除去する。有機バイ
ンダー、溶剤成分の除去は通常700℃前後の大気雰囲
気中で行われるが、配線層6として銅を用いる場合に
は、水蒸気を含有する100〜700℃の窒素雰囲気中
で行われる。この時、成形体の収縮開始温度は700〜
850℃程度であることが望ましく、かかる収縮開始温
度がこれより低いと有機バインダー、溶剤成分の除去が
困難となるため、成形体中のリチウム珪酸ガラスの特
性、特に屈伏点を前述したように制御することが必要と
なる。
【0041】焼成は850〜1100℃の酸化雰囲気中
で、あるいは配線層6と同時焼成する場合には非酸化性
雰囲気中で行われ、これにより相対密度90%以上まで
緻密化される。この時の焼成温度が850℃より低いと
緻密化することができず、一方1100℃を超えると配
線層6との同時焼成で配線層6が溶融してしまう。な
お、配線層6として銅を用いる場合には、850〜10
50℃の非酸化性雰囲気で行われる。
【0042】また本発明においては、前記基体1をタン
グステンが40乃至70重量%、銅が30乃至60重量
%から成る中間層1cの上下両面にタングステンが25
乃至35重量%、銅が65乃至75重量%から成る上下
層1b、1dを配した3層構造としておくことが重要で
ある。
【0043】前記基体1をタングステンが40乃至70
重量%、銅が30乃至60重量%から成る中間層1cの
上下両面にタングステンが25乃至35重量%、銅が6
5乃至75重量%から成る上下層1b、1dを配した3
層構造としたことから基体1の半導体素子載置部1aで
ある上層1bの熱伝導率を300W/m・K以上の高い
ものとし、基体1上に載置される半導体素子4が作動時
に多量の熱を発したとしてもその熱は基体1の半導体素
子載置部1a平面方向に素早く広がらせるとともに基体
1の上層1b、中間層1c、下層1dを順次介して外部
に効率よく確実に放散させることができ、これによって
半導体素子4は常に適温となり、半導体素子4を長期間
にわたり安定かつ正常に作動させることが可能となる。
【0044】また前記基体1はタングステンが40乃至
70重量%、銅が30乃至60重量%から成る中間層1
cの上下両面にタングステンが25乃至35重量%、銅
が65乃至75重量%から成る上下層1b、1dを配し
た3層構造となし、線熱膨張係数が小さい中間層1cを
線熱膨張係数の大きい上下層1b、1dで挟み込み基体
1全体の線熱膨張係数を枠状絶縁体2の線熱膨張係数
(8〜12ppm/℃)に近似させたことから、基体1
上に枠状絶縁体2を取着させる際や半導体素子4が作動
した際において基体1と枠状絶縁体2の両者に熱が作用
したとしても基体1と枠状絶縁体2との間には両者の線
熱膨張係数の相違に起因する大きな熱応力が発生するこ
とはなく、これによって半導体素子4を収納する空所の
気密封止が常に完全となり、半導体素子4を安定かつ正
常に作動させることが可能となる。
【0045】なお前記基体1はその中間層1cのタング
ステンの量が40重量%未満の場合、或いは70重量%
を超えた場合、基体1の線熱膨張係数が枠状絶縁体2の
線熱膨張係数に対して大きく相違することとなり、その
結果、基体1に枠状絶縁体2を強固に取着させておくこ
とができなくなってしまう。従って、前記基体1の中間
層1cはそれを形成するタングステンの量は40乃至7
0重量%の範囲に特定される。
【0046】また前記上下層1b、1dのタングステン
の量が25重量%未満となると、言い換えれば銅が75
重量%を超えると、基体1の線熱膨張係数が枠状絶縁体
2の線熱膨張係数に対して大きく相違して基体1に枠状
絶縁体2を強固に取着させておくことができなくなって
しまい、またタングステンの量が35重量%を超える
と、言い換えれば銅が65重量%未満となると上下層1
b、1dの熱伝導率を300W/m・K以上の高いもの
と成すことができず、半導体素子4が作動時に多量の熱
を発した場合、その熱を基体1を介して外部に完全に放
散させることができなくなり、その結果、半導体素子4
を高温として、半導体素子4に熱破壊を招来させたり、
特性にばらつきが生じ安定に作動させることができなく
なってしまう。従って、前記基体1の上下層1b、1d
はタングステンが25乃至35重量%、銅が65乃至7
5重量%に特定される。
【0047】更に前記上下層1b、1dはその組成、厚
みを略同一に形成しておくと上層1bと中間層1cの間
に発生する応力と、下層1dと中間層1cとの間に発生
する応力が相殺されて基体1の平坦度が良好となり、そ
の結果、基体1に枠状絶縁体2を極めて強固に接合させ
ることができ、容器5の気密封止の信頼性をより確実な
ものとして、容器5内部に収納する半導体素子4の作動
信頼性を安定、確実なものと成すことができる。
【0048】また更に前記上下層1b、1dと中間層1
cの厚みは前記上下層1b、1dの厚みをX、中間層1
cの厚みをYとした場合、0.5Y≦X≦Yの範囲とし
ておくと基体1を介して半導体素子4の発する熱をより
良好に外部に放散することができる。前記上下層1b、
1dの厚みをX、中間層1cの厚みをYとした場合、
0.5Y>Xとなると300W/m・K以上の高熱伝導
率である上下層1b、1dが薄くなり半導体素子4の発
する熱を外部に効率よく放散することができなくなる危
険性があり、Y<Xとなると線熱膨張係数の大きな上下
層の基体1全体に及ぼす影響が大きくなり、基体1の線
熱膨張係数を前記枠状絶縁体2の線熱膨張係数と近似さ
せることが困難となる危険性があることから、前記上下
層1b、1dと中間層1cの厚みは前記上下層1b、1
dの厚みをX、中間層1cの厚みをYとした場合、0.
5Y≦X≦Yの範囲が望ましい。
【0049】なお前記3層構造の基体1は、中間層1c
となる所定量のタングステン焼結体に所定量の銅を含浸
させた所定厚みの板体と、上下層1b、1dとなる所定
量のタングステン焼結体に所定量の銅を含浸させた所定
厚みの板体とを準備し、前記中間層1cとなる板体の上
下を上下層となる板体で挟み込んだ後、銅の溶融温度
(1083℃)より20℃程度高い温度にて真空中もし
くは中性、還元雰囲気中で加圧しながら積層することに
よって製作される。
【0050】かくして上述の半導体素子収納用パッケー
ジによれば、基体1の半導体素子載置部1a上に半導体
素子4をガラス、樹脂、ロウ材等の接着剤を介して接着
固定するとともに該半導体素子4の各電極をボンディン
グワイヤ7を介して所定の配線層6に接続させ、しかる
後、前記枠状絶縁体2の上面に蓋体3をガラス、樹脂、
ロウ材等から成る封止材を介して接合させ、基体1、枠
状絶縁体2及び蓋体3とから成る容器5内部に半導体素
子4を気密に収容することによって製品としての半導体
装置となる。
【0051】次に本発明の他の実施例について説明す
る。
【0052】上述の半導体素子収納用パッケージでは基
体1をタングステンが40乃至70重量%、銅が30乃
至60重量%から成る中間層1bの上下両面にタングス
テンが25乃至35重量%、銅が65乃至75重量%か
ら成る上下層1b、1dを配した3層構造としたが、こ
れをモリブデンが35乃至70重量%、銅が30乃至6
5重量%から成る中間層1cの上下両面にモリブデンが
20乃至30重量%、銅が70乃至80重量%から成る
上下層1b、1dを配した3層構造としてもよい。
【0053】前記基体1をモリブデンが35乃至70重
量%、銅が30乃至65重量%から成る中間層1cの上
下両面にモリブデンが20乃至30重量%、銅が70乃
至80重量%から成る上下層1b、1dを配した3層構
造とした場合、基体1の半導体素子載置部1aである上
層1bの熱伝導率を300W/m・K以上の高いものと
し、基体1上に載置される半導体素子4が作動時に多量
の熱を発したとしてもその熱は基体1の半導体素子載置
部1a平面方向に素早く広がらせるとともに基体1の上
層1b、中間層1c、下層1dを順次介して外部に効率
よく確実に放散させることができ、これによって半導体
素子4は常に適温となり、半導体素子4を長期間にわた
り安定かつ正常に作動させることが可能となる。
【0054】また前記モリブデンが35乃至70重量
%、銅が30乃至65重量%から成る中間層1cの上下
両面にモリブデンが20乃至30重量%、銅が70乃至
80重量%から成る上下層1b、1dを配した3層構造
の基体1は線熱膨張係数が小さい中間層1cを線熱膨張
係数の大きい上下層1b、1dで挟み込み基体1全体の
線熱膨張係数を枠状絶縁体2の線熱膨張係数(8〜12
ppm/℃)に近似させたことから基体1上に枠状絶縁
体2を取着させる際や半導体素子4が作動した際におい
て基体1と枠状絶縁体2の両者に熱が作用したとしても
基体1と枠状絶縁体2との間には両者の線熱膨張係数の
相違に起因する大きな熱応力が発生することはなく、こ
れによって半導体素子4を収納する空所の気密封止が常
に完全となり、半導体素子4を安定かつ正常に作動させ
ることが可能となる。
【0055】なお前記基体1はその中間層1cのモリブ
デンの量が35重量%未満の場合、或いは70重量%を
超えた場合、基体1の線熱膨張係数が枠状絶縁体2の線
熱膨張係数に対して大きく相違することとなり、その結
果、基体1に枠状絶縁体2を強固に取着させておくこと
ができなくなってしまう。従って、前記基体1の中間層
1cはそれを形成するモリブデンの量は35乃至70重
量%の範囲に特定される。
【0056】また前記上下層1b、1dのモリブデンの
量が20重量%未満となると、言い換えれば銅が80重
量%を超えると、基体1の線熱膨張係数が枠状絶縁体2
の線熱膨張係数に対して大きく相違して、基体1に枠状
絶縁体2を強固に取着させておくことができなくなって
しまい、またモリブデンの量が30重量%を超えると、
言い換えれば銅が70重量%未満となると上下層1b、
1dの熱伝導率を300W/m・K以上の高いものと成
すことができず、半導体素子4が作動時に多量の熱を発
した場合、その熱を基体1を介して外部に完全に放散さ
せることができなくなり、その結果、半導体素子4を高
温として、半導体素子4に熱破壊を招来させたり、特性
にばらつきが生じ安定に作動させることができなくなっ
てしまう。従って、前記基体1の上下層1b、1dはモ
リブデンが20乃至30重量%、銅が70乃至80重量
%に特定される。
【0057】更に前記上下層1b、1dはその組成、厚
みを略同一に形成しておくと上層1bと中間層1cの間
に発生する応力と、下層1dと中間層1cとの間に発生
する応力が相殺されて、基体1の平坦度が良好となり、
その結果、基体1に枠状絶縁体2を極めて強固に接合さ
せることができ、容器5の気密封止の信頼性をより確実
なものとして、容器5内部に収納する半導体素子4の作
動信頼性を安定、確実なものと成すことができる。
【0058】また更に前記上下層1b、1dと中間層1
cの厚みは前記上下層1b、1dの厚みをX、中間層1
cの厚みをYとした場合、0.5Y≦X≦Yの範囲とし
ておくと基体1を介して半導体素子4の発する熱をより
良好に外部に放散することができる。前記上下層1b、
1dの厚みをX、中間層1cの厚みをYとした場合、
0.5Y>Xとなると300W/m・K以上の高熱伝導
率である上下層1b、1dが薄くなり半導体素子4の発
する熱を外部に効率よく放散することができなくなる危
険性があり、Y<Xとなると線熱膨張係数の大きな上下
層の基体1全体に及ぼす影響が大きくなり、基体1の線
熱膨張係数を前記枠状絶縁体2の線熱膨張係数と近似さ
せることが困難となる危険性があることから、前記上下
層1b、1dと中間層1cの厚みは前記上下層1b、1
dの厚みをX、中間層1cの厚みをYとした場合、0.
5Y≦X≦Yの範囲が望ましい。
【0059】なお前記3層構造の基体1は、中間層1c
となる所定量のモリブデン焼結体に所定量の銅を含浸さ
せた所定厚みの板体と、上下層1b、1dとなる所定量
のモリブデン焼結体に所定量の銅を含浸させた所定厚み
の板体とを準備し、前記中間層となる板体の上下を上下
層となる板体で挟み込んだ後、銅の溶融温度(1083
℃)より20℃程度高い温度にて真空中もしくは中性、
還元雰囲気中で加圧しながら積層することによって製作
される。
【0060】また、本発明は上述の実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能である。
【0061】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、枠状絶縁体をLi23を5〜30重量%含有す
る屈服点が40〜800℃のリチウム珪酸ガラスを20
〜80体積%と、クオーツ、クリストバライト、トリジ
マイト、エンスタタイト、フォルステライトの少なくと
も1種から成るフィラー成分を20〜80体積%の割合
で含む形成体を焼成して得られたクオーツ、クリストバ
ライト、トリジマイト、エンスタタイト、フォルステラ
イトの少なくとも1種の結晶相を含有する焼結体で形成
し、かかる焼結体の比誘電率が約5(室温、1MHz)
と低いことから枠状絶縁体に設けた配線層を伝わる電気
信号の伝搬速度を速いものとして信号の高速伝搬を要求
する半導体素子の収容が可能となる。
【0062】また本発明の半導体素子収納用パッケージ
によれば、枠状絶縁体を構成する焼結体の焼成温度が8
50℃〜1100℃と低いことから枠状絶縁体と同時焼
成により形成される配線層を比電気抵抗が2.5μΩ・
cm(20℃)以下と低い銅や銀、金で形成することが
でき、その結果、配線層に電気信号を伝搬させた場合、
電気信号に大きな減衰が生じることはなく、電気信号を
正確、かつ確実に伝搬させることが可能となる。
【0063】更に本発明の半導体素子収納用パッケージ
によれば、基体をタングステンが40乃至70重量%、
銅が30乃至60重量%から成る中間層の上下両面にタ
ングステンが25乃至35重量%、銅が65乃至75重
量%から成る上下層を配した3層構造、またはモリブデ
ンが35乃至70重量%、銅が30乃至65重量%から
成る中間層の上下両面にモリブデンが20乃至30重量
%、銅が70乃至80重量%から成る上下層を配した3
層構造となしたことから基体の半導体素子載置部である
上層の熱伝導率を300W/m・K以上の高いものと
し、基体上に載置される半導体素子が作動時に多量の熱
を発したとしてもその熱は基体の半導体素子載置部平面
方向に素早く広がらせるとともに基体の上層、中間層、
下層を順次介して外部に効率よく確実に放散させること
ができ、これによって半導体素子は常に適温となり、半
導体素子を長期間にわたり安定かつ正常に作動させるこ
とが可能となる。
【0064】また更に本発明の半導体素子収納用パッケ
ージによれば、基体をタングステンが40乃至70重量
%、銅が30乃至60重量%から成る中間層の上下両面
にタングステンが25乃至35重量%、銅が65乃至7
5重量%から成る上下層を配した3層構造、またはモリ
ブデンが35乃至70重量%、銅が30乃至65重量%
から成る中間層の上下両面にモリブデンが20乃至30
重量%、銅が70乃至80重量%から成る上下層を配し
た3層構造となし、線熱膨張係数が小さい中間層を線熱
膨張係数の大きい上下層で挟み込むことにより基体全体
の線熱膨張係数を枠状絶縁体の線熱膨張係数(8ppm
/℃〜12ppm/℃)に近似させることができ、その
結果、基体上に枠状絶縁体を取着させる際や半導体素子
が作動した際等において基体と枠状絶縁体の両者に熱が
作用したとしても基体と枠状絶縁体との間には両者の線
熱膨張係数の相違に起因する大きな熱応力が発生するこ
とはなく、これによって半導体素子を収納する空所の気
密封止が常に完全となり、半導体素子を安定かつ正常に
作動させることが可能となる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージの一実施
例を示す断面図である。
【符号の説明】
1・・・・・基体 1a・・・・載置部 1b・・・・上層 1c・・・・中間層 1d・・・・下層 2・・・・・枠状絶縁体 3・・・・・蓋体 4・・・・・半導体素子 5・・・・・容器 6・・・・・配線層 7・・・・・ボンディングワイヤ 8・・・・・外部リードピン

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】上面に半導体素子が載置される載置部を有
    する基体と、前記基体上に半導体素子載置部を囲繞する
    ようにして取着され、半導体素子の各電極が接続される
    配線層を有する枠状絶縁体と、前記枠状絶縁体上に取着
    され、枠状絶縁体の内側を気密に封止する蓋体とから成
    る半導体素子収納用パッケージであって、前記枠状絶縁
    体はLi23を5〜30重量%含有する屈服点が40〜
    800℃のリチウム珪酸ガラスを20〜80体積%と、
    クオーツ、クリストバライト、トリジマイト、エンスタ
    タイト、フォルステライトの少なくとも1種から成るフ
    ィラー成分を20〜80体積%の割合で含む形成体を焼
    成して得られたクオーツ、クリストバライト、トリジマ
    イト、エンスタタイト、フォルステライトの少なくとも
    1種の結晶相を含有する焼結体から成り、かつ前記基体
    はタングステンと銅とから成り、タングステンが40乃
    至70重量%、銅が30乃至60重量%から成る中間層
    の上下両面にタングステンが25乃至35重量%、銅が
    65乃至75重量%から成る上下層を配した3層構造を
    有していることを特徴とする半導体素子収納用パッケー
    ジ。
  2. 【請求項2】上面に半導体素子が載置される載置部を有
    する基体と、前記基体上に半導体素子載置部を囲繞する
    ようにして取着され、半導体素子の各電極が接続される
    配線層を有する枠状絶縁体と、前記枠状絶縁体上に取着
    され、枠状絶縁体の内側を気密に封止する蓋体とから成
    る半導体素子収納用パッケージであって、前記枠状絶縁
    体はLi23を5〜30重量%含有する屈服点が40〜
    800℃のリチウム珪酸ガラスを20〜80体積%と、
    クオーツ、クリストバライト、トリジマイト、エンスタ
    タイト、フォルステライトの少なくとも1種から成るフ
    ィラー成分を20〜80体積%の割合で含む形成体を焼
    成して得られたクオーツ、クリストバライト、トリジマ
    イト、エンスタタイト、フォルステライトの少なくとも
    1種の結晶相を含有する焼結体から成り、かつ前記基体
    はモリブデンと銅とから成り、モリブデンが35乃至7
    0重量%、銅が30乃至65重量%から成る中間層の上
    下両面にモリブデンが20乃至30重量%、銅が70乃
    至80重量%から成る上下層を配した3層構造を有して
    いることを特徴とする半導体素子収納用パッケージ。
JP2001256883A 2001-08-27 2001-08-27 半導体素子収納用パッケージ Pending JP2003068951A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001256883A JP2003068951A (ja) 2001-08-27 2001-08-27 半導体素子収納用パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001256883A JP2003068951A (ja) 2001-08-27 2001-08-27 半導体素子収納用パッケージ

Publications (1)

Publication Number Publication Date
JP2003068951A true JP2003068951A (ja) 2003-03-07

Family

ID=19084641

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001256883A Pending JP2003068951A (ja) 2001-08-27 2001-08-27 半導体素子収納用パッケージ

Country Status (1)

Country Link
JP (1) JP2003068951A (ja)

Similar Documents

Publication Publication Date Title
JP2003068951A (ja) 半導体素子収納用パッケージ
JP2003095733A (ja) 半導体素子収納用パッケージ
JP2003142618A (ja) 半導体素子収納用パッケージ
JP3450167B2 (ja) 半導体素子収納用パッケージ
JP3792561B2 (ja) 半導体素子収納用パッケージ
JP2003007885A (ja) 半導体素子収納用パッケージ
JP2003037230A (ja) 半導体素子収納用パッケージ
JP2003124376A (ja) 半導体素子収納用パッケージ
JP3748399B2 (ja) 半導体素子収納用パッケージ
JP3847236B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP3457841B2 (ja) 電子部品収納用容器
JP2003100932A (ja) 半導体素子収納用パッケージ
JP3352344B2 (ja) 半導体素子収納用パッケージ
JP2003124374A (ja) 半導体素子収納用パッケージ
JP3752447B2 (ja) 半導体素子収納用パッケージ
JP3638547B2 (ja) 半導体素子収納用パッケージ
JP3670523B2 (ja) 光半導体素子収納用パッケージ
JP3457842B2 (ja) 電子部品収納用容器
JP3906060B2 (ja) 水晶デバイス
JP3906048B2 (ja) 水晶デバイス
JP2003068904A (ja) 半導体素子収納用パッケージ
JP2003007889A (ja) 半導体素子収納用パッケージ
JP2003068913A (ja) 半導体素子収納用パッケージ
JP2003110045A (ja) 半導体素子収納用パッケージ
JP2003037202A (ja) 半導体素子収納用パッケージ