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JP2003046055A - 板状体、リードフレームおよび半導体装置の製造方法 - Google Patents

板状体、リードフレームおよび半導体装置の製造方法

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JP2003046055A
JP2003046055A JP2001232947A JP2001232947A JP2003046055A JP 2003046055 A JP2003046055 A JP 2003046055A JP 2001232947 A JP2001232947 A JP 2001232947A JP 2001232947 A JP2001232947 A JP 2001232947A JP 2003046055 A JP2003046055 A JP 2003046055A
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conductive
lead frame
resin layer
conductive foil
main surface
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則明 坂本
Yuusuke Igarashi
優助 五十嵐
Takeshi Nakamura
岳史 中村
Yoshiyuki Kobayashi
義幸 小林
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 従来のリードフレームは、表面から裏面まで
抜かれて形成されているため、リードの間隔は、そのフ
レームの厚みに限定され、半導体装置のサイズを小さく
できなかった。しかもリードに厚みを有し、金型で挟む
ため、樹脂の注入の際に、リードの間にバリが発生す
る。本発明は、このリードフレームの問題を一度に解決
するものである。 【解決手段】 第１の主面４１および第２の主面４２を
有する第１の導電箔６０の第１の主面４１を覆う熱硬化
性樹脂層５０Ａ上に第２の導電箔６２をエッチングして
形成した導電パターン５１をリードＬとして用い、導電
パターン５１の第２の主面４２の側で第１の導電箔６０
によりリードＬを一体に支持することにより、リードを
微細パターンにし、リードの変形を防止するリードフレ
ームを実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、板状体、リードフ
レームおよび半導体装置の製造方法に関するものであ
り、特に極めて小型、薄型で従来のリードフレームにな
い様々な特徴を出した板状体、リードフレームおよび半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、電子機器にセットされる回路装置
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
【０００３】例えば、回路装置として半導体装置を例に
して述べると、一般的な半導体装置として、トランスフ
ァーモールドで封止されたパッケージ型半導体装置があ
る。この半導体装置１は、図２５のように、プリント基
板ＰＳに実装される。
【０００４】またこのパッケージ型半導体装置１は、半
導体チップ２の周囲を樹脂層３で被覆し、この樹脂層３
の側部から外部接続用のリード４が導出されたものであ
る。
【０００５】図２６に、前記パッケージ型半導体装置１
に用いられるリードフレーム５を示す。このリードフレ
ーム５は、Ｃｕ等の薄型金属板から成り、一般的に外形
は、矩形である。中央の符号６は、半導体チップ２を実
装するアイランドであり、符号７は、吊りリードであ
る。またこのアイランド６，リード４は、樹脂層３を形
成する絶縁性樹脂の注入圧力により簡単に変形するた
め、吊りリード７やタイバー８が設けられている。そし
てリード４、アイランド６、吊りリード７およびタイバ
ー８は、プレス等の打ち抜きやエッチングにより形成さ
れている。
【０００６】これらの技術は、例えば特開平９−１８１
２４１号公報、特開平７−１３５２３０号公報に示さ
れ、ＤＩＰ、ＱＩＰ用のリードフレームとして説明され
ている。
【０００７】しかしこのパッケージ型半導体装置１は、
リード４、アイランド６、吊りリード７およびタイバー
８をファインパターンで形成することが難しく、リード
フレーム自体のサイズを小さくすることが難しかった。
更には、リード４が樹脂層３から外に出ており、全体の
サイズが大きく、小型化、薄型化および軽量化を満足す
るものではなかった。
【０００８】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はＣＳＰ（チップサイズパッケージ）と呼ばれる、チッ
プのサイズと同等のウェハスケールＣＳＰ、またはチッ
プサイズよりも若干大きいサイズのＣＳＰが開発されて
いる。
【０００９】図２７は、支持基板としてフレキシブルシ
ート３０を採用した、チップサイズよりも若干大きいＣ
ＳＰ３１を示すものである。
【００１０】このフレキシブルシート３０の表面には、
複数のリード３２…が配置され、リード３２の一端は、
半導体チップ３３の配置領域に近接され、他端は樹脂層
３４から外部に露出している。そして前記配置領域に設
けられた半導体チップ３３の電極とリード３２は、金属
細線３５を介して接続されている。また図面では、半導
体チップ３３の裏面をパッケージから露出させるため
に、フレキシブルシート３０に開口部３６が形成されて
いる。
【００１１】続いて、前記リードフレーム５を用いたモ
ールド方法について、図２６を用いて簡単に説明する。
まず図２６Ａに示すように所望の形状に打ち抜かれたリ
ードフレーム５を用意し、アイランド６に半導体チップ
２０を固着する。そして半導体チップ２０上にあるボン
ディングパッドとリード４の一端を金属細線２１で電気
的に接続する。
【００１２】続いて図２６Ｂに示すように、金型２２に
前記リードフレーム５を装着する。そして前記リードフ
レーム５を下金型２２Ａと上金型２２Ｂで挟み、下金型
２２Ａと上金型２２Ｂで形成されたキャビティ内に絶縁
性樹脂を注入し、所望のパッケージが形成される。尚、
図２６Ａに示された点線は、絶縁性樹脂で形成されたモ
ールド部２３を示すものである。
【００１３】
【発明が解決しようとする課題】まずリードフレーム５
を用いたパッケージの問題点について説明する。このリ
ードフレーム５は、プレスやエッチングにより表から裏
へ抜かれて形成されている。そのため、リードやアイラ
ンドは、バラバラにならない様に対策を施している。つ
まり、リード４には、タイバー８が設けられ、またアイ
ランド６は、吊りリード７が設けられている。このタイ
バー８や吊りリード７は、本来、必要とされるものでは
なく、モールドの後に取り除かれる。
【００１４】またリードフレーム５は、エッチングやプ
レスにより表から裏に渡り抜かれるため、リードパター
ンの微細化に限界がある問題もあった。例えばプレスで
リードフレーム５を形成する場合、打ち抜かれるリード
の間は、リードフレームの厚みとほぼ同じ長さが限界値
であると言われている。またエッチングによって形成さ
れるリードフレームも、厚さの分だけ縦方向にエッチン
グされる分、横方向にもエッチングが進むので、リード
フレームの厚みがリードの間隔の限界であると言われて
いる。
【００１５】よってリードフレームのパターンを微細化
しようとすると、リードフレームの厚みを薄くする必要
がある。しかしリードフレーム５自体の厚みが薄くなれ
ば、その強度は低下し、リードフレーム５に反りが発生
したり、リード４が変形したり、位置ずれを起こしたり
する問題があった。特に、金属細線２１と接続されるリ
ード４の端部は、支持されていないため、変形、反り等
が発生する問題があった。
【００１６】しかも図２６Ａの矢印で示す部分は、リー
ド４がパッケージの側面から出るため、バリが発生する
問題もあった。
【００１７】以上のように、リードフレームは、微細加
工に限界があり、パッケージ全体のサイズをより小さく
することができず、しかもプロセスを考えると、リード
フレームの反りを防止する方法が必要となったり、バリ
を取り除く工程が必要であったり、吊りリード７やタイ
バー８を切除する必要があったりするため、プロセスが
複雑になってしまう問題があった。
【００１８】一方、フレキシブルシートを用いてリード
フレームを形成する場合、リードフレームは主にエッチ
ングにより形成されるため、比較的微細加工に適してい
る。
【００１９】例えば所望のパターンに表から裏に抜かれ
たリードフレームをフレキシブルシートに貼り合わせる
場合、リードがバラバラになるのを防止するため、タイ
バーや吊りリードが必要となる不都合があった。
【００２０】またフレキシブルシートの上にＣｕ箔を貼
り合わせ、この後にエッチングによりパターン化する方
法では、フレキシブルシートに貼り合わされているた
め、エッチャントによりリードの接着強度が劣化し、剥
がれたり、リードが位置ずれを起こしたりする問題があ
った。またリードは、パッケージから外に出るため、や
はりリードとリードの間に樹脂バリが発生する問題があ
った。また支持基板となるフレキシブルシート３０は、
本来不要なものである。しかし製造方法上、リードを貼
り合わせるため、支持基板として採用しており、このフ
レキシブルシート３０無くすことができなかった。その
ため、このフレキシブルシート３０を採用することによ
って、コストが上昇し、更にはフレキシブルシートの厚
みにより回路装置として厚くなり、小型化、薄型化、軽
量化に限界があった。
【００２１】また場合によっては、フレキシブルシート
の両面に電極を形成し、これを接続するスルーホールが
必要となる場合もあった。この場合、この形成工程が付
加されることにより、製造工程も長くなる問題もあっ
た。
【００２２】
【課題を解決するための手段】本発明は、前述した多く
の課題に鑑みて成され、第１に、平坦な第１の主面と第
２の主面を有する第１の導電箔と、前記第１の導電箔の
前記第１の主面に熱硬化性樹脂層で貼着された第２の導
電箔と、前記第２の導電箔をエッチングして形成された
導電パターンと、前記導電パターンを被覆するオーバー
コート樹脂層を具備することを特徴とする板状体に特徴
を有する。
【００２３】板状体として平坦な第１の主面と第２の主
面を有する第１の導電箔を用い、第１の導電箔に貼着し
た第２の導電箔をエッチングして形成した導電パターン
から複数のリードを形成し、第１の導電箔で導電パター
ンを一体に支持できる。
【００２４】第２に、平坦な第１の主面と第２の主面を
有する第１の導電箔と、前記第１の導電箔の前記第１の
主面に熱硬化性樹脂層で貼着された第２の導電箔をエッ
チングして形成された導電パターンと、前記導電パター
ンを被覆したオーバーコート樹脂層とを備え、前記導電
パターンで形成される半導体素子搭載領域を多数個配列
し、前記第１の導電箔で一体に支持するリードフレーム
に特徴を有する。
【００２５】リードフレームとして、平坦な第１の主面
と第２の主面を有する第１の導電箔を支持材料として用
い、第２の導電箔をエッチングして形成した導電パター
ンでリードを構成し、半導体素子搭載領域を多数個配列
するので、極めて小さい領域に多数の半導体素子を実装
できるリードフレームを提供できる。また熱硬化性樹脂
層で封止用絶縁性樹脂との接着強度を向上させて薄型の
半導体装置も実現できる。第３に、平坦な第１の主面と
第２の主面を有する第１の導電箔と、前記第１の導電箔
の前記第１の主面を覆う熱硬化性樹脂層と、前記熱硬化
性樹脂層上に設け、前記第１の導電箔と所望の個所で接
触する第２の導電メッキ層と、前記第２の導電メッキ層
をエッチングして形成される導電パターンと、前記導電
パターンを被覆するオーバーコート樹脂層とを具備する
板状体に特徴を有する。
【００２６】この板状体では、導電パターンを第２の導
電メッキ層で形成するので、極めてファインパターンが
実現され、第１の導電箔は外部電極として利用できる。
【００２７】第４に、平坦な第１の主面と第２の主面を
有する第１の導電箔と、前記第１の導電箔の前記第１の
主面を覆う熱硬化性樹脂層と、前記熱硬化性樹脂層上に
設け、前記第１の導電箔と所望の個所で接触する第２の
導電メッキ層と、前記第２の導電メッキ層をエッチング
して形成される導電パターンと、前記導電パターンを被
覆するオーバーコート樹脂層とを備え、前記導電パター
ンで形成される半導体素子搭載領域を多数個配列し、前
記第１の導電箔で一体に支持するリードフレームに特徴
を有する。
【００２８】このリードフレームでは、導電パターンを
第２の導電メッキ層で形成するので、極めてファインパ
ターンが実現され、第１の導電箔は外部電極として利用
できる。
【００２９】また、半導体装置の製造方法では導電パタ
ーンを多数の半導体素子半導体素子搭載領域に近接させ
て配置でき、極めて量産効率を高めることができる。
【００３０】
【発明の実施の形態】板状体を説明する第１の実施の形
態本発明の板状体について図１を参照して説明する。
【００３１】本発明に依る板状体は、平坦な第１の主面
４１と第２の主面４２を有する第１の導電箔６０と、前
記第１の導電箔６０の前記第１の主面４１に熱硬化性樹
脂層５０Ａで貼着された第２の導電箔６１と、前記第２
の導電箔６１をエッチングして形成された導電パターン
５１と、前記導電パターン５１を被覆するオーバーコー
ト樹脂層４４とから構成されている。
【００３２】第１の導電箔６０としては、Ｃｕを主材料
とした導電箔、Ａｌを主材料とした導電箔、またはＦｅ
−Ｎｉ等の合金から成る導電箔等を用いることができ
る。第１の導電箔６０は平板状あるいはシート状であ
り、平坦な第１の主面４１および第２の主面４２を有
し、支持できる機械的な強度があればよい。具体的に
は、厚さ１２５μｍ程度のＣｕ箔を用いる。
【００３３】第２の導電箔６１としては、第１の導電箔
６０と同様の材料で形成され、片面に半硬化の熱硬化性
樹脂を塗布したＣｕ箔を用いる。厚みは２０〜３０μｍ
程度と極めて薄い方が導電パターンのファインパターン
化に寄与できる。第２の導電箔６１は第１の導電箔６０
に圧着して貼り付けられる。
【００３４】熱硬化性樹脂層５０Ａとしては、エポキシ
樹脂等の熱硬化性樹脂が用いられ、第１の導電箔６０の
第１の主面４１を被覆するように設けられる。この熱硬
化性樹脂層５０Ａは熱硬化性樹脂を有機溶剤に溶かした
液状の材料をキャスティングして第２の導電箔６１の裏
面に塗布し、半硬化して有機溶剤を飛ばした状態で維持
され、その後第１の導電箔６０に加熱圧着されて本硬化
して形成される。また熱硬化性樹脂層５０Ａにはシリ
カ、アルミナ等のフィラーを混入して導電パターン５１
との熱膨張係数を緩和すると良い。一般的にエポキシ樹
脂の熱膨張係数は５０ｐｐｍ／℃であり、上記したフィ
ラー入りのエポキシ樹脂の熱膨張係数は１５〜３０ｐｐ
ｍ／℃であり、導電パターン５１を形成する銅の熱膨張
係数は１８ｐｐｍ／℃であるので、エポキシ樹脂と銅と
の熱膨張係数のミスマッチを改善できる。
【００３５】更に熱硬化性樹脂層５０Ａは予め半硬化し
たシート状のフィルムを第２の導電箔６１に貼り付けて
も良い。
【００３６】導電パターン５１は第２の導電箔６１をエ
ッチングして形成され、半導体素子搭載領域に近接して
設けられる複数のリードＬで形成されている。必要に応
じて内部の引き回し配線も形成できる。導電パターン５
１のボンディング領域には導電被膜５４が採用され、ボ
ンディングワイヤーを固着するために用いられる。この
導電被膜５４として考えられる材料は、Ａｇ、Ａｕ、Ｐ
ｔまたはＰｄ等であり、蒸着、スパッタリング、ＣＶＤ
等の低真空、または高真空下の被着、メッキまたは焼結
等により被覆される。また、導電被膜５４は複数層に積
層された導電被膜の最上層に形成されても良い。例え
ば、Ｃｕの導電パターン５１の上には、Ｎｉ被膜、Ａｕ
被膜の二層が順に被着されたもの、Ａｇ被膜、Ｎｉ被膜
の二層が順に被覆されたものが形成できる。尚、これら
導電被膜の種類、積層構造は、これ以外にも多数ある
が、ここでは省略をする。
【００３７】オーバーコート樹脂層４４はボンディング
領域を除く導電パターン５１を被覆する。この上に装着
される半導体素子と導電パターン５１の電気的な絶縁を
得るためである。オーバーコート樹脂層４４は有機溶剤
で溶かしたエポキシ樹脂等をスクリーン印刷で付着され
るか、ロールコーターで塗布されて形成される。電気的
絶縁が得られれば、薄いほど放熱性が良くなる。
【００３８】板状体の周端にはガイド孔４３を設けて製
造時の位置決め等に用いると良い。
【００３９】本発明の板状体では、第１の導電箔６０を
機械的な支持材料として用い、この上に熱硬化性樹脂層
５０Ａ、第２の導電箔６１で形成された導電パターン５
１からなるリードＬ、これを被覆するオーバーコート樹
脂層４４のみで最終的にリードフレームとして機能させ
ることができる。従って、板状体は従来のリードフレー
ム異なり、極めて省資源のリードフレームを実現でき
る。
【００４０】また、従来構造のリードフレームでは、タ
イバーに支持されたリードは最終形状に完全に抜かれて
パターニングされているため、リードが変形する問題が
多発する。しかし、この板状体では、リードＬは第１の
導電箔６０に一体で支持されるため、第１の導電箔６０
が変形しない限り、リードが変形することは無くなる。
従って、リードＬへのボンディングも変形が無いために
安定してできる特徴を有する。リードフレームを説明す
る第２の実施の形態本発明に依るリードフレームは、図
３Ｂに示す如く、平坦な第１の主面４１と第２の主面４
２を有する第１の導電箔６０と、前記第１の導電箔６０
の前記第１の主面４１に熱硬化性樹脂層５０Ａで貼着さ
れた第２の導電箔６１をエッチングして形成された導電
パターン５１と、前記導電パターン５１を被覆したオー
バーコート樹脂層４４とを備え、前記導電パターン５１
で形成される半導体素子搭載領域６５を多数個配列し、
前記第１の導電箔６０で一体に支持されて構成される。
【００４１】各構成要素は前述した板状体と同じである
ので、ここでは説明を省略する。リードフレームは長尺
の平坦な第１の主面４１と第２の主面４２を有する第１
の導電箔６０上にブロック６２毎に、第２の導電箔６１
で形成された導電パターン５１が多数の半導体素子搭載
領域６５を形成して行列状に配置され、第１の導電箔６
０にはこのブロック６２が複数個並べられている。従来
のリードフレームと異なり、各半導体素子搭載領域６５
間は約５０μｍと極めて近接して配置される。
【００４２】各ブロック６２に配列されたユニットは複
数のリードＬが設けられている。リードＬは組み込む半
導体素子により最適のパターンに形成される。
【００４３】このリードフレームは第２の導電箔６１か
ら導電パターン５１がエッチングで作られるので、任意
のパターンを実現でき、第２の導電箔６１も薄いので極
めてファインパターン適したものとなる。
【００４４】このリードフレームの製造方法を図２から
図５を参照して説明する。
【００４５】本発明のリードフレームは、第１の導電箔
６０の第１の主面４１に熱硬化性樹脂層５０Ａで貼着し
た第２の導電箔６１からなるシートを用意し、第２の導
電箔６１をエッチングして少なくとも半導体素子搭載領
域６５を多数個形成する導電パターン５１を形成する工
程と、オーバーコート樹脂層で導電パターン５１を被覆
する工程と、所定の導電パターン５１表面をレーザーエ
ッチングで露出する工程と、露出された導電パターン５
１に選択的に導電被膜５４を形成する工程から形成され
る。
【００４６】第１の工程では、図２に示すように、第１
の導電箔６０の第１の主面４１に熱硬化性樹脂層５０Ａ
で貼着した第２の導電箔６１からなるシートを用意する
ことにある。
【００４７】本工程では、まず図２Ａの如く、平坦な第
１の主面４１と第２の主面４２を有するシート状の第１
の導電箔６０を用意する。この第１の導電箔６０は、機
械的な支持強度を得られるＣｕを主材料とした導電箔、
Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金か
ら成る導電箔等が採用される。
【００４８】第１の導電箔６０の厚さは、１０μｍ〜３
００μｍの範囲で選ばれ、ここでは７０μｍの銅箔を採
用した。しかし３００μｍ以上でも１０μｍ以下でも基
本的には良い。後述するように、第１の導電箔６０は後
で除去されるので製造中の機械的強度が保証できれば良
い。
【００４９】第２の導電箔６１は導電パターン５１を形
成するので、ファインパターン化が求められ、２０〜３
０μｍの銅箔が好ましいが、第１の導電箔と同様にエッ
チング可能なＣｕを主材料とした導電箔、Ａｌを主材料
とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔
等が採用される。
【００５０】尚、第１の導電箔６０と第２の導電箔６１
のシートは、所定の幅、例えば４５ｍｍでロール状に巻
かれて用意され、これが後述する各工程に搬送されても
良いし、所定の大きさにカットされた短冊状のシートが
用意され、後述する各工程に搬送されても良い。
【００５１】熱硬化性樹脂層５０Ａは熱硬化性樹脂を有
機溶剤に溶かした液状の材料をキャスティングして第２
の導電箔６１の裏面に塗布し、８０℃から１００℃の加
熱をして半硬化させ有機溶剤を飛ばす。従って、半硬化
の状態では熱硬化性樹脂はＢステージの状態であり、熱
硬化されていない。その後に、第１の導電箔６０の第１
の主面４１に１５０℃から１７０℃で１．５時間程度加
熱圧着して本硬化される。
【００５２】また熱硬化性樹脂層５０Ａにはシリカ、ア
ルミナ等のフィラーを混入して導電パターン５１との熱
膨張係数を緩和すると良い。一般的にエポキシ樹脂の熱
膨張係数は５０ｐｐｍ／℃であり、上記したフィラー入
りのエポキシ樹脂の熱膨張係数は１５〜３０ｐｐｍ／℃
であり、導電パターン５１を形成する銅の熱膨張係数は
１８ｐｐｍ／℃であるので、エポキシ樹脂と銅との熱膨
張係数のミスマッチを改善できる。
【００５３】また本工程では、他の実施例として熱硬化
性樹脂の代わりにUV硬化樹脂を用いることもできる。す
なわち、ＵＶ硬化樹脂を真空ラミネータで塗膜した後
に、ＵＶ照射して本硬化すると熱硬化性樹脂層５０Ａの
代わりにUV硬化樹脂層を形成することができる。
【００５４】シートは、図２Ｂに示す如く、短冊状のシ
ートに多数の半導体素子搭載領域６５が形成されるブロ
ック６２が４〜５個離間して並べられる。各ブロック６
２間にはスリット６３が設けられ、モールド工程等での
加熱処理で発生する第１の導電箔６０および第２の導電
箔６１の応力を吸収する。またシートの上下周端にはイ
ンデックス孔６４が一定の間隔で設けられ、各工程での
位置決めに用いられる。
【００５５】第２の工程は、図３に示す如く、第２の導
電箔６１をエッチングして少なくとも半導体素子搭載領
域６５を多数個形成する導電パターン５１を形成するこ
とにある。
【００５６】まず、図３Ａに示す如く、第２の導電箔６
１上に、ホトレジスト（耐エッチングマスク）ＰＲを形
成し、導電パターン５１となる領域を除いた第２の導電
箔６１が露出するようにホトレジストＰＲをパターニン
グする。そして、ホトレジストＰＲを介して第２の導電
箔６１を選択的にエッチングする。
【００５７】図３Ｂに具体的な導電パターン５１を示
す。本図は図２Ｂで示したブロック６２の１個を拡大し
たものに対応する。黒く塗られたユニットの１個が１つ
の半導体素子搭載領域６５であり、導電パターン５１を
構成し、１つのブロック６２には５行５列のマトリック
ス状に多数の半導体素子搭載領域６５が配列され、各半
導体素子搭載領域６５毎に同一の導電パターン５１が設
けられている。各ブロックの周辺には枠状のパターン６
６が設けられ、それと少し離間してその内側にダイシン
グ時の位置合わせマーク６７が設けられている。枠状の
パターン６６はモールド金型との嵌合に使用される。な
お、導電パターン５１の一部を利用して内部の配線とし
て利用できる。
【００５８】第３の工程では、図４に示す如く、オーバ
ーコート樹脂層４４で導電パターン５１を被覆すること
にある。
【００５９】オーバーコート樹脂層４４は導電パターン
５１全面あるいは選択的に被覆する。オーバーコート樹
脂層４４は有機溶剤で溶かしたエポキシ樹脂等をスクリ
ーン印刷で付着されるか、ロールコーターで塗布されて
熱硬化して形成される。電気的絶縁が得られれば、薄い
ほど放熱性が良くなる。
【００６０】なお、オーバーコート樹脂層４４はフォト
ソルダーレジストを用いても良い。この場合は露光現像
して選択的に残す方法もある。
【００６１】第３の工程では、図４に示す如く、所望の
導電パターン５１表面のオーバーコート樹脂層４４をレ
ーザーエッチングで除去して露出することにある。
【００６２】本工程では、直接描画でレーザーエッチン
グによりオーバーコート樹脂層４４を選択的に取り除
き、導電パターン５１を露出させる。レーザーとして
は、炭酸ガスレーザーが好ましいが、エキシマレーザー
やＹＡＧレ−ザーも利用できる。またレーザーで絶縁樹
脂を蒸発させた後、開口部の底部に残査がある場合は、
過マンガン酸ソーダまたは過硫酸アンモニウム等でウェ
ットエッチングするかエキシマレーザー等でドライエッ
チングし、この残査を取り除く。
【００６３】なお、オーバーコート樹脂層４４をスクリ
ーン印刷で選択的に付着する場合はこの工程は省略でき
る。
【００６４】第４の工程は、図５に示す如く、露出され
た導電パターン５１に導電被膜５４を形成する。
【００６５】この導電被膜５４は残されたオーバーコー
ト樹脂層４４をマスクとして用い、金、銀あるいはパラ
ジュームを電界あるいは無電界メッキで付着され、ボン
ディングパッドとして活用される。
【００６６】例えば銀の導電被膜５４にはＡｕ細線が接
着できるため、ワイヤーボンディングも可能となる。従
ってこれらの導電被膜５４をそのままボンディングパッ
ドとして活用できるメリットを有する。
【００６７】次に、上述した板状体またはリードフレー
ムにより発生する効果を説明する。
【００６８】第１に、板状体またはリードフレームは、
薄い第２の導電箔６１をエッチングして形成した導電パ
ターン５１でリードＬが形成されるため、リードの微細
パターンが可能となる。従ってリードの幅、リード間隔
を狭くすることができ、より平面サイズの小さいパッケ
ージが形成できる。
【００６９】第２に、第１および第２の導電箔６０、６
１および熱硬化性樹脂層５０Ａで構成されるため、必要
最小限で構成でき、極力無駄な材料を無くすことがで
き、コストを大幅に抑えた薄型の板状体またはリードフ
レームが実現できる。
【００７０】第３に、リードＬは、エッチングされた導
電パターン５１から形成され、個別分離は封止の後に行
われるため、従来のリード間に形成されるタイバーは不
要となり、第１の導電箔６０で一体に支持される。よっ
て、タイバーの形成、タイバーのカットは、本発明では
全く不要となる。半導体装置の製造方法を説明する第３
の実施の形態前述した板状体またはリードフレームを採
用し、半導体装置が製造されるまでを図６〜図１２を参
照して説明する。
【００７１】第１の工程は、図６に示す如く、オーバー
コート樹脂層４４上の各半導体素子搭載領域６５に半導
体素子５２を固着し、各半導体素子搭載領域６５の半導
体素子５２の電極と所望の導電パターン５１とを電気的
に接続する接続手段を形成することにある。
【００７２】半導体素子５２としては、トランジスタ、
ダイオード、ＩＣチップ等の半導体素子である。また厚
みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウン
の半導体素子も実装できる。
【００７３】ここでは、ベアのＩＣチップ５２がオーバ
ーコート樹脂層４４上に絶縁性接着剤５８でダイボンデ
ィングされ、ＩＣチップ５２の各電極はリードＬ上の導
電被膜５４に熱圧着によるボールボンディングあるいは
超音波によるウェッヂボンディング等で固着されたボン
ディングワイヤー５５を介して接続される。
【００７４】本工程では、各ブロック６２に多数の導電
パターン５１が集積されているので、半導体素子５２の
固着およびワイヤーボンディングが極めて効率的に行え
る利点がある。
【００７５】第２の工程は、図７に示す如く、各半導体
素子搭載領域６５の半導体素子５２を一括して被覆する
封止用絶縁性樹脂５０Ｂで共通モールドすることにあ
る。
【００７６】本工程では、図７Ａに示す如く、既に前の
工程で複数の導電パターン５１はオーバーコート樹脂層
４４で被覆されているので、封止用絶縁性樹脂５０Ｂは
半導体素子５２を被覆し、オーバーコート樹脂層４４と
結合される。特に、熱硬化性樹脂層５０Ａ、オーバーコ
ート樹脂層４４および封止用絶縁性樹脂５０Ｂとは同種
のエポキシ樹脂等の熱硬化性樹脂を用いればお互いに馴
染みが良いのでより強力な接着強度を得られる。更に強
い接着強度を実現するには封止用絶縁性樹脂５０Ｂでモ
ールドする前に、オーバーコート樹脂層４４の表面をＵ
Ｖ照射もしくはプラズマ照射してオーバーコート樹脂層
４４表面の樹脂の極性基を活性化すると良い。そして熱
硬化性樹脂層５０Ａ、オーバーコート樹脂層４４および
封止用絶縁性樹脂５０Ｂとで一体となりより導電パター
ン５１を両面からモールドするので極めて良好な封止構
造が得られる。
【００７７】また本工程では、トランスファーモール
ド、インジェクションモールド、またはディッピングに
より実現できる。樹脂材料としては、エポキシ樹脂等の
熱硬化性樹脂がトランスファーモールドで実現でき、ポ
リイミド樹脂、ポリフェニレンサルファイド等の熱可塑
性樹脂はインジェクションモールドで実現できる。
【００７８】更に、本工程でトランスファーモールドあ
るいはインジェクションモールドする際に、図７Ｂに示
すように各ブロック６２は１つの共通のモールド金型に
半導体素子搭載領域６５を納め、各ブロック毎に１つの
封止用絶縁性樹脂５０Ｂで共通にモールドを行う。この
ために従来のトランスファーモールド等の様に各半導体
素子搭載領域を個別にモールドする方法に比べて、大幅
な樹脂量の削減が図れ、モールド金型の共通化も図れ
る。
【００７９】オーバーコート樹脂層４４表面に被覆され
た封止用絶縁性樹脂５０Ｂの厚さは、半導体素子５２の
最頂部から約１００μｍ程度が被覆されるように調整さ
れている。この厚みは、強度を考慮して厚くすること
も、薄くすることも可能である。
【００８０】本工程の特徴は、封止用絶縁性樹脂５０Ｂ
を被覆するまでは、第１の導電箔６０が支持基板とな
り、モールド後は封止用絶縁性樹脂５０Ｂが支持基板と
なるので、従来のリードの絶縁支持基板は不要となる。
【００８１】また第１の導電箔６０が導電パターン５１
を一体に支持し、個々に分離されないので、シート状と
して一体で取り扱え、封止用絶縁性樹脂５０Ｂをモール
ドする際、金型への搬送、金型への実装の作業が非常に
楽になる特徴を有する。
【００８２】第３の工程は、図８に示す如く、第１の導
電箔６０をすべて除去することにある。
【００８３】本工程は、第１の導電箔６０を化学的およ
び／または物理的に除く。この工程は、研磨、研削、エ
ッチング、レーザの金属蒸発等により施される。
【００８４】熱硬化性樹脂層５０Ａが露出するまで、第
１の導電箔６０を全面ウェトエッチングするのが一番簡
便な方法である。本工程では熱硬化性樹脂層５０Ａが存
在するためにオーバーエッチングの心配が無く、自動化
に適した工程となる。
【００８５】本工程では、第１の導電箔６０は半導体素
子搭載領域６５のある中央部分がエッチングされ、周辺
部は残され封止用絶縁性樹脂５０Ｂとオーバーラップす
るので、各ブロック６２がバラバラになることは無い。
【００８６】第４の工程は、導電パターン５１の裏面処
理を行い、図９に示す最終構造を得る。すなわち、裏面
に露出した熱硬化性樹脂層５０Ａに電極を形成する導電
パターン５１を選択的に露出するように貫通孔７３を形
成し、半田等の導電材５９を被着して裏面電極５６を形
成し、半導体装置として完成する。
【００８７】この貫通孔７３の形成には、前述したレー
ザーエッチングを用いると良い。
【００８８】第５の工程は、図１０に示す如く、複数個
のブロック６２を封止用絶縁性樹脂５０Ｂを当接させて
粘着シート８０に貼り付けることにある。
【００８９】前の工程で第１の導電箔６０をエッチング
除去し裏面処理した後に、第１の導電箔６０から各ブロ
ック６２が切り離される。このブロック６２は熱硬化性
樹脂層５０Ａと封止用絶縁性樹脂５０Ｂで第１の導電箔
６０の残余部と連結されているので、切断金型を用いず
機械的に導電箔６０の残余部から剥がすことで達成でき
る。
【００９０】本工程では、ステンレス製のリング状の金
属枠８１に粘着シート８０の周辺を貼り付け、粘着シー
ト８０の中央部分には４個のブロック６２をダイシング
時のブレードが当たらないような間隔を設けて絶縁性樹
脂５０Ｂを当接させて貼り付けられる。粘着シート８０
としてはＵＶシート（リンテック社製）が用いられる
が、各ブロック６２は封止用絶縁性樹脂５０Ｂで機械的
強度があるので、安価なダイシングシートでも使用でき
る。
【００９１】第６の工程は、図１１に示す如く、粘着シ
ート８０に貼り付けられた状態で熱硬化性樹脂層５０Ａ
と封止用絶縁性樹脂５０Ｂで一括してモールドされた各
ブロック６２の各半導体素子搭載領域６５の半導体素子
５２の特性の測定を行うことにある。
【００９２】各ブロック６２の裏面には図１１に示すよ
うに、裏面電極５６が露出されており、各半導体素子搭
載領域６５が導電パターン５１形成時と全く同一にマト
リックス状に配列されている。この導電パターン５１の
封止用絶縁性樹脂５０Ｂから露出した裏面電極５６にプ
ローブ６８を当てて、各半導体素子搭載領域６５の半導
体素子５２の特性パラメータ等を個別に測定して良不良
の判定を行い、不良品には磁気インク等でマーキングを
行う。
【００９３】本工程では、各半導体素子搭載領域６５の
半導体装置５３は封止用絶縁性樹脂５０Ｂでブロック６
２毎に一体で支持されているので、個別にバラバラに分
離されていない。従って、粘着シート８０に貼り付けら
れた複数個のブロック６２をテスターの載置台に真空で
吸着させ、ブロック６２毎に半導体素子搭載領域６５の
サイズ分だけ矢印のように縦方向および横方向にピッチ
送りをすることで、極めて早く大量にブロック６２の各
半導体素子搭載領域６５の半導体装置５３の測定を行え
る。すなわち、従来必要であった半導体装置の表裏の判
別、電極の位置の認識等が不要にでき、更に複数個のブ
ロック６２を同時に処理するので、測定時間の大幅な短
縮を図れる。
【００９４】第７の工程は、図１２に示す如く、粘着シ
ート８０に貼り付けられた状態でブロック６２の熱硬化
性樹脂層５０Ａと封止用絶縁性樹脂５０Ｂを各半導体素
子搭載領域６５毎にダイシングにより分離することにあ
る。
【００９５】本工程では、粘着シート８０に貼り付けら
れた複数個のブロック６２をダイシング装置の載置台に
真空で吸着させ、ダイシングブレード６９で各半導体素
子搭載領域６５間のダイシングライン７０に沿って熱硬
化性樹脂層５０Ａと封止用封止用絶縁性樹脂５０Ｂをダ
イシングし、個別の半導体装置５３に分離する。
【００９６】本工程で、ダイシングブレード６９は完全
に熱硬化性樹脂層５０Ａと封止用絶縁性樹脂５０Ｂを切
断し粘着シートの表面に達する切削深さでダイシングを
行い、完全に各半導体素子搭載領域６５毎に分離する。
ダイシング時は予め前述したリードフレーム形成時に設
けた各ブロックの周辺の枠状のパターン６６の内側に設
けた位置合わせマーク６７を認識して、これを基準とし
てダイシングを行う。周知ではあるが、ダイシングは縦
方向にすべてのダイシングライン７０をダイシングをし
た後、載置台を９０度回転させて横方向のダイシングラ
イン７０に従ってダイシングを行う。
【００９７】また本工程では、ダイシングライン７０に
は熱硬化性樹脂層５０Ａとその上に結合された封止用絶
縁性樹脂５０Ｂしか存在しないので、ダイシングブレー
ド６９の摩耗は少なく、金属バリも発生せず極めて正確
な外形にダイシングできる特徴がある。
【００９８】更に本工程後でも、ダイシング後も粘着シ
ート８０の働きで個別の半導体装置にバラバラになら
ず、その後のテーピング工程でも効率よく作業できる。
すなわち、粘着シート８０に一体に支持された半導体装
置は良品のみを識別してキャリアテープの収納孔に吸着
コレットで粘着シート８０から離脱させて収納できる。
このために微小な半導体装置であっても、テーピングま
で一度もバラバラに分離されない特徴がある。
【００９９】以上に本発明の製造方法を詳述したが、測
定工程とダイシング工程を逆にしても粘着シート８０で
一体に支持されているので、問題なく測定をテスターで
行えることは言うまでもない。ただダイシング後は粘着
シート８０での支持のために測定時に粘着シート８０が
撓むことを配慮すれば足りる。板状体またはリードフレ
ームを説明する第４の実施の形態図１３は、図１に示し
た板状体または図３Ｂに示したリードフレームの改良で
あり、第１の導電箔６０を裏面電極５６として用い、第
１の導電箔６０と第２の導電メッキ層７４で２層配線も
実現できるものである。従って、変更点を主に説明す
る。なお、同一構成要素には同一符号を用いた。
【０１００】本発明の板状体は、平坦な第１の主面４１
と第２の主面４２を有する第１の導電箔６０と、前記第
１の導電箔６０の前記第１の主面４１を覆う熱硬化性樹
脂層５０Ａと、前記熱硬化性樹脂層５０Ａ上に設け、前
記第１の導電箔６０と所望の個所で接触する第２の導電
メッキ層７４と、前記第２の導電メッキ層７４をエッチ
ングして形成される導電パターン５１と、前記導電パタ
ーン５１を被覆するオーバーコート樹脂層４４とから構
成される。
【０１０１】また本発明のリードフレームは、平坦な第
１の主面４１と第２の主面４２を有する第１の導電箔６
０と、前記第１の導電箔６０の前記第１の主面４１を覆
う熱硬化性樹脂層５０Ａと、前記熱硬化性樹脂層５０Ａ
上に設け、前記第１の導電箔６０と所望の個所で接触す
る第２の導電メッキ層７４と、前記第２の導電メッキ層
７４をエッチングして形成される導電パターン５１と、
前記導電パターン５１を被覆するオーバーコート樹脂層
４４とを備え、前記導電パターン５１で形成される半導
体素子搭載領域６５を多数個配列し、前記第１の導電箔
６０で一体に支持して構成される。
【０１０２】本発明の板状体またはリードフレームで
は、前述した実施の形態と同様に第１の導電箔６０を導
電パターン５１の支持手段として用い、更にこの第１の
導電箔６０を裏面電極５６として用いるので第２の導電
メッキ層７４を用いる点が異なる。
【０１０３】この板状体は、図１３に示すように、第１
の導電箔６０としては、Ｃｕを主材料とした導電箔、Ａ
ｌを主材料とした導電箔、またはＦｅ−Ｎｉ等の合金か
ら成る導電箔等を用いることができる。第１の導電箔６
０は平板状あるいはシート状であり、平坦な第１の主面
４１および第２の主面４２を有し、支持できる機械的な
強度があればよい。具体的には、厚さ７０μｍ程度のＣ
ｕ箔を用いる。この厚さは要求される裏面電極の厚さに
より適宜選択され、ファインパターンが求められるとよ
り薄くされ、ヒートシンクを兼ねた突起電極が求められ
ると１００μｍ以上に厚く形成されると良い。
【０１０４】熱硬化性樹脂層５０Ａとしては、エポキシ
樹脂等の熱硬化性樹脂が用いられ、第１の導電箔６０の
第１の主面４１を被覆するように設けられる。この熱硬
化性樹脂層５０Ａは熱硬化性樹脂を有機溶剤に溶かした
液状の材料をキャスティングして第１の導電箔６０の第
１の主面４１に塗布し、半硬化して有機溶剤を飛ばした
後に本硬化して形成される。また熱硬化性樹脂層５０Ａ
にはシリカ、アルミナ等のフィラーを混入して導電パタ
ーン５１との熱膨張係数を緩和すると良い。一般的にエ
ポキシ樹脂の熱膨張係数は５０ｐｐｍ／℃であり、上記
したフィラー入りのエポキシ樹脂の熱膨張係数は１５〜
３０ｐｐｍ／℃であり、導電パターン５１を形成する銅
の熱膨張係数は１８ｐｐｍ／℃であるので、エポキシ樹
脂と銅との熱膨張係数のミスマッチを改善できる。
【０１０５】更に熱硬化性樹脂層５０Ａは予め半硬化し
たシート状のフィルムを第１の導電箔６０の第１の主面
４１に貼り付けて、加熱して本硬化しても良い。
【０１０６】第２の導電メッキ層７４としては、Ｃｕを
無電界および電界メッキして熱硬化性樹脂層５０Ａ表面
に付着して形成される。厚みは２０〜３０μｍ程度と極
めて薄い方が導電パターンのファインパターン化に寄与
できる。第１の導電箔６０と電気的に接続される個所の
熱硬化性樹脂層５０Ａは選択的に除去されており、第２
の導電メッキ層７４を形成時に同時に接続をされるの
で、スルーホール処理は不要となる。
【０１０７】導電パターン５１は第２の導電メッキ層７
４をエッチングして形成され、半導体素子搭載領域６５
に近接して設けられる複数のリードＬで形成されてい
る。なお、導電パターン５１は必要に応じて内部配線も
形成できる。導電パターン５１のボンディング領域には
導電被膜５４が採用され、ボンディングワイヤーを固着
するために用いられる。この導電被膜５４として考えら
れる材料は、Ａｇ、Ａｕ、ＰｔまたはＰｄ等であり、蒸
着、スパッタリング、ＣＶＤ等の低真空、または高真空
下の被着、メッキまたは焼結等により被覆される。ま
た、導電被膜５４は複数層に積層された導電被膜の最上
層に形成されても良い。例えば、Ｃｕの導電パターン５
１の上には、Ｎｉ被膜、Ａｕ被膜の二層が順に被着され
たもの、Ａｇ被膜、Ｎｉ被膜の二層が順に被覆されたも
のが形成できる。尚、これら導電被膜の種類、積層構造
は、これ以外にも多数あるが、ここでは省略をする。
【０１０８】オーバーコート樹脂層４４はボンディング
領域を除く導電パターン５１を被覆する。この上に装着
される半導体素子と導電パターン５１の電気的な絶縁を
得るためである。オーバーコート樹脂層４４は有機溶剤
で溶かしたエポキシ樹脂等をスクリーン印刷で付着され
るか、ロールコーターで塗布されて形成される。電気的
絶縁が得られれば、薄いほど放熱性が良くなる。
【０１０９】板状体の周端にはガイド孔４３を設けて製
造時の位置決め等に用いると良い。
【０１１０】本発明の板状体では、第１の導電箔６０を
機械的な支持材料および裏面電極５６として用い、この
上に熱硬化性樹脂層５０Ａ、第２の導電メッキ層７４で
形成された導電パターン５１からなるリードＬ、これを
被覆するオーバーコート樹脂層４４のみで最終的にリー
ドフレームとして機能させることができる。従って、板
状体は従来のリードフレーム異なり、極めて省資源のリ
ードフレームを実現でき且つ多層配線も実現できる。
【０１１１】また、従来構造のリードフレームでは、タ
イバーに支持されたリードは最終形状に完全に抜かれて
パターニングされているため、リードが変形する問題が
多発する。しかし、この板状体では、リードＬは第１の
導電箔６０に一体で支持されるため、第１の導電箔６０
が変形しない限り、リードが変形することは無くなる。
従って、リードＬへのボンディングも変形が無いために
安定してできる特徴を有する。
【０１１２】本発明のリードフレームは、図１７Ｂに示
すように、多数の導電パターン５１のユニットを行列状
に配置したもので、構造上は板状体と同じである。
【０１１３】次に図１４から図１９を参照して、このリ
ードフレームの製造方法を説明する。
【０１１４】このリードフレームは、第１の導電箔６０
を用意する工程と、第１の導電箔６０の第１の主面４１
に熱硬化性樹脂層５０Ａを付着し、第１の導電箔６０と
電気的な接続をする個所の熱硬化性樹脂層５０Ａを除去
する工程と、第２の導電メッキ層７４を付着する工程
と、第２の導電メッキ層７４をエッチングして導電パタ
ーン５１を形成する工程と、導電パターン５１をオーバ
ーコート樹脂層４４で被覆する工程と、ボンデイング領
域となる導電パターン５１上のオーバーコート樹脂層４
４を除去して導電被膜５４を形成する工程から構成され
ている。
【０１１５】第１の工程は、図１４に示す如く、第１の
導電箔６０を用意することにある。
【０１１６】本工程では、まず図１４Ａの如く、平坦な
第１の主面４１と第２の主面４２を有するシート状の第
１の導電箔６０を用意する。この第１の導電箔６０は、
機械的な支持強度を得られるＣｕを主材料とした導電
箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合
金から成る導電箔等が採用される。
【０１１７】第１の導電箔６０の厚さは、１０μｍ〜３
００μｍの範囲で選ばれ、ここでは７０μｍの銅箔を採
用した。しかし３００μｍ以上でも１０μｍ以下でも基
本的には良い。後述するように、第１の導電箔６０は後
で裏面電極となるので製造中の機械的強度が保証と裏面
電極の厚さが確保できれば良い。
【０１１８】尚、第１の導電箔６０は、所定の幅、例え
ば４５ｍｍでロール状に巻かれて用意され、これが後述
する各工程に搬送されても良いし、所定の大きさにカッ
トされた短冊状のシートが用意され、後述する各工程に
搬送されても良い。
【０１１９】また第１の導電箔６０は、図１４Ｂに示す
如く、短冊状のシートに多数の半導体素子搭載領域６５
が形成されるブロック６２が４〜５個離間して並べられ
る。各ブロック６２間にはスリット６３が設けられ、モ
ールド工程等での加熱処理で発生する第１の導電箔６０
の応力を吸収する。またシートの上下周端にはインデッ
クス孔６４が一定の間隔で設けられ、各工程での位置決
めに用いられる。
【０１２０】第２の工程は、図１５に示す如く、第１の
導電箔６０の第１の主面４１に熱硬化性樹脂層５０Ａを
付着し、第１の導電箔６０と電気的な接続をする個所の
熱硬化性樹脂層５０Ａを除去することにある。
【０１２１】本工程では、熱硬化性樹脂層５０Ａとして
は、エポキシ樹脂等の熱硬化性樹脂が用いられ、第１の
導電箔６０の第１の主面４１全面を被覆するように設け
られる。この熱硬化性樹脂層５０Ａは熱硬化性樹脂を有
機溶剤に溶かした液状の材料をキャスティングして第１
の導電箔６０表面に塗布し、８０℃から１００℃の加熱
をして半硬化させ有機溶剤を飛ばした後に、１５０℃か
ら１７０℃で１．５時間程度加熱して本硬化して形成さ
れる。従って、半硬化の状態では熱硬化性樹脂はＢステ
ージの状態であり、熱硬化されていない。
【０１２２】また熱硬化性樹脂層５０Ａにはシリカ、ア
ルミナ等のフィラーを混入して第１の導電箔６０との熱
膨張係数を緩和すると良い。一般的にエポキシ樹脂の熱
膨張係数は５０ｐｐｍ／℃であり、上記したフィラー入
りのエポキシ樹脂の熱膨張係数は１５〜３０ｐｐｍ／℃
であり、第１の導電箔６０を形成する銅の熱膨張係数は
１８ｐｐｍ／℃であるので、エポキシ樹脂と銅との熱膨
張係数のミスマッチを改善できる。
【０１２３】他の方法として、熱硬化性樹脂層５０Ａは
予め半硬化したシート状の熱硬化性樹脂フィルムを加熱
圧着して本硬化して、溶融したエポキシ樹脂で第１の導
電箔６０の第１の主面４１に付着する方法も採用でき
る。熱硬化性樹脂フィルムをその表面をクッション紙で
覆い、１ｃｍ2当たり１００ｋｇで圧着して１５０℃か
ら１７０℃で加熱して溶融したエポキシ樹脂で第１の導
電箔６０表面を被覆した状態で本硬化させる。
【０１２４】また本工程では、他の実施例として熱硬化
性樹脂層５０Ａの代わりにＵＶ硬化樹脂を用いることも
できる。すなわち、ＵＶ硬化樹脂を真空ラミネータで塗
膜した後に、ＵＶ照射、現像して本硬化すると、第１の
導電箔６０表面を被覆するようにＵＶ硬化樹脂を形成す
ることができる。この場合は、次の第１の導電箔６０と
のビアホール形成が一緒に行えるので、工程が簡単にな
る。
【０１２５】続いて、第１の導電箔６０と電気的な接続
をする個所の熱硬化性樹脂層５０Ａを除去することにあ
る。ここでは、直接描画でレーザーエッチングにより熱
硬化性樹脂層５０Ａを選択的に取り除き、第１の導電箔
６０までビアホール７３を設けて選択的に露出させる。
レーザーとしては、炭酸ガスレーザーが好ましいが、エ
キシマレーザーやＹＡＧレ−ザーも利用できる。またレ
ーザーで絶縁樹脂を蒸発させた後、開口部の底部に残査
がある場合は、過マンガン酸ソーダまたは過硫酸アンモ
ニウム等でウェットエッチングもしくはエキシマレーザ
ー等でドライエッチングし、この残査を取り除く。
【０１２６】第３の工程は、図１６に示す如く、第２の
導電メッキ層７４を付着することにある。
【０１２７】ビアホール７３を含む熱硬化性樹脂層５０
Ａ全面に第２の導電メッキ層７４をマスクなしで形成す
る。この第２の導電メッキ層７４は無電解メッキと電解
メッキの両方で形成され、ここでは、無電解メッキによ
り約２μｍのＣｕを少なくともビアホール７３を含む熱
硬化性樹脂層５０Ａ全面に形成する。これにより第２の
導電メッキ層７４と第１の導電箔６０が電気的に導通す
るため、第１の導電箔６０を電極にして電解メッキを行
い、約２０μｍのＣｕをメッキする。これによりビアホ
ール７３はＣｕの第２の導電メッキ層７４で埋め込まれ
る。また第２の導電メッキ層７４は、ここではＣｕを採
用したが、Ａｕ、Ａｇ、Ｐｄ等を採用しても良い。また
マスクを使用して部分メッキをしても良い。
【０１２８】第４の工程は、図１７に示す如く、第２の
導電メッキ層７４をエッチングして導電パターン５１を
形成する。
【０１２９】第２の導電メッキ層７４上に所望のパター
ンのホトレジスト層で被覆し、図１７Ｂに示すように周
辺に設けたボンディング領域およびボンディング領域か
ら中央に延在される導電パターン５１をケミカルエッチ
ングにより形成する。第２の導電メッキ層７４はＣｕを
主材料とするものであるので、エッチング液は、塩化第
２鉄または塩化第２銅を用いれば良い。具体的なパター
ンは後で図２４を参照して説明する。
【０１３０】第２の導電メッキ層７４は厚さが５〜２０
μｍ程度に形成されているので、導電パターン５１は２
０μｍ以下のファインパターンに形成できる利点があ
る。従って、導電パターン５１の一部を利用して内部の
配線として利用できる。
【０１３１】第５の工程は、図１８に示す如く、導電パ
ターン５１をオーバーコート樹脂層４４で被覆すること
にある。
【０１３２】オーバーコート樹脂層４４は導電パターン
５１全面あるいは選択的に被覆する。オーバーコート樹
脂層４４は有機溶剤で溶かしたエポキシ樹脂等をスクリ
ーン印刷で付着されるか、ロールコーターで塗布されて
熱硬化して形成される。電気的絶縁が得られれば、薄い
ほど放熱性が良くなる。
【０１３３】なお、オーバーコート樹脂層４４はフォト
ソルダーレジストを用いても良い。この場合は露光現像
して選択的に残す方法もある。
【０１３４】第６の工程は、図１９に示す如く、ボンデ
イング領域となる導電パターン５１上のオーバーコート
樹脂層４４を除去して導電被膜５４を形成することにあ
る。
【０１３５】最初に、所望の導電パターン５１表面のオ
ーバーコート樹脂層４４をレーザーエッチングで除去し
て露出する。
【０１３６】ここでは、直接描画でレーザーエッチング
によりオーバーコート樹脂層４４を選択的に取り除き、
導電パターン５１を露出させる。レーザーとしては、炭
酸ガスレーザーが好ましいが、エキシマレーザーやＹＡ
Ｇレ−ザーも利用できる。またレーザーで絶縁樹脂を蒸
発させた後、開口部の底部に残査がある場合は、過マン
ガン酸ソーダまたは過硫酸アンモニウム等でウェットエ
ッチングするかエキシマレーザー等でドライエッチング
し、この残査を取り除く。
【０１３７】なお、オーバーコート樹脂層４４をスクリ
ーン印刷で選択的に付着する場合はこの工程は省略でき
る。
【０１３８】続いて、露出された導電パターン５１に導
電被膜５４を形成する。この導電被膜５４は残されたオ
ーバーコート樹脂層４４をマスクとして用い、金、銀あ
るいはパラジュームを電界あるいは無電界メッキで付着
され、ボンディングパッドとして活用される。
【０１３９】例えば銀の導電被膜５４にはＡｕ細線が接
着できるため、ワイヤーボンディングも可能となる。従
ってこれらの導電被膜５４をそのままボンディングパッ
ドとして活用できるメリットを有する。
【０１４０】図２４を参照して、具体化された本発明の
リードフレームを説明する。まず、実線で示すパターン
は導電パターン５１であり、点線で示すパターンは第１
の導電箔６０で形成された裏面電極５６である。導電パ
ターン５１は半導体ベアチップ５２を取り巻くようにボ
ンディングパッドとして働く導電被膜５４が周辺に設け
られ、一部では２段に配置されて多パッドを有する半導
体ベアチップ５２に対応している。ボンディングパッド
は半導体ベアチップ５２の対応する電極パッド７５とボ
ンディングワイヤー５５で接続され、ボンディングパッ
ドからファインパターンの導電パターン５１が半導体ベ
アチップ５２の下に多数延在されて、黒丸で示すビアホ
ール７３で裏面電極５６と接続されている。
【０１４１】斯かる構造であれば、２００以上のパッド
を有する半導体回路素子でも、導電パターン５１のファ
インパターンを利用して所望の裏面電極５６まで多層配
線構造で延在でき、裏面電極５６から外部回路への接続
が行える。なお、図２４では熱硬化性樹脂層５０Ａ、封
止用絶縁性樹脂５０Ｂおよびオーバーコート樹脂層４４
等は説明のために省略している。
【０１４２】上述した板状体またはリードフレームは、
導電パターンと多層導電パターンで多層配線を実現でき
るので、極めてパッド数の多い半導体チップでも実装可
能となり、高価なリードフレームを用いない実装構造を
実現できる。
【０１４３】次に、上述した板状体またはリードフレー
ムにより発生する効果を説明する。
【０１４４】第１に、板状体またはリードフレームは、
薄い第２の導電メッキ層７４をエッチングして形成した
導電パターン５１でリードＬが形成されるため、リード
の微細パターンが可能となる。従ってリードの幅、リー
ド間隔を狭くすることができ、より平面サイズの小さい
パッケージが形成できる。
【０１４５】第２に、第１の導電箔６０、第２の導電メ
ッキ層６１および熱硬化性樹脂層５０Ａで構成されるた
め、必要最小限で構成でき、極力無駄な材料を無くすこ
とができ、コストを大幅に抑えた薄型で多層の板状体ま
たはリードフレームが実現できる。
【０１４６】第３に、リードＬは、エッチングされた導
電パターン５１から形成され、個別分離は封止の後に行
われるため、従来のリード間に形成されるタイバーは不
要となり、第１の導電箔６０で一体に支持される。よっ
て、タイバーの形成、タイバーのカットは、本発明では
全く不要となる。半導体装置の製造方法を説明する第５
の実施の形態前述した第４の実施の形態の板状体または
リードフレームを採用し、半導体装置が製造されるまで
を図２０〜図２３を参照して説明する。
【０１４７】第１の工程は、図２０に示す如く、オーバ
ーコート樹脂層４４上の各半導体素子搭載領域６５に半
導体素子５２を固着し、各半導体素子搭載領域６５の半
導体素子５２の電極と所望の導電パターン５１とを電気
的に接続する接続手段を形成することにある。
【０１４８】半導体素子５２としては、トランジスタ、
ダイオード、ＩＣチップ等の半導体素子である。また厚
みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウン
の半導体素子も実装できる。
【０１４９】ここでは、ベアのＩＣチップ５２がオーバ
ーコート樹脂層４４上に絶縁性接着剤でダイボンディン
グされ、ＩＣチップ５２の各電極はリードＬ上の導電被
膜５４に熱圧着によるボールボンディングあるいは超音
波によるウェッヂボンディング等で固着されたボンディ
ングワイヤー５５を介して接続される。
【０１５０】本工程では、各ブロック６２に多数の導電
パターン５１が集積されているので、半導体素子５２の
固着およびワイヤーボンディングが極めて効率的に行え
る利点がある。
【０１５１】第２の工程は、図２１に示す如く、各半導
体素子搭載領域６５の半導体素子５２を一括して被覆す
る封止用絶縁性樹脂５０Ｂで共通モールドすることにあ
る。
【０１５２】本工程では、図２１Ａに示す如く、既に前
の工程で複数の導電パターン５１はオーバーコート樹脂
層４４で被覆されているので、封止用絶縁性樹脂５０Ｂ
は半導体素子５２を被覆し、オーバーコート樹脂層４４
と結合される。特に、熱硬化性樹脂層５０Ａ、オーバー
コート樹脂層４４および封止用絶縁性樹脂５０Ｂとは同
種のエポキシ樹脂等の熱硬化性樹脂を用いればお互いに
馴染みが良いのでより強力な接着強度を得られる。更に
強い接着強度を実現するには封止用絶縁性樹脂５０Ｂで
モールドする前に、オーバーコート樹脂層４４の表面を
ＵＶ照射もしくはプラズマ照射してオーバーコート樹脂
層４４表面の樹脂の極性基を活性化すると良い。そして
熱硬化性樹脂層５０Ａ、オーバーコート樹脂層４４およ
び封止用絶縁性樹脂５０Ｂとで一体となりより導電パタ
ーン５１を両面からモールドするので極めて良好な封止
構造が得られる。
【０１５３】また本工程では、トランスファーモール
ド、インジェクションモールド、またはディッピングに
より実現できる。樹脂材料としては、エポキシ樹脂等の
熱硬化性樹脂がトランスファーモールドで実現でき、ポ
リイミド樹脂、ポリフェニレンサルファイド等の熱可塑
性樹脂はインジェクションモールドで実現できる。
【０１５４】更に、本工程でトランスファーモールドあ
るいはインジェクションモールドする際に、図２１Ｂに
示すように各ブロック６２は１つの共通のモールド金型
に半導体素子搭載領域６５を納め、各ブロック毎に１つ
の封止用絶縁性樹脂５０Ｂで共通にモールドを行う。こ
のために従来のトランスファーモールド等の様に各半導
体素子搭載領域を個別にモールドする方法に比べて、大
幅な樹脂量の削減が図れ、モールド金型の共通化も図れ
る。
【０１５５】オーバーコート樹脂層４４表面に被覆され
た封止用絶縁性樹脂５０Ｂの厚さは、半導体素子５２の
最頂部から約１００μｍ程度が被覆されるように調整さ
れている。この厚みは、強度を考慮して厚くすること
も、薄くすることも可能である。
【０１５６】本工程の特徴は、封止用絶縁性樹脂５０Ｂ
を被覆するまでは、第１の導電箔６０が支持基板とな
り、モールド後は封止用絶縁性樹脂５０Ｂが支持基板と
なるので、従来のリードの絶縁支持基板は不要となる。
【０１５７】また第１の導電箔６０が導電パターン５１
を一体に支持し、個々に分離されないので、シート状と
して一体で取り扱え、封止用絶縁性樹脂５０Ｂをモール
ドする際、金型への搬送、金型への実装の作業が非常に
楽になる特徴を有する。
【０１５８】第３の工程は、図２２に示す如く、第１の
導電箔６０を裏面電極５６となる部分を除いて除去する
ことにある。
【０１５９】本工程では第１の導電箔６０の第２の主面
４２にレジスト層５９を裏面電極５６に対応する部分に
付着し、このレジスト層５９をマスクとして第１の導電
箔６０の塩化第二鉄等の溶液で化学的なエッチングを行
う。この結果、裏面電極５６部分の第１の導電箔６０が
選択的に残され、他の部分は熱硬化性樹脂層５０Ａの底
面が露出される。この結果、第１の導電箔６０が裏面電
極５６となってそれぞれが電気的に分離される。
【０１６０】この結果、熱硬化性樹脂層５０Ａの裏面か
ら約７０μｍほど突出した裏面電極５６が突起電極とし
て形成される。
【０１６１】更に、第４の工程は裏面電極５６の裏面処
理を行う。すなわち、その表面に半田等の導電材を被着
した裏面電極５６を形成し、半導体装置として完成す
る。この場合半田等の導電材は裏面電極５６の側面まで
回り、プリント基板の導電路と裏面電極５６の表面及び
側面で固着でき、固着強度が増加する。
【０１６２】更にまた、裏面電極５６に薄い金メッキ層
を設けると、ランドグリッドアレイ（ＬＧＡ）構造を実
現できる。
【０１６３】この裏面処理では、裏面電極５６のみが熱
硬化性樹脂層５０Ａおよび絶縁性樹脂５０Ｂから露出さ
れているので、マスクを用いる必要が無く極めて簡単に
できる利点がある。
【０１６４】以降の測定およびダイシング工程は前述し
た第３の実施の形態で説明した図１０から図１２と同じ
であるので、ここでは説明を省略する。
【０１６５】
【発明の効果】以上の説明から明らかなように、本発明
の板状体またはリードフレームは、第１の導電箔を支持
材料として用い、第２の導電箔または第２の導電メッキ
層をエッチングして形成した導電パターンをリードやア
イランドとして用いることを特徴とする。この結果、導
電パターンはエッチングで形成されるので、リードをフ
ァインパターン化でき、より微細な板状体またはリード
フレームが可能となる。
【０１６６】また、リードは導電パターンとして第１の
導電箔と一体で構成されるため、変形や反り等が抑制で
き、リードのタイバー、吊りリードを不要とすることが
できる。
【０１６７】更には、封止用絶縁性樹脂で封止した後に
第１の導電箔を除去するので、リードの位置ずれも無く
所定の位置にリードを配置することができる。
【０１６８】また封止用絶縁性樹脂内に、リード全域が
配置されるので、個別分離した後もリードの変形も無く
することができる。
【０１６９】また板状体あるいはリードフレームは主に
Ｃｕを主材料で構成するので、極めて安価で、薄く、小
型の半導体装置を可能にできる。
【０１７０】また、薄い第２の導電箔または第２の導電
メッキ層で導電パターンを形成するので、導電パターン
を微細化でき同時に導電パターンと封止用絶縁性樹脂と
の接着強度が強くなり、薄型でありながら良好な封止構
造を実現できる。
【０１７１】また、各ブロックに極めて近接して多数の
半導体素子搭載領域を形成できるので、極めて小さい面
積で多数の半導体素子を組み立てられるリードフレーム
を実現できる。更に導電パターンと裏面電極を用いると
多層配線が可能となり、極めて多ピンの半導体素子の組
立に使用できるリードフレームを実現できる。
【０１７２】また板状体またはリードフレームで製造さ
れる半導体装置は、半導体素子、リードの導電パターン
および絶縁性樹脂の必要最小限で構成され、資源に無駄
のない半導体装置となる。よってコストを大幅に低減で
きる半導体装置を実現できる。また絶縁性樹脂の被覆膜
厚、導電箔の厚みを最適値にすることにより、非常に小
型化、薄型化および軽量化された半導体装置を実現でき
る。
【０１７３】また導電パターンの裏面のみを絶縁性樹脂
から露出しているため、導電路の裏面が直ちに外部との
接続に供することができ、従来構造のフレキシブルシー
トの如くスルーホール等の加工を不要にできる利点を有
する。
【０１７４】しかも半導体素子が直接あるいは極めて近
接してアイランドや熱硬化性樹脂層上に固着されている
ので、半導体素子から発生する熱をアイランド等の導電
パターンまたは裏面電極を介して直接実装基板に熱を伝
えることができる。特にこの放熱により、パワー素子の
実装も可能となる。
【図面の簡単な説明】
【図１】本発明の板状体の第１の実施の形態を説明する
図である。
【図２】本発明のリードフレームの製造方法の第２の実
施の形態を説明する図である。
【図３】本発明のリードフレームの製造方法の第２の実
施の形態を説明する図である。
【図４】本発明のリードフレームの製造方法の第２の実
施の形態を説明する図である。
【図５】本発明のリードフレームの製造方法の第２の実
施の形態を説明する図である。
【図６】本発明の板状体またはリードフレームを採用し
た半導体装置の製造方法の第３の実施の形態を説明する
図である。
【図７】本発明の板状体またはリードフレームを採用し
た半導体装置の製造方法の第３の実施の形態を説明する
図である。
【図８】本発明の板状体またはリードフレームを採用し
た半導体装置の製造方法の第３の実施の形態を説明する
図である。
【図９】本発明の板状体またはリードフレームを採用し
た半導体装置の製造方法の第３の実施の形態を説明する
図である。
【図１０】本発明の板状体またはリードフレームを採用
した半導体装置の製造方法の第３の実施の形態を説明す
る図である。
【図１１】本発明の板状体またはリードフレームを採用
した半導体装置の製造方法の第３の実施の形態を説明す
る図である。
【図１２】本発明の板状体またはリードフレームを採用
した半導体装置の製造方法の第３の実施の形態を説明す
る図である。
【図１３】本発明の板状体またはリードフレームの第４
の実施の形態を説明する図である。
【図１４】本発明のリードフレームの製造方法の第４の
実施の形態を説明する図である。
【図１５】本発明のリードフレームの製造方法の第４の
実施の形態を説明する図である。
【図１６】本発明のリードフレームの製造方法の第４の
実施の形態を説明する図である。
【図１７】本発明のリードフレームの製造方法の第４の
実施の形態を説明する図である。
【図１８】本発明のリードフレームの製造方法の第４の
実施の形態を説明する図である。
【図１９】本発明のリードフレームの製造方法の第４の
実施の形態を説明する図である。
【図２０】本発明のリードフレームを採用した半導体装
置の製造方法の第５の実施の形態を説明する図である。
【図２１】本発明のリードフレームを採用した半導体装
置の製造方法の第５の実施の形態を説明する図である。
【図２２】本発明のリードフレームを採用した半導体装
置の製造方法の第５の実施の形態を説明する図である。
【図２３】本発明のリードフレームを採用した半導体装
置の製造方法の第５の実施の形態を説明する図である。
【図２４】本発明の具体化されたリードフレームの第４
の実施の形態を説明する図である。
【図２５】従来のプリント基板への実装構造を説明する
図である。
【図２６】従来のリードフレームを説明する図である。
【図２７】支持基板としてフレキシブルシートを採用し
た半導体装置を説明する図である。
【符号の説明】
４１ 第１の主面 ４２ 第２の主面 ５０Ａ 熱硬化性樹脂層 ５０Ｂ 封止用絶縁性樹脂 ５１ 導電パターン ５４ 導電被膜 ５６ 裏面電極 ６０ 第１の導電箔 ６１ 第２の導電箔 ７４ 第２の導電メッキ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 ５０１ Ｈ０１Ｌ 23/12 ５０１Ｔ ５０１Ｗ (72)発明者 中村 岳史 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 小林 義幸 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F061 AA01 BA01 CA21 CB13 DD12 EA03 5F067 AA01 AA09 AA11 AB04 BA03 BB01 BC12 BD05 BE05 BE06 DA16 DE00

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 平坦な第１の主面と第２の主面を有する
    第１の導電箔と、 前記第１の導電箔の前記第１の主面に熱硬化性樹脂層で
    貼着された第２の導電箔と、 前記第２の導電箔をエッチングして形成された導電パタ
    ーンと、 前記導電パターンを被覆するオーバーコート樹脂層を具
    備することを特徴とする板状体。
  2. 【請求項２】 前記導電パターンは半導体素子搭載領域
    に近接して設けられる複数のリードを含むことを特徴と
    した請求項１記載の板状体。
  3. 【請求項３】 前記第１および第２の導電箔は銅、アル
    ミニウム、鉄−ニッケルのいずれかで構成されることを
    特徴とする請求項１に記載された板状体。
  4. 【請求項４】 前記オーバーコート樹脂層から露出され
    た前記導電パターン上には前記導電パターンとは異なる
    金属材料より成る導電被膜を設けることを特徴とする請
    求項１に記載された板状体。
  5. 【請求項５】 前記導電被膜は金、銀あるいはパラジウ
    ムメッキで構成されることを特徴とする請求項４に記載
    された板状体。
  6. 【請求項６】 前記導電被膜は前記リードのボンディン
    グ領域に形成されることを特徴とする請求項４に記載の
    板状体。
  7. 【請求項７】 平坦な第１の主面と第２の主面を有する
    第１の導電箔と、 前記第１の導電箔の前記第１の主面に熱硬化性樹脂層で
    貼着された第２の導電箔をエッチングして形成された導
    電パターンと、 前記導電パターンを被覆したオーバーコート樹脂層とを
    備え、 前記導電パターンで形成される半導体素子搭載領域を多
    数個配列し、前記第１の導電箔で一体に支持することを
    特徴とするリードフレーム。
  8. 【請求項８】 前記導電パターンは半導体素子搭載領域
    に近接して設けられる複数のリードを形成することを特
    徴とする請求項７に記載のリードフレーム。
  9. 【請求項９】 前記半導体素子搭載領域に形成される前
    記複数のリードを一単位としたユニットがマトリックス
    状に配置されることを特徴とする請求項８に記載のリー
    ドフレーム。
  10. 【請求項１０】 前記複数のリードを一単位としたユニ
    ットがマトリックス状に配置されてブロックを形成し、
    前記第１の導電箔で一体に支持することを特徴とする請
    求項８に記載のリードフレーム。
  11. 【請求項１１】 前記第１の導電箔は前記複数の前記ブ
    ロックを一体で支持することを特徴とする請求項１０に
    記載のリードフレーム。
  12. 【請求項１２】 前記第１および第２の導電箔は、Ｃ
    ｕ、Ａｌ、Ｆｅ−Ｎｉ合金から成ることを特徴とする請
    求項７に記載のリードフレーム。
  13. 【請求項１３】 前記リードの上面には、前記第２の導
    電箔とは異なる材料の導電被膜が形成されることを特徴
    とする請求項８から請求項１２のいずれかに記載のリー
    ドフレーム。
  14. 【請求項１４】 前記導電被膜は、Ｎｉ、Ａｕ、Ａｇま
    たはＰｄから成ることを特徴とする請求項１３に記載の
    リードフレーム。
  15. 【請求項１５】 前記導電被膜は前記リードのボンディ
    ング領域に形成されることを特徴とする請求項１３に記
    載のリードフレーム。
  16. 【請求項１６】 平坦な第１の主面と第２の主面を有す
    る第１の導電箔と、 前記第１の導電箔の前記第１の主面を覆う熱硬化性樹脂
    層と、 前記熱硬化性樹脂層上に設け、前記第１の導電箔と所望
    の個所で接触する第２の導電メッキ層と、 前記第２の導電メッキ層をエッチングして形成される導
    電パターンと、 前記導電パターンを被覆するオーバーコート樹脂層とを
    具備することを特徴とする板状体。
  17. 【請求項１７】 前記導電パターンは半導体素子搭載領
    域に近接して設けられる複数のリードのみで形成されて
    いることを特徴とした請求項１６記載の板状体。
  18. 【請求項１８】 前記第１の導電箔は銅、アルミニウ
    ム、鉄−ニッケルのいずれかで構成されることを特徴と
    する請求項１６に記載された板状体。
  19. 【請求項１９】 前記第２の導電メッキ層は銅で構成さ
    れることを特徴とする請求項１６に記載された板状体。
  20. 【請求項２０】 前記オーバーコート樹脂層から露出さ
    れた前記導電パターン上には前記第２の導電メッキ層と
    は異なる金属材料より成る導電被膜を設けることを特徴
    とする請求項１７に記載された板状体。
  21. 【請求項２１】 前記導電被膜は金、銀あるいはパラジ
    ウムメッキで構成されることを特徴とする請求項２０に
    記載された板状体。
  22. 【請求項２２】 前記導電被膜は前記リードのボンディ
    ング領域に形成されることを特徴とする請求項２０に記
    載の板状体。
  23. 【請求項２３】 平坦な第１の主面と第２の主面を有す
    る第１の導電箔と、 前記第１の導電箔の前記第１の主面を覆う熱硬化性樹脂
    層と、 前記熱硬化性樹脂層上に設け、前記第１の導電箔と所望
    の個所で接触する第２の導電メッキ層と、 前記第２の導電メッキ層をエッチングして形成される導
    電パターンと、 前記導電パターンを被覆するオーバーコート樹脂層とを
    備え、 前記導電パターンで形成される半導体素子搭載領域を多
    数個配列し、前記第１の導電箔で一体に支持することを
    特徴とするリードフレーム。
  24. 【請求項２４】 前記導電パターンは半導体素子搭載領
    域に近接して設けられる複数のリードを形成することを
    特徴とする請求項２３に記載のリードフレーム。
  25. 【請求項２５】 前記半導体素子搭載領域に形成される
    前記複数のリードを一単位としたユニットがマトリック
    ス状に配置されることを特徴とする請求項２３に記載の
    リードフレーム。
  26. 【請求項２６】 前記複数のリードを一単位としたユニ
    ットがマトリックス状に配置されてブロックを形成し、
    前記第１の導電箔で一体に支持することを特徴とする請
    求項２３に記載のリードフレーム。
  27. 【請求項２７】 前記第１の導電箔は前記複数の前記ブ
    ロックを一体で支持することを特徴とする請求項２６に
    記載のリードフレーム。
  28. 【請求項２８】 前記第１の導電箔は、Ｃｕ、Ａｌ、Ｆ
    ｅ−Ｎｉ合金から成り、前記第２の導電メッキ層はＣｕ
    で構成されることを特徴とする請求項２３に記載のリー
    ドフレーム。
  29. 【請求項２９】 前記リードの上面には、前記第２の導
    電メッキ層とは異なる材料の導電被膜が形成されること
    を特徴とする請求項２３に記載のリードフレーム。
  30. 【請求項３０】 前記導電被膜は、Ｎｉ、Ａｕ、Ａｇま
    たはＰｄから成ることを特徴とする請求項２９に記載の
    リードフレーム。
  31. 【請求項３１】 前記導電被膜は前記リードのボンディ
    ング領域に形成されることを特徴とする請求項２９に記
    載のリードフレーム。
  32. 【請求項３２】 平坦な第１の主面と第２の主面を有す
    る第１の導電箔と、前記第１の導電箔の前記第１の主面
    に熱硬化性樹脂層で貼着された第２の導電箔をエッチン
    グして形成された導電パターンと、前記導電パターンを
    被覆したオーバーコート樹脂層とを備えた板状体または
    リードフレームを用意し、 前記板状体またはリードフレームの前記オーバーコート
    樹脂層上に半導体素子を搭載するとともに、前記導電パ
    ターンで形成されたリードと前記半導体素子を電気的に
    接続し、 前記板状体またはリードフレームを前記熱硬化性樹脂層
    と絶縁性樹脂とを結合してモールドし、 前記第１の導電箔を除去して、前記リードをそれぞれ分
    離することを特徴とした半導体装置の製造方法。
  33. 【請求項３３】 平坦な第１の主面と第２の主面を有す
    る第１の導電箔と、前記第１の導電箔の前記第１の主面
    を覆う熱硬化性樹脂層と、前記熱硬化性樹脂層上に設
    け、前記第１の導電箔と所望の個所で接触する第２の導
    電メッキ層と、前記第２の導電メッキ層をエッチングし
    て形成される導電パターンと、前記導電パターンを被覆
    するオーバーコート樹脂層ととで構成される板状体また
    はリードフレームを用意する工程と、 前記板状体またはリードフレームの前記オーバーコート
    樹脂層上の半導体素子搭載領域に、所望の半導体素子を
    装着し、前記半導体素子と前記導電パターンで形成され
    たリードを電気的に接続する工程と、 前記半導体素子を封止すると共に前記板状体またはリー
    ドフレームの表面を被覆するように絶縁性樹脂でモール
    ドし且つ前記熱硬化性樹脂層と絶縁性樹脂とを結合する
    工程と、 前記第１の導電箔を裏面電極となる部分を除いて除去
    し、前記リードをそれぞれ分離する工程とを有すること
    を特徴とした半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103853A (ja) * 2005-10-07 2007-04-19 Nec Electronics Corp 半導体装置
KR101078729B1 (ko) * 2008-05-28 2011-11-02 주식회사 하이닉스반도체 반도체 패키지용 기판 및 그의 제조방법과 상기 기판을 갖는 반도체 패키지
US8125086B2 (en) 2008-05-28 2012-02-28 Hynix Semiconductor Inc. Substrate for semiconductor package
JP2017069509A (ja) * 2015-10-02 2017-04-06 日亜化学工業株式会社 発光装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653383A (ja) * 1992-07-29 1994-02-25 Mitsui High Tec Inc 半導体素子搭載用基板の製造方法
JPH08116014A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
JPH09321173A (ja) * 1996-05-27 1997-12-12 Shinko Electric Ind Co Ltd 半導体装置用パッケージ及び半導体装置とそれらの製造方法
JPH1070147A (ja) * 1991-02-19 1998-03-10 Gemplus Card Internatl Sa パターンを有するストリップの連続組み立て方法によって得られる集積回路マイクロモジュール
JPH10261732A (ja) * 1997-03-18 1998-09-29 Seiko Epson Corp 半導体装置及びその製造方法
JPH118260A (ja) * 1997-06-18 1999-01-12 Dainippon Printing Co Ltd 樹脂封止型半導体装置の製造方法
JP2000332145A (ja) * 1999-05-18 2000-11-30 Dainippon Printing Co Ltd 樹脂封止型半導体装置用の回路部材とそれを用いた樹脂封止型半導体装置および回路部材の製造方法
JP2001060648A (ja) * 1999-08-23 2001-03-06 Dainippon Printing Co Ltd リードフレーム及びその製造方法並びに半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1070147A (ja) * 1991-02-19 1998-03-10 Gemplus Card Internatl Sa パターンを有するストリップの連続組み立て方法によって得られる集積回路マイクロモジュール
JPH0653383A (ja) * 1992-07-29 1994-02-25 Mitsui High Tec Inc 半導体素子搭載用基板の製造方法
JPH08116014A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
JPH09321173A (ja) * 1996-05-27 1997-12-12 Shinko Electric Ind Co Ltd 半導体装置用パッケージ及び半導体装置とそれらの製造方法
JPH10261732A (ja) * 1997-03-18 1998-09-29 Seiko Epson Corp 半導体装置及びその製造方法
JPH118260A (ja) * 1997-06-18 1999-01-12 Dainippon Printing Co Ltd 樹脂封止型半導体装置の製造方法
JP2000332145A (ja) * 1999-05-18 2000-11-30 Dainippon Printing Co Ltd 樹脂封止型半導体装置用の回路部材とそれを用いた樹脂封止型半導体装置および回路部材の製造方法
JP2001060648A (ja) * 1999-08-23 2001-03-06 Dainippon Printing Co Ltd リードフレーム及びその製造方法並びに半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103853A (ja) * 2005-10-07 2007-04-19 Nec Electronics Corp 半導体装置
KR101078729B1 (ko) * 2008-05-28 2011-11-02 주식회사 하이닉스반도체 반도체 패키지용 기판 및 그의 제조방법과 상기 기판을 갖는 반도체 패키지
US8125086B2 (en) 2008-05-28 2012-02-28 Hynix Semiconductor Inc. Substrate for semiconductor package
US8298865B2 (en) 2008-05-28 2012-10-30 Hynix Semiconductor Inc. Method for manufacturing a substrate for a semiconductor package
JP2017069509A (ja) * 2015-10-02 2017-04-06 日亜化学工業株式会社 発光装置の製造方法

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