JP2003045178A - 半導体メモリ - Google Patents
半導体メモリInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 230000015654 memory Effects 0.000 claims abstract description 77
- 230000002950 deficient Effects 0.000 claims abstract description 13
- 239000003990 capacitor Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 230000003068 static effect Effects 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 53
- 230000004913 activation Effects 0.000 description 19
- 230000007704 transition Effects 0.000 description 14
- 238000001514 detection method Methods 0.000 description 11
- BDEDPKFUFGCVCJ-UHFFFAOYSA-N 3,6-dihydroxy-8,8-dimethyl-1-oxo-3,4,7,9-tetrahydrocyclopenta[h]isochromene-5-carbaldehyde Chemical compound O=C1OC(O)CC(C(C=O)=C2O)=C1C1=C2CC(C)(C)C1 BDEDPKFUFGCVCJ-UHFFFAOYSA-N 0.000 description 10
- 101000915578 Homo sapiens Zinc finger HIT domain-containing protein 3 Proteins 0.000 description 10
- 102100028598 Zinc finger HIT domain-containing protein 3 Human genes 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 1
- 101100219214 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIS1 gene Proteins 0.000 description 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- -1 and the signals HIT0 Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 リフレッシュサイクル時間を短縮でき、しか
もリフレッシュ時の消費電力を低減できる半導体メモリ
を提供する。 【解決手段】 内部アドレス信号を発生するアドレス入
力回路と、上記内部アドレス信号を受けて該アドレスが
複数の正規ワード線のうち不良ワード線のアドレスに該
当するか否かを判定する冗長判定回路と、複数の正規ワ
ード線と冗長ワード線とを順次リフレッシュするための
リフレッシュアドレス信号を発生するアドレスカウンタ
とを有し、リフレッシュ時には上記冗長判定回路を動作
停止にする。
もリフレッシュ時の消費電力を低減できる半導体メモリ
を提供する。 【解決手段】 内部アドレス信号を発生するアドレス入
力回路と、上記内部アドレス信号を受けて該アドレスが
複数の正規ワード線のうち不良ワード線のアドレスに該
当するか否かを判定する冗長判定回路と、複数の正規ワ
ード線と冗長ワード線とを順次リフレッシュするための
リフレッシュアドレス信号を発生するアドレスカウンタ
とを有し、リフレッシュ時には上記冗長判定回路を動作
停止にする。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミック型メモ
リセルを用いた半導体メモリに関し、特に冗長回路を有
する半導体メモリの高速化および低消費電力化に利用し
て有効な技術関するものである。
リセルを用いた半導体メモリに関し、特に冗長回路を有
する半導体メモリの高速化および低消費電力化に利用し
て有効な技術関するものである。
【０００２】
【従来の技術】各種電子装置に用いられる記憶素子とし
て、ダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭという）、集積度が高くビットコストが安
いという利点があるが、記憶情報保持のためには定期的
なリフレッシュを必要とする。そこで、リフレッシュコ
マンド発行機能を有するメモリコントローラと共に用い
られるのが普通であり、携帯電話のような小規模なシス
テムには不向きである。小規模なシステム用の記憶素子
としては、現在はスタティック・ランダム・アクセス・
メモリ（以下、単にＳＲＡＭという）が主として用いら
れている。しかし、携帯機器の高機能化に伴い、より大
容量の記憶素子の需要が増加してきており、ＳＲＡＭで
はコストが見合わなくなってきている。
て、ダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭという）、集積度が高くビットコストが安
いという利点があるが、記憶情報保持のためには定期的
なリフレッシュを必要とする。そこで、リフレッシュコ
マンド発行機能を有するメモリコントローラと共に用い
られるのが普通であり、携帯電話のような小規模なシス
テムには不向きである。小規模なシステム用の記憶素子
としては、現在はスタティック・ランダム・アクセス・
メモリ（以下、単にＳＲＡＭという）が主として用いら
れている。しかし、携帯機器の高機能化に伴い、より大
容量の記憶素子の需要が増加してきており、ＳＲＡＭで
はコストが見合わなくなってきている。
【０００３】ＤＲＡＭを外部からのリフレッシュを不必
要とする方法が特開昭６１−７１４９１号に開示されて
いる。これは１サイクルを２つの時間帯に分け、前半で
リフレッシュを、後半で読み出しまたは書き込み動作を
行うという方法である。このようにすれば、リフレッシ
ュ動作を外部から隠蔽でき、ビットコストの安いＤＲＡ
ＭをＳＲＡＭと同様（擬似ＳＲＡＭとして）に使用する
ことができる。
要とする方法が特開昭６１−７１４９１号に開示されて
いる。これは１サイクルを２つの時間帯に分け、前半で
リフレッシュを、後半で読み出しまたは書き込み動作を
行うという方法である。このようにすれば、リフレッシ
ュ動作を外部から隠蔽でき、ビットコストの安いＤＲＡ
ＭをＳＲＡＭと同様（擬似ＳＲＡＭとして）に使用する
ことができる。
【０００４】
【発明が解決しようとする課題】上記従来技術の問題点
は、読み出し／書き込み要求が来たときにメモリがリフ
レッシュ中だった場合、リフレッシュ動作が終了するま
で読み出し／書き込みを開始できないことである。いつ
読み出し／書き込み要求が来るかはあらかじめ予測でき
ない。最悪の場合として、リフレッシュ動作を開始した
直後に読み出し／書き込み要求が来たとすると、リフレ
ッシュサイクル時間の分だけアクセス時間が長くなって
しまう。このアクセス時間の増加を最小限に抑えるため
には、リフレッシュサイクル時間をできるだけ短縮する
ことが望ましい。
は、読み出し／書き込み要求が来たときにメモリがリフ
レッシュ中だった場合、リフレッシュ動作が終了するま
で読み出し／書き込みを開始できないことである。いつ
読み出し／書き込み要求が来るかはあらかじめ予測でき
ない。最悪の場合として、リフレッシュ動作を開始した
直後に読み出し／書き込み要求が来たとすると、リフレ
ッシュサイクル時間の分だけアクセス時間が長くなって
しまう。このアクセス時間の増加を最小限に抑えるため
には、リフレッシュサイクル時間をできるだけ短縮する
ことが望ましい。
【０００５】本発明の目的は、リフレッシュサイクル時
間を短縮でき、しかもリフレッシュ時の消費電力を低減
できる半導体メモリを提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
間を短縮でき、しかもリフレッシュ時の消費電力を低減
できる半導体メモリを提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、内部アドレス信号を発生す
るアドレス入力回路と、上記内部アドレス信号を受けて
該アドレスが複数の正規ワード線のうち不良ワード線の
アドレスに該当するか否かを判定する冗長判定回路と、
複数の正規ワード線と冗長ワード線とを順次リフレッシ
ュするためのリフレッシュアドレス信号を発生するアド
レスカウンタとを有し、リフレッシュ時には上記冗長判
定回路を動作停止にする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、内部アドレス信号を発生す
るアドレス入力回路と、上記内部アドレス信号を受けて
該アドレスが複数の正規ワード線のうち不良ワード線の
アドレスに該当するか否かを判定する冗長判定回路と、
複数の正規ワード線と冗長ワード線とを順次リフレッシ
ュするためのリフレッシュアドレス信号を発生するアド
レスカウンタとを有し、リフレッシュ時には上記冗長判
定回路を動作停止にする。
【０００７】
【発明の実施の形態】図１には、本発明に係るＤＲＡＭ
の一実施例の概略ブロック図が示されている。ＡＢは、
アドレス入力回路であり、外部アドレス信号Ａｉ（ｉ＝
０〜ｋ）を受け取り、内部ロウアドレス信号ＢＸｉ＿Ｎ
を生成する。ＲＪは、冗長判定回路であり、内部ロウア
ドレス信号ＢＸｉ＿Ｎが不良ワード線のアドレスに該当
するか否かを判定する。ＰＤ＿Ｎはプリデコーダであ
り、内部ロウアドレス信号ＢＸｉ＿Ｎをデコードしてプ
リデコード信号ＡＸｉｊ＿Ｎを生成する。上記アドレス
入力回路ＡＢ、冗長判定回路ＲＪ及びプリデコーダＰＤ
＿Ｎは、読み出しまたは書き込み動作のときに用いられ
る。したがって、＿Ｎは通常動作に対応したノーマル系
の回路ないし信号を表している。
の一実施例の概略ブロック図が示されている。ＡＢは、
アドレス入力回路であり、外部アドレス信号Ａｉ（ｉ＝
０〜ｋ）を受け取り、内部ロウアドレス信号ＢＸｉ＿Ｎ
を生成する。ＲＪは、冗長判定回路であり、内部ロウア
ドレス信号ＢＸｉ＿Ｎが不良ワード線のアドレスに該当
するか否かを判定する。ＰＤ＿Ｎはプリデコーダであ
り、内部ロウアドレス信号ＢＸｉ＿Ｎをデコードしてプ
リデコード信号ＡＸｉｊ＿Ｎを生成する。上記アドレス
入力回路ＡＢ、冗長判定回路ＲＪ及びプリデコーダＰＤ
＿Ｎは、読み出しまたは書き込み動作のときに用いられ
る。したがって、＿Ｎは通常動作に対応したノーマル系
の回路ないし信号を表している。
【０００８】ＡＣ１は、リフレッシュアドレスカウンタ
であり、リフレッシュすべきワード線のリフレッシュア
ドレス信号ＢＸｉ＿Ｒを生成する。ＰＤ＿Ｒは、プリデ
コーダであり、上記リフレッシュアドレス信号ＢＸｉ＿
Ｒをデコードして、プリデコード信号ＡＸｉｊ＿Ｒを生
成する。上記リフレッシュアドレスカウンタＡＣ１及び
プリデコーダＰＤ＿Ｒは、リフレッシュ動作のときに用
いられる。したがって、＿Ｒはリフレッシュ動作に対応
したリフレッシュ系の回路ないし信号を表している。
であり、リフレッシュすべきワード線のリフレッシュア
ドレス信号ＢＸｉ＿Ｒを生成する。ＰＤ＿Ｒは、プリデ
コーダであり、上記リフレッシュアドレス信号ＢＸｉ＿
Ｒをデコードして、プリデコード信号ＡＸｉｊ＿Ｒを生
成する。上記リフレッシュアドレスカウンタＡＣ１及び
プリデコーダＰＤ＿Ｒは、リフレッシュ動作のときに用
いられる。したがって、＿Ｒはリフレッシュ動作に対応
したリフレッシュ系の回路ないし信号を表している。
【０００９】ＳＥＬ１，ＳＥＬ２は、セレクタであり、
リフレッシュモード信号Ｒｍｏｄｅに従って２つの入力
のうちいずれかを選択して出力する。すなわち、読み出
し／書き込み時（ノーマルモード）には、上記信号Ｒｍ
ｏｄｅの一方のレベルに対応して前記信号ＡＸｉｊ＿
Ｎ、冗長判定信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎが選択され、
リフレッシュ（リフレッシュモード）時には前記信号Ａ
Ｘｉｊ＿Ｒ、ＲＷ０＿Ｒ，ＲＷ１＿Ｒが選択されて、そ
れぞれに対応した信号ＡＸｉｊ、ＲＷ０，ＲＷ１を出力
する。
リフレッシュモード信号Ｒｍｏｄｅに従って２つの入力
のうちいずれかを選択して出力する。すなわち、読み出
し／書き込み時（ノーマルモード）には、上記信号Ｒｍ
ｏｄｅの一方のレベルに対応して前記信号ＡＸｉｊ＿
Ｎ、冗長判定信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎが選択され、
リフレッシュ（リフレッシュモード）時には前記信号Ａ
Ｘｉｊ＿Ｒ、ＲＷ０＿Ｒ，ＲＷ１＿Ｒが選択されて、そ
れぞれに対応した信号ＡＸｉｊ、ＲＷ０，ＲＷ１を出力
する。
【００１０】ＸＤは、ロウデコーダである。ＭＡはメモ
リアレーであり、その中には正規のワード線Ｗ０〜Ｗ
ｎ、冗長ワード線ＲＷ０，ＲＷ１が配置されている。図
には記載を省略してあるが、ワード線と直交してビット
線が配置されており、ワード線とビット線との交点には
メモリセルが配置されている。なお、図には本発明に関
係するロウ（ワード線）関係の回路のみを示し、カラム
（ビット線）関係の回路やデータ入出力回路などは記載
を省略してある。
リアレーであり、その中には正規のワード線Ｗ０〜Ｗ
ｎ、冗長ワード線ＲＷ０，ＲＷ１が配置されている。図
には記載を省略してあるが、ワード線と直交してビット
線が配置されており、ワード線とビット線との交点には
メモリセルが配置されている。なお、図には本発明に関
係するロウ（ワード線）関係の回路のみを示し、カラム
（ビット線）関係の回路やデータ入出力回路などは記載
を省略してある。
【００１１】次に読み出し／書き込み時の動作を説明す
る。アドレス入力回路ＡＢは、外部アドレス信号Ａｉ
（ｉ＝０〜ｋ）から内部ロウアドレス信号ＢＸｉ＿Ｎを
生成する。この内部アドレス信号ＢＸｉ＿Ｎが、冗長判
定回路ＲＪによって不良ワード線のアドレスであるか否
か判定される。不良ワード線でない場合は信号ＸＤＥ
が"１" （例えばハイレベル）になり、冗長ワード線活
性化信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎは "０" （例えばロウ
レベル）になる。
る。アドレス入力回路ＡＢは、外部アドレス信号Ａｉ
（ｉ＝０〜ｋ）から内部ロウアドレス信号ＢＸｉ＿Ｎを
生成する。この内部アドレス信号ＢＸｉ＿Ｎが、冗長判
定回路ＲＪによって不良ワード線のアドレスであるか否
か判定される。不良ワード線でない場合は信号ＸＤＥ
が"１" （例えばハイレベル）になり、冗長ワード線活
性化信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎは "０" （例えばロウ
レベル）になる。
【００１２】プリデコーダＰＤ＿Ｎは、信号ＸＤＥによ
ってイネーブルされ、ＢＸｉ＿Ｎをデコードしてプリデ
コード信号ＡＸｉｊ＿Ｎを生成する。これがセレクタＳ
ＥＬ１によって選択され、信号ＡＸｉｊとしてロウデコ
ーダＸＤに送られる。ロウデコーダＸＤはこれをさらに
デコードし、必要ならば電圧レベルの変換を行って、正
規のワード線のうちの１本を活性化する。一方、セレク
タＳＥＬ２によって信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎが選択
されるが、いずれも "０" であるため、冗長ワード線Ｒ
Ｗ０，ＲＷ１は活性化されない。
ってイネーブルされ、ＢＸｉ＿Ｎをデコードしてプリデ
コード信号ＡＸｉｊ＿Ｎを生成する。これがセレクタＳ
ＥＬ１によって選択され、信号ＡＸｉｊとしてロウデコ
ーダＸＤに送られる。ロウデコーダＸＤはこれをさらに
デコードし、必要ならば電圧レベルの変換を行って、正
規のワード線のうちの１本を活性化する。一方、セレク
タＳＥＬ２によって信号ＲＷ０＿Ｎ、ＲＷ１＿Ｎが選択
されるが、いずれも "０" であるため、冗長ワード線Ｒ
Ｗ０，ＲＷ１は活性化されない。
【００１３】内部アドレス信号ＢＸｉ＿Ｎが不良ワード
線のアドレスに該当していた場合は、信号ＸＥＤが "
０" になり、上記信号ＲＷ０＿Ｎ，ＲＷ１＿Ｎのいずれ
か一方が "１" になる。これによりプリデコーダＰＤ＿
Ｎがディスエーブルされるため、正規のワード線は活性
化されない。一方、上記信号ＲＷ０＿ＮもしくはＲＷ１
＿Ｎのいずれかが "１" であるため、冗長ワード線ＲＷ
０もしくはＲＷ１のいずれかが正規のワード線の代替と
して活性化される。
線のアドレスに該当していた場合は、信号ＸＥＤが "
０" になり、上記信号ＲＷ０＿Ｎ，ＲＷ１＿Ｎのいずれ
か一方が "１" になる。これによりプリデコーダＰＤ＿
Ｎがディスエーブルされるため、正規のワード線は活性
化されない。一方、上記信号ＲＷ０＿ＮもしくはＲＷ１
＿Ｎのいずれかが "１" であるため、冗長ワード線ＲＷ
０もしくはＲＷ１のいずれかが正規のワード線の代替と
して活性化される。
【００１４】次にリフレッシュ時の動作を説明する。リ
フレッシュアドレスカウンタＡＣ１によって生成された
アドレス信号ＢＸｉ＿Ｒおよび冗長イネーブル信号ＲＥ
＿Ｒが、プリデコーダＰＤ＿Ｒに入力される。プリデコ
ーダＰＤ＿Ｒは、これを受けて、プリデコード信号ＡＸ
ｉｊ＿Ｒおよび冗長ワード線活性化信号ＲＷ０＿Ｒ、Ｒ
Ｗ１＿Ｒを生成する。上記冗長イネーブル信号ＲＥ＿Ｒ
が "０" のときはプリデコード信号ＡＸｉｊ＿Ｒのいず
れかが "１" になり、信号ＲＷ０＿Ｒ，ＲＷ１＿Ｒは "
０" になる。
フレッシュアドレスカウンタＡＣ１によって生成された
アドレス信号ＢＸｉ＿Ｒおよび冗長イネーブル信号ＲＥ
＿Ｒが、プリデコーダＰＤ＿Ｒに入力される。プリデコ
ーダＰＤ＿Ｒは、これを受けて、プリデコード信号ＡＸ
ｉｊ＿Ｒおよび冗長ワード線活性化信号ＲＷ０＿Ｒ、Ｒ
Ｗ１＿Ｒを生成する。上記冗長イネーブル信号ＲＥ＿Ｒ
が "０" のときはプリデコード信号ＡＸｉｊ＿Ｒのいず
れかが "１" になり、信号ＲＷ０＿Ｒ，ＲＷ１＿Ｒは "
０" になる。
【００１５】アドレス信号ＡＸｉｊ＿ＲはセレクタＳＥ
Ｌ１によって選択されて、信号ＡＸｉｊとしてロウデコ
ーダＸＤに送られる。ロウデコーダＸＤは、これをさら
にデコードし、必要ならば電圧レベルの変換を行って、
正規のワード線のうちの１本を活性化する。一方、セレ
クタＳＥＬ２によってＲＷ０＿Ｒ、ＲＷ１＿Ｒが選択さ
れるが、いずれも "０" であるため、冗長ワード線ＲＷ
０、ＲＷ１は活性化されない。冗長イネーブル信号ＲＥ
＿Ｒが "０" のときは、信号ＡＸｉｊ＿Ｒは生成されな
いため、正規のワード線は活性化されない。一方、信号
ＲＷ０＿ＲもしくはＲＷ１＿Ｒ "１" であるため、冗長
ワード線ＲＷ０もしくはＲＷ１が活性化される。
Ｌ１によって選択されて、信号ＡＸｉｊとしてロウデコ
ーダＸＤに送られる。ロウデコーダＸＤは、これをさら
にデコードし、必要ならば電圧レベルの変換を行って、
正規のワード線のうちの１本を活性化する。一方、セレ
クタＳＥＬ２によってＲＷ０＿Ｒ、ＲＷ１＿Ｒが選択さ
れるが、いずれも "０" であるため、冗長ワード線ＲＷ
０、ＲＷ１は活性化されない。冗長イネーブル信号ＲＥ
＿Ｒが "０" のときは、信号ＡＸｉｊ＿Ｒは生成されな
いため、正規のワード線は活性化されない。一方、信号
ＲＷ０＿ＲもしくはＲＷ１＿Ｒ "１" であるため、冗長
ワード線ＲＷ０もしくはＲＷ１が活性化される。
【００１６】本実施例の特徴は、読み出し／書き込み用
の回路とリフレッシュ用の回路とを別々に設け、読み出
し／書き込み用にのみ冗長判定回路を設けたことであ
る。すなわち、リフレッシュ用の回路は冗長判定回路を
有しない。したがって、読み出し／書き込み時には冗長
判定は行われるが、リフレッシュ時には冗長判定は行わ
れない。これにより、リフレッシュ動作を冗長判定回路
の動作時間分だけ高速化でき、さらに冗長判定回路分の
消費電力を低減することができる。消費電力の低減のた
めには、リフレッシュ時には読み出し／書き込み用の回
路は一切動作しないようにすることが望ましい。そのた
めにはたとえば、アドレスバッファの出力信号ＢＸｉ＿
Ｎを固定しておけばよい。
の回路とリフレッシュ用の回路とを別々に設け、読み出
し／書き込み用にのみ冗長判定回路を設けたことであ
る。すなわち、リフレッシュ用の回路は冗長判定回路を
有しない。したがって、読み出し／書き込み時には冗長
判定は行われるが、リフレッシュ時には冗長判定は行わ
れない。これにより、リフレッシュ動作を冗長判定回路
の動作時間分だけ高速化でき、さらに冗長判定回路分の
消費電力を低減することができる。消費電力の低減のた
めには、リフレッシュ時には読み出し／書き込み用の回
路は一切動作しないようにすることが望ましい。そのた
めにはたとえば、アドレスバッファの出力信号ＢＸｉ＿
Ｎを固定しておけばよい。
【００１７】この実施例の第２の特徴は、リフレッシュ
アドレスカウンタＡＣ１が冗長イネーブル信号ＲＥ＿Ｒ
を出力することである。これにより、冗長判定を行わな
くても、冗長ワード線に接続されたメモリセルも、正規
のワード線に接続されたメモリセルと同様にリフレッシ
ュすることが可能になる。次に図１のＤＲＡＭを構成す
る主要な回路について、以下に図面を用いて詳しく説明
する。
アドレスカウンタＡＣ１が冗長イネーブル信号ＲＥ＿Ｒ
を出力することである。これにより、冗長判定を行わな
くても、冗長ワード線に接続されたメモリセルも、正規
のワード線に接続されたメモリセルと同様にリフレッシ
ュすることが可能になる。次に図１のＤＲＡＭを構成す
る主要な回路について、以下に図面を用いて詳しく説明
する。
【００１８】図２には、前記図１のリフレッシュアドレ
スカウンタＡＣ１の一実施例の回路図が示されている。
このリフレッシュアドレスカウンタＡＣ１は、（ｋ＋
２）個のＴ型フリップフロップＴＦＦと若干の論理ゲー
トから成る。信号／ＲＦは、リフレッシュ信号であり
（ここで、信号名の前の "／ "は負論理の信号であるこ
とを示す）、リフレッシュ動作開始時に "０" になり、
リフレッシュ動作が終了すると "１" になる。これが各
フリップフロップのクロックとして用いられる。各フリ
ップフロップの出力Ｑは、Ｔ入力が "１" のときは／Ｒ
Ｆの立下りで変化し、Ｔ入力が "０" のときは変化しな
い。リフレッシュアドレス出力ＢＸ０＿Ｒ〜ＢＸｋ＿Ｒ
はフリップフロップの出力よりも半サイクル早く、すな
わち、信号／ＲＦの立上り時に変化する。次にこの回路
の動作を説明する。
スカウンタＡＣ１の一実施例の回路図が示されている。
このリフレッシュアドレスカウンタＡＣ１は、（ｋ＋
２）個のＴ型フリップフロップＴＦＦと若干の論理ゲー
トから成る。信号／ＲＦは、リフレッシュ信号であり
（ここで、信号名の前の "／ "は負論理の信号であるこ
とを示す）、リフレッシュ動作開始時に "０" になり、
リフレッシュ動作が終了すると "１" になる。これが各
フリップフロップのクロックとして用いられる。各フリ
ップフロップの出力Ｑは、Ｔ入力が "１" のときは／Ｒ
Ｆの立下りで変化し、Ｔ入力が "０" のときは変化しな
い。リフレッシュアドレス出力ＢＸ０＿Ｒ〜ＢＸｋ＿Ｒ
はフリップフロップの出力よりも半サイクル早く、すな
わち、信号／ＲＦの立上り時に変化する。次にこの回路
の動作を説明する。
【００１９】図３には、前記図２のリフレッシュアドレ
スカウンタＡＣ１の動作を説明する動作波形図が示され
ている。簡単のため、ｋ＝３の場合を示している。初期
状態では各Ｔフリップフロップの出力Ｑ０〜Ｑ３はすべ
て "０" 、リフレッシュアドレス出力ＢＸ０＿Ｒ〜ＢＸ
３＿Ｒもすべて "０" である。この状態では、アドレス
"００００" のワード線かＷ０のリフレッシュが実行さ
れている。
スカウンタＡＣ１の動作を説明する動作波形図が示され
ている。簡単のため、ｋ＝３の場合を示している。初期
状態では各Ｔフリップフロップの出力Ｑ０〜Ｑ３はすべ
て "０" 、リフレッシュアドレス出力ＢＸ０＿Ｒ〜ＢＸ
３＿Ｒもすべて "０" である。この状態では、アドレス
"００００" のワード線かＷ０のリフレッシュが実行さ
れている。
【００２０】時刻ｔ０において、信号／ＲＦが立ち上が
ると、まずリフレッシュアドレス信号ＢＸ０＿Ｒが "
１" （ハイレベル）になり、時刻ｔ１において信号／Ｒ
Ｆが立ち下がると、リフレッシュアドレスカウンタＡＣ
１の計数出力Ｑ０が "１" になる。したがって、時刻ｔ
１からｔ２まではアドレス "０００１" のワード線ｗ１
のリフレッシュが実行される。
ると、まずリフレッシュアドレス信号ＢＸ０＿Ｒが "
１" （ハイレベル）になり、時刻ｔ１において信号／Ｒ
Ｆが立ち下がると、リフレッシュアドレスカウンタＡＣ
１の計数出力Ｑ０が "１" になる。したがって、時刻ｔ
１からｔ２まではアドレス "０００１" のワード線ｗ１
のリフレッシュが実行される。
【００２１】時刻ｔ２において、信号／ＲＦが立ち上が
るとリフレッシュアドレス信号ＢＸ０＿Ｒが "０" に、
ＢＸ１＿Ｒが "１" になり、時刻ｔ３において信号／Ｒ
Ｆが立ち下がると、リフレッシュアドレスカウンタＡＣ
１の計数出力Ｑ０が "０" に、Ｑ１が "１" になる。し
たがって、時刻ｔ３からｔ４まではアドレス "００１
０" のワード線Ｗ２のリフレッシュが実行される。以下
同様にしてアドレスが進み、時刻ｔ２９からｔ３０まで
はアドレス "１１１１" のワード線１５のリフレッシュ
が実行される。
るとリフレッシュアドレス信号ＢＸ０＿Ｒが "０" に、
ＢＸ１＿Ｒが "１" になり、時刻ｔ３において信号／Ｒ
Ｆが立ち下がると、リフレッシュアドレスカウンタＡＣ
１の計数出力Ｑ０が "０" に、Ｑ１が "１" になる。し
たがって、時刻ｔ３からｔ４まではアドレス "００１
０" のワード線Ｗ２のリフレッシュが実行される。以下
同様にしてアドレスが進み、時刻ｔ２９からｔ３０まで
はアドレス "１１１１" のワード線１５のリフレッシュ
が実行される。
【００２２】時刻ｔ３０において、信号／ＲＦが立ち上
がると、リフレッシュアドレス信号ＢＸ０＿Ｒ〜ＢＸ３
＿Ｒがすべて "０" になるとともに、冗長イネーブル信
号ＲＥ＿Ｒが "１" になる。これにより、時刻ｔ３１か
らｔ３２までは冗長ワード線ＲＷ０のリフレッシュが実
行される。時刻ｔ３２において、信号／ＲＦが立ち上が
ると、リフレッシュアドレス信号ＢＸ０＿Ｒが "１" に
なる。冗長イネーブル信号ＲＥ＿Ｒは "１" のままであ
る。したがって、時刻ｔ３３からｔ３４までは冗長ワー
ド線ＲＷ１のリフレッシュが実行される。時刻ｔ３４に
おいて、信号／ＲＦが立ち上がると、リフレッシュアド
レス信号ＢＸ０＿ＲとＢＸ１＿Ｒが "０" になり、時刻
ｔ３５からは再びアドレス "００００" のワード線Ｗ０
のリフレッシュが実行される。以上をまとめると図４の
関係図のようになる。
がると、リフレッシュアドレス信号ＢＸ０＿Ｒ〜ＢＸ３
＿Ｒがすべて "０" になるとともに、冗長イネーブル信
号ＲＥ＿Ｒが "１" になる。これにより、時刻ｔ３１か
らｔ３２までは冗長ワード線ＲＷ０のリフレッシュが実
行される。時刻ｔ３２において、信号／ＲＦが立ち上が
ると、リフレッシュアドレス信号ＢＸ０＿Ｒが "１" に
なる。冗長イネーブル信号ＲＥ＿Ｒは "１" のままであ
る。したがって、時刻ｔ３３からｔ３４までは冗長ワー
ド線ＲＷ１のリフレッシュが実行される。時刻ｔ３４に
おいて、信号／ＲＦが立ち上がると、リフレッシュアド
レス信号ＢＸ０＿ＲとＢＸ１＿Ｒが "０" になり、時刻
ｔ３５からは再びアドレス "００００" のワード線Ｗ０
のリフレッシュが実行される。以上をまとめると図４の
関係図のようになる。
【００２３】つまり、時刻ｔ０〜ｔ３４により規定され
る１８期間での冗長イネーブル信号ＲＥ＿Ｒ、リフレッ
シュアドレス信号ＢＸ３＿Ｒ〜ＢＸ０＿Ｒ、及びリフレ
ッシュされるワード線Ｗ０〜ＲＷ１は、図４のような関
係となる。
る１８期間での冗長イネーブル信号ＲＥ＿Ｒ、リフレッ
シュアドレス信号ＢＸ３＿Ｒ〜ＢＸ０＿Ｒ、及びリフレ
ッシュされるワード線Ｗ０〜ＲＷ１は、図４のような関
係となる。
【００２４】この実施例のリフレッシュアドレスカウン
タＡＣ１の特徴は、正規のワード線Ｗ０〜Ｗ１５に対応
するアドレスだけでなく、冗長ワード線ＲＷ０，ＲＷ１
に対応するアドレスをも出力することである。すなわち
冗長イネーブル信号ＲＥ＿Ｒ＝ "１" であることが冗長
ワード線が選択されるべきであることを示し、そのとき
のリフレッシュアドレス信号ＢＸ０＿Ｒがどの冗長線を
選択すべきかを示す。
タＡＣ１の特徴は、正規のワード線Ｗ０〜Ｗ１５に対応
するアドレスだけでなく、冗長ワード線ＲＷ０，ＲＷ１
に対応するアドレスをも出力することである。すなわち
冗長イネーブル信号ＲＥ＿Ｒ＝ "１" であることが冗長
ワード線が選択されるべきであることを示し、そのとき
のリフレッシュアドレス信号ＢＸ０＿Ｒがどの冗長線を
選択すべきかを示す。
【００２５】従来のＤＲＡＭに用いられているリフレッ
シュアドレスカウンタは、正規のワード線に対応するア
ドレスのみを出力するものであった。正規のワード線の
本数は普通２のべき乗であるから、リフレッシュアドレ
スカウンタも２のべき乗サイクルを周期として動作する
のが普通であった。それに対してこのリフレッシュカウ
ンタは、正規のワード線数と冗長ワード線数の合計を周
期として動作する。たとえば、図３、図４の例では１６
＋２＝１８サイクルを周期として動作する。これによ
り、リフレッシュ時に冗長判定を行わなくても、冗長ワ
ード線を正規のワード線と同様にリフレッシュすること
が可能になる。
シュアドレスカウンタは、正規のワード線に対応するア
ドレスのみを出力するものであった。正規のワード線の
本数は普通２のべき乗であるから、リフレッシュアドレ
スカウンタも２のべき乗サイクルを周期として動作する
のが普通であった。それに対してこのリフレッシュカウ
ンタは、正規のワード線数と冗長ワード線数の合計を周
期として動作する。たとえば、図３、図４の例では１６
＋２＝１８サイクルを周期として動作する。これによ
り、リフレッシュ時に冗長判定を行わなくても、冗長ワ
ード線を正規のワード線と同様にリフレッシュすること
が可能になる。
【００２６】なお、この例では冗長ワード線が２本であ
るため、どの冗長ワード線が選択されるべきかを示す信
号はリフレッシュアドレス信号ＢＸ０＿Ｒの１ビットだ
けでもよいが、冗長ワード線数が２本よりも多いときは
他のビットも用いればよい。たとえば、冗長ワード線数
が４本のときはリフレッシュアドレス信号ＢＸ０＿Ｒと
ＢＸ１＿Ｒの２ビットを用いればよい。この場合はリフ
レッシュアドレスカウンタの周期は１６＋４＝２０サイ
クルとなる。
るため、どの冗長ワード線が選択されるべきかを示す信
号はリフレッシュアドレス信号ＢＸ０＿Ｒの１ビットだ
けでもよいが、冗長ワード線数が２本よりも多いときは
他のビットも用いればよい。たとえば、冗長ワード線数
が４本のときはリフレッシュアドレス信号ＢＸ０＿Ｒと
ＢＸ１＿Ｒの２ビットを用いればよい。この場合はリフ
レッシュアドレスカウンタの周期は１６＋４＝２０サイ
クルとなる。
【００２７】図５には、前記図１のリフレッシュアドレ
スカウンタＡＣ１の他の一実施例の回路図が示されてい
る。この実施例回路では（ｋ＋３）個のＴフリップフロ
ップＴＦＦ若干の論理ゲートから成る。簡単のため、ｋ
＝３の場合を示している。図６には、その動作波形図が
示され、図７には各サイクルにおけるカウンタの出力と
リフレッシュされるワード線との関係図が示されてい
る。この実施例においては、リフレッシュアドレスカウ
ンタＡＣ１は、いわゆるグレーコードカウンタであり、
１サイクルの間では１つの出力しか変化しないのが特徴
である。これは図７を見れば明らかであろう。そのた
め、出力信号ＢＸ０＿Ｒ〜ＢＸ３＿Ｒの充放電による消
費電力が低減できる。
スカウンタＡＣ１の他の一実施例の回路図が示されてい
る。この実施例回路では（ｋ＋３）個のＴフリップフロ
ップＴＦＦ若干の論理ゲートから成る。簡単のため、ｋ
＝３の場合を示している。図６には、その動作波形図が
示され、図７には各サイクルにおけるカウンタの出力と
リフレッシュされるワード線との関係図が示されてい
る。この実施例においては、リフレッシュアドレスカウ
ンタＡＣ１は、いわゆるグレーコードカウンタであり、
１サイクルの間では１つの出力しか変化しないのが特徴
である。これは図７を見れば明らかであろう。そのた
め、出力信号ＢＸ０＿Ｒ〜ＢＸ３＿Ｒの充放電による消
費電力が低減できる。
【００２８】上記のようなグレーコードカウンタの採用
によって、リフレッシュアドレス信号ＢＸ３＿Ｒ〜ＢＸ
０＿Ｒの変化順序が変わり、それをデコードするデコー
ダにおいては、選択ワード線の順序が前記図２の実施例
と異なるものとなるが、それぞれの動作のそのものは前
記同様であるので、その説明を省略する。
によって、リフレッシュアドレス信号ＢＸ３＿Ｒ〜ＢＸ
０＿Ｒの変化順序が変わり、それをデコードするデコー
ダにおいては、選択ワード線の順序が前記図２の実施例
と異なるものとなるが、それぞれの動作のそのものは前
記同様であるので、その説明を省略する。
【００２９】図８には、この前記リフレッシュアドレス
カウンタＡＣ１に用いられるフリップフロップＴＦＦの
一実施例の回路図が示されている。この実施例のフリッ
プフロップＴＦＦは、前記図２の実施例のようなバイナ
リーカウンタ、あるいは前記図５の実施例のようなグレ
ーコードカウンタに用いることができる。つまり、入力
Ｔが "１" のときはクロックＣＫの立ち下りで出力Ｑが
変化し、入力Ｔが "０" のときは出力Ｑは変化しない。
出力ＢＸｉ＿Ｒは、上記出力Ｑよりも半サイクル早く、
すなわちクロックＣＫの立ち上りで変化する。
カウンタＡＣ１に用いられるフリップフロップＴＦＦの
一実施例の回路図が示されている。この実施例のフリッ
プフロップＴＦＦは、前記図２の実施例のようなバイナ
リーカウンタ、あるいは前記図５の実施例のようなグレ
ーコードカウンタに用いることができる。つまり、入力
Ｔが "１" のときはクロックＣＫの立ち下りで出力Ｑが
変化し、入力Ｔが "０" のときは出力Ｑは変化しない。
出力ＢＸｉ＿Ｒは、上記出力Ｑよりも半サイクル早く、
すなわちクロックＣＫの立ち上りで変化する。
【００３０】図９には、前記図１の冗長判定回路ＲＪの
一実施例の回路図が示されている。同図におい、ＣＭＰ
はアドレス比較回路であり、内部アドレス信号ＢＸｉ＿
Ｎ（０ないしｋ）と回路内に記憶されている不良ワード
線のアドレスとを比較する。不良アドレスの記憶のため
に、各アドレス比較回路ＣＭＰは、プログラム可能な不
揮発メモリを有する。これはたとえばレーザで切断され
るヒューズ、電気的に切断されるヒューズ、あるいはア
ンチヒューズなどの素子により実現できる。その実現方
法は周知であるのでここでは省略する。
一実施例の回路図が示されている。同図におい、ＣＭＰ
はアドレス比較回路であり、内部アドレス信号ＢＸｉ＿
Ｎ（０ないしｋ）と回路内に記憶されている不良ワード
線のアドレスとを比較する。不良アドレスの記憶のため
に、各アドレス比較回路ＣＭＰは、プログラム可能な不
揮発メモリを有する。これはたとえばレーザで切断され
るヒューズ、電気的に切断されるヒューズ、あるいはア
ンチヒューズなどの素子により実現できる。その実現方
法は周知であるのでここでは省略する。
【００３１】この実施例では、代表として２個のアドレ
ス比較回路が示されており、上記内部アドレス信号ＢＸ
ｉ＿Ｎ（ｉ＝０〜ｋ）は、２組の不良ワード線アドレス
との比較が同時に行われる。なお、内部アドレス信号
は、前記では簡単のためＢＸｉ＿Ｎと記載していたが、
実際にはここに示すようにＢＸｉＴ＿ＮとＢＸｉＢ＿Ｎ
の１対の相補信号である。外部アドレス信号Ａｉが "
０" のときはＢＸｉＴ＿Ｎが "０" で、ＢＸｉＢ＿Ｎが
"１" であり、外部アドレス信号Ａｉが "１" のときは
ＢＸｉＴ＿Ｎが "１" で、ＢＸｉＢ＿Ｎが "０" であ
る。ただし待機時は両方とも "１" である。
ス比較回路が示されており、上記内部アドレス信号ＢＸ
ｉ＿Ｎ（ｉ＝０〜ｋ）は、２組の不良ワード線アドレス
との比較が同時に行われる。なお、内部アドレス信号
は、前記では簡単のためＢＸｉ＿Ｎと記載していたが、
実際にはここに示すようにＢＸｉＴ＿ＮとＢＸｉＢ＿Ｎ
の１対の相補信号である。外部アドレス信号Ａｉが "
０" のときはＢＸｉＴ＿Ｎが "０" で、ＢＸｉＢ＿Ｎが
"１" であり、外部アドレス信号Ａｉが "１" のときは
ＢＸｉＴ＿Ｎが "１" で、ＢＸｉＢ＿Ｎが "０" であ
る。ただし待機時は両方とも "１" である。
【００３２】信号ＸＥ＿Ｎは、読み出し／書き込み時に
ワード線を立ち上げるタイミングを決定するタイミング
信号であり、所定のタイミングで "０" から "１" にな
る。アドレス比較回路の出力ＭＩＳ０、ＭＩＳ１は、待
機時はいずれも "０" であり、比較結果が「不一致」の
ときは "０" から "１" になり、「一致」のときは "
０" にとどまる。したがって、２個のアドレス比較回路
の比較結果がいずれも「不一致」のときは信号ＸＤＥが
"１" になり、信号ＲＷ０＿ＮとＲＷ１＿Ｎは "０" の
ままである。いずれかが「一致」のときは信号ＲＷ０＿
Ｎ又はＲＷ１＿Ｎが "１" になり、信号ＸＤＥは "０"
のままである。
ワード線を立ち上げるタイミングを決定するタイミング
信号であり、所定のタイミングで "０" から "１" にな
る。アドレス比較回路の出力ＭＩＳ０、ＭＩＳ１は、待
機時はいずれも "０" であり、比較結果が「不一致」の
ときは "０" から "１" になり、「一致」のときは "
０" にとどまる。したがって、２個のアドレス比較回路
の比較結果がいずれも「不一致」のときは信号ＸＤＥが
"１" になり、信号ＲＷ０＿ＮとＲＷ１＿Ｎは "０" の
ままである。いずれかが「一致」のときは信号ＲＷ０＿
Ｎ又はＲＷ１＿Ｎが "１" になり、信号ＸＤＥは "０"
のままである。
【００３３】図１０には、前記図１の読み出し／書き込
み動作用プリデコーダＰＤ＿Ｎの一実施例の回路図が示
されている。この実施例では、ｋ＝７場合が示されてい
る。つまり、内部アドレス信号ＢＸｉ＿Ｎは、ＢＸ０＿
Ｎ〜ＢＸ７＿Ｎの８ビットからなる相補アドレス信号と
される。
み動作用プリデコーダＰＤ＿Ｎの一実施例の回路図が示
されている。この実施例では、ｋ＝７場合が示されてい
る。つまり、内部アドレス信号ＢＸｉ＿Ｎは、ＢＸ０＿
Ｎ〜ＢＸ７＿Ｎの８ビットからなる相補アドレス信号と
される。
【００３４】この実施例プリデコーダ回路は、３組のプ
リデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎ及びＰＤ３＿Ｎから
成る。ＰＤ２＿Ｎの構成は、代表として例示的に示され
ているＰＤ１＿Ｎと同一であるので記載を省略し、ブラ
ックボックスとして示されている。
リデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎ及びＰＤ３＿Ｎから
成る。ＰＤ２＿Ｎの構成は、代表として例示的に示され
ているＰＤ１＿Ｎと同一であるので記載を省略し、ブラ
ックボックスとして示されている。
【００３５】プリデコーダＰＤ１＿Ｎは、アドレス信号
の下位３ビットの相補アドレス信号ＢＸ０Ｔ＿Ｎ，ＢＸ
０Ｂ＿ＮないしＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎをプリデコ
ードして８通りのプリデコード信号ＡＸ００＿Ｎ〜ＡＸ
０７＿Ｎを生成する。待機時は上記入力信号ＢＸ０Ｔ＿
Ｎ，ＢＸ０Ｂ＿ＮないしＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎが
すべて "１" であるので、プリデコード信号ＡＸ００＿
Ｎ〜ＡＸ０７＿Ｎはすべて "０" である。
の下位３ビットの相補アドレス信号ＢＸ０Ｔ＿Ｎ，ＢＸ
０Ｂ＿ＮないしＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎをプリデコ
ードして８通りのプリデコード信号ＡＸ００＿Ｎ〜ＡＸ
０７＿Ｎを生成する。待機時は上記入力信号ＢＸ０Ｔ＿
Ｎ，ＢＸ０Ｂ＿ＮないしＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎが
すべて "１" であるので、プリデコード信号ＡＸ００＿
Ｎ〜ＡＸ０７＿Ｎはすべて "０" である。
【００３６】読み出し／書き込み動作に入ると、前述の
ように内部アドレス信号ＢＸｉＴ＿Ｎ又はＢＸｉＢ＿Ｎ
の一方が "０" になるので、プリデコード信号ＡＸ００
＿Ｎ〜ＡＸ０７＿Ｎのうちの１つだけが "１" になる。
プリデコーダＰＤ２＿Ｎについても同様である。
ように内部アドレス信号ＢＸｉＴ＿Ｎ又はＢＸｉＢ＿Ｎ
の一方が "０" になるので、プリデコード信号ＡＸ００
＿Ｎ〜ＡＸ０７＿Ｎのうちの１つだけが "１" になる。
プリデコーダＰＤ２＿Ｎについても同様である。
【００３７】プリデコーダＰＤ３＿Ｎは、アドレス信号
の上位２ビットの相補アドレス信号ＢＸ６Ｔ＿Ｎ／ＢＸ
６Ｂ＿ＮとＢＸ７Ｔ＿Ｎ／ＢＸ７Ｂ＿Ｎをプリデコード
する回路であるが、信号ＸＤＥが入力されている点が他
の２つのプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎと異な
る。前述の冗長判定回路における比較結果が「不一致」
のときは、信号ＸＤＥが "１" になるので、プリデコー
ド信号ＡＸ６０＿Ｎ〜ＡＸ６３＿Ｎのうちの１つだけが
"１" になる。これにより、正規のワード線のうちの１
本が活性化される。比較結果が「一致」のときは信号Ｘ
ＤＥが "０" にとどまるため、プリデコード信号ＡＸ６
０＿Ｎ〜ＡＸ６３＿Ｎはすべて "０" のままである。し
たがって、正規のワード線は活性化されない。
の上位２ビットの相補アドレス信号ＢＸ６Ｔ＿Ｎ／ＢＸ
６Ｂ＿ＮとＢＸ７Ｔ＿Ｎ／ＢＸ７Ｂ＿Ｎをプリデコード
する回路であるが、信号ＸＤＥが入力されている点が他
の２つのプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎと異な
る。前述の冗長判定回路における比較結果が「不一致」
のときは、信号ＸＤＥが "１" になるので、プリデコー
ド信号ＡＸ６０＿Ｎ〜ＡＸ６３＿Ｎのうちの１つだけが
"１" になる。これにより、正規のワード線のうちの１
本が活性化される。比較結果が「一致」のときは信号Ｘ
ＤＥが "０" にとどまるため、プリデコード信号ＡＸ６
０＿Ｎ〜ＡＸ６３＿Ｎはすべて "０" のままである。し
たがって、正規のワード線は活性化されない。
【００３８】図１１には、前記図１のリフレッシュ動作
用プリデコーダＰＤ＿Ｒの一実施例の回路図が示されて
いる。この実施例においても、前記図１０と同様にてｋ
＝７場合が示されている。この実施例回路は４組のプリ
デコーダＰＤ１＿Ｒ、ＰＤ２＿Ｒ、ＰＤ３＿Ｒ及びＰＤ
４＿Ｒから成る。プリデコーダＰＤ１＿Ｒ、ＰＤ２＿Ｒ
は、それぞれアドレスの下位３ビット（ＢＸ０＿Ｒ〜Ｂ
Ｘ２＿Ｒ）、中位３ビット（ＢＸ３＿Ｒ〜ＢＸ５＿Ｒ）
をデコードする回路である。これらは前記図１０のプリ
デコーダＰＤ１＿Ｎ，ＰＤ２Ｎのような周知の３ビット
デコーダで実現できるので、構成の記載は省略し、ブラ
ックボックスで示されている。
用プリデコーダＰＤ＿Ｒの一実施例の回路図が示されて
いる。この実施例においても、前記図１０と同様にてｋ
＝７場合が示されている。この実施例回路は４組のプリ
デコーダＰＤ１＿Ｒ、ＰＤ２＿Ｒ、ＰＤ３＿Ｒ及びＰＤ
４＿Ｒから成る。プリデコーダＰＤ１＿Ｒ、ＰＤ２＿Ｒ
は、それぞれアドレスの下位３ビット（ＢＸ０＿Ｒ〜Ｂ
Ｘ２＿Ｒ）、中位３ビット（ＢＸ３＿Ｒ〜ＢＸ５＿Ｒ）
をデコードする回路である。これらは前記図１０のプリ
デコーダＰＤ１＿Ｎ，ＰＤ２Ｎのような周知の３ビット
デコーダで実現できるので、構成の記載は省略し、ブラ
ックボックスで示されている。
【００３９】プリデコーダＰＤ３＿Ｒは、リフレッシュ
アドレスの上位２ビット（ＢＸ６＿Ｒ，ＢＸ７＿Ｒ）を
プリデコードする回路であるが、信号ＲＥ＿Ｒ、ＸＥ＿
Ｒが入力されている点が上記の２つのプリデコーダＰＤ
１＿Ｒ，ＰＤ２＿Ｒの２つと異なる。信号ＲＥ＿Ｒは、
前述のようにリフレッシュアドレスカウンタの出力であ
る冗長イネーブル信号である。
アドレスの上位２ビット（ＢＸ６＿Ｒ，ＢＸ７＿Ｒ）を
プリデコードする回路であるが、信号ＲＥ＿Ｒ、ＸＥ＿
Ｒが入力されている点が上記の２つのプリデコーダＰＤ
１＿Ｒ，ＰＤ２＿Ｒの２つと異なる。信号ＲＥ＿Ｒは、
前述のようにリフレッシュアドレスカウンタの出力であ
る冗長イネーブル信号である。
【００４０】ＸＥ＿Ｒはリフレッシュ時にワード線を立
ち上げるタイミングを決定するタイミング信号であり、
所定のタイミングで "０" から "１" になる。このタイ
ミングは前述の信号ＸＥ＿Ｎよりも早い。この実施例で
は、リフレッシュ時は冗長判定を行わないので、その判
定に費やす時間分だけ選択すべきワード線を早く決定で
きるからである。信号ＲＥ＿Ｒが "０" のときは、信号
ＸＥ＿Ｒが "１" になるタイミングでプリデコード信号
ＡＸ６０＿Ｒ〜ＡＸ６３＿Ｒのうちの１つだけが "１"
になる。これにより、正規のワード線のうちの１本が活
性化される。信号ＲＥ＿Ｒが "１" のときは、プリデコ
ード信号ＡＸ６０＿Ｒ〜ＡＣ６３＿Ｒはすべて "０" の
ままである。したがって、正規のワード線は活性化され
ない。
ち上げるタイミングを決定するタイミング信号であり、
所定のタイミングで "０" から "１" になる。このタイ
ミングは前述の信号ＸＥ＿Ｎよりも早い。この実施例で
は、リフレッシュ時は冗長判定を行わないので、その判
定に費やす時間分だけ選択すべきワード線を早く決定で
きるからである。信号ＲＥ＿Ｒが "０" のときは、信号
ＸＥ＿Ｒが "１" になるタイミングでプリデコード信号
ＡＸ６０＿Ｒ〜ＡＸ６３＿Ｒのうちの１つだけが "１"
になる。これにより、正規のワード線のうちの１本が活
性化される。信号ＲＥ＿Ｒが "１" のときは、プリデコ
ード信号ＡＸ６０＿Ｒ〜ＡＣ６３＿Ｒはすべて "０" の
ままである。したがって、正規のワード線は活性化され
ない。
【００４１】プリデコーダＰＤ４＿Ｒはリフレッシュア
ドレス信号ＢＸ０＿Ｒと信号ＲＥ＿Ｒを受けて冗長ワー
ド線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒを生成するため
の回路である。信号ＲＥ＿Ｒが "０" のときは、冗長ワ
ード線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒは、両方とも
"０" のままである。したがって、冗長ワード線は活性
化されない。信号ＲＥ＿Ｒが "１" でリフレッシュアド
レス信号ＢＸ０＿Ｒが"０" のときは、信号ＸＥ＿Ｒが
"１" になるタイミングで冗長ワード線活性化信号ＲＷ
０＿Ｒが "１" になる。これにより、冗長ワード線ＲＷ
０が活性化される。信号ＲＥ＿Ｒが "１" でリフレッシ
ュアドレス信号ＢＸ０＿Ｒが "１" のときは、信号ＸＥ
＿Ｒが "１" になるタイミングで冗長ワード線活性化信
号ＲＷ１＿Ｒになる。これにより、冗長ワード線ＲＷ１
が活性化される。
ドレス信号ＢＸ０＿Ｒと信号ＲＥ＿Ｒを受けて冗長ワー
ド線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒを生成するため
の回路である。信号ＲＥ＿Ｒが "０" のときは、冗長ワ
ード線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒは、両方とも
"０" のままである。したがって、冗長ワード線は活性
化されない。信号ＲＥ＿Ｒが "１" でリフレッシュアド
レス信号ＢＸ０＿Ｒが"０" のときは、信号ＸＥ＿Ｒが
"１" になるタイミングで冗長ワード線活性化信号ＲＷ
０＿Ｒが "１" になる。これにより、冗長ワード線ＲＷ
０が活性化される。信号ＲＥ＿Ｒが "１" でリフレッシ
ュアドレス信号ＢＸ０＿Ｒが "１" のときは、信号ＸＥ
＿Ｒが "１" になるタイミングで冗長ワード線活性化信
号ＲＷ１＿Ｒになる。これにより、冗長ワード線ＲＷ１
が活性化される。
【００４２】図１２には、本発明本発明に係るＤＲＡＭ
の他の一実施例の概略ブロック図が示されている。同図
において、前記図１の実施例と同一の符号は、同一また
は相当部分を示す。前記図１の実施例との相違点は、冗
長ワード線選択用のセレクタＳＥＬ２が１個しかないこ
と、および冗長ワード線選択用のデコーダＲＸＤが設け
られていることである。セレクタＳＥＬ２からデコーダ
ＲＸＤに送られる冗長ワード線活性化信号は、ＲＷの１
本だけである。２本の冗長ワード線ＲＷ０，ＲＷ１のう
ち、どちらを活性化すべきかの識別には、プリデコード
信号ＡＸ００，ＡＸ０１を流用している。冗長ワード線
デコーダＲＸＤは、信号ＲＷとプリデコード信号ＡＸ０
０が "１" のときは冗長ワード線ＲＷ０を、信号ＲＷと
プリデコード信号ＡＸ０１が "１" のときは冗長ワード
線ＲＷ１を活性化する。
の他の一実施例の概略ブロック図が示されている。同図
において、前記図１の実施例と同一の符号は、同一また
は相当部分を示す。前記図１の実施例との相違点は、冗
長ワード線選択用のセレクタＳＥＬ２が１個しかないこ
と、および冗長ワード線選択用のデコーダＲＸＤが設け
られていることである。セレクタＳＥＬ２からデコーダ
ＲＸＤに送られる冗長ワード線活性化信号は、ＲＷの１
本だけである。２本の冗長ワード線ＲＷ０，ＲＷ１のう
ち、どちらを活性化すべきかの識別には、プリデコード
信号ＡＸ００，ＡＸ０１を流用している。冗長ワード線
デコーダＲＸＤは、信号ＲＷとプリデコード信号ＡＸ０
０が "１" のときは冗長ワード線ＲＷ０を、信号ＲＷと
プリデコード信号ＡＸ０１が "１" のときは冗長ワード
線ＲＷ１を活性化する。
【００４３】本実施例の特徴は、冗長ワード線活性化信
号が１本でよいことである。図１の実施例では、冗長ワ
ード線活性化信号はＲＷ０，ＲＷ１の２本であった。こ
れは冗長ワード線ＲＷ０，ＲＷ１の２本あるからであ
る。それに対して本実施例では、この配線は冗長ワード
線数が２本であるにもかかわらず１本でよい。この例で
は簡単のため冗長ワード線は２本としているが、冗長ワ
ード線数が多数ある場合は、配線本数の低減はチップ面
積低減に大きく寄与する。以上の変更に伴い、冗長判定
回路やプリデコーダにも多少の変更がある。
号が１本でよいことである。図１の実施例では、冗長ワ
ード線活性化信号はＲＷ０，ＲＷ１の２本であった。こ
れは冗長ワード線ＲＷ０，ＲＷ１の２本あるからであ
る。それに対して本実施例では、この配線は冗長ワード
線数が２本であるにもかかわらず１本でよい。この例で
は簡単のため冗長ワード線は２本としているが、冗長ワ
ード線数が多数ある場合は、配線本数の低減はチップ面
積低減に大きく寄与する。以上の変更に伴い、冗長判定
回路やプリデコーダにも多少の変更がある。
【００４４】図１３には、冗長判定回路ＲＪの他の一実
施例の回路図が示されている。前記図９の実施例回路と
の相違点は次の通りである。第１の相違点は、冗長ワー
ド線活性化信号ＲＷ０＿Ｎ，ＲＷ１＿Ｎのかわりに、そ
れらのオア（ＯＲ）信号ＲＷ＿Ｎを出力することであ
る。この信号ＲＷ＿Ｎは、冗長ワード線ＲＷ０，ＲＷ１
のいずれか一方が活性化されるべきときに "１" にな
る。
施例の回路図が示されている。前記図９の実施例回路と
の相違点は次の通りである。第１の相違点は、冗長ワー
ド線活性化信号ＲＷ０＿Ｎ，ＲＷ１＿Ｎのかわりに、そ
れらのオア（ＯＲ）信号ＲＷ＿Ｎを出力することであ
る。この信号ＲＷ＿Ｎは、冗長ワード線ＲＷ０，ＲＷ１
のいずれか一方が活性化されるべきときに "１" にな
る。
【００４５】第２の相違点は、アドレス比較回路ＣＭＰ
の比較結果が「一致」であったことを示す信号ＨＩＴ
０，ＨＩＴ１を出力することである。上記信号ＨＩＴ
０，ＨＩＴ１は、待機時は両方とも "０" である。比較
結果が「一致」のときはＨＩＴ０またはＨＩＴ１のいず
れか一方が信号ＸＥ＿Ｎのタイミングで "１" になる。
比較結果がいずれも「不一致」のときは両方とも "０"
のままである。
の比較結果が「一致」であったことを示す信号ＨＩＴ
０，ＨＩＴ１を出力することである。上記信号ＨＩＴ
０，ＨＩＴ１は、待機時は両方とも "０" である。比較
結果が「一致」のときはＨＩＴ０またはＨＩＴ１のいず
れか一方が信号ＸＥ＿Ｎのタイミングで "１" になる。
比較結果がいずれも「不一致」のときは両方とも "０"
のままである。
【００４６】第３の相違点は冗長イネーブル信号ＲＥ＿
Ｎを出力することである。冗長イネーブル信号ＲＥ＿Ｎ
は、待機時は "１" であり、アドレス比較回路ＣＭＰの
比較結果の一方が「一致」のときは "１" のままであ
り、比較結果がいずれも「不一致」のときは "０" にな
る。信号ＲＷ＿ＮはセレクタＳＥＬ２を通って冗長ワー
ド線の選択に用いられ、信号ＨＩＴ０，ＨＩＴ１，ＲＥ
＿Ｎは、次に述べるプリデコーダＰＤ＿Ｎで用いられ
る。
Ｎを出力することである。冗長イネーブル信号ＲＥ＿Ｎ
は、待機時は "１" であり、アドレス比較回路ＣＭＰの
比較結果の一方が「一致」のときは "１" のままであ
り、比較結果がいずれも「不一致」のときは "０" にな
る。信号ＲＷ＿ＮはセレクタＳＥＬ２を通って冗長ワー
ド線の選択に用いられ、信号ＨＩＴ０，ＨＩＴ１，ＲＥ
＿Ｎは、次に述べるプリデコーダＰＤ＿Ｎで用いられ
る。
【００４７】図１４には、読み出し／書き込み動作用プ
リデコーダＰＤ＿Ｎの他の一実施例の回路図が示されて
いる。この実施例でもｋ＝７の場合である。この回路は
３組のプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎ、ＰＤ３＿
Ｎから成る。プリデコーダＰＤ２＿ＮおよびＰＤ３＿Ｎ
の構成は前記図１０の場合と同一であるので記載を省略
し、ブラックボックスで表している。
リデコーダＰＤ＿Ｎの他の一実施例の回路図が示されて
いる。この実施例でもｋ＝７の場合である。この回路は
３組のプリデコーダＰＤ１＿Ｎ、ＰＤ２＿Ｎ、ＰＤ３＿
Ｎから成る。プリデコーダＰＤ２＿ＮおよびＰＤ３＿Ｎ
の構成は前記図１０の場合と同一であるので記載を省略
し、ブラックボックスで表している。
【００４８】プリデコーダＰＤ１＿Ｎの動作を次に説明
する。前記のようなアドレス比較回路ＣＭＰの比較結果
がいずれも「不一致」のときは、信号ＲＥ＿Ｎが "０"
、ＨＩＴ０，ＨＩＴ１が "０" であるから、前記図１
０の場合と同様に、アドレスの下位３ビットがプリデコ
ードされてプリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿
Ｎが生成される。アドレス比較回路ＣＭＰの比較結果が
「一致」の場合は、信号ＲＥ＿Ｎが "１" 、ＨＩＴ０，
ＨＩＴ１の一方が "１" になる。
する。前記のようなアドレス比較回路ＣＭＰの比較結果
がいずれも「不一致」のときは、信号ＲＥ＿Ｎが "０"
、ＨＩＴ０，ＨＩＴ１が "０" であるから、前記図１
０の場合と同様に、アドレスの下位３ビットがプリデコ
ードされてプリデコード信号ＡＸ００＿Ｎ〜ＡＸ０７＿
Ｎが生成される。アドレス比較回路ＣＭＰの比較結果が
「一致」の場合は、信号ＲＥ＿Ｎが "１" 、ＨＩＴ０，
ＨＩＴ１の一方が "１" になる。
【００４９】したがって、アドレス入力信号ＢＸｉＴ＿
Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０〜２）にかかわらず、信号Ｈ
ＩＴ０が "１" のときはプリデコード信号ＡＸ００＿Ｎ
が "１" になり、信号ＨＩＴ１が "１" のときはプリデ
コード信号ＡＸ０１＿Ｎが "１" になる。他のプリデコ
ード信号ＡＸ０２＿Ｎ〜ＡＸ０７＿Ｎは "０" のままで
ある。プリデコーダＰＤ２＿ＮおよびＰＤ３＿Ｎの動作
は前記図１０の場合と同じであるので、説明は省略す
る。なお、リフレッシュ動作用プリデコーダＰＤ＿Ｒは
図１１と同様なので説明は省略する。ただし、冗長ワー
ド線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒを生成するプリ
デコーダＰＤ４＿Ｒは不要である。
Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０〜２）にかかわらず、信号Ｈ
ＩＴ０が "１" のときはプリデコード信号ＡＸ００＿Ｎ
が "１" になり、信号ＨＩＴ１が "１" のときはプリデ
コード信号ＡＸ０１＿Ｎが "１" になる。他のプリデコ
ード信号ＡＸ０２＿Ｎ〜ＡＸ０７＿Ｎは "０" のままで
ある。プリデコーダＰＤ２＿ＮおよびＰＤ３＿Ｎの動作
は前記図１０の場合と同じであるので、説明は省略す
る。なお、リフレッシュ動作用プリデコーダＰＤ＿Ｒは
図１１と同様なので説明は省略する。ただし、冗長ワー
ド線活性化信号ＲＷ０＿Ｒ、ＲＷ１＿Ｒを生成するプリ
デコーダＰＤ４＿Ｒは不要である。
【００５０】図１５には、本発明本発明に係るＤＲＡＭ
の更に他の一実施例の概略ブロック図が示されている。
同図において、前記図１、図１２の実施例と同一の符号
は、同一または相当部分を示す。本実施例の第１の特徴
は、リフレッシュアドレスカウンタとしてシフトレジス
タ方式の回路ＡＣ２を採用したことである。図１、図１
２に示した実施例は、リフレッシュアドレスカウンタＡ
Ｃ１でリフレッシュアドレス信号ＢＸｉ＿Ｒを発生し、
それをプリデコーダＰＤ＿Ｒでプリデコードしてプリデ
コード信号ＡＸｉｊ＿Ｒを発生するという方式であっ
た。
の更に他の一実施例の概略ブロック図が示されている。
同図において、前記図１、図１２の実施例と同一の符号
は、同一または相当部分を示す。本実施例の第１の特徴
は、リフレッシュアドレスカウンタとしてシフトレジス
タ方式の回路ＡＣ２を採用したことである。図１、図１
２に示した実施例は、リフレッシュアドレスカウンタＡ
Ｃ１でリフレッシュアドレス信号ＢＸｉ＿Ｒを発生し、
それをプリデコーダＰＤ＿Ｒでプリデコードしてプリデ
コード信号ＡＸｉｊ＿Ｒを発生するという方式であっ
た。
【００５１】本実施例は、プリデコードされた信号ＡＸ
ｉｊ＿Ｒを直接発生する（正確に言えば、プリデコード
された信号ＣＸｉｊ＿Ｒとタイミング信号ＸＥ＿Ｒのア
ンド（ＡＮＤ）をとってＡＸｉｊ＿Ｒとする）。これに
より、プリデコーダＰＤ＿Ｒが不要になるので、回路規
模が低減できると共に、消費電力も低減できる。
ｉｊ＿Ｒを直接発生する（正確に言えば、プリデコード
された信号ＣＸｉｊ＿Ｒとタイミング信号ＸＥ＿Ｒのア
ンド（ＡＮＤ）をとってＡＸｉｊ＿Ｒとする）。これに
より、プリデコーダＰＤ＿Ｒが不要になるので、回路規
模が低減できると共に、消費電力も低減できる。
【００５２】本実施例の第２の特徴は、ワード線の置き
換え単位をワード線４本（図１、図１２の実施例ではワ
ード線１本）としたことである。すなわち、冗長ワード
線はＲＷ０〜ＲＷ７の８本あるが、冗長ワード線ＲＷ０
〜ＲＷ３、及びＲＷ４〜ＲＷ７はそれぞれ同時に正規の
ワード線と置き換えられる。これによる第１の利点は、
ワード線同士のショートのように隣接したワード線が同
時に不良になる場合に対処しやすいことである。第２の
利点は、階層ワード線方式に適することである。次に本
実施例のＤＲＡＭを構成する主要な回路について図面を
用いて詳しく説明する。
換え単位をワード線４本（図１、図１２の実施例ではワ
ード線１本）としたことである。すなわち、冗長ワード
線はＲＷ０〜ＲＷ７の８本あるが、冗長ワード線ＲＷ０
〜ＲＷ３、及びＲＷ４〜ＲＷ７はそれぞれ同時に正規の
ワード線と置き換えられる。これによる第１の利点は、
ワード線同士のショートのように隣接したワード線が同
時に不良になる場合に対処しやすいことである。第２の
利点は、階層ワード線方式に適することである。次に本
実施例のＤＲＡＭを構成する主要な回路について図面を
用いて詳しく説明する。
【００５３】図１６には、リフレッシュアドレスカウン
タＡＣ２の一実施例の回路図が示されている。同図にお
いてもｋ＝７の場合である。この回路は２１個のＤフリ
ップフロップＤＦＦと若干の論理ゲートから成る。／Ｒ
Ｆはリフレッシュ信号であり、リフレッシュ動作開始時
に "０" になり、リフレッシュ動作が終了すると "１"
になる。図の最上段の８個のフリップフロップＤＦＦは
リング状に接続されており、出力信号ＣＸ３０＿Ｒ〜Ｃ
Ｘ３７＿Ｒを発生する。２段目の４個のフリップフロッ
プＤＦＦもやはりリング状に接続されていて、出力ＣＸ
６０＿Ｒ〜ＣＸ６３＿Ｒを発生する。３段目の１個のフ
リップフロップＤＦＦは冗長エネーブル信号ＲＥ＿Ｒを
発生する。最下段の８個のフリップフロップＤＦＦはリ
ング状に接続されており、ＣＸ００＿Ｒ〜ＣＸ０７＿Ｒ
を発生する。
タＡＣ２の一実施例の回路図が示されている。同図にお
いてもｋ＝７の場合である。この回路は２１個のＤフリ
ップフロップＤＦＦと若干の論理ゲートから成る。／Ｒ
Ｆはリフレッシュ信号であり、リフレッシュ動作開始時
に "０" になり、リフレッシュ動作が終了すると "１"
になる。図の最上段の８個のフリップフロップＤＦＦは
リング状に接続されており、出力信号ＣＸ３０＿Ｒ〜Ｃ
Ｘ３７＿Ｒを発生する。２段目の４個のフリップフロッ
プＤＦＦもやはりリング状に接続されていて、出力ＣＸ
６０＿Ｒ〜ＣＸ６３＿Ｒを発生する。３段目の１個のフ
リップフロップＤＦＦは冗長エネーブル信号ＲＥ＿Ｒを
発生する。最下段の８個のフリップフロップＤＦＦはリ
ング状に接続されており、ＣＸ００＿Ｒ〜ＣＸ０７＿Ｒ
を発生する。
【００５４】図１７には、図１６のフリップフロップＤ
ＦＦの一実施例の回路図が示されている。出力Ｑはクロ
ックＣＫの立ち下りに変化し、出力ＣＸｉｊ＿Ｒは上記
出力Ｑよりも半サイクル早く、すなわちクロックＣＫの
立ち上りで変化する。
ＦＦの一実施例の回路図が示されている。出力Ｑはクロ
ックＣＫの立ち下りに変化し、出力ＣＸｉｊ＿Ｒは上記
出力Ｑよりも半サイクル早く、すなわちクロックＣＫの
立ち上りで変化する。
【００５５】図１８には、前記図１６のリフレッシュア
ドレスカウンタを説明するための動作波形図が示されて
いる。初期状態では出力ＣＸ３０＿Ｒ、ＣＸ６０＿Ｒ及
びＣＸ００＿Ｒのみがそれぞれ "１" になり、他は "
０" になっている。この状態ではアドレス "０００"(８
進表示）のワード線Ｗ０のリフレッシュが実行されてい
る。
ドレスカウンタを説明するための動作波形図が示されて
いる。初期状態では出力ＣＸ３０＿Ｒ、ＣＸ６０＿Ｒ及
びＣＸ００＿Ｒのみがそれぞれ "１" になり、他は "
０" になっている。この状態ではアドレス "０００"(８
進表示）のワード線Ｗ０のリフレッシュが実行されてい
る。
【００５６】時刻ｔ０において、信号／ＲＦが立ち上が
ると、信号ＣＸ３０＿Ｒが "０" に、ＣＸ３１＿Ｒが "
１" になる。ＣＸ６０＿Ｒ、ＣＸ００＿Ｒは "１" のま
まである。したがって、時刻ｔ１からｔ２まではアドレ
ス "０１０" のワード線Ｗ８のリフレッシュが実行され
る。
ると、信号ＣＸ３０＿Ｒが "０" に、ＣＸ３１＿Ｒが "
１" になる。ＣＸ６０＿Ｒ、ＣＸ００＿Ｒは "１" のま
まである。したがって、時刻ｔ１からｔ２まではアドレ
ス "０１０" のワード線Ｗ８のリフレッシュが実行され
る。
【００５７】時刻ｔ２において、信号／ＲＦが立ち上が
るとＣＸ３１＿Ｒが "０" に、ＣＸ３２＿Ｒが "１" に
なる。したがって、時刻ｔ３からｔ４ではアドレス "０
２０" のワード線Ｗ１６のリフレッシュが実行される。
以下同様にしてアドレスが進み、ｔ１３からｔ１４まで
はアドレス "０７０" のワード線Ｗ５６のリフレッシュ
が実行される。
るとＣＸ３１＿Ｒが "０" に、ＣＸ３２＿Ｒが "１" に
なる。したがって、時刻ｔ３からｔ４ではアドレス "０
２０" のワード線Ｗ１６のリフレッシュが実行される。
以下同様にしてアドレスが進み、ｔ１３からｔ１４まで
はアドレス "０７０" のワード線Ｗ５６のリフレッシュ
が実行される。
【００５８】時刻ｔ１４において、信号／ＲＦが立ち上
がると、ＣＸ３７＿Ｒが "０" に、ＣＸ３０＿Ｒが "
１" になるとともに、ＣＸ６０＿Ｒが "０" に、ＣＸ６
１＿Ｒが "１" になる。したがって、時刻ｔ１５からｔ
１６まではアドレス "１００"のワード線Ｗ６４のリフ
レッシュが実行される。以下同様にしてアドレスが進
み、正規のワード線が８本おきにリフレッシュされる。
時刻ｔ６１からｔ６２まではアドレス "３７０" のワー
ド線Ｗ２４８のリフレッシュが実行される。
がると、ＣＸ３７＿Ｒが "０" に、ＣＸ３０＿Ｒが "
１" になるとともに、ＣＸ６０＿Ｒが "０" に、ＣＸ６
１＿Ｒが "１" になる。したがって、時刻ｔ１５からｔ
１６まではアドレス "１００"のワード線Ｗ６４のリフ
レッシュが実行される。以下同様にしてアドレスが進
み、正規のワード線が８本おきにリフレッシュされる。
時刻ｔ６１からｔ６２まではアドレス "３７０" のワー
ド線Ｗ２４８のリフレッシュが実行される。
【００５９】時刻ｔ６２において、信号／ＲＦが立ち上
がると、ＣＸ３０＿Ｒ〜ＣＸ３７＿Ｒ、およびＣＸ６０
＿Ｒ〜ＣＸ６３＿Ｒがすべて "０" になるとともに、冗
長イネーブル信号ＲＥ＿Ｒが "１" になる。これによ
り、時刻ｔ６３からｔ６４までは冗長ワード線ＲＷ０の
リフレッシュが実行される。
がると、ＣＸ３０＿Ｒ〜ＣＸ３７＿Ｒ、およびＣＸ６０
＿Ｒ〜ＣＸ６３＿Ｒがすべて "０" になるとともに、冗
長イネーブル信号ＲＥ＿Ｒが "１" になる。これによ
り、時刻ｔ６３からｔ６４までは冗長ワード線ＲＷ０の
リフレッシュが実行される。
【００６０】時刻ｔ６４において、／ＲＦが立ち上がる
と、信号ＲＥ＿Ｒが "０" になるとともに、ＣＸ３０＿
Ｒ、ＣＸ６０＿Ｒが "１" に、ＣＸ００＿Ｒが "０"
に、ＣＸ０１＿Ｒが "１" になる。したがって、時刻ｔ
６５からｔ６６まではアドレス"００１" のワード線Ｗ
１のリフレッシュが実行され、再び上と同様に８本おき
に正規のワード線がリフレッシュされる。以上をまとめ
ると図１９の関係図のようになる。本実施例に用いる冗
長判定回路ＲＪ２は前記図１３に示した回路と同じでよ
いので、説明は省略する。
と、信号ＲＥ＿Ｒが "０" になるとともに、ＣＸ３０＿
Ｒ、ＣＸ６０＿Ｒが "１" に、ＣＸ００＿Ｒが "０"
に、ＣＸ０１＿Ｒが "１" になる。したがって、時刻ｔ
６５からｔ６６まではアドレス"００１" のワード線Ｗ
１のリフレッシュが実行され、再び上と同様に８本おき
に正規のワード線がリフレッシュされる。以上をまとめ
ると図１９の関係図のようになる。本実施例に用いる冗
長判定回路ＲＪ２は前記図１３に示した回路と同じでよ
いので、説明は省略する。
【００６１】図２０には、本発明に係る読み出し／書き
込み動作用プリデコーダＰＤ＿Ｎの更に他の一実施例の
回路図が示されている。この実施例でもｋ＝７の場合で
ある。この回路は３組のプリデコーダＰＤ１＿Ｎ、ＰＤ
２＿Ｎ、ＰＤ３＿Ｎから成るが、そのうちのプリデコー
ダＰＤ２＿ＮおよびＰＤ３＿Ｎは前記図１４の実施例と
同一であるので記載を省略している。
込み動作用プリデコーダＰＤ＿Ｎの更に他の一実施例の
回路図が示されている。この実施例でもｋ＝７の場合で
ある。この回路は３組のプリデコーダＰＤ１＿Ｎ、ＰＤ
２＿Ｎ、ＰＤ３＿Ｎから成るが、そのうちのプリデコー
ダＰＤ２＿ＮおよびＰＤ３＿Ｎは前記図１４の実施例と
同一であるので記載を省略している。
【００６２】プリデコーダＰＤ１＿Ｎの動作を次に説明
する。前記のようなアドレス比較回路ＣＭＰの比較結果
がいずれも「不一致」のときは、信号ＲＥ＿Ｎが "０"
、信号ＨＩＴ０、ＨＩＴ１が "０" であるから、前記
図１０の場合と同様に、アドレスの下位３ビットがプリ
デコードされてプリデコード信号ＡＸ００＿Ｎ〜ＡＸ０
７＿Ｎが生成される。アドレス比較回路ＣＭＰの比較結
果が「一致」の場合は、信号ＲＥ＿Ｎが "１" 、信号Ｈ
ＩＴ０、ＨＩＴ１の一方が "１" になる。
する。前記のようなアドレス比較回路ＣＭＰの比較結果
がいずれも「不一致」のときは、信号ＲＥ＿Ｎが "０"
、信号ＨＩＴ０、ＨＩＴ１が "０" であるから、前記
図１０の場合と同様に、アドレスの下位３ビットがプリ
デコードされてプリデコード信号ＡＸ００＿Ｎ〜ＡＸ０
７＿Ｎが生成される。アドレス比較回路ＣＭＰの比較結
果が「一致」の場合は、信号ＲＥ＿Ｎが "１" 、信号Ｈ
ＩＴ０、ＨＩＴ１の一方が "１" になる。
【００６３】上記信号ＨＩＴ０が "１" のときは、アド
レス入力信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０，
１）によって、ＡＸ００＿Ｎ〜ＡＸ０３Ｎのいずれか１
つが "１" に、他は "０" になる。たとえば、アドレス
信号ＢＸ０Ｂ＿Ｎ、ＢＸ１Ｂ＿Ｎが "１" のときはＡＸ
００＿Ｎが "１" になる。上記信号ＨＩＴ１が "１" の
のときはアドレス入力信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ
（ｉ＝０，１）によって、ＡＸ０４＿Ｎ〜ＡＸ０７＿Ｎ
のいずれか１つが "１" に、他は "０" になる。たとえ
ば、アドレス信号ＢＸ０Ｂ＿Ｎ、ＢＸ１Ｂ＿Ｎが "１"
のときはＡＸ０４＿Ｎが "１" になる。いずれの場合も
アドレス入力信号ＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎは無視さ
れる。
レス入力信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０，
１）によって、ＡＸ００＿Ｎ〜ＡＸ０３Ｎのいずれか１
つが "１" に、他は "０" になる。たとえば、アドレス
信号ＢＸ０Ｂ＿Ｎ、ＢＸ１Ｂ＿Ｎが "１" のときはＡＸ
００＿Ｎが "１" になる。上記信号ＨＩＴ１が "１" の
のときはアドレス入力信号ＢＸｉＴ＿Ｎ，ＢＸｉＢ＿Ｎ
（ｉ＝０，１）によって、ＡＸ０４＿Ｎ〜ＡＸ０７＿Ｎ
のいずれか１つが "１" に、他は "０" になる。たとえ
ば、アドレス信号ＢＸ０Ｂ＿Ｎ、ＢＸ１Ｂ＿Ｎが "１"
のときはＡＸ０４＿Ｎが "１" になる。いずれの場合も
アドレス入力信号ＢＸ２Ｔ＿Ｎ，ＢＸ２Ｂ＿Ｎは無視さ
れる。
【００６４】本実施例も、前記図１２の実施例２と同
様、冗長ワード線活性化信号が１本だけであり配線本数
が少ないという利点がある。８本の冗長ワード線のう
ち、どれを活性化すべきかの識別には、プリデコード信
号ＡＸ００〜ＡＸ０７を流用している。
様、冗長ワード線活性化信号が１本だけであり配線本数
が少ないという利点がある。８本の冗長ワード線のう
ち、どれを活性化すべきかの識別には、プリデコード信
号ＡＸ００〜ＡＸ０７を流用している。
【００６５】図２１には、本発明に係るＤＲＡＭの更に
他の一実施例の概略ブロック図が示されている。同図に
おいて、前記図１、図１２等の実施例と同一の符号は、
同一または相当部分を示す。この実施例では、セレクタ
ＳＥＬ４をプリデコーダの前段に挿入していることであ
る。すなわち、セレクタＳＥＬ４はプリデコード前のア
ドレス信号ＢＸｉ＿Ｎ、ＢＸｉ＿Ｒを選択する。一般に
プリデコード前の信号の方がプリデコード後の信号より
も本数が少ないから、セレクタの回路規模を小さくでき
る。
他の一実施例の概略ブロック図が示されている。同図に
おいて、前記図１、図１２等の実施例と同一の符号は、
同一または相当部分を示す。この実施例では、セレクタ
ＳＥＬ４をプリデコーダの前段に挿入していることであ
る。すなわち、セレクタＳＥＬ４はプリデコード前のア
ドレス信号ＢＸｉ＿Ｎ、ＢＸｉ＿Ｒを選択する。一般に
プリデコード前の信号の方がプリデコード後の信号より
も本数が少ないから、セレクタの回路規模を小さくでき
る。
【００６６】上記セレクタによって選択されたアドレス
信号ＢＸｉは、冗長判定回路ＲＪ４に送られる。ただ
し、冗長判定回路ＲＪ４は、リフレッシュモードのとき
（信号Ｒｍｏｄｅが "１" のとき）は判定動作を行わな
い。これにより、リフレッシュ動作を冗長判定回路の動
作時間分だけ高速化でき、さらに冗長判定回路分の消費
電力を低減することができる。
信号ＢＸｉは、冗長判定回路ＲＪ４に送られる。ただ
し、冗長判定回路ＲＪ４は、リフレッシュモードのとき
（信号Ｒｍｏｄｅが "１" のとき）は判定動作を行わな
い。これにより、リフレッシュ動作を冗長判定回路の動
作時間分だけ高速化でき、さらに冗長判定回路分の消費
電力を低減することができる。
【００６７】図２２には、前記図２１の冗長判定回路Ｒ
Ｊ４の一実施例の回路図が示されている。前記図９の実
施例回路との第１の相違点は、アドレス信号ＢＸｉＴ＿
Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０〜ｋ）の入力部にリフレッシ
ュモード信号Ｒｍｏｄｅとのオア（ＯＲ）をとるための
ゲートが設けられていることである。リフレッシュモー
ドのときは信号Ｒｍｏｄｅが "１" であるから、アドレ
ス比較回路ＣＭＰの入力は "１" に固定され、アドレス
比較回路ＣＭＰは動作しない。これにより、リフレッシ
ュ時はアドレス比較回路ＣＭＰに要する消費電力が不要
になる。
Ｊ４の一実施例の回路図が示されている。前記図９の実
施例回路との第１の相違点は、アドレス信号ＢＸｉＴ＿
Ｎ，ＢＸｉＢ＿Ｎ（ｉ＝０〜ｋ）の入力部にリフレッシ
ュモード信号Ｒｍｏｄｅとのオア（ＯＲ）をとるための
ゲートが設けられていることである。リフレッシュモー
ドのときは信号Ｒｍｏｄｅが "１" であるから、アドレ
ス比較回路ＣＭＰの入力は "１" に固定され、アドレス
比較回路ＣＭＰは動作しない。これにより、リフレッシ
ュ時はアドレス比較回路ＣＭＰに要する消費電力が不要
になる。
【００６８】前記図９の実施例回路との第２の相違点
は、信号ＸＤＥの発生方法にある。読み出し／書き込み
時には信号ＸＥ＿Ｒが "０" であるから、信号ＸＤＥの
発生は図９の実施例回路の場合と同じである。すなわ
ち、アドレス比較回路ＣＭＰの比較結果がいずれも「不
一致」のとき、信号ＸＥ＿Ｎが "０" から "１" になる
タイミングで "１" になる。
は、信号ＸＤＥの発生方法にある。読み出し／書き込み
時には信号ＸＥ＿Ｒが "０" であるから、信号ＸＤＥの
発生は図９の実施例回路の場合と同じである。すなわ
ち、アドレス比較回路ＣＭＰの比較結果がいずれも「不
一致」のとき、信号ＸＥ＿Ｎが "０" から "１" になる
タイミングで "１" になる。
【００６９】リフレッシュ時には、信号ＸＥ＿Ｎは "
０" で、信号ＸＥ＿Ｒが所定のタイミングで "０" から
"１" になる。このタイミングは前述の信号ＸＥ＿Ｎよ
りも早い。リフレッシュ時は冗長判定を行わないので、
その判定に費やされる時間分だけ選択すべきワード線が
早く決定できるからである。信号ＲＥ＿Ｒが "０" のと
きは、信号ＸＥ＿Ｒが "１" になるタイミングでＸＤＥ
が "１" になる。これにより、正規のワード線のうちの
１本が活性化される。信号ＲＥ＿Ｒが "１" のときは、
信号ＸＤＥは "０" のままである。したがって、正規の
ワード線は活性化されない。
０" で、信号ＸＥ＿Ｒが所定のタイミングで "０" から
"１" になる。このタイミングは前述の信号ＸＥ＿Ｎよ
りも早い。リフレッシュ時は冗長判定を行わないので、
その判定に費やされる時間分だけ選択すべきワード線が
早く決定できるからである。信号ＲＥ＿Ｒが "０" のと
きは、信号ＸＥ＿Ｒが "１" になるタイミングでＸＤＥ
が "１" になる。これにより、正規のワード線のうちの
１本が活性化される。信号ＲＥ＿Ｒが "１" のときは、
信号ＸＤＥは "０" のままである。したがって、正規の
ワード線は活性化されない。
【００７０】本実施例ではリフレッシュ時にアドレス比
較回路ＣＭＰを動作しないようにするのに、入力信号を
固定するという方法をとっているが、他の方法も可能で
ある。たとえば、アドレス比較回路ＣＭＰの電源をオフ
するという方法でもよい。
較回路ＣＭＰを動作しないようにするのに、入力信号を
固定するという方法をとっているが、他の方法も可能で
ある。たとえば、アドレス比較回路ＣＭＰの電源をオフ
するという方法でもよい。
【００７１】図２３には、本発明に係るＤＲＡＭの更に
他の一実施例の概略ブロック図が示されている。同図に
おいて前記図１、図１２等の実施例と同一の符号は、同
一または相当部分を示す。本方式の特徴は、リフレッシ
ュ時にワード線を選択するのにシフトレジスタＳＲを用
いていることである。シフトレジスタＳＲは、正規のワ
ード線活性化信号ＲＷ０〜ＲＷｎおよび冗長ワード線活
性化信号ＲＷ０，ＲＷ１を直接出力する。
他の一実施例の概略ブロック図が示されている。同図に
おいて前記図１、図１２等の実施例と同一の符号は、同
一または相当部分を示す。本方式の特徴は、リフレッシ
ュ時にワード線を選択するのにシフトレジスタＳＲを用
いていることである。シフトレジスタＳＲは、正規のワ
ード線活性化信号ＲＷ０〜ＲＷｎおよび冗長ワード線活
性化信号ＲＷ０，ＲＷ１を直接出力する。
【００７２】リフレッシュ時は正規ワード線活性化信号
Ｗ０〜Ｗｎ及び冗長ワード線活性化信号ＲＷ０，ＲＷ１
のうち１つだけが "１" になる。リフレッシュ信号／Ｒ
ＦはシフトレジスタＳＲをシフトするのに用いられる。
信号／ＲＦが立ち上るごとに、正規ワード線活性化信号
Ｗ０〜Ｗｎ、冗長ワード線活性化信号ＲＷ０，ＲＷ１が
順に "１" になり、正規のワード線Ｗ０〜Ｗｎと冗長ワ
ード線ＲＷ０，ＲＷ１が順にリフレッシュされる。
Ｗ０〜Ｗｎ及び冗長ワード線活性化信号ＲＷ０，ＲＷ１
のうち１つだけが "１" になる。リフレッシュ信号／Ｒ
ＦはシフトレジスタＳＲをシフトするのに用いられる。
信号／ＲＦが立ち上るごとに、正規ワード線活性化信号
Ｗ０〜Ｗｎ、冗長ワード線活性化信号ＲＷ０，ＲＷ１が
順に "１" になり、正規のワード線Ｗ０〜Ｗｎと冗長ワ
ード線ＲＷ０，ＲＷ１が順にリフレッシュされる。
【００７３】本実施例においても、リフレッシュ時には
冗長判定は行われない。これにより、リフレッシュ動作
を冗長判定回路の動作時間分だけ高速化でき、さらに冗
長判定回路分の消費電力を低減することができる。ま
た、シフトレジスタＳＲが冗長ワード線活性化信号を出
力するので、冗長判定を行わなくても、冗長ワード線に
接続されたメモリセルも、正規のワード線に接続された
メモリセルと同様にリフレッシュすることができる。
冗長判定は行われない。これにより、リフレッシュ動作
を冗長判定回路の動作時間分だけ高速化でき、さらに冗
長判定回路分の消費電力を低減することができる。ま
た、シフトレジスタＳＲが冗長ワード線活性化信号を出
力するので、冗長判定を行わなくても、冗長ワード線に
接続されたメモリセルも、正規のワード線に接続された
メモリセルと同様にリフレッシュすることができる。
【００７４】図２４には、本発明に係るＤＲＡＭの更に
他の一実施例の概略ブロック図が示されている。この実
施例のＤＲＡＭは、ＳＲＡＭインタフェースを有するＤ
ＲＡＭ、いわゆる擬似ＳＲＡＭに向けられている。ＲＣ
は、本発明によるロウ（ワード線）選択制御回路であ
り、その中には冗長判定回路、プリデコーダ、リフレッ
シュアドレスカウンタ、セレクタなどが含まれる。
他の一実施例の概略ブロック図が示されている。この実
施例のＤＲＡＭは、ＳＲＡＭインタフェースを有するＤ
ＲＡＭ、いわゆる擬似ＳＲＡＭに向けられている。ＲＣ
は、本発明によるロウ（ワード線）選択制御回路であ
り、その中には冗長判定回路、プリデコーダ、リフレッ
シュアドレスカウンタ、セレクタなどが含まれる。
【００７５】ＡＢはアドレス入力回路であり、外部アド
レス信号Ａｉを受け取り、内部ロウアドレス信号ＢＸｉ
＿Ｎおよび内部カラムアドレス信号ＢＹｉを生成する。
ＡＴＤはアドレス遷移検知回路であり、内部アドレス信
号が変化したことを検出してアクセス要求信号ＮＲＱを
出力する。ＲＴはリフレッシュタイマであり、定期的に
（たとえば数μｓごと）リフレッシュ要求信号ＲＲＱを
出力する。
レス信号Ａｉを受け取り、内部ロウアドレス信号ＢＸｉ
＿Ｎおよび内部カラムアドレス信号ＢＹｉを生成する。
ＡＴＤはアドレス遷移検知回路であり、内部アドレス信
号が変化したことを検出してアクセス要求信号ＮＲＱを
出力する。ＲＴはリフレッシュタイマであり、定期的に
（たとえば数μｓごと）リフレッシュ要求信号ＲＲＱを
出力する。
【００７６】ＭＣは主制御回路であり、信号ＮＲＱ、Ｒ
ＲＱ、チップセレクト信号／ＣＳ、書き込みイネーブル
信号／ＷＥ、出力イネーブル信号／ＯＥなどの信号（コ
マンド）を受けて、読み出し／書き込みとリフレッシュ
の実行順序を調停する。上記主制御回路ＭＣはリフレッ
シュモード信号Ｒｍｏｄｅ、リフレッシュ信号／ＲＦ、
タイミング信号ＸＥ＿Ｎ、ＸＥ＿Ｒを出力する。これら
の信号は前述のように、ロウ選択制御回路ＲＣ内で用い
られる。
ＲＱ、チップセレクト信号／ＣＳ、書き込みイネーブル
信号／ＷＥ、出力イネーブル信号／ＯＥなどの信号（コ
マンド）を受けて、読み出し／書き込みとリフレッシュ
の実行順序を調停する。上記主制御回路ＭＣはリフレッ
シュモード信号Ｒｍｏｄｅ、リフレッシュ信号／ＲＦ、
タイミング信号ＸＥ＿Ｎ、ＸＥ＿Ｒを出力する。これら
の信号は前述のように、ロウ選択制御回路ＲＣ内で用い
られる。
【００７７】ＸＤはロウデコーダ、ＲＸＤは冗長ワード
線デコーダである。ＭＡはメモリアレーであり、ワード
線Ｗ０〜Ｗｎおよび冗長ワード線ＲＷ０，ＲＷ１とビッ
ト線Ｂ０〜Ｂｍとの交点に周知の１トランジスタ型ダイ
ナミックメモリセル（記憶キャパシタとアドレス選択Ｍ
ＯＳＦＥＴ）が配置されている。なお、この図では省略
してあるが、必要に応じて冗長ビット線を設けてもよ
い。
線デコーダである。ＭＡはメモリアレーであり、ワード
線Ｗ０〜Ｗｎおよび冗長ワード線ＲＷ０，ＲＷ１とビッ
ト線Ｂ０〜Ｂｍとの交点に周知の１トランジスタ型ダイ
ナミックメモリセル（記憶キャパシタとアドレス選択Ｍ
ＯＳＦＥＴ）が配置されている。なお、この図では省略
してあるが、必要に応じて冗長ビット線を設けてもよ
い。
【００７８】ＳＡはビット線上に読み出された信号を増
幅するセンスアンプ、ＹＤはカラムアドレス信号ＢＹｉ
を受けて１本のビット線を選択するカラムデコーダ、Ｍ
ＵＸは選択されたビット線を入出力データ線Ｉ／Ｏに接
続するためのマルチプレクサ、ＭＡはメインアンプ、Ｄ
ｏｕｔはデータ出力バッファ、Ｄｉｎはデータ入力バッ
ファ、ＷＢは書き込みバッファ、ＤＱはデータ入出力端
子である。なお、Ｉ／Ｏ、ＭＡ、Ｄｏｕｔ、Ｄｉｎ、Ｗ
Ｂ、ＤＱは図では１個しか記載されていないが、もちろ
ん複数個（たとえば４〜１６個）あってもよい。
幅するセンスアンプ、ＹＤはカラムアドレス信号ＢＹｉ
を受けて１本のビット線を選択するカラムデコーダ、Ｍ
ＵＸは選択されたビット線を入出力データ線Ｉ／Ｏに接
続するためのマルチプレクサ、ＭＡはメインアンプ、Ｄ
ｏｕｔはデータ出力バッファ、Ｄｉｎはデータ入力バッ
ファ、ＷＢは書き込みバッファ、ＤＱはデータ入出力端
子である。なお、Ｉ／Ｏ、ＭＡ、Ｄｏｕｔ、Ｄｉｎ、Ｗ
Ｂ、ＤＱは図では１個しか記載されていないが、もちろ
ん複数個（たとえば４〜１６個）あってもよい。
【００７９】信号ＮＲＱがＲＲＱよりも先に出力された
場合は、読み出しまたは書き込みが先に実行され、終了
後にリフレッシュが実行される。読み出しの場合は、カ
ラムデコーダによって選択されたビット線上のデータが
マルチプレクサＭＵＸを通してＩ／Ｏ上に読み出され、
メインアンプＭＡ、データ出力バッファＤｏｕｔを通し
てデータ入出力端子ＤＱに出力される。書き込み時に
は、データ入出力端子ＤＱから入力されたデータがデー
タ入力バッファＤｉｎ、書き込みバッファＷＢ、Ｉ／
Ｏ、マルチプレクサＭＵＸ、さらに選択されたビット線
を通してメモリセルに書きこまれる。
場合は、読み出しまたは書き込みが先に実行され、終了
後にリフレッシュが実行される。読み出しの場合は、カ
ラムデコーダによって選択されたビット線上のデータが
マルチプレクサＭＵＸを通してＩ／Ｏ上に読み出され、
メインアンプＭＡ、データ出力バッファＤｏｕｔを通し
てデータ入出力端子ＤＱに出力される。書き込み時に
は、データ入出力端子ＤＱから入力されたデータがデー
タ入力バッファＤｉｎ、書き込みバッファＷＢ、Ｉ／
Ｏ、マルチプレクサＭＵＸ、さらに選択されたビット線
を通してメモリセルに書きこまれる。
【００８０】逆に、信号ＲＲＱがＮＲＱよりも先に出力
された場合は、リフレッシュが先に実行され、終了後に
読み出しまたは書き込みが実行される。リフレッシュ時
にはセンスアンプは動作するが、カラムデコーダやデー
タ入出力関係の回路は動作しない。以上のような動作に
より、外部からリフレッシュ動作を隠蔽することができ
る。
された場合は、リフレッシュが先に実行され、終了後に
読み出しまたは書き込みが実行される。リフレッシュ時
にはセンスアンプは動作するが、カラムデコーダやデー
タ入出力関係の回路は動作しない。以上のような動作に
より、外部からリフレッシュ動作を隠蔽することができ
る。
【００８１】図２５には、本発明に係るＤＲＡＭの更に
他の一実施例の簡略ブロック図が示されている。この実
施例のＤＲＡＭは、前記図２４と同様な擬似ＳＲＡＭに
向けられている。メモリ回路ＭＡＣＬＬは、複数のビッ
ト線と複数のワード線に対応して設けられ、周期的に記
憶情報の保持のためのリフレッシュ動作を必要とする複
数のメモリセルを含む。このメモリセルは、例えば情報
記憶用キャパシタとアドレス選択ＭＯＳＦＥＴから構成
される。アドレス選択用ＭＯＳＦＥＴのゲートは上記ワ
ード線に接続され、ソース，ドレイン経路の一方は上記
ビット線に接続され、ソース，ドレイン経路の他方は上
記記憶用キャパシタの記憶ノードに接続される。
他の一実施例の簡略ブロック図が示されている。この実
施例のＤＲＡＭは、前記図２４と同様な擬似ＳＲＡＭに
向けられている。メモリ回路ＭＡＣＬＬは、複数のビッ
ト線と複数のワード線に対応して設けられ、周期的に記
憶情報の保持のためのリフレッシュ動作を必要とする複
数のメモリセルを含む。このメモリセルは、例えば情報
記憶用キャパシタとアドレス選択ＭＯＳＦＥＴから構成
される。アドレス選択用ＭＯＳＦＥＴのゲートは上記ワ
ード線に接続され、ソース，ドレイン経路の一方は上記
ビット線に接続され、ソース，ドレイン経路の他方は上
記記憶用キャパシタの記憶ノードに接続される。
【００８２】上記ビット線は対とされて、差動ラッチ回
路からなるセンスアンプの入出力ノードに結合される。
ワード線の選択動作によりビット線対の一方にメモリセ
ルが接続され、他方のビット線にはメモリセルが接続さ
れない。センスアンプは、上記メモリセルが接続されな
いビット線のプリチャージ電圧を参照電圧とし、メモリ
セルが接続されたビット線に読み出された読み出し信号
との微小電位差をハイレベルとロウレベルに増幅して、
ワード線の選択動作によって失われかかった記憶キャパ
シタの電荷の状態をもとの記憶状態に戻すという再書き
込み（又はリフレッシュ動作）を実施する。このような
構成は、周知のダイナミック型ＲＡＭのそれと同一のも
のを用いることができる。
路からなるセンスアンプの入出力ノードに結合される。
ワード線の選択動作によりビット線対の一方にメモリセ
ルが接続され、他方のビット線にはメモリセルが接続さ
れない。センスアンプは、上記メモリセルが接続されな
いビット線のプリチャージ電圧を参照電圧とし、メモリ
セルが接続されたビット線に読み出された読み出し信号
との微小電位差をハイレベルとロウレベルに増幅して、
ワード線の選択動作によって失われかかった記憶キャパ
シタの電荷の状態をもとの記憶状態に戻すという再書き
込み（又はリフレッシュ動作）を実施する。このような
構成は、周知のダイナミック型ＲＡＭのそれと同一のも
のを用いることができる。
【００８３】上記メモリ回路ＭＡＣＬＬのワード線及び
ビット線選択のために、ローアドレス遷移検出回路ＡＴ
ＤＲとカラムアドレス遷移検出回路ＡＴＤＣとが設けら
れる。ローアドレス遷移検出回路には、ロー系アドレス
信号ＡＤＲが供給され、カラムアドレス遷移検出回路に
は、カラム系アドレス信号ＡＤＣが供給される。データ
信号ＤＴは、メモリ回路ＭＡＣＬＬに入力される書き込
みデータと、メモリ回路ＭＡＣＬＬから出力される読み
出しデータである。信号ＣＴは、書き込み／読み出し制
御動作や、チップ選択信号等の制御信号である。
ビット線選択のために、ローアドレス遷移検出回路ＡＴ
ＤＲとカラムアドレス遷移検出回路ＡＴＤＣとが設けら
れる。ローアドレス遷移検出回路には、ロー系アドレス
信号ＡＤＲが供給され、カラムアドレス遷移検出回路に
は、カラム系アドレス信号ＡＤＣが供給される。データ
信号ＤＴは、メモリ回路ＭＡＣＬＬに入力される書き込
みデータと、メモリ回路ＭＡＣＬＬから出力される読み
出しデータである。信号ＣＴは、書き込み／読み出し制
御動作や、チップ選択信号等の制御信号である。
【００８４】上記ローアドレス遷移検出回路ＡＴＤＲの
出力信号はロー系コントロール回路ＣＴＬＲに入力さ
れ、ロー系パスのタイミングおよびカラム系始動タイミ
ングを生成する。上記カラムアドレス遷移検出回路ＡＴ
ＤＣの出力信号はカラム系コントロール回路ＣＴＬＣに
入力され、カラム系パスのタイミングを生成する。上記
コントロール回路ＣＴＬＲ、ＣＴＬＣで生成されたタイ
ミングによりメモリ回路ＭＣＡＬＬへのアクセスが実施
される。これにより、カラムアドレス信号ＡＤＣのみが
遷移した場合、カラム系の独立制御が可能となり、それ
以前のロー系アドレス選択動作によって選択されたワー
ド線に対してページモードでの入出力ができる。
出力信号はロー系コントロール回路ＣＴＬＲに入力さ
れ、ロー系パスのタイミングおよびカラム系始動タイミ
ングを生成する。上記カラムアドレス遷移検出回路ＡＴ
ＤＣの出力信号はカラム系コントロール回路ＣＴＬＣに
入力され、カラム系パスのタイミングを生成する。上記
コントロール回路ＣＴＬＲ、ＣＴＬＣで生成されたタイ
ミングによりメモリ回路ＭＣＡＬＬへのアクセスが実施
される。これにより、カラムアドレス信号ＡＤＣのみが
遷移した場合、カラム系の独立制御が可能となり、それ
以前のロー系アドレス選択動作によって選択されたワー
ド線に対してページモードでの入出力ができる。
【００８５】上記のようなダイナミック型メモリセル
は、記憶キャパシタに保持された情報電荷が時間の経過
とともに失われしまう。そこで、ダイナミック型メモリ
セルでは、かかる情報電荷が失われる前に読み出し動作
を行ない、もとの電荷の状態に戻すというリフレッシュ
動作を必要とする。リフレッシュタイマーＲＥＦＴＩＭ
は、上記メモリセルの情報保持能力に対応した一定時間
信号を形成する。このリフレッシュタイマーＲＥＦＴＩ
Ｍの出力信号は、上記ロー系コントロール回路ＣＴＬＲ
に入力され、リフレッシュアドレスカウンタＡＣＮＴで
指定されたアドレスのリフレッシュを実行する。また、
上記リフレッシュアドレスカウンタＡＣＮＴのカウント
アップも実施する。
は、記憶キャパシタに保持された情報電荷が時間の経過
とともに失われしまう。そこで、ダイナミック型メモリ
セルでは、かかる情報電荷が失われる前に読み出し動作
を行ない、もとの電荷の状態に戻すというリフレッシュ
動作を必要とする。リフレッシュタイマーＲＥＦＴＩＭ
は、上記メモリセルの情報保持能力に対応した一定時間
信号を形成する。このリフレッシュタイマーＲＥＦＴＩ
Ｍの出力信号は、上記ロー系コントロール回路ＣＴＬＲ
に入力され、リフレッシュアドレスカウンタＡＣＮＴで
指定されたアドレスのリフレッシュを実行する。また、
上記リフレッシュアドレスカウンタＡＣＮＴのカウント
アップも実施する。
【００８６】上記ロー系コントロール回路ＣＴＬＲは、
外部のローアドレス信号ＡＤＲの遷移、つまり、ローア
ドレス遷移検出回路ＡＴＤＲの出力信号と内部のリフレ
ッシュタイマーＲＥＦＴＩＭの出力信号のうち早いほう
を検出して、通常のメモリアクセスかリフレッシュ動作
のどちらかを実行させ、実行後は未実行動作を実行させ
る制御をしている。これにより、内部リフレッシュ動作
と外部からのアクセスがぶつかり合っても不具合を生じ
ないため、外部からのリフレッシュ要求を不要にでき
る。
外部のローアドレス信号ＡＤＲの遷移、つまり、ローア
ドレス遷移検出回路ＡＴＤＲの出力信号と内部のリフレ
ッシュタイマーＲＥＦＴＩＭの出力信号のうち早いほう
を検出して、通常のメモリアクセスかリフレッシュ動作
のどちらかを実行させ、実行後は未実行動作を実行させ
る制御をしている。これにより、内部リフレッシュ動作
と外部からのアクセスがぶつかり合っても不具合を生じ
ないため、外部からのリフレッシュ要求を不要にでき
る。
【００８７】図２６には、上記図２５の実施例の動作の
一例を説明するための簡略タイミングチャート図が示さ
れている。同図においては、アドレス信号ＡＲの遷移よ
りも内部リフレッシュ要求が早く検出された場合の例が
示されている。リフレッシュ動作後、つまりリフレッシ
ュ動作（Ｒefresh) よるワード線ＷＬの選択及びセンス
アンプの動作によってビット線対ＢＬ，ＢＬＢがメモリ
セルの記憶情報に従ってハイレベルとロウレベルに変化
し、前記のようなリフレッシュ動作が実施された後に、
ワード線ＷＬがいったんロウレベルの非選択状態とな
り、ビット線ＢＬ，ＢＬＢがリセット（プリチャージ）
される。そして、アドレス信号ＡＲ（０）に対応したワ
ード線ＷＬの選択動作（Ｒead)が行われてアドレス信号
ＡＣ（０）に対応してカラム選択信号ＹＳ（ＡＣ
（０））が形成される。
一例を説明するための簡略タイミングチャート図が示さ
れている。同図においては、アドレス信号ＡＲの遷移よ
りも内部リフレッシュ要求が早く検出された場合の例が
示されている。リフレッシュ動作後、つまりリフレッシ
ュ動作（Ｒefresh) よるワード線ＷＬの選択及びセンス
アンプの動作によってビット線対ＢＬ，ＢＬＢがメモリ
セルの記憶情報に従ってハイレベルとロウレベルに変化
し、前記のようなリフレッシュ動作が実施された後に、
ワード線ＷＬがいったんロウレベルの非選択状態とな
り、ビット線ＢＬ，ＢＬＢがリセット（プリチャージ）
される。そして、アドレス信号ＡＲ（０）に対応したワ
ード線ＷＬの選択動作（Ｒead)が行われてアドレス信号
ＡＣ（０）に対応してカラム選択信号ＹＳ（ＡＣ
（０））が形成される。
【００８８】このようなリフレッシュ動作とリード動作
開始とが１サイクル（ｔＲＣ）内に実行される。この結
果、外部からは内部リフレッシュ動作が見えない。よっ
て、外部からのリフレッシュ要求は不要となり、上記の
ようなダイナミック型メモリセルにより構成されたメモ
リ回路ＭＡＣＬＬを用いつつ、ＳＲＡＭインターフェイ
ス互換を実現できる。
開始とが１サイクル（ｔＲＣ）内に実行される。この結
果、外部からは内部リフレッシュ動作が見えない。よっ
て、外部からのリフレッシュ要求は不要となり、上記の
ようなダイナミック型メモリセルにより構成されたメモ
リ回路ＭＡＣＬＬを用いつつ、ＳＲＡＭインターフェイ
ス互換を実現できる。
【００８９】上記１サイクル（ｔＲＣ）後に上記カラム
アドレス信号ＡＣ（０）に対応したカラム選択信号ＹＳ
（ＡＣ（０）による読み出し信号Ｄｏｕｔ（０）が出力
され、カラムアドレス信号（ＡＣ）のみが変化した場合
（ＡＣ（０）→ＡＣ（１））、ワード線ＷＬは活性化
（選択状態）されたまま、ページアドレスに対応したカ
ラム選択信号ＹＳ（ＡＣ（１））が形成され、データＤ
ｏｕｔ（０１）が読み出される。その後、再びカラムア
ドレス信号ＡＣのみが変化した場合（ＡＣ（１）→ＡＣ
（２））は、同様に、カラム選択信号ＹＳ（ＡＣ
（２））が形成されＤｏｕｔ（０２）が読み出される。
アドレス信号ＡＣ（０）に対応したカラム選択信号ＹＳ
（ＡＣ（０）による読み出し信号Ｄｏｕｔ（０）が出力
され、カラムアドレス信号（ＡＣ）のみが変化した場合
（ＡＣ（０）→ＡＣ（１））、ワード線ＷＬは活性化
（選択状態）されたまま、ページアドレスに対応したカ
ラム選択信号ＹＳ（ＡＣ（１））が形成され、データＤ
ｏｕｔ（０１）が読み出される。その後、再びカラムア
ドレス信号ＡＣのみが変化した場合（ＡＣ（１）→ＡＣ
（２））は、同様に、カラム選択信号ＹＳ（ＡＣ
（２））が形成されＤｏｕｔ（０２）が読み出される。
【００９０】続いて、ローアドレス信号ＡＲが変化した
場合（ＡＲ（０）→ＡＲ（１））は、ローアドレス信号
ＡＲ（０）に対応したワード線ＷＬは非活性となり、ロ
ーアドレス信号ＡＲ（１）に対応したワード線ＷＬが活
性化される。このように、カラムアドレス信号ＡＣのみ
が変化している期間は、カラム選択信号ＹＳへのアクセ
スとカラム選択信号ＹＳからの読み出し時間でサイクル
が決まるため、ワード線の選択動作やセンスアンプの増
幅動作を含む上記１サイクルｔＲＣよりも高速に読み出
しが可能となる。
場合（ＡＲ（０）→ＡＲ（１））は、ローアドレス信号
ＡＲ（０）に対応したワード線ＷＬは非活性となり、ロ
ーアドレス信号ＡＲ（１）に対応したワード線ＷＬが活
性化される。このように、カラムアドレス信号ＡＣのみ
が変化している期間は、カラム選択信号ＹＳへのアクセ
スとカラム選択信号ＹＳからの読み出し時間でサイクル
が決まるため、ワード線の選択動作やセンスアンプの増
幅動作を含む上記１サイクルｔＲＣよりも高速に読み出
しが可能となる。
【００９１】リフレッシュ要求がアドレス遷移検出回路
ＡＴＤＲの出力信号よりも遅れた場合は、当該サイクル
（ページモード期間含む）の終了後、ワード線ＷＬが非
活性になった後に、リフレッシュアドレスによるワード
線ＷＬの選択が行われてリフレッシュが実行される。こ
の場合、リフレッシュ動作が次サイクルにかかるが、１
サイクルｔＲＣ内にリフレッシュとリード動作を実行で
きるので問題は無い。また、ライト動作のときでも上記
リード動作と同様に時間的に振り分けられて内部でリフ
レッシュ動作を実施することができる。
ＡＴＤＲの出力信号よりも遅れた場合は、当該サイクル
（ページモード期間含む）の終了後、ワード線ＷＬが非
活性になった後に、リフレッシュアドレスによるワード
線ＷＬの選択が行われてリフレッシュが実行される。こ
の場合、リフレッシュ動作が次サイクルにかかるが、１
サイクルｔＲＣ内にリフレッシュとリード動作を実行で
きるので問題は無い。また、ライト動作のときでも上記
リード動作と同様に時間的に振り分けられて内部でリフ
レッシュ動作を実施することができる。
【００９２】以上、本発明を擬似ＳＲＡＭに適用した例
について説明したが、本発明は擬似ＳＲＡＭだけでな
く、通常のＤＲＡＭにも適用可能である。ただ、擬似Ｓ
ＲＡＭの方がリフレッシュサイクル時間の短縮がアクセ
ス時間の短縮に直結するだけに、本発明を適用する効果
が大きい。
について説明したが、本発明は擬似ＳＲＡＭだけでな
く、通常のＤＲＡＭにも適用可能である。ただ、擬似Ｓ
ＲＡＭの方がリフレッシュサイクル時間の短縮がアクセ
ス時間の短縮に直結するだけに、本発明を適用する効果
が大きい。
【００９３】図２７に本発明による擬似ＳＲＡＭの実装
形態の一実施例の構成図が示されている。同図（ａ）は
平面部分が示され、（ｂ）は断面部分が示されている。
この実施例の半導体メモリは、これはスタックトＣＳＰ
(Chip Size Package）と言われている実装形態であり、
基板Ｂの上にフラッシュメモリＦと擬似ＳＲＡＭ（Ｐ
Ｓ）とを構成する２つの半導体チップを重ねて実装して
いるのが特徴である。Ｔはハンダボールなどの外部端子
である。簡単のためボンディングワイヤは記載を省略し
ている。
形態の一実施例の構成図が示されている。同図（ａ）は
平面部分が示され、（ｂ）は断面部分が示されている。
この実施例の半導体メモリは、これはスタックトＣＳＰ
(Chip Size Package）と言われている実装形態であり、
基板Ｂの上にフラッシュメモリＦと擬似ＳＲＡＭ（Ｐ
Ｓ）とを構成する２つの半導体チップを重ねて実装して
いるのが特徴である。Ｔはハンダボールなどの外部端子
である。簡単のためボンディングワイヤは記載を省略し
ている。
【００９４】アドレス信号および入出力データ信号につ
いては、フラッシュメモリＦと擬似ＳＲＡＭ（ＰＳ）と
で共通の端子に接続されている。一方、コマンド信号に
ついては、フラッシュメモリと擬似ＳＲＡＭとで別々の
端子に接続されている。これにより、フラッシュメモリ
と擬似ＳＲＡＭの一方のみを動作させることが可能にな
る。このような２つのメモリを１つの半導体メモリとし
て構成することより、電源遮断に対してデータの不揮発
化を必要とするデータはフラッシュメモリＦに記憶さ
せ、それ以外は擬似ＳＲＡＭに記憶させるという使い分
け、あるいは電源遮断前に擬似ＳＲＡＭに記憶されたデ
ータのうち不揮発化を必要とするものをフラッシュメモ
リに転送して保持させるようにすることもできる。
いては、フラッシュメモリＦと擬似ＳＲＡＭ（ＰＳ）と
で共通の端子に接続されている。一方、コマンド信号に
ついては、フラッシュメモリと擬似ＳＲＡＭとで別々の
端子に接続されている。これにより、フラッシュメモリ
と擬似ＳＲＡＭの一方のみを動作させることが可能にな
る。このような２つのメモリを１つの半導体メモリとし
て構成することより、電源遮断に対してデータの不揮発
化を必要とするデータはフラッシュメモリＦに記憶さ
せ、それ以外は擬似ＳＲＡＭに記憶させるという使い分
け、あるいは電源遮断前に擬似ＳＲＡＭに記憶されたデ
ータのうち不揮発化を必要とするものをフラッシュメモ
リに転送して保持させるようにすることもできる。
【００９５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 内部アドレス信号を発生するアドレス入力回路
と、上記内部アドレス信号を受けて該アドレスが複数の
正規ワード線のうち不良ワード線のアドレスに該当する
か否かを判定する冗長判定回路と、複数の正規ワード線
と冗長ワード線とを順次リフレッシュするためのリフレ
ッシュアドレス信号を発生するアドレスカウンタとを有
し、リフレッシュ時には上記冗長判定回路を動作停止に
することにより、リフレッシュサイクル時間を短縮で
き、しかもリフレッシュ時の消費電力を低減できるとい
う効果が得られる。
記の通りである。 （１） 内部アドレス信号を発生するアドレス入力回路
と、上記内部アドレス信号を受けて該アドレスが複数の
正規ワード線のうち不良ワード線のアドレスに該当する
か否かを判定する冗長判定回路と、複数の正規ワード線
と冗長ワード線とを順次リフレッシュするためのリフレ
ッシュアドレス信号を発生するアドレスカウンタとを有
し、リフレッシュ時には上記冗長判定回路を動作停止に
することにより、リフレッシュサイクル時間を短縮で
き、しかもリフレッシュ時の消費電力を低減できるとい
う効果が得られる。
【００９６】（２） 上記に加えて、上記正規メモリセ
ル及び冗長メモリセルは、アドレス選択用ＭＯＳＦＥＴ
と情報記憶用キャパシタとからなるダイナミック型メモ
リセルで構成することにより、大記憶容量化が実現で
き、ビットコストを安くできるという効果が得られる。
ル及び冗長メモリセルは、アドレス選択用ＭＯＳＦＥＴ
と情報記憶用キャパシタとからなるダイナミック型メモ
リセルで構成することにより、大記憶容量化が実現で
き、ビットコストを安くできるという効果が得られる。
【００９７】（３） 上記に加えて、上記アドレスカウ
ンタを、正規ワード線の数に対応したビット数の計数出
力を有し、全ての正規ワード線を選択するためのアドレ
ス信号を形成した後に冗長用イネーブル信号を発生して
上記冗長ワード線の数に対応した計数動作を行うように
することにより、簡単な構成で正規ワード線及び冗長ワ
ード線の選択信号を形成することができるという効果が
得られる。
ンタを、正規ワード線の数に対応したビット数の計数出
力を有し、全ての正規ワード線を選択するためのアドレ
ス信号を形成した後に冗長用イネーブル信号を発生して
上記冗長ワード線の数に対応した計数動作を行うように
することにより、簡単な構成で正規ワード線及び冗長ワ
ード線の選択信号を形成することができるという効果が
得られる。
【００９８】（４） 上記に加えて、上記内部アドレス
信号と上記リフレッシュアドレス信号とを選択する第１
のセレクタと、上記冗長イネーブル信号と上記リフレッ
シュ用冗長イネーブル信号とを選択する第２のセレクタ
とを更に設けることにより、セレクタの簡素化を図るこ
とができるという効果が得られる。
信号と上記リフレッシュアドレス信号とを選択する第１
のセレクタと、上記冗長イネーブル信号と上記リフレッ
シュ用冗長イネーブル信号とを選択する第２のセレクタ
とを更に設けることにより、セレクタの簡素化を図るこ
とができるという効果が得られる。
【００９９】（５） 上記に加えて、 リフレッシュ動
作を実行すべき時間間隔を計測してリフレッシュ要求信
号を出力するタイマと、上記リフレッシュ要求とアクセ
ス要求とを調停する調停回路とをさらに有することによ
り、リフレッシュ動作を意識しないで書き込み／読み出
し動作を行うことができるのでスタティック型ＲＡＭと
同等に使用できるという効果が得られる。
作を実行すべき時間間隔を計測してリフレッシュ要求信
号を出力するタイマと、上記リフレッシュ要求とアクセ
ス要求とを調停する調停回路とをさらに有することによ
り、リフレッシュ動作を意識しないで書き込み／読み出
し動作を行うことができるのでスタティック型ＲＡＭと
同等に使用できるという効果が得られる。
【０１００】（６） 上記に加えて、上記半導体メモリ
が形成された第１半導体チップ対して積層構造にされ第
２半導体チップとを更に設けることより、多機能化を図
った半導体メモリを得ることができるという効果が得ら
れる。
が形成された第１半導体チップ対して積層構造にされ第
２半導体チップとを更に設けることより、多機能化を図
った半導体メモリを得ることができるという効果が得ら
れる。
【０１０１】（７） 上記に加えて、第２半導体チップ
には不揮発性メモリが搭載することにより、必要なデー
タの不揮発化が可能になるという効果が得られる。
には不揮発性メモリが搭載することにより、必要なデー
タの不揮発化が可能になるという効果が得られる。
【０１０２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイは、ビット線方向及びワード線方向に複数に分
割し、かかる分割されたメモリセルアレイに対応して、
そのアドレス選択回路を複数設けるようにするものであ
ってもよい。ワード線やビット線は、メインワード線と
ローカルワード線のような階層ワード線方式、ビット線
もローカルビット線及びメインビット線等のように階層
ビット線方式を採用するものであってもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイは、ビット線方向及びワード線方向に複数に分
割し、かかる分割されたメモリセルアレイに対応して、
そのアドレス選択回路を複数設けるようにするものであ
ってもよい。ワード線やビット線は、メインワード線と
ローカルワード線のような階層ワード線方式、ビット線
もローカルビット線及びメインビット線等のように階層
ビット線方式を採用するものであってもよい。
【０１０３】つまり、公知のダイナミック型ＲＡＭに採
用されている素子構造、回路レイアウト技術を利用し
て、前記メモリセルアレイ及びそのアドレス選択回路を
構成することができる。この実施例のようにリフレッシ
ュ隠蔽＋ページモードを有する同期式擬似ＳＲＡＭ、リ
フレッシュ隠蔽＋ＤＲＡＭインターフェイス（アドレス
マルチおよびＲＡＳ・ＣＡＳ制御）を構成することもで
きる。
用されている素子構造、回路レイアウト技術を利用し
て、前記メモリセルアレイ及びそのアドレス選択回路を
構成することができる。この実施例のようにリフレッシ
ュ隠蔽＋ページモードを有する同期式擬似ＳＲＡＭ、リ
フレッシュ隠蔽＋ＤＲＡＭインターフェイス（アドレス
マルチおよびＲＡＳ・ＣＡＳ制御）を構成することもで
きる。
【０１０４】携帯電話等のような電子装置の高機能化に
伴い，大容量ワークＲＡＭの需要が急増している。通
常、ワークＲＡＭは非同期ＳＲＡＭで作られているが大
容量化に向かない。その代替メモリとして大容量のＤＲ
ＡＭが注目されているがリフレッシュが必要であり使い
勝手が悪い。この発明に係る半導体メモリは、非同期Ｓ
ＲＡＭとの互換性を保つことができ、前記フラッシュメ
モリと一体化した構成とすることにより、電源遮断時で
の不揮発情報機能を持つフラッシュメモリとの組み合わ
せによって種々のメモリ動作を発揮することができる。
この発明は、このようにＤＲＡＭ回路を利用しつつ、外
部からはＳＲＡＭと同等に扱うことができる半導体メモ
リとして広く利用できる。
伴い，大容量ワークＲＡＭの需要が急増している。通
常、ワークＲＡＭは非同期ＳＲＡＭで作られているが大
容量化に向かない。その代替メモリとして大容量のＤＲ
ＡＭが注目されているがリフレッシュが必要であり使い
勝手が悪い。この発明に係る半導体メモリは、非同期Ｓ
ＲＡＭとの互換性を保つことができ、前記フラッシュメ
モリと一体化した構成とすることにより、電源遮断時で
の不揮発情報機能を持つフラッシュメモリとの組み合わ
せによって種々のメモリ動作を発揮することができる。
この発明は、このようにＤＲＡＭ回路を利用しつつ、外
部からはＳＲＡＭと同等に扱うことができる半導体メモ
リとして広く利用できる。
【０１０５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。内部アドレス信号を発生するアドレス
入力回路と、上記内部アドレス信号を受けて該アドレス
が複数の正規ワード線のうち不良ワード線のアドレスに
該当するか否かを判定する冗長判定回路と、複数の正規
ワード線と冗長ワード線とを順次リフレッシュするため
のリフレッシュアドレス信号を発生するアドレスカウン
タとを有し、リフレッシュ時には上記冗長判定回路を動
作停止にすることにより、リフレッシュサイクル時間を
短縮でき、しかもリフレッシュ時の消費電力を低減でき
る。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。内部アドレス信号を発生するアドレス
入力回路と、上記内部アドレス信号を受けて該アドレス
が複数の正規ワード線のうち不良ワード線のアドレスに
該当するか否かを判定する冗長判定回路と、複数の正規
ワード線と冗長ワード線とを順次リフレッシュするため
のリフレッシュアドレス信号を発生するアドレスカウン
タとを有し、リフレッシュ時には上記冗長判定回路を動
作停止にすることにより、リフレッシュサイクル時間を
短縮でき、しかもリフレッシュ時の消費電力を低減でき
る。
【図１】本発明に係るＤＲＡＭの一実施例を示す概略ブ
ロック図である。
ロック図である。
【図２】図１のリフレッシュアドレスカウンタＡＣ１の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図３】図２のリフレッシュアドレスカウンタＡＣ１の
動作を説明する動作波形図である。
動作を説明する動作波形図である。
【図４】図２のリフレッシュアドレスカウンタＡＣ１の
動作を説明するための信号関係図である。
動作を説明するための信号関係図である。
【図５】図１のリフレッシュアドレスカウンタＡＣ１の
他の一実施例を示す回路図である。
他の一実施例を示す回路図である。
【図６】図５のリフレッシュアドレスカウンタＡＣ１の
動作を説明する動作波形図である。
動作を説明する動作波形図である。
【図７】図５のリフレッシュアドレスカウンタＡＣ１の
動作を説明するための信号関係図である。
動作を説明するための信号関係図である。
【図８】図２、図５のリフレッシュアドレスカウンタＡ
Ｃ１に用いられるフリップフロップＴＦＦの一実施例を
示す回路図である。
Ｃ１に用いられるフリップフロップＴＦＦの一実施例を
示す回路図である。
【図９】図１の冗長判定回路ＲＪの一実施例を示す回路
図である。
図である。
【図１０】図１の読み出し／書き込み動作用プリデコー
ダＰＤ＿Ｎの一実施例を示す回路図である。
ダＰＤ＿Ｎの一実施例を示す回路図である。
【図１１】図１のリフレッシュ動作用プリデコーダＰＤ
＿Ｒの一実施例を示す回路図である。
＿Ｒの一実施例を示す回路図である。
【図１２】本発明本発明に係るＤＲＡＭの他の一実施例
を示す概略ブロック図である。
を示す概略ブロック図である。
【図１３】冗長判定回路ＲＪの他の一実施例を示す回路
図である。
図である。
【図１４】読み出し／書き込み動作用プリデコーダＰＤ
＿Ｎの他の一実施例を示す回路図である。
＿Ｎの他の一実施例を示す回路図である。
【図１５】本発明本発明に係るＤＲＡＭの更に他の一実
施例を示す概略ブロック図である。
施例を示す概略ブロック図である。
【図１６】図１５のリフレッシュアドレスカウンタＡＣ
２の一実施例を示す回路図である。
２の一実施例を示す回路図である。
【図１７】図１６のフリップフロップＤＦＦの一実施例
を示す回路図である。
を示す回路図である。
【図１８】図１６のリフレッシュアドレスカウンタを説
明するための動作波形図である。
明するための動作波形図である。
【図１９】図１６のリフレッシュアドレスカウンタの動
作を説明するための信号関係図である。
作を説明するための信号関係図である。
【図２０】本発明に係る読み出し／書き込み動作用プリ
デコーダＰＤ＿Ｎの更に他の一実施例を示す回路図であ
る。
デコーダＰＤ＿Ｎの更に他の一実施例を示す回路図であ
る。
【図２１】本発明に係るＤＲＡＭの更に他の一実施例を
示す概略ブロック図である。
示す概略ブロック図である。
【図２２】図２１の冗長判定回路ＲＪ４の一実施例を示
す回路図である。
す回路図である。
【図２３】本発明に係るＤＲＡＭの更に他の一実施例を
示す概略ブロック図である。
示す概略ブロック図である。
【図２４】本発明に係るＤＲＡＭの更に他の一実施例を
示す概略ブロック図である。
示す概略ブロック図である。
【図２５】本発明に係るＤＲＡＭの更に他の一実施例を
示す簡略ブロック図である。
示す簡略ブロック図である。
【図２６】図２５の実施例の動作の一例を説明するため
の簡略タイミングチャート図である。
の簡略タイミングチャート図である。
【図２７】本発明による擬似ＳＲＡＭの実装形態の一実
施例の構成図である。
施例の構成図である。
ＡＢ…アドレス入力回路、ＡＣ１，ＡＣ２……リフレッ
シュアドレスカウンタＲＪ１，ＲＪ２，ＲＪ４…冗長判
定回路、ＰＤ＿Ｎ…通常動作用プリデコーダ ＰＤ＿Ｒ…リフレッシュ動作用プリデコーダ、ＳＥＬ
１，ＳＥＬ２，ＳＥＬ４…セレクタ、ＸＤ…ロウデコー
ダ、ＲＸＤ…冗長ワード線デコーダ、ＳＲ…シフトレジ
スタ、ＭＡ…メモリアレー、Ｗ０〜Ｗｎ…正規のワード
線、ＲＷ０，ＲＷ１…冗長ワード線、ＡＴＤＲ…ローア
ドレス遷移検出回路、ＡＴＤＣ…カラムアドレス遷移検
出回路、ＣＴＬＲ…ロー系コントロール回路、ＣＴＬＣ
…カラム系コントロール回路、ＭＡＣＬＬ…メモリ回
路、ＲＥＦＴＩＭ…リフレッシュタイマー、ＡＣＮＴ…
リフレッシュアドレスカウンタ。
シュアドレスカウンタＲＪ１，ＲＪ２，ＲＪ４…冗長判
定回路、ＰＤ＿Ｎ…通常動作用プリデコーダ ＰＤ＿Ｒ…リフレッシュ動作用プリデコーダ、ＳＥＬ
１，ＳＥＬ２，ＳＥＬ４…セレクタ、ＸＤ…ロウデコー
ダ、ＲＸＤ…冗長ワード線デコーダ、ＳＲ…シフトレジ
スタ、ＭＡ…メモリアレー、Ｗ０〜Ｗｎ…正規のワード
線、ＲＷ０，ＲＷ１…冗長ワード線、ＡＴＤＲ…ローア
ドレス遷移検出回路、ＡＴＤＣ…カラムアドレス遷移検
出回路、ＣＴＬＲ…ロー系コントロール回路、ＣＴＬＣ
…カラム系コントロール回路、ＭＡＣＬＬ…メモリ回
路、ＲＥＦＴＩＭ…リフレッシュタイマー、ＡＣＮＴ…
リフレッシュアドレスカウンタ。
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フロントページの続き
(72)発明者 矢幡 秀治
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Ｆターム(参考） 5L106 AA01 AA10 CC07 CC13 CC17
CC21 CC32 EE06 EE07 FF02
FF04 FF05 GG03
5M024 AA04 AA90 BB22 BB39 BB40
EE05 EE15 EE22 EE23 EE29
GG06 KK22 KK33 LL11 MM12
MM20 PP01 PP02 PP05 PP07
PP10 QQ02
Claims (18)
- 【請求項１】 複数の正規ワード線と、 冗長ワード線と、 複数のビット線と、 上記複数の正規ワード線と上記複数のビット線との所定
の交点に設けられた正規メモリセルと、上記冗長ワード
線と上記複数のビット線との所定の交点に設けられた冗
長メモリセルと、 内部アドレス信号を発生するアドレス入力回路と、 上記内部アドレス信号を受けて該アドレスが上記複数の
正規ワード線のうち不良ワード線のアドレスに該当する
か否かを判定する冗長判定回路と 上記複数の正規ワード線と上記冗長ワード線とを順次リ
フレッシュするためのリフレッシュアドレス信号を発生
するアドレスカウンタとを有し、 リフレッシュ時には上記冗長判定回路を動作停止にする
ことを特徴とする半導体メモリ。 - 【請求項２】 請求項１において、 上記正規メモリセル及び冗長メモリセルは、アドレス選
択用ＭＯＳＦＥＴと情報記憶用キャパシタとからなるダ
イナミック型メモリセルであることを特徴とする半導体
メモリ。 - 【請求項３】 請求項１又は２において、 上記アドレスカウンタは、正規ワード線の数に対応した
ビット数の計数出力を有し、全ての正規ワード線を選択
するためのアドレス信号を形成した後に冗長用イネーブ
ル信号を発生して上記冗長ワード線の数に対応した計数
動作を行うことを特徴とする半導体メモリ。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 上記内部アドレス信号と上記リフレッシュアドレス信号
とを選択する第１のセレクタと、上記冗長イネーブル信
号と上記リフレッシュ用冗長イネーブル信号とを選択す
る第２のセレクタとを更に有することを特徴とする半導
体メモリ。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 リフレッシュ動作を実行すべき時間間隔を計測してリフ
レッシュ要求信号を出力するタイマと、上記リフレッシ
ュ要求とアクセス要求とを調停する調停回路とをさらに
有することを特徴とする半導体メモリ。 - 【請求項６】 請求項５において、 上記半導体メモリが形成された第１半導体チップと、 上記第１半導体チップに対して積層構造にされ第２半導
体チップとを更に備えてなることを特徴とする半導体メ
モリ。 - 【請求項７】 請求項６において、 上記第２半導体チップには、不揮発性メモリが搭載され
るものであることを特徴とする半導体メモリ。 - 【請求項８】 複数の正規ワード線線と、 上記複数の正規ワード線に結合された複数の正規メモリ
セルと、 冗長ワード線と、 上記冗長ワード線に結合された複数の冗長メモリセル
と、 リフレッシュアドレス信号発生回路とを含み、 上記複数の正規メモリセル及び上記複数の冗長メモリセ
ルは、リフレッシュ動作を必要とし、 リフレッシュ期間とアクセス期間に基づいて各サイクル
が規定される半導体メモリであって、 上記リフレッシュアドレス信号発生回路は、上記複数の
正規ワード線及び上記冗長ワード線とを順次アクセスす
るリフレッシュアドレス信号を出力し、 上記各サイクル期間の上記各リフレッシュ期間におい
て、上記複数の正規ワード線び上記冗長ワード線は、上
記リフレッシュアドレス信号に基づいて順次アクセスさ
れることを特徴とする半導体メモリ。 - 【請求項９】 請求項８において、 上記複数の正規メモリセル及び上記複数の冗長メモリセ
ルは、ダイナミック型メモリセルであって、 上記半導体メモリは、擬似スタティック・ランダム・ア
クセス・メモリであることを特徴とする半導体メモリ。 - 【請求項１０】 請求項８において、 上記複数の正規メモリセル及び上記複数の冗長メモリセ
ルは、ダイナミック型メモリセルであって、 上記半導体メモリは、半導体メモリの外部からリフレッ
シュ指示を必要としないリフレッシュ隠蔽メモリである
ことを特徴とする半導体メモリ。 - 【請求項１１】 請求項８において、 上記リフレッシュアドレス信号発生回路は、上記複数の
正規ワード線と上記冗長ワード線とを順次リフレッシュ
するための上記リフレッシュアドレス信号を発生するア
ドレスカウンタを含むことを特徴とする半導体メモリ。 - 【請求項１２】 請求項８において、 正規アドレスし信号を受け、上記正規アドレス信号が上
記複数の正規ワード線のうちの１つを指示しているか或
いは上記冗長ワード線を指示しているかを判定する判定
回路を更に含み、 上記判定回路は、上記アクセス期間に動作することを特
徴とする半導体メモリ。 - 【請求項１３】 請求項１２において、 上記判定回路は、上記リフレッシュ期間に非動作である
ことを特徴とする半導体メモリ。 - 【請求項１４】 複数の正規ワード線線と、 上記複数の正規ワード線に結合された複数の正規ダイナ
ミック型メモリセルと、 複数の冗長ワード線と、 上記複数の冗長ワード線に結合された複数の冗長ダイナ
ミック型メモリセルと、 リフレッシュアドレス制御回路とを含み、 上記複数の正規ダイナミック型メモリセル及び上記複数
の冗長ダイナミック型メモリセルは、リフレッシュ動作
を必要とし、 リフレッシュ期間とアクセス期間との和に基づいて各サ
イクルが規定される半導体メモリであって、 上記リフレッシュアドレス制御回路は、上記複数の正規
ワード線及び上記複数の冗長ワード線とを順次アクセス
することを制御し、 上記各サイクル期間の上記各リフレッシュ期間におい
て、上記複数の正規ワード線び上記複数の冗長ワード線
は、上記リフレッシュアドレス制御回路の出力信号に基
づいて順次アクセスされることを特徴とする半導体メモ
リ。 - 【請求項１５】 請求項１４において、 複数のアクセス期間内の複数のリフレッシュ期間によっ
て、全ての正規ワード線及び全ての冗長ワード線がアク
セスされることを特徴とする半導体メモリ。 - 【請求項１６】 請求項１４において、 １つのアクセス期間内の１つのリフレッシュ期間におい
て、１つの正規ワード線又は１つの冗長ワード線がアク
セスされることを特徴とする半導体メモリ。 - 【請求項１７】 請求項１４において、 上記半導体メモリは、擬似スタティック・ランダム・ア
クセス・メモリであることを特徴とする半導体メモリ。 - 【請求項１８】 請求項１４において、 上記半導体メモリは、半導体メモリの外部からリフレッ
シュ指示を必要としないリフレッシュ隠蔽メモリである
ことを特徴とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230751A JP4187084B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体メモリ |
| US10/174,962 US6851017B2 (en) | 2001-07-31 | 2002-06-20 | Semiconductor memory |
| KR1020020043773A KR20030011629A (ko) | 2001-07-31 | 2002-07-25 | 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230751A JP4187084B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045178A true JP2003045178A (ja) | 2003-02-14 |
| JP4187084B2 JP4187084B2 (ja) | 2008-11-26 |
Family
ID=19062907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001230751A Expired - Fee Related JP4187084B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6851017B2 (ja) |
| JP (1) | JP4187084B2 (ja) |
| KR (1) | KR20030011629A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009008079A1 (ja) * | 2007-07-11 | 2009-01-15 | Fujitsu Microelectronics Limited | 半導体記憶装置及びシステム |
| JP2012160248A (ja) * | 2011-01-28 | 2012-08-23 | Sk Hynix Inc | 半導体集積回路及びその制御方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4342223B2 (ja) * | 2002-10-31 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ |
| JP4566621B2 (ja) * | 2004-05-14 | 2010-10-20 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US7565479B2 (en) | 2005-08-04 | 2009-07-21 | Rambus Inc. | Memory with refresh cycle donation to accommodate low-retention-storage rows |
| KR100748460B1 (ko) * | 2006-08-16 | 2007-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리 및 그 제어방법 |
| KR100821582B1 (ko) | 2006-10-13 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 리던던시 제어방법 |
| WO2009076511A2 (en) * | 2007-12-12 | 2009-06-18 | Zmos Technology, Inc. | Memory device with self-refresh operations |
| US7898852B1 (en) * | 2007-12-27 | 2011-03-01 | Cypress Semiconductor Corporation | Trapped-charge non-volatile memory with uniform multilevel programming |
| US20110088008A1 (en) * | 2009-10-14 | 2011-04-14 | International Business Machines Corporation | Method for conversion of commercial microprocessor to radiation-hardened processor and resulting processor |
| KR20140113191A (ko) | 2013-03-15 | 2014-09-24 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 리프레쉬 방법 |
| US10497420B1 (en) * | 2018-05-08 | 2019-12-03 | Micron Technology, Inc. | Memory with internal refresh rate control |
| KR102700409B1 (ko) * | 2020-02-20 | 2024-08-28 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | Xtacking 아키텍처를 가진 dram 메모리 디바이스 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6171491A (ja) | 1984-09-13 | 1986-04-12 | Fujitsu Ltd | 磁気バブルデバイスの製造方法 |
| JP3194368B2 (ja) * | 1997-12-12 | 2001-07-30 | 日本電気株式会社 | 半導体記憶装置及びその駆動方法 |
| US6134176A (en) * | 1998-11-24 | 2000-10-17 | Proebsting; Robert J. | Disabling a defective element in an integrated circuit device having redundant elements |
| US6115302A (en) * | 1999-04-07 | 2000-09-05 | Proebsting; Robert J. | Disabling a decoder for a defective element in an integrated circuit device having redundant elements |
-
2001
- 2001-07-31 JP JP2001230751A patent/JP4187084B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-20 US US10/174,962 patent/US6851017B2/en not_active Expired - Fee Related
- 2002-07-25 KR KR1020020043773A patent/KR20030011629A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009008079A1 (ja) * | 2007-07-11 | 2009-01-15 | Fujitsu Microelectronics Limited | 半導体記憶装置及びシステム |
| JPWO2009008079A1 (ja) * | 2007-07-11 | 2010-09-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置及びシステム |
| US8184493B2 (en) | 2007-07-11 | 2012-05-22 | Fujitsu Semiconductor Limited | Semiconductor memory device and system |
| JP5104864B2 (ja) * | 2007-07-11 | 2012-12-19 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びシステム |
| JP2012160248A (ja) * | 2011-01-28 | 2012-08-23 | Sk Hynix Inc | 半導体集積回路及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030028712A1 (en) | 2003-02-06 |
| KR20030011629A (ko) | 2003-02-11 |
| US6851017B2 (en) | 2005-02-01 |
| JP4187084B2 (ja) | 2008-11-26 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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